DE1524146C

DE1524146C - Division facility

Info

Publication number: DE1524146C
Authority: DE
Inventors: N Y Kurtz Clark. Highland (V St A)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Publication date: 1971-04-15

Description

Die Erfindung bezieht sich auf eine Divisionseinrichtung mit einem Parallel-Addier-Subtrahier-Werk zur Bildung mehrerer Quotientenstellen in einem Iterationszyklus durch Subtraktion bzw. Addition von Divisorvielfachen von einem echten bzw. zu einem komplementären Dividenden und mit einer Schaltung zur Bestimmung von Divisorvielfachen, die in einem hochstelligen Teil annähernd gleich einem entsprechenden hochstelligen Teil des Dividenden sind, wobei die Auswahl der hochstelligen Operandenteile von der gleichzeitig zu bestimmenden Anzahl der Quotientenbits abhängt. ..The invention relates to a division device with a parallel add-subtract mechanism to form several quotient positions in one iteration cycle by subtracting or adding Divisor multiples of a real or a complementary dividend and with a circuit to determine divisor multiples, which in a high-digit part are approximately equal to a corresponding the high-order part of the dividend, whereby the selection of the high-order operand parts from the depends on the number of quotient bits to be determined at the same time. ..

Es sind verschiedene Divisionseinrichtungen bekanntgeworden, bei denen die Quotientenziffern dadurch erzeugt werden, daß in Abhängigkeit vom Dividenden und vom Divisor Divisorvielfache gebildet werden, die vom Dividenden subtrahiert werden, sofern dieser ein echter Wert ist, oder zum Dividenden addiert werden, sofern dieser ein komplementärer Wert ist. Das ausgewählte Divisorvielfache und das Vorzeichen ao des Resultates bestimmen dabei die zugehörigen Quotientenziffern. .-'..'Various division devices have become known in which the quotient digits are generated that formed divisor multiples as a function of the dividends and the divisor which are subtracted from the dividend, if this is a real value, or added to the dividend if this is a complementary value. The selected divisor multiple and the sign ao of the result determine the associated quotient digits. .- '..'

Hierunter fallen z. B. die bekannten binären Divisionseinrichtungen, die die Wahl der Divisorvielfachen nach dem Gesichtspunkt durchführen, daß die folgende Subtraktions- oder Additionsoperation ein Resultat bzw. einen Teildividenden ergeben soll, dessen hohe Bitstellen mehrere aufeinanderfolgende Nullen bzw. Einsen aufweisen. Für jede dieser hochstelligen Nullen oder Einsen kann.eine Stellenverschiebung und die Einführung einer vorbestimmten Quotientenziffer in das Quotientenfeld erfolgen, so daß die Anzahl der notwendigen Subtraktions- bzw. Additionsoperationen reduziert werden kann (Proceedings of the IRE, Januar 1961, S. 80 bis 91). Diese Einrichtungen wählen in Abhängigkeit von dem jeweiligen Dividenden- und Divisorwert aus einer gegebenen Anzahl von Divisorvielfachen dasjenige aus, welches bei der nachfolgenden Iterationsoperation ein Maximum an möglichen Stellenverschiebungen gestattet. Die Auswahl des richtigen Divisorvielfachen kann durch Versuchsrechnungen geschehen, indem zugleich. mehrere Divisorvielfache vom Dividenden bzw. Teildividenden (= Resultat der vorausgehenden Iterationsoperation) subtrahiert werden oder, wenn dieser ein Komplementärwert ist, addiert werden. Von den Resultaten dieser Operation wird das Resultat mit der größten Anzahl möglicher Stellenverschiebungen als neuer Teildividend verwendet, und entsprechend dem Divisorvielfachen, das zu diesem Resultat geführt hat, werden die Quotientenziffern bestimmt. Für eine solche Arbeitsweise sind mehrere Rechenwerke notwendig, wenn ohne Zeitverlust mit den verschiedenen Divisorvielfachen parallel gerechnet werden soll. Außerdem erfordert die Prüfung, welches der ermittelten Resultate der gewünschten Bedingung entspricht, einen zusätzlichen Zeitaufwand. Die Auswahl der Divisorvielfachen kann auch durch Decodierung der Bitstellen des Dividenden bzw. Teildividenden und des Divisors geschehen. In diesem Falle ist ebenfalls ein zusätzlicher Zeitaufwand für die nach einem vorgegebenen Schema erfolgende Decodierungsoperation notwendig. . .This includes B. the well-known binary division devices, which carry out the choice of the divisor multiples from the point of view that the following Subtraction or addition operation should produce a result or a partial dividend, the high bit positions have several consecutive zeros or ones. For each of these high-digit Zeros or ones can, a position shift and the introduction of a predetermined quotient digit in the quotient field, so that the number of necessary subtraction or addition operations can be reduced (Proceedings of the IRE, January 1961, pp. 80 to 91). Choose these facilities depending on the respective dividend and divisor value, select from a given number of divisor multiples that which is used in the following Iteration operation allows a maximum of possible position shifts. Choosing the right one Divisor multiples can be done by experimental calculations by simultaneously. several divisor multiples can be subtracted from the dividends or partial dividends (= result of the previous iteration operation) or, if this is a complementary value, added. From the results of this operation the result with the largest number of possible job shifts is used as the new partial dividend, and the quotient digits are corresponding to the divisor multiple that led to this result definitely. Several arithmetic units are necessary for this type of operation, if without loss of time is to be calculated in parallel with the various divisor multiples. In addition, the exam requires which of the determined results corresponds to the desired condition, an additional expenditure of time. The selection of the divisor multiples can also be done by decoding the bit positions of the dividend or partial dividends and the divisor happen. In this case, there is also an additional expenditure of time for the decoding operation is necessary according to a predetermined scheme. . .

Ganz allgemein ist zu sagen, daß bei den erläuterten und auch bei anderen bekannten Divisionseinrichtungen, die mit der Bildung von Divisorvielfachen arbeiten, die Ableitung des Divisorvielfachen, das die folgende Iterationsoperation und damit den folgenden Teildividenden und die folgenden Quotientziffern bestimmt, erst dann.beginnen kann, wenn das Resultat der vorausgehenden Iterationsoperation vorliegt. Sofern nicht der Weg der parallelen Versuchsrechnung beschriften wird, kann die nächste Iterationsoperation erst beginnen, wenn aus dem Divisor und dem in der vorausgehenden Iterationsoperation ermittelten Resultat, das der Teildividend der nächsten Iterationsoperationist', das. entsprechende Divisorvielfache gebildet worden ist. Dieser Umstand hat zur Folge, daß eine komplette Iterations.operation nicht in einem· Operationstakt bzw. Maschinenzyklus ausgeführt werden kann.In general, it can be said that in the case of the above-mentioned and other known divisional institutions, who work with the formation of divisor multiples, the derivation of the divisor multiple that the the following iteration operation and thus the following partial dividends and the following quotient digits are determined, can only begin when the result of the previous iteration operation is available. Provided If the path of the parallel experimental calculation is not labeled, the next iteration operation can do not begin until from the divisor and the result determined in the previous iteration operation, that is the partial dividend of the next iteration operation ', the corresponding divisor multiple has been formed. This fact has the consequence that a complete iteration operation cannot be carried out in one operation cycle or machine cycle can.

Es ist die Aufgabe vorliegender Erfindung, diesen Nachteil zu beseitigen und eine Einrichtung anzugeben, die zur Ausführung einer Iterationsoperation nicht mehr als einen Maschinenzyklus benötigt. Gemäß der Erfindung wird dies bei einer Einrichtung der eingangs beschriebenen Art durch folgende Merkmale erreicht:It is the object of the present invention to eliminate this disadvantage and to specify a device, which does not require more than one machine cycle to execute an iteration operation. According to the In the invention, this is achieved in a device of the type described above by the following features:

1. das Addier-Subtrahier-Werk besteht aus einem hochstelligen Rechenwerk, das den zur Bestimmung der Divisorvielfachen dienenden Stellenteil des Dividendenrestes erzeugt, und einem niedrigstelligen Rechenwerk, das die übrigen Stellen des Dividendenrestes erzeugt,1. The adding-subtracting work consists of a high-digit arithmetic unit that is used to determine the digit part of the dividend remainder serving as a divisor multiple is generated, and a lower digit Arithmetic unit that generates the remaining digits of the remainder of the dividend,

2. das hochstellige Rechenwerk besteht aus einem ersten Rechenwerksteil, der ein erstes vorläufiges Resultat unter der Annahme erzeugt, daß kein Übertrag vom niedrigstelligen Rechenwerk in das hochstellige Rechenwerk erfolgt, und aus einem zweiten Rechenwerksteil, der ein zweites vorläufiges Resultat unter der Annahme erzeugt, daß ein Übertrag vom niedrigstelligen Rechenwerk in das hochstellige Rechenwerk erfolgt,2. The high-digit arithmetic unit consists of a first arithmetic unit part, which is a first preliminary Result generated under the assumption that no transfer from the lower-digit arithmetic unit to the high-digit arithmetic unit takes place, and from a second arithmetic unit part, which is a second preliminary Result generated under the assumption that a transfer from the lower-digit arithmetic unit to the high-digit arithmetic unit takes place,

3. jedem der beiden Rechenwerksteile ist eine eigene Divisorvielfachen-Bestimmungsschaltung nachgeschaltet, die vorläufige Divisorvielfache zur Verwendung in der nächsten Iterationsoperation bestimmt, ■ ' ..- : ,;'■;■■3. Each of the two arithmetic units has its own Divisor multiple determination circuit connected downstream, the preliminary divisor multiple for use determined in the next iteration operation, ■ '..-:,;' ■; ■■

4. mit den beiden Divisorvielfachen-Bestimmungsschaltungen sind Auswahl-Torschaltungen verbunden, deren Steuereingänge mit dem Übertrags^ ausgang des niedrigstelligen Rechenwerkes verbunden sind und über die in Abhängigkeit vom Vorliegen oder Fehlen eines Übertrages in das hochstellige Rechenwerk die Ausgangssignale der einen oder der anderen Divisorvielfachen-Bestimmungsschaltung für die nächste Iterationsoperation ausgewählt werden. 4. selection gate circuits are connected to the two divisor multiple determination circuits, their control inputs are connected to the carry output of the low-digit arithmetic unit and about which, depending on the presence or absence of a transfer to the high-order arithmetic unit the output signals of one or the other divisor multiple determination circuit can be selected for the next iteration operation.

Weitere vorteilhafte Merkmale der Erfindung sind aus den Ansprüchen ersichtlich. Nachfolgend wird an Hand yon Zeichnungen ein .Ausführungsbeispiel der Erfindung erläutert. Es zeigtFurther advantageous features of the invention are evident from the claims. The following is an Hand yon drawings of an exemplary embodiment of the Invention explained. It shows

F i g. 1 ein Blockschaltbild einer Divisionseinrichtung, die gemäß der Erfindung aufgebaut ist,F i g. 1 is a block diagram of a division device constructed in accordance with the invention;

F i g. 2 und 3 Tabellen zur Erläuterung der Wirkungsweise der Einrichtung nach F i g. 1,F i g. 2 and 3 tables to explain the mode of operation of the device according to FIG. 1,

F i g. 4 ein binäres Parallel-Addierwerk, wie es in der Einrichtung nach F i g. 1 verwenbar ist,F i g. 4 a binary parallel adder as it is in the device according to FIG. 1 can be used,

F i g. 5 bis 11 verschiedene Teilschaltungen des Addierwerkes nach F i g. 4 in vereinfachter Darstellung,· F i g. 5 to 11 different subcircuits of the adder according to FIG. 4 in a simplified representation,

F i g. 12 eine vereinfachte Darstellung einer Schaltung zur Erzeugung von Divisorvervielfachungsfaktoren zur Verwendung in der Einrichtung nach F i g. 1, F i g. 13 eine Tabelle, die die Erzeugung der Quo-F i g. 12 is a simplified illustration of a circuit for generating divisor multiplication factors for use in the device according to FIG. 1, Fig. 13 a table showing the generation of the quo-

—- C-)C-) 10101010 1100
10101100
1010 000100
1010000100
1010 110100
1010110100
1010 1111100
10101111100
1010

tientenziffern durch die Einrichtung nach F i g. 1 er- zeitiger Einführung von zwei Nullen in das Quotienten-patient numbers by the facility according to Fig. 1 early introduction of two zeros into the quotient

läutert, und feld, bevor mit der nächsten Subtraktion des Divisorspurifies, and field before with the next subtraction of the divisor

F i g. 14 eine vereinfachte Darstellung einer Schal- begonnen Wird. Dementsprechend könnte die dritteF i g. 14 a simplified representation of a scarf being started. Accordingly, the third could

tungsanordnung, die nach der Tabelle von F i g. 13 und vierte Iteration des Beispiels durch je eine Ste'llen-processing arrangement, which according to the table of F i g. 13 and fourth iteration of the example through one Ste'llen-

Quotientenziffern bildet. 5 verschiebung ersetzt werden.Forms quotient digits. 5 shift to be replaced.

Es ist offensichtlich, daß eine Subtraktion des Divi-It is obvious that a subtraction of the divi-

Allgememe Beschreibung . _{sors vom Div}i_{denden stets} dann eine verhältnismäßigGeneral description. _{sors of the} _{divi denden,} then always a proportionate one

Bei Divisionen kann eine Rückführung des nega- große Anzahl führender Nullen ergibt, wenn Divisor tiven Dividendenrestes jeweils vor Beginn der nächsten und Dividend in ihren Absolutwerten nähe beinander-Iteratior. in den positiven Bereich dadurch vermieden io liegen. Eine Möglichkeit, dies zu erreichen, besteht werden, daß die folgenden Iterationen als Additionen darin, Vielfache des Divisors zu bilden und diese Divides Divisors zum Dividenden ausgeführt werden, bis sorvielfachen an Stelle des Divisors vom Dividenden dieser wieder den positiven Bereich "erreicht hat. Eine zu subtrahieren.In the case of divisions, returning the negative can result in a large number of leading zeros if divisor tive dividend remainder before the beginning of the next and dividend in their absolute values close to each other-iteratior. in the positive area thereby avoided io. One way to do this is that the following iterations are used as additions in forming multiples of the divisor and these divides Divisors for dividends are executed up to multiples in place of the divisors for dividends this has again reached the positive range ". One to subtract.

solche Rechenweise ist nachfolgend am Beispiel der Wenn z. B. der Dividend 1000 0000 wäre und derSuch a calculation is shown below using the example of If z. B. the dividend would be 1000 0000 and the

binären Division 01100000 :1010 dargestellt: 15 Divisor 1111, könnte eine Subtraktion von einem halbinary division 01100000: 1010 shown: 15 divisor 1111, could be a subtraction of half

ben Divisor eine Verschiebung von drei Stellen ergeben.ben divisor result in a shift of three digits.

01100000 :1010 = 01001, Rest 110 Die Divisorvielfachen können jeweils danach ausge01100000: 1010 = 01001, remainder 110 The divisor multiples can be given afterwards

wählt werden, daß sie ein Höchstmaß an Stellenverschiebung ergeben. Dies erfordert jedoch eine Ein-be chosen so that they result in the highest degree of job displacement. However, this requires an

. 20 richtung zur Ausführung einer variablen Anzahl. 20 direction for executing a variable number

Stellenverschiebungen oder, sofern eine solche Einrichtung bereits in der Maschine vorhanden ist, einen zusätzlichen Arbeitstakt, um den Dividenden durch diese Einrichtung zu führen. In der zu beschreibenden . 25 Einrichtung wird ein anderer Weg eingeschlagen, der ' darin besteht, daß die Divisorvielfachen so ausgewähltPost shifts or, if such an institution is already present in the machine, an additional work cycle to get the dividends through to run this facility. In the to be described. Another path is taken, the 'is that the divisor multiples are chosen so

werden, daß durch jede Iterationsrechnung die Möglichkeit einer Verschiebung um jeweils zwei Bitstellen garantiert ist. Die gleichbleibende Verschiebung um 30 zwei Bits kann in einfacher Weise realisiert werden und 000110 gegenüber einer Verschiebung um eine Stelle ohnethat through every iterative calculation the possibility a shift of two bit positions is guaranteed. The constant shift around 30 two bits can be implemented in a simple manner and 000110 compared to a shift by one place without

Zeitverlust ausgeführt werden.Loss of time to be executed.

Wie das Beispiel zeigt, tritt immer dann eine binäre Es ist somit notwendig, daß mit jeder IterationAs the example shows, a binary It is therefore necessary that with every iteration always occurs

Eins im Quotienten auf, wenn das Resultat einer mindestens zwei hochstellige Nullen im Iterations-Iterationsrechnung echt ist, d.h. sich im positiven Be- 35 resultat gebildet werden, wenn dieses echt ist, oder reich befindet. Ist das Resultat dagegen ein Komple- zwei hochstellige Einsen, wenn das Resultat ein Komment, was durch eine Eins in seiner höchsten Bitstelle plement ist. Die Bedingungen hierfür sind, daß das angegeben wird, dann ist das Quotientenbit eine Null. Iterationsresultat jeweils einen Absolutwert gleich oder Eine Subtraktion des Divisors vom Dividenden wird kleiner als ein Viertel hat und daß sich durch diese begonnen bzw. fortgeführt, wenn der Dividend ein 40 Iteration zwei Quotientenbits bestimmen lassen. Verechter Wert ist. Liegt der Divisor als Komplementär- vielfachungsfaktoren, die diese Bedingungen erfüllen, wert vor, wird an Stelle einer Subtraktion eine Addition sind: 0, 1/2, 3/4, 1, 3/2. Die Tabelle nach F ig. 2 gibt des Divisors zum Dividenden begonnen bzw. fortge- für einen dreistelligen Dividenden Dd und einen dreiführt. Nach jeder Subtraktion bzw. Addition wird stelligen Divisor Dv die zu wählenden Vervielfachungszwischen Divisor und Dividend eine Stellenverschie- 45 faktoren an. Die verschiedenen Dd-Werte sind am bung von einer Stelle vorgenommen. . oberen Rand der Tabelle und die verschiedenen Divi-One in the quotient appears if the result of at least two high-order zeros in the iteration-iteration calculation is real, ie if the result is positive, if this is real or rich. If, on the other hand, the result is a complete two high-place ones, if the result is a comment, which is plemented by a one in its highest bit position. The conditions for this are that this is indicated, then the quotient bit is a zero. Iteration result each has an absolute value equal to or A subtraction of the divisor from the dividend is less than a quarter and that begins or continues through this if the dividend can be determined by an iteration of two quotient bits. Real worth is. If the divisor is a complementary multiplication factor that fulfills these conditions, an addition will be used instead of a subtraction: 0, 1/2, 3/4, 1, 3/2. The table according to Fig. 2 gives the divisor for the dividend started or continued for a three-digit dividend Dd and a three-digit dividend. After each subtraction or addition, the digit divisor Dv becomes the multiplication to be selected between divisor and dividend a digit shift factor. The various Dd values are made from one place in practice. . top of the table and the various divi-

Diese Divisionsmethode kann dadurch beschleunigt sorwerte am linken Rand angegeben. In den mit Dopwerden, daß bei der Bildung des Quotienten aufein- pellinien begrenzten Feldern, die durch die Kreuzungsanderfolgende Nullen und Einsen übersprungen bereiche der einem Dividendenwert zugeordneten werden. Wenn z. B. ein normalisierter, d. h. mit seiner 50 Spalte und einem Divisorwert zugeordneten Zeile beersten Wertstelle ungleich Null auf die höchste Stelle stimmt sind, ist im linken oberen Teilfeld der entdes Divisorfeldes gebrachter Divisor von einem Divi- sprechende Vervielfachungsfaktor in Dezimalform dendenwert zu subtrahieren ist, dessen höchste Stelle eingetragen; im rechten oberen Teilfeld sind die zugeeihe Null ist, dann kann diese Subtraktion ersetzt hörigen binären Quotientenziffern und im unteren werden durch eine Stellenverschiebung zwischen Divi- 55 rechteckigen Teilfeld das bei einer Subtraktion des dend und Divisor und eine Einführung einer Null in um den eingetragenen Faktor vervielfachten Divisors das Quotientenresultatfeld. Ebenso kann dies gesche- vom Dividenden sich ergebende binäre Resultat einhen, wenn ein normalisierter Divisor zu einem Divi- getragen. Eine entsprechende Tabelle für komplemendenden zu addieren ist, dessen höchste Wertstelle eine täre Dividendenwerte zeigt die F i g. 3. In der Tabelle Eins ist, jedoch mit dem Unterschied, daß in diesem 60 nach F i g. 3 stellt das untere rechteckige Teilfeld Falle eine Eins in das Divisorfeld einzuführen ist. Eine eines doppelt umrandeten Feldes das Resultat der Verschiebung um mehr als eine Stelle mit gleichzeitiger Addition eines um den eingetragenen Faktor verviel-Einführung ebensovieler Quotientenziffern kann vor- fachten Divisors zum Dividenden dar.
genommen werden, wenn der Dividend in seinen Die Bildung der Quotientenziffern ergibt sich ausThis division method can thus be accelerated by entering sor values on the left margin. In the fields that are delimited by single lines in the formation of the quotient, the areas skipped by the intersecting zeros and ones are assigned to a dividend value. If z. B. a normalized, that is, with its 50 column and a row assigned to a divisor value, the highest value digit not equal to zero are correct, the divisor in the upper left subfield is the divisor from a divisor-speaking multiplication factor in decimal form, the value of which is to be subtracted highest place entered; in the upper right subfield are the assigned zero, then this subtraction can be replaced by subordinate binary quotient digits and in the lower subfield with a position shift between divisors, the rectangular subfield is multiplied by the subtraction of the dend and divisor and the introduction of a zero in by the entered factor Divisors the quotient result field. This can also include the binary result resulting from the dividend if a normalized divisor is added to a divide. A corresponding table is to be added for complementary ends, the highest value of which is a tary dividend value, as shown in FIG. 3. In the table there is one, but with the difference that in this 60 according to FIG. 3 represents the lower rectangular subfield trap a one is to be introduced into the divisor field. One of a double-bordered field the result of the shift by more than one place with the simultaneous addition of a multiplied by the entered factor introduction of as many quotient digits can represent prefixed divisors for dividends.
be taken when the dividend is in its The formation of the quotient digits results from

höchsten Wertstellen mehrere aufeinanderfolgende 65 folgender Überlegung: Wenn das einmalige Vielfache Nullen bzw. Einsen hat. Wenn z. B. ein echter Dividend von einem echten Dividenden abgezogen wird und das zwei hochstellige Nullen hat, kann eine Verschiebung Resultat echt ist, muß das erste Quotientenbit eine um zwei Bitstellen vorgenommen werden mit gleich- Eins sein. Das Resultat beträgt gemäß der vorausge-highest value places several consecutive 65 following consideration: If the unique multiple Has zeros or ones. If z. B. a real dividend is deducted from a real dividend and that has two high-order zeros, a shift result can be genuine, the first quotient bit must be a around two bit positions can be made equal to one. The result is according to the predicted

5 65 6

setzten Bedingung stets weniger als ein Viertel. Anderer- __ , . , ..always set the condition less than a quarter. Another- __ , . , ..

seits ist der Divisor stets größer (wegen der niedrig- Operanden- und ResultatspeicherteüOn the other hand, the divisor is always larger (because of the low operand and result memory)

stelligen von 0 abweichenden Stellen) oder gleich 1/2, Die Einrichtung nach F i g. 1 weist vier Register K, digits deviating from 0) or equal to 1/2, the device according to F i g. 1 has four registers K,

nachdem er um eine Stelle verschoben worden ist. L, M, J auf, von denen das Register M zur Aufnahme Eine weitere Subtraktion des Divisors würde daher 5 des Divisors, das Register/zur Aufnahme des Quo-after it has been moved one place. L, M, J , of which the register M is for recording. A further subtraction of the divisor would therefore be 5 of the divisor, the register / for recording the quo-

ein komplementäres Resultat ergeben, da der Divisor tienten und das Register JsT zur Aufnahme des Divigrößer ist als der Dividend. Hieraus ergibt sich, daß - denden dient. Das Register L wird in noch zu erläutern-give a complementary result, since the divisor and the register JsT for receiving the divi is greater than the dividend. From this it follows that - serves the end. Register L will be explained in

das zweite Quotientenbit stets eine Null sein muß. der Weise als Hilf sregister zur Auf nähme des 1 V^achenthe second quotient bit must always be a zero. the wise man as an auxiliary register for recording the 1 V ^ achen

Wenn dagegen durch die Subtraktion des einfachen Divisors verwendet. Die Register / und K besitzen Divisors ein komplementäres Resultat entsteht, ist das 10 für sich bekannte Einrichtungen zur Stellenverschie-Conversely, when used by subtracting the simple divisor. The registers / and K have divisors a complementary result is created, is the 10 known facilities for job shifting

erste Quotientenbit eine Null. In diesem Falle hätte bung, die so ausgebildet sind, daß durch ein Signal ti first quotient bit a zero. In this case would have exercise that are designed so that by a signal ti

jedoch eine Addition des halben Divisors zu diesem- auf Leitungen 62 bzw. 63 der Registerinhalt jeweilshowever, an addition of half the divisor to this - the register contents on lines 62 and 63 respectively

Resultat, das gemäß der angenommenen Bedingung um zwei Stellen nach links verschoben wird. DenResult that is shifted two places to the left according to the assumed condition. The

gleich oder kleiner als der Absolutbetrag von 1/4 Registern K und M werden die Operanden über eineequal to or less than the absolute value of 1/4 registers K and M are the operands via a

(also gleich oder größer als —1/4) ist, ein echtes Resul- 15 Eingangsleitung 64 und Tore 65, 73 zugeführt. Der'.(ie equal to or greater than −1/4), a real result is supplied to 15 input line 64 and gates 65, 73. The'.

tat zur Folge, so daß das zweite Quotientenbit in die- Ausgang des Registers K ist über eine Torschaltung 66did result, so that the second quotient bit is in the output of the register K via a gate circuit 66

sem Falle eine Eins ist. mit einem Eingang eines binären Parallel-Addier-in this case is a one. with one input of a binary parallel adding

Auf Grund derselben Überlegung kann gezeigt Werkes 67 verbunden. Die Ausgänge der Register L, On the basis of the same consideration, movement 67 shown can be connected. The outputs of the registers L,

werden, daß mit einem echten Dividenden ein Ver- M sind über je ein Tor 68 und 69 und über eine Kom-be that with a real dividend there are M via a gate 68 and 69 and via a com-

vielfachungsfaktor 1/2 nur ausgewählt wird, wenn die ap plementienmgsschaltung 70 mit dem anderen EingangMultiplication factor 1/2 is only selected if the application circuit 70 is connected to the other input

Anwendung des einfachen Divisors ein komplemen- des Addierwerkes 67 verbunden. Zu den Toren 68 undUsing the simple divisor, a complementary adder 67 is connected. To gates 68 and

täres Resultat ergeben hätte. Darum ist das erste Quo- ■, 69 ist je ein Tor 71, 72 parallel geschaltet. Die Aus-would have resulted in a terrible result. That is why the first quo- ■, 69 is a port 71, 72 connected in parallel. From-

tientenbit immer eine Null. Das zweite Quotientenbit gärige einer jeden der Torschaltungen 71, 72 (da diebit always a zero. The second quotient bit of each of the gate circuits 71, 72 (since the

ist stets eine Eins, sofern das Resultat echt ist, und Operandenzuführung zum Addierwerk parallel erfolgt,is always a one, provided the result is genuine and operands are supplied to the adder in parallel,

eine Null, sofern das Resultat ein Komplement ist. 25 besteht jedes Tor in der Praxis natürlich aus einer dera zero if the result is a complement. 25 of course, every goal in practice consists of one of the

Ähnlich wird bei einem echten Dividenden der Ver- Bitstellenzahl entsprechenden Anzahl Einzeltoren)Similarly, in the case of a real dividend, the number of individual gates corresponding to the number of bits)

vielfachungsfaktor 3/2 ausgewählt, wenn die Verwen- sind um je eine Bitstelle, nach rechts versetzt an dieMultiplication factor 3/2 selected if the used are each offset by one bit position to the right

dung eines einfachen Vielfachen ein echtes Resultat Eingangsleitungen der Komplementierungsschaltung70formation of a simple multiple is a real result of input lines of the complementing circuit 70

ergeben hätte. Darum ist das erste Quotientenbit eine angeschlossen. Erfolgt daher eine Wertübertragungwould have resulted. That is why the first quotient bit is connected. There is therefore a transfer of value

Eins. Das zweite Quotientenbit ist eine Eins oder eine 30 von den Registern L, M zum Addierwerk 67 über dieOne. The second quotient bit is a one or a 30 from the registers L, M to the adder 67 via the

Null, je nachdem, ob ein echtes oder komplementäres Tore 71,72, so wird dem Addierwerk der Inhalt dieserZero, depending on whether a real or a complementary gate 71, 72, then the adder receives the content of this

Resultat erhalten wird. Register um eine Stelle nach rechts verschoben zuge-Result is obtained. Register shifted one place to the right.

Die Anwendung des Vervielfachungsfaktors 3/4 bei führt, was einer Halbierung der Operanden gleich-The application of the multiplication factor 3/4 leads to what is equivalent to halving the operands.

einem echten Dividenden wurde beschränkt auf Fälle, kommt.a real dividend has been limited to cases that come.

wo die Anwendung des einfachen Divisors ein korn- 35 Am Beginn einer Divisionsoperation wird der Divi-where the use of the simple divisor is a corn- 35 At the beginning of a division operation, the divisor is

plementäres Resultat ergeben und die Anwendung des sor zuerst in die Register K, L, M in normalisierterresult in a complementary result and the application of the sor first in the registers K, L, M in normalized

Vervielfachungsfaktors 1/2 ein echtes Resultat er- Form eingestellt. Dies geschieht unter der WirkungMultiplication factor 1/2 a real result is set. This happens under the effect

geben hätte. Darum sind die ersten beiden Quotienten- von Steuersignalen STO eines nicht dargestelltenwould have given. That is why the first two quotient of control signals STO are not shown

bits Null Eins. Zusätzlich hierzu liefert der Verviel- Steuerwerkes, das neben den Steuersignalen STO bits zero one. In addition to this, the multiplication control unit, which in addition to the control signals STO

f achungsf aktor 3/4 ein drittes Quotientenbit, das eine 40 noch Steuersignale STl und STl erzeugt. Danachf achungsf aktor 3/4 a third quotient bit, which generates a 40 control signals STl and STl. After that

Eins ist, wenn das Resultat echt ist, und eine Null, wird der Inhalt der Register K und L unter der WirkungOne is if the result is real, and a zero, the contents of registers K and L are under effect

wenn das Resultat komplementär ist. Dieses dritte von Steuersignalen STl dem Addierwerk zugeführt.when the result is complementary. This third of control signals STl supplied to the adder.

Quotientenbit ist ein gültiges'Bit und kann daher an Der Inhalt des Registers L wird dabei durch das Tor 71The quotient bit is a valid bit and can therefore be The content of register L is passed through gate 71

Stelle des ersten Bits verwendet werden, das in der geleitet und somit halbiert. Der volle Divisorwert ausPosition of the first bit must be used, which is routed in the and thus halved. The full divisor value

nächsten Iteration gebildet wird. 45 K und der halbe Divisorwert aus L werden im Addier-next iteration is formed. 45 K and half the divisor value from L are added

Wird ein Vervielfachungsfaktor Null gewählt, ver- werk 67 addiert. Das Resultat, nämlich der 1¹^facheIf a multiplication factor of zero is selected, 67 is added. The result, namely 1 ¹ ^ times

ändert sich der Dividend nicht, und die Quotientenbits Divisor, wird über Leitung 47 und das durch ein 'if the dividend does not change, and the quotient bits divisor, is via line 47 and that by a '

sind 0 0, da eine Subtraktion von entweder einem hai- Steuersignal STl geöffnete Tor 75 in das Register L are 0 0, since a subtraction of either a hai control signal STl open gate 75 in the register L

ben Divisor oder einem einfachen Divisor von einem eingegeben. Danach wird der Dividend durch einben divisor or a simple divisor of one entered. After that, the dividend is reduced by a

echten Dividenden ein komplementäres Resultat er- 50 Steuersignal STl über das Tor 65 in das Register K real dividends a complementary result- 50 control signal ST1 via gate 65 into register K

geben würde. gebracht. Auch die Einstellung des Dividenden erfolgtwould give. brought. The dividend will also be discontinued

Die bei einer Addition eines echten Divisorviel- in für sich bekannter Weise in normalisierter Form,When adding a real divisor in a known manner in normalized form,

fachen zu einem komplementären Dividenden ent- Damit ist der Ausgangszustand für den Beginn derfold to a complementary dividend. This is the starting point for the beginning of the

stehenden Quotientenziffern können in der voraus- eigentlichen Division erreicht. Im Register K befindetstanding quotient numbers can be achieved in the actual division beforehand. Located in register K.

gehend erläuterten Art entwickelt werden. 55 sich der Dividend, im Register M der Divisor und imgoing to be developed as explained. 55 is the dividend, in register M the divisor and im

. .... ..... T^. .· · - i_*. Register L der 1 Vafache Divisor.. .... ..... T ^. . · · - i_ *. Register L is the 1-fold divisor.

Ausfuhrungsbeispiel emer DivisionsemnchtungExemplary embodiment of a division device

(F i g. 1) Addierwerk(Fig. 1) Adder

Die F i g. 1 zeigt eine Divisionseinrichtung, die Das Addierwerk 67 bildet zusammen mit der Kom-The F i g. 1 shows a division device which the adder 67 forms together with the com-

nach dem vorausgehend erläuterten Prinzip der Aus- 60 plementierungsschaltung 70 die arithmetisch-logischeaccording to the previously explained principle of the expansion circuit 70, the arithmetic-logic

wahl von Divisorvielfachen arbeitet. Die Einrichtung Einheit des Datenverarbeitungssystems, zu dem diechoice of divisor multiples works. The establishment Unit of the data processing system to which the

besteht im wesentlichen aus vier Hauptteilen: einem Einrichtung nach F i g. 1 gehört. Nachfolgend werdenconsists essentially of four main parts: a device according to FIG. 1 heard. The following will be

Operanden- und Resultatspeicherteil, einem Addier- nur diejenigen Operationen dieser arithmetisch-logi-Operand and result memory part, an adding only those operations of these arithmetic-logical

werk, einem der Divisorvervielfachung dienenden sehen Einheit beschrieben, die in der Einrichtung nachwerk, a unit used for divisor multiplication, see the unit described in the facility

Schaltungsteil, einem Schaltungsteil zur Quotienten- 65 F i g. 1 eine Bedeutung haben.Circuit part, a circuit part for quotient 65 F i g. 1 have a meaning.

bildung und einem Steuerteil. Diese verschiedenen Das Addierwerk bildet die arithmetische Summeeducation and a control part. These different The adder forms the arithmetic sum

Teileinrichtungen sollen nachfolgend in der genannten unter Verwendung des für sich bekannten Prinzips derSub-devices are to be used in the following using the principle known per se

Reihenfolge erläutert werden. vorausschauenden Übertragsbildung, welches darinOrder to be explained. predictive transfer formation, which in it

besteht, daß die Addierwerksstellen zu einer Anzahl zu einer Gruppenübertrags-Generatorschaltung 26 Gruppen zusammengefaßt werden, von denen jeder (Fig. 4 und Fig. 5) geleitet, die aus den Gruppeneine Schaltung zugeordnet ist zur Ermittlung des Vor- funktionen Gruppenüberträge CGR in die einzelnen liegens einer Übertragsbildungs- und Übertragsaus- Gruppen bildet. Hierzu wird die Ubertragsbildungsbreitungsbedingung für alle Stellen dieser Gruppe. Ein 5 Gruppenfunktion GGR der wertstellenmäßig niedrigfür diese Gruppe bestimmter Übertrag kann bei Vor- sten Gruppe mit den Ubertragsausbreitungs-Gruppenhandensein einer solchen Bedingung diese Gruppe funktionen TGR aller bis zur betroffenen Gruppe überspringen und bereits der nächsten Gruppe züge- wertstellenmäßig folgenden Gruppen durch UND verführt werden. Ebenso kann ein von der Gruppe gebil- knüpft und das Ergebnis dieser Verknüpfung und der deter Übertrag verwendet werden, noch bevor diese io entsprechenden Verknüpfung der höheren Gruppeö-Gruppe Überträge von einer Gruppe niedriger Stellen- funktionen GGR bis zur betreffenden Gruppe durch Ordnung empfängt. ODER zusammengefaßt. Ein Beispiel zeigt der Block26consists that the adder stations are combined into a number to form a group carry generator circuit 26 groups, each of which (Fig. 4 and Fig. 5) routed, which is assigned to a circuit from the groups for determining the pre-function group carries CGR in the individual lies a carry formation and carry out groups. For this purpose, the transmission propagation condition is used for all positions in this group. A 5 group function GGR of the value point-wise low carry for this group can skip this group functions TGR of all up to the affected group in the previous group with the carry-over-group presence of such a condition and already the next group can be seduced by AND. Likewise, one can be linked by the group and the result of this link and the determined transfer can be used even before this corresponding link of the higher group 6 group receives transfers from a group of lower job functions GGR to the relevant group through order. OR combined. Block26 shows an example

Abgesehen von den Schaltungen zur Ermittlung der von F ig. 5.Apart from the circuits for determining the values shown in Fig. 5.

Übertragsbildungs- und Übertragsausbreitungsbedin- Aus den Gruppenübertragssignaleri CGR und denCarry formation and carry propagation conditions from the group carry signals CGR and the

gungen sind die Stufen des als Parallel-Rechenwerk 15 Bitfunktionen G, T werden durch eine Schaltung 27 ausgebildeten Addierwerks 67 in ein hochstelliges Übertragssignale C in die einzelnen Bitstellen geleitet. Rechenwerk 30,31,32,35, .36,49,40 und 29' (F i g. 4), Der Übertrag in die erste Stelle einer Gruppe wird das den zur Bestimmung der Divisörvielfachen dienen- durch das Gruppenübertragssignal der wertstellenden Stellenteil des Dividendenrestes erzeugt, und in mäßig vorausgehenden Gruppe gebildet, wie die ein niedrigstelliges Rechenwerk26, 27, 29 aufgeteilt, 20 Fig. 6 z. B. für die Bitstelle η + 4 zeigt. Die Überdas die übrigen Stellen des Dividendenrestes bildet. tragssignale innerhalb einer Gruppe werden durch Das hochstellige Rechenwerk ist des weiteren unter- UND-Verknüpfung des in diese Gruppe einlaufenden teilt in einen ersten Rechenwerksteil 31, 35, 39 und in Gruppenübertrages CGR und der bis zu der betreffeneinen zweiten Rechenwerksteil 32, 36, 40. Der erste den Bitstelle folgenden Bitfunktion Γ oder durch eine Rechenwerksteil dient zur Erzeugung eines vorläufigen 25 Bitfunktion G einer niedrigeren Stelle innerhalb der Resultates unter der Annahme, daß kein Übertrag Gruppe in UND-Verbindung mit den bis zur bevom niedrigstelligen Rechenwerk in das hochstellige treffenden Bitstelle wertstellenmäßig folgenden T-Funk-Rechenwerk erfolgt. Der zweite Rechenwerksteil bildet tion. Dies ist im einzelnen in F i g. 6 dargestellt. Die ebenfalls ein vorläufiges Resultat, jedoch unter der Bitfunktionen G, T werden von den Schaltungen 23, Annahme, daß ein Übertrag aus dem niedrigstelligen 30 24 des weiteren zu einer Halbsummenschaltung 28 Rechenwerk vorliegt. geleitet, die aus G-Funktionen und Γ-FunktionenThe steps of the parallel arithmetic unit 15, bit functions G, T are passed through a circuit 27 in an adder 67 in a high-digit carry signal C in the individual bit positions. Arithmetic unit 30, 31, 32, 35, 36, 49, 40 and 29 '(Fig . 4), The carry over to the first digit of a group is used to determine the divisor multiples - through the group carry signal of the value-adding digit part of the Dividend remainder generated, and formed in a moderately preceding group, such as a low-digit arithmetic unit26, 27, 29 divided, 20 Fig. 6 z. B. for the bit position η + 4 shows. The over which forms the remaining places of the dividend remainder. The high-order arithmetic logic unit is also a sub-AND-operation of the dividing incoming into this group into a first arithmetic unit part 31, 35, 39 and in group transfers CGR and the second arithmetic unit part 32, 36, 40 concerned. The first bit function Γ following the bit position or by an arithmetic unit is used to generate a provisional 25 bit function G of a lower position within the results under the assumption that no carry group is in AND connection with the bit position in the higher-digit position in the lower-digit arithmetic unit following T-Funk arithmetic unit takes place. The second part of the arithmetic unit forms tion. This is shown in detail in FIG. 6 shown. The likewise a provisional result, but under the bit functions G, T, are assumed by the circuits 23, that a carry from the lower-digit 30 24 further to a half-sum circuit 28 arithmetic unit is present. which is made up of G functions and Γ functions

Dem Addierwerk von F i g. 4 werden binäre Ope- gleicher Stellenordnung eine Operanden-Halbsumme randen OPl, OPl in Parallelform über Leitungen 21, HS nach der Beziehung HS = G&T bildet. Die 22 zugeführt. Diese Leitungen sind an logische Ver- Operanden-Halbsummen und die Übertragssignale aus knüpfungsschaltungen 23 und 24 angeschlossen, die 35 der Schaltung 27 werden im rechten Teil einer Sumdie Operandenbits entsprechend den UND- und men-Oderschaltung 29 stellengerecht nach der Funk-ODER-Funktionen verknüpfen. Die Schaltung 23 er- tion »EXKLUSIVES ODER« zur Endsumme verzeugt Ubertragsbildungsfunktionen G durch UND- knüpft.The adder of FIG. 4, binary opes with the same order of digits form a half-sum of operands OPl, OPl in parallel via lines 21, HS according to the relationship HS = G&T . The 22 fed. These lines are connected to logical operand half sums and the carry signals from logic circuits 23 and 24, the 35 of the circuit 27 are linked in the right part of a sum the operand bits according to the AND and men OR circuit 29 according to the radio OR functions . The circuit 23 generates “EXCLUSIVE OR” for the final sum generates carry-over functions G by AND-links.

Verknüpfung der Bits gleicher Stellordnung aus beiden Für die sieben höchsten Bitstellen Λ-6 bis A der End-Linking the bits with the same setting order from both For the seven highest bit positions Λ-6 to A of the end

Operanden. Die Schaltung 24 erzeugt Übertrags-Aus- 4° summe werden vorläufige Summenziffern gebildet, die breitungsfunktionen T durch ODER-Verknüpfung der bereits vor dem Vorliegen der endgültigen Summe zur Bits gleicher Stellenordnung aus den beiden Operan- Ableitung der Divisorvervielfachungsfaktoren zur Verden. fügung stehen. Hierzu werden die G-Funktionen undOperands. The circuit 24 generates carry out 4 ° sums, provisional sum figures are formed, the expansion functions T by ORing the already before the availability of the final sum to bits of the same order from the two operan derivation of the divisor multiplication factors for verden. to be fortunate. For this purpose, the G functions and

Die Funktionen G und T werden in einer Schaltung die !"-Funktionen dieser Bitstellen in Schaltung 30 zu 25 zu Gruppenfunktionen GGR und TGR zusammen- 45 Übertragssignalen CINT umgewandelt. Es handelt gefaßt. Hierzu werden Gruppen von je vier Bitstellen sich dabei um gruppeninterne Überträge innerhalb der gebildet. Eine Übertragsausbreitungs-Gruppenfunktion beiden höchststelligen Bitstellengruppen. Die Um- TGR entsteht durch UND-Zusammenfassung aller Wandlung erfolgt in einer Weise, wie es unter Hinweis Übertragsausbreitungs-Bitfunktionen Γ der betreffen- auf Fig. 6 für die Bildung der Übertragssignale C, den Gruppe, wie aus Block 25 in F i g. 5 zu ersehen ist. 5<> soweit es sich dort um gruppeninterne Überträge Diese Gruppenfunktionen TGR geben Auskunft dar- handelt, beschrieben wurde. Die Art der Zusammenüber, ob für die zugeordnete Bitstellengruppe eine fassung ist aus Block 30 von F i g. 7 zu ersehen. Es Übertragsausbreitungsbedingung vorliegt, so daß ein ist zu bemerken, daß für die Stelle A-3 kein CINT-Sifür diese Gruppe bestimmter Übertrag die Gruppe gnal notwendig ist, da die Funktion dieses Signals überspringen und der nächsten Gruppe zugeleitet 55 durch ein TGÄ-Signal der Gruppe A 7 bis A4 ersetzt werden kann. Wie weiterhin aus F i g. 5 zu ersehen werden kann, wie aus dem folgenden Text deutlich ist, werden Übertragsbildungs-Gruppenfunktionen wird. .The functions G and T are in a circuit that! "- functions of these bits in circuit 30 to 25 to group functions GGR and TGR together 45 carry signals CINT converted It combined this end, groups of four bits thereby intragroup transfers within.. the formed. a carry-propagate group function two most significant Bitstellengruppen. the environmental TGR is produced by AND summary of all conversion is performed in a manner as described with regard carry-propagate bit functions Γ of the person concerned to Fig. 6 for the formation of the carry signals C, the Group, as can be seen from block 25 in Fig. 5. 5 <> as far as group-internal transfers are involved These group functions TGR provide information can be seen from block 30 of Fig. 7. There is a carry propagation condition, so it should be noted that for di e point A-3 no CINT-Si for this group specific carry the group gnal is necessary, since the function of this signal can be skipped and passed to the next group 55 can be replaced by a TGÄ signal of the group A 7 to A4. As also from FIG. 5 can be seen, as is clear from the following text, will be carry-over group functions. .

GGR dadurch erzeugt, daß die Übertragsbildungs-Bit- Die weitere Ermittlung der hochstelligen Endsum- GGR generated by the fact that the carry formation bit- The further determination of the high-digit total

funktionenG einer jeden Bitstelle der Gruppe mit menziffern erfolgt auf zwei getrennten Wegen, wobei allen Übertragsausbreitungs-Bitfunktionen der über- ^6o für den einen Weg (Verbindung 33) angenommen geordneten Bitstellen innerhalb der Gruppe durch wird, daß ein Übertrag in die Wertstelle A-7 (dies ist UND verbunden sind. Die Ergebnisse dieser Ver- die niedrigste Wertstelle der beiden höchststelligen knüpfung werden in Form einer ODER-Verknüpfung Bitstellengruppen) vorliegt, und für den anderen Weg zusammengefaßt. Zur Darstellung in F i g. 5 ist zu be- (Verbindung 34) angenommen wird, daß kein Ubermerken, daß η die niedrigste Wertstelle des Addier- 65 trag in die BitsteUe A-7 vorliegt. In der Schaltung 31 Werkes bedeutet und daß ein Übertrag in Richtung der (F i g. 4 und 8) wird die erstgenannte Annahme dahöchsten Wertstelle A fortschreitet. durch verwirklicht, daß für die Wertstelle A-6 das Vor-,functionsG of each bit position of the group with numerals takes place on two separate paths, whereby all carry propagation ^{bit functions of the bit positions within the group assumed above 6o} for the one path (connection 33) are ensured that a carry into the value position A-7 ( This is connected with AND. The results of the lowest value position of the two highest-digit combination are present in the form of an OR operation of bit position groups) and are combined for the other path. For illustration in FIG. 5 is to be noted (connection 34) it is assumed that there is no noticing that η is the lowest value place of the addition amount in bit row A-7. In the circuit 31 work means and that a carry in the direction of (Figs. 4 and 8), the first-mentioned assumption will proceed to the highest value point A. by realizing that for the value point A-6 the prefix,

Die Gruppenfunktionen GGR und TGR werden liegen einer Übertragsausbreitungs-Bitfunktion demThe group functions GGR and TGR are based on a carry propagation bit function

. 109616/102. 109616/102

9 ¹⁰ 9 ¹⁰

Vorhandensein eines Übertrags CIAC in die Stelle A-6 vielfacbungsfaktoren verwendet werden, noch bevor gleichgesetzt wird. Daraus folgt, daß bei Vorliegen von die übrigen Endsummenstellen errechnet worden sind. Ubertragsausbreitungs-BitfunktionenT für die Wert- . Zur Bildung der Endsumme für die Bitstellen A-7 stellen A-7 und h-6 auch ein Übertrag CIAC nach der bis A dienen die beiden UND-Schaltungen 39, 40 Stelle A-5 zu übertragen ist. Ein Übertrag in diese 5 (Fig.4). Die vorläufige Summe SAC wird von der Stelle kann aber auch durch eine (7-Fuhktion in UND-Schaltung 39 als Endsumme dem linken Teil Stelle A-6 entstehen (F i g. 8). Hierbei würde es sich (29') der Summen-ODER-Schaltung 29 zugeführt, nicht um einen angenommenen, sondern um einen wenn von Schaltung 26 über Leitung 42 der UND-echten Übertrag handeln. Ein Übertragssignal CIAC Schaltung 39 als zweites Eingangssignal ein Gnippenin h-4 erfolgt bei gleichzeitigem Vorhandensein von io Übertragssignal CGR in die Bitstellengruppe A-7 bis, Γ-Funktionen in den Wertstellen A-7, h-6 und A-5 h-4 zugeführt wird. Andererseits wird die vorläufige oder bei Vorliegen eines internen Übertrages CINT in Summe SNAC als endgültige Summe der SummendieBitstelle A-4 von Schaltung 30. Ein Übertrag CIAC ODER-Schaltung 29 zugeführt, wenn die UND-in Stelle A-3 wird durch eine Übertragsausbreitungs- Schaltung 40 ein Signal CGR empfängt, das über die Gruppenfunktion TGR der Werstellen A-7 bis h-4 ge- 15 Negierungsschaltung 43 aus dem Gruppenübertragsbildet. Die Überträge CIAC für die weiteren Stellen A-2 signal CGR in die Bitstellengruppe A-7 bis A-4 gewonbis A werden jeweils durch eine UND-Verknüpfung nen wird. 'In the presence of a carryover CIAC in digit A-6, multiplication factors can be used even before equation. It follows from this that, if available, the remaining final totals have been calculated. Carry out propagation bit functions T for the value. To form the total for the bit positions A-7, A-7 and h-6 also provide a carry CIAC after which the two AND circuits 39, 40 position A-5 are used to transmit to A. A carryover in these 5 (Fig. 4). The provisional sum SAC can also be generated by a (7 function in AND circuit 39 as the final sum in the left part of digit A-6 (FIG. 8). In this case, it would be (29 ') of the sums -OR circuit 29 is supplied, not an accepted one, but rather a real AND carry from circuit 26 via line 42. A carry signal CIAC circuit 39 as a second input signal a Gnippenin h-4 occurs with the simultaneous presence of io carry signal CGR in the Bitstellengruppe a-7, Γ functions in the value locations a-7, h-6 and a-5 H-4, respectively. on the other hand, the provisional or in the presence of an internal carry-over CINT in sum SNAC as a final sum of the SummendieBitstelle A-4 from circuit 30. A carry CIAC OR circuit 29 is carried out when the AND-in position A-3 is received by a carry propagation circuit 40 a signal CGR , which via the group function TGR of the positions A-7 bis h-4 ge 15 negation scha Lung 43 is formed from the group carry-over. The transfers CIAC for the further positions A-2 signal CGR in the bit position group A-7 to A-4 are won to A by means of an AND operation. '

dieser TGÄ-Funktion mit den in dieser Gruppe wert- Das Gruppenübertragssignal CGR in die Bitstellenstellenmäßig bis zur jeweiligen Bitstelle folgenden gruppe A-7 bis A-4 wird auch zur Auswahl des richtigen Γ-Funktion oder durch Vorliegen eines C/ivT-Signals ao Divisorvervielfachungsfaktors verwendet, wie in einem für die betreffende Wertstelle gewonnen. späteren Abschnitt beschrieben wird.The group carry signal CGR in the group A-7 to A-4 following the bit position up to the respective bit position is also used to select the correct Γ function or by the presence of a C / ivT signal ao divisor multiplication factor used as obtained in one for the relevant value point. described later in this section.

Analog hierzu wird in Schaltung 32 bei der An- Die ausgewählte Endsumme gelangt von der ODER-nahme, daß kein Übertrag in die Wertstelle A-6 vor- Schaltung 29 über eine UND-Schaltung 44 und eine liegt, davon ausgegangen, daß ein Übertragssignal weitere ODER-Schaltung 45 zu einem Resultatregi- CINAC in die Wertstelle A-6 durch eine (/-Funktion «5 ster46, wo sie zur Weiterverwendung bereit gehalten in Wertstelle A-7 ausgelöst wird, wie F i g. 9 zeigt. wird. Die Entnahme der Resultate aus dem Register 46 Das C/iV/iC-Signal für Wertstelle A-5 wird durch erfolgt über eine Leitung 47. Das Register 46 liefert gleichzeitiges Vorliegen einer (7-Funktiori für Wert- außerdem ein Vorzeichenanzeigesignal auf Leitung 84, stelle A-7 und einer Γ-Funktion für Wertstelle A-6 oder das Auskunft über das Vorzeichen des Resultates gibt, durch Vorliegen einer G-Funktion für Wertstelle A-6 30 Es ist noch zu bemerken, daß die vorausgehend begebildet. Das CJiV^C-Signal für Wertstelle A-4 wird schriebene Additionsschaltung auch eine Einrichtung ebenfalls durch eine (/-Funktion von Wertstelle A-7 zur Ausführung eines Endübertrages von der höchsten in Verbindung mit Γ-Funktionen für die Wertstellen Wertstelle zur niedrigsten Wertstelle aufweist für A-6 und A-5 oder durch ein C/iVT-Signal gebildet. Das Rechnungen im negativen Bereich. Die detaillierte CINAC-S'igaal von Wertstelle A-3 entspricht einer 35 Erläuterung dieser Einrichtung ist überflüssig, da ein GGLR-Funktion der Gruppe A-7 bis A-4. Die Bildung Übertrag in die niedrigste Bitstellengruppe einem der übrigen CiW4 C-Signale wird jeweils mit Hilfe Gruppenübertrag von einer vorausgehenden Bitstelle dieser Gruppenfunktion in der aus Fig. 6 ersieht- entspricht, die in diesem Falle jedoch die höchste Bitlichen Weise vorgenommen. Stellengruppe der Anordnung ist.Analogously to this, in circuit 32 at the arrival, the selected total is assumed from the OR assumption that there is no carry in the value place A-6 before circuit 29 via an AND circuit 44 and one, it is assumed that a carry signal further OR circuit 45 to a result register CINAC in value place A-6 by a (/ function «5 ster46, where it is held ready for further use in value place A-7, as FIG. 9 shows Taking the results from the register 46 The C / iV / iC signal for value point A-5 is carried out via a line 47. The register 46 supplies the simultaneous presence of a (7-function for value and a sign display signal on line 84, place A-7 and a Γ-function for value point A-6 or that gives information about the sign of the result by the presence of a G-function for value point A-6 30 It should also be noted that the above is formed. The CJiV ^ C -Signal for value place A-4 is written addition s circuit also has a facility also through a (/ function of value point A-7 for the execution of a final transfer from the highest in connection with Γ-functions for the value points value point to the lowest value point for A-6 and A-5 or through a C / iVT signal formed. That bills in negative territory. The detailed CINAC-S'igaal of value point A-3 corresponds to an explanation of this facility is superfluous as a GGLR function of groups A-7 to A-4. The formation of a carry into the lowest bit position group of one of the remaining CiW4 C signals is carried out with the help of a group carry from a preceding bit position of this group function in the one shown in FIG. Position group of the arrangement is.

Aus den Halbsummensignalen HS von Schaltung 28 40From the half-sum signals HS from circuit 28 40

(F i g. 4) und den CJ/lC-Übertragssignalen von Schal- Divisorvervielfachung(Fig. 4) and the CJ / IC carry signals from switching divisor multiplication

tung 31 wird nun in Schaltung 35 eine vorläufige Endsumme SAC gebildet. Da für den Weg 33 angenom- Die Sammelleitung 37 des Addierwerkes 67 (F i g. 1 men wurde, daß ein Übertrag in die Wertstelle A-7 und 2) führt zu einer Schaltung 77, die zur Bildung vorliegt, ist das Summensignal SAC dieser Wertstelle 45 der Divisorvervielfachungsfaktoren dient. Eine Schalgleich der Negation des entsprechenden üTS-Signals tung 78, die mit der Schaltung 77 identisch ist, steht (F i g. 10). Die übrigen S/iC-Signale entstehen durch mit der Ausgangssammelleitung 38 des Addierwerkes EXKLUSIVE ODER-Verknüpfungen der /fS-Signale in Verbindung. Als weitere Eingangssignale empfangen von Schaltung 28 mit den C//lC-Signalen gleicher die Schaltungen 77 und 78 über eine Leitung 79 einen Stellenordnung von Schaltung 31. so Teil der Divisorbitstellen aus dem Register M. device 31, a provisional final sum SAC is now formed in circuit 35. Since the bus line 37 of the adder 67 (Fig. 1 it was assumed that a carry into the value place A-7 and 2) leads to a circuit 77 which is present for the formation, the sum signal SAC is this Value digit 45 is used for the divisor multiplication factors. A signal equals the negation of the corresponding UTS signal device 78, which is identical to circuit 77 (FIG. 10). The other S / iC signals are created by EXCLUSIVE OR operations of the / fS signals in connection with the output bus 38 of the adder. As further input signals received by circuit 28 with the C // IC signals, the circuits 77 and 78 receive a digit order from circuit 31 via a line 79, so part of the divisor orbit digits from the register M.

Ebenso wird in Schaltung 36 aus den CINAC-Übet- Bei den über die Leitungen 37, 38 zugeführten tragssignalen von Schaltung 32 und den Halbsummen- Summensignalen handelt es sich um die S/lC-Signale Signalen HS eine vorläufige Endsumme SNAC ge- bzw. SiWl C-Signale der Bitstellen A-2, A-3 und A-4, bildet. Da für den Weg 34 angenommen wurde, daß die den Dividendenbitsteilen A, B und C in den kein Übertrag in die Wertstelle A-7 vorliegt, ist das 55 Fig. 2 und 3 entsprechen. Die Bitstellen A und A-I Halbsummensignal HS dieser Wertstelle gleich dem der SAC- und ÄWiC-Signale sind für die Bildung der Summensignal SNAC. Das Summensignal SNAC für Divisorvielfachen uninteressant, da nach jeder Iteradie Wertstelle A-6 wird nach der in Fig. 11 ange- tionsoperation eine Verschiebung um zwei Stellen ergebenen Beziehung aus den Signalen HS, CINAC folgt. Bei den über die Leitung 79 zugeführten Signalen und CIAC dieser Wertstelle abgeleitet. Die übrigen 60 handelt es sich um die Bitstellen A-I und A-2 des Divi-STWfC-Signale entstehen durch EXKLUSIVE ODER- sors, die den Bitstellen E und F in den F i g. 2 und 3 Verknüpfungen von //5-Signalen der Schaltung 28 entsprechen. Aus diesen Bitstellen werden Divisormit den C/AUC-Signalen gleicher Stellenordnung von Vervielfachungsfaktoren 0 DvE, 1/2 DvE, 3/4 DvE, der Schaltung 32. 1 DvE und 3/2 DvE für echte Dividenden und Divi-Likewise, in circuit 36 from the CINAC transfer signals, the signals from circuit 32 and the half-sum sum signals supplied via lines 37, 38 are the S / IC signals signals HS a provisional final sum SNAC or SiWl C signals of bit positions A-2, A-3 and A-4. Since it was assumed for the path 34 that the dividend bit parts A, B and C in which there is no carry into the value place A-7, this corresponds to FIGS. 2 and 3. The bit positions A and AI half -sum signal HS of this value position are the same as that of the SAC and ÄWiC signals for the formation of the sum signal SNAC. The sum signal SNAC is of no interest for divisor multiples, since after each iterate the value place A-6 is followed by a shift by two places from the signals HS, CINAC after the operation indicated in FIG. 11. Derived from the signals supplied via the line 79 and the CIAC of this value point. The remaining 60 are the bit positions AI and A-2 of the Divi-STWfC signals are created by EXCLUSIVE OR sors, which the bit positions E and F in the F i g. 2 and 3 linkages of // 5 signals of circuit 28 correspond. These bit positions are converted into divisors with the C / AUC signals with the same order of digits of multiplication factors 0 DvE, 1/2 DvE, 3/4 DvE, the circuit 32. 1 DvE and 3/2 DvE for real dividends and divisions.

Es sind auf diese Weise bereits vor der Ermittlung 65 sorvervielfachüngsfaktoren 0 DvK, 1/2 DvK, 3/4 DvK, der Überträge in den niedrigeren Wertstellen zwei vor- 1 DvK und 3/2 DvK für komplementäre Dividenden läufige Endsummen SNAC und SAC verfügbar, die abgeleitet. Die Beziehungen, nach denen die Ableiüber Leitungen 37, 38 zur Ableitung der Divisorver- tungen erfolgen, sind aus F i g. 12 zu ersehen und anIn this way, 65 multiplication factors 0 DvK, 1/2 DvK, 3/4 DvK, of the transfers in the lower value places, two preceding, 1 DvK and 3/2 DvK for complementary dividends, current totals SNAC and SAC are available before the calculation, the derived. The relationships according to which the deriving lines 37, 38 for deriving the divisor conversions take place are shown in FIG. 12 and on

Π 12Π 12

Hand der Tabellen nach den F i g. 2 und 3 nachprüf- Vervielfachungsfaktor nach Vorliegen des Endresul"Hand of the tables according to FIGS. 2 and 3 review multiplication factor after the final result is available "

bar. Das linke obere Teilfeld in einem doppelt um- tates am Addierwerksausgang zeitsparend ausgewähltbar. The top left subfield is selected to save time in a double turnover at the adder output

randeten Feld der F i g. 2 gibt den zu den Bitstellen A, werden kann. Es wird dadurch sichergestellt, daß einerimmed field of F i g. 2 gives the bit positions A, can be. This ensures that a

B, C der diesem Feld entsprechenden Spalte und den komplette Iterationsoperatiorr in einem einzigen B, C of the column corresponding to this field and the complete iteration operator in a single

Bitstellen E, F der entsprechenden Zeile zugehörigen 5 Maschinenzyklus ausgeführt werden kann.Bit positions E, F of the corresponding line associated 5 machine cycle can be executed.

£>v£-Vervielfachungsfaktor an. Ein entsprechendes Für die Divisorzuführung für den nächsten Itera-£> v £ multiplication factor. A corresponding one for the addition of a divisor for the next iterative

Teilfeld in F i g. 3 stellt den zugehörigen DvüT-Ver- tionstakt wird entsprechend dem im Register 88 ge-Subfield in FIG. 3 sets the associated DvüT version clock is set in accordance with the in register 88

vielfachungsfaktor dar. Das rechte und das untere speicherten Vervielfachungsfaktor über Leitung 89multiplication factor. The right and the lower stored multiplication factor via line 89

Teilfeld eines jeden doppelt umrandeten Feldes gibt eine der UND-Schaltungen 90, 91, 92, 93 für denSubfield of each double-bordered field is one of the AND circuits 90, 91, 92, 93 for the

unter der Voraussetzung, daß die rechts von den Bit- io Durchgang von Taktsignalenil geöffnet. Der UND-provided that the right of the bit io passage of clock signalsil opened. The AND

stellen C und F stehenden Dividenden- und Divisor- Schaltung 90 wird das 3/4 Z)v-Signal zugeführt, wo-set C and F standing dividend and divisor circuit 90, the 3/4 Z) v signal is fed, where-

bits Null sind, die zugehörigen Quotientenbits und durch das folgende Taktsignal ti den im Register L bits are zero, the associated quotient bits and the following clock signal ti in the register L.

Dividendenrestbits an, stehenden 1 Ygfachen Divisor über das Tor 71 um eineResidual dividend bits on, standing 1 Yg-fold divisor over gate 71 by one

Die Ableitung der Vervielfachungsfaktoren DvK Stelle nach rechts verschoben zum Addierwerk über-. und DvE in den Schaltungen 77, 78 erfolgt bereits in 15 trägt. Der am Eingang des Addierwerkes empfangene einem Zeitraum, in dem im Addierwerk 67 noch die Wert ist daher drei Viertel des Divisorwertes im Regi-Endsumme ermittelt wird. Die Schaltung 77 erzeugt sterM. Der UND-Schaltung 91 wird das 3/2Dv-Sidurch den Empfang der 5,4 C-Signale Vervielfachungs- gnal zugeführt, wodurch das nächste il-Signal eine faktoren, für die angenommen wurde, daß im Addier- öffnung des Tores 68 zur Folge hat, so daß der werk ein Gruppenübertrag CGR in die Bitstellen- ao 1 ^l/jfache "Divisor aus dem Register L unverändert gruppe h"l bis A-4 auftritt, während die Schaltung 78 zum Addierwerk übertragen wird. Der UND-Schaldurch den Empfang. von SNA C-Signalen Verviel- tung 92 wird das 1/2 JDv-Signal zugeführt, wodurch fachungsfaktoren erzeugt, für die angenommen wurde, das nächste Taktsignal /1 den Divisor aus dem Regidaß kein solcher Übertrag vorliegt. Außerdem erzeu- ster M über das Tor 72 bei gleichzeitiger Verschiebung gen beide Schaltungen 77 und 78 VervieÜfachungsfak- »5 um eine Stelle nach rechts zum Addierwerk überträgt, toren sowohl für ein echtes als auch für ein komple- Über die UND-Schaltung 93 wird schließlich in entmentäres Resultat der jeweils laufenden Iterations- sprechender Weise eine Übertragung des einfachen operation, welches der Dividend der folgenden Itera-. Divisorwertes gesteuert. Das Of ache des Divisors wird tionsoperation ist. Nach Errechnung der Endsumme gewonnen, indem keines der Tore 68, 69, 71, 72 geim Addierwerk 67 ist somit der richtige Verviel- 30 öffnet wird, so daß dem Addierwerk 67 für die jeweilige fachungsfaktor unter vier möglichen Vervielfachungs- Iterationsoperation keine Daten zugeführt werden, faktoren auszuwählen. Dies geschieht mit Hilfe von Vor Beginn einer Divisionsoperation werden durch ein Auswahl-Torschaltungen 80 bis 83 und von Aus- Steuersignal ST3 über ein Tor 101 dem SNAC-Einwahlsignalen auf Leitungen 60, 61, 84, 85. Die Aus- gang der Schaltung 78 die ersten drei Stellen des Diviwahl-Torschaltungen 80, 81 sind der Schaltung 77 35 denden aus dem Register K zugeführt, damit der Divi- und die Auswahl-Torschaltungen 82, 83 der Schal- sorvervielfachungsfaktor für die erste Iterationsrechtung 78 zugeordnet. Über Leitung 60 werden vom nung der Division gebildet werden kann.
Addierwerk 67 Anzeigesignale für einen Gruppenübertrag CGR, der für die Bitstellengruppe A-7 bis Λ-4 Quotientenziffernbildung
bestimmt ist, geliefert. Dementsprechend zeigen die 40The derivation of the multiplication factors DvK place shifted to the right to the adder over-. and DvE in the circuits 77, 78 already takes place in FIG. The period of time received at the input of the adder, in which the adder 67 is still determining the value, therefore, three quarters of the divisor value in the regi final sum. Circuit 77 generates sterM. The AND circuit 91 is supplied with the 3 / 2Dv-Sid through the receipt of the 5.4 C signals multiplication signal, whereby the next IL signal is a factor for which it was assumed that the gate 68 would result in the adding opening has, so that the work a group carry CGR occurs in the bit position ao 1 ^l / j-fold "divisor from the register L unchanged group h" 1 to A-4, while the circuit 78 is transferred to the adder. The AND-scarf through the reception. The 1/2 JDv signal is fed from SNA C signals to multiplier 92, as a result of which multiplying factors are generated for which it was assumed that the next clock signal / 1 is the divisor from the rule that there is no such carry. In addition, M generates via the gate 72 with simultaneous shifting of both circuits 77 and 78 multiplication factor by one place to the right to the adder, gates for both a real and a complete via the AND circuit 93 is finally in the entmentary result of the current iteration-speaking way, a transfer of the simple operation, which is the dividend of the following iterations. Divisor value controlled. The of ache of the divisor is tation operation. After calculating the final sum obtained by not opening any of the gates 68, 69, 71, 72 in the adder 67, the correct multiplier is opened so that no data is fed to the adder 67 for the respective multiplying factor among four possible multiplication iteration operations, select factors. This is done with the help of a selection gate circuits 80 to 83 and from off control signal ST3 via a gate 101 to the SNAC selection signals on lines 60, 61, 84, 85. The output of circuit 78 The first three digits of the divisional selection gate circuits 80, 81 are fed to the circuit 77 35 and are supplied from the register K so that the divisor and the selection gate circuits 82, 83 are assigned the switch multiplication factor for the first right of iteration 78. The division can be formed from the voltage via line 60.
Adding unit 67 display signals for a group carry CGR, the formation of quotient digits for the bit position group A-7 to Λ-4
limited hours is mt, delivered. Accordingly, FIGS

Signale CGR auf Leitung 61 das Fehlen eines solchen Die Ableitung eines DivisorvervielfachungsfaktorsSignals CGR on line 61 indicate the absence of such The derivative of a divisor multiplication factor

Übertrages an. Über Leitung 84 wird vom Resultat- aus dem Resultat einer Iterattonsoperation hat, wieCarry over to. Via line 84, the result of an iteration operation is derived from the result, how

register 46 des Addierwerkes 67 durch Abtasten der vorausgehend beschrieben, die Bildung mindestensregister 46 of the adder 67 by scanning the previously described, the formation at least

höchsten Endsummenstelle gemeldet, ob die End- zweier Operandenbits zur Folge. Dies geschieht inhighest total digit reported whether the end of two operand bits result. This is done in

summe positiv ist, ob es sich also um ein echtes Resul- 45 einer Schaltung 95, welcher der erzeugte Verviel-sum is positive, so whether it is a real result 45 of a circuit 95, which the generated reproduction

tat ERS handelt. Aus diesem Signal wird in einer fachungsfaktor vom Register 88 zugeführt wird. Diedid ERS act. For this Signa l wi rd in a fachungsfaktor from the register 88 is supplied. the

Negierungsschaltung 86 das Signal ERS gewonnen, Schaltung 95 erhält als weitere Eingangssignale einNegation circuit 86 receives the signal ERS , circuit 95 receives as further input signals

das ein komplementäres Resultat anzeigt. . Subtraktionssteuersignal SUB und dessen Negationthat shows a complementary result. . Subt raktionssteuersignal SUB and its negation

Die Auswahl des richtigen Vervielfachungsfaktors SUB über eine Leitung 97 zugeführt. Außerdem erhältThe selection of the correct multiplication factor SUB is supplied via a line 97. Also receives

geschieht nach folgendem Schema: 5" sie von den Leitungen 84 und 85 ERS- und ERS- happens according to the following scheme: 5 "from lines 84 and 85 ERS- and ERS-

Signale vom Resultatregister des Addierwerkes 67Signals from the result register of the adder 67

Torschaltung 80: DvE (SAC) & ERS & CGR zugeführt, als Anzeige dafür, ob das errechneteGate circuit 80: DvE (SAC) & ERS & CGR supplied, as an indication of whether the calculated

Torschaltung 81: DvK (SAC) & ERS & CGR ^Re^^ta} ^e*^{n echter oder ein} komplementärer Wert ist.Gate circuit 81: DvK (SAC) & ERS & CGR ^Re ^ ^ta } ^e * ^{n is a real or a} complementary value.

Wie in der vorausgegangenen allgemeinen Beschrei-As in the previous general description

Torschaltung 82: DvE (SNA C) & £ÄS & CGR ₅₅ bung erläutert wurde, hängt die Bildung der Quotien-Gate circuit 82: DvE (SNA C) & £ ÄS & CGR _{55 in the} exercise, the formation of the quotien-

Torschaltung 83: DvK(SNAC) & ERS & CGR tenziffern von der Art der durchgeführten Iterationsoperation (Addition oder Subtraktion), von der echten Gate circuit 83: DvK (SNAC) & ERS & CGR digits of the type of iteration operation carried out (addition or subtraction), of the real one

Der ausgewählte Vervielfachungsfaktor wird über oder komplementären Form des Resultates dieserThe selected multiplication factor will be about or complementary form the result of this

eine ODER-Schaltung 87 einem Register 88 zugeführt, Operation und vom ermittelten Divisorvervielfachungs-an OR circuit 87 fed to a register 88, operation and the determined divisor multiplication

wo er zumindest während des ersten Teiles der folgen- 60 faktor ab. Die richtigen Quotientenziffern ergeben sichwhere at least during the first part the following factor starts. The correct quotient digits result

den Iterationsoperation gespeichert gehalten wird und aus dem in der Tabelle nach F i g. 13 dargelegten Zu-the iteration operation is kept stored and from which in the table of FIG. 13 provided

die Divisorzuführung zum Addierwerk sowie die Quo- sammenhang. Die Beziehungen, nach denen ent-the divisor feed to the adder as well as the quos. The relationships after which

tientenziffernbildung steuert. sprechend dieser Tabelle Quotientenziffern Qi, QrI controls digit formation. According to this table quotient digits Qi, QrI

Aus der vorausgehenden Beschreibung ist deutlich und QrI gebildet werden, zeigt die F i g. 14. Mit QX From the foregoing description it is clear and QrI can be formed, FIG. 14. With QX

geworden, daß noch innerhalb der gerade ablaufenden 63 ist die linke Quotientenziffer der zwei bzw, drei gleich-It has become that the left quotient number of the two or three equal is still within the 63 currently running

Iterationsoperation bereits vorläufige Divisorverviel- zeitig zu bildenden Quotientenziffernstellen bezeichnet,Iteration operation already designates preliminary divisor multiples to be formed quotient digits,

fachungsfaktoren aus vorläufigen Ergebnissen · des Diese Ziffer wird von Schaltung 95 über ein Tor 98multiplying factors from preliminary results

Addierwerkes gebildet werden, so daß der endgültige der Bitstelle «+2 des Registers /zugeführt, Qr\ ist dieAdder are formed so that the final bit position «+2 of the register / is supplied, Qr \ is the

rechte von zwei oder die mittlere von drei gleichzeitig zu bildenden Quotientenziffern. Diese Ziffer wird der Bitstelle«+1 des Registers/ zugeführt. QrI ist die . rechte von drei gleichzeitig zu bildenden Quotientenziffern. Diese Ziffer wird in die Bitstelle η des Registers / eingeführt.right of two or the middle of three quotient digits to be formed at the same time. This digit is fed to the bit position «+1 of the register /. QrI is the. right of three quotient digits to be formed at the same time. This number is inserted in the bit position η of the register /.

Nach jeder Iterationsoperation· wird der Inhalt des Registers / durch ein Signal 12 auf Leitung 62 um zwei Stellen nach links verschoben, so daß Platz für die nächsten zwei Quotientenbits entsteht. Werden während einer Iteration drei Quotientenbits erzeugt, so wird das dritte Bit nur dann verwendet, wenn es sich um die letzte Iterationsoperation einer Division handelt.After each iteration operation · the content of the register / is shifted two places to the left by a signal 1 2 on line 62, so that space is created for the next two quotient bits. If three quotient bits are generated during an iteration, the third bit is only used if it is the last iteration of a division.

Steuerteil . *5Control part. * 5

Die Einrichtung nach F i g. 1 weist ferner eine Steuerschaltung 99 auf, die den Ablauf der Iterationsoperationen einer Division steuert, indem sie zyklisch Taktsignale ti, ti in wechselnder Folge erzeugt. Die ao Taktsignale ti werden zur Steuerung der Dividendenzuführung zum Addierwerk 67 über Tor 66 sowie zur Steuerung der Zuführung der verschiedenen.Divisor-' vielfachen zum Addierwerk 67 über Tore 68, 69, 71, 72 verwendet. Die Taktsignale ti lösen eine Stellenverschiebung um je zwei Stellen in den Registern K und /aus.The device according to FIG. 1 also has a control circuit 99 which controls the sequence of the iteration operations of a division by cyclically generating clock signals ti, ti in an alternating sequence. The ao clock signals ti are used to control the dividend feed to the adder 67 via gate 66 and to control the feed of the various divisor multiples to the adder 67 via gates 68, 69, 71, 72. The clock signals ti trigger a position shift by two positions in each of the registers K and /.

Die Steuerschaltung 99 empfängt über eine Leitung 96 vom Register K ein Signal, welches das Vorzeichen des in diesem Register enthaltenden Dividendenwertes anzeigt. In Abhängigkeit von diesem Vorzeichen-Anzeigesignal erzeugt sie jeweils zur Zeitil ein Steuersignal SUB oder SUB auf Leitung 97 zur Steuerung der Komplementierungseinrichtung 70. Bei Vorliegen eines St/jB-Signals wird die Komplementierungseinrichtung wirksam gemacht, so daß die folgende Iterationsoperation eine Subtraktion ist. Bei Vorliegen eines St/ß-Signals bleibt die Komplementierungseinrichtung 70 gesperrt und ermöglicht so die Ausführung einer Addition. Ein SiZfi-Signal wird stets dann erzeugt, wenn das Ä-Register über Leitung 96 ein positives Vorzeichen meldet, und ein SÜÄB-Signal wird erzeugt, wenn das ΛΓ-Register ein negatives Vorzeichen meldet.The control circuit 99 receives via a line 96 from the register K a signal which indicates the sign of the dividend value contained in this register. Depending on this sign display signal, it generates a control signal SUB or SUB on line 97 for controlling the complementing device 70. If a St / jB signal is present, the complementing device is activated so that the following iteration operation is a subtraction. When a St / ß signal is present, the complementing device 70 remains blocked and thus enables an addition to be carried out. A SiZfi signal is always generated when the register reports a positive sign via line 96, and a SÜÄB signal is generated when the ΛΓ register reports a negative sign.

Eine weitere Leitung 94 vom Register K zeigt der Steuerschaltung das Ende des Dividenden an. Ein Signal, das diese Funktion erfüllt, kann beispielsweise durch eine bekannte Technik der Zählung der verarbeiteten Dividendenstellen erzielt werden. Ein End-Anzeigesignal tritt jeweils dann auf, wenn die vorletzte Dividendenstelle verarbeitet wird. Liegt zur gleichen Zeit ein Signal auf Leitung 89 vor, das einen Divisorvervielfachungsfaktor von 3/4 Dv anzeigt, bricht die Steuerschaltung die Divisionsoperation ab, indem sie das Aussenden von ti-, f2-Signalen einstellt. Dies kann geschehen, da bei einem 3/4 Dv-Signal drei Quotientenziffern gebildet werden. Liegt ein solches Signal auf Leitung 89 aber nicht vor, so führt die Steuerschaltung 99 noch einen Iterationstakt aus, um die letzte Dividendenziffer zu verarbeiten.Another line 94 from register K indicates the end of the dividend to the control circuit. A signal that performs this function can be obtained, for example, by a known technique of counting the number of dividend digits processed. An end display signal occurs whenever the penultimate dividend digit is processed. If at the same time there is a signal on line 89 which indicates a divisor multiplication factor of 3/4 Dv, the control circuit aborts the division operation by stopping the transmission of ti, f2 signals. This can happen because three quotient digits are formed with a 3/4 Dv signal. If such a signal is not present on line 89, however, the control circuit 99 still executes an iteration cycle in order to process the last dividend digit.

Claims

Patent claims:

1. Division device with a parallel add-subtract work for the formation of several quotient places in one iteration cycle by subtracting or adding divisor multiples from a real or to a complementary dividend and with a circuit for determining divisor multiples that approximate in a high-digit part are equal to a corresponding high-digit part of the dividend, the selection of the high-digit operand parts depending on the number of quotient bits to be determined at the same time, characterized by the following features:
/ ■ · ■

1. The add-subtract unit consists of a high-digit arithmetic unit (30, 31, 32, 35, 36, 49, 29 '), which is the digit part of the divider used to determine the divisor multiples. denrestes generated, and a low-digit arithmetic unit (26, 27, 29), which the remaining digits of the dividend remainder generated;

2. the high-digit arithmetic unit consists of a first arithmetic unit part (31, 35, 39), which is a first provisional result generated assuming no carryover from the low-digit Arithmetic unit takes place in the high-digit arithmetic unit, and from a second arithmetic unit part (32, 36, 40) which produces a second preliminary result assuming that a transfer from the low-digit arithmetic unit to the high-digit arithmetic unit takes place;

3. Each of the two arithmetic units has its own divisor multiple determination circuit (77, 78) followed by the preliminary divisor multiple for use in the next Iteration operation determined;

4. with the two divisor multiple determination circuits are selection gate circuits (80 to 83), whose control inputs are connected to the carry output (60, 61) of the low-digit arithmetic unit are connected and depending on the availability or the lack of a transfer into the high-digit arithmetic unit, the output signals of one or the other divisor multiple determination circuit for the next iteration operation to be chosen.

2. Device according to claim 1, characterized in that the adding-subtracting plant binary parallel adder with predictive carry formation known per se, in which the high-digit arithmetic unit the two highest-digit, each allowing a transfer jump Bit position groups includes.

3. Device according to claim 1 and 2, characterized in that each of the two divisor multiple determination circuits (77, 78) from a first part for determining divisor multiples (DvE) for a subtraction of a real divisor from a real dividend and from a second part to determine divisor multiples (DvK) for an addition of a real divisor multiple to a complementary dividend, and that the selection gate circuits (80 to 83) among four preliminary divisor multiples as a function of a true complementary display signal (ERS, ERS), the Select the final total and a carry signal (CGR, CGR) from the lower-digit arithmetic unit to determine the final divisor multiple. ".

4. Device according to claims 1 to 3, characterized in that gate circuits (68, 69, 71, 72) are arranged between registers (L, M) which contain different divisor multiples, and the adding-subtracting mechanism (67), whose

Control inputs are connected to the outputs of the selection gate circuits (80 to 83) and. Via which the content of one of the registers (L, M) is fed either directly or shifted to the adding-subtracting unit.

For this purpose 3 sheets of drawings

109 616/102