DE1437712B2 - Circuit arrangement for synchronizing an oscillator - Google Patents
Circuit arrangement for synchronizing an oscillatorInfo
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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Description
toren einer derartigen Genauigkeit zur Verfügung malen Schaltstellung sowohl zurückgestellt als auch stehen, dann ergibt sich noch folgendes Problem. Im ein Signal auf seine Ausgangsleitung abgibt, die mit zuletzt geschilderten Fall müßte die Frequenz des einem Eingang eines Ausschalt-ODER-Verknüp-Oszillators an der Empfangsstation alle 14 Tage fungsgliedes verbunden ist, an derem anderen Einexakt auf die Frequenz des Oszillators an der Zen- 5 gang die Schaltvorrichtung der Mittelwertstellung des tralstation neu eingestellt werden. Wenn weiterhin Zählers angeschlossen ist, und deren Ausgang an der nicht vorausgesetzt wird, daß der Frequenzgang des Steuervorrichtung liegt, um den Elektromotor durch Oszillators an der Zentralstation in gleicher Richtung ein Ausgangssignal des Ausschalt-ODER-Verknüpläuft wie der Frequenzgang eines Oszillators an der fungsgliedes abzuschalten.gates of such an accuracy available paint switch position both reset and stand, then the following problem arises. Im emits a signal on its output line, which in the last case would have to be the frequency of the one input of a switch-off-OR-link oscillator at the receiving station every 14 days, and the other one exactly to the frequency of the oscillator at the center. 5 gear, the switching device of the central station's mean value position can be reset. If the counter is still connected, and its output is not assumed that the frequency response of the control device is to turn off the electric motor through an oscillator at the central station in the same direction an output signal of the switch-off-OR logic as the frequency response of an oscillator on the function element .
Empfangsstation, dann muß die Neueinstellung der io Zweckmäßigerweise wird hierbei als variable Oszillatorfrequenz sogar öfter als alle 14 Tage durch- Reaktanz ein Drehkondensator eingesetzt. In vorteilgeführt werden. Weiterhin ist die Messung eines Fre- hafter Weise besitzt hierbei der Motor eine Feldspule quenzunterschiedes zwischen zwei Oszillatoren mit mit Mittelanzapfung, deren Enden sowie deren Mitder geforderten Genauigkeit sehr schwer durchzufüh- telanzapfung über Relaiskontakte an eine Verbinren, wenn nicht gar unmöglich. Außerdem, wenn die 15 dungsleitung zu einer Potentialquelle bzw. an eine Übertragungsfrequenz des benutzten Übertragungssy- zweite Potentialquelle anschaltbar sind, wobei die stems gesteigert wird, muß entsprechend die Fre- der Mittelanzapfung zugeordneten Relaiskontakte quenzstabilität des Oszillators angehoben werden, über ein Startrelais, das durch den Einzustand einer wenn die obenerwähnte Genauigkeit über 14 Tage, Startkippschaltung erregt wird, geschlossen werden, bzw. die Frequenzabweichungsgrenze von 360 Hz 20 welche mit Hilfe der den Endstellungen des Zählers über 2 Stunden beibehalten werden soll. Hierbei darf zugeordneten Schaltvorrichtungen in den Einzustand nicht unberücksichtigt bleiben, daß ein Leistungsver- gebracht wird. Die den Wicklungsenden zugeordne- (Z lust eines Oszillators auf der Empfangsseite ebenfalls ten Relaiskontakte werden je über ein Antriebsrelais ^- eine größere Frequenzverschiebung zur Folge hat. betätigt, deren Spulen im Einzustand einer jeweils Eine solche Frequenzverschiebung kann bis zu 25 zugeordneten Antriebskippschaltung erregt werden. 144Hz betragen. Zusammenfassend läßt sich damit Den Einstelleingängen dieser Antriebskippschaltunsagen, daß ein Oszillator, der den oben gestellten gen ist jeweils der Ausgang einer Antriebsverriege-Anforderungen genügt, jedenfalls keine Standardaus- lungsschaltung zugeordnet, wovon die eine über ein führung ist und nur mit großem Aufwand realisiert Vorläufersignal und die andere über ein Verzögewerden könnte. 30 rungssignal aufgesetzt wird. Die RückstelleingängeReceiving station, then the readjustment of the io. Expediently, a variable capacitor is used as a variable oscillator frequency even more often than every 14 days due to reactance. To be run in advantage. Furthermore, the measurement is a Frehafter way, the motor has a field coil frequency difference between two oscillators with a center tap, their ends and their accuracy are very difficult to carry out via relay contacts to a connection, if not impossible. In addition, if the connection line to a potential source or to a transmission frequency of the transmission system used, the second potential source can be connected, the stems being increased, the frequency stability of the oscillator associated with the frequency of the relay contacts must be increased accordingly, via a start relay that is activated by the status of a start flip-flop circuit if the above-mentioned accuracy is excited over 14 days, or the frequency deviation limit of 360 Hz 20 which is to be maintained over 2 hours with the help of the end positions of the counter. In this case, the assigned switching devices must not be disregarded in the state that a power is being used. The coil ends zugeordne- (Z loss of an oscillator on the receiving side also th relay contacts depending on a drive relay ^ - a larger frequency shift result has actuated, the coils are to excite in the on state of each Such a frequency shift can be 25 assigned Antriebskippschaltung.. In summary, the setting inputs of these drive toggle switches can be said that an oscillator that meets the above conditions is the output of a drive lock requirement, at least not a standard design circuit, one of which is via an introduction and only with great effort realizes a precursor signal and the other could be delayed via a delay signal
Die Aufgabe der Erfindung besteht darin, eine der Antriebskippschaltungen sind mit dem Ausgang
Synchronisierungsanordnung zur Verwendung bei des Zeitablauf-Zeitgebers verbunden.
Übertragungen digitaler Information zu schaffen, bei Gemäß der Erfindung dient zur Rückstellung des
der unter Vermeidung der obengenannten Nachteile Zeitablauf-Zeitgebers eine Überlaufverriegelungsder
Frequenzunterschied zwischen einer Sende- und 35 schaltung, an deren Einstelleingang sowohl bei AufEmpfangsstation
bezüglich der Synchronisierungs- treten eines Verzögerungssignals in Koinzidenz mit
freuenz dauernd überwacht wird und wobei eine Fre- einem Signal der Schaltvorrichtung bei der Maximalquenzkorrektur
beim Feststellen des geringsten Fre- stellung des Zähler als auch beim Augtreten eines
quenzunterschiedes automatisch durchgeführt wird. Vorläufersignals in Koinzidenz mit einem Signal der
Dabei soll das Feststellen des Frequenzunterschiedes 40 Schaltvorrichtung bei der Minimalstellung des Zähäußerst genau bei einem wirtschaftlich zu vertreten- lers ein Signal angelegt wird. Unter Verriegelungsden
Aufwand durchgeführt werden können. schaltung ist eine in Ansprechen auf ein SchaltsignalThe object of the invention is to have one of the drive flip-flops connected to the output synchronization arrangement for use in the time-out timer.
To create transmissions of digital information, in order to reset the time-out timer, while avoiding the above-mentioned disadvantages, an overflow lock of the frequency difference between a transmitting and 35 circuit, at whose setting input both at the receiving station with regard to the synchronization, a delay signal occurs in coincidence with frequency is continuously monitored and a frequency signal of the switching device is automatically carried out during the maximum frequency correction when the smallest clearing of the counter is determined and when a frequency difference occurs. Forerunner signal in coincidence with a signal that should be used to determine the frequency difference 40 switching device at the minimum setting of the counter extremely precisely when a signal is economically justifiable. With interlocking the effort can be carried out. circuit is one in response to a switching signal
Erfindungsgemäß wird die Aufgabe für eine Syn- umschaltende und sich anschließend in diesem /■· chronisierungsschaltungsanordnung der oben be- Schaltzustand selbsttätig haltende bzw. verriegelte ν schriebenen Art dadurch gelöst, daß ein normaler- 45 Schaltvorrichtung verstanden. Hierbei ist der Einweise auf seinen Mittelwert zurückgestellter, in seiner Stellausgang der Überlaufverriegelungsschaltung an Zählrichtung umkehrbarer Zähler verwendet wird, den Einstelleingang einer Rückstellverriegelungsvorder durch die Vorläufersignale in Richtung seiner richtung angeschlossen, deren Einstellausgang somaximalen Zählstellung weitergeschaltet und durch wohl mit dem Rückstelleingang des Zeitablauf-Zeitdie Verzögerungssignale in Richtung seiner minima- 50 gebers als auch mit dem Eingang eines Rückstellzeitlen Zählstellung zurückgeschaltet wird, und dessen gebers verbunden, dessen Ausgang jeweils an den maximaler Zählstellung, Mittelwerteinstellung sowie Rückstelleingäng der Überlaufverriegelungsvorrichminimaler Zählstellung je eine Schaltvorrichtung zu- tung und der Rückstellverriegelungsvorrichtung angeordnet ist, die beim Erreichen der jeweiligen Zähl- geschlossen ist.According to the invention, the task is for a syn- switching end and then in this / ■ · chronization circuit arrangement of the above switching state automatically holding or locked ν written type solved by the fact that a normal 45 switching device understood. Here is the briefing reset to its mean value in its control output of the overflow interlock circuit Counting direction reversible counter is used, the setting input of a reset interlock front connected by the precursor signals in the direction of its direction, the setting output of which is maximum Counting switched on and through probably with the reset input of the time lapse time Delay signals in the direction of its minima- 50 encoder as well as with the input of a reset time Counting position is switched back, and its encoder is connected, its output to the maximum counting position, mean value setting and reset inputs of the overflow locking device minimum Counting position each one switching device supply and the reset interlocking device arranged which is closed when the respective count is reached.
stellung wirksam wird, daß der Abstimmkreis des 55 Entsprechend einer vorteilhaften Weiterbildung Oszillators eine mit einem Elektromotor gekuppelte der Erfindung besteht der Zähler in an sich bekannvariable Reaktanz enthält, welcher über eine durch ter Weise aus vier bistabilen Schaltvorrichtungen, die die den Endstellungen des Zählers zugeordnete bei Koinzidenz eines Impulses der bei gleichzeitigem Schaltvorrichtungen betätigte Steuervorrichtung zur Auftreten eines Verzögerungsimpulses mit einer Im-Drehung in jeweils entgegengesetzter Drehrichtung 60 pulspause aus der der Maximalstellung des Zählers eingeschaltet wird, und daß die den Endstellungen zugeordneten Schaltvorrichtung abgeleitet wird mit des Zählers zugeordneten Schaltvorrichtungen außer- einem Verzögerungssignal am Einstelleingang der erdem über ein Zeitintervall-ODER-Verknüpfungs- sten bistabilen Schaltvorrichtung bzw. mit Ausgangsglied mit dem Eingang eines Zeitablauf-Zeitgebers Signalen eines Einstellausgangs der unmittelbar vorverbunden sind, der durch Eingangssignale während 65 hergehenden bistabilen Schaltvorrichtung an den jeeines durch die Frequenzabweichung vorgegebenen weiligen Einstelleingängen eingestellt und bei Koinzi-Zeitintervalls zur sukzessiven Weiterschaltung ge- denz eines Impulses, der bei gleichzeitigem Auftreten steuert wird und jeweils nach Erreichen seiner maxi- eines Vorläuferimpulses mit einer Impulspause ausposition becomes effective that the voting circle of the 55. According to an advantageous development An oscillator coupled to an electric motor of the invention consists of the counter in known variables Contains reactance, which via a through ter way of four bistable switching devices that the one assigned to the end positions of the counter when a pulse coincides with the simultaneous Switching devices operated control device for the appearance of a deceleration pulse with an Im rotation in the opposite direction of rotation 60 pulse pause from the maximum position of the counter is switched on, and that the switching device assigned to the end positions is derived with of the counter associated switching devices apart from a delay signal at the setting input of the erdem A bistable switching device or with an output element via a time interval OR link with the input of a time-out timer signals of a setting output of the directly pre-connected are, the bistable switching device passing through input signals during 65 to each one The respective setting inputs specified by the frequency deviation are set and at Koinzi time interval for successive forwarding of a pulse that occurs at the same time is controlled and each time after reaching its maximum a precursor pulse with a pulse pause
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der der Minimalstellung des Zählers zugeordneten Frequenz der Eingangs-Daten, so daß der Zähler in
Schaltvorrichtung abgeleitet wird, mit einem Vor- Richtung der Maximal-Stellung weitergeschaltet
läufersignal am Rückstellausgang der ersten bistabi- wird. Vorzögerungsimpulse des Phasenvergleichers 5
len Schaltvorrichtung bzw. mit Ausgangssignalen zeigen an, daß die Frequenz des Oszillators 15 höher
eines Rückstellausgangs, der unmittelbar vorherge- 5 ist als die Frequenz der Eingangs-Daten, mit der
henden Schaltvorrichtung den jeweiligen Rückstell- Folge, daß der Zähler 12 in Richtung der Minimaleingängen
zurückgestellt werden. Die dem Zähler zu- stellung weitergeschaltet wird. Im vorliegenden Fall
geordneten Schaltvorrichtungen bestehen zweckmä- besteht der modifizierte Zähler 12 aus einem Vierßigerweise
je aus einem UND-Verknüpfungsglied Stufenzähler, dessen Maximalstellung der Binärzahl
mit vier Eingängen, wovon eins mit seinen Eingän- io 15 entspricht. Die Binährzahl 8 wird dabei als Mittelgen
jeweils an einem Einstellausgang, ein weiteres wert verwendet; die Binärzahl 1 stellt dann die Minizur
Ableitung des Mittelwertes mit drei Eingängen malstellung, und die Binärzahl 15 die Maximalstel- j
jeweils an einen Rückstellausgang der ersten drei bi- lung dar. Die Binärzahl 0 wird nicht berücksichtigt, i
stabilen Schaltvorrichtungen sowie mit seinem vier- so daß vom Mittelwert aus jeweils eine gleiche Zähl- ;
ten Eingang an den Einstellausgang der letzten bista- 15 strecke zur Maximal- und Minimalstellung vorliegt,
bilen Schaltvorrichtung und das letzte mit seinem er- Der Zähler 12 gibt ein Signal auf einen Höchsten
Eingang an den Einstellausgang der ersten bista- oder Niedrig-Ausgang ab, je nachdem, ob der Zähler ;
bilen Schaltvorrichtung und mit den übrigen drei auf eine hohe oder niedrige Stellung geschaltet wird. ':
Eingängen jeweils an den Rückstellausgang der rest- Über ein ODER-Verknüpfungsglied 18 werden diese ,;
liehen bistabilen Schaltvorrichtungen angeschlossen 20 Signale auf einen Zeitablauf-Zeitgeber 16 und anist,
dererseits direkt auf die Motorsteuerschaltung 14the frequency of the input data assigned to the minimum position of the counter, so that the counter is derived in the switching device, with a forward direction of the maximum position, the rotor signal at the reset output of the first bistable is switched on. Delay pulses of the phase comparator 5 len switching device or with output signals indicate that the frequency of the oscillator 15 is higher of a reset output, which is immediately before the frequency of the input data, with the current switching device the respective reset sequence that the counter 12 can be reset in the direction of the minimum inputs. Which is forwarded to the meter delivery. In the present case, ordered switching devices consist expediently of the modified counter 12 of a four-digit number each of an AND logic element stage counter, the maximum position of which corresponds to the binary number with four inputs, one of which corresponds to its inputs 15. The binary number 8 is used as a mean value in each case at one setting output, another value; the binary number 1 then represents the mini for deriving the mean value with three inputs malposition, and the binary number 15 represents the maximum digit j each to a reset output of the first three figures. The binary number 0 is not taken into account, i stable switching devices as well as with its four- so that from the mean value in each case an identical counting; th input to the setting output of the last up to 15 distance to the maximum and minimum position is present,
The counter 12 outputs a signal to a highest input to the setting output of the first bista or low output, depending on whether the counter; bilen switching device and with the remaining three is switched to a high or low position. ': Inputs each to the reset output of the rest via an OR logic element 18, these,; Borrowed bistable switching devices connected 20 signals to a time-out timer 16 and anist, which in turn directly to the motor control circuit 14
Auf diese Weise wird erreicht, daß der jeweils am übertragen. Die Motorsteuerschaltung 14 steuertIn this way it is achieved that the transmitted on. The motor control circuit 14 controls
;1 /J> Empfangsort verwendete Oszillator in zuverlässiger einen umkehrbaren Motor 20, so daß sich der Motor; 1 / J> Receiving location used oscillator in more reliable a reversible motor 20, so that the motor
Weise mit den Datenimpulsen synchronisiert wird entweder im Uhrzeigersinn oder im Gegenuhrzeiger-Way is synchronized with the data pulses either clockwise or counterclockwise
und die so erreichte Synchronisierung beibehalten 25 sinn je nach Auftreten eines Verzögerungs- oder jand maintain the synchronization achieved in this way, depending on the occurrence of a delay or j
wird. Vorläuferimpulses dreht. Der Motor 20 stellt einen ;will. Precursor pulse rotates. The engine 20 provides a;
Es hat sich herausgestellt, daß die erfindungsge- Drehkondensator 24 ein, der am Oszillator 15 liegt,
mäße Synchronisierungsschaltung schon bei einer so daß eine entsprechende Frequenzänderung des ;'
Frequenzabweichung von 0,1 Hz wirksam wird. Eine Oszillators 15 vorgenommen wird,
vollkommene Synchronisierung wird in relativ kurzer 30 Der Zeitablauf-Zeitgeber 16 ist so eingestellt, daß
Zeit erreicht. Die Genauigkeit des Oszillators ein bestimmtes Zeitintervall gemessen wird, wenn
braucht in der erfindungsgemäßen Anordnung nur entweder ein Hoch- oder ein Niedrig-Signal vom
den Wert von 10"6 zu erreichen. Die Richtung der Zähler 12 eintrifft. Hierzu können an sich bekannte
Frequenzabweichung ist unbeachtlich. Nach einem Geräte verwendet werden. Bei Abgabe eines Hoch-Betriebsspannungsausfall
wird eine vollkommene 35 oder Niedrig-Signals vom Zähler 12 bringt jeder zu-Synchronisierung
nach ungefähr 2 Stunden wieder er- sätzliche Verzögerungs- oder Vorläuferimpuls den
reicht. Zeitablauf-Zeitgeber 16 in seine Ausgangsstellung jIt has been found that the variable capacitor 24 according to the invention, which is connected to the oscillator 15, would have a synchronization circuit even at a so that a corresponding change in frequency of the; Frequency deviation of 0.1 Hz becomes effective. An oscillator 15 is made
perfect synchronization is achieved in a relatively short time. The time-out timer 16 is set to time out. The accuracy of the oscillator is measured for a certain time interval if, in the arrangement according to the invention, only either a high or a low signal of 10 " 6 is required. The direction of the counter 12 arrives Irrelevant. After a device is used. If a high operating voltage failure is output, a complete 35 or low signal from the counter 12 brings each to-sync after approximately 2 hours again a spare delay or precursor pulse that is sufficient. Time-out timer 16 in its starting position j
Weitere Teilaufgaben und Vorteile der Erfindung zurück. Liegen keine zusätzlichen Vorläufer- oder -jFurther subtasks and advantages of the invention. If there are no additional precursors or -j
ergeben sich aus der nachfolgenden Beschreibung, Verzögerungssignale zur Rückstellung des Zeit- ;iresult from the following description, delay signals for resetting the time; i
die an Hand von Ausführungsbeispielen mit Hilfe 40 ablauf-Zeitgebers 16 an, dann gibt der Zeitablauf- <which on the basis of exemplary embodiments with the help of 40 run-out timer 16, then the time-out- <
der angeführten Zeichnungen näher erläutert wird, Zeitgeber 16 ein Ausgangssignal ab, wenn das vor- !·the cited drawings is explained in more detail, timer 16 from an output signal when the pre- ! ·
und aus den Ansprüchen. Es zeigt eingestellte Zeitintervall abgelaufen ist. Dieses Aus- "\ and from the claims. It shows the set time interval has expired. This statement "\
F i g. 1 eine Blockdiagramm als Übersicht über die gangssignal schaltet den Motor 20 über ein ODER- \ F i g. 1 is a block diagram as an overview of the output signal switches the motor 20 via an OR \
h Anordnung gemäß der Erfindung, Verknüpfungsglied 28 und die Motorsteuerschaltung -i h arrangement according to the invention, logic element 28 and the motor control circuit -i
F i g. 2 ein mehr ins einzelne gehendes Blockdia- 45 14 ab. jF i g. 2 a more detailed block slide 45 14. j
gramm des in der Schaltung nach F i g. 1 verwende- Der Motor 20 wird noch unter einer zweiten ]gram of the circuit shown in FIG. 1 use- The motor 20 is still under a second]
ten Zählers, Gruppe von Bedingungen abgeschaltet. Wie schonth counter, group of conditions switched off. How nice
F i g. 3 ein Schaltbild der in der Schaltung nach oben erwähnt, schaltet ein Niedrig-Signal vom Zäh-F i g. 3 a circuit diagram mentioned in the circuit above, switches a low signal from the counter
F i g. 2 benutzten Zählerstufen, ler 12 den Motor 20 an, so daß die Frequenz des Os-F i g. 2 used counter steps, ler 12 the motor 20, so that the frequency of the Os-
F i g. 4 ein Schaltbild der in F i g. 1 verwendeten 50 zillators verringert wird. Eine Überkorrektur derF i g. 4 is a circuit diagram of the circuit shown in FIG. 1 used 50 zillators is reduced. An overcorrection of the
Motorsteuerungsschaltung, Frequenz des Oszillators wird jedoch durch BildungMotor control circuit, however, frequency of the oscillator is determined by education
F i g. 5 ein Impulsdiagramm zur Erläuterung der eines Mittelwertsignals im Zähler 12 festgestellt. DasF i g. 5 shows a pulse diagram for explaining that a mean value signal is detected in counter 12. That
Wirkungsweise jedes Zählers in F i g. 2. Mittelwertsignal zeigt an, daß der Phasenverglei-Operation of each counter in FIG. 2. Mean value signal indicates that the phase comparison
F i g. 1 zeigt Synchron-Sender und -Empfänger 1 eher 5 Vorläuferimpulse abgibt, die anzeigen, daß dieF i g. 1 shows synchronous transmitter and receiver 1 emits rather 5 precursor pulses, which indicate that the
und 2, die über ein Übertragungsmedium 3 miteinan- 55 Oszillatorfrequenz von einem zu hohen auf einen zuand 2, the oscillator frequency from one too high to one to one another via a transmission medium 3
der verbunden sind. Der Empfangsteil 2 enthält einen niedrigen Wert eingestellt worden ist. Die Feststel-who are connected. The receiving part 2 contains a low value has been set. The noticeable
Phasenvergleicher 5, der auf die Leitungen 10 und 11 lung eines Mittelwertsignals bedeutet weiterhin, daßPhase comparator 5, the development of an average signal on lines 10 and 11 also means that
ein Vorläufer- bzw. ein Verzögerungs-Signal abgibt. der Zähler 12 von einer relativ niedrigen Stellung inemits a precursor or a delay signal. the counter 12 from a relatively low position in FIG
Die Vorläufer- und Verzögerungs-Signale, die vom Richtung höherer Stellung weitergeschaltet wordenThe precursor and delay signals that have been advanced from the direction of higher position
Phasenvergleicher 5 abgegeben werden, gelangen so- 60 ist. Das Mittelwertsignal hält den Motor an und ver-Phase comparator 5 are output, so get 60 is. The mean value signal stops the motor and
wohl an einen modifzierten umkehrbaren Zähler 12 hindert eine zusätzliche Überkorrektur, wenn dieprobably a modified reversible counter 12 prevents additional overcorrection when the
als auch an eine Motorsteuerungsschaltung 14, wo sie Frequenzdifferenz noch nicht zu groß ist. Dieses Si-as well as to a motor control circuit 14, where the frequency difference is not yet too great. This Si
als Vorbereitungssignale dienen. gnal also wird über das ODER-Verknüpfungsgliedserve as preparation signals. gnal is therefore via the OR logic element
Der Zähler 12 wird zu Beginn so eingestellt, daß 28 an die Motorsteuerschaltung 14 angelegt,
ein Mittelwert zwischen seiner Minimal-Stellung und 65 Das ODER-Verknüpfungsglied 28 besitzt einen
seiner Maximal-Stellung dargestellt wird. Vorläufer- dritten Eingang, der an den Ausgang einer Kontrollsignale
vom Phasenvergleicher 5 zeigen an, daß die schaltung 30 angeschlossen ist, deren Eingang mit t
Frequenz eines Oszillators 15 niedriger ist als die der Übertragungsleitung 3 verbunden ist. Diese Kon- lThe counter 12 is initially set so that 28 is applied to the motor control circuit 14,
a mean value between its minimum position and 65. The OR logic element 28 has one of its maximum position is shown. The precursor third input, which is connected to the output of a control signal from the phase comparator 5, indicates that the circuit 30 is connected, the input of which is connected to the frequency of an oscillator 15 which is lower than that of the transmission line 3. This Kon- l
309 537/128 L309 537/128 L.
trollschaltung 30 wird bei fehlenden Datenimpulsen auf der Leitung 3 wirksam. Das Fehlen solcher Impulse bedeutet aber, daß die Leitung unterbrochen ist. Die Kontrollschaltung 30 kann aus einer monostabilen Kippschaltung bestehen, die beim Auftreten von Datenimpulsen auf der Leitung 3 unwirksam ist, die aber bei Nichtvorliegen dieser Impulse wirksam wird.troll circuit 30 is in the absence of data pulses effective on line 3. The absence of such impulses means that the line has been interrupted is. The control circuit 30 may consist of a monostable multivibrator that occurs when of data pulses on line 3 is ineffective, but it is effective if these pulses are not present will.
Der in F i g. 1 verwendete Zähler 12 besteht, wie bereits gesagt, aus mehreren Stufen, die durch die Stufen 34 bis 37 in Fig.2 dargestellt werden. Das Verzögerungssignal des Phasenvergleichers 5 wird sowohl über die Leitung 11 an die Stufe 34 als auch über die Leitung 42 an einen Eingang des UND-Verknüpfungsgliedes 40 angelegt. Das UND-Verknüpfungsglied 40 enthält ein zweites Eingangssignal über eine Inverterschaltung 44. Der Eingang dieser Inverterschaltung ist an den Ausgang eines Hoch-Zähldetektors 46 angeschlossen. Der Ausgang des Hoch-Zähldetektors 46 liegt außerdem an einem Eingang des ODER-Verknüpfungsgliedes 48. Der Ausgang des UND-Verknüpfungsgliedes 40 ist sowohl an den Einstell-Eingang einer Hoch-Verriegelungsschaltung 50 als auch an einen Eingang eines ODER-Verknüpfungsgliedes 52 angeschlossen. Der Ausgang der ODER-Schaltung 48 liegt am Rückstelleingang R der Hoch-Verriegelungsschaltung 50. Der Ausgang der Hoch-Verriegelungsschaltung 50 ist über die Leitung 53 an jede Zählerstufe 34 bis 37 angeschlossen. Die Zählerstufen 34 bis 37 bestehen jeweils aus einer bistabilen Schaltungsanordnung.The in F i g. 1, the counter 12 used consists, as already stated, of several stages, which are represented by the stages 34 to 37 in FIG. The delay signal of the phase comparator 5 is applied both via the line 11 to the stage 34 and via the line 42 to an input of the AND logic element 40. The AND logic element 40 contains a second input signal via an inverter circuit 44. The input of this inverter circuit is connected to the output of an up-counting detector 46. The output of the up count detector 46 is also connected to an input of the OR gate 48. The output of the AND gate 40 is connected both to the setting input of a high latching circuit 50 and to an input of an OR gate 52. The output of the OR circuit 48 is at the reset input R of the high latch circuit 50. The output of the high latch circuit 50 is connected via the line 53 to each counter stage 34 to 37. The counter stages 34 to 37 each consist of a bistable circuit arrangement.
Das Vorläufersignal des Phasenvergleichers 5 wird über Leitung 10 an die Zählerstufe 34 angelegt und außerdem über Leitung 58 an einen Eingang des UND-Verknüpfungsgliedes 56. Der zweite Eingang des UND-Verknüpfungsgliedes 56 ist an den Ausgang des Inverters 60 angeschlossen. Der Eingang des Inverters 60 ist mit dem Ausgang eines Niedrig-Zähldetektors 62 verbunden. Der Niedrig-Zähldetektor 62 ist mit seinem Ausgang außerdem an den anderen Eingang des ODER-Verknüpfungsgliedes 52 angeschlossen. Der Ausgang der UND-Schaltung 56 ist sowohl an den zweiten Eingang des ODER-Verknüpfungsgliedes 48 angeschlossen als auch an den Einstell-Eingang S einer Niedrig-Verriegelungsschaltung 64. Der Ausgang des ODER-Verknüpfungsgliedes 52 liegt am Rückstelleingang der Niedrig-Verriegelungsschaltung 64. Der Ausgang der Niedrig-Verriegelungsschaltung 64 wird über Leitung 65 an jede Zählerstufe 34 bis 37 angeschlossen.The precursor signal of the phase comparator 5 is applied to the counter stage 34 via line 10 and also to an input of the AND gate 56 via line 58. The second input of the AND gate 56 is connected to the output of the inverter 60. The input of the inverter 60 is connected to the output of a low count detector 62. The output of the low count detector 62 is also connected to the other input of the OR gate 52. The output of the AND circuit 56 is connected both to the second input of the OR gate 48 and to the setting input S of a low latch circuit 64. The output of the OR gate 52 is at the reset input of the low latch circuit 64. The The output of the latch low circuit 64 is connected via line 65 to each counter stage 34-37.
Der Ausgang jeder Seite der Zählerstufen 34 bis 36 ist jeweils an die nächste benachbarte Zählerstufe über eine A-Ausgangsleitung 66 und über eine B-Ausgangsleitung 68 angeschlossen. Eine ausführlichere Beschreibung der Zwischenverbindung benachbarter Zählerstufen wird im Zusammenhang mit F i g. 3 gebracht, die letzte Zählerstufe 37 besitzt ebenfalls eine A-Ausgangsleitung 66 und eine B-Ausgangsleitung 68. Jede der A-Ausgangsleitungen der Zählerstufen 34 bis 37 ist mit dem Hoch-Zähldetektor 46 verbunden. Der Niedrig-Zähldetektor 62 enthält ebenfalls vier Eingangssignale; das erste von der Α-Seite der Zählerstufe 34 und die restlichen von den B-Seiten der Zählerstufen 35 bis 37. Auch der Mittel-Zähldetektor 70 erhält vier Eingangssignale; das erste von der Α-Seite der Zählerstufe 37 und die restlichen jeweils von der B-Seite der Zählerstufen 34 bis 36. Die Schaltungen der Zähldetektoren 46, 62 und 70 werden durch übliche UND-Verknüpfungsglieder gebildet.The output of each side of the counter stages 34 to 36 is in each case connected to the next adjacent counter stage via an A output line 66 and via a B output line 68. A more detailed description of the interconnection of adjacent counter stages is given in connection with FIG. 3, the last counter stage 37 also has an A output line 66 and a B output line 68. Each of the A output lines of the counter stages 34 to 37 is connected to the up counting detector 46. The low count detector 62 also has four inputs; the first from the Α-side of the counter stage 34 and the remainder from the B-sides of the counter stages 35 to 37. The central counting detector 70 also receives four input signals; the first from the Α-side of the counter stage 37 and the remainder from the B-side of the counter stages 34 to 36. The circuits of the counting detectors 46, 62 and 70 are formed by conventional AND gates.
Fig. 3 zeigt die Schaltung einer hier bevorzugt verwendeten Zählerstufe, die aus einem bistabilen Schaltungspaar A und B besteht. Ausführlich ist die Eingangsschaltung gezeigt, die jeder Zählerstufe 34 bis 37 zugeordnet ist. Die A- und ß-bistabilen Schaltungen besitzen jeweils Einstell- und Rückstellklemmen S bzw. R. Der Ausgang der Hoch-Verriege-3 shows the circuit of a counter stage which is preferably used here and which consists of a bistable circuit pair A and B. The input circuit associated with each counter stage 34 to 37 is shown in detail. The A and ß bistable circuits each have setting and reset terminals S and R. The output of the high locking
lungsschaltung 50 ist je an einen Eingang zweier UND-Verknüpfungsglieder 71 und 72 über Leitung 53 angeschlossen. Der Ausgang der Niedrig-Verriegelungsschaltung 64 ist je an einen Eingang zweier weiterer UND-Verknüpfungsglieder 73 und 74 über Leitung 65 angeschlossen. Das Ausgangssignal von der B-Seite einer Zählerstufe steht an einer Ausgangsleitung 75 zur Verfügung und wird außerdem an die anderen Eingänge der UND-Verknüpfungsglieder 71 und 74 über Leitung 76 angelegt. Dasprocessing circuit 50 is each connected to an input of two AND gates 71 and 72 via line 53 connected. The output of the low latch circuit 64 is to an input of two each further AND gates 73 and 74 connected via line 65. The output of the B-side of a counter stage is available on an output line 75 and is also applied to the other inputs of the AND gates 71 and 74 via line 76. That
2i) Ausgangssignal von der Α-Seite einer Zählerstufe wird an der Ausgangsleitung 77 abgenommen und wird weiterhin an die übrigen Eingänge der UND-Verknüpfungsglieder 72 und 73 über Leitung 78 angelegt. Das Ausgangssignal des UND-Verknüpfungsgliedes 71 wird als Vorbereitungssignal an ein Einstell-UND-Verknüpfungsglied 79 angelegt. Die über Leitung 11 zugeführten Verzögerungssignale werden über Leitung 80 an den anderen Eingang des Einstell-UND-Verknüpfungsgliedes 79 angelegt.2i) Output signal from the Α side of a counter stage is taken from the output line 77 and continues to be applied to the other inputs of the AND gates 72 and 73 applied via line 78. The output signal of the AND logic element 71 is sent as a preparation signal to a setting AND logic element 79 created. The delay signals supplied via line 11 are sent via line 80 to the other input of the setting AND logic element 79 created.
Das Ausgangssignal des Einstell-UND-Verknüpfungsgliedes 79 stellt die A -stabile Schaltung in ihren EIN-Zustand, so daß auf ihrer Ausgangsleitung 77 ein Vorbereitungssignal auftritt; auf ihrer Ausgangsleitung 81 entsteht ein Rückstellsignal. Die yl-bistabile Schaltung wird über einen von zwei Rückstelleingängen zurückgestellt, wovon der eine mit dem Ausgang eines Rückstell-UND-Verknüpfungsgliedes 82 verbunden ist. Das UND-Verknüpfungsglied 82 besitzt zwei Eingänge, wovon der eine mit dem Ausgang des UND-Verknüpfungsgliedes 74 und der andere mit der Leitung 10 zur Zuführung des Vorläufersignals verbunden ist.The output signal of the setting AND logic element 79 sets the A -stable circuit in its ON state, so that a preparation signal appears on its output line 77; a reset signal arises on its output line 81. The yl bistable circuit is reset via one of two reset inputs, one of which is connected to the output of a reset AND logic element 82. The AND gate 82 has two inputs, one of which is connected to the output of the AND gate 74 and the other to the line 10 for supplying the precursor signal.
Die A -bistabile Schaltung wird außerdem über Leitung 84 zurückgestellt. Dieses Rückstellsignal wird von der B-bistabilen Schaltung abgegeben, wie im Verlaufe dieser Beschreibung noch näher erläutert wird.The A bistable circuit is also reset via line 84. This reset signal is emitted by the B-bistable circuit, as will be explained in more detail in the course of this description.
Das Ausgangssignal des UND-Verknüpfungsgliedes 73 dient als Vorbereitungssignal des zweiten Einstell-UND-Verknüpfungsgliedes 85, dessen zweites Eingangssignal durch das über die Leitungen 10 und 86 zugeführte Vorläufersignal gebildet wird. Das Ausgangssignal des zweiten Einstell-UND-Verknüpfungsgliedes 85 bringt die ß-bistabile Schaltung in ihren EIN-Zustand, so daß sie ein Vorbereitungssignal an ihre Ausgangsleitung 75 liefert. Gleichzeitig wird ein Rückstellimpuls über Leitung 84 auf die /4-bistabile Schaltung geführt. Das Ausgangssignal des UND-Verknüpfungsgliedes 72 dient als Vorbereitungssignal für ein zweites Rückstell-UND-Verknüpfungsglied 87, dessen zweites Eingangssignal das Verzögerungssignal ist, das über Leitungen 11 und 88 zugeführt wird. Der Ausgang des zweiten Rückstell-UND-Verknüpfungsgliedes 87 liegt am Rückstelleingang R der ß-bistabilen Schaltung, so daß auf ein so zugeführtes Signal auf ihrer Ausgangsleitung 75 ein Inhibit-Signal sowie ein Rückstellsignal auf der Leitung 84 entsteht.The output signal of the AND logic element 73 serves as a preparation signal of the second setting AND logic element 85, the second input signal of which is formed by the precursor signal supplied via the lines 10 and 86. The output signal of the second setting AND logic element 85 brings the β-bistable circuit into its ON state, so that it supplies a preparation signal to its output line 75. At the same time, a reset pulse is sent via line 84 to the / 4 bistable circuit. The output signal of the AND logic element 72 serves as a preparation signal for a second reset AND logic element 87, the second input signal of which is the delay signal which is supplied via lines 11 and 88. The output of the second reset AND logic element 87 is at the reset input R of the β-bistable circuit, so that an inhibit signal and a reset signal on the line 84 arise on a signal fed in this way on its output line 75.
11 1211 12
Die Zählerstufen 34 bis 37 sind mit der in Fig. 3 glied 114 zugeführt. Darum stellt ein Ausgangssignal beschriebenen identisch, mit Ausnahme folgender des ODER-Verknüpfungsgliedes 110 die Start-Kipp-Unterschiede: Die Leitungen 80 und 88 der Zähler- schaltung 112 in ihren EIN-Zustand, wenn die stufen 35 bis 37 sind gemeinsam mit der Leitung 75 Start-Kippschaltung vorher im AUS-Zustand geweder jeweils vorhergehenden Zählerstufe verbunden, 5 sen ist. Ist jedoch die Start-Kippschaltung 112 im und die Leitungen 83 und 86 sind gemeinsam mit der EIN-Zustand, dann ist das UND-Verknüpfungsglied Leitung 77 der jeweils vorhergehenden Zählerstufe 114 unwirksam, so daß kein Signal vom ODER-Ververbunden, knüpfungsglied 110 an die Kippschaltung 112 angeln F i g. 4 enthält die in F i g. 1 verwendete Motor- legt werden kann. Ein Signal des EIN-Ausgangs der steuerschaltung zwei UND-Verknüpfungsglieder 98 io Start-Kippschaltung 112 wird als Erregungssignal und 99. Das UND-Verknüpfungsglied 98 erhält zwei einem Start-Relais 116 zugeführt, so daß das Start-Eingangssignale, wovon das eine das Ausgangssignal Relais 116 wirksam wird und seine beiden, hier nicht des Hoch-Zähldetektors 46 ist (F i g. 2), und das an- gezeigten, Kontakte schließt. Der Mittelabgriff 120 dere das Ausgangssignal des Phasenvergleichers 5, der Feldspule 121 des Motors wird in diesem Fall an nämlich das Verzögerungssignal ist. Das UND-Ver- 15 Erde 118 gelegt.The counter stages 34 to 37 are supplied with the member 114 in FIG. That is why it represents an output signal described identical, with the exception of the following of the OR logic element 110, the start-toggle differences: Lines 80 and 88 of counter circuit 112 are in their ON state when the stages 35 to 37 are together with the line 75 start flip-flop in the OFF state beforehand each previous counter stage connected, 5 is sen. However, if the start flip-flop 112 is in and lines 83 and 86 are common to the ON state, then the AND gate Line 77 of the preceding counter stage 114 ineffective, so that no signal from the OR-connected, Angling link 110 to flip-flop 112 F i g. 4 contains the in F i g. 1 used motor can be set. A signal from the IN output of the control circuit two AND gates 98 io start flip-flop 112 is used as the excitation signal and 99. The AND logic element 98 receives two of a start relay 116 so that the start input signals, One of which is the output signal relay 116 and its two, not here of the count up detector 46 is (Fig. 2), and the indicated contacts close. The center tap 120 which the output signal of the phase comparator 5, the field coil 121 of the motor is in this case namely is the delay signal. The AND connection 15 earth 118 laid.
knüpfungsglied 99 erhält zwei Eingangssignale, wo- Vom EIN-Ausgang der Start-Kippschaltung 112
von das eine das Ausgangssignal des Niedrig-Zählde- werden außerdem Vorbereitungsimpulse an die
tektors 62 ist und das andere das vom Phasenverglei- UND-Verknüpfungsglieder 122 und 124 angelegt,
eher 5 abgegebene Vorläufersignal ist. Die Ausgänge Das UND-Verknüpfungsglied 122 erhält ein zweites
der UND-Verknüpfungsglieder 98 und 99 sind über 20 Eingangssignal vom Ausgang einer ersten Antriebsein
ODER-Verknüpfungsglied 101 an den Einstell- Verriegelungsschaltung 126, die ein Ausgangssignal
eingang einer Überlauf-Verriegelungsschaltung 100 an das UND-Verknüpfungsglied 122 beim Eintreffen
angeschlossen, die Vorbereitungsimpulse abgibt. Der eines Vorläufersignals vom Phasenvergleicher 5 an
Ausgang der Überlauf-Verriegelungsschaltung 100 ihrem Einstelleingang S anlegt. Der Ausgang des
stellt eine Rückstellverriegelungsschaltung 104 in 25 UND-Verknüpfungsgliedes 122 ist mit dem Einstelleiner
ihrer stabilen Zustände ein, so daß ein Vorbe- eingang S einer ersten Antriebs-Kippschaltung 128
reitungs-Ausgangssignal für den Zeitablauf-Zeitgeber verbunden, die im Ansprechen auf ein Signal des
16 hergestellt werden kann. UND-Verknüpfungsgliedes 122 ein Signal einem er-Der Zeitablauf-Zeitgeber 16 braucht nicht näher sten Antriebsrelais 130 zuführt. Dieses Relais wird
beschrieben zu werden, da er einen üblichen Aufbau 30 erregt und schließt zwei seiner hier nicht dargestellbesitzt.
Normalerweise bleibt der Zeitablauf-Zeitge- ten Kontakte, so daß eine Verbindung zwischen einer
ber im Null-Zustand. In der Schaltung nach Fig. 1 Potentialquelle, insbesondere +110V an der Leiwird
durch Anlegen eines Startimpulses über das tung 132 und einem Ende 133 der Feldspule 121,
ODER-Verknüpfungsglied 18 der Zeitablauf-Zeitge- hergestellt wird. Auf diese Weise wird ein Teil der
ber eingeschaltet. Der Zeitablauf-Zeitgeber 16 ist da- 35 Feldspule 121 zwischen Erde und der Potentialquelle
bei so eingestellt, daß ein bestimmtes Zeitintervall angeschlossen, so daß der Motor 20 in entsprechengemessen
wird. Als Beispiel ist hier ein Zeitintervall der Drehrichtung läuft und hierbei eine Frequenzvervon
15 Minuten gewählt worden. Jedesmal, wenn der minderung des Oszillators 15 herbeiführt.
Zeitablauf-Zeitgeber 16 einen Eingangsimpuls von Das UND-Verknüpfungsglied 124 erhält ein zweider
Rückstell-Verriegelungsschaltung 104 erhält, 40 tes Eingangssignal von einer zweiten Antriebs-Verdann
wird er in seinen Null-Zustand zurückgebracht riegelungsschaltung 134, die im Ansprechen auf ein
und das 15-Minuten-Zeitintervall beginnt wieder von Verzögerungssignal vom Phasenvergleicher 5 an ihvorn.
Der Zeitablauf-Zeitgeber 16 bildet jeweils ren Einstelleingang S ihrerseits ein Signal abgibt. Der
einen Ausgangsimpuls, wenn das Ende des 15-Minu- Ausgang des UND-Verknüpfungsgliedes 124 stellt
ten-Zeitintervalls erreicht ist. Dieser Ausgangsimpuls 45 eine zweite Antriebs-Kippschaltung 136 in den
wird einem Eingang eines ODER-Verknüpfungsglie- EIN-Zustand, so daß der dabei entstehende Ausdes
106 zugeführt, wodurch die Motorsteuerschal- gangsimpuls ein zweites Antriebsrelais 138 erregt,
tung abgeschaltet wird, wie im folgenden näher be- Das Antriebsrelais 138 schließt zwei seiner hier nicht
schrieben wird. gezeigten Kontakte und schließt somit einen Strom-Der Ausgang der Rückstellverriegelungsschaltung 50 kreis zwischen der an die Leitung 132 angeschlosse-104
wird außerdem an einen Rückstellzeitgeber 108 nen Potentialquelle und dem anderen Ende 139 der
angelegt, die zwischen dem Ausgang der Rückstell- Feldspule 121. Auf diese Weise wird der andere Teil
Verriegelungsschaltung 104 und dem Rückstellein- der Feldspule 121 zwischen der Erde und der Potengang
der Uberlauf-Verriegelungsschaltung 100 liegt, tialquelle angeschlossen, und der Motor dreht sich in
um die vollständige Rückstellung des Zeitablauf- 55 der gegenüber vorher entgegengesetzten Richtung, so
Zeitgebers 16 vor dem Rückstellen der Überlaufver- daß sich eine Frequenzerhöhung des Oszillators 15
riegelungsschaltung 100 sicherzustellen. ergibt.Linking element 99 receives two input signals, one of which is the output signal of the low counting circuit from the ON output of the start flip-flop circuit 112, and preparatory pulses are also sent to the detector 62 and the other is that of the phase comparison AND gates 122 and 124, rather 5 output is the precursor signal. The outputs The AND gate 122 receives a second one of the AND gates 98 and 99 are via 20 input signals from the output of a first drive an OR gate 101 to the setting interlocking circuit 126, which sends an output signal input from an overflow interlocking circuit 100 to the AND Logic element 122 connected when it arrives, which emits preparatory pulses. A precursor signal from the phase comparator 5 is applied to the output of the overflow locking circuit 100 on its setting input S. The output of the sets a reset interlocking circuit 104 in 25 AND logic element 122 is connected to the setting one of its stable states, so that a preliminary input S of a first drive flip-flop 128 is connected to the output signal for the time-out timer, which in response to a Signal of the 16 can be established. AND logic element 122 a signal to an er-The time-out timer 16 does not need closer drive relay 130 supplies. This relay will be described as having a conventional assembly 30 energizing and closing two of its not shown here. Normally, the time-out timer remains in contact, leaving a connection between a via in the zero state. In the circuit according to FIG. 1 potential source, in particular + 110V at the line, the time-out timer is established by applying a start pulse via the device 132 and one end 133 of the field coil 121, OR gate element 18. In this way, part of the ber is turned on. The time-out timer 16 is there- fore set 35 field coil 121 between earth and the potential source at in such a way that a specific time interval is connected so that the motor 20 is measured accordingly. As an example, a time interval for the direction of rotation is running and a frequency of 15 minutes has been selected. Every time the oscillator 15 decreases.
Time-out timer 16 receives an input pulse from the AND gate 124 receives a two-way reset interlocking circuit 104, 40 th input signal from a second drive-Verdann it is returned to its zero state. Minute time interval begins again from the delay signal from phase comparator 5 at ihvorn. The time-out timer 16 forms each ren setting input S in turn emits a signal. The one output pulse when the end of the 15-minute output of the AND logic element 124 represents the ten-time interval is reached. This output pulse 45 switches a second drive trigger circuit 136 to an input of an OR gate, so that the resulting output 106 is supplied, as a result of which the motor control switch pulse excites a second drive relay 138, as follows The drive relay 138 closes two of its not written here. The output of the reset interlocking circuit 50 between the circuit 104 connected to the line 132 is also applied to a reset timer 108 and the other end 139 of the potential source connected between the output of the reset field coil 121. On In this way, the other part of the interlocking circuit 104 and the reset in the field coil 121 is connected between the earth and the potential of the overflow interlocking circuit 100, and the motor rotates in the opposite direction to the previous one , so timer 16 before resetting the overflow that a frequency increase of the oscillator 15 locking circuit 100 to ensure. results.
Ein ODER-Verknüpfungsglied 110 erhält zwei Ein UND-Verknüpfungsglied 140 erhält zwei Ein-An OR logic element 110 receives two An AND logic element 140 receives two inputs
Eingangssignale, wovon das eine ein Hoch-Signal des gangssignale, wobei das eine durch das Mittelwertsi-Input signals, one of which is a high signal of the output signals, one of which is determined by the mean value
in Fig. 2 gezeigten Hoch-Zähldetektors 46 und das 60 gnal des Mittel-Zähldetektors 70 und das anderethe up count detector 46 shown in Fig. 2 and the 60 signal of the middle count detector 70 and the other
andere ein Niedrig-Signal des Niedrig-Zähldetektors durch das EIN-Signal der Start-Kippschaltung 112others, a low signal of the low count detector by the ON signal of the start flip-flop 112
62 ist. Der Ausgang des ODER-Verknüpfungsgliedes gebildet wird. Der Ausgang des UND-Verknüpfungs-62 is. The output of the OR logic element is formed. The output of the AND logic
110 wird an eine Start-Kippschaltung 112 über ein gliedes 140 wird einem weiteren Eingang des110 is to a start flip-flop 112 via a member 140 is a further input of the
UND-Verknüpfungsglied 114 angelegt. Die Start- ODER-Verknüpfungsgliedes 106 zugeführt, dessenAND logic element 114 applied. The start OR gate 106 supplied, its
Kippschaltung 112 ist eine Standardschaltung und 65 erster Eingang ja mit dem Ausgang des Zeitablauf-Toggle circuit 112 is a standard circuit and 65 first input yes with the output of the time lapse
gibt ein EIN- oder AUS-Signal ab, je nachdem, wel- Zeitgebers und dessen dritter Eingang mit dem Aus-emits an ON or OFF signal, depending on which timer and its third input are connected to the
cher Schaltzustand eingenommen ist. Das EIN-Signal gang der Kontrollschaltung 30 verbunden ist. Derswitching status is assumed. The ON signal output of the control circuit 30 is connected. Of the
wird als zweiter Eingang dem UND-Verknüpfungs- Ausgang des ODER-Verknüpfungsgliedes 106 gibtis the second input to the AND logic output of the OR logic element 106
13 1413 14
ein Rückstellsignal ab, das den Motor 20 abstellt. nen EIN-Zustandes ein positives Ausgangssignal auf Hierzu ist der Ausgang des ODER-Verknüpfungs- der Leitung 77 auftritt. Weiterhin gibt die ,4-bistabile gliedes 106 jeweils an den Rückstelleingang R der Schaltung auch ein Rückstellsignal auf ihre Aus-Antriebs-Kippschaltungen 128 und 136 angelegt, so gangsleitung 81 zum Rückstellen der ß-bistabilen daß im Ansprechen auf ein Signal die Kippschaltun- 5 Schaltung ab. Aus dem Impulsdiagramm nach F i g. 5 gen zurückgestellt werden und die Antriebsrelais 130 geht hervor, daß also mit diesem zweiten Verzöge- und 138 nicht weiter erregt werden. Der Ausgang des rungsimpuls der Zähler 12 auf die Neun-Stellung er-ODER-Verknüpfungsgliedes 106 ist außerdem an je höht wird.a reset signal that turns the engine 20 off. For this purpose, the output of the OR link on line 77 occurs. Furthermore, the 4-bistable element 106 also sends a reset signal to its off-drive flip-flops 128 and 136 at the reset input R of the circuit, so output line 81 for resetting the β-bistable that the flip-flop 5 Circuit off. From the timing diagram according to FIG. 5 conditions are reset and the drive relay 130 shows that so with this second delay and 138 are no longer excited. The output of the approximate pulse of the counter 12 to the nine-position he-OR logic element 106 is also ever increased.
einen Eingang der ODER-Verknüpfungsglieder 142 Da der Ausgangsimpuls der A -bistabilen Schaltungan input of the OR gates 142 Da is the output pulse of the A -bistable circuit
und 144 angeschlossen. Das ODER-Verknüpfungs- io auf Leitung 77 wirksam ist, werden die UND-Verglied 142 besitzt einen zweiten Eingang, der mit der knüpfungsglieder 72 und 73 eingeschaltet. Das Leitung 11 des Phasen vergleichers 5 verbunden ist. UND-Verknüpfungsglied 72 ist vom Ausgangssignal Der Ausgang des ODER-Verknüpfungsgliedes 142 der Hoch-Verriegelungsschaltung 50 vorbereitet, so ist an den Rückstelleingang der ersten Antriebs-Ver- daß nun das UND-Verknüpfungsglied 72 seinerseits riegelungsschaltung 126 angeschlossen, so daß sie im 15 ein Vorbereitungssignal an das UND-Verknüpfungs-Ansprechen auf ein Signal zurückgestellt und da- glied 87 weitergibt. Der dritte Verzögerungsimpuls durch das Vorbereitungssignal am UND-Verknüp- gelangt dann durch das UND-Verknüpfungsglied 87 fungsglied 122 abfällt. Das ODER-Verknüpfungs- und stellt die B-bistabile Schaltung zurück, wodurch glied 144 erhält ein zweites Eingangssignal über die ein Sperrsignal auf ihrer Ausgangsleitung 75 gebildet Leitung 10 des Phasenvergleichers 5. Der Ausgang 20 wird. Außerdem gibt die B-bistabile Schaltung einen des ODER-Verknüpfungsgliedes 144 ist an den Rückstellimpuls über ihre Leitung 84 zum Rückstel-Rückstelleingang der zweiten Antriebsverriegelungs- len der A -bistabilen Schaltung ab. Gleichzeitig wird schaltung 134 angeschlossen, so daß diese im An- das Ausgangssignal der /^-bistabilen Schaltung der sprechen auf ein Signal zurückgestellt wird und kein Zählerstufe 34 an die Leitung 80 der Zählerstufe 35 Vorbereitungssignal mehr auf das UND-Verknüp- 25 angelegt und stellt damit die /1-bistabile Schaltung fungsglied 124 gelangen kann. der Stufe 35 wie vorhin in den EIN-Zustand.and 144 connected. The OR logic io on line 77 is effective, the AND gate 142 has a second input, which is switched on with the logic elements 72 and 73. The line 11 of the phase comparator 5 is connected. AND gate 72 is prepared by the output signal The output of the OR gate 142 of the high locking circuit 50 is then connected to the reset input of the first drive circuit that now the AND gate 72 in turn locking circuit 126 so that it is in 15 a Preparation signal to the AND logic response to a signal is reset and member 87 forwards. The third delay pulse due to the preparation signal at the AND link then passes through the AND gate 87 and the link 122 drops. The OR link and resets the B-bistable circuit, whereby member 144 receives a second input signal via which a blocking signal is formed on its output line 75, line 10 of the phase comparator 5. The output 20 is. In addition, the B-bistable circuit outputs one of the OR gates 144 to the reset pulse via its line 84 to the reset reset input of the second drive interlocking of the A- bistable circuit. At the same time, circuit 134 is connected so that the output signal of the / ^ bistable circuit of the speaking is reset to a signal and no more counter stage 34 is applied to line 80 of counter stage 35 and a preparation signal is applied to the AND link so that the / 1-bistable circuit can trigger member 124. of stage 35 to the ON state as before.
Der Ausgang des ODER-Verknüpfungsgliedes 106 Aus dem Impulsdiagramm nach Fig. 5 geht somitThe output of the OR logic element 106 from the pulse diagram according to FIG. 5 thus goes
ist weiterhin mit einem Eingang eines Rückstell- hervor, wie der Zähler 12 in seine Binär-Zehn-Stel-UND-Verknüpfungsgliedes 146 verbunden, dem ein lung gebracht wird, indem jeweils die ^-bistabile zweites Eingangssignal vom EIN-Ausgang der 30 Schaltung der Stufen 34 und 35 zurückgestellt bzw. Start-Kippschaltung 112 zugeführt wird. Wenn daher eingestellt worden sind. Zusätzlich zugeführte Verdie Start-Kippschaltung EIN ist, wird sie durch ein zögerungsimpulse schalten den Zähler 12 in gleicher Ausgangssignal des ODER-Verknüpfungsgliedes 106 Richtung weiter, bis der Binärwert 15 erreicht ist. Zu zurückgestellt. diesem Zeitpunkt wird der Hochzähldetektor 46is also with an input of a reset, like the counter 12 in its binary ten-digit AND logic element 146 connected, to which a lung is brought by the ^ -bistable second input signal from the IN output of the 30 circuit of stages 34 and 35 reset or Start flip-flop 112 is supplied. Therefore if have been discontinued. Additional earned income Start flip-flop is ON, it will switch the counter 12 in the same way by a delay pulse Output signal of the OR logic element 106 continues in the direction until the binary value 15 is reached. to deferred. at this point in time, the count-up detector 46 becomes
Fig. 5 zeigt die Impulszüge, die an der Α-Seite je- 35 (Fig. 2) eingeschaltet, so daß das UND-Verknüpder Zählerstufe 34 bis 37 auftreten. Die Mittelwert- fungsglied 40 infolge der nun einsetzenden Wirstellung des Zählers 12 ist in F i g. 5 die Binär- kung des Inverters 44 unwirksam wird. Auf diese Acht-Stellung, d. h., die Α-Seiten der Stufen 34 bis Weise kann der Zähler 12 nicht weitergeschaltet 36 befinden sich auf Null- oder niedrigem Potential werden.Fig. 5 shows the pulse trains that are switched on on the Α-side (Fig. 2), so that the AND logic Counter levels 34 to 37 occur. The averaging element 40 as a result of the curvature that is now beginning of the counter 12 is shown in FIG. 5 the binary of the inverter 44 becomes ineffective. To this Eight position, d. That is to say, the Α pages of stages 34 to way cannot be incremented by the counter 12 36 are at zero or low potential.
und die Α-Seite der Stufe 37 in ihrem Eins- oder po- 40 Ein Hoch-Ausgangssignal des Zählers 12 schaltet sitivem Potential. Wenn zur Erläuterung angenom- den Zeitablauf-Zeitgeber 16 (Fig. 1) EIN, und men wird, daß die Frequenz des Oszillators im Ver- außerdem die Start-Kippschaltung 112 (Fig.4), so gleich zur Frequenz der ankommenden Daten anzu- daß ein EIN-Signal zur Erregung des Start-Relais steigen beginnt, dann bildet der Phasenvergleicher 5 116 abgegeben wird. Damit wird aber Erdpotential ein erstes Verzögerungssignal beim Vergleich der Os- 45 an die Mittelanzapfung 120 der Feldspule 121 angezillatorfrequenz mit der Datenfrequenz. Das erste legt. Das Ausgangssignal der Start-Kippschaltung Verzögerungssignal wird an das UND-Verknüp- 112 wird außerdem über das vorbereitete UND-Verfungsglied 40 (F i g. 2) sowie an die zweite An- knüpfungsglied 124 an den Einstelleingang der zweitriebs-Verriegelungsschaltung 134 (F i g. 4) angelegt. ten Antriebs-Kippschaltung 136 angelegt. Die zweite Das UND-Verknüpfungsglied 40 (F i g. 2) wird durch 5° Antriebs-Kippschaltung 136 erregt das Antriebsrelais ein Signal des Inverters 44 wirksam. Der Ausgang 138, so daß 110 V an die obere Hälfte 139 der FeIddes UND-Verknüpfungsgliedes 40 stellt die Hoch- spule 121 angelegt werden.and the Α side of stage 37 in its one or po 40 A high output of counter 12 switches positive potential. When the time-out timer 16 (FIG. 1) assumed for explanation is ON, and men is that the frequency of the oscillator in addition the start flip-flop 112 (Fig.4), so at the same time as the frequency of the incoming data, an ON signal to excite the start relay begins to rise, then the phase comparator 5 forms 116 is output. But this becomes earth potential a first delay signal when comparing the Os 45 to the center tap 120 of the field coil 121 oscillator frequency with the data frequency. The first lays. The output of the start flip-flop The delay signal is sent to the AND link 40 (FIG. 2) and to the second connecting element 124 to the setting input of the two-drive interlocking circuit 134 (Fig. 4). th drive flip-flop 136 is applied. The second AND logic element 40 (FIG. 2) is energized by 5 ° drive toggle circuit 136, the drive relay a signal of the inverter 44 effective. The output 138, so that 110 V to the upper half 139 of the field AND logic element 40 sets the high coil 121 to be applied.
Verriegelungsschaltung 50 in ihren EIN-Zustand, so Da die Feldspulenhälfte des Motors 20 an HOVLatch circuit 50 in its ON state so that the field coil half of motor 20 is connected to HOV
daß Vorbereitungsimpulse an die Stufen 34 bis 37 angeschlossen ist, dreht sich der Motor 20 so, daß über die Leitung 53 zugeführt werden, wie im einzel- 55 der damit gekuppelte Drehkondensator 24 die Frenen in F i g. 3 gezeigt. Der an die zweite Antriebsver- quenz des Oszillators 15 vermindert. Die Geschwinriegelungsschaltung 134 angelegte Verzögerungsim- digkeit dieser Frequenzkorrektur ist jedoch sehr gepuls führt zu ihrem EIN-Zustand, so daß ein Vorbe- ring, so daß daher zusätzliche Verzögerungsimpulse reitungsimpuls an das UND-Verknüpfungsglied 124 nach anfänglicher Erregung des Motors 20 wirksam angelegt wird. Der zweite Verzögerungsimpuls wird 60 werden können. Zusätzliche Verzögerungsimpulse den UND-Verknüpfungsgliedern 79 und 87 (Fig. 3) werden an die Uberlaufverriegelungsschaltung 100 zugeführt. Das UND-Verknüpfungsglied 71 ist wirk- angelegt und sind derart wirksam, daß das maximale sam, weil gleichzeitig auf Leitungen 53 und 76 Si- Zeitintervall des Zeitablauf-Zeitgebers 16 wiederhergnale zugeführt v/erden. Der Ausgang des UND-Ver- gestellt wird. Auf diese Weise fährt der Motor fort, knüpfungsgliedes 71 ist aber mit dem anderen Ein- 65 die Frequenz des Oszillators 15 zu verringern, bis gang des UND-Verknüpfungsgliedes 79 verbunden, das Zeitintervall von 15 Minuten verstrichen ist, so daß ein Einstellsignal der A-bistabilen Schaltung ohne daß weitere Verzögerungsimpulse angelegt werzugeführt wird und infolge ihres darauf eingenomme- den. Am Ende dieses 15-Minuten-Intervalls gibt derthat preparation pulses are connected to the stages 34 to 37, the motor 20 rotates in such a way that via the line 53, as in detail 55 the variable capacitor 24 coupled to it, the fren in FIG. 3 shown. Which is reduced to the second drive frequency of the oscillator 15. The speed lock circuit 134 applied to this frequency correction is very pulsed, however, leading to its ON state, so that it is passed, so that additional delay pulses are effectively applied to the AND gate 124 after the motor 20 is initially excited. The second delay pulse will be able to reach 60. Additional delay pulses to the AND gates 79 and 87 (FIG. 3) are fed to the overflow locking circuit 100. The AND logic element 71 is effectively applied and are effective in such a way that the maximum sam, because simultaneously on lines 53 and 76 Si time interval of the time-out timer 16, is restored. The output of the AND is adjusted. In this way the motor continues, logic element 71 but with the other input 65 the frequency of the oscillator 15 is reduced until the output of the AND logic element 79 is connected, the time interval of 15 minutes has elapsed, so that a setting signal of the A - bistable circuit without further delay pulses being applied and taken thereon as a result. At the end of this 15-minute interval, the
15 1615 16
Zeitablauf-Zeitgeber 16 ein Ausgangssignal zum Ab- ein positiver Impuls auf ihrer Ausgangsleitung 75 stellen des Motors 20 ab, indem die zweite Antriebs- entsteht sowie ein Rückstellimpuls auf ihrer Leitung kippschaltung 136 zurückgestellt wird. 84 auftritt, der die Λ-bistabile Schaltung zurückstellt. Nun sei angenommen, daß der Motor 20 die Fre- In diesem Zusammenhang ist Fig. 5 zu entnehquenz des Oszillators 15 überkorrigiert hat, so daß, 5 men, daß der erste Vorläuferimpuls die Zählung des bevor das 15-Minuten-Intervall verstrichen ist, der Zählers 12 auf seine Stellung 14 reduziert hat. Auf Phasenvergleicher 5 Vorläuferimpulse abgibt. Diese ähnliche Weise reduzieren zusätzliche Vorläuferim-Vorläuferimpulse zeigen an, daß die Frequenz des pulse die Zählung des Zählers 12 weiterhin. Beim Oszillators 15 zu weit herabgesetzt worden ist und Erreichen des Mittelwerts, wie er vom Mittel-Zähldeeine Korrektur in umgekehrter Richtung durchge- ίο tektor 70 (Fig.2) festgestellt wird, wird die Startführt werden muß. Der erste Vorläuferimpuls vom Kippschaltung (F i g. 4) durch ein Signal über das Phasenvergleicher 5 Vorläuferimpulse abgibt. Diese ODER-Verknüpfungsglied 106 und das UND-Verglied 56 (F i g. 2) sowie der ersten Antriebs-Verriege- knüpfungsglied 146 zurückgestellt, wobei das Startrelungsschaltung 126 (Fig.4) und dem ODER-Ver- lais 116 abfällt. Das Ausgangssignal des ODER-Verknüpfungsglied 144 zugeführt, das die zweite An- 15 knüpfungsgliedes 106 stellt auch die zweite Antriebsverriegelungsschaltung 134 zurückstellt, so daß triebs-Kippschaltung 136 zurück, so daß das obere das UND-Verknüpfungsglied 124 nicht langer vorbe- Ende der Feldspule 121 von der 110-V-Quelle gereitet ist. Der an die erste Antriebsverriegelungs- trennt wird.Time lapse timer 16, an output signal to turn off a positive pulse on its output line 75 of the motor 20 , in that the second drive is generated and a reset pulse on its line toggle circuit 136 is reset. 84 occurs, which resets the Λ-bistable circuit. It is now assumed that the motor 20 has overcorrected the frequency of the oscillator 15, so that the first precursor pulse is the count of the before the 15-minute interval has elapsed Counter 12 has reduced to its position 14. Emits 5 precursor pulses on the phase comparator. This similar manner reduces additional precursors im-precursor pulses indicating that the frequency of the pulse continues to count the counter 12 . When the oscillator 15 has been reduced too far and the mean value is reached, as determined by the mean counter 70 (FIG. 2) correcting it in the opposite direction, the start will have to be carried out. The first precursor pulse from the flip-flop (Fig. 4) emits 5 precursor pulses through a signal via the phase comparator. This OR logic element 106 and the AND element 56 (FIG. 2) as well as the first drive interlocking element 146 are reset, the start relay circuit 126 (FIG. 4) and the OR relay 116 dropping out. The output signal of the OR logic element 144 is supplied, which the second logic element 106 also resets the second drive interlock circuit 134 , so that the drive flip-flop 136 resets so that the upper end of the field coil 121 is no longer past the AND logic element 124 ridden from the 110v source. Which is disconnected from the first drive interlock.
schaltung 126 angelegte Vorläuferimpuls schaltet Zusätzliche Voriäuferimpulse vermindern weiterdiese
in den EIN-Zustand. Der erste Vorläuferimpuls 20 hin die Zählung des Zählers 12, bis er wieder seine
schaltet andererseits die Niedrig-Steuerverriegelungs- Minimal-Stellung einnimmt. Zu diesem Zeitpunkt
schaltung 64 (Fig. 2) in den EIN-Zustand, so daß bildet der Niedrig-Zähldetektor 62 (Fig. 2) ein Nieein
Ausgangsimpuls jeweils an die B-Seite der bista- drig-Ausgangs-Signal, das dem Zeitablauf-Zeitgeber
bilen Kippschaltungen 34 bis 37 angelegt wird. Der 16 (F i g. 4) sowie dem ODER-Verknüpfungsglied
zweite Vorläuferimpuls wird je einem Eingang der 25 110 zugeführt wird. Die Start-Kippschaltung 112 er-UND-Verknüpfungsglieder
82 und 85 zugeführt regt wieder das Start-Relais 116 und das Antriebsre-(Fig.
3). Das UND-Verknüpfungsglied 85 erhält lais 130 über die erste Antriebs-Kippschaltung 128.
einen Vorbereitungsimpuls vom UND-Verknüp- Der Motor 20 dreht sich nun im Gegenuhrzeigersinn
fungsglied 73. Das UND-Verknüpfungsglied 73 er- und verstellt damit den Kondensator 24, so daß die
hält zwei Eingangssignale; das eine kommt von der 30 Frequenz des Oszillators 15 reduziert wird.
Niedrig-Verriegelungsschaltung 64 und das andere Wiederholte Korrekturgänge nach jeder Richtung
vom Ausgang der A-bistabilen Schaltung. Der Aus- stellen einen Suchvorgang dar, bei dem die genaue
gang des UND-Verknüpfungsgliedes 85 stellt die Frequenzeinstellung mit Hilfe mehrerer Korrektur-B-bistabile
Schaltung in den EIN-Zustand, so daß signale erzielt wird.precursor pulse applied to circuit 126 switches additional precursor pulses further reducing these to the ON state. The first precursor pulse 20 continues the counting of the counter 12 until it switches back to its other hand, the low control interlocking minimum position assumes. At this point in time switch 64 (FIG. 2) into the ON state, so that the low-count detector 62 (FIG. 2) forms a never output pulse to the B-side of the bista- drig output signal, which corresponds to the timing -Timer bilen flip-flops 34 to 37 is applied. The 16 (FIG. 4) and the second precursor pulse to the OR logic element are each fed to an input to which the 25 110 is fed. The start toggle circuit 112 supplied to AND logic gates 82 and 85 again excites the start relay 116 and the drive unit (FIG. 3). The AND logic element 85 receives lais 130 via the first flip-flop drive circuit 128. A preparatory pulse from the AND-logic The motor 20 now rotates counterclockwise fungelement 73. The AND logic element 73 creates and thus adjusts the capacitor 24, so that which holds two input signals; one comes from the frequency of the oscillator 15 being reduced.
LOW LATCH 64 and the other repeated corrective turns in each direction from the output of the A -bistable circuit. The Aus represent a search process in which the exact output of the AND logic element 85 sets the frequency setting with the aid of several correction B bistable circuits in the ON state, so that signals are obtained.
Hierzu 1 Blatt Zeichnungen 1 sheet of drawings
Claims (6)
führt wird, dessen zweiter Eingang jeweils, überan AND logic element (40, 56) trains 15
leads, whose second input each, over
Zählers (12) verbunden ist, daß der Ausgang der
UND-Verknüpfungsglieder jeweils an den Ein- 20ordered limit switching device (46, 62) of the
Counter (12) is connected that the output of the
AND gates to the input 20
jeweils den Rückstelleingang (R) der jeweils an- Eine solche Schaltungsanordnung ist insbesondere6. Arrangement according to claims 4 and 5, transmits, the output signals of which are characterized in that a counter stage from the amount and direction of the frequency deviation for two bistable flip-flops (A, B) are used to derive error signals that go to Korbaut whose first output lines (81, 84) correction of the oscillator frequency are used,
in each case the reset input (R) of the respective An- Such a circuit arrangement is in particular
dem Rückstelleingang (R) der zweiten bistabilen Abgesehen davon, daß mit einer solchen Schal-Kippschaltung (B) zugeordnet sind, ein Verzöge- tungsanordnung nur an sich geringe Frequenzuhterrungssignal, als auch jeweils dem ersten Eingang schiede ausgeglichen werden können, die sich in der UND-Verknüpfungsglieder die dem Rück- einer mehr oder weniger großen Phasenverschiebung Stelleingang (R) der ersten bistabilen Kippschal- 50 äußern, ist es außerdem mit den bisher zur Verfütung (A) sowie dem Einstelleingang (S) der zwei- fung stehenden Mitteln auch unmöglich, Kristallosten bistabilen Kippschaltung (B) zugeordnet sind, zillatoren bereitzustellen, deren Frequenzgang, absoein Vorläufersignal zugeführt wird, daß den zwei- lut gesehen, konstant bleibt. Werden aber Sende- und ten Eingängen der ersten UND-Verknüpfungs- Empfangsstationen, die mit einer Zentrale zusamglieder jeweils der Ausgang eines zweiten UND- 55 menarbeiten, zur Übertragung von digitalen Daten Verknüpfungsgliedes (71 bis 74) mit je zwei Ein- verwendet, dann muß in jedem Falle auch nach längegängen zugeordnet ist, wobei die ersten Eingänge rem Abschalten einer Übertragungsstrecke eine Synder ersten UND-Verknüpfungsglieder (71, 72) chronisierung zwischen Sende- und Empfangsstion die auf den Einstelleingang (S) der ersten bistabi- gewährleistet sein. Wird so z. B. mit einer Datenfreien Kippschaltung (A) und auf den Rückstellein- 60 quenz von etwa 900 kHz gearbeitet, dann darf die gang (R) der zweiten bistabilen Kippschaltung Frequenzabweichung bei einer zufriedenstellenden (B) wirksam sind, mit dem Ausgang der einen Synchronisierung nach einer Unterbrechung von Verriegelungsschaltung (50) verbunden sind und 2 Stunden 360 Hz nicht überschreiten,
die ersten Eingänge der ersten UND-Verknüp- Wird nun eine Anlage verwendet, die einen solch fungsglieder (73, 74), die auf den Einstelleingang 65 geringen Frequenzgang besitzen soll, dann ist ein Os- (S) der zweiten bistabilen Kippschaltung (B) und zillator erforderlich, dessen Frequenzgang in einem auf den Rückstelleingang (R) der ersten bistabi- Zeitabschnitt von 2 Wochen nicht mehr als 5 · 10~8 len Kippschaltung (A) wirksam sind, mit dem beträgt. Selbst wenn angenommen wird, daß Oszilla-pp () g
the reset input (R) of the second bistable. Apart from the fact that such a switch-toggle switch (B) is associated with a delay arrangement, only low frequency signals can be compensated for, and differences in the first input can be compensated for in the AND Linking elements that express the reverse of a more or less large phase shift control input (R) of the first bistable toggle switch 50, it is also impossible with the means previously available (A) and the setting input (S) of the two-way connection, Crystallosts bistable flip-flops (B) are assigned to provide oscillators whose frequency response is supplied with a precursor signal that remains constant as viewed in the second. If, however, the send and th inputs of the first AND linkage receiving stations, which work together with a central unit, the output of a second AND linkage element (71 to 74) each with two inputs must be used for the transmission of digital data is assigned in each case also according to lengthways, the first inputs rem disconnection of a transmission link a Synder first AND gates (71, 72) chronization between the sending and receiving stations on the setting input (S) of the first bistabi- guaranteed. Will z. B. with a data-free flip-flop (A) and the reset frequency of about 900 kHz, then the output (R) of the second bistable flip-flop frequency deviation may be effective at a satisfactory (B) , with the output of one synchronization are connected to an interruption in the interlocking circuit (50) and do not exceed 360 Hz for 2 hours,
the first inputs of the first AND-operation If a system is used that has such a function element (73, 74), which should have a low frequency response on the setting input 65, then an Os- (S) of the second bistable multivibrator (B) and zillator is required, the frequency response of which is effective in one of the reset input (R) of the first bistabi period of 2 weeks no more than 5 · 10 ~ 8 len flip-flop (A) , with the. Even if it is assumed that oscillating
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C3 | Grant after two publication steps (3rd publication) |