DE1762874C3

DE1762874C3 - Method and circuit arrangements for receiver synchronization in digital data transmission systems

Info

Publication number: DE1762874C3
Application number: DE19681762874
Authority: DE
Inventors: Jean Louis St. Laurent du Var Picard (Frankreich)
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1967-10-26
Filing date: 1968-09-14
Publication date: 1977-09-22

Description

Die Erfindung betrifft Verfahren und Schaltungsanordnungen zur Empfängersynchronisation in Anlagen der digitalen Datenübertragung, bei denen die Valenzwechsel der aufgenommenen Daten als Synchronisierkriterien benutzt werden und auf der Empfangsseite eine kontinuierlich umlaufende Ringzählkette vorgesehen ist, deren Umlaufzeit angenähert gleich der Folgezeit der aufeinanderfolgenden Daten-Valenzwechsel ist, und bei denen die Einschaltung einer vorgegebenen Stelle der Ringzählkette als zeitliches Kriterium für die Decodierung der aufgenommenen Datenbits dient und die Umlaufzeit der Ringzählkette bei Abweichungen von der Folgezeit der Valenzwechsel verzögert oder beschleunigt wird.The invention relates to methods and circuit arrangements for receiver synchronization in systems of digital data transmission, in which the valence change of the recorded data is used as synchronization criteria can be used and a continuously revolving ring counting chain is provided on the receiving side whose cycle time is approximately equal to the following time of the successive data valence changes is, and in which the activation of a predetermined point in the ring counting chain as a temporal The criterion for decoding the recorded data bits is used and the cycle time of the ring counting chain in the event of deviations from the subsequent time, the valence change is delayed or accelerated.

Bei der synchronen Datenübertragung muß der Empfänger imstande sein, aus den aufgenommenen Dißitaldaten den Datentakt wiederzugewinnen. Er mußIn the case of synchronous data transmission, the receiver must be able to read from the recorded Digital data to recover the data clock. He must

dazu einen Taktgeber enthalten, dessen Phasenlage mit der Phasenlage der aufgenommenen Daten übereinstimmt. Es sind Verfahren bekannt, nach denen die Steuerkriterien des Empfängertaktgebers von den Valenzwechseln der aufgenommenen Daten abgeleitet werden, d. h. bei binären Datenübertragungen von Wechseln zwischen »0« und »1«. Wenn längere Zeit keine solchen Valenzwechsel, auftreten, weil entweder die Übertragung unterbrochen wird oder weil längere monotone Folgen von Daten gleichbleibender Valenz übertragen werden, besteht die Gefahr des Außertrittfallens des Empfängertaktgebers. Dies kann so erheblich werden, daß die Daten nicht mehr korrekt auf Grund der Valenzwechsel des empfangenen Signals wiedergewonnen werden können. Ein idealer Empfängertaktgeber soll hinreichende Stabilität aufweisen, wenn über einen längeren Zeitraum keine Valenzwechsel im empfangenen Signal auftreten. Wenn jedoch wieder Valenzwechsel auftreten, muß geprüft werden, wie die zeitliche Lage des zwischenzeitlich frei gelaufenen Empfängertaktgebers zu den nun wieder erkannten Valenzwechseln ist.to contain a clock whose phase position with the phase position of the recorded data corresponds. There are known methods according to which the Control criteria of the receiver clock derived from the valence changes of the recorded data be, d. H. in the case of binary data transfers, changes between "0" and "1". If for a long time no such valence changes occur, because either the transmission is interrupted or because longer monotonous sequences of data of constant valence are transmitted, there is a risk of the receiver clock being stepped out of the way. This can be so significant that the data is no longer correct due to the change in valence of the received signal can be recovered. An ideal receiver clock should have sufficient stability, if there are no valence changes in the received signal over a longer period of time. But when Valence changes occur again, it must be checked how the temporal position of the meanwhile free run receiver clock is to the now recognized valence changes.

Es ist durch die deutsche Auslegeschrift 11 63 902 eine Schaltungsanordnung zur Synchronisierung beim Empfang von binären Signalen bekanntgeworden, deren Aufgabe es ist, Anzeige- oder Indeximpulse zu erzeugen, die sich genau jeweils auf die Mitte der empfangenen Trenn- und Zeichenimpulse beziehen, wobei diese von einer entfernten Nachrichtenquelle stammen. Die Lösung dieser Aufgabe ist gekennzeichnet durch eine erste Zählschaltung, der zu einem bestimmten Zeitpunkt von einem Taktgenerator Taktimpulse zur Erzeugung der Takt-Anzeigeimpulse zugeführt werden, durch eine zweite Zählschaltung, die sowohl Vorwärts- als auch Rückwärtszählung durchführen kann und die durch eine Eingangsschaltung, der die Empfangssignale zugeführt werden, zeitweise mit dem Taktgenerator verbunden wird; ferner durch eine Zählrichtungssteuerschaltung, die über die erste Zählschaltung die zweite Zählschaltung zur Vorwärts- oder Rückwärtszählung veranlaßt durch eine Fehlerkorrekturschaltung, die vom Taktgenerator und der Eingangsschaltung derart gesteuert wird, daß sie das Anlegen von Taktimpulsen des Taktgenerators an die erste Zählschaltung sperrt, wenn das Auftreten der Takt-Anzeigeimpulse am Ausgang der ersten Zählschaltung verzögert werden soll, und daß sie ferner ein besonderes Signal von der zweiten zui ersten Zählschaltung überträgt, wenn das Auftreten dei Takt-Anzeigeimpulse am Ausgang der ersten Zählschaltung beschleunigt werden soll. Es werden also zwecks Anpassung der Folgefrequenz des Taktgenerators ar die Folgefrequenz der empfangenen Datensignale be der zur Erzeugung der Takt-Anzeigeimpulse durchge führten Aufzählung von Taktgeneratorimpulsen diese zur Verzögerung des Zählvorganges gesperrt oder zui Beschleunigung des Zählvorganges durch besondere Signale ergänzt.It is one of the German Auslegeschrift 11 63 902 Circuit arrangement for synchronization when receiving binary signals become known, their The task is to generate display or index pulses that are exactly in the middle of the received Relate separator and character pulses, these originating from a remote news source. the The solution to this problem is characterized by a first counting circuit that counts at a specific point in time from a clock generator clock pulses for generating the clock display pulses are supplied by a second counting circuit, which can perform both up and down counting and which by a Input circuit to which the received signals are fed, temporarily connected to the clock generator will; further by a counting direction control circuit which, via the first counting circuit, the second counting circuit for upward or downward counting caused by an error correction circuit that is generated by the clock generator and the input circuit is controlled in such a way that it enables the application of clock pulses of the Clock generator to the first counting circuit blocks when the occurrence of the clock display pulses at the output the first counting circuit is to be delayed, and that it also sends a special signal from the second zui first counting circuit transmits when the occurrence of the clock display pulses at the output of the first counting circuit should be accelerated. So there are to adapt the repetition frequency of the clock generator ar the repetition frequency of the received data signals be the durchge to generate the clock display pulses led enumeration of clock generator pulses these blocked or zui to delay the counting process Acceleration of the counting process supplemented by special signals.

Durch die deutsche Patentschrift 11 28 460 wurde eir Verfahren und eine Schaltungsanordnung zum Auf rechterhalten des Gleichlaufs der Sende- und Emp fangseinrichtungen in Synchron-Telegrafieranlagen be kannt. Mit den darin beschriebenen Maßnahmen sollei labile Gleichlaufphasen stabilisiert werden, so daß lanj andauernde Synchronisiervorgänge bei Umstoßen de: labilen Gleichiauiphasenlage entfallen. Dies wire dadurch erreicht, daß die Regelung der Umlaufphasen lage in Richtung auf diejenige Gleichlaufphasenlag« erfolgt, die der momentan vorhandenen UmlaufphasenBy the German patent specification 11 28 460 eir Method and circuit arrangement for maintaining the synchronization of the transmission and reception interception devices in synchronous telegraph systems are known. With the measures described in it should unstable synchronous phases are stabilized, so that lanj Continuous synchronization processes when knocking over the unstable phase position are omitted. This wire achieved in that the regulation of the circulating phase position in the direction of that synchronous phase position « takes place, that of the currently existing circulation phases

lage am nächsten liegt. Eine zürn Phasenvergleich erforderliche Rechteckwechselspannung wird aus einem quarzgesteuerten, hochkonstanten Oszillator abgeleitet. Zwei Frequenzteilerstufen teilen die Frequenz des Oszillators so weit, daß die erforderliche _s Rechteckwechselspannungsfrequenü: entsteht. Bei Bedarf können kleine Phasenkorrekturen in einem nachgeschalteten Phasenschieber durchgeführt werden, auf dessen Ausgang eine Umpoleinrichtung folgt, über die die Bezugswechselspannung und eine zu ihr komplementäre Spannung einer Prüfeinrichtung zugeführt werden. Diese Prüfschaltung bewirkt eine Veränderung des ersten der beiden genannten Frequenzteiler so, daß dessen Teilverhältnis für kurze Zeit je nach Phasenfehler vergrößert oder verkleinert wird. Die Umpoleinrichtung wird durch die Ausgangsspannung eines Gegentaktmodulators gesteuert.location is closest. A square-wave alternating voltage required for phase comparison is turned off derived from a crystal-controlled, highly constant oscillator. Two frequency divider stages divide the frequency of the oscillator so far that the required square-wave alternating voltage frequency arises. If necessary small phase corrections can be carried out in a downstream phase shifter, its output is followed by a polarity reversal device via which the reference AC voltage and one to it complementary voltage are fed to a test device. This test circuit causes a Change the first of the two frequency dividers mentioned so that its division ratio is for a short time is increased or decreased depending on the phase error. The polarity reversal device is controlled by the output voltage controlled by a push-pull modulator.

Ein weiteres Ausführungsbeispiel entsprechend der genannten Patentschrift 11 28 460 verwendet ebenfalls einen hochkonstanten Oszillator, dessen Ausgangswechselspannung zunächst einen verstellbaren Phasenschieber passiert und anschließend in einem Frequenzteiler heruntergeteilt wird. Von diesem Frequenzteiler werden zwei gegenphasige Spannungen abgenommen und zwei Frequenzhalbierern zugeführt Deren Ausgangsspannungen wiederum werden zwei Gegentaktmodulatoren eingegeben, deren andere Eingänge die empfangene Synchronisierwechselspannung aufnehmen. Auf die beiden Ringmodulatoren folgt dann wiederum eine Umpoleinrichtung, ein Siebglied und ein ^₀ Steuerverstärker mit einem Servomotor, der den auf den Quarzoszillator folgenden Phasenschieber verstellt.Another embodiment according to the patent specification 11 28 460 mentioned also uses a highly constant oscillator, the output alternating voltage of which first passes an adjustable phase shifter and is then divided down in a frequency divider. Two voltages in phase opposition are taken from this frequency divider and fed to two frequency bisectors. Then again a Umpoleinrichtung, a filter element and a ^ ₀ control amplifier with a servo motor, which moves the on the crystal oscillator following phase shifter followed by two ring modulators.

Der gerätemäßige Aufwand ist in beiden Fällen entsprechend der genannten Patentschrift sehr erheblich. Beim zweiten Ausführungsbeispiel werden sogar mechanisch betätigte Teile verwendet. Beim ersten genannten Ausführungsbeispiel dagegen ist eine Fehlerausregulierung nur in einer vorgegebenen festen Stufe möglich.The expenditure in terms of equipment is very considerable in both cases in accordance with the patent specification mentioned. In the second embodiment, even mechanically operated parts are used. The first The embodiment mentioned, however, is an error correction only possible at a given fixed level.

Verglichen mit dem umfangreichen Aufwand ist bereits die vorangehend genannte Lösung entsprechend der deutschen Auslegeschrift 11 63 902 wesentlich vorteilhafter, da diese keine analog arbeitenden Schaltkreise oder gar mechanisch sich verstellende Elemente benötigt, sondern nur digitale Schaltkreise, moderner Technik entsprechend.Compared with the extensive effort, the aforementioned solution is already corresponding of the German Auslegeschrift 11 63 902 much more advantageous, since these do not work analogously Circuits or even mechanically adjusting elements are required, but only digital circuits, according to modern technology.

Demgegenüber stellt sich die Erfindung die Aufgabe, mit ein und derselben Zählschaltung, einer Ringzählkeltc, sowohl die auftretenden Phasenfehler zu erkennen als auch dieselben auszugleichen. Zwecks Anpassung so der beiden Folgefrequenzen aneinander werden keine Impulse unterdrückt oder zusätzliche Signale hinzugefügt, sondern in viel einfacherer, vorteilhafter Weise die wirksame Slellcnzahl der verwendeten Ringzählkettc verringert oder vergrößert und der erzeugte Takt ss quaikontinuierlich korrigiert. Dazu wird ferner die Möglichkeit angegeben, nicht fortlaufend Anpassungsoperationcn durchzuführen, was leicht zu einer Überrcgclung führen könnte.In contrast, the object of the invention is to use one and the same counting circuit, a ring counting circuit, both to detect the phase errors that occur and to compensate for them. For the purpose of matching the two repetition frequencies to one another, no pulses are suppressed or additional signals are added, but the effective number of slides of the ring counting chain used is reduced or increased in a much simpler, more advantageous manner and the cycle ss generated is corrected quaicontinuously. For this purpose, the possibility is also given of not continuously performing adaptation operations, which could easily lead to an surprise.

Diese Aufgabe wird nnch der Erfindung dadurch <«, gelöst, daß laufend die Phasenlage der Daten-Valcnzwcchscl in bezug auf die Umlaufistcllung der Ringzählkctte gemessen wird und daß bei voreilendcr Phasenlage der Daten-Valcnzwechsel die Ringzählkette um mindestens eine Stelle verkürzt und/oder bei nachlau- (,_s fender Phasenlage um mindestens eine Stelle verlängert wird.According to the invention, this object is achieved in that the phase position of the data exchange rate is measured continuously in relation to the rotation rate of the ring counters and that when the phase position of the data exchange rate change is leading, the ring counting chain is shortened by at least one place and / or when it is lagging - (, _s fender phase position is extended by at least one place.

Ausgestaltungen zur Vermeidung von Übcrregclungen und zur Variierung der Ringzählkette in verschieden großen Stufen in Abhängigkeit von der Größe des ermittelten Phasenfehlers sowie Schaltungsanordnungen zur Durchführung der genannten Verfahren sind in den Unteransprüchen angegeben.Refinements to avoid overregulation and to vary the ring counting chain in different ways large steps depending on the size of the determined phase error and circuit arrangements for carrying out the processes mentioned are specified in the subclaims.

Ein Ausführungsbeispiel ist in den Zeichnungen dargestellt und wird im folgenden näher beschrieben. Es zeigtAn embodiment is in the drawings and is described in more detail below. It shows

F i g. 1 ein Blockschaltbild der Schaltungsanordnung nach der Erfindung,F i g. 1 is a block diagram of the circuit arrangement according to the invention,

Fig.2 eine Ringzählkette mit variierbarer Stellenzahl. 2 shows a ring counting chain with a variable number of digits.

F i g. 3 eine Rasterschaltung zur Synchronisierung der gesamten Schaltungsanordung mit den Eingangsdaten-Valenzwechseln, F i g. 3 a raster circuit for synchronizing the entire circuit arrangement with the input data valence changes,

F i g. 3a das Zeitschaubild der Rasterschaltung gemäß Fig. 3.F i g. 3a shows the time diagram of the raster circuit according to FIG. 3.

F i g. 4 eine Fehlererkennerschaltung zur Erkennung von Phasenfehlern,F i g. 4 an error detection circuit for detecting phase errors,

F i g. 4a das Zeitschaubild einer Fehlererkennerschaltung gemäß F i g. 4 undF i g. 4a shows the time diagram of a fault detection circuit according to FIG. 4 and

F i g. 5 Fehlerdifferenz- und Umlaufzähler und die zu ihnen gehörige Zählerdifferenz-Abtastlogik.F i g. 5 Error difference and cycle counters and the associated counter difference sampling logic.

Üblicherweise wird bei der synchronen Übertragung die ablaufende Zeit in einzelne Bitabschnitte eingeteilt. Entsprechend dem Datenpegel, der innerhalb eines solchen Bitabschnittes herrscht, wird bei der binären Datenübertragung eine »1« oder »0« auf der Empfangsseite erkannt Deshalb muß der Empfängertaktgeber, der empfangsseitig diese Bitabschnitte einteilt, gleichphasig mit den empfangenen Daten laufen, wobei eine ausreichende Genauigkeit erforderlich ist. Vorteilhafterweise findet die entsprechende Datenpegelabtastung zur Decodierung der aufgenommenen Datenbits in der Mitte der Bitabschnitte statt.In the case of synchronous transmission, the elapsed time is usually divided into individual bit sections. The binary Data transmission a »1« or »0« recognized on the receiving side. which divides these bit sections on the receiving side, run in phase with the received data, with one sufficient accuracy is required. The corresponding data level sampling advantageously takes place to decode the recorded data bits in the middle of the bit sections.

Zur Einteilung der einzelnen Bitabschnitte sieht die Erfindung einen Oszillator mit der Frequenz / vor und des weiteren eine als Frequenzteiler wirkende Ringzähl· kette, die die Frequenz / durch einen Faktor K odei durch K + 1 teilt. Dabei dauert jeder entsprechend derr gewählten Faktor ablaufende Zyklus eine Zeit /C/odei (K+ \yf.Kund /sind so gewählt, daß »/kleiner als Ti und To kleiner als (K + l)//ist. To ist die Zeitdauer dei Bitabschnitte. Wenn in einem /Vkomplette Teilungsgän ge enthaltenen Zeitraum π Teilungen durch K mit N - / Teilungsgängen durch (K + 1) gemischt ablaufen, dant haben die durch die als Frequenzteiler wirkend« Ringzählkette abgegebenen Signale die folgend« Durchschnittsdauer:To classify the individual bit sections, the invention provides an oscillator with the frequency / and also a ring counting chain which acts as a frequency divider and which divides the frequency / by a factor K or K + 1. Each cycle running according to the selected factor takes a time / C / odei (K + \ yf.K and / are chosen so that »/ is less than Ti and To is less than (K + 1) //. To is the duration If π divisions by K are mixed with N - / divisions by (K + 1) in a / V complete division processes, the signals emitted by the ring counting chain acting as a frequency divider have the following average duration:

7 _ " K-N-ii K -\- 17 _ " KN-ii K - \ - 1

Diese Signale liegen ungefähr in Phase mit einer durch einen Generator mit der Frequenz 1/Terzeugtei Signal, vorausgesetzt, daß die η Teilungen mit der Faktor K ungefähr gleichmäßig über die N Teilungci d. h. über N Umläufe der Ringzählkettc, verteilt sine Die Durchschnittsdauer Twird sich der verlangten Ze To um so besser annähern, je größer N ist. Dc Synchronisierspielraum des Empfängers ist dann durc den Bereich KJ/"bis (K + ly/gegeben.These signals are roughly in phase with a signal generated by a generator with a frequency of 1 / T, provided that the η divisions with the factor K are distributed approximately evenly over the N divisions, i.e. over N revolutions of the ring counting chain Ze To approximate the better, the larger N is. The synchronization range of the receiver is then given by the range KJ / "to (K + ly /.

Das Ausführungsbeispiel nach F i g. 1 umfaßt di folgenden Einzelheiten:The embodiment according to FIG. 1 includes the following details:

Einen Oszillator 11 mit der Frequenz /,An oscillator 11 with the frequency /,

eine zehnteilige Ringzählkettc 12, bei der de Ausgang der neunten Stelle mit dem Eingang d<a ten-part ring counting chain 12, in which de Output of the ninth position with input d <

ersten Stelle verbunden wird, wenn eine Ringzählketten-Verkürzungsschaltung eingeschaltet ist,
eine Rasterschaltung 13,
eine Fehlererkennerschaltung 14,
einen Fehlerdifferenzzähler 15, der »1« addiert oder subtrahiert, wenn die Fehlererkennerschaltung 14 während eines Umlaufes der Ringzählkette 12 einen Phasenfehler feststellt, wobei der Fehlerdifferenzzähler 15 jeweils den Wert η als Differenz zwischen positiven und negativen Phasenfehlern kumuliert,first digit is connected when a ring counting chain shortening circuit is switched on,
a raster circuit 13,
a fault detection circuit 14,
an error difference counter 15 which adds or subtracts "1" if the error detection circuit 14 detects a phase error during one cycle of the ring counting chain 12, the error difference counter 15 each accumulating the value η as the difference between positive and negative phase errors,

einen Umlaufzähler 16, der jeweils eine »1« in jedem Umlauf der Ringzählkette 12 aufaddiert, mit dem maximalen Fassungsvermögen N und eine Zählerdifferenz-Abtastlogik 17, die durch die Zähler 15 und 16 gesteuert wird und auf die Verkürzungsschallung einwirkt.a circulation counter 16, which adds up a "1" in each circulation of the ring counting chain 12, with the maximum capacity N and a counter difference sampling logic 17, which is controlled by the counters 15 and 16 and acts on the shortening sound.

Im folgenden wird angenommen, daß die verwendeten bistabilen Schaltungen durch ins Positive gehende Pegelwechsel gesteuert werden.In the following it is assumed that the bistable circuits used are positive going Level changes can be controlled.

Der Oszillator 11, der Rechteckwellensignale mit der Frequenz f erzeugt, schaltet die zehnstellige Ringzählkette 12 schrittweise fort. Jeweils nur eine der zehn Stellen ist eingeschaltet. Eine eingeschaltete Stelle wird gelöscht, wenn auf ihren linken Eingang ein neuer positiver Pegelwechsel gegeben wird. Dabei wird ein positiver Pegelwechsel am linken Ausgang dieser Stelle abgegeben, der dem rechten Eingang der nächstfolgenden Stelle zugeführt wird und diese dabei einschaltet. Wenn die Verkürzungsschaltung eingeschaltet ist, dann wirkt der linke Ausgang der Stelle 9 direkt auf den rechten Eingang der Stelle 1. Wenn dagegen die Verkürzungsschaltung ausgeschaltet ist, dann wirkt der linke Ausgang der Stelle 9 auf den rechten Eingang der Stelle 10. Im ersten Falle, d. h, wenn die Vcrkürzungsschaltung eingeschaltet ist, entspricht die Umlaufzeit der Ringzählkettc 9//· im zweiten Falle ist die Umlaufzeit10/iThe oscillator 11, which generates square wave signals with the frequency f , increments the ten-digit ring counting chain 12. Only one of the ten digits is switched on at a time. A digit that is switched on is deleted when a new positive level change is given to its left input. A positive level change is output at the left output of this point, which is fed to the right input of the next following point and switches it on. When the shortening circuit is switched on, the left output of position 9 acts directly on the right input of position 1. If, on the other hand, the shortening circuit is switched off, the left output of position 9 acts on the right input of position 10. In the first case, d. That is, when the shortening circuit is on, the cycle time of the ring counting chain is 9 // · in the second case, the cycle time is 10 / i

Ein Differentationselement, das in F i g. 2 als Kondensator dargestellt ist, befindet sich in der vom linken Ausgang der Stelle 9 ausgehenden Leitung, womit gewährleistet ist, daß die beiden Torschaltungen, deren je ein Eingang mit je einem Ausgang einer bistabilen Schaltung V3 verbunden ist, nur am Ende der Einschaltzeit der Stelle 9 ein Signal weiter übertragen können.A differentiation element shown in FIG. 2 is shown as a capacitor, is in the one from the left Output of the point 9 outgoing line, which ensures that the two gates, their one input is connected to one output each of a bistable circuit V3, only at the end of the Switch-on time of the point 9 can transmit a signal further.

Die Zeitabschnitte 11 bis f 9 und gegebenenfalls auch r 10 werden durch die Einschaltung der zugehörigen Stellen 1 bis 9 und gegebenenfalls 10 der Ringzählkettc 12 definiert. Mit diesen Zeitabschnitten werden die Funktionen der Schaltungsanordnung gesteuert.The time segments 1 1 to f 9 and possibly also r 10 are defined by the inclusion of the associated positions 1 to 9 and possibly 10 of the ring counting chain 12. The functions of the circuit arrangement are controlled with these time segments.

Die Rastcrschaltung 13 zur Synchronisierung gibt einen Impuls mit der Zeitdauer l/fab, wenn ein positiver Valenzwechsel über die Eingangsleitung Perkannt wird. Wenn ein solcher Valenzwechsel während der als Richtwerte angenommenen Zeitabschnitte f 4. f 5 oder /6 einläuft, wird die Phasenlage der Ringzählkeltc zu den aufgenommenen Datenimpulsen als richtig bctrachtci. Wenn jedoch ein Valcnzwcchsel in den Zeitabschnitt M, f 2 oder 13 fallt, dann wird die Phaseninge der Ringzahlkctte als nacheilend betrachtet und der Umlaufzyklus auf neun Stellen beschrankt; dies entspricht einem Frequenzteilungsfaktor 9. Die im Fehlcrdiffcrcnzzählcr 15 gespeicherte Zahl η ist dabei zu erhöhen, Wenn der Valcnzwecliscl in einem der Zcitabschniv ; 17, f 8, 19 oder f 10 liegt, dann wird die Phase der Ringzählkctte 12 als vorcilcnd betrachtet. Die Zahl η im Fehlerdifferenzzähler 15 wird verringert und der Teilungsfaktor auf 10 erhöht. Das Kommando für das Beschleunigen oder Verzögern der Phasenlage, d. h. für das Verkürzen oder Verlängern der Ringzählkette s 12, wird durch den Fehlercrkenner 14 ausgelöst, der Impulse zur Erhöhung oder zur Erniedrigung der Zahl π im Fehlerdifferenzzähler 15 liefert.The latching circuit 13 for synchronization emits a pulse with the duration l / fab when a positive valence change is detected via the input line P. If such a valence change occurs during the time segments f 4, f 5 or / 6, which are assumed as guide values, the phase position of the ring counting circuit to the recorded data pulses is considered correct. If, however, a value change occurs in the time segment M, f 2 or 1 3, then the phase rings of the number of rings are considered to be lagging and the circulation cycle is limited to nine digits; this corresponds to a frequency division factor 9. The number η stored in the error differential counter 15 is to be increased if the value in one of the time sections; 1 7, f 8, 1 9 or 10 is f, the phase of the Ringzählkctte 12 is viewed as vorcilcnd. The number η in the error difference counter 15 is reduced and the division factor is increased to 10. The command for accelerating or decelerating the phase position, ie for shortening or lengthening the ring counting chain s 12, is triggered by the error identifier 14, which supplies pulses to increase or decrease the number π in the error difference counter 15.

Die Rasterschaltung 13 zur Synchronisierung enthält eine erste bistabile Schaltung 31, die durch die positivenThe raster circuit 13 for synchronization contains a first bistable circuit 31, which by the positive

,o Valenzwechsel der Datenimpulse über die Leitung P eingeschaltet wird. Der 1-Ausgang (+) der bistabilen Schaltung 31 bereitet das öffnen der UND-Schaltung 32 vor, die somit den vom Oszillator 11 einlaufenden nächsten Impuls zum 1 -Eingang (E) einer zweiten bistabilen Schaltung 33 hindurchgelangen läßt. Diese zweite bistabile Schaltung 33 wird durch den nächstfolgenden Impuls vom Oszillator 11 wieder gelöscht und schaltet damit über ihren O-Ausgang (O) auch die erste bistabile Schaltung 31 wieder aus., o valence change of the data pulses via line P is switched on. The 1 output (+) of the bistable circuit 31 prepares the opening of the AND circuit 32, which thus allows the next pulse arriving from the oscillator 11 to pass to the 1 input (E) of a second bistable circuit 33. This second bistable circuit 33 is deleted again by the next pulse from the oscillator 11 and thus also switches off the first bistable circuit 31 again via its O output (O).

Es tritt somit ein Impuls am 1-Ausgang ( + ) der zweiten bistabilen Schaltung 33 auf, dessen Ende mit dem nächsten positiven Pegelwechsel des Oszillators 11 zusammenfällt.A pulse thus occurs at the 1 output (+) of the second bistable circuit 33, the end of which also occurs the next positive level change of the oscillator 11 coincides.

Der Fehlererkenner 14 zur Erkennung von Phasenfehlern enthält zwei UND-Schaltungen 41 und 42, welche bei Valenzwechseln mit zu stark abweichender Phasenlage entweder zur Erhöhung der Zahl η im Fehlerdifferenzzähler 15 über Leitung 43 oder zur Erniedrigung der Zahl π über Leitung 44 beitragen, je nachdem, ob die Valenzwechselsignale über die Leitung Pin die Zeitabschnitte f 1 bis f 3 oder die Zeitabschnitte / 7 bis 110, d. h. außerhalb der vorgegebenen Richtwerte /4 bis /6, fallen. Um eine unnötige Veränderung des Standes des Fehlerdifferenzzählers 15 und auch eine Überregelung zu vermeiden, sind zwei zusätzliche bistabile Schaltungen Vl und V 2 vorgesehen. Die bistabile Schaltung Vl wird am Ende eines Valenzwechsels eingeschaltet, der in einen der Zeitabschnitte /1 bis 13 fällt, und sperrt die UND-Schaltung 41 dann so lange, bis V1 selbst wieder gelöscht worden ist. Diese Löschung erfolgt im Zeitabschnitt f6, vorausgesetzt, daß die bistabile Schaltung V3 der Ringzählketten-Verkürzungsschaltung durch die Abtastlogik 17 eingeschaltet worden ist, die über die Zähler 15 und 16 im Zeitabschnitt f5 wirksam wird. Die UND-Schaltung 41 wird erneut eingeschaltet, sobald wieder eine Oszillatortakt-Division durch 9 durchzuführen ist.The error detector 14 for detecting phase errors contains two AND circuits 41 and 42, which, in the event of valence changes with an excessively different phase position, either contribute to increasing the number η in the error difference counter 15 via line 43 or to decreasing the number π via line 44, depending on whether the valence change signals via the Pin line fall within the time segments f 1 to f 3 or the time segments / 7 to 1 10, ie outside the specified guide values / 4 to / 6. In order to avoid an unnecessary change in the status of the error difference counter 15 and also an overregulation, two additional bistable circuits V1 and V2 are provided. The bistable circuit V1 is switched on at the end of a valence change that falls in one of the time segments / 1 to 1 3, and then blocks the AND circuit 41 until V1 itself has been deleted again. This deletion takes place in the time segment f6, provided that the bistable circuit V3 of the ring counting chain shortening circuit has been switched on by the scanning logic 17, which becomes effective via the counters 15 and 16 in the time segment f5. The AND circuit 41 is switched on again as soon as an oscillator clock division by 9 is to be carried out again.

Ähnlich sperrt die bistabile Schaltung V2, welche am Ende eines Valenzwechsels eingeschaltet wird, der inSimilarly, the bistable circuit V2 blocks, which is switched on at the end of a valence change that occurs in

so einen der Zeitabschnitte Π bis flO fallt, die UND-Schaltung 42, bis erneut eine Division durch 10 fallig ist. Es ist zu bemerken, daß die bistabile Schaltung Vl während ein und desselben Umlaufes der Ringzählkette 12 ein- und wieder ausgeschaltet wird, während-so one of the time segments Π to fl0 falls, the AND circuit 42 until another division by 10 is due. It should be noted that the bistable circuit Vl is switched on and off again during one and the same cycle of the ring counting chain 12, while-

ss dem die bistabile Schaltung V2 am Ende eines Umlaufes eingeschaltet und anschließend während des nächsten Umlaufes wieder zurückgekippt wird. Damit die beiden bistabilen Schaltungen Vl und V2 jeweils nur am Ende eines Impulses über die UND-Schaltungen 41 und 42ss dem the bistable circuit V2 at the end of a cycle switched on and then tilted back again during the next cycle. So that both of them bistable circuits V1 and V2 each only at the end of a pulse through AND circuits 41 and 42

(<n eingeschaltet werden, sind Inverter /mit differenzierenden Ausgängen vor den 1-Eingängen^ der bistabilen Schaltungen angeordnet.(<n are switched on are inverters / with differentiating Arranged outputs in front of the 1-inputs ^ of the bistable circuits.

Die beiden Zähler 15 und 16 und diC'Zählcrdiffercnz-Abtastlogik 17 arbeiten zusammen.' Der Fchlerdiffc-The two counters 15 and 16 and the counting difference sampling logic 17 work together. ' The Fchlerdiffc-

ds rcnzzöhlcr 15 ist ein BinärzShlcr, der bei Vnlcnzwechscln außerhalb der Zeitabschnitte f4 bir, /6 entweder über die Leitung 43 aufwärts oder über die Leitung 44 abwärts zählt. Rr hält die jeweilige Zahl η bereit, die derThe counter 15 is a binary counter which counts upwards via line 43 or downwards via line 44 in the event of an interchange outside of the time segments f4, / 6. Rr holds the respective number η ready, which the

ermittelten Differenz zwischen positiven und negativen Phasenfehlern entspricht. Der Umlaufzähler 16 ist ein Binärzähler, der pro Umlauf der Ringzählkette 12 im Zeitabschnitt i5 um »1« weitergeschaltet wird. Sein maximaler Zählerstand ist N. Wenn er diesen erreicht hat, beginnt er wieder von vorn mit »0« zu zählen.determined difference between positive and negative phase errors corresponds. The cycle counter 16 is a binary counter which is incremented by "1" per cycle of the ring counting chain 12 in the time segment i5. Its maximum counter reading is N. When it has reached this, it starts again from the beginning with "0".

Die beiden Zähler 15 und 16 besitzen beide die gleiche Stellenzahl, nämlich 5. Dies entspricht einem N = 32. Es soll nun erreicht werden, daß η Ringzählkettenumläufe mit neun Stellen während N Gängen ablaufen, solange der Inhalt des Zählers 15 während dieser Λ/Gänge nicht verändert wird.The two counters 15 and 16 both have the same number of digits, namely 5. This corresponds to an N = 32. It is now to be achieved that η ring counting chain revolutions with nine digits run during N gears, as long as the content of the counter 15 during these Λ / gears is not changed.

Um dies zu erreichen, ist je eine Stelle des Zählers 15 und je eine Stelle des Zählers 16 gemeinsam mit je einem Eingang jeweils einer UND-Schaltung der Abtastlogik 17 verbunden. Die entsprechenden Ausgänge des Zählers 16 sind über Differenzierglieder geführt, die als Kondensatoren dargestellt sind. Die höchste Stelle des Zählers 15 ist dabei kreuzweise mit der niedrigsten Stelle des Zählers 16 zusammengeführt usf. Die Ausgänge der fünf UND-Schaltungen der Abtastlogik 17 sind über eine ODER-Schaltung verbunden und wirken auf den 1-Eingang^ der bistabilen Schaltung V3 der Verkürzungsschaltung.In order to achieve this, one digit of the counter 15 and one digit of the counter 16 are shared with each connected to an input of an AND circuit of the scanning logic 17. The corresponding outputs of the counter 16 are passed through differentiators, which are shown as capacitors. The highest Place of the counter 15 is merged crosswise with the lowest place of the counter 16 and so on. The outputs of the five AND circuits of the scanning logic 17 are connected via an OR circuit and act on the 1 input ^ of the bistable circuit V3 of the shortening circuit.

livi Zeitabschnitt f5 jedes Ringzählkettenumlaufes wird der Umlaufzähler 16 weitergeschaltet. Wenn dabei mittels der UN D-Schaltungen, die jeweils eine Stelle des Zählers 15 und eine Stelle des Zählers 16 verknüpfen, eine Koinzidenz erkannt wird, wird ein Impuls auf die I-Seite der bistabilen Schaltung V3 gegeben und diese eingeschaltet. Das Ergebnis ist die Verkürzung der Ringzählkette 12 auf neun Stellen.livi time period f5 of each ring counting chain round the circulation counter 16 is incremented. If by means of the UN D circuits, each one digit of the Link counter 15 and a digit of counter 16, a coincidence is detected, a pulse is sent to the Given I-side of the bistable circuit V3 and this switched on. The result is the shortening of the Ring counting chain 12 to nine places.

Die Häufigkeit, mit der eine Stelle des Zählers 16 umgeschaltet wird, ist umgekehrt proportional der Anordnung dieser Stelle innerhalb des Zählers 16 von links nach rechts. Die Stelle 2° gewechselt z. B. von 0 nach 1 bei 32 Umläufen 16mal, die Stelle 2¹ nur 8mal und die Stelle 2⁴ gar nur 1 mal.The frequency with which a position of the counter 16 is switched is inversely proportional to the arrangement of this position within the counter 16 from left to right. The place 2 ° changed z. B. from 0 to 1 with 32 revolutions 16 times, position 2 ¹ only 8 times and position 2 ⁴ only once.

Hieraus geht hervor, daß bei einer kreuzweisen Verknüpfung der einzelnen Stellen beider Zähler 15 und 16 innerhalb von N Umläufen maximal η Steuerimpulse für das Einschalten der bistabilen Schaltung V3 abgegeben werden.It can be seen from this that if the individual positions of both counters 15 and 16 are linked in a crosswise manner, a maximum of η control pulses for switching on the bistable circuit V3 are emitted within N cycles.

Nachstehend sei die Arbeitsweise der gesamten Schaltungsanordnung zusammengefaßt:The mode of operation of the entire circuit arrangement is summarized below:

Im Normalbetrieb läuft die Ringzählkette 12 pro Umlauf über ihre zehn Stellen 1 bis 10 ab. Die Vale·''.wechsel der aufgenommenen Datenimpulse fallen dabei idealerweise in die Zeitabschnitte ί 4, / 5 oder i6. Die Mitte jedes eingangs betrachteten Bitabschnittes fällt etwa in den Zeitabschnitt 11, so daß dieser zur Auswertung der Bitvalcnz in einem Decodierer benutzt werden kann. Die Weitergabe der Datensignale erfolgt dabei zu den internen Verarbeitungskreisen des Empfängers über eine Leitung 18, währenddem über eine Leitung 19 von der Stelle 11 der Ringzählkctte pro Umlauf je ein Impuls als Dccodierkrilcrium gegeben wird.In normal operation, the ring counting chain 12 runs through its ten digits 1 to 10 per cycle. The change in values of the recorded data pulses ideally falls within the time segments ί 4, / 5 or i6. The center of each bit portion initially considered as falling in the period 1 1 so that it can be used for evaluating the Bitvalcnz in a decoder. The passing of the data signals is carried out to the internal processing circuits of the receiver via a line 18, whereas the Ringzählkctte per cycle is given as per a pulse Dccodierkrilcrium via a line 19 from the spot 1. 1

Im Zeitabschnitt f 5 wird der Umlaufzähler 16 um »I« erhöht und dabei gegebenenfalls bei Koinzidenz zweier verknüpfter Stellen der Zähler 15 und 16 die bistabile Schaltung V3 der Verkürzungsschaltung eingeschaltet. Somit ist nun der Ausgang der neunten Stelle der Ringzählkctte 12 mit dem Eingang der ersten StelleIn the time segment f 5, the circulation counter 16 is increased by "I" increased and possibly the bistable when two linked digits coincide with the counters 15 and 16 Circuit V3 of the shortening circuit switched on. Thus, the output of the ninth digit is now the Ring counter 12 with the input of the first digit

verbunden, und die Zeit eines Umlaufes ist 9/f. Solange keine Einschaltung der bistabilen Schaltung V3 erfolgt, wird die Stelle 10 der Ringzählkette 12 nicht umgangen, und die Dauer eines Umlaufes ist \0/f. Nach jeder Einschaltung der bistabilen Schaltung V3 im Zeitabschnitt f5 eines Umlaufes wird sie jedoch im Zeitabschnitt f1 des nächstfolgenden Umlaufes wieder gelöscht.and the time of one cycle is 9 / f. As long as the bistable circuit V3 is not switched on, position 10 of the ring counting chain 12 is not bypassed, and the duration of one cycle is \ 0 / f. After each activation of the bistable circuit V3 in the time segment f5 of a cycle, it is deleted again in the time segment f1 of the next cycle.

Wenn ein Valenzwechsel in bezug auf den Umlauf der Ringzählkette 12 zu weit voreilt, fällt er bereits in einen der Zeitabschnitte 11 bis r3. Ein Signal »Erhöhung n« wird dann über die Leitung 43 abgegeben und am Ende dieses Signals die bistabile Schaltung Vl eingeschaltet. Diese blockiert nun die UND-Schaltung 41 und verhindert damit die weitere Bildung eines Signals »Erhöhung n«, bis wieder die bistabile Schaltung V3 in einem Zeitabschnitt r5 bei Koinzidenz zweier verknüpfter Stellen der Zähler 15 und 16 erneut einschaltet und ein verkürzter Umlauf der Ringzählkette 12 über neun Stellen durchzuführen ist. Wenn die bistabile Schaltung V3 eingeschaltet ist, wird im nächsten Zeitabschnitt f 6 die bistabile Schaltung V1 wieder zurückgestellt.If a valence change leads too far in relation to the circulation of the ring counting chain 12, it already falls in one of the time segments 1 1 to r3. A "increase n" signal is then emitted via line 43 and, at the end of this signal, the bistable circuit V1 is switched on. This now blocks the AND circuit 41 and thus prevents the further formation of a signal “increase n” until the bistable circuit V3 switches on again in a time segment r5 when two linked digits coincide with the counters 15 and 16 and a shortened cycle of the ring counting chain 12 is to be carried out over nine digits. If the bistable circuit V3 is switched on, the bistable circuit V 1 is reset again in the next time segment f 6.

Wenn ein Valenzwechsel in bezug auf den Umlauf der Ringzählkette 12 zu spät liegt, fällt er in einen der Zeitabschnitte f 7 bis f 10. Ein Signal »Erniedrigung n« wird dann über die Leitung 44 abgegeben und am Ende dieses Signals die bistabile Schaltung V2 eingeschaltet. Die bistabile Schaltung V2 blockiert nun die UND-Schaltung 42 und verhindert damit die weitere Bildung eines Signals »Erniedrigung n«, bis die bistabile Schaltung V3 im gelöschten Zustand die Durchgabe eines Signals im Zeitabschnitt f 6 über die UND-Schaltung vor dem 0-Eingang (A)dzr bistabilen Schaltung V2 deren Löschung ermöglicht.If a valence change is too late with respect to the circulation of the ring counting chain 12, it falls in one of the time segments f 7 to f 10. A "decrease n" signal is then output via line 44 and the bistable circuit V2 is switched on at the end of this signal . The bistable circuit V2 now blocks the AND circuit 42 and thus prevents the further formation of a "lowering n" signal until the bistable circuit V3 in the cleared state passes a signal in the time segment f 6 via the AND circuit before the 0 input (A) the bistable circuit V2 enables its deletion.

Es ist einzusehen, daß der Inhalt η des Fehlerdifferenzzählers 15 während der Übertragung laufend an die Schwankungen der Bitabschnittsdaue. angepaßt wird. Die Zahl η gibt jeweils die mittlere Dauer der aufgenommenen Bitabschnitte an. Diese Zahl wird im Zähler 15 gespeichert und für den Fall bereitgehalten, daß in den einlaufenden Signalen eine Zeitlang keine Valenzwechsel vorkommen. Somit ermöglicht es die Erfindung auch, bei einem längeren Ausbleiben von Valenzwechseln die Frequenz des Decodierkriteriums im Empfänger auf einem konstanten Wert zu halten, der der mittleren Dauer der übertragenen Bitabschnitte vor dem Ausbleiben der Valenzwcchsel entspricht. Es ist dann Sicherheit für eine korrekte Abtastphasenlagc gegeben, bis wieder neue Valenzwechsel auftreten, Vorausgesetzt ist allerdings, daß sich die Geschwindigkeit der übertragenen Daten in der valenzwechselloseti Zwischenzeit nicht abnormal ändert.It can be seen that the content η of the error difference counter 15 is continuously adapted to the fluctuations in the length of the bit segment during the transmission. is adjusted. The number η indicates the mean duration of the recorded bit segments. This number is stored in the counter 15 and kept ready in the event that no valence changes occur for a while in the incoming signals. Thus, the invention also makes it possible to keep the frequency of the decoding criterion in the receiver at a constant value, which corresponds to the mean duration of the transmitted bit sections before the absence of valence changes, even if there are no valence changes for a longer period of time. A correct sampling phase position is then guaranteed until new valence changes occur again, provided, however, that the speed of the transmitted data does not change abnormally in the intervening time without valence changes.

Die Erfindung ist nicht auf das gegebene Beispic beschränkt; insbesondere können auch mehr als zwe verschiedene Teilungsfaktoren vorgesehen werden wenn z. B. nicht nur eine Stelle der Ringzählkctte sondern jeweils deren mehrere oder auch selektiv eini oder mehrere umgangen werden. Die Auswahl, ob cin< oder mehrere Stellen zu umgehen sind, wird dann nich nur vom Vcrglcichscrgebnis des Fehlcrerkcnners l· abhängig gemacht, sondern gleichzeitig auch von de Größe des Wertes n, welche erkennen läßt, ob es siel um einen größeren oder nur um einen kleinere Phasenfehler handelt, der auszugleichen ist.The invention is not limited to the example given; in particular, more than two different division factors are provided if z. B. not just one place of the ring counters but rather several or selectively one or more are bypassed. The choice of whether cin < or several digits are to be bypassed, is then not only from the comparison result of the error detector. made dependent, but at the same time also on the size of the value n, which reveals whether it fell is a larger or just a smaller phase error that needs to be compensated.

llioivii 4 Dliiil /LMllioivii 4 Dliiil / LM

Claims

Patent claims:

1. Method for receiver synchronization in digital data transmission systems in which the valence changes of the recorded data are used as synchronization criteria and on the On the receiving side, a continuously circulating ring counting chain is provided, the circulation time of which is approximated equal to the follow-up time of the successive ι ο data valence changes, and in which the activation a predetermined point in the ring counting chain as a time criterion for decoding the recorded data bits and the circulation time of the ring counting chain in the event of deviations the valence change is delayed or accelerated by the subsequent period, characterized in that that the phase position of the data valence change in relation to the orbital position of the Ring counting chain (12) is measured and that with a leading phase position, the data valence change the ring counting chain (12) is shortened by at least one point (10) and / or by a trailing phase position at least one position (10) is extended.

2. The method according to claim 1, characterized marked 2s indicates that the error difference between the leads and the lag (in 15) is determined and that the variation of the number of digits of the ring counting chain (12) depending on the size the error difference is carried out.

3. The method according to claim 2, characterized in that the total number of revolutions of the Ring counting chain (12) is continuously determined (in 16) and that the variation of the number of digits o'er ring counting chain (12) in the case of a large error difference already after one or a few and in the case of a small error difference is only carried out after a larger number of revolutions.

4. The method according to any one of claims 1 to 3, characterized in that with small phase errors between the data valence changes and the cycle time of the ring counting chain (12) the ring counting chain (12) by only one place and in the case of large phase errors the ring counting chain (12) by more than one place is varied.

5. Circuit arrangement for performing the method according to one of claims 1 to 3, . ^ Characterized by the combination of the following features:

a) An oscillator (11), the frequency of which is a multiple of the frequency of the incoming Data valence change is, and a ring counting chain that can be incremented by this oscillator (11) (12).

b) Ein.aus two bistable circuits (31, 33) and an AND circuit (32) existing raster circuit (13), in which the first input (E) of the first bistable circuit (31) with the incoming data pulse line, the first output (+) the first bistable circuit (31) with the first input of the AND circuit (32), the second input of the AND circuit (32) with the output of the ring counting chain (12) incrementing oscillator (11), the output of the AND circuit (32) with the first input (E) of the second bistable circuit (33), the second output (O) of the second bistable circuit (33) with the second input (A) of the first bistable circuit (31) and the second input (A) of the second bistable circuit (33) is connected to the output of the oscillator (13).

c) A fault detection circuit (14) having two AND circuits (41, 42). at the first input of both ANDs (41, <J-2) to the first output (+) of the second bistable circuit (33) of the raster circuit (13), the second input of the first AND circuit (41) with the output of at least one lower digit (1, 2, 3) and the second input of the second AND circuit (42) with the output of at least one higher-ranking position (7,8,9,10) of the ring counting chain (12) is connected.

d) A fault difference counter (15) whose addition input (increase n) is connected to the output of the first AND circuit (41) and whose subtraction input (decrease n) is connected to the output of the second AND circuit (42) of the error detection circuit (14) .

e) A circulation counter (16) with the same number of digits, its addition input with the output at least one of the points (5) of the ring counting chain (12) that are constantly in circulation connected is.

f) A counter difference sampling logic (17) with one of the digits of each of the two counters (15, 16) same number of AND circuits, in which ■ the first input of each UN D circuit with an output of the individual digits of the error difference counter (15) in ascending order Sequence and the second input of the AND circuits in descending or ascending order Sequence each connected to an output of the individual digits of the circulation counter (16) are.

g) A ring counting chain shortening circuit consisting of a bistable circuit (Vd) and two AND circuits (& 1, & 2) , in which the first input (E) of the bistable circuit (V3) with the outputs of all AND circuits of the counter difference - Scanning logic (17), the second input (A) of the bistable circuit (V3) with the output of one of the lower-ranking positions (1) of the ring counting chain (12), which are constantly in circulation, the first output (+) of the bistable circuit ( V3) with the first input of the second (& 2) and the second output (O) of the bistable circuit (V3) with the first input of the first AND circuit (& 1), the second inputs of both AND circuits (& \, & 2) via a differentiating element with the output of the last digit that is constantly in circulation

(9) of the ring counting chain (12), the output of the second AND circuit (& 2) with the first input of the first digit (1) of the ring counting chain (12), which is constantly in circulation, the output of the first AND circuit (& 1) with the first input of the first point (10) of the ring counting chain (12) which is not constantly in the circulation and the output of the last point which is not constantly in the circulation

(10) connected to the first input of the first point (1) which is constantly in circulation is.

I,) The output of one of the positions (1) in the ring counting chain (12) that is constantly in circulation forms the output (line 19) to the clock input of the decoding for the recorded Data pulses.

6. Circuit arrangement according to claim 5, characterized in that the outputs of the Set the error difference or circulation count (15, 16) with the inputs of the two Counting digits of the error difference counter and the circulating counter (15, 16) linking AND circuits the sampling logic (17) are connected via differentiators (capacitors).

7. Circuit arrangement according to one of claims 5 or 6, characterized in that the AND circuits (41, 42) of the error detection circuit (14) are each formed with a third input, which with the second output (O) each has an additional bistable circuit (Vi, V2) , whose first output is unused, whose first input (E) each via an inverter (I) with a differentiating output to the output of the associated AND circuit (41, 42) itself and whose second input (A ) is connected to the output of one of the points (6) of the ring counting chain (12) which are constantly in circulation.

8. Circuit arrangement according to claim 7, characterized in that between the second input (A) of the additional bistable circuits (Vi, V2) and the output of the point (6) of the ring counting chain (12) connected to this second input (A) each have one Gate circuit is inserted, the control input of which is connected to one of the two outputs (O, +) of the bistable circuit (V3) of the ring counting chain shortening circuit, that the control input of the first gate circuit before the second input (A) of the first additional bistable circuit (Vi) before the third input of the first AND circuit (41) of the error detection circuit (14) with the first output (+) of the bistable circuit (V3) of the ring counting chain shortening circuit and that the control input of the second gate circuit before the second input (A) of the second additional bistable circuit (V 2) is connected to the second output (O) of the bistable circuit (VZ) of the ring counting chain shortening circuit.