DE112004001843T5

DE112004001843T5 - System and method for the automatic detection of soft errors in integrated circuit latches

Info

Publication number: DE112004001843T5
Application number: DE112004001843T
Authority: DE
Inventors: Ronny Schneider
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2003-10-01
Filing date: 2004-09-24
Publication date: 2006-07-27
Anticipated expiration: 2024-09-25
Also published as: KR20060058782A; KR100816130B1; DE112004001843B4; US6975238B2; CN1890879A; US20050073345A1; WO2005041410A1

Abstract

Latch-Block mit:
(a) einer Vielzahl von verketteten Latch-Einheiten, wobei jede Latch-Einheit ein Latch und einen Vergleicher umfasst;
(b) einem Paritätsbit-Latch, das mit dem Vergleicher der letzten der Vielzahl von verketteten Latch-Einheiten verbunden ist; und
(c) einem Paritätsbitvergleicher in Verbindung mit dem Paritätsbit-Latch und mit dem Vergleicher der letzten der Vielzahl von Latch-Einheiten.Latch block with:
(a) a plurality of chained latch units, each latch unit comprising a latch and a comparator;
(b) a parity bit latch connected to the comparator of the last of the plurality of concatenated latches; and
(c) a parity bit comparator in conjunction with the parity bit latch and with the comparator of the last of the plurality of latch units.

Description

HINTERGRUND DER ERFINDUNGBACKGROUND THE INVENTION

Gebiet der ErfindungTerritory of invention

Die vorliegende Erfindung betrifft im Allgemeinen Latch-Schaltungen in integrierten Schaltungen. Insbesondere betrifft die vorliegende Erfindung Systeme und Verfahren zum Erkennen des Auftretens von Softfehlern, die verursachen, dass ein Latch den Zustand fälschlich ändert und dadurch einen falschen Datenwert aussendet.The The present invention generally relates to latch circuits in integrated circuits. In particular, the present invention relates Invention Systems and methods for detecting the occurrence of Soft errors that cause a latch to falsely alter the state and thereby sending a wrong data value.

Hintergrundinformationbackground information

Eine Technologiegeneration in VLSI-Chips ist teilweise durch die Abmessungen des mittleren Bauelementabstandes (L) zwischen benachbarten Bauelementen definiert. Mit jeder neuen Technologiegeneration nimmt L weiterhin um etwa 30 ab, was eine begleitende Schrumpfung der Größe der Bauelemente erfordert. Zusammen mit der Abnahme der Bauelementgröße ist auch eine Abnahme der Menge an Ladung, die erforderlich ist, um ein Transistorbauelement umzuschalten oder um eine Spannung in einem Speicherbauelement in einer Schaltung beizubehalten, aufgetreten. Für Schaltungen, die Informationen speichern, wie z.B. Latches, Zellen eines statischen Direktzugriffsspeichers (SRAM) oder Zellen eines dynamischen Direktzugriffsspeichers (DRAM), ist die Fähigkeit, die korrekte Information während des Chipbetriebs aufrechtzuerhalten, wesentlich. Derzeit hergestellte Halbleiterprodukte bestehen beispielsweise vorwiegend aus den aufeinander folgenden Technologiegenerationen von 0,25 μm, 0,18 μm und 0,13 μm. Erstaunlicherweise ist die Menge an Ladung, die ein einzelnes Datenbit in einem SRAM der Technologiegeneration von 0,25 μm darstellt, etwa sechzehn mal größer als diejenige, die im SRAM der Generation von 0,13 μm verwendet wird. Da sich dieser Trend fortsetzt, wird es erforderlich, die Bauelemente und Verfahren zum Abtasten ("Lesen"), Speichern ("Schreiben") und Schützen von Speicherbauelementen zu verbessern.A Technology generation in VLSI chips is partly due to the dimensions the average component spacing (L) between adjacent components Are defined. L continues with every new technology generation by about 30, which is an accompanying shrinking of the size of the components requires. Along with the decrease in component size is too a decrease in the amount of charge required to form a transistor device to switch or to a voltage in a memory device in to maintain a circuit has occurred. For circuits, the information store, such as Latches, Static Random Access Memory Cells (SRAM) or Dynamic Random Access Memory (DRAM) cells the ability, the correct information during the Maintaining chip operation is essential. Currently produced For example, semiconductor products consist predominantly of one another following technology generations of 0.25 μm, 0.18 μm and 0.13 μm. Amazingly, that is Amount of charge representing a single bit of data in a technology-generation SRAM of 0.25 μm represents about sixteen times larger than the one used in the 0.13 μm generation SRAM. Because this Trend continues, it will require the components and procedures for sensing ("reading"), storing ("writing") and protecting memory devices to improve.

Selbst für die Technologiegeneration von 0,13 μm reicht die Menge an Ladung, die verwendet wird, um Speicherbauelemente umzuschalten (Schaltladung), aus, um ein korrektes Lesen und Schreiben von Daten im normalen Chipbetrieb sicherzustellen. Die Schaltladung ist jedoch ausreichend niedrig, so dass der Schutz von Latches, SRAM, DRAM und anderen Speicherbauelementen gegen Verfälschung eine ernsthafte Besorgnis ist. Dies liegt teilweise an der Tatsache, dass verschiedene übliche Strahlungsquellen Ladungspegel oberhalb der Schaltladung erzeugen können. Es ist beispielsweise gut bekannt, dass Protonen, Neutronen, Alphateilchen (ein Kern mit zwei Protonen und zwei Neutronen) und kosmische Strahlung in der Umgebung in Bauelementen beim Auftreffen auf einen VLSI-Chip ausreichend Ladung erzeugen können. In Materialien, die für die Herstellung von Chips verwendet werden, wie z.B. Kunststoffe, Metalle und Gläser, sind häufig Spurenmengen von radioaktiven Elementen zu finden, die als eingebettete Verunreinigung natürlich vorkommen. Solche radioaktiven Elemente können folglich in die Schaltungen oder Bauelemente integriert werden, die den VLSI-Chip bilden. Beim radioaktiven Zerfall können solche Elemente Strahlung wie z.B. Alphateilchen emittieren, die nach dem Auftreffen auf Silizium im Chip eine große Spur von verlagerter elektrischer Ladung erzeugen können. Obwohl das Niveau an radioaktiven Verunreinigungen durch sorgfältige Überwachung der Herstellung von Materialien verringert werden kann, ist ein zusätzliches Niveau an Aufwand erforderlich. Außerdem sind andere Strahlungsquellen schwieriger zu vermeiden. Kosmische Strahlen sind eine Hauptquelle für die beschädigende Strahlung für VLSI-Chips und sind in der Umgebung allgegenwärtig. Aufgrund ihres Ursprungs im Kosmos und ihrer Fähigkeit, Stoff zu durchdringen, können kosmische Strahlen nicht daran gehindert werden, auf VLSI-Chips aufzutreffen, die in Maschinen arbeiten, die sich in typischen Bürogebäuden, Fabriken, Heimen, Fahrzeugen und an anderen üblichen Arbeitsplätzen befinden.Even for the Technology generation of 0.13 μm ranges the amount of charge that is used to memory devices switch over (switching charge), off, to ensure correct reading and writing to ensure data in normal chip operation. The switching charge however, is sufficiently low that the protection of latches, SRAM, DRAM and other memory devices against corruption are a serious concern is. This is partly due to the fact that different common radiation sources Can generate charge level above the switching charge. It For example, it is well known that protons, neutrons, alpha particles (a nucleus with two protons and two neutrons) and cosmic rays in the environment in components when hitting a VLSI chip can generate sufficient charge. In materials for the production of chips are used, e.g. plastics, Metals and glasses are often To find trace amounts of radioactive elements that are as embedded Pollution, of course occurrence. Such radioactive elements can consequently be incorporated into the circuits or components that form the VLSI chip. At the radioactive decay can such elements include radiation such as e.g. Alpha particles that emit after hitting silicon in the chip a big lead of displaced electrical charge can generate. Although the level at radioactive contaminants through careful monitoring of production of materials can be reduced is an additional Level of effort required. There are also other sources of radiation harder to avoid. Cosmic rays are a major source of damaging Radiation for VLSI chips and are ubiquitous in the environment. Because of their origin in the cosmos and their ability Can penetrate substance Cosmic rays are not hindered on VLSI chips working in machines found in typical office buildings, factories, Homes, vehicles and other common workplaces.

Ein einzelnes Auftreffereignis durch kosmische Strahlung kann leicht eine Menge an Ladung erzeugen, die zu den aktuellen Schaltladungspegeln vergleichbar ist, die in Speicherbauelementen zu finden sind, was sie folglich für Fehler bei der Speicherung von Daten anfällig macht. Solche "Softfehler" verursachen keine dauerhafte Beschädigung an der Schaltungsanordnung des Chips, sondern verfälschen die in den Bauelementen gespeicherten Daten und machen es erforderlich, das Bauelement umzuprogrammieren, damit der Fehler korrigiert wird. Ein Siliziumtransistor, der durch überschüssige Ladung, die nach dem Auftreffen von Strahlung injiziert wird, versehentlich durchgesteuert wird, könnte beispielsweise einen Speicherknoten entladen, der dann wieder aufgeladen werden müsste.One single impact by cosmic rays can easily generate a lot of charge comparable to the current switching charge levels is that to be found in memory devices, what they therefore for mistakes makes it susceptible to the storage of data. Such "soft errors" do not cause any permanent damage on the circuitry of the chip, but distort the data stored in the components and make it necessary reprogram the component to correct the error. A silicon transistor, caused by excess charge after the Impact radiation is injected, inadvertently controlled will, could For example, unload a storage node, then recharged would have to be.

Es gibt verschiedene Gebiete, auf denen Daten in einem VLSI-Chip gespeichert werden können, die für Softfehler anfällig sind, insbesondere einschließlich Latches, die verwendet werden, um den Zustand von Sicherungen auf dem Chip zu speichern. Sicherungen auf dem Chip sind Bauelemente, die dauerhaft und irreversibel gesetzt werden können, typischerweise durch zerstörende Mittel, wobei die leitende Leitung in der Sicherung durchtrennt wird. Wenn die Sicherung durchgebrannt wird, wird sie nicht-leitend, so dass der Zustand einer logischen 1 entspricht. Wenn die Sicherung nicht durchgebrannt ist, entspricht der Logikzustand einer logischen 0. Der Zustand jeder Sicherung kann in ein Sicherungs-Latch über eine Ausgangsleitung von der Sicherung eingelesen werden. 1 zeigt ein typisches Latch zum Speichern eines Datenbits, wie z.B. den Zustand einer benachbarten Sicherung. Das Sicherungs-Latch 1 besteht aus zwei gekoppelten Invertern 6 und 7, die mit der Sicherung 2 über die Leitung 4 und die Last 3 verbunden sind. Der Zustand der Sicherung 2 wird am Knoten 5 gespeichert, wenn der Transistor der Last 3 durchgesteuert wird. Wenn das Latch 1 beispielsweise so vorgegeben ist, dass der Knoten 5 gleich einer logischen 1 ist, ist die Sicherung 2 durchgebrannt, und wenn die Last 3 durchgesteuert wird, nimmt der Knoten 5 den Logikzustand 1 an. Nachdem das Signal vom Knoten 5 (logisch 1) in den Inverter 6 eintritt, wird es als logische 0 am Knoten 8 ausgegeben. Wenn der Knoten 8 durch den Inverter 7 ausgegeben wird, wird der Logikwert 1 anschließend am Knoten 5 wiederhergestellt. In dieser Weise liest der Knoten 5 immer eine logische 1 und der Knoten 8 eine logische 0.There are several areas where data can be stored in a VLSI chip that are susceptible to soft errors, especially latches used to store the state of fuses on the chip. On-chip fuses are devices that can be permanently and irreversibly set, typically by destructive means, severing the conductive line in the fuse. If the fuse is blown, it becomes non-conductive, so that the state corresponds to a logical one. If the fuse is not blown, the logic state is logical 0. The state of each fuse may be in a Si The latch can be read from the fuse via an output line. 1 shows a typical latch for storing a data bit, such as the state of an adjacent fuse. The backup latch 1 consists of two coupled inverters 6 and 7 that with the fuse 2 over the line 4 and the load 3 are connected. The state of the fuse 2 gets at the node 5 stored when the transistor of the load 3 is controlled. If the latch 1 For example, given that the node 5 is equal to a logical 1, the fuse is 2 blown, and when the load 3 is controlled, the node takes 5 the logic state 1 at. After the signal from the node 5 (logically 1) in the inverter 6 it enters as a logical 0 at the node 8th output. If the node 8th through the inverter 7 is output, the logic value 1 then at the node 5 restored. In this way, the node reads 5 always a logical 1 and the node 8th a logical 0.

Um sicherzustellen, dass der korrekte Latch-Zustand bewahrt wird, kann das Zugreifen auf und Einstellen von Sicherungsdaten in Sicherungs-Latches während des Einschaltens des VLSI-Chips durchgeführt werden. Während des Chipbetriebs, der für Intervalle äquivalent Quadrillionen von Maschinenzyklen andauern kann, würde das Latch, wenn ein Softfehler in einem gegebenen Latch auftreten würde, während des laufenden Chipbetriebs einen falschen Zustand speichern. Folglich könnten Softfehler, die in Sicherungs-Latches während des Betriebs erzeugt werden, für Quadrillionen von Zyklen unkorrigiert bleiben, was zu einer erhöhten Wahrscheinlichkeit führt, dass von Latches abhängige Bauelemente oder Schaltungen versagen.Around can ensure that the correct latch state is preserved accessing and setting backup data in backup latches while turning on the VLSI chip. During the Chip operation, for Intervals equivalent Quadrillion machine cycles could last Latch, if a soft error occurred in a given latch during the current chip operation to save a wrong state. consequently could be soft errors, in backup latches during of the operation are generated for Quadrillions of cycles remain uncorrected, resulting in an increased probability leads, that depends on latches Components or circuits fail.

Eine Art und Weise zum Angehen dieses Problems besteht darin, Latches zu entwerten, die gegen das Umschalten durch Ereignisse wie z.B. Auftreffen von kosmischer Strahlung beständig oder unempfindlich sind. Beispiele des Standes der Technik umfassen gegen Softfehler tolerante Latches und Latch-Schaltungen, die im US-Patent Nr. 6 380 781 und 6 366 132 erörtert sind. In der ersteren Bezugsquelle ist die Geometrie des Transistors in der Latch-Schaltung modifiziert, einschließlich der Verringerung der relativen Größe eines dotierten Silizium-Source/Drain- (S/D) Bereichs. In dieser Weise ist vorgesehen, dass die Wahrscheinlichkeit von Softfehlern, die durch Ionisationsstrahlung induziert werden, verringert wird, da es bekannt ist, dass das Auftreffen von Strahlung im S/D-Bereich zu einer höheren Wahrscheinlichkeit für die Erzeugung von Ladung führt, die das Bauelement kippt, beispielsweise im Gegensatz zum Polysiliziumgatebereich. Wie Fachleuten gut bekannt ist, kann jedoch für eine gegebene Schaltungselementgröße der S/D-Bereich nicht drastisch verkleinert werden, ohne die Bauelement- oder Schaltungsleistung nachteilig zu beeinflussen, so dass die S/D-Bereiche in praktischen Bauelementen immer noch eine ausreichende Fläche belegen, so dass sie für Strahlung anfällig sind. In der letzteren Bezugsquelle sind Beispiele gegeben, bei denen eine ausgedehnte zusätzliche Schaltungsanordnung zu jedem Latch hinzugefügt ist, um zu verhindern, dass sich ein Softfehler zur äußeren Schaltungsanordnung des Chips ausbreitet. In vielen Chipentwürfen, in denen die Bauelementdichte hoch ist, kann es jedoch schwierig sein, eine solche ausgedehnte Schaltungsanordnung für jedes Latch hinzuzufügen. Dies gilt insbesondere im Fall von DRAM-Chips.A Way to address this problem is to latches devalue against the switching over by events such as impinge resistant to cosmic rays or insensitive. Examples of the prior art include soft error tolerant latches and latch circuits used in the US Pat. Nos. 6,380,781 and 6,366,132. In the former The source of supply is the geometry of the transistor in the latch circuit modified, including reducing the relative size of a doped silicon source / drain (S / D) Range. In this way it is provided that the probability of soft errors induced by ionization radiation, is reduced because it is known that the impact of radiation in the S / D range to a higher Probability for the generation of charge leads, which tilts the device, for example, in contrast to the polysilicon gate region. However, as is well known to those skilled in the art, for a given circuit element size, the S / D range can not drastically reduced without the component or circuit performance adversely affect the S / D areas in practical components still a sufficient area prove that they are for Radiation prone are. In the latter reference source examples are given in which an extended additional Circuitry is added to each latch to prevent that a soft error to the outer circuitry of the chip. In many chip designs, where the component density is high, however, it can be difficult to do such an extended one Circuitry for add each latch. This is especially true in the case of DRAM chips.

Alternativ könnte die nachteilige Auswirkung von Softfehlern, die in Latches auftreten, durch häufiges Auslesen der Latch-Information verringert werden, so dass der Zeitraum, in dem die Fehler unkorrigiert bleiben, minimiert wird. Für Sicherungs-Latches, bei denen auf den Zustand von dauerhaft geschriebenen Sicherungsdaten zugegriffen werden kann, kann jedoch das häufige Auslesen von Daten verursachen, dass ein übermäßiger Strom durch Bereiche entnommen wird, die intakte oder nicht vollkommen durchgebrannte Sicherungen enthalten. Außerdem kann die während Leseoperationen angelegte Spannung die Eigenschaften von durchgebrannten Sicherungen ändern, was zu einer erhöhten Fehlerwahrscheinlichkeit führt, wenn auf Daten zugegriffen wird. Das ständige Auslesen von Sicherungsinformationen aus den Sicherungen in die Sicherungs-Latches innerhalb des Chips könnte auch die Chipleistung verlangsamen. Angesichts der vorstehend erwähnten Probleme ist zu erkennen, da ein beträchtlicher Bedarf für ein verbessertes Verfahren zum Korrigieren von Softfehlern in Latches besteht.alternative could the adverse effect of soft errors that occur in latches through frequent Reading out the latch information can be reduced so that the period of time in which the errors remain uncorrected is minimized. For backup latches, where to the state of durably written backup data can be accessed, but can cause frequent reading of data, that an excessive current is taken through areas that are intact or not perfect Blown fuses included. Also, that can be during read operations applied voltage change the properties of blown fuses, what to an increased Error probability leads, when data is accessed. The constant reading of backup information could also from the backups into the backup latches within the chip slow down the chip performance. In view of the above-mentioned problems can be seen as a considerable Need for an improved method for correcting soft errors in latches consists.

KURZE ZUSAMMENFASSUNG DER ERFINDUNGSHORT SUMMARY THE INVENTION

Ausführungsbeispiele der vorliegenden Erfindung stellen eine Schaltung zur Erkennung und Korrektur von Softfehlern, insbesondere in Latches, bereit. Dies bietet die Möglichkeit der Korrektur von Softfehlern in einer rechtzeitigen Weise, ohne ein häufiges Lesen von Latches zu erfordern. Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung umfasst eine Latch-Schaltungsanordnung, die beim Auftreten eines Softfehlers ein Fehlersignal erzeugt und nur bei solchen Gelegenheiten eine Abfrage durch eine äußere Rücksetz- und Ausleseoperation unterstützt, wobei folglich die Menge an erforderlichen Ereignissen, bei denen Strom für die Sicherung und Sicherungs-Latches entnommen wird, drastisch begrenzt wird. Dies kann durch Einbetten eines Paritätsbits in eine Schaltung, die einen Block von verbundenen Sicherungs-Latches enthält, bewerkstelligt werden, welches das Verfahren zum Signalisieren des Auftretens eines Softfehlers bereitstellt.embodiments The present invention provides a circuit for detection and correcting soft errors, especially in latches. This offers the possibility the correction of soft errors in a timely manner, without a common one To require reading of latches. A preferred embodiment The present invention includes a latch circuitry that occurs when it occurs a soft error generates an error signal and only on such occasions a query by an external reset and read-out operation supports, consequently, the amount of events required in which Electricity for the backup and backup latches is drastically limited. This can be done by embedding of a parity bit into a circuit that has a block of connected backup latches contains be accomplished, which is the method for signaling the Occurrence of a soft error.

Ausführungsbeispiele der vorliegenden Erfindung werden außerdem offenbart, die ein Verfahren zum automatischen Rücksetzen und Auslesen des lokalen Blocks von Latches bereitstellen, in denen ein Softfehler erzeugt wird, ohne das Lesen aller Latches im ganzen Chip zu erfordern. Die Verwendung des Paritätsbits, um Softfehler innerhalb des Sicherungsblocks zu signalisieren, ermöglicht, dass lokale Korrekturoperationen durchgeführt werden, ohne auf andere Blöcke innerhalb des Chips zuzugreifen.Embodiments of the present Er The invention also provides a method for automatically resetting and reading out the local block of latches in which a soft error is generated without requiring the reading of all latches in the entire chip. The use of the parity bit to signal soft errors within the fuse block allows local correction operations to be performed without accessing other blocks within the chip.

Ein weiteres Ausführungsbeispiel der vorliegenden Erfindung betrifft ein Verfahren zum Minimieren der Auswirkung von Softfehlern in Latches auf den gesamten Chipbetrieb. Die vorliegende Erfindung bewerkstelligt dies durch Bereitstellen eines Verfahrens zum automatischen Erkennen von Softfehlern, wenn sie erzeugt werden, zum Ermitteln der Sicherungsblockstelle des Fehlers und Durchführen eines lokalen Lesens, um einen fehlerhaften Block in einem geeigneten Intervall nach einem Auftreten eines Softfehlers zu korrigieren, so dass das erneute Lesen des Latch-Blocks eine minimale Auswirkung auf andere Chipoperationen hat.One another embodiment The present invention relates to a method for minimizing the impact of soft errors in latches on the entire chip operation. The present invention accomplishes this by providing a method for automatically detecting soft errors when they are generated to determine the backup block location of the Error and performing a local reading to make a bad block in a suitable one Correct interval after occurrence of a soft error, so reading the latch block again has a minimal impact has other chip operations.

KURZBESCHREIBUNG DER ZEICHNUNGENSUMMARY THE DRAWINGS

1 ist ein schematisches Diagramm des Standes der Technik, das eine bekannte Sicherungs-Latch-Schaltung darstellt. 1 Figure 11 is a schematic diagram of the prior art illustrating a prior art fuse latch.

2 ist eine schematische Zeichnung, die ein Sicherungs-Latch und einen Vergleicher gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. 2 FIG. 12 is a schematic drawing illustrating a fuse latch and a comparator according to an embodiment of the present invention. FIG.

3 ist eine schematische Zeichnung, die ein zweites Sicherungs-Latch und einen Vergleicher gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. 3 FIG. 12 is a schematic drawing illustrating a second fuse latch and a comparator according to an embodiment of the present invention. FIG.

4 ist ein schematisches Diagramm, das das Sicherungsblock-Paritätsbit, das zur Fehlererkennung verwendet wird, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. 4 FIG. 12 is a schematic diagram illustrating the fuse block parity bit used for error detection according to one embodiment of the present invention. FIG.

5 stellt einen Vergleicher, der zum Bestimmen eines Paritätsbitkippens verwendet wird, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. 5 FIG. 10 illustrates a comparator used to determine parity bit tilt according to one embodiment of the present invention. FIG.

6 ist ein schematisches Diagramm der Latch-Block-Schaltung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. 6 FIG. 12 is a schematic diagram of the latch block circuit according to an embodiment of the present invention. FIG.

7 ist ein Diagramm, das die Folge von Ereignissen gemäß einem Ausführungsbeispiel der vorliegenden Erfindung, einschließlich Fehlererkennung, Latchblockrücksetzen und erneutes Lesen, darstellt. 7 FIG. 10 is a diagram illustrating the sequence of events according to one embodiment of the present invention, including error detection, latch block reset, and re-read.

8 stellt ein Verfahren zum Korrigieren von Softfehlern gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. 8th FIG. 10 illustrates a method for correcting soft errors according to one embodiment of the present invention. FIG.

9 stellt ein Verfahren zum Korrigieren von Softfehlern gemäß einem alternativen Ausführungsbeispiel der vorliegenden Erfindung dar. 9 FIG. 10 illustrates a method for correcting soft errors according to an alternative embodiment of the present invention. FIG.

10 stellt ein Verfahren zum Korrigieren von Softfehlern gemäß noch einem weiteren Ausführungsbeispiel der vorliegenden Erfindung dar. 10 FIG. 10 illustrates a method for correcting soft errors according to yet another embodiment of the present invention.

11a und 11b zeigen Diagramme von alternativen Ausführungsbeispielen von Latch-Schaltungen gemäß der vorliegenden Erfindung. 11a and 11b show diagrams of alternative embodiments of latch circuits according to the present invention.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNGDETAILED DESCRIPTION OF THE INVENTION

Bevor ein oder mehrere Ausführungsbeispiele der Erfindung im Einzelnen beschrieben werden, wird ein Fachmann erkennen, dass die Erfindung in ihrer Anwendung nicht auf die Details der Konstruktion, der Anordnungen von Komponenten und der Anordnung von Schritten, die in der folgenden ausführlichen Beschreibung dargelegt werden oder in den Zeichnungen dargestellt sind, begrenzt ist. Die Erfindung ist in anderen Ausführungsbeispielen einsetzbar und kann in verschiedenen Weisen praktiziert oder ausgeführt werden. Es soll auch selbstverständlich sein, dass die hierin verwendete Ausdrucksweise und Terminologie für den Zweck der Beschreibung dient und nicht als Begrenzung betrachtet werden sollte.Before one or more embodiments of the invention will be described to a person skilled in the art recognize that the invention in their application is not limited to the details the construction, the arrangements of components and the arrangement of steps set forth in the following detailed description are shown or shown in the drawings is limited. The Invention is in other embodiments can be used and practiced in various ways. It should also be understood be that the phraseology and terminology used herein for the Purpose of the description is intended and not considered to be limiting should be.

Ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung umfasst eine Schaltung zum Erkennen von Softfehlern in Sicherungs-Latches. Die Schaltung besteht aus einem Block von aufeinander folgenden Sicherungs-Latch-Einheiten. Jede Sicherungs-Latch-Einheit besteht wiederum aus einem Latch, das mit einer Sicherung auf einer Seite und einer Vergleichseinheit (Vergleicher) auf der anderen Seite verbunden ist. Jedes Latch speichert den Zustand der Sicherung, mit der es verbunden ist, welcher angibt, ob die Sicherung durchgebrannt ist (logische 1) oder nicht durchgebrannt ist (logische 0). Das Sicherungszustandssignal und sein invertiertes Signal werden an einen Vergleicher für das Latch ausgegeben. Der Vergleicher gibt wiederum ein Signal an den Vergleicher der nachfolgenden Latch-Einheit aus. Das Ausgangssignal des Vergleichers innerhalb einer gegebenen Sicherungs-Latch-Einheit wird als Eingangssignal zum Vergleicher der nachfolgenden Latch-Einheit geliefert. Das Ausgangssignal des Vergleichers der letzten Sicherungs-Latch-Einheit stellt ein Paritätsbit für den Block von Latches dar. Das Paritätsbit signalisiert wiederum, ob die Gesamtzahl von durchgebrannten Sicherungen im Block von Latches ungerade oder gerade ist. Wenn eine Latch-Störung durch einen Softfehler auftritt, wird der gespeicherte Zustand des Latchs umgekehrt, z.B. von 1 auf 0. Dieses Datum wird an die Vergleichereinheit ausgegeben, die an das gestörte Latch angehängt ist. Wenn das Signal aus der letzten Vergleichereinheit im Latch-Block ausgegeben wird, kippt das Paritätsbit, um zu signalisieren, dass die Anzahl von durchgebrannten Sicherungen sich von einer ungeraden Anzahl auf eine gerade Anzahl geändert hat (oder umgekehrt). Dieses Signal kann von Detektoren gelesen werden, die außerhalb des Latch-Blocks liegen, und verwendet werden, um eine Operation zum Korrigieren des Latch-Fehlers zu erzeugen.A preferred embodiment of the present invention includes a circuit for detecting soft errors in backup latches. The circuit consists of a block of consecutive fuse latch units. Each fuse latch unit, in turn, consists of a latch connected to a fuse on one side and a comparator on the other side. Each latch stores the state of the fuse to which it is connected, indicating whether the fuse has blown (logic 1) or not blown (logical 0). The fuse state signal and its inverted signal are output to a comparator for the latch. The comparator in turn outputs a signal to the comparator of the subsequent latch unit. The output of the comparator within a given fuse latch is provided as an input to the comparator of the subsequent latch. The output of the comparator of the last fuse latch represents a parity bit for the block of latches. The parity bit in turn signals whether the total number of blown fuses in the block of latches odd or even. When a latch failure occurs due to a soft error, the stored state of the latch is reversed, eg, from 1 to 0. This data is output to the comparator unit appended to the failed latch. When the signal from the last comparator unit is output in the latch block, the parity bit tilts to signal that the number of blown fuses has changed from an odd number to an even number (or vice versa). This signal may be read by detectors that are external to the latch block and used to generate an operation to correct the latch error.

Die 2 bis 6 stellen ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung dar. In einer Vielzahl von Bereichen im Chip befinden sich Sicherungs-Latch-Blöcke, die die hierin beschriebenen Merkmale enthalten. 2 zeigt eine Sicherungs-Latch-Einheit 10, eine von einer Vielzahl von aufeinander folgenden Latch-Einheiten, die sich im Sicherungsblock befinden. Das Sicherungs-Latch 11 besteht aus gekoppelten Invertern, wie vorstehend mit Bezug auf 1 beschrieben. Die Sicherung 12 ist über eine Last 13, die ein Transistor ist, mit einem Latch-Knoten 15 verbunden. Der Zustand des Latch-Knotens 15 wird am Knoten 18 invertiert, wie vorstehend für das Latch 1 beschrieben. In der vorliegenden Erfindung werden sowohl der Knoten 15 als auch der Knoten 18 an separate Leitungen mit Eingangsknoten 15 und 18 im Vergleicher 21 ausgegeben. Der Vergleicher 21, der aus Transistoren 22-29 besteht, gibt ein Signal aus dem Knoten 30 und sein komplementäres Signal am Knoten 32 aus, welches nach Leiten vom Knoten 30 durch den Inverter 31 erhalten wird. Die Knoten 30 und 32 bilden Eingänge in einen nachfolgenden Vergleicher 52 in der benachbarten Latch-Einheit, die in 3 gezeigt ist.The 2 to 6 illustrate a preferred embodiment of the present invention. In a variety of areas in the chip are fuse latch blocks incorporating the features described herein. 2 shows a fuse latch unit 10 , one of a plurality of successive latch units located in the fuse block. The backup latch 11 consists of coupled inverters as described above with reference to FIG 1 described. The fuse 12 is about a burden 13 which is a transistor, with a latch node 15 connected. The state of the latch node 15 gets at the node 18 inverted as above for the latch 1 described. In the present invention, both the node 15 as well as the knot 18 to separate lines with input nodes 15 and 18 in the comparator 21 output. The comparator 21 that made of transistors 22 - 29 exists, gives a signal from the node 30 and its complementary signal at the node 32 which is after passing from the node 30 through the inverter 31 is obtained. The knots 30 and 32 form inputs into a subsequent comparator 52 in the adjacent latch unit, which in 3 is shown.

In der in 3 dargestellten Weise empfängt abgesehen vom ersten Vergleicher jeder Vergleicher im Sicherungsblock ein Eingangssignal vom vorangehenden Vergleicher und vom Sicherungs-Latch, der sich in derselben Latch-Einheit befindet. Wie in 3 gezeigt, ist eine zweite Sicherungs-Latch-Einheit 54 mit der Sicherungs-Latch-Einheit 10 über Signalleitungen 30 und 32 des Vergleichers 21 verbunden. In dem Fall, in dem die Sicherung 33 durchgebrannt ist, stellt dann der Knoten 36 im Sicherungs-Latch 40 eine logische 1 dar und der Knoten 39 liegt auf einer logischen 0. Der Vergleicher 52, der aus Transistoren 41-48 besteht, sendet wiederum ein Ausgangssignal zu einem nachfolgenden Vergleicher vom Knoten 50 sowie sein Komplementsignal am Knoten 51, das durch Leiten durch den Inverter 53 abgeleitet wird.In the in 3 As illustrated, apart from the first comparator, each comparator in the fuse block receives an input signal from the previous comparator and the fuse latch located in the same latch unit. As in 3 shown is a second fuse latch unit 54 with the fuse latch unit 10 via signal lines 30 and 32 of the comparator 21 connected. In the case where the fuse 33 blown, then sets the node 36 in the backup latch 40 a logical 1 and the node 39 is on a logical 0. The comparator 52 that made of transistors 41 - 48 in turn sends an output signal to a subsequent comparator from the node 50 as well as its complement signal at the node 51 By passing through the inverter 53 is derived.

4 zeigt einen letzten Sicherungs-Latch-Vergleicher 60, der aus Transistoren 61-68 besteht. Die Ausgangssignale aus dem Vergleicher 60 sind das Latch-Block-Paritätsbit 69 und das inverse Paritätsbit 71, das durch Leiten durch den Inverter 70 gebildet wird. Wie ferner in 4 dargestellt, kann der Wert des Paritätsbits 69 durch Leiten des inversen Paritätsbits 71 durch den gategesteuerten Inverter 72, der aus Transistoren 81-84 besteht, gespeichert werden. Der resultierende Knoten 73 ist das Inverse des Inversen des Paritätsbits und stellt folglich den Paritätsbitwert dar. Der Paritätsbitwert wird im Knoten 73 unter Verwendung des Paritätsbit-Latchs 77 gespeichert, der aus gekoppelten Invertern 74 und 75 besteht. Das Inverse des gespeicherten Paritätsbits wird am Knoten 76 gespeichert. Mit Bezug nun auf 5 werden der Paritätsbitknoten 69, der inverse Paritätsbitknoten 71, der gespeicherte Paritätsbitknoten 73 und der inverse gespeicherte Paritätsbitknoten 76 an einen letzten Vergleicher, den "Paritätsbit-Vergleicher", 90 ausgegeben. Der Vergleicher 90 besteht aus Transistoren 91-98 und wird verwendet, um das Paritätsbit und das gespeicherte Paritätsbit zu vergleichen. Das Ausgangssignal 99 des Vergleichers 90 wird verwendet, um das Auftreten eines Softfehlers zu signalisieren. 4 shows a last fuse-latch comparator 60 that made of transistors 61 - 68 consists. The output signals from the comparator 60 are the latch block parity bit 69 and the inverse parity bit 71 By passing through the inverter 70 is formed. As further in 4 represented, the value of the parity bit 69 by passing the inverse parity bit 71 through the gate-controlled inverter 72 that made of transistors 81 - 84 exists to be stored. The resulting node 73 is the inverse of the inverse of the parity bit and thus represents the parity bit value. The parity bit value is in the node 73 using the parity bit latch 77 saved from coupled inverters 74 and 75 consists. The inverse of the stored parity bit becomes at the node 76 saved. With reference now to 5 become the parity bit node 69 , the inverse parity bit node 71 , the stored parity bit node 73 and the inverse stored parity bit node 76 to a last comparator, the "parity bit comparator", 90 output. The comparator 90 consists of transistors 91 - 98 and is used to compare the parity bit and the stored parity bit. The output signal 99 of the comparator 90 is used to signal the occurrence of a soft error.

6 stellt eine globale Ansicht der gesamten Gruppe von bisher beschriebenen Schaltungen und Bauelementen dar, die den Sicherungs-Latch-Block 100 mit einer eingebauten Softfehlererkennung bilden. Das Sicherungs-Latch "1" und der Vergleicher "1" stellen Komponenten der ersten Sicherungs-Latch-Einheit dar, während das Sicherungs-Latch "N" und der Vergleicher "N" Komponenten der letzten Sicherungs-Latch-Einheit darstellen. Der Vergleicher "N" ist äquivalent zum Vergleicher 60 in 4. 6 FIG. 4 illustrates a global view of the entire set of previously described circuits and devices including the fuse latch block 100 form with a built-in soft error detection. The backup latch " 1 "and the comparator" 1 "represent components of the first fuse latch unit, while the fuse latch represents" N "and the comparator" N "components of the last fuse latch unit. Comparator" N "is equivalent to the comparator 60 in 4 ,

Nachdem die Schaltungsanordnung für die Softfehlererkennung beschrieben wurde, wird der elektrische Weg des Softfehlers von seinem Erzeugungspunkt zum Ausgang am Knoten 99 beschrieben. Unter erneutem Bezug auf 3 können, wenn ein Auftreffen von Strahlung beispielsweise im Bereich der Schaltung nahe dem Knoten 36 stattfindet, die Transistoren derart entladen werden, dass der Zustand des Knotens 39 und 36 gekippt wird. Wenn der Knoten 36 beispielsweise ursprünglich auf eine logische 0 gesetzt war, wird er auf eine logische 1 gekippt und der Knoten 39 wird auf eine logische 0 gekippt. Anschließend wird der fehlerhafte Zustand des Knotens 36 an den Vergleicher 52 am Feldeffekttransistor vom n-Typ (nFET) 48 und Feldeffekttransistor vom p-Typ (pFET) 45 ausgegeben. Ebenso wird der fehlerhafte Zustand des Knotens 39 an den Vergleicher 52 am nFET 43 und pFET 41 ausgegeben. Der Knoten 30, der aus dem vorherigen Vergleicher 21, der in 2 gezeigt ist, ausgegeben wird, sendet vermutlich das korrekte Signal zum nFET 47 und pFET 42. Ebenso gibt der Knoten 32 aus dem Vergleicher 21 vermutlich das korrekte Signal an den nFET 44 und pFET 46 aus. In Verbindung mit den in die Transistoren 41, 43, 45 und 48 eingegebenen fehlerhaften Signalen werden jedoch das Ausgangssignal des Vergleichers 52 am Knoten 50 sowie sein Komplement 51 gekippt, wie nachstehend genauer beschrieben.After the soft error detection circuitry has been described, the electrical path of the soft error will be from its point of production to the output at the node 99 described. Referring again to 3 can, if an impact of radiation, for example, in the area of the circuit near the node 36 takes place, the transistors are discharged in such a way that the state of the node 39 and 36 is tilted. If the node 36 For example, if it was originally set to a logical 0, it is tipped to a logical 1 and the node 39 is tipped to a logical 0. Subsequently, the faulty state of the node 36 to the comparator 52 at the n-type field effect transistor (nFET) 48 and p-type field effect transistor (pFET) 45 output. Likewise, the faulty state of the node 39 to the comparator 52 on the nFET 43 and pFET 41 output. The knot 30 that from the previous comparator 21 who in 2 is probably output the correct signal to the nFET 47 and pFET 42 , Likewise, the node gives 32 from the comparator 21 probably the correct signal to the nFET 44 and pFET 46 out. In conjunction with the in the transistors 41 . 43 . 45 and 48 inputted erroneous signals, however, become the output signal of the comparator 52 at the node 50 and its complement 51 tilted, as described in more detail below.

Wenn im normalen Betrieb der Knoten 30 vom Vergleicher 21 auf einer logischen 1 liegt, dann liegt der Knoten 32 auf einer logischen 0. Der Knoten 30 wird am nFET 47 und pFET 42 empfangen, wobei der erstere durchgesteuert und der letztere gesperrt wird. Ebenso sperrt der Knoten 32 auf logischer Null den pFET 44 und steuert den pFET 46 durch. Unter Verwendung des obigen Beispiels, bei dem der Knoten 36 ursprünglich auf eine logische 0 gesetzt ist, wird der pFET 45 durchgesteuert, während der nFET 48 gesperrt wird. Der Knoten 39 wird auf logische 1 gesetzt, was verursacht, dass der pFET 41 gesperrt wird und der nFET 43 durchgesteuert wird. Wenn der Sourceanschluss des pFET 45 auf der Versorgungsspannung Vdd liegt und beide pFETs 45 und 46 durchgesteuert werden, wird der Knoten 50 auf den Logikzustand 1 (Vdd) gebracht. Wenn ein Softfehler am Knoten 36 registriert wird, was verursacht, dass er auf eine logische 1 wechselt, dann wird der pFET 45 gesperrt und der pFET 48 wird durchgesteuert. Ebenso wird der Knoten 39 auf eine logische 0 geschaltet, was verursacht, dass der pFET 41 durchsteuert und der nFET 43 sperrt. Wenn beide nFETs 47 und 48 nun durchgesteuert sind und der Sourceanschluss des nFET 48 auf Masse gesetzt wird, wird der Knoten 50 auf eine logische 0 gebracht. Vorausgesetzt, dass die Eingangssignale vom Vergleicher 21 sich nicht ändern, verursacht ein Umschalten des Zustands am Knoten 36 und 39 (36/39) folglich ein Umschalten am Knoten 50.When in normal operation the node 30 from the comparator 21 is on a logical 1, then lies the node 32 on a logical 0. The node 30 gets on nFET 47 and pFET 42 received, wherein the former is controlled by the latter and the latter is locked. Likewise, the node locks 32 at logic zero the pFET 44 and controls the pFET 46 by. Using the above example, where the node 36 is initially set to a logical 0, the pFET becomes 45 turned on, while the nFET 48 is locked. The knot 39 is set to logical 1, which causes the pFET 41 is locked and the nFET 43 is controlled. When the source of the pFET 45 is on the supply voltage Vdd and both pFETs 45 and 46 be controlled, the node becomes 50 brought to logic state 1 (Vdd). If a soft error at the node 36 is registered, which causes it to switch to a logical 1, then the pFET 45 locked and the pFET 48 is controlled. Likewise, the node becomes 39 switched to a logical 0, which causes the pFET 41 turns on and the nFET 43 locks. If both nFETs 47 and 48 are now driven through and the source of the nFET 48 is set to ground, the node becomes 50 brought to a logical 0. Provided that the input signals from the comparator 21 Do not change causes a change of state at the node 36 and 39 ( 36 / 39 ), thus switching at the node 50 ,

Mit Bezug auf den Vergleicher 52 in 3 ist für Fachleute ersichtlich, dass ungeachtet des Zustands von Eingangssignalen vom Knoten 30 und 32 (30/32) ein Umschalten von 36/39 den Knoten 50 umschaltet. Ebenso tritt in dem Fall, in dem das Sicherungs-Latch 40 keinen Fehler erleidet, sondern ein Fehler im Vergleicher 21 (2) erzeugt wird, der sich im vorangehenden Latch befindet, ein Umschalten am Knoten 50 auf. Im letzteren Fall sind die Knoten 36 und 39 stabil, aber ein Umschalten geschieht bei 30/32, das ein Umschalten am Knoten 50 induziert.With reference to the comparator 52 in 3 It will be apparent to those skilled in the art that regardless of the state of input signals from the node 30 and 32 ( 30 / 32 ) a switch from 36 / 39 the node 50 switches. Likewise, in the case where the backup latch occurs 40 not a mistake, but a mistake in the comparator 21 ( 2 ), which is in the previous latch, switches at the node 50 on. In the latter case, the nodes 36 and 39 stable, but switching occurs at 30 / 32 that is a switch at the node 50 induced.

Ein Fachmann wird bemerken, dass jeder Sicherungs-Latch-Vergleicher die EXKLUSIV-ODER-Schaltungsfunktion (XOR) durchführt, wie durch das Folgende gezeigt: Wenn das Eingangssignal 30=39 (und daher 32=36 und 30≠36 und 32≠39), liegt 50 auf logisch 1, da entweder 30=39= logisch 0 oder 32=36= logisch 0. Das heißt, wenn die Gateeingangssignale der pFETs des Paars 41/42 (entsprechend den Eingangssignalen 30/39) gleich sind, dann müssen die Eingangssignale der pFETs im Paar 45/46 (entsprechend den Eingangssignalen 32/36) auch gleich sein und die Eingangssignale in die pFETs im Paar 47/48 (entsprechend den Eingangssignalen 30/36) sowie jene im Paar 43/44 (entsprechend den Eingangssignalen 30/32) müssen sich unterscheiden. Da entweder das pFET-Paar 30/39 oder 32/36 durchgesteuert wird, wird der Knoten 50 mit Vdd (logisch 1) über das durchgesteuerte Paar verbunden.One skilled in the art will note that each fuse latch comparator performs the XOR function as shown by the following: If the input signal 30 = 39 (and therefore 32 = 36 and 30 ≠ 36 and 32 ≠ 39 ), lies 50 on logical 1, either 30 = 39 = logical 0 or 32 = 36 = logic 0. That is, when the gate input signals of the pFETs of the pair 41 / 42 (according to the input signals 30 / 39 ) are the same, then the input signals of the pFETs must be in the pair 45 / 46 (according to the input signals 32 / 36 ) also be the same and the input signals into the pFETs in the pair 47 / 48 (according to the input signals 30 / 36 ) as well as those in the pair 43 / 44 (according to the input signals 30 / 32 ) must be different. Because either the pFET pair 30 / 39 or 32 / 36 is controlled, the node becomes 50 connected to Vdd (logic 1) via the controlled pair.

Wenn 30≠39 (und daher 32≠36 und 30=36 und 32=39), liegt 50 auf logischer 0, da entweder 30=36= logische 1 oder 32=39= logische 1. Mit anderen Worten, wenn die Gateeingangssignale in die pFETs des Paars 41/42 (entsprechend den Eingangssignalen 30/39) unterschiedlich sind, dann müssen die Gateeingangssignale in die pFETs im Paar 45/46 (entsprechend den Eingangssignalen 32/36) auch unterschiedlich sein und die Eingangssignale in die pFETs im Paar 47/48 (entsprechend den Eingangssignalen 30/36) sowie jene im Paar 43/44 (entsprechend den Eingangssignalen 30/32) müssen gleich sein. Ob das Paar 43/44 durchgesteuert wird oder 47/48 durchgesteuert wird, der Knoten 50 wird über das durchgesteuerte Paar mit Masse (logische 0) verbunden.If 30 ≠ 39 (and therefore 32 ≠ 36 and 30 = 36 and 32 = 39 ), lies 50 on logical 0, either 30 = 36 = logical 1 or 32 = 39 = logical 1. In other words, when the gate input signals into the pFETs of the pair 41 / 42 (according to the input signals 30 / 39 ) are different, then the gate input signals must be in the pFETs in the pair 45 / 46 (according to the input signals 32 / 36 ) also be different and the input signals into the pFETs in the pair 47 / 48 (according to the input signals 30 / 36 ) as well as those in the pair 43 / 44 (according to the input signals 30 / 32 ) Must be the same. Whether the couple 43 / 44 is controlled or 47 / 48 is controlled, the node 50 is connected to ground (logical 0) via the controlled pair.

Wie vorstehend erörtert, induziert eine Änderung in einem Eingangspaar vom Latch 40 oder vom Vergleicher 21 ein Umschalten im Knoten 50. Dieses Verhalten gilt für jede Latch-Einheit innerhalb des Latch-Blocks der vorliegenden Erfindung. Sobald der Knoten 50/51 in der Latch-Einheit 54 umschaltet, registriert folglich das nachfolgende Latch ein umgeschaltetes Eingangspaar, das ein Umschalten in seinem Vergleicherausgangssignal verursacht. Ebenso empfängt jeder nachfolgende Vergleicher nach der Latch-Einheit 54 ein umgeschaltetes Eingangssignal vom Vergleicher des vorherigen Latchs, was schließlich zu einem Kippen des Paritätsbits 69 im Vergleicher 60 führt.As discussed above, a change in an input pair induces the latch 40 or from the comparator 21 a switch in the node 50 , This behavior applies to each latch unit within the latch block of the present invention. Once the node 50 / 51 in the latch unit 54 Consequently, the subsequent latch registers a switched input pair that causes a switch in its comparator output. Likewise, each subsequent comparator receives after the latch unit 54 a switched input from the comparator of the previous latch, eventually causing the parity bit to flip 69 in the comparator 60 leads.

7 stellt ein beispielhaftes Ausführungsbeispiel der vorliegenden Erfindung, insbesondere ein Verfahren zum Erkennen und Korrigieren von Latch-Fehlern, dar. Nachdem ein Auftreffen von Strahlung einen Latch-Softfehler verursacht, erfasst ein neben dem Vergleicher 90 angeordneter Detektor in Schritt 702, dass das Latch-Block-Paritätsbit 69 gekippt ist, was auf einen Softfehler im Latch-Block hinweist. Als Reaktion wird eine gewisse Art von Signalprozessor ausgelöst. In einem Ausführungsbeispiel wird ein Signal zum Auslesen des fehlerhaften Sicherungsblocks lokal im Chip erzeugt. Nach dem Erfassen des Signals, das den Paritätsbitfehler angibt, wird in Schritt 704 eine lokale Meldung zu einem Signalgenerator mit Befehlen zum Rücksetzen des Latch-Blocks gesandt, sobald ein Auslöser empfangen wird. In Schritt 706 empfängt der Signalprozessor einen Auslöser, um ein Rücksetzsignal zu erzeugen. In Schritt 708 setzt der Signalgenerator den Latch-Block unter Verwendung des Rücksetzknotens 14 im Latch 11, der in 2 gezeigt ist, zurück. An diesem Punkt kann das Latch auf einen Vorgabewert, z.B. logische 1, zurückgesetzt werden, indem die Last 14 durchgesteuert wird. In Schritt 710 wird die Sicherung 12 als nächstes mit dem Latch-Knoten 15 verbunden, indem eine geeignete Spannung an den Transistor am Knoten 13 angelegt wird, die den korrekten Zustand wiederherstellt. Wenn die fragliche Sicherung nicht durchgebrannt ist, wird das Latch beim erneuten Lesen gekippt. Dieser Prozess geschieht für jede Latch-Einheit im Block und führt dazu, dass alle fehlerhaften Latches auf ihre jeweiligen korrekten Sicherungswerte zurückgesetzt werden. Gleichzeitig wird in Schritt 712 ein Signal durch den nFET 81 gesandt, um das Paritätsbit-Latch 77 wiederherzustellen. Wahlweise kann das gespeicherte Paritätsbit 73 dann in Schritt 714 erneut gelesen werden, um festzustellen, dass das Paritätsbit und das Paritätsbit-Latch auf ihre korrekten Einstellungen wiederhergestellt sind, was angibt, dass alle Latches innerhalb des Blocks korrekt eingestellt sind. Wenn die Anzahl von durchgebrannten Sicherungen im Block beispielsweise ungerade ist, und nach einem Softfehler die Anzahl als gerade erscheint, zeigen nach dem erneuten Lesen das Paritätsbit und das gespeicherte Paritätsbit wieder eine ungerade Anzahl von durchgebrannten Sicherungen. 7 FIG. 10 illustrates an exemplary embodiment of the present invention, and more particularly, a method for detecting and correcting latch errors. After an incident of radiation causes a latch soft error, one next to the comparator detects 90 arranged detector in step 702 that the latch block parity bit 69 is tilted, indicating a soft error in the latch block. In response, a certain type of signal processor is triggered. In one embodiment, a signal for reading the faulty fuse block is generated locally in the chip. After detecting the signal indicating the parity bit error, in step 704 sends a local message to a signal generator with commands to reset the latch block as soon as a trigger is received. In step 706 receives the signal process It will trigger a trigger to generate a reset signal. In step 708 the signal generator sets the latch block using the reset node 14 in the latch 11 who in 2 shown is back. At this point, the latch can be reset to a default value, eg logic 1, by the load 14 is controlled. In step 710 becomes the fuse 12 next with the latch node 15 connected by applying an appropriate voltage to the transistor at the node 13 is created, which restores the correct state. If the fuse in question is not blown, the latch will be tipped when read again. This process happens for each latch unit in the block and causes all failed latches to be reset to their respective correct fuse values. At the same time in step 712 a signal through the nFET 81 sent to the parity bit latch 77 restore. Optionally, the stored parity bit 73 then in step 714 be read again to determine that the parity bit and parity bit latch have been restored to their correct settings, indicating that all latches within the block are correctly set. For example, if the number of blown fuses in the block is odd, and the number appears to be even after a soft error, after reading again, the parity bit and the stored parity bit again show an odd number of blown fuses.

Ein Vorteil der Erfindung besteht darin, dass sie funktioniert, ohne dass eine Kenntnis der exakten Stelle des Softfehlers innerhalb der Vielzahl von Latches, die durch den Block festgelegt sind, erforderlich ist. Das heißt, derselbe Latch-Block-Paritätsbitfehler wird ungeachtet der Stelle des fehlerhaften Latchs innerhalb des Blocks am Vergleicher 90 signalisiert. Während Korrekturoperationen des Sicherungs-Latch-Blocks wird überdies ein Rücksetzsignal zu einer Leitung gesandt, die allen Latches im Block gemeinsam ist, was sicherstellt, dass das fehlerhafte Latch zurückgesetzt wird, ohne seine exakte Stelle zu kennen. Schließlich ermöglicht einem das erneute Lesen des Latch-Block-Paritätsbits vom Vergleicher 90, ohne Kenntnis der Position des vorher fehlerhaften Latchs sicherzustellen, dass alle Sicherungs-Latches korrekt gesetzt sind.An advantage of the invention is that it works without requiring knowledge of the exact location of the soft error within the plurality of latches defined by the block. That is, the same latch block parity bit error will be at the comparator regardless of the location of the faulty latch within the block 90 signaled. Moreover, during correction operations of the fuse latch block, a reset signal is sent to a line common to all latches in the block, ensuring that the failed latch is reset without knowing its exact location. Finally, it allows one to re-read the latch block parity bit from the comparator 90 to ensure that all backup latches are set correctly without knowing the location of the previously failed latch.

Ein zusätzlicher Vorteil der vorliegenden Erfindung besteht darin, dass Fehler beim Auftreten automatisch erkannt werden, wobei folglich ein Bedarf beseitigt wird, die Sicherungsblöcke häufig zu lesen. Da sichergestellt ist, dass ein Fehlersignal im entsprechenden Latch-Block erzeugt wird, ist es nicht erforderlich, jeden Latch-Block häufig abzufragen, um die Erkennung eines möglichen Latch-Softfehlers sicherzustellen. Ein weiterer Vorteil besteht darin, dass sie Flexibilität in der Leistung der Fehlerkorrektur bereitstellt. Da die Zeit des Auftretens des Softfehlers infolge der Paritätsbitkippens bekannt ist, kann die Fehlerkorrektur in einem geeignet gewählten Intervall nach der Erzeugung des Softfehlers auf der Basis von Erwägungen durchgeführt werden, die den Gesamtbetrieb des Chips oder der Maschine, in dem/der sich der Sicherungsblock befindet, betreffen.One additional Advantage of the present invention is that errors in Occurrence are automatically detected, thus eliminating a need will, the fuse blocks often to read. Since it is ensured that an error signal in the corresponding Latch block is generated, it is not necessary, each latch block often to detect the detection of a possible latch soft error. Another advantage is that they have flexibility in the Provides the power of error correction. Because the time of occurrence the soft error is known due to the parity bit tipping, the Error correction in a suitably chosen interval after generation the soft error is performed on the basis of considerations, the overall operation of the chip or machine in which the fuse block is concerned.

8 stellt ein weiteres Ausführungsbeispiel der vorliegenden Erfindung dar, in dem das Auslesen zum Korrigieren eines erkannten Softfehlers durchgeführt werden kann, sobald der Latch-Fehler erzeugt ist. Der Vergleicher 90 empfängt in Schritt 800 ein Signal eines Paritätsbitkippens, das durch einen Softfehler verursacht wird, und leitet anschließend ein Fehlersignal zu einem nahe liegenden Detektor weiter. Der Detektor sendet dann einen Befehl zu einem Signalgenerator in Schritt 802, um den Latch-Block zurückzusetzen. In diesem Fall wartet der Signalgenerator nicht auf einen zusätzlichen Auslöser, sondern sendet sofort in Schritt 804 ein Signal, das alle Latches im Block zurücksetzt. In Schritt 806 sendet er ein weiteres Signal, um alle zugehörigen Sicherungen erneut zu lesen, und in Schritt 808 setzt er das gespeicherte Paritätsbit zurück, wie vorstehend in 7 beschrieben. 8th FIG. 12 illustrates another embodiment of the present invention in which the read-out for correcting a detected soft error may be performed once the latch error is generated. The comparator 90 receives in step 800 a signal of a parity bit tilt caused by a soft error, and then passes an error signal to a nearby detector. The detector then sends a command to a signal generator in step 802 to reset the latch block. In this case, the signal generator does not wait for an additional trigger but sends immediately in step 804 a signal that resets all latches in the block. In step 806 it sends another signal to reread all related fuses, and in step 808 it resets the stored parity bit, as in FIG 7 described.

Weitere Ausführungsbeispiele der vorliegenden Erfindung umfassen das Durchführen einer Korrekturauslesung im ersten Moment nach der Fehlererzeugung, wenn die Gruppe von Bauelementen, die das fehlerhafte Latch enthalten, in Ruhe ist. Dies ist in 9 dargestellt, deren erster Schritt derselbe wie in den 7 und 8 ist. Nachdem ein Detektor ein Fehlersignal vom Vergleicher 90 in Schritt 900 empfängt, wird ein Signal in Schritt 902 zu einem Signalgenerator übertragen, wobei eine Latch-Rücksetzbedingung im fehlerhaften Sicherungsblock existiert. In Schritt 904 fragt der Signalgenerator die Schaltungsaktivität im Bereich des den fehlerhaften Sicherungsblock enthaltenden Chips ab. Wenn die Sicherungsblockschaltung in Ruhe gelangt, wird der Ruhezustand in Schritt 906 zum Signalgenerator weitergeleitet, was ihn auslöst, um ein Signal zum Zurücksetzen des Latch-Blocks in Schritt 908 zu liefern. In Schritt 910 sendet er ein Signal zum erneuten Lesen der zugehörigen Sicherungen. Schließlich wird das gespeicherte Paritätsbit in Schritt 912 zurückgesetzt. Die obige Prozedur wäre beispielsweise im Fall von Chips, die in Servern verwendet werden, nützlich, bei denen es erforderlich sein kann, einen kontinuierlichen Betrieb der Computerhardware für Monate oder Jahre sicherzustellen. Jegliche Datenfehler, die sich potentiell auf den Betrieb auswirken könnten, müssen folglich zweckmäßig korrigiert werden, um eine potentiell katastrophale Folge wie z.B. einen Systemzusammenbruch zu vermeiden. Die zweckmäßige Korrektur von Daten-Latches ist wiederum sicherer, wenn das Zurücksetzen durchgeführt wird, während die Schaltung ansonsten nicht beschäftigt ist.Further embodiments of the present invention include performing a correction reading at the first moment after fault generation when the group of devices containing the faulty latch is at rest. This is in 9 represented, whose first step is the same as in the 7 and 8th is. After a detector receives an error signal from the comparator 90 in step 900 receives, a signal in step 902 to a signal generator, with a latch reset condition existing in the failed save block. In step 904 the signal generator queries the circuit activity in the area of the chip containing the faulty fuse block. When the fuse block circuit goes to sleep, the idle state in step 906 passed to the signal generator, which triggers it to a signal to reset the latch block in step 908 to deliver. In step 910 It sends a signal to reread the associated fuses. Finally, the stored parity bit in step 912 reset. For example, the above procedure would be useful in the case of chips used in servers where it may be necessary to ensure continuous operation of the computer hardware for months or years. Any data errors that could potentially affect operation must therefore be appropriately corrected to avoid a potentially catastrophic consequence, such as a system crash. The proper correction of data latches is again safer if the reset is done while the circuit is otherwise busy.

In einem alternativen Ausführungsbeispiel könnte der Sicherungsblock gemäß einem periodischen Auffrischungszyklus, der in 10 gezeigt ist, erneut gelesen werden. Nachdem ein Detektor ein Fehlersignal vom Vergleicher 90 in Schritt 1010 empfängt, wird in Schritt 1012 eine Meldung zu einem Signalgenerator gesandt, um den fehlerhaften Latch-Block während einer anschließenden programmierten automatischen Auffrischungsoperation zurückzusetzen. In Schritt 1014 setzt der Signalgenerator während der Auffrischungsoperation alle Latches im fehlerhaften Block zurück. In Schritt 1016 folgt diesem, dass der Signalgenerator ein Signal zum erneuten Lesen zu allen zugehörigen Sicherungen des Latch-Blocks sendet, und ein Rücksetzen des gespeicherten Paritätsbits in Schritt 1018. Dies führt zu einem Latch-Rücksetzen, dessen Verzögerung vom Zeitpunkt der Fehlererzeugung durch die zeitliche Nähe des Softfehlerereignisses und der nächsten programmierten Auffrischung bestimmt ist.In an alternative embodiment, the fuse block could be updated according to a periodic refresh cycle, which is described in US Pat 10 shown is to be read again. After a detector receives an error signal from the comparator 90 in step 1010 receives is in step 1012 sent a message to a signal generator to reset the faulty latch block during a subsequent programmed automatic refresh operation. In step 1014 During the refresh operation, the signal generator resets all latches in the faulty block. In step 1016 This is followed by the signal generator sending a re-read signal to all associated fuses of the latch block and resetting the stored parity bit in step 1018 , This results in a latch reset whose delay from the time of error generation is determined by the timing of the soft error event and the next programmed refresh.

Für Fachleute ist zu erkennen, dass es möglich, aber weniger wahrscheinlich ist, dass mehr als ein Latch während eines Softfehlerereignisses simultan gekippt werden kann. Dies könnte beispielsweise während des Auftreffens eines Alphateilchens auftreten, bei dem die erzeugte Ladung groß genug sein könnte, um mehr als ein Latch zu beeinflussen. Wenn eine ungerade Anzahl von Latches gekippt werden würde, wäre der Effekt derselbe, als ob nur ein Latch gekippt werden würde, und ein Paritätsbitfehler würde registriert werden. Wenn jedoch exakt zwei (oder irgendeine gerade Anzahl von) Latches gekippt werden würden, dann würde sich das Ausgangssignal aus dem letzten Vergleicher im Sicherungsblock aus zwei (oder irgendeiner geraden Anzahl von) Latch-Störungen innerhalb des Blocks ergeben, deren Effekte einander aufheben würden, was zu keiner Änderung des Paritätsbits des Latch-Blocks und folglich keinem erkannten Fehler führen würde.For professionals is to realize that it is possible but less likely is that more than one latch during one Soft error event can be tilted simultaneously. This could, for example, during the Impact of an alpha particle occur in which the generated Charge big enough could be, to influence more than one latch. If an odd number would be dumped by latches, would be the Effect same as if only one latch would be tilted, and a parity bit error would be registered become. However, if exactly two (or any even number of) Latches would be tipped, then would the output signal from the last comparator in the fuse block out of two (or any even number of) latch faults within of the block whose effects would cancel each other out to no change of the parity bit of the latch block and consequently would result in no detected error.

Weitere Ausführungsbeispiele der vorliegenden Erfindung, die dieses potentielle Ereignis angehen können, umfassen eine Vielzahl von Latch-Ketten, die wie in den 11a und 11b gezeigt verschachtelt sind. Jede Kette umfasst eine Gruppe von Latches mit jeweiligen Vergleichern ähnlich der in 6 dargestellten. In einem bevorzugten Ausführungsbeispiel enthält jede Kette ihr eigenes Paritätsbit, das kippt, wenn ein einzelnes Latch innerhalb des Blocks einen Softfehler erleidet. Mit Bezug nun auf 11a ist eine Sicherungs-Latch-Schaltung 1100 gezeigt, die aus verschachtelten Latch-Blöcken 1110 und 1210 besteht. Der Verschachtelungsprozess ordnet das Latch 1112 des Latch-Blocks 1110 benachbart zum Latch 1212 des Blocks 1210 an. Außerdem sind die Latches 1112 und 1212 benachbart zu ihren jeweiligen Vergleichern 1114 und 1214 angeordnet. Es ist zu beachten, dass die physikalische Verschachtelung der Latch-Blöcke 1110 und 1210 nicht dazu dient, die zwei Blöcke elektrisch miteinander zu verbinden. Wie in 11a gezeigt, wird jedoch der Verschachtelungsprozess so durchgeführt, dass jedes Latch durch zwei benachbarte Latches physikalisch begrenzt ist, die beide zum entgegengesetzten Latch-Block gehören. Das Latch 1212 des Blocks 1210 ist somit beispielsweise durch die Latches 1112 und 1122, beide vom Block 1110, begrenzt. Wenn in einem Latch-Block ein einzelner Fehler erzeugt wird, wird das Blockparitätsbit (1180 oder 1280), wenn der Fehler auftritt, gekippt und zum Paritätsbitvergleicher (1190 bzw. 1290) herausgeführt. Eine zusätzliche Schaltung 1300, die mit dem Ausgang aus den zwei Latch-Blöcken verbunden ist, gibt einen Fehler an einen Detektor aus, wenn ein Paritätsbitkippen in einem Block erfasst wird. Mit erneutem Bezug auf 6 für den Fall eines Latch-Blocks mit einer einzelnen Kette, registriert das Paritätsbit keine Änderung, wenn ein großes Störungsereignis auftritt, das verursacht, dass zwei benachbarte Latches gleichzeitig kippen, und die zwei Softfehler bleiben unerkannt. Für den Fall von zwei verschachtelten Ketten, die in 11a gezeigt sind, werden jedoch, wenn ein Störungsereignis verursacht, dass irgendwelche zwei benachbarten Latches kippen, da die zwei benachbarten Latches nicht elektrisch verbunden sind, sondern sich vielmehr in separaten Latch-Blöcken befinden, die Fehler in separaten Latch-Ketten aufgezeichnet. Wenn ein Auftreffen von Strahlung Softfehler in benachbarten Blöcken 1112 und 1212 verursacht, erleiden folglich die Blöcke 1110 und 1210 ein einzelnes Latch-Kippen, das dann ein Paritätsbitkippen in jeder der jeweiligen Ketten verursachen würde. Wenn Fehler in drei benachbarten Latches erzeugt werden, erleidet ein Block eine einzelne Störung und der andere eine doppelte Störung. Die Kette, die die einzelne Störung registriert, erfährt ein Paritätsbitkippen, das in der Schaltung 1300 registriert wird, und kann verwendet werden, um ein Rücksetzen der Latch-Schaltung, einschließlich beider Ketten, zu erzeugen. Gemäß der obigen Anordnung würde ein Misslingen, einen Softfehler zu erkennen, eine Softfehlererzeugung in mindestens vier benachbarten (aufeinander folgenden) Latches erfordern. Im Fall der Fehlererzeugung in vier aufeinander folgenden Latches erfahren beide Ketten eine Störung von zwei Latches, denen es aus den vorher erörterten Gründen misslingt, ein Paritätsbitkippen zu erzeugen.Other embodiments of the present invention that can address this potential event include a plurality of latch chains, which, as shown in FIGS 11a and 11b are shown nested. Each chain includes a group of latches with respective comparators similar to those in 6 shown. In a preferred embodiment, each string contains its own parity bit which flips when a single latch within the block suffers a soft error. With reference now to 11a is a fuse latch circuit 1100 shown from nested latch blocks 1110 and 1210 consists. The nesting process orders the latch 1112 of the latch block 1110 adjacent to the latch 1212 of the block 1210 at. Besides, the latches are 1112 and 1212 adjacent to their respective comparators 1114 and 1214 arranged. It should be noted that the physical nesting of the latch blocks 1110 and 1210 does not serve to electrically connect the two blocks together. As in 11a however, the interleaving process is performed so that each latch is physically bounded by two adjacent latches, both of which belong to the opposite latch block. The latch 1212 of the block 1210 is thus for example by the latches 1112 and 1122 , both from the block 1110 , limited. If a single error is generated in a latch block, the block parity bit ( 1180 or 1280 ), when the error occurs, is dumped and parsed to the parity bit comparator ( 1190 respectively. 1290 ) led out. An additional circuit 1300 , which is connected to the output of the two latch blocks, outputs an error to a detector when a parity bit flip in a block is detected. With renewed reference to 6 in the case of a single-chain latch block, the parity bit does not register a change when a large disturb event occurs that causes two adjacent latches to simultaneously flip, and the two soft errors remain unrecognized. In the case of two nested chains, the in 11a however, if a fault event causes any two adjacent latches to flip, since the two adjacent latches are not electrically connected, but rather are in separate latch blocks, the faults are recorded in separate latch strings. When an impingement of radiation soft errors in adjacent blocks 1112 and 1212 caused, therefore, suffer the blocks 1110 and 1210 a single latch flip, which would then cause a parity bit flip in each of the respective chains. When faults are generated in three adjacent latches, one block suffers a single fault and the other a double fault. The chain registering the single error experiences a parity bit tilting in the circuit 1300 is registered and can be used to generate a reset of the latch circuit, including both chains. According to the above arrangement, failure to detect a soft error would require soft error generation in at least four adjacent (consecutive) latches. In the case of error generation in four consecutive latches, both chains experience interference with two latches that fail to produce parity bit butts for the reasons previously discussed.

11b stellt ein Ausführungsbeispiel dar, in dem die Schaltung 1350N verschachtelte Ketten umfasst. Die Ketten sind in einer regelmäßigen Weise verschachtelt, wobei sie eine Folge von physikalisch benachbarten Latches wie folgt vorsehen: Latch 1412 (und Vergleicher 1414) als erste in einer Reihe vom Latch-Block 1410; Latch 1512 (und Vergleicher 1514) als erste in einer Reihe vom Block 1510; Latch N12 (und Vergleicher N14) als erste in einer Reihe vom Block N10; Latch 1422 als zweites in einer Reihe vom Block 1410, Latch 1522 als zweites in einer Reihe vom Block 1510; und so weiter. Der Latch-Block 1410 endet mit einem Paritätsbit-Latch 1480 und einem Paritätsbitvergleicher 1490. Ebenso endet jeder Latch-Block mit seinem eigenen Paritätsbit-Latch (siehe 1580 und N80 in den Latch-Blöcken 1510 bzw. N10) und Paritätsbitvergleicher (1590 und N90 in den Latch-Blöcken 1510 bzw. N10). Irgendein Paritätsbitfehler wird in der Schaltung 1600 registriert. In der obigen Weise enthält eine beliebige gegebene Folge von N Latches in einer Linie Latches von allen N Ketten. Damit zwei Latches von derselben Kette gestört werden, müsste folglich ein Softfehlerereignis mindestens N+1 aufeinander folgende Latches umfassen. Im Fall einer großen Latch-Störung müssten ferner, damit die Schaltung 1600 der Sicherungs-Latch-Schaltung 1350 keine Paritätsbitfehler empfängt, alle Ketten eine Störung innerhalb zwei oder einer geraden Anzahl von Latches erleiden. Eine solche Bedingung wäre nur erfüllt, wenn 2N (oder ein ganzzahliges Vielfaches von 2N) aufeinander folgenden Latches einen Fehler erleiden würde. Im Fall von drei verschachtelten Ketten erfordert dies beispielsweise, dass exakt 6, 12, 18 usw. aufeinander folgende Latches gleichzeitig kippen, eine viel abwegigere Möglichkeit als die Störung von einem oder zwei aufeinander folgenden Latches. 11b illustrates an embodiment in which the circuit 1350N includes nested chains. The chains are nested in a regular fashion, providing a series of physically adjacent latches as follows: Latch 1412 (and comparator 1414 ) first in a row from the latch block 1410 ; latch 1512 (and comparator 1514 ) as the first in a row from the block 1510 ; Latch N12 (and comparator N14) first in a row from block N10; latch 1422 second in a row from the block 1410 , Latch 1522 second in a row from the block 1510 ; and so on. The latch block 1410 ends with a parity bit latch 1480 and a parity bit comparator 1490 , Likewise, each latch block ends with its own parity bit latch (see 1580 and N80 in the latch blocks 1510 or N10) and parity bit comparators ( 1590 and N90 in the latch blocks 1510 or N10). Any parity bit error will be in the circuit 1600 registered. In the above manner, any given sequence of N latches in a line contains latches from all N chains. Thus, to perturb two latches from the same chain, a soft error event would need to include at least N + 1 consecutive latches. In the case of a large latch fault would also need to allow the circuit 1600 the fuse latch circuit 1350 receives no parity bit errors, all chains suffer a disturbance within two or an even number of latches. Such a condition would only be met if 2N (or an integer multiple of 2N) would fail one successive latches. For example, in the case of three nested chains, this requires exactly 6 . 12 . 18 etc. tilting successive latches simultaneously, a much more outlandish possibility than interfering with one or two consecutive latches.

Die Ausführungsbeispiele von Bauelementen und Verfahren zur automatischen Erkennung und Korrektur von Softfehlern in Latches wurden beschrieben. In der vorangehenden Beschreibung sind für Erläuterungszwecke zahlreiche spezielle Details dargelegt, um für ein gründliches Verständnis der vorliegenden Erfindung zu sorgen. Es ist jedoch für einen Fachmann zu erkennen, dass die vorliegende Erfindung ohne diese speziellen Details ausgeführt werden kann. Ferner kann ein Fachmann leicht erkennen, dass die speziellen Folgen, in denen die Verfahren dargestellt sind und durchgeführt werden, erläuternd sind und in Erwägung gezogen wird, dass die Folgen verändert werden können und dennoch innerhalb des Gedankens und Schutzbereichs der vorliegenden Erfindung bleiben.The embodiments of components and methods for automatic detection and correction Soft errors in latches have been described. In the preceding Description are for Explanation purposes Numerous specific details set out for a thorough understanding of the present Invention to provide. However, it will be apparent to one skilled in the art that the present invention be carried out without these specific details can. Furthermore, one skilled in the art can easily recognize that the specific ones Consequences in which the procedures are presented and carried out, illustrative are and are under consideration is drawn that the consequences can be changed and nevertheless within the spirit and scope of the present Invention remain.

In der vorangehenden ausführlichen Beschreibung wurden Bauelemente und Verfahren gemäß Ausführungsbeispielen der vorliegenden Erfindung mit Bezug auf spezielle beispielhafte Ausführungsbeispiele beschrieben. Folglich sollen die vorliegende Beschreibung und die Figuren vielmehr als erläuternd als einschränkend betrachtet werden. Der Schutzbereich der Erfindung soll durch die hier beigefügten Ansprüche und durch ihre Äquivalente definiert sein.In the previous detailed Description has been made of components and methods according to embodiments of the present invention with reference to specific exemplary embodiments described. Consequently, the present description and the Figures rather than illustrative as limiting to be viewed as. The scope of the invention is intended by the attached here claims and by their equivalents be defined.

ZusammenfassungSummary

Eine Schaltung und ein Verfahren zum Erkennen von Softfehlern, die in Latches erzeugt werden. Ein beispielhaftes Ausführungsbeispiel einer Schaltung umfasst einen Block von verketteten Latches, wobei jedes Latch einen Vergleicher aufweist, wobei ein Ausgangssignal aus dem letzten Latch-Vergleicher ein Paritätsbit für den Latch-Block darstellt. Die Schaltung umfasst ferner ein Latch-Element zum Speichern des Blockparitätsbits und einen Vergleicher für das Blockparitätsbit und das gespeicherte Paritätsbit. Ein Latch-Softfehler wird durch Überwachen eines Ausgangssignals aus dem Paritätsbitvergleicher erkannt, welches einen Fehler signalisiert, wenn das Latch-Block-Paritätsbit den Zustand ändert.A Circuit and method for detecting soft errors that occur in Latches are generated. An exemplary embodiment of a circuit comprises a block of linked latches, each latch having one Comparator, wherein an output signal from the last latch comparator a parity bit for the Latch block represents. The circuit further includes a latch for storage the block parity bit and a comparator for the block parity bit and the stored parity bit. A latch soft error is detected by monitoring an output signal from the parity bit comparator detected which indicates an error if the latch block parity bit is the State changes.

Claims

Latch block with: (a) a variety of linked latch units, each latch unit being a latch and a comparator; (b) a parity bit latch, that with the comparator of the last of the multitude of chained ones Latch units connected; and (c) a parity bit comparator in conjunction with the parity bit latch and with the comparator of the last of the plurality of latch units.

The circuit of claim 1, wherein each latch unit further comprising a fuse connected to the latch within the latch unit connected is.

The circuit of claim 2, wherein the comparator is designed according to a XOR logic functionality to work.

The circuit of claim 2, wherein each latch has a Reset node includes, which is connected to a transistor, with a fuse of the latch is in series.

The circuit of claim 2, wherein the parity bit latch a parity bit stores, indicating whether an odd or even number of backups within of the latch is blown.

The circuit of claim 1, wherein the parity bit comparator in the case of a change of the parity bit or the parity bit latch tilts.

The circuit of claim 2, wherein the parity bit comparator in the case of a change of the parity bit or the parity bit latch tilts.

The circuit of claim 6, wherein the plurality of latches comprise a plurality of N interleaved strings of latches, such that after a single hitting event, a parity bit flip after any number other than a multiple of 2N of simultaneous latches within the latches. Blocks occurs, with the same timely latch errors are distributed as multiples of two latch errors in each of N blocks.

The circuit of claim 7, wherein the plurality of successive latch units nested a variety of N Chains of latch units so that after a single landing event, a parity bit will tip over after any number except a multiple of 2N of concurrent latch errors within the latch block occurs, with the simultaneous latch error as multiples of two latch errors in each of N blocks are.

Circuit with: (a) a latch block with a Variety of successive latch units, each latch unit a latch and a comparator; (b) a parity bit latch, that with the comparator of a last of the plurality of chained ones Latch units connected; (c) a parity bit comparator in conjunction with the parity bit latch and with the comparator of the last of the plurality of latch units; (D) a detector connected to the output of the parity bit comparator is; and (e) a signal generating device connected to the detector wherein signals for resetting the latch block at the detection of parity bit tipping be generated.

The circuit of claim 9, wherein each latch unit further comprising a fuse element connected to the latch within the latch unit is connected.

The circuit of claim 9, wherein the plurality of successive latch units nested a variety of N Chains of latch units so that after a single landing event, a parity bit will tip over after any number except a multiple of 2N of concurrent latch errors within of the latch block occurs, with the multiple of 2N concurrent Latch errors as a multiple of two latch errors in each of N blocks is distributed.

The circuit of claim 10, wherein the plurality of successive latch units nested a variety of N Chains of latch units include, so that a parity bit butts after any number except a multiple of 2N of concurrent latch errors within of the latch block, where the multiple of 2N is of simultaneous Latch errors as a multiple of two latch errors in each of N blocks is distributed.

Method for automatic detection of latch soft errors in a latch block, comprising: (a) arranging a series of Latch units, each latch unit comprising a latch and a comparator, such that a comparator of at least one latch unit provides an input signal from a comparator of a preceding latch unit and an input signal from their associated Latch receives; (b) Monitor an output signal of a comparator of a last latch unit using a parity bit comparator; (c) Monitor an output signal of a latch used to store the output signal the comparator of the last latch unit is used under Using the parity bit comparator; and (D) Detecting a parity bit tilt by receiving a change the output of the parity bit comparator.

The method of claim 14, further comprising: (A) Send a message indicating a parity bit flip to a Signal generator; (b) sending a signal to reset the latch to a default value in response to the message; (C) Reset to default for storing the output signal of the comparator of the last one Latch unit used latches; and (d) rereading all fuses associated with the latch units.

The method of claim 14, further comprising: (A) Notifying a signal generator of a latch reset condition; (b) queries the activity in the circuit block associated with the fuse block; (C) Receiving a sleep signal from one of the backup blocks associated circuitry; (d) sending a signal to reset the latch to a default value; (e) Reset the to save the output signal of the comparator of the last latch unit used latch; and (f) re-reading all of the latches assigned Fuses.

The method of claim 15, wherein the signal generator a signal to reset of the latch immediately after receiving a parity bit toggle message sends.