Die
Erfindung betrifft einen integrierten Halbleiterspeicher, bei dem
ein Programmierzustand mittels eines programmierbaren Elements programmierbar
ist.The
The invention relates to an integrated semiconductor memory in which
a programming state programmable by means of a programmable element
is.
1 zeigt
einen integrierten Halbleiterspeicher 1000 mit einem Speicherzellenfeld 100,
in dem Speicherzellen SZ entlang von Wortleitungen WL und Bitleitungen
BL angeordnet sind. Im Falle eines DRAM (Dynamic Random Access Memory)-Halbleiterspeichers
umfasst eine Speicherzelle SZ einen Auswahltransistor AT und einen
Speicherkondensator SC. Des Weiteren umfasst der integrierte Halbleiterspeicher
eine Steuerschaltung 500 mit einem Steueranschluss S500
zum Anlegen von Kommandosignalen zur Steuerung eines Lese- oder
Schreibzugriffs auf eine Speicherzelle des Speicherzellenfeldes 100.
Ein Adressanschluss A400 zum Anlegen eines Adresssignals ADS, das
eine Wortleitungsadresse WLA und eine Bitleitungsadresse BLA enthält, ist mit
einem Adressregister 400 verbunden. In dem Adressregister 400 wird
die an den Adressanschluss A400 angelegte Adresse zwischengespeichert.
Das Adressregister 400 ist mit einem Zeilendecoder 300 zur
Auswahl einer Wortleitung verbunden. Des Weiteren ist an das Adressregister 400 ein
Spaltendecoder 200 zur Auswahl einer Bitleitung angeschlossen. 1 shows an integrated semiconductor memory 1000 with a memory cell array 100 in which memory cells SZ are arranged along word lines WL and bit lines BL. In the case of a DRAM (Dynamic Random Access Memory) semiconductor memory, a memory cell SZ comprises a selection transistor AT and a storage capacitor SC. Furthermore, the integrated semiconductor memory comprises a control circuit 500 with a control terminal S500 for applying command signals for controlling a read or write access to a memory cell of the memory cell array 100 , An address terminal A400 for applying an address signal ADS including a word line address WLA and a bit line address BLA is provided with an address register 400 connected. In the address register 400 the address applied to the address port A400 is latched. The address register 400 is with a row decoder 300 connected to select a word line. Furthermore, to the address register 400 a column decoder 200 connected to the selection of a bit line.
Bei
einem Lesezugriff auf eine Speicherzelle des integrierten Halbleiterspeichers
wird an den Steueranschluss 5500 ein Lesekommando RD angelegt.
Des Weiteren wird an den Adressanschluss A400 ein Adresssignal ADS
angelegt. Das Adresssignal ADS wird in dem Adressregister 400 zwischengespeichert.
Eine Wortleitungsadresse WLA der Adresse ADS wird dem Zeilendecoder 300 zugeführt. In
Abhängigkeit
von der Wortleitungsadresse WLA wählt der Zeilendecoder eine
der Wortleitungen WL des Speicherzellenfeldes 100 für den Lesezugriff aus.
Die Steuerschaltung 500 steuert die ausgewählte Wortleitung
mit einem hohen Potenzial an, so dass die Auswahltransistoren entlang
der ausgewählten Wortleitung
leitend gesteuert werden. Die Bitleitungsadresse BLA der Adresse
ADS wird dem Spaltendecoder 200 zugeführt, der entsprechend der Bitleitungsadresse
eine der Bitleitungen des Speicherzellenfeldes 100 für den Lesezugriff
auswählt.
Somit ist die am Kreuzungspunkt der ausgewählten Wort- und Bitleitung
angeordnete Speicherzelle für
den Leezugriff ausgewählt.
In Abhängigkeit
von der in dem Speicherkondensator SC der ausgewählten Speicherzelle gespeicherten
Ladung stellt sich auf der Bitleitung BL eine Potenzialänderung
ein, die von einem in 1 nicht dargestellten Leseverstärker verstärkt und
als Datum D einem Datenanschluss D100 zugeführt wird.In a read access to a memory cell of the integrated semiconductor memory is connected to the control terminal 5500 a read command RD created. Furthermore, an address signal ADS is applied to the address terminal A400. The address signal ADS is in the address register 400 cached. A word line address WLA of the address ADS is sent to the row decoder 300 fed. Depending on the word line address WLA, the row decoder selects one of the word lines WL of the memory cell array 100 for read access. The control circuit 500 drives the selected word line to a high potential so that the selection transistors along the selected word line are conductively controlled. The bit line address BLA of the address ADS becomes the column decoder 200 supplied corresponding to the bit line address of one of the bit lines of the memory cell array 100 selects for read access. Thus, the Lee access memory cell located at the intersection of the selected word and bit lines is selected. Depending on the charge stored in the storage capacitor SC of the selected memory cell, a potential change occurs on the bit line BL, which changes from an in 1 amplifier, not shown, amplified and supplied as data D a data terminal D100.
Die
Zeilen- und Spaltendecoder 300 und 200 umfassen
Speichereinheiten SE1 und SE2, in denen Adressen von fehlerhaften
Wort- und Bitleitungen abgespeichert sind. Wenn an den Adressanschluss A400
eine Wortleitungsadresse WLA einer fehlerhaften Wortleitung beziehungsweise
eine Bitleitungsadresse BLA einer fehlerhaften Bitleitung angelegt wird,
vergleicht der Zeilendecoder beziehungsweise der Spaltendecoder
zunächst
die angelegte Wortleitungs- beziehungsweise Bitleitungsadresse mit
den in den Speichereinheiten SE1 und SE2 gespeicherten Wortleitungs-
und Bitleitungsadressen fehlerhafter Wort- und Bitleitungen. Wenn
eine fehlerhafte Wort- oder Bitleitung ausgewählt ist, wählt der Zeilen- beziehungsweise
der Spaltendecoder in dem Speicherzellenfeld 100 eine redundante Wortleitung
WLr beziehungsweise eine redundante Bitleitung BLr aus. Anstelle
eines Zugriffs auf die Speicherzelle SZ, die entlang einer fehlerhaften
Wort- oder Bitleitung angeordnet ist, erfolgt in diesem Falle ein
Zugriff auf eine redundante Speicherzelle SZr, die an die redundante Wortleitung
WLr beziehungsweise an die redundante Bitleitung BLr angeschlossen
ist.The row and column decoders 300 and 200 include memory units SE1 and SE2 in which addresses of erroneous word and bit lines are stored. When a word line address WLA of a defective word line or a bit line address BLA of a defective bit line is applied to the address terminal A400, the row decoder first compares the applied word line or bit line address with the word line and bit line addresses of erroneous word lines stored in the memory units SE1 and SE2. and bitlines. If a faulty word or bit line is selected, the row decoder selects in the memory cell array 100 a redundant word line WLr or a redundant bit line BLr. Instead of accessing the memory cell SZ, which is arranged along a faulty word or bit line, access is made in this case to a redundant memory cell SZr which is connected to the redundant word line WLr or to the redundant bit line BLr.
2A zeigt
eine der Speichereinheiten SE1 beziehungsweise SE2, die in der Schaltung
des Zeilendecoders 300 beziehungsweise des Spaltendecoders 200 integriert
sind. Die Speichereinheit umfasst eine Programmierschaltung P mit
einem programmierbaren Element E, wobei die Programmierschaltung
P mit einer Speicherschaltung ST verbunden ist. Die Speicherschaltung
ST ist als ein Latch ausgeführt
und umfasst zwei in Reihe geschaltete Inverter INV1 und INV2, wobei
ein Ausgangsanschluss des Inverters INV2 über eine Rückkopplung auf einen Eingangsanschluss
des Inverters INV1 rückgekoppelt
ist. 2A shows one of the memory units SE1 and SE2, respectively, in the circuit of the row decoder 300 or the column decoder 200 are integrated. The memory unit comprises a programming circuit P with a programmable element E, wherein the programming circuit P is connected to a memory circuit ST. The memory circuit ST is implemented as a latch and comprises two series-connected inverters INV1 and INV2, wherein an output terminal of the inverter INV2 is fed back via feedback to an input terminal of the inverter INV1.
2B zeigt
eine Schaltungsanordnung der Programmierschaltung P. Ein Transistor
T1 mit einem Steueranschluss zum Anlegen eines Steuersignals PCH
ist zwischen einen Versorgungsspannungsanschluss zum Anlegen einer
Versorgungsspannung VDD und einen Knoten K, der mit der Speicherschaltung
ST verbunden ist, geschaltet. Eine Reihenschaltung aus einem weiteren
Transistor T2, der von einem Steuersignal SET angesteuert wird,
und dem programmierbaren Element E ist zwischen den Knoten K und
einen Bezugsspannungsanschluss VSS geschaltet. 2 B shows a circuit arrangement of the programming circuit P. A transistor T1 having a control terminal for applying a control signal PCH is connected between a supply voltage terminal for applying a supply voltage VDD and a node K connected to the storage circuit ST. A series connection of a further transistor T2, which is controlled by a control signal SET, and the programmable element E is connected between the node K and a reference voltage terminal VSS.
Zum
Auslesen des Programmierzustands des programmierbaren Elements E,
das beispielsweise als eine Schmelzsicherung ausgebildet ist, wird
zunächst
der Transistor T1 durch das Steuersignal PCH leitend gesteuert und
der Transistor T2 durch das Steuersignal SET gesperrt gesteuert. Während einer
derartigen Initialisierungsphase lädt sich der Knoten K auf ein
hohes Potenzial auf. Nachfolgend wird der Transistor T1 gesperrt
betrieben und der Transistor T2 leitend gesteuert. Bei einer nicht durchtrennten
(nicht geblasenen) Schmelzsicherung E fließt die Ladung zum Anschluss
für das
Bezugsspannungspotenzial VSS ab, so dass am Knoten K ein niedriges
Potenzial, das einem Datum mit dem Zustand "0" entspricht,
erzeugt wird. Wenn die Schmelzsicherung E hingegen durchtrennt (geblasen)
ist, fließt
die Ladung am Knoten K nicht über
die Reihenschaltung aus dem Transistor T2 und dem programmierbaren
Element E zum Bezugsspannungsanschluss ab. Das hohe Potenzial am
Knoten K bleibt in diesem Fall erhalten und wird als Datum mit dem
Zustand "1" in der Speicherschaltung
ST gespeichert.For reading out the programming state of the programmable element E, which is designed, for example, as a fuse, first the transistor T1 is controlled by the control signal PCH conductively and the transistor T2 is blocked by the control signal SET. During such an initialization phase, the node K charges to a high potential. Subsequently, the transistor T1 is operated disabled and the transistor T2 is turned on. Not one cut (not blown) Fuse E flows from the charge to the terminal for the reference voltage potential VSS, so that at node K, a low potential corresponding to a date with the state "0" is generated. On the other hand, when the fuse E is cut (blown), the charge at the node K does not flow through the series connection of the transistor T2 and the programmable element E to the reference voltage terminal. The high potential at the node K is maintained in this case and is stored as a data with the state "1" in the memory circuit ST.
Beim
Testen des integrierten Halbleiterspeichers werden die Adressen
von fehlerhaften Wort- und Bitleitungen durch Programmierung der
programmierbaren Elemente E der Speichereinheiten SE1 und SE2 in
die Speichereinheiten einprogrammiert. Nach einem Hochfahren (power
up) des Halbleiterspeichers, bei dem der Speicher zum Durchführen von
Lese- und Schreibzugriffen initialisiert wird, werden die Programmierschaltungen
P ausgelesen. Die ausgelesenen Programmierzustände werden in dem Latch ST
zwischengespeichert. Durch Alpha-Teilchen, die aus einem Gehäuse des
integrierten Halbleiterspeichers austreten, beziehungsweise durch
Neutroneneinfluss kann allerdings der Zustand des Latches, am Ausgangsanschluss
AS der Speicherschaltung ST verfälscht
werden. Bei einer derartigen Verfälschung entsteht am Ausgangsanschluss AS
statt einem Datensignal mit einem Zustand "0" ein Zustand "1" beziehungsweise statt einem Zustand "1" ein Zustand "0".
Dies kann zu einer Fehlfunktion des integrierten Halbleiterspeichers
führen,
die so lange anhält,
bis die Spannungsversorgung ausge schaltet und wieder eingeschaltet
wird. Beim Einschalten wird der in den Programmierschaltungen P abgespeicherte
Programmierzustand dann erneut ausgewertet.At the
Testing the integrated semiconductor memory become the addresses
of faulty word and bit lines by programming the
programmable elements E of the memory units SE1 and SE2 in
programmed in the storage units. After a startup (power
up) of the semiconductor memory, wherein the memory for performing
Read and write accesses are initialized, the programming circuits
P read out. The read program states are stored in the latch ST
cached. By alpha particles coming from a housing of the
emerge integrated semiconductor memory, or by
Neutron influence, however, the state of the latch, at the output terminal
AS of the memory circuit ST falsified
become. With such a falsification occurs at the output terminal AS
instead of a data signal with a state "0" a state "1" or instead of a state "1" a state "0".
This may cause malfunction of the integrated semiconductor memory
to lead,
that lasts so long
until the power supply switches off and on again
becomes. When switching the stored in the programming circuits P is
Programming state then evaluated again.
Um
zu vermeiden, dass es zu Fehlfunktionen kommt, wenn sich der Zustand
am Ausgangsanschluss AS der Speicherschaltung ST in Folge von Alpha-Teilchen
oder Neutronen geändert
hat, besteht die Möglichkeit,
die Speichereinheiten SE1 und SE2 des Zeilen- und Spaltendecoders
gelegentlich auszulesen.Around
To avoid that it malfunctions when the condition
at the output terminal AS of the memory circuit ST as a result of alpha particles
or neutrons changed
has the possibility
the memory units SE1 and SE2 of the row and column decoder
occasionally read out.
Da
bei einem integrierten Halbleiterspeicher die überwiegende Mehrzahl der programmierbaren Elemente
E nicht geblasen ist und somit am Ausgangsanschluss AS der Speicherschaltungen
ST ein Datum mit dem Zustand "0" anliegt, wird das
Potenzial am Ausgangsanschluss AS zunächst während der Initialisierungsphase
auf den Zustand "1" aufgeladen und beim
eigentlichen Auslesevorgang des programmierbaren Elements E wieder
auf den Zustand "0" umgeladen. Das Potenzial
am Ausgangsanschluss AS der Speicherschaltung ST wird somit bei
der Mehrzahl der Speichereinheiten zweimal umgeladen. Dadurch steigt
der Strombedarf des integrierten Halbleiterspeichers an. Es ist
daher erwünscht,
dass die Speichereinheiten nur dann erneut ausgelesen werden, wenn
eine Verfälschung
des Ausgangszustands vorliegt.There
in an integrated semiconductor memory, the vast majority of programmable elements
E is not blown, and thus at the output terminal AS of the memory circuits
ST is a date with the state "0", the
Potential at the output terminal AS initially during the initialization phase
charged to the state "1" and at
actual read operation of the programmable element E again
reloaded to the state "0". The potential
at the output terminal AS of the memory circuit ST is thus at
the majority of the storage units are reloaded twice. This increases
the power consumption of the integrated semiconductor memory. It is
therefore desirable
that the memory units are read out again only if
a falsification
the initial state is present.
Die
Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher
mit Programmierung eines Programmierzustands anzugeben, bei dem
eine Fehlfunktion aufgrund einer Veränderung des Programmierzustands
vermieden wird.The
The object of the present invention is an integrated semiconductor memory
with programming a programming state, in which
a malfunction due to a change in the programming state
is avoided.
Die
Aufgabe wird gelöst
durch einen integrierten Halbleiterspeicher zur Programmierung eines
Programmierzustandes, der mehrere erste Speichereinheiten zur Speicherung
jeweils eines ersten Datums mit einem ersten oder zweiten Zustand
mit jeweils einem Ausgangsanschluss zur Erzeugung des gespeicherten
ersten Datums und eine zweite Speichereinheit zur Speicherung eines
zweiten Datums mit einem ersten oder zweiten Zustand mit einem Ausgangsanschluss
zur Erzeugung des gespeicherten zweiten Datums aufweist. Des Weiteren
umfasst der integrierte Halbleiterspeicher eine Vergleichereinheit
mit mehreren ersten Eingangsanschlüssen zum Anlegen der ersten
Daten, mit einem zweiten Eingangsanschluss zum Anlegen des zweiten Datums
und einem Ausgangsanschluss zur Erzeugung eines Vergleichssignals,
wobei jeweils einer der mehreren ersten Eingangsanschlüsse der
Vergleichereinheit mit einem der Ausgangsanschlüsse der mehreren ersten Speichereinheiten
verbunden ist. Die Vergleichereinheit ist derart ausgebildet, dass
sie eine Anzahl der ersten Daten, die an den Ausgangsanschlüssen der
ersten Speichereinheiten jeweils mit dem ersten Zustand erzeugt
worden sind, feststellt und die festgestellte Anzahl mit dem Zustand
des zweiten Datums vergleicht und in Abhängigkeit von dem Vergleich
einen ersten oder zweiten Zustand des Vergleichssignals erzeugt.
Aus jeder der ersten Speichereinheiten ist das jeweilig gespeicherte
erste Datum in Abhängigkeit
von dem Zustand des Vergleichssignals auslesbar.The
Task is solved
by an integrated semiconductor memory for programming a
Programming state, the first multiple storage units for storage
each of a first date with a first or second state
each having an output terminal for generating the stored
first date and a second storage unit for storing a
second date with a first or second state with an output terminal
for generating the stored second date. Furthermore
The integrated semiconductor memory comprises a comparator unit
with several first input terminals for applying the first
Data, with a second input port for creating the second date
and an output terminal for generating a comparison signal,
wherein each one of the plurality of first input terminals of
Comparator unit with one of the output terminals of the plurality of first storage units
connected is. The comparator unit is designed such that
a number of the first data appearing at the output terminals of the
first memory units each generated with the first state
and the number determined with the state
of the second date and depending on the comparison
generates a first or second state of the comparison signal.
From each of the first storage units is the respective stored
first date depending
readable from the state of the comparison signal.
Bei
einer Weiterbildung des integrierten Halbleiterspeichers ist das
in der zweiten Speichereinheit gespeicherte Datum aus der zweiten
Speichereinheit in Abhängigkeit
von dem Zustand des Vergleichssignals auslesbar.at
a development of the integrated semiconductor memory is the
Date stored in the second storage unit from the second
Storage unit in dependence
readable from the state of the comparison signal.
Bei
einer anderen Ausführungsform
umfasst der integrierte Halbleiterspeicher eine Steuerschaltung
zur Erzeugung eines Steuersignals. Jede der ersten Speichereinheiten
weist einen Steueranschluss zum Anlegen des Steuersignals auf. Des Weiteren
ist jede der ersten Speichereinheiten derart ausgebildet, dass bei
einer Ansteuerung des jeweiligen Steueranschlusses der ersten Speichereinheiten mit
dem Steuersignal der Zustand des ersten Datums, der in der jeweiligen
der ersten Speichereinheiten abgespeichert ist, an dem jeweiligen
Ausgangsanschluss der ersten Speichereinheiten erzeugt wird. Die
Steuerschaltung ist derart ausgebildet, dass sie in Abhängigkeit
von dem Zustand des Vergleichssignals mindestens eine der ersten
Speichereinheiten zum Auslesen des in der mindestens einen der ersten
Speichereinheiten gespeicherten Zustands des ersten Datums mit dem
Steuersignal ansteuert.In another embodiment, the integrated semiconductor memory comprises a control circuit for generating a control signal. Each of the first memory units has a control terminal for applying the control signal. Furthermore, each of the first memory units is embodied such that when the respective control terminal of the first memory unit is driven with the control signal, the state of the first Da tums stored in the respective one of the first storage units is generated at the respective output terminal of the first storage units. The control circuit is designed such that, depending on the state of the comparison signal, it actuates at least one of the first memory units for reading out the state of the first datum stored in the at least one of the first memory units with the control signal.
In
einer bevorzugten Ausführungsform
ist die Steuerschaltung ferner derart ausgebildet, dass sie in Abhängigkeit
von dem Zustand des Vergleichssignals die zweite Speichereinheit
zum Auslesen des zweiten Datums mit dem Steuersignal ansteuert.In
a preferred embodiment
the control circuit is further designed such that it depends on
from the state of the comparison signal, the second storage unit
to read out the second date with the control signal.
Gemäß einem
weiteren Merkmal des integrierten Halbleiterspeichers weist jede
der ersten Speichereinheiten eine programmierbare Schaltungseinheit,
in die ein Programmierzustand einprogrammierbar ist, und einen Ausgangsanschluss
zur Erzeugung eines Programmierzustandssignals in Abhängigkeit
von dem einprogrammierten Programmierzustand auf. Jede der ersten
Speichereinheiten weist des Weiteren eine Speicherschaltung zur
Speicherung eines ersten oder zweiten Speicherzustands mit einem
Eingangsanschluss zum Anlegen eines Eingangssignals und einem Ausgangsanschluss
zur Erzeugung eines der ersten Daten auf. Der Ausgangsanschluss
der programmierbaren Schaltungseinheit ist mit dem Eingangsanschluss
der Speicherschaltung verbunden. Die Speicherschaltung ist derart
ausgebildet, dass nach einer Ansteuerung des Eingangsanschlusses
der Speicherschaltung mit dem Programmierzustandssignal der erste
oder zweite Speicherzustand in der Speicherschaltung speicherbar
ist.According to one
another feature of the integrated semiconductor memory is shown by each
the first memory units a programmable circuit unit,
in which a programming state is programmable, and an output terminal
for generating a programming state signal in dependence
from the programmed programming state. Each of the first
Memory units further includes a memory circuit
Storing a first or second memory state with a
Input terminal for applying an input signal and an output terminal
to generate one of the first data. The output terminal
the programmable circuit unit is connected to the input terminal
connected to the memory circuit. The memory circuit is such
designed such that after driving the input terminal
the memory circuit with the programming state signal of the first
or second memory state in the memory circuit storable
is.
Bei
einer anderen Ausführungsform
des integrierten Halbleiterspeichers weist die Speicherschaltung
eine erste Inverterschaltung und eine zweite Inverterschaltung auf,
die jeweils zwischen einen ersten Versorgungsspannungsanschluss
und einen zweiten Versorgungsspannungsanschluss geschaltet sind.
Die erste und zweite Inverterschaltung ist in einer Reihenschaltung
zwischen den Eingangsanschluss der Speicherschaltung und den Ausgangsanschluss
der Speicherschaltung geschaltet. Der Ausgangsanschluss der Speicherschaltung
ist auf den Eingangsanschluss der Speicherschaltung rückgekoppelt.at
another embodiment
of the integrated semiconductor memory has the memory circuit
a first inverter circuit and a second inverter circuit,
each between a first supply voltage terminal
and a second supply voltage terminal are connected.
The first and second inverter circuits are connected in series
between the input terminal of the memory circuit and the output terminal
the memory circuit switched. The output terminal of the memory circuit
is fed back to the input terminal of the memory circuit.
Gemäß einer
weiteren Ausgestaltungsform des integrierten Halbleiterspeichers
umfasst die erste Inverterschaltung einen ersten Transistor mit
einem Steueranschluss und einen zweiten Transistor mit einem Steueranschluss.
Der erste Transistor der ersten Inverterschaltung ist zwischen den
ersten Versorgungsspannungsanschluss und einen Ausgangsanschluss
der ersten Inverterschaltung geschaltet. Der Steueranschluss des
ersten Transistors der ersten Inverterschaltung ist mit dem Ausgangsanschluss der
programmierbaren Schaltungseinheit verbunden. Des Weiteren ist der
zweite Transistor der ersten Inverterschaltung zwischen den zweiten
Versorgungsspannungsanschluss und den Ausgangsanschluss der ersten
Inverterschaltung geschaltet. Der Steueranschluss des zweiten Transistors
der ersten Inverterschaltung ist mit dem Ausgangsanschluss der programmierbaren
Schaltungseinheit verbunden.According to one
Another embodiment of the integrated semiconductor memory
The first inverter circuit comprises a first transistor
a control terminal and a second transistor having a control terminal.
The first transistor of the first inverter circuit is between the
first supply voltage terminal and an output terminal
the first inverter circuit switched. The control terminal of the
first transistor of the first inverter circuit is connected to the output terminal of
programmable circuit unit connected. Furthermore, the
second transistor of the first inverter circuit between the second
Supply voltage terminal and the output terminal of the first
Inverter switched. The control terminal of the second transistor
the first inverter circuit is connected to the output terminal of the programmable
Circuit unit connected.
Eine
weitere Ausgestaltungsform sieht vor, dass die zweite Inverterschaltung
einen aktivierbaren Inverter mit einem Steueranschluss zum Anlegen
eines ersten Aktivierungssignals zum Aktivieren des aktivierbaren
Inverters umfasst. Der aktivierbare Inverter ist eingangsseitig
mit dem Ausgangsan schluss der ersten Inverterschaltung verbunden.
Des Weiteren ist der aktivierbare Inverter ausgangsseitig mit dem
Ausgangsanschluss der jeweiligen ersten Speichereinheit verbunden.A
Another embodiment provides that the second inverter circuit
an activatable inverter with a control connection for application
a first activation signal for activating the activatable
Inverters includes. The activatable inverter is input side
connected to the output terminal of the first inverter circuit.
Furthermore, the activatable inverter is the output side with the
Output terminal of the respective first memory unit connected.
Gemäß einer
weiteren Ausführungsform
umfasst die zweite Speichereinheit die programmierbare Schaltungseinheit
und die Speicherschaltung.According to one
another embodiment
the second memory unit comprises the programmable circuit unit
and the memory circuit.
Eine
andere Ausführungsform
des integrierten Halbleiterspeichers sieht vor, dass die Vergleichereinheit
eine erste Vergleicherschaltung zur Erzeugung eines ersten Vergleichssignals
und eine zweite Vergleicherschaltung zur Erzeugung des Ausgangssignals
der Vergleichereinheit umfasst. Das erste Vergleichssignal wird
der zweiten Speicherschaltung eingangsseitig zugeführt. Das
zweite Datum ist in der zweiten Speicherschaltung in Abhängigkeit
von dem Vergleichssignal speicherbar. Der zweiten Vergleicherschaltung
werden das in der zweiten Speicherschaltung gespeicherte zweite
Datum und das erste Vergleichssignal eingangsseitig zugeführt.A
other embodiment
of the integrated semiconductor memory provides that the comparator unit
a first comparator circuit for generating a first comparison signal
and a second comparator circuit for generating the output signal
the comparator unit comprises. The first comparison signal is
the second memory circuit supplied on the input side. The
second date is dependent on the second memory circuit
storable from the comparison signal. The second comparator circuit
are stored in the second memory circuit second
Date and the first comparison signal supplied on the input side.
In
einer bevorzugten Ausführungsform
ist die zweite Speichereinheit als eine Kippschaltung mit einem
Eingangsanschluss zum Anlegen des ersten Vergleichssignals und mit
einem Steueranschluss zum Anlegen des zweiten Aktivierungssignals
ausgebildet. Die Kippschaltung ist des Weiteren derart ausgebildet,
dass bei einer Ansteuerung des Steueranschlusses der Kippschaltung
mit dem zweiten Aktivierungssignal das zweite Datum in der Kippschaltung
in Abhängigkeit
von einem Zustand des ersten Vergleichssignals gespeichert wird.In
a preferred embodiment
is the second memory unit as a flip-flop with a
Input terminal for applying the first comparison signal and with
a control terminal for applying the second activation signal
educated. The flip-flop is further designed such
that in a control of the control terminal of the flip-flop
with the second activation signal the second date in the flip-flop
dependent on
is stored by a state of the first comparison signal.
Gemäß einer
weiteren Ausführungsform
des integrierten Halbleiterspeichers ist ein Speicherzellenfeld
mit Speicherzel len, die entlang von Wortleitungen und Bitleitungen
angeordnet sind, vorgesehen. Des Weiteren weist der integrierte
Halbleiterspeicher einen Adressanschluss zum Anlegen von Adressdaten
auf, denen jeweils eine der Wort- und Bitleitungen zugeordnet ist.
Darüber
hinaus umfasst der Halbleiterspeicher eine Auswerteschaltung mit einer
ersten Eingangsseite zur Zuführung
der in den ersten Speichereinheiten gespeicherten ersten Daten,
eine zweite Eingangsseite zur Zuführung der an den Adressanschluss
angelegten Adressdaten und einen Ausgangsanschluss zur Erzeugung
eines Auswertesignals. Darüber
hinaus weist der integrierte Halbleiterspeicher eine Auswahlschaltung
zur Auswahl einer der Wort- oder Bitleitungen für einen Speicherzugriff auf
eine der Speicherzellen auf, die an die ausgewählte der Wort- und Bitleitungen
angeschlossen ist. Darüber
hinaus ist die Auswerteschaltung derart ausgebildet, dass sie die
Adressdaten mit den ersten Daten vergleicht und an dem Ausgangsanschluss
der Auswerteschaltung das Auswertesignal erzeugt, wenn die Auswerteschaltung
feststellt, dass die Adressdaten mit den ersten Daten übereinstimmen.
Die Auswahlschaltung ist ferner derart ausgebildet, dass sie eine
andere der Wort- und Bitleitungen als die den Adressdaten zugeordnete
Wort- und Bitleitung auswählt,
wenn die Auswahlschaltung mit dem Auswertesignal angesteuert wird.According to a further embodiment of the integrated semiconductor memory, a memory cell array with memory cells arranged along word lines and bit lines is provided. Furthermore, the integrated semiconductor memory has an address connection for applying address data, to each of which one of the word and Bit lines is assigned. In addition, the semiconductor memory comprises an evaluation circuit having a first input side for supplying the first data stored in the first memory units, a second input side for supplying the address data applied to the address terminal and an output terminal for generating an evaluation signal. In addition, the integrated semiconductor memory has a selection circuit for selecting one of the word or bit lines for memory access to one of the memory cells connected to the selected one of the word and bit lines. In addition, the evaluation circuit is designed such that it compares the address data with the first data and generates the evaluation signal at the output terminal of the evaluation circuit when the evaluation circuit determines that the address data matches the first data. The selection circuit is further configured to select a different one of the word and bit lines than the word and bit lines associated with the address data when the selection circuit is driven by the evaluation signal.
Weitere
Ausführungsformen
des integrierten Halbleiterspeichers sind den Unteransprüchen zu entnehmen.Further
embodiments
of the integrated semiconductor memory can be found in the dependent claims.
Die
Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele
der vorliegenden Erfindung zeigen, näher erläutert.The
Invention will be described below with reference to figures, the embodiments
of the present invention, explained in more detail.
Es
zeigen:It
demonstrate:
1 einen
integrierten Halbleiterspeicher mit Programmierung eines Programmierzustands, 1 an integrated semiconductor memory with programming of a programming state,
2A eine
Speichereinheit zur Speicherung eines Programmierzustands, 2A a memory unit for storing a programming state,
2B eine
Programmierschaltung zur Programmierung eines Programmierzustands, 2 B a programming circuit for programming a programming state,
3 eine
Ausführungsform
einer Schaltungsanordnung zur Detektion eines verfälschten Speicherzustands
einer Speichereinheit, 3 an embodiment of a circuit arrangement for detecting a corrupted memory state of a memory unit,
4 eine
weitere Ausführungsform
einer Schaltungsanordnung zur Detektion eines verfälschten
Speicherzustands einer Speichereinheit, 4 a further embodiment of a circuit arrangement for detecting a corrupted memory state of a memory unit,
5 eine
Schaltungsanordnung einer Speichereinheit zur Speicherung eines
Speicherzustands, 5 a circuit arrangement of a memory unit for storing a memory state,
6 ein
Signalzustandsdiagramm beim Auslesen eines Programmierzustands einer
programmierbaren Schaltungseinheit. 6 a signal state diagram in reading a programming state of a programmable circuit unit.
3 zeigt
die Steuerschaltung 500, sowie eine Schaltungsanordnung
für den
Zeilendecoder 300 beziehungsweise für den Spaltendecoder 200 der 1.
Die Decoderschaltungen 300 und 200 umfassen jeweils
mehrere Speichereinheiten 10a, ..., 10h, die jeweils
einen Steueranschluss S1 zum Anlegen eines Steuersignals PCH und
einen Steueranschluss S2 zum Anlegen eines Steuersignals SET aufweisen.
Ausgangsanschlüsse
A10a, ..., A10h der Speichereinheiten 10a, ..., 10h sind
mit Eingangsanschlüssen
EV1a, ..., EV1h einer Vergleichereinheit 40 verbunden.
Des Weiteren umfassen die Zeilen- und Spaltendeco der 300 und 200 jeweils
eine Speichereinheit 20 mit einem Steueranschluss S1 zum Anlegen
des Steuersignals PCH und einem Steueranschluss S2 zum Anlegen des
Steuersignals SET. Die Speichereinheit 20 entspricht in
ihrem Aufbau den Speichereinheiten 10a, ..., 10h.
Sie erzeugt an einem Ausgangsanschluss A20 ein Datum PD, das einem
Eingangsanschluss EV2 der Vergleichereinheit 40 zugeführt wird.
In Abhängigkeit
von dem Vergleich der Daten FLAT0, ..., FLAT7, die von den Speichereinheiten 10a,
..., 10h an ihren jeweiligen Ausgangsanschlüssen erzeugt
werden, und dem Zustand des Datums PD erzeugt die Vergleichereinheit 40 an
einem Ausgangsanschluss A40 ein Vergleichssignal ERS, das der Steuerschaltung 500 zugeführt wird.
Die Ausgangsanschlüsse
A10a, ..., A10h sind mit einer Auswerteschaltung 60 verbunden.
Ein Ausgangsanschluss A60 der Auswerteschaltung 60 ist mit
einer Auswahlschaltung 70 verbunden. 3 shows the control circuit 500 , as well as a circuit arrangement for the row decoder 300 or for the column decoder 200 of the 1 , The decoder circuits 300 and 200 each comprise several storage units 10a , ..., 10h , each having a control terminal S1 for applying a control signal PCH and a control terminal S2 for applying a control signal SET. Output terminals A10a, ..., A10h of the memory units 10a , ..., 10h are connected to input terminals EV1a, ..., EV1h of a comparator unit 40 connected. Furthermore, the row and column deco include the 300 and 200 one storage unit each 20 with a control terminal S1 for applying the control signal PCH and a control terminal S2 for applying the control signal SET. The storage unit 20 corresponds in its structure to the memory units 10a , ..., 10h , At an output terminal A20, it generates a data PD corresponding to an input terminal EV2 of the comparator unit 40 is supplied. Depending on the comparison of the data FLAT0, ..., FLAT7, that of the storage units 10a , ..., 10h are generated at their respective output terminals, and the state of the data PD is generated by the comparator unit 40 at an output terminal A40, a comparison signal ERS, that of the control circuit 500 is supplied. The output terminals A10a, ..., A10h are equipped with an evaluation circuit 60 connected. An output terminal A60 of the evaluation circuit 60 is with a selection circuit 70 connected.
Im
Folgenden wird die Funktionsweise der Schaltungsanordnung der 3 erläutert. In
den Speichereinheiten 10a, ..., 10h ist ein Programmierzustand
gespeichert, der durch Ansteuerung der Steueranschlüsse S1 und
S2 mit den Steuersignalen PCH und SET auslesbar ist. Beim Auslesen
der Speichereinheiten 10a, ..., 10h wird an den
Ausgangsanschlüssen
A10a, ..., A10h ein Datum FLAT0, ..., FLAT7 mit einem Zustand "0" oder "1" erzeugt,
der dem Zustand eines programmierbaren Elements der Speichereinheiten 10a,
..., 10h entspricht. In jeder der Speichereinheiten 10a,
..., 10h ist beispielsweise ein Adressbit einer Wortleitungs-
beziehungsweise Bitleitungsadresse gespeichert. Die Daten FLAT0,
..., FLAT7 geben somit jeweils ein Adressbit einer Wortleitungs-
oder Bitleitungsadresse an, die beispielsweise eine fehlerhafte
Wort- oder Bitleitung kennzeichnet.The following describes the operation of the circuit arrangement of 3 explained. In the storage units 10a , ..., 10h is a programming state stored, which is read by driving the control terminals S1 and S2 with the control signals PCH and SET. When reading the storage units 10a , ..., 10h At the output terminals A10a,..., A10h, a data FLAT0,..., FLAT7 having a state "0" or "1" is generated which corresponds to the state of a programmable element of the memory units 10a , ..., 10h equivalent. In each of the storage units 10a , ..., 10h For example, an address bit of a word line or bit line address is stored. The data FLAT0,..., FLAT7 thus each indicate an address bit of a word line or bit line address which identifies, for example, a faulty word or bit line.
In
der Speichereinheit 20 wird bereits bei der Herstellung
des integrierten Halbleiterspeichers in Abhängigkeit von den in den Speichereinheiten 10a, ..., 10h gespeicherten
Daten ein Paritätsbit
gespeichert. Bei einer geraden Parität wird das Paritätsbit mit
dem Zustand "0" in der Speichereinheit 20 gespeichert,
wenn die Anzahl der "1"-Zustände der
Daten FLAT0, ..., FLAT7 gerade ist, und das Paritätsbit mit
dem Zustand "1" in der Speichereinheit 20 gespeichert,
wenn die Anzahl der "1"-Zustände der
Daten FLAT0, ..., FLAT7 ungerade ist. Bei einer ungeraden Parität wird das
Paritätsbit
mit dem Zustand "1" in der Speichereinheit 20 gespeichert,
wenn die Anzahl der "1"-Zustände der
Daten FLAT0, ..., FLAT7 gerade ist, und das Paritätsbit mit
dem Zustand "0" in der Speichereinheit 20 gespeichert,
wenn die Anzahl der "1"-Zustände der
Daten FLAT0, ..., FLAT7 ungerade ist.In the storage unit 20 is already in the production of the integrated semiconductor memory depending on the in the memory units 10a , ..., 10h stored data is stored a parity bit. In case of even parity, the parity bit with the state "0" in the memory unit becomes 20 stored when the number of "1" states of the data FLAT0, ..., FLAT7 is even, and the parity bit having the state "1" in the memory unit 20 stored when the number of "1" states of Da FLAT0, ..., FLAT7 is odd. For an odd parity, the parity bit becomes "1" in the memory unit 20 stored when the number of "1" states of the data FLAT0, ..., FLAT7 is even, and the parity bit having the state "0" in the memory unit 20 stored when the number of "1" states of the data FLAT0, ..., FLAT7 is odd.
Die
Vergleichereinheit 40 ist beispielsweise als eine XOR-Schaltung ausgebildet.
Beim Auslesen der Speicherzustände
der Speichereinheiten 10a, ..., 10h und der Speichereinheit 20 vergleicht
die Vergleichereinheit 40 die Daten FLAT0, ..., FLAT7,
die jeweils ein Adressbit angeben, mit dem Datum des Paritätsbits PD.
Die Vergleichereinheit 40 erzeugt ausgangsseitig das Vergleichssignal
ERS mit einem ersten Zustand, beispielsweise dem Zustand "0", wenn der Zustand des Paritätsbits PD
die gerade Parität der
Daten FLAT0, ..., FLAT7 angibt. Wenn beim Betrieb des integrierten
Halbleiterspeichers der Speicherzustand einer der Speichereinheiten 10a, ..., 10h verfälscht wird,
entspricht der Zustand des Paritätsbits
PD nicht mehr der geraden Parität
der Daten FLAT0, ..., FLAT7. In diesem Fall erzeugt die Vergleichereinheit 40 das
Vergleichssignal ERS beispielsweise mit dem Zustand "1".The comparator unit 40 is designed, for example, as an XOR circuit. When reading the memory states of the memory units 10a , ..., 10h and the storage unit 20 compares the comparator unit 40 the data FLAT0, ..., FLAT7, each indicating an address bit, with the date of the parity bit PD. The comparator unit 40 on the output side generates the comparison signal ERS with a first state, for example the state "0", when the state of the parity bit PD indicates the even parity of the data FLAT0,..., FLAT7. If, during operation of the integrated semiconductor memory, the memory state of one of the memory units 10a, ..., 10h is corrupted, the state of the parity bit PD no longer corresponds to the even parity of the data FLAT0, ..., FLAT7. In this case, the comparator unit generates 40 the comparison signal ERS, for example, with the state "1".
Wenn
die Steuerschaltung 500 mit dem Zustand "1" des Vergleichssignals ERS angesteuert wird,
erzeugt sie ausgangsseitig die Steuersignale PCH und SET, die dazu
führen,
dass der in den programmierbaren Elementen der Speichereinheiten 10a,
..., 10h und 20 gespeicherte Zustand erneut ausgelesen
wird. Dadurch kann ein verfälschtes
Datum FLAT0, ..., FLAT7 oder PD korrigiert werden.When the control circuit 500 is driven with the state "1" of the comparison signal ERS, it produces on the output side the control signals PCH and SET, which lead to that in the programmable elements of the memory units 10a , ..., 10h and 20 stored state is read out again. As a result, a corrupted date FLAT0, ..., FLAT7 or PD can be corrected.
Die
an den Speichereinheiten 10a, ..., 10h ausgangsseitig
erzeugten Daten FLAT0, ..., FLAT7, die die Adressbits von fehlerhaften
Wort- oder Bitleitungen angeben, werden der Auswerteschaltung 60 zugeführt. Die
Auswerteschaltung 60 wird des Weiteren von einer Wortleitungsadresse
WLA beziehungsweise einer Bitleitungsadresse BLA angesteuert, die an
dem Adressanschluss A400 anliegt. In der Auswerteschaltung 60 werden
die Adressbits FLAT0, ..., FLAT7 mit den Adressbits der an dem Adressanschluss
A400 angelegten Wortleitungs- beziehungsweise Bitleitungsadresse
verglichen. Wenn die Adressbits übereinstimmen,
ist eine fehlerhafte Wort- oder Bitleitung adressiert. In dem Fall
erzeugt die Auswerteschaltung einen entsprechenden Zustand des Auswertesignals
AWS, das der Auswahlschaltung 70 zugeführt wird. Die Auswahlschaltung 70 wählt daraufhin
eine redundante Wort- beziehungsweise Bitleitung für den Speicherzugriff
aus.The on the storage units 10a , ..., 10h Data generated on the output side FLAT0, ..., FLAT7, which indicate the address bits of faulty word or bit lines, become the evaluation circuit 60 fed. The evaluation circuit 60 is further driven by a word line address WLA and a bit line address BLA, which is applied to the address terminal A400. In the evaluation circuit 60 For example, the address bits FLAT0, ..., FLAT7 are compared with the address bits of the word line or bit line address applied to the address terminal A400. If the address bits match, a faulty word or bit line is addressed. In this case, the evaluation circuit generates a corresponding state of the evaluation signal AWS, that of the selection circuit 70 is supplied. The selection circuit 70 then selects a redundant word or bit line for memory access.
4 zeigt
eine weitere Ausführungsform der
Zeilen- und Spaltendecoder 300 und 200. Die Zeilen-
und Spaltendecoder umfassen die Speichereinheiten 10a,
..., 10h mit jeweiligen Steueranschlüssen S1 zum Anlegen des Steuersignals
PCH und S2 zum Anlegen des Steuersignals SET, die zum Auslesen des
jeweiligen Speicherzustands aus den Speichereinheiten an die Steueranschlüsse derselben angelegt
werden. Ausgangsanschlüsse
A10a, ..., A10h der Speichereinheiten 10a, ..., 10h sind mit
Eingangsanschlüssen
EV1a, ..., EV1h einer Vergleichereinheit 50 verbunden.
Die Vergleichereinheit 50 umfasst die Vergleicherschaltungen 51 und 52.
Ausgangsseitig wird von der Vergleicherschaltung 51 ein Vergleichssignals
HS erzeugt, das der Vergleicherschaltung 52 und einer Speichereinheit 30 an
einem Eingangsanschluss D zugeführt
wird. In Abhängigkeit
von dem Zustand des Vergleichssignals HS wird in der Speichereinheit 30 ein
entsprechender Speicherzustand gespeichert. Dazu wird an einen Steueranschluss
G der Speichereinheit 30 das Steuersignal SET angelegt.
Infolgedessen wird an einem Ausgangsanschluss A30 der Speichereinheit 30 ein
Datum PD erzeugt. Das Datum PD wird einem Eingangsanschluss EV2
der Vergleicherschaltung 52 zugeführt. An einem Ausgangsanschluss
A50 erzeugt die Vergleicherschaltung 52 das Vergleichssignal
ERS, das der Steuerschaltung 500 zugeführt wird. Von der Steuerschaltung 500 werden
die Steuersignale PCH und SET erzeugt. 4 shows another embodiment of the row and column decoders 300 and 200 , The row and column decoders comprise the memory units 10a , ..., 10h with respective control terminals S1 for applying the control signal PCH and S2 for applying the control signal SET, which are applied for reading the respective memory state from the memory units to the control terminals thereof. Output terminals A10a, ..., A10h of the memory units 10a , ..., 10h are connected to input terminals EV1a, ..., EV1h of a comparator unit 50 connected. The comparator unit 50 includes the comparator circuits 51 and 52 , On the output side of the comparator circuit 51 generates a comparison signal HS, that of the comparator circuit 52 and a storage unit 30 is supplied at an input terminal D. Depending on the state of the comparison signal HS is in the memory unit 30 stored a corresponding memory state. For this purpose, to a control terminal G of the memory unit 30 the control signal SET applied. As a result, at an output terminal A30 of the memory unit 30 generates a date PD. The data PD becomes an input terminal EV2 of the comparator circuit 52 fed. At an output terminal A50, the comparator circuit generates 52 the comparison signal ERS, that of the control circuit 500 is supplied. From the control circuit 500 the control signals PCH and SET are generated.
Im
Folgenden wird die Funktionsweise der Schaltungsanordnung der 4 beschrieben.
Die Speichereinheiten 10a, ..., 10h enthalten
jeweils ein programmierbares Element, in dem ein Adressbit einer
fehlerhaften Wort- oder Bitleitungsadresse gespeichert ist. Beim
erstmaligen Anlegen einer Versorgungsspannung zur Initialisierung
des integrierten Halbleiterspeichers, beim Hochfahren des integrierten
Halbleiterspeichers, werden die Speichereinheiten 10a,
..., 10h von der Steuerschaltung 500 mit den Steuersignalen
PCH und SET in der Weise angesteuert, dass sie in Abhängigkeit
von dem Speicherzustand ihres jeweiligen programmierbaren Elements
an ihren Ausgangsanschlüssen
A10a, ..., A10h ein Datum FLAT0, ..., FLAT7 erzeugen.The following describes the operation of the circuit arrangement of 4 described. The storage units 10a , ..., 10h each contain a programmable element in which an address bit of a faulty word or bit line address is stored. The first time a supply voltage is applied to initialize the integrated semiconductor memory when the integrated semiconductor memory starts up, the memory units become 10a , ..., 10h from the control circuit 500 are driven with the control signals PCH and SET in such a way that they generate a data FLAT0, ..., FLAT7 at their output terminals A10a,..., A10h depending on the memory state of their respective programmable element.
Die
Vergleicherschaltung 51 ist beispielsweise als eine XOR-Schaltung ausgebildet.
Die XOR-Schaltung 51 erzeugt ausgangsseitig das Vergleichssignal
HS mit einem Zustand "0", wenn eine gerade
Anzahl der Eingänge
EV1a, ..., EV1h mit einem "1"-Zustand der Daten
FLAT0, ..., FLAT7 angesteuert wird. Wenn die Eingangsanschlüsse EV1a, ...,
EV1h mit einer ungeraden Anzahl von Daten FLAT0, ..., FLAT7, die
jeweils den Zustand "1" aufweisen, angesteuert
werden, erzeugt sie ausgangsseitig das Vergleichssignal HS mit dem
Zustand "1". Das Vergleichssignal
HS wird in der Speichereinheit 30 durch Ansteuerung des
Steueranschlusses G der Speichereinheit 30 zwischengespeichert.
Der Speicherzustand aus der Speichereinheit 30 wird der
Vergleicherschaltung 52 eingangsseitig zugeführt.The comparator circuit 51 is designed, for example, as an XOR circuit. The XOR circuit 51 On the output side, the comparison signal HS is generated with a state "0" when an even number of the inputs EV1a,..., EV1h is driven with a "1" state of the data FLAT0,..., FLAT7. When the input terminals EV1a, ..., EV1h are driven with an odd number of data FLAT0, ..., FLAT7, each having the state "1", it generates on the output side the comparison signal HS having the state "1". The comparison signal HS is stored in the memory unit 30 by driving the control terminal G of the memory unit 30 cached. The memory state from the memory unit 30 becomes the comparator circuit 52 supplied on the input side.
Die
Vergleicherschaltung 52 ist vorzugsweise ebenfalls als
eine XOR-Schaltung ausgebildet. Wenn nach dem erstmaligen Auslesen
der Speichereinheiten 10a, ..., 10h der Zustand
der Daten FLAT0, ..., FLAT7 und PD erhalten bleibt, erzeugt die
Vergleichereinheit 50 an dem Ausgangsanschluss A50 das Vergleichssignal
ERS mit dem Zustand "0". Wenn hingegen ein
Datum der Daten FLAT0, ..., FLAT7 oder PD seinen Zustand aufgrund
von Alpha-Teilchen oder Neutronen ändert, wird das Vergleichssignal
ERS mit dem Zustand "1" erzeugt. In diesem
Fall steuert die Steuerschaltung 500 die Speichereinheiten 10a,
..., 10h und 30 mit den Steuersignalen PCH und
SET in der Weise an, dass die jeweiligen programmierbaren Elemente
der Speichereinheiten 10a, ..., 10h erneut ausgelesen
werden.The comparator circuit 52 is preferably also formed as an XOR circuit. If after reading the memory units for the first time 10a , ..., 10h the state of the data FLAT0, ..., FLAT7 and PD is maintained generates the comparator unit 50 at the output terminal A50, the comparison signal ERS with the state "0". On the other hand, if a date of the data FLAT0, ..., FLAT7 or PD changes state due to alpha particles or neutrons, the comparison signal ERS is generated in the state "1". In this case, the control circuit controls 500 the storage units 10a , ..., 10h and 30 with the control signals PCH and SET in such a way that the respective programmable elements of the memory units 10a , ..., 10h be read out again.
Die
Ausgangsanschlüsse
A10a, ..., A10h der Speichereinheiten 10a, ..., 10h sind
mit einer Auswerteschaltung 60 verbunden. Die Auswerteschaltung 60 wird
von den Daten FLAT0, ..., FLAT7, die die Adressbits von fehlerhaften
Wort- oder Bitleitungen angeben, und von einer an den Adressanschluss A400
angelegten Wort- oder Bitleitungsadresse ADS angesteuert. Wenn die
Adressbits einer fehlerhaften Wort- oder Bitleitung mit den Adressbits
der angelegten Adresse ADS übereinstimmen,
erzeugt die Auswerteschaltung 60 an einem Ausgangsanschluss A60
ein Auswertesignal AWS, das einer Auswahlschaltung 70 zugeführt wird.
In diesem Fall wählt
die Auswahlschaltung 70 anstatt der fehlerhaften Wort- oder
Bitleitung eine der redundanten Wort- oder Bitleitungen für den Speicherzugriff
aus.The output terminals A10a, ..., A10h of the memory units 10a , ..., 10h are with an evaluation circuit 60 connected. The evaluation circuit 60 is driven by the data FLAT0, ..., FLAT7 indicating the address bits of defective word or bit lines, and a word or bit line address ADS applied to the address terminal A400. If the address bits of a faulty word or bit line match the address bits of the applied address ADS, the evaluation circuit generates 60 at an output terminal A60 an evaluation signal AWS, the selection circuit 70 is supplied. In this case, the selection circuit selects 70 instead of the faulty word or bit line, one of the redundant word or bit lines for memory access.
Mit
den in den 3 und 4 dargestellten Ausführungsformen
der Zeilen- und Spaltendecoder wird es ermöglicht, festzustellen, ob an
einem der Ausgangsanschlüsse
A10a, ..., A10h ein verfälschter Zustand
eines der Adressbits FLAT0, ..., FLAT7 aufgetreten ist. In diesem
Fall werden die Speichereinheiten 10a, ..., 10h und 20 von
der Steuerschaltung 500 mit den Steuersignalen PCH und
SET in der Weise angesteuert, dass ihre jeweiligen programmierbaren
Elemente erneut ausgelesen werden. Dadurch wird sichergestellt,
dass Speichereinheiten nur dann erneut ausgelesen werden müssen, wenn
sich deren Zustand abweichend von einem Anfangszustand geändert hat.
Somit können
Fehlfunktionen des integrierten Halbleiterspeichers die durch eine
Verfälschung
der Daten FLAT0, ..., FLAT7 aufgrund von Alpha-Teilchen und Neutronen
entstehen, vermieden werden. Gleichzeitig wird der Stromverbrauch
reduziert, da die Speichereinheiten nur dann ausgelesen werden müssen, wenn
sich deren Zustand abweichend von einem Anfangszustand geändert hat.With the in the 3 and 4 The illustrated embodiments of the row and column decoders make it possible to determine whether a corrupted state of one of the address bits FLAT0,..., FLAT7 has occurred at one of the output terminals A10a,..., A10h. In this case, the storage units become 10a , ..., 10h and 20 from the control circuit 500 is controlled with the control signals PCH and SET in such a way that their respective programmable elements are read out again. This ensures that memory units only need to be read again if their state has changed differently from an initial state. Thus, malfunctions of the integrated semiconductor memory caused by a corruption of the data FLAT0, ..., FLAT7 due to alpha particles and neutrons can be avoided. At the same time, the power consumption is reduced because the memory units only have to be read out when their state has changed differently from an initial state.
Es
ist auch möglich,
anstatt alle Speichereinheiten nur eine Teilmenge aller sich im
integrierten Halbleiterspeicher befindlichen Speichereinheiten erneut
auszulesen, wenn sich die Speichereinheit mit dem verfälschten
Ausgangszustand in dieser Teilmenge befindet.It
is possible, too,
instead of all storage units only a subset of all are in the
integrated semiconductor memory storage units again
read out when the storage unit with the falsified
Initial state is in this subset.
5 zeigt
eine Ausführungsform
einer Speichereinheit SE mit einer programmierbaren Schaltungseinheit 1 und
einer Speicherschaltung 2. Die programmierbare Schaltungseinheit 1 ist
als eine Fuse-Schaltung ausgebildet, die einen steuerbaren Schalter
P1, der als ein p-Kanal-Transistor ausgebildet ist, einen steuerbaren
Schalter N1, der als ein n-Kanal-Transistor
ausgebildet ist, und ein programmierbares Element F, das beispielsweise
als ein Schmelzdraht ausgebildet ist, umfasst. Der steuerbare Schalter
P1 ist zwischen einen Versorgungsspannungsanschluss V1 zum Anlegen
einer Versorgungsspannung VDD und einen Ausgangsanschluss A1 der
programmierbaren Schaltungseinheit geschaltet. Der steuerbare Schalter
N1 ist mit dem Fuse-Element F in Reihe zwischen den Ausgangsanschluss A1
der programmierbaren Schaltungseinheit und einen Versorgungsspannungsanschluss
V2 zum Anlegen einer Versorgungsspannung VSS geschaltet. 5 shows an embodiment of a memory unit SE with a programmable circuit unit 1 and a memory circuit 2 , The programmable circuit unit 1 is formed as a fuse circuit comprising a controllable switch P1, which is formed as a p-channel transistor, a controllable switch N1, which is formed as an n-channel transistor, and a programmable element F, for example as a fuse wire is formed comprises. The controllable switch P1 is connected between a supply voltage terminal V1 for applying a supply voltage VDD and an output terminal A1 of the programmable circuit unit. The controllable switch N1 is connected to the fuse element F in series between the output terminal A1 of the programmable circuit unit and a supply voltage terminal V2 for applying a supply voltage VSS.
Der
Ausgangsanschluss A1 der programmierbaren Schaltungseinheit ist
mit einem Eingangsanschluss E2 der Speicherschaltung 2 verbunden. Die
Speicherschaltung 2 umfasst eine Inverterschaltung 3 und
eine Inverterschaltung 4, die zwischen den Eingangsanschluss
E2 der Speicherschaltung 2 und einen Ausgangsanschluss
A2 der Speicherschaltung geschaltet sind. Der Ausgangsanschluss A2
ist auf den Eingangsanschluss E2 rückgekoppelt.The output terminal A1 of the programmable circuit unit is connected to an input terminal E2 of the memory circuit 2 connected. The memory circuit 2 includes an inverter circuit 3 and an inverter circuit 4 between the input terminal E2 of the memory circuit 2 and an output terminal A2 of the memory circuit are connected. The output terminal A2 is fed back to the input terminal E2.
Die
Inverterschaltung 3 umfasst einen steuerbaren Schalter
P2, der als ein p-Kanal-Transistor ausgebildet ist, und einen steuerbaren
Schalter N2, der als ein n-Kanal-Transistor ausgebildet ist. Der steuerbare
Schalter P2 ist zwischen einen Versorgungsspannungsanschluss V1
zum Anlegen einer Versorgungsspannung VDD und einen Ausgangsanschluss
A3 der Inver terschaltung 3 geschaltet. Der steuerbare Schalter
N2 ist zwischen den Ausgangsanschluss A3 der Inverterschaltung 3 und
einem Versorgungsspannungsanschluss V2 zum Anlegen der Versorgungsspannung
VSS geschaltet. Die Steueranschlüsse
SP2 des steuerbaren Schalters P2 und SN2 des steuerbaren Schalters
N2 sind mit dem Eingangsanschluss E2 der Speicherschaltung 2 verbunden.
Der Ausgangsanschluss A3 der Inverterschaltung 3 ist mit
einer Eingangsseite der Inverterschaltung 4 verbunden.The inverter circuit 3 comprises a controllable switch P2, which is formed as a p-channel transistor, and a controllable switch N2, which is formed as an n-channel transistor. The controllable switch P2 is between a supply voltage terminal V1 for applying a supply voltage VDD and an output terminal A3 of the inver terschaltung 3 connected. The controllable switch N2 is between the output terminal A3 of the inverter circuit 3 and a supply voltage terminal V2 for applying the supply voltage VSS. The control terminals SP2 of the controllable switch P2 and SN2 of the controllable switch N2 are connected to the input terminal E2 of the memory circuit 2 connected. The output terminal A3 of the inverter circuit 3 is to an input side of the inverter circuit 4 connected.
Die
Inverterschaltung 4 enthält einen aktivierbaren Inverter 5.
Der aktivierbare Inverter 5 umfasst einen steuerbaren Schalter
P3, der als ein p-Kanal-Transistor ausgebildet ist, einen steuerbaren Schalter
N3, der als ein n-Kanal-Transistor ausgebildet ist, und einen steuerbaren
Schalter N4, der als ein n-Kanal-Transistor ausgebildet ist. Der
steuerbare Schalter P3 ist zwischen einen Versorgungsspannungsanschluss
V1 zum Anlegen einer Versorgungsspannung VDD und den Ausgangsanschluss
A2 der Speicherschaltung 2 geschaltet. Die steuerbaren Schalter
N3 und N4 sind in Reihe zwischen den Ausgangsanschluss A2 der Speicherschaltung 2 und
einen Versorgungsspannungsanschluss V2 zum Anlegen einer Versorgungsspannung
VSS geschaltet. Die Steueranschlüsse
SP3 des steuerbaren Schalters P3 und SN3 des steuerbaren Schalters
N3 sind mit dem Ausgangsanschluss A3 der Inverterschaltung 3 verbunden.The inverter circuit 4 contains an activatable inverter 5 , The activatable inverter 5 comprises a controllable switch P3, which is formed as a p-channel transistor, a controllable switch N3, which is formed as an n-channel transistor, and a controllable switch N4, which is formed as an n-channel transistor. The controllable switch P3 is between a supply chip terminal V1 for applying a supply voltage VDD and the output terminal A2 of the memory circuit 2 connected. The controllable switches N3 and N4 are connected in series between the output terminal A2 of the memory circuit 2 and a supply voltage terminal V2 for applying a supply voltage VSS connected. The control terminals SP3 of the controllable switches P3 and SN3 of the controllable switch N3 are connected to the output terminal A3 of the inverter circuit 3 connected.
Die
Speicherschaltung 2 umfasst des Weiteren einen steuerbaren
Schalter P4, der als ein p-Kanal-Transistor ausgebildet ist, und
einen steuerbaren Schalter P5, der ebenfalls als ein p-Kanal-Transistor ausgebildet
ist. Die beiden steuerbaren Schalter P4 und P5 sind in Reihe zwischen
einen Versorgungsspannungsanschluss V1 zum Anlegen einer Versorgungsspannung
VDD und den Ausgangsanschluss A2 der Speicherschaltung 2 ge schaltet.
Ein Steueranschluss SP4 des steuerbaren Schalters P4 ist mit dem
Ausgangsanschluss A3 der Inverterschaltung 3 verbunden.The memory circuit 2 further comprises a controllable switch P4, which is formed as a p-channel transistor, and a controllable switch P5, which is also formed as a p-channel transistor. The two controllable switches P4 and P5 are connected in series between a supply voltage connection V1 for applying a supply voltage VDD and the output connection A2 of the storage circuit 2 switched on. A control terminal SP4 of the controllable switch P4 is connected to the output terminal A3 of the inverter circuit 3 connected.
Die
Funktionsweise der in 5 gezeigten Schaltungsanordnung
wird im folgenden anhand des Signalflussdiagramms der 6 beschrieben.
Bei der Herstellung der in 5 gezeigten
integrierten Schaltung wird in der programmierbaren Schaltungseinheit
ein Programmierzustand "0" gespeichert, indem
das Fuse-Element F nicht durchtrennt wird. Der Programmierzustand "1" lässt
sich abspeichern, indem bei der Herstellung der integrierten Schaltung der
Draht des als Schmelzsicherung ausgebildeten Fuse-Elements F, beispielsweise
mittels eines Laserstrahls, durchtrennt wird.The functioning of in 5 The circuit arrangement shown below is based on the signal flow diagram of the 6 described. In the production of in 5 As shown in the integrated circuit shown in the programmable circuit unit is a programming state "0" stored by the fuse element F is not severed. The programming state "1" can be stored by the wire of the fuse element designed as a fuse F, for example by means of a laser beam, cut in the manufacture of the integrated circuit.
Zum
Auslesen des einprogrammierten Zustands der programmierbaren Schaltungseinheit
und zum Zwischenspeichern des Programmierzustandes in der Speicherschaltung 2 muss
die programmierbare Schaltungseinheit zunächst initialisiert werden. Dazu
wird zunächst
während
einer Zeitphase T0 der Steueranschluss SP1 des steuerbaren Schalters
P1 mit einem niedrigen Pegel des Aktivierungssignals PCH angesteuert.
Das Aktivierungssignal SET steuert den Steueranschluss SN1 des steuerbaren
Schalters N1 ebenfalls mit einem niedrigen Pegel an. Dadurch befindet
sich der steuerbare Schalter P1 in einem leitenden Zustand und der
steuerbare Schalter N1 in einem sperrenden Zustand. Der Ausgangsanschluss
A1 lädt
sich somit auf ein hohes Potential ("1"-Zustand)
auf (Initialisierungszustand).For reading out the programmed state of the programmable circuit unit and for temporarily storing the programming state in the memory circuit 2 the programmable circuit unit must first be initialized. For this purpose, the control terminal SP1 of the controllable switch P1 is initially driven with a low level of the activation signal PCH during a time phase T0. The activation signal SET also drives the control terminal SN1 of the controllable switch N1 at a low level. As a result, the controllable switch P1 is in a conducting state and the controllable switch N1 is in a blocking state. The output terminal A1 thus charges to a high potential ("1" state) (initialization state).
Der
Programmierzustand "1" wird von der Inverterschaltung 3 invertiert,
wodurch der steuerbare Schalter P4 leitend gesteuert wird. Durch
den niedrigen Pegel des Aktivierungssig nals SET ist der steuerbare
Schalter P5 ebenfalls leitend gesteuert, so dass am Ausgangsanschluss
A2 der Speicherschaltung 2 ein Speicherzustand "1" auftritt. Die integrierte Schaltung
ist jetzt für
den eigentlichen Auslesevorgang der programmierbaren Schaltungseinheit 1 initialisiert.The programming state "1" is from the inverter circuit 3 inverted, whereby the controllable switch P4 is turned on. Due to the low level of the activating signal SET, the controllable switch P5 is likewise conductively controlled, so that at the output terminal A2 of the memory circuit 2 a memory state "1" occurs. The integrated circuit is now for the actual readout of the programmable circuit unit 1 initialized.
Zum
Auslesen des Programmierzustandes des programmierbaren Elements
F der programmierbaren Schaltungseinheit 1 wird nachfolgend
das Aktivierungssignal PCH mit einem hohen Pegel an die Steueranschlüsse SP1
des steuerbaren Schalters P1 und SN4 des steuerbaren Schalters N4
angelegt. Des Weiteren liegt an den Steueranschlüssen SN1 des steuerbaren Schalters
N1 und SP5 des steuerbaren Schalters P5 das Aktivierungssignal SET
weiterhin mit einem niedrigen Pegel an. Durch den hohen Pegel des
Aktivierungssignals PCH wird der steuerbare Schalter N4 in den leitenden
Zustand geschaltet. Damit ist der aktivierbare Inverter 5 aktiviert.
Zur Zeitphase T1 wird daher der Zustand eines an dem Ausgangsanschluss
A1 erzeugten Programmierzustandssignals PZS in der Speicherschaltung 2 zwischengespeichert.For reading out the programming state of the programmable element F of the programmable circuit unit 1 Subsequently, the activation signal PCH is applied with a high level to the control terminals SP1 of the controllable switch P1 and SN4 of the controllable switch N4. Furthermore, the activation signal SET continues to be at a low level at the control terminals SN1 of the controllable switch N1 and SP5 of the controllable switch P5. Due to the high level of the activation signal PCH, the controllable switch N4 is switched to the conducting state. This is the activatable inverter 5 activated. At the time phase T1, therefore, the state of a programming state signal PZS generated at the output terminal A1 in the memory circuit 2 cached.
Zur
Zeitphase T2 wird das Aktivierungssignal SET mit einem hohen Pegel
an den Steueranschluss SN1 und den Steueranschluss SP5 angelegt,
während
das Aktivierungssignal PCH den hohen Pegel beibehält. Dadurch
wird der steuerbare Schalter N1 leitend gesteuert und der steuerbare
Schalter P5 gesperrt gesteuert. Im Falle eines nicht geblasenen (nicht
durchtrennten) programmierbaren Elements F fließt die Ladung, auf die der
Ausgangsanschluss A1 während
des Initialisierungsvorganges aufgeladen worden ist, über den
leitend gesteuerten steuerbaren Schalter N1 und den intakten Schmelzdraht
zum Versorgungsspannungsanschluss V2 ab. Im Falle eines geblasenen
(durchtrennten) programmierbaren Elements F verbleibt der Ausgangsanschluss
A1 weiterhin auf dem hohen Potential, auf das er während der Initialisierungsphase
aufgeladen worden ist. Da der aktivierbare Inverter 5 während der
Zeitphase T2 deaktiviert worden ist, wird der am Eingangsanschluss
E2 anliegende Zustand des Programmierzustandssignals PZS in die
Speicherschaltung 2 eingelesen und dort als Speicherzustand
zwischengespeichert. Am Ausgangsanschluss A2 tritt das Ausgangssignal
FLAT in Abhängigkeit
von dem zwischengespeicherten Speicherzustand mit einem hohen oder niedrigen
Pegel auf.At the time T2, the high-level enable signal SET is applied to the control terminal SN1 and the control terminal SP5, while the enable signal PCH maintains the high level. As a result, the controllable switch N1 is conductively controlled and the controllable switch P5 is locked. In the case of a non-blown (not severed) programmable element F, the charge to which the output terminal A1 has been charged during the initialization process flows via the conductively controlled controllable switch N1 and the intact fuse wire to the supply voltage terminal V2. In the case of a blown (severed) programmable element F, the output terminal A1 continues to remain at the high potential to which it has been charged during the initialization phase. As the activatable inverter 5 has been deactivated during the time phase T2, the state of the programming state signal PZS applied to the input terminal E2 is transferred to the memory circuit 2 read in and cached there as a memory state. At the output terminal A2, the output signal FLAT occurs at a high or low level depending on the latched memory state.
-
1010
-
Speichereinheitstorage unit
-
2020
-
Speichereinheitstorage unit
-
3030
-
Speichereinheitstorage unit
-
4040
-
Vergleichereinheitcomparator unit
-
5050
-
Vergleichereinheitcomparator unit
-
5151
-
Vergleicherschaltungcomparator
-
5252
-
Vergleicherschaltungcomparator
-
6060
-
Auswerteschaltungevaluation
-
7070
-
Auswahlschaltungselect circuit
-
100100
-
SpeicherzellenfeldMemory cell array
-
200200
-
Spaltendecodercolumn decoder
-
300300
-
Zeilendecoderrow decoder
-
400400
-
Adressregisteraddress register
-
500500
-
Steuerschaltungcontrol circuit
-
ADSADS
-
Adresssignaladdress signal
-
ATAT
-
Auswahltransistorselection transistor
-
AWSAWS
-
Auswertesignalevaluation signal
-
BLBL
-
Bitleitungbit
-
BLABLA
-
Bitleitungsadressebit line
-
BLrBLr
-
redundante
Bitleitungredundant
bit
-
Ee
-
programmierbares
Elementprogrammable
element
-
ERSERS
-
Ausgangssignal
der Vergleichereinheit 50 Output signal of the comparator unit 50
-
FLATFLAT
-
Ausgangsdatum
der Speichereinheiten 10 Starting date of the storage units 10
-
HSHS
-
Vergleichssignalcomparison signal
-
PP
-
Programmierschaltungprogramming circuit
-
PCH,PCH,
-
SET
SteuersignaleSET
control signals
-
PDPD
-
Ausgangsdatum
der Speichereinheiten 20 und 30 Starting date of the storage units 20 and 30
-
RDRD
-
Lesesignalread signal
-
SCSC
-
Speicherkondensatorstorage capacitor
-
SESE
-
Speichereinheitstorage unit
-
STST
-
Speicherschaltungmemory circuit
-
SZSZ
-
Speicherzellememory cell
-
SZrSZ
-
redundante
Speicherzelleredundant
memory cell
-
WLWL
-
Wortleitungwordline
-
WLAWLA
-
WortleitungsadresseWord line address
-
WLrWLr
-
redundante
Wortleitungredundant
wordline