DE102006019908A1 - Integrated semiconductor memory e.g. dynamic RAM, has comparator unit comprising input terminals connected with output terminals of memory units, where stored data are readable from memory units depending on state of comparative signal - Google Patents
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Abstract
Description
Die Erfindung betrifft einen integrierten Halbleiterspeicher, bei dem ein Programmierzustand mittels eines programmierbaren Elements programmierbar ist.The The invention relates to an integrated semiconductor memory in which a programming state programmable by means of a programmable element is.
Bei
einem Lesezugriff auf eine Speicherzelle des integrierten Halbleiterspeichers
wird an den Steueranschluss
Die
Zeilen- und Spaltendecoder
Zum Auslesen des Programmierzustands des programmierbaren Elements E, das beispielsweise als eine Schmelzsicherung ausgebildet ist, wird zunächst der Transistor T1 durch das Steuersignal PCH leitend gesteuert und der Transistor T2 durch das Steuersignal SET gesperrt gesteuert. Während einer derartigen Initialisierungsphase lädt sich der Knoten K auf ein hohes Potenzial auf. Nachfolgend wird der Transistor T1 gesperrt betrieben und der Transistor T2 leitend gesteuert. Bei einer nicht durchtrennten (nicht geblasenen) Schmelzsicherung E fließt die Ladung zum Anschluss für das Bezugsspannungspotenzial VSS ab, so dass am Knoten K ein niedriges Potenzial, das einem Datum mit dem Zustand "0" entspricht, erzeugt wird. Wenn die Schmelzsicherung E hingegen durchtrennt (geblasen) ist, fließt die Ladung am Knoten K nicht über die Reihenschaltung aus dem Transistor T2 und dem programmierbaren Element E zum Bezugsspannungsanschluss ab. Das hohe Potenzial am Knoten K bleibt in diesem Fall erhalten und wird als Datum mit dem Zustand "1" in der Speicherschaltung ST gespeichert.For reading out the programming state of the programmable element E, which is designed, for example, as a fuse, first the transistor T1 is controlled by the control signal PCH conductively and the transistor T2 is blocked by the control signal SET. During such an initialization phase, the node K charges to a high potential. Subsequently, the transistor T1 is operated disabled and the transistor T2 is turned on. Not one cut (not blown) Fuse E flows from the charge to the terminal for the reference voltage potential VSS, so that at node K, a low potential corresponding to a date with the state "0" is generated. On the other hand, when the fuse E is cut (blown), the charge at the node K does not flow through the series connection of the transistor T2 and the programmable element E to the reference voltage terminal. The high potential at the node K is maintained in this case and is stored as a data with the state "1" in the memory circuit ST.
Beim Testen des integrierten Halbleiterspeichers werden die Adressen von fehlerhaften Wort- und Bitleitungen durch Programmierung der programmierbaren Elemente E der Speichereinheiten SE1 und SE2 in die Speichereinheiten einprogrammiert. Nach einem Hochfahren (power up) des Halbleiterspeichers, bei dem der Speicher zum Durchführen von Lese- und Schreibzugriffen initialisiert wird, werden die Programmierschaltungen P ausgelesen. Die ausgelesenen Programmierzustände werden in dem Latch ST zwischengespeichert. Durch Alpha-Teilchen, die aus einem Gehäuse des integrierten Halbleiterspeichers austreten, beziehungsweise durch Neutroneneinfluss kann allerdings der Zustand des Latches, am Ausgangsanschluss AS der Speicherschaltung ST verfälscht werden. Bei einer derartigen Verfälschung entsteht am Ausgangsanschluss AS statt einem Datensignal mit einem Zustand "0" ein Zustand "1" beziehungsweise statt einem Zustand "1" ein Zustand "0". Dies kann zu einer Fehlfunktion des integrierten Halbleiterspeichers führen, die so lange anhält, bis die Spannungsversorgung ausge schaltet und wieder eingeschaltet wird. Beim Einschalten wird der in den Programmierschaltungen P abgespeicherte Programmierzustand dann erneut ausgewertet.At the Testing the integrated semiconductor memory become the addresses of faulty word and bit lines by programming the programmable elements E of the memory units SE1 and SE2 in programmed in the storage units. After a startup (power up) of the semiconductor memory, wherein the memory for performing Read and write accesses are initialized, the programming circuits P read out. The read program states are stored in the latch ST cached. By alpha particles coming from a housing of the emerge integrated semiconductor memory, or by Neutron influence, however, the state of the latch, at the output terminal AS of the memory circuit ST falsified become. With such a falsification occurs at the output terminal AS instead of a data signal with a state "0" a state "1" or instead of a state "1" a state "0". This may cause malfunction of the integrated semiconductor memory to lead, that lasts so long until the power supply switches off and on again becomes. When switching the stored in the programming circuits P is Programming state then evaluated again.
Um zu vermeiden, dass es zu Fehlfunktionen kommt, wenn sich der Zustand am Ausgangsanschluss AS der Speicherschaltung ST in Folge von Alpha-Teilchen oder Neutronen geändert hat, besteht die Möglichkeit, die Speichereinheiten SE1 und SE2 des Zeilen- und Spaltendecoders gelegentlich auszulesen.Around To avoid that it malfunctions when the condition at the output terminal AS of the memory circuit ST as a result of alpha particles or neutrons changed has the possibility the memory units SE1 and SE2 of the row and column decoder occasionally read out.
Da bei einem integrierten Halbleiterspeicher die überwiegende Mehrzahl der programmierbaren Elemente E nicht geblasen ist und somit am Ausgangsanschluss AS der Speicherschaltungen ST ein Datum mit dem Zustand "0" anliegt, wird das Potenzial am Ausgangsanschluss AS zunächst während der Initialisierungsphase auf den Zustand "1" aufgeladen und beim eigentlichen Auslesevorgang des programmierbaren Elements E wieder auf den Zustand "0" umgeladen. Das Potenzial am Ausgangsanschluss AS der Speicherschaltung ST wird somit bei der Mehrzahl der Speichereinheiten zweimal umgeladen. Dadurch steigt der Strombedarf des integrierten Halbleiterspeichers an. Es ist daher erwünscht, dass die Speichereinheiten nur dann erneut ausgelesen werden, wenn eine Verfälschung des Ausgangszustands vorliegt.There in an integrated semiconductor memory, the vast majority of programmable elements E is not blown, and thus at the output terminal AS of the memory circuits ST is a date with the state "0", the Potential at the output terminal AS initially during the initialization phase charged to the state "1" and at actual read operation of the programmable element E again reloaded to the state "0". The potential at the output terminal AS of the memory circuit ST is thus at the majority of the storage units are reloaded twice. This increases the power consumption of the integrated semiconductor memory. It is therefore desirable that the memory units are read out again only if a falsification the initial state is present.
Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher mit Programmierung eines Programmierzustands anzugeben, bei dem eine Fehlfunktion aufgrund einer Veränderung des Programmierzustands vermieden wird.The The object of the present invention is an integrated semiconductor memory with programming a programming state, in which a malfunction due to a change in the programming state is avoided.
Die Aufgabe wird gelöst durch einen integrierten Halbleiterspeicher zur Programmierung eines Programmierzustandes, der mehrere erste Speichereinheiten zur Speicherung jeweils eines ersten Datums mit einem ersten oder zweiten Zustand mit jeweils einem Ausgangsanschluss zur Erzeugung des gespeicherten ersten Datums und eine zweite Speichereinheit zur Speicherung eines zweiten Datums mit einem ersten oder zweiten Zustand mit einem Ausgangsanschluss zur Erzeugung des gespeicherten zweiten Datums aufweist. Des Weiteren umfasst der integrierte Halbleiterspeicher eine Vergleichereinheit mit mehreren ersten Eingangsanschlüssen zum Anlegen der ersten Daten, mit einem zweiten Eingangsanschluss zum Anlegen des zweiten Datums und einem Ausgangsanschluss zur Erzeugung eines Vergleichssignals, wobei jeweils einer der mehreren ersten Eingangsanschlüsse der Vergleichereinheit mit einem der Ausgangsanschlüsse der mehreren ersten Speichereinheiten verbunden ist. Die Vergleichereinheit ist derart ausgebildet, dass sie eine Anzahl der ersten Daten, die an den Ausgangsanschlüssen der ersten Speichereinheiten jeweils mit dem ersten Zustand erzeugt worden sind, feststellt und die festgestellte Anzahl mit dem Zustand des zweiten Datums vergleicht und in Abhängigkeit von dem Vergleich einen ersten oder zweiten Zustand des Vergleichssignals erzeugt. Aus jeder der ersten Speichereinheiten ist das jeweilig gespeicherte erste Datum in Abhängigkeit von dem Zustand des Vergleichssignals auslesbar.The Task is solved by an integrated semiconductor memory for programming a Programming state, the first multiple storage units for storage each of a first date with a first or second state each having an output terminal for generating the stored first date and a second storage unit for storing a second date with a first or second state with an output terminal for generating the stored second date. Furthermore The integrated semiconductor memory comprises a comparator unit with several first input terminals for applying the first Data, with a second input port for creating the second date and an output terminal for generating a comparison signal, wherein each one of the plurality of first input terminals of Comparator unit with one of the output terminals of the plurality of first storage units connected is. The comparator unit is designed such that a number of the first data appearing at the output terminals of the first memory units each generated with the first state and the number determined with the state of the second date and depending on the comparison generates a first or second state of the comparison signal. From each of the first storage units is the respective stored first date depending readable from the state of the comparison signal.
Bei einer Weiterbildung des integrierten Halbleiterspeichers ist das in der zweiten Speichereinheit gespeicherte Datum aus der zweiten Speichereinheit in Abhängigkeit von dem Zustand des Vergleichssignals auslesbar.at a development of the integrated semiconductor memory is the Date stored in the second storage unit from the second Storage unit in dependence readable from the state of the comparison signal.
Bei einer anderen Ausführungsform umfasst der integrierte Halbleiterspeicher eine Steuerschaltung zur Erzeugung eines Steuersignals. Jede der ersten Speichereinheiten weist einen Steueranschluss zum Anlegen des Steuersignals auf. Des Weiteren ist jede der ersten Speichereinheiten derart ausgebildet, dass bei einer Ansteuerung des jeweiligen Steueranschlusses der ersten Speichereinheiten mit dem Steuersignal der Zustand des ersten Datums, der in der jeweiligen der ersten Speichereinheiten abgespeichert ist, an dem jeweiligen Ausgangsanschluss der ersten Speichereinheiten erzeugt wird. Die Steuerschaltung ist derart ausgebildet, dass sie in Abhängigkeit von dem Zustand des Vergleichssignals mindestens eine der ersten Speichereinheiten zum Auslesen des in der mindestens einen der ersten Speichereinheiten gespeicherten Zustands des ersten Datums mit dem Steuersignal ansteuert.In another embodiment, the integrated semiconductor memory comprises a control circuit for generating a control signal. Each of the first memory units has a control terminal for applying the control signal. Furthermore, each of the first memory units is embodied such that when the respective control terminal of the first memory unit is driven with the control signal, the state of the first Da tums stored in the respective one of the first storage units is generated at the respective output terminal of the first storage units. The control circuit is designed such that, depending on the state of the comparison signal, it actuates at least one of the first memory units for reading out the state of the first datum stored in the at least one of the first memory units with the control signal.
In einer bevorzugten Ausführungsform ist die Steuerschaltung ferner derart ausgebildet, dass sie in Abhängigkeit von dem Zustand des Vergleichssignals die zweite Speichereinheit zum Auslesen des zweiten Datums mit dem Steuersignal ansteuert.In a preferred embodiment the control circuit is further designed such that it depends on from the state of the comparison signal, the second storage unit to read out the second date with the control signal.
Gemäß einem weiteren Merkmal des integrierten Halbleiterspeichers weist jede der ersten Speichereinheiten eine programmierbare Schaltungseinheit, in die ein Programmierzustand einprogrammierbar ist, und einen Ausgangsanschluss zur Erzeugung eines Programmierzustandssignals in Abhängigkeit von dem einprogrammierten Programmierzustand auf. Jede der ersten Speichereinheiten weist des Weiteren eine Speicherschaltung zur Speicherung eines ersten oder zweiten Speicherzustands mit einem Eingangsanschluss zum Anlegen eines Eingangssignals und einem Ausgangsanschluss zur Erzeugung eines der ersten Daten auf. Der Ausgangsanschluss der programmierbaren Schaltungseinheit ist mit dem Eingangsanschluss der Speicherschaltung verbunden. Die Speicherschaltung ist derart ausgebildet, dass nach einer Ansteuerung des Eingangsanschlusses der Speicherschaltung mit dem Programmierzustandssignal der erste oder zweite Speicherzustand in der Speicherschaltung speicherbar ist.According to one another feature of the integrated semiconductor memory is shown by each the first memory units a programmable circuit unit, in which a programming state is programmable, and an output terminal for generating a programming state signal in dependence from the programmed programming state. Each of the first Memory units further includes a memory circuit Storing a first or second memory state with a Input terminal for applying an input signal and an output terminal to generate one of the first data. The output terminal the programmable circuit unit is connected to the input terminal connected to the memory circuit. The memory circuit is such designed such that after driving the input terminal the memory circuit with the programming state signal of the first or second memory state in the memory circuit storable is.
Bei einer anderen Ausführungsform des integrierten Halbleiterspeichers weist die Speicherschaltung eine erste Inverterschaltung und eine zweite Inverterschaltung auf, die jeweils zwischen einen ersten Versorgungsspannungsanschluss und einen zweiten Versorgungsspannungsanschluss geschaltet sind. Die erste und zweite Inverterschaltung ist in einer Reihenschaltung zwischen den Eingangsanschluss der Speicherschaltung und den Ausgangsanschluss der Speicherschaltung geschaltet. Der Ausgangsanschluss der Speicherschaltung ist auf den Eingangsanschluss der Speicherschaltung rückgekoppelt.at another embodiment of the integrated semiconductor memory has the memory circuit a first inverter circuit and a second inverter circuit, each between a first supply voltage terminal and a second supply voltage terminal are connected. The first and second inverter circuits are connected in series between the input terminal of the memory circuit and the output terminal the memory circuit switched. The output terminal of the memory circuit is fed back to the input terminal of the memory circuit.
Gemäß einer weiteren Ausgestaltungsform des integrierten Halbleiterspeichers umfasst die erste Inverterschaltung einen ersten Transistor mit einem Steueranschluss und einen zweiten Transistor mit einem Steueranschluss. Der erste Transistor der ersten Inverterschaltung ist zwischen den ersten Versorgungsspannungsanschluss und einen Ausgangsanschluss der ersten Inverterschaltung geschaltet. Der Steueranschluss des ersten Transistors der ersten Inverterschaltung ist mit dem Ausgangsanschluss der programmierbaren Schaltungseinheit verbunden. Des Weiteren ist der zweite Transistor der ersten Inverterschaltung zwischen den zweiten Versorgungsspannungsanschluss und den Ausgangsanschluss der ersten Inverterschaltung geschaltet. Der Steueranschluss des zweiten Transistors der ersten Inverterschaltung ist mit dem Ausgangsanschluss der programmierbaren Schaltungseinheit verbunden.According to one Another embodiment of the integrated semiconductor memory The first inverter circuit comprises a first transistor a control terminal and a second transistor having a control terminal. The first transistor of the first inverter circuit is between the first supply voltage terminal and an output terminal the first inverter circuit switched. The control terminal of the first transistor of the first inverter circuit is connected to the output terminal of programmable circuit unit connected. Furthermore, the second transistor of the first inverter circuit between the second Supply voltage terminal and the output terminal of the first Inverter switched. The control terminal of the second transistor the first inverter circuit is connected to the output terminal of the programmable Circuit unit connected.
Eine weitere Ausgestaltungsform sieht vor, dass die zweite Inverterschaltung einen aktivierbaren Inverter mit einem Steueranschluss zum Anlegen eines ersten Aktivierungssignals zum Aktivieren des aktivierbaren Inverters umfasst. Der aktivierbare Inverter ist eingangsseitig mit dem Ausgangsan schluss der ersten Inverterschaltung verbunden. Des Weiteren ist der aktivierbare Inverter ausgangsseitig mit dem Ausgangsanschluss der jeweiligen ersten Speichereinheit verbunden.A Another embodiment provides that the second inverter circuit an activatable inverter with a control connection for application a first activation signal for activating the activatable Inverters includes. The activatable inverter is input side connected to the output terminal of the first inverter circuit. Furthermore, the activatable inverter is the output side with the Output terminal of the respective first memory unit connected.
Gemäß einer weiteren Ausführungsform umfasst die zweite Speichereinheit die programmierbare Schaltungseinheit und die Speicherschaltung.According to one another embodiment the second memory unit comprises the programmable circuit unit and the memory circuit.
Eine andere Ausführungsform des integrierten Halbleiterspeichers sieht vor, dass die Vergleichereinheit eine erste Vergleicherschaltung zur Erzeugung eines ersten Vergleichssignals und eine zweite Vergleicherschaltung zur Erzeugung des Ausgangssignals der Vergleichereinheit umfasst. Das erste Vergleichssignal wird der zweiten Speicherschaltung eingangsseitig zugeführt. Das zweite Datum ist in der zweiten Speicherschaltung in Abhängigkeit von dem Vergleichssignal speicherbar. Der zweiten Vergleicherschaltung werden das in der zweiten Speicherschaltung gespeicherte zweite Datum und das erste Vergleichssignal eingangsseitig zugeführt.A other embodiment of the integrated semiconductor memory provides that the comparator unit a first comparator circuit for generating a first comparison signal and a second comparator circuit for generating the output signal the comparator unit comprises. The first comparison signal is the second memory circuit supplied on the input side. The second date is dependent on the second memory circuit storable from the comparison signal. The second comparator circuit are stored in the second memory circuit second Date and the first comparison signal supplied on the input side.
In einer bevorzugten Ausführungsform ist die zweite Speichereinheit als eine Kippschaltung mit einem Eingangsanschluss zum Anlegen des ersten Vergleichssignals und mit einem Steueranschluss zum Anlegen des zweiten Aktivierungssignals ausgebildet. Die Kippschaltung ist des Weiteren derart ausgebildet, dass bei einer Ansteuerung des Steueranschlusses der Kippschaltung mit dem zweiten Aktivierungssignal das zweite Datum in der Kippschaltung in Abhängigkeit von einem Zustand des ersten Vergleichssignals gespeichert wird.In a preferred embodiment is the second memory unit as a flip-flop with a Input terminal for applying the first comparison signal and with a control terminal for applying the second activation signal educated. The flip-flop is further designed such that in a control of the control terminal of the flip-flop with the second activation signal the second date in the flip-flop dependent on is stored by a state of the first comparison signal.
Gemäß einer weiteren Ausführungsform des integrierten Halbleiterspeichers ist ein Speicherzellenfeld mit Speicherzel len, die entlang von Wortleitungen und Bitleitungen angeordnet sind, vorgesehen. Des Weiteren weist der integrierte Halbleiterspeicher einen Adressanschluss zum Anlegen von Adressdaten auf, denen jeweils eine der Wort- und Bitleitungen zugeordnet ist. Darüber hinaus umfasst der Halbleiterspeicher eine Auswerteschaltung mit einer ersten Eingangsseite zur Zuführung der in den ersten Speichereinheiten gespeicherten ersten Daten, eine zweite Eingangsseite zur Zuführung der an den Adressanschluss angelegten Adressdaten und einen Ausgangsanschluss zur Erzeugung eines Auswertesignals. Darüber hinaus weist der integrierte Halbleiterspeicher eine Auswahlschaltung zur Auswahl einer der Wort- oder Bitleitungen für einen Speicherzugriff auf eine der Speicherzellen auf, die an die ausgewählte der Wort- und Bitleitungen angeschlossen ist. Darüber hinaus ist die Auswerteschaltung derart ausgebildet, dass sie die Adressdaten mit den ersten Daten vergleicht und an dem Ausgangsanschluss der Auswerteschaltung das Auswertesignal erzeugt, wenn die Auswerteschaltung feststellt, dass die Adressdaten mit den ersten Daten übereinstimmen. Die Auswahlschaltung ist ferner derart ausgebildet, dass sie eine andere der Wort- und Bitleitungen als die den Adressdaten zugeordnete Wort- und Bitleitung auswählt, wenn die Auswahlschaltung mit dem Auswertesignal angesteuert wird.According to a further embodiment of the integrated semiconductor memory, a memory cell array with memory cells arranged along word lines and bit lines is provided. Furthermore, the integrated semiconductor memory has an address connection for applying address data, to each of which one of the word and Bit lines is assigned. In addition, the semiconductor memory comprises an evaluation circuit having a first input side for supplying the first data stored in the first memory units, a second input side for supplying the address data applied to the address terminal and an output terminal for generating an evaluation signal. In addition, the integrated semiconductor memory has a selection circuit for selecting one of the word or bit lines for memory access to one of the memory cells connected to the selected one of the word and bit lines. In addition, the evaluation circuit is designed such that it compares the address data with the first data and generates the evaluation signal at the output terminal of the evaluation circuit when the evaluation circuit determines that the address data matches the first data. The selection circuit is further configured to select a different one of the word and bit lines than the word and bit lines associated with the address data when the selection circuit is driven by the evaluation signal.
Weitere Ausführungsformen des integrierten Halbleiterspeichers sind den Unteransprüchen zu entnehmen.Further embodiments of the integrated semiconductor memory can be found in the dependent claims.
Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.The Invention will be described below with reference to figures, the embodiments of the present invention, explained in more detail.
Es zeigen:It demonstrate:
Im
Folgenden wird die Funktionsweise der Schaltungsanordnung der
In
der Speichereinheit
Die
Vergleichereinheit
Wenn
die Steuerschaltung
Die
an den Speichereinheiten
Im
Folgenden wird die Funktionsweise der Schaltungsanordnung der
Die
Vergleicherschaltung
Die
Vergleicherschaltung
Die
Ausgangsanschlüsse
A10a, ..., A10h der Speichereinheiten
Mit
den in den
Es ist auch möglich, anstatt alle Speichereinheiten nur eine Teilmenge aller sich im integrierten Halbleiterspeicher befindlichen Speichereinheiten erneut auszulesen, wenn sich die Speichereinheit mit dem verfälschten Ausgangszustand in dieser Teilmenge befindet.It is possible, too, instead of all storage units only a subset of all are in the integrated semiconductor memory storage units again read out when the storage unit with the falsified Initial state is in this subset.
Der
Ausgangsanschluss A1 der programmierbaren Schaltungseinheit ist
mit einem Eingangsanschluss E2 der Speicherschaltung
Die
Inverterschaltung
Die
Inverterschaltung
Die
Speicherschaltung
Die
Funktionsweise der in
Zum
Auslesen des einprogrammierten Zustands der programmierbaren Schaltungseinheit
und zum Zwischenspeichern des Programmierzustandes in der Speicherschaltung
Der
Programmierzustand "1" wird von der Inverterschaltung
Zum
Auslesen des Programmierzustandes des programmierbaren Elements
F der programmierbaren Schaltungseinheit
Zur
Zeitphase T2 wird das Aktivierungssignal SET mit einem hohen Pegel
an den Steueranschluss SN1 und den Steueranschluss SP5 angelegt,
während
das Aktivierungssignal PCH den hohen Pegel beibehält. Dadurch
wird der steuerbare Schalter N1 leitend gesteuert und der steuerbare
Schalter P5 gesperrt gesteuert. Im Falle eines nicht geblasenen (nicht
durchtrennten) programmierbaren Elements F fließt die Ladung, auf die der
Ausgangsanschluss A1 während
des Initialisierungsvorganges aufgeladen worden ist, über den
leitend gesteuerten steuerbaren Schalter N1 und den intakten Schmelzdraht
zum Versorgungsspannungsanschluss V2 ab. Im Falle eines geblasenen
(durchtrennten) programmierbaren Elements F verbleibt der Ausgangsanschluss
A1 weiterhin auf dem hohen Potential, auf das er während der Initialisierungsphase
aufgeladen worden ist. Da der aktivierbare Inverter
- 1010
- Speichereinheitstorage unit
- 2020
- Speichereinheitstorage unit
- 3030
- Speichereinheitstorage unit
- 4040
- Vergleichereinheitcomparator unit
- 5050
- Vergleichereinheitcomparator unit
- 5151
- Vergleicherschaltungcomparator
- 5252
- Vergleicherschaltungcomparator
- 6060
- Auswerteschaltungevaluation
- 7070
- Auswahlschaltungselect circuit
- 100100
- SpeicherzellenfeldMemory cell array
- 200200
- Spaltendecodercolumn decoder
- 300300
- Zeilendecoderrow decoder
- 400400
- Adressregisteraddress register
- 500500
- Steuerschaltungcontrol circuit
- ADSADS
- Adresssignaladdress signal
- ATAT
- Auswahltransistorselection transistor
- AWSAWS
- Auswertesignalevaluation signal
- BLBL
- Bitleitungbit
- BLABLA
- Bitleitungsadressebit line
- BLrBLr
- redundante Bitleitungredundant bit
- Ee
- programmierbares Elementprogrammable element
- ERSERS
-
Ausgangssignal
der Vergleichereinheit
50 Output signal of the comparator unit50 - FLATFLAT
-
Ausgangsdatum
der Speichereinheiten
10 Starting date of the storage units10 - HSHS
- Vergleichssignalcomparison signal
- PP
- Programmierschaltungprogramming circuit
- PCH,PCH,
- SET SteuersignaleSET control signals
- PDPD
-
Ausgangsdatum
der Speichereinheiten
20 und30 Starting date of the storage units20 and30 - RDRD
- Lesesignalread signal
- SCSC
- Speicherkondensatorstorage capacitor
- SESE
- Speichereinheitstorage unit
- STST
- Speicherschaltungmemory circuit
- SZSZ
- Speicherzellememory cell
- SZrSZ
- redundante Speicherzelleredundant memory cell
- WLWL
- Wortleitungwordline
- WLAWLA
- WortleitungsadresseWord line address
- WLrWLr
- redundante Wortleitungredundant wordline
Claims (17)
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE200610019908 DE102006019908A1 (en) | 2006-04-28 | 2006-04-28 | Integrated semiconductor memory e.g. dynamic RAM, has comparator unit comprising input terminals connected with output terminals of memory units, where stored data are readable from memory units depending on state of comparative signal |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
---|---|
DE102006019908A1 true DE102006019908A1 (en) | 2007-10-31 |
Family
ID=38542359
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE200610019908 Ceased DE102006019908A1 (en) | 2006-04-28 | 2006-04-28 | Integrated semiconductor memory e.g. dynamic RAM, has comparator unit comprising input terminals connected with output terminals of memory units, where stored data are readable from memory units depending on state of comparative signal |
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Country | Link |
---|---|
DE (1) | DE102006019908A1 (en) |
Cited By (1)
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-
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- 2006-04-28 DE DE200610019908 patent/DE102006019908A1/en not_active Ceased
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8127 | New person/name/address of the applicant |
Owner name: QIMONDA AG, 81739 MUENCHEN, DE |
|
8131 | Rejection |