DE1102015B

DE1102015B - Synchronization device for the common receiving device of a cyclically acting telemetry system

Info

Publication number: DE1102015B
Application number: DEC18205A
Authority: DE
Inventors: Henri Soubies-Camy
Original assignee: Compagnie Industrielle des Telephones SA
Current assignee: Compagnie Industrielle des Telephones SA
Priority date: 1958-09-05
Filing date: 1959-01-12
Publication date: 1961-03-09

Description

Synchronisiervorrichtung für die gemeinsame Empfangseinrichtung eines zyklisch wirkenden Ternmeß-Systems Die Erfindung betrifft eine Synchronisiervorrichtung für die gemeinsame Empfangseinrichtung eines zyklisch wirkenden Fernmeß-Systems, die über einen einzigen Kanal laufend Informationen in Form einer Folge eines binären gebrochenen Codes sowie Synchronisierimpulse zur Steuerung der Empfänger, des Codewandlers und der Umschaltorgane empfängt und sie zur Abgabe in einen natürlichen binären Code verwandelt, und zwar entweder direkt aus der erzielten codierten Kombination oder nach erfolgter Decodierung aus dem entsprechenden Wert des betreffenden Meßwertes. Demselben Kanal wird nicht nur die Information entnommen, die den codierten Wert des betreffenden Meßwertes charakterisiert, sondern in gleicher Weise auch die Signale, die namentlich den schrittweisen Betrieb des Verteilers an den beiden Enden der Verbindung bewirken, und die Signale, welche die allgemeine Rückstellung der gemeinsamen Empfangseinrichtungen auf Null bewirken.Synchronizing device for the common receiving device of a cyclically acting telemetry system The invention relates to a synchronizing device for the common receiving device of a cyclically acting telemetry system, the information running through a single channel in the form of a sequence of a binary broken codes as well as synchronization pulses to control the receiver, the code converter and the switching element receives and sends them to a natural binary Code transformed, either directly from the obtained coded combination or after decoding from the corresponding value of the relevant measured value. Not only the information that contains the coded value is taken from the same channel of the measured value in question, but in the same way also characterizes the signals namely the gradual operation of the distributor at both ends of the Effect connection, and the signals that the general reset of the common Effect receiving devices to zero.

Derartige Synchronisiervorrichtungen sind an sich bereits bekannt.Such synchronizing devices are already known per se.

So ist z. B. eine Schaltungsanordnung zur zyklischen Übertragung von Meßwerten bekanntgeworden, bei der die zyklische Betätigung durch auf jeder Seite vorgesehene Impulserzeuger gleicher Frequenz erzielbar ist und der Synchronismus durch einen am Ende jedes Übertragungszyklus ablaufenden Vorgang dadurch gesichert wird, daß die Impulsfrequenzsendung für die Umschaltung auf beiden Seiten nach jedem Übertragungszyklus angehalten und erst nach Eintreffen eines besonderen Kriteriums wieder angelassen wird.So is z. B. a circuit arrangement for the cyclical transmission of Measured values have become known in which the cyclical actuation by on each side provided pulse generator of the same frequency can be achieved and the synchronism secured by a process running at the end of each transmission cycle will that the pulse frequency transmission for switching on both sides after each Transmission cycle stopped and only after a special criterion has been met is restarted.

Der Erfindung liegt die Aufgabe zugrunde, abhängig von den in einem einzigen Kanal empfangenen Ziffern den einwandfreien Betrieb der gemeinsamen Einrichtungen für die Fernmessung in der richtigen Reihenfolge an der Empfangsstelle zu sichern. Zu den gemeinsamen Einrichtungen gehören insbesondere der Codewandler, der Schrittverteiler und der Codeverteiler.The invention is based on the object, depending on the in one single channel received digits the proper operation of the common facilities for remote measurement in the correct order at the receiving point. The common facilities include in particular the code converter and the step distributor and the code distributor.

Die Lösung dieser Aufgabe erfolgt erfindungsgemäß durch Verwendung eines an sich bekannten Zeitebers, der Zeitintervalle gibt, die gleich der Dauer der empfangenen Information sind und deren Synchronisierung einmal je Zyklus nach Übertragung einer Gruppe von Meßwerten und eines Befehls die allgemeine Rückstellung der Empfänger auf Null bewirkt, und ferner durch die Verwendung logischer Rechenkreise mit zwei oder drei Eingängen, die das Produkt aus den empfangenen Signalen oder den komplementären Signalen mit den örtlich erzeugten Signalen - vorzugsweise den Zeitsignalen - bilden und entweder unmittelbar oder unter Zwischenschaltung eines Inverters Signale abgeben, die zur Kennzeichnung der Befehle zum Vorrücken oder zur Rückstellung der gemeinsamen Organe auf Null dienen, und die schließlich noch gekennzeichnet ist durch eine Sechzehnerstufe mit je vier von den empfangenen Signalen und den komplementären Signalen gesteuerten binären Flip-Flop-Schaltungen sowie einen logischen Kreis zur Prüfung der Stellung, der den Befehl zur allgemeinen Rückstellung der gemeinsamen Organe auf Null charakterisiert.According to the invention, this object is achieved by using a known timer that gives time intervals that are equal to the duration of the received information and their synchronization once per cycle Transmission of a group of readings and a general reset command the receiver causes it to zero, and also through the use of logic circuits with two or three inputs that are the product of the received signals or the complementary signals with the locally generated signals - preferably the Time signals - form and either directly or with the interposition of a Inverters emit signals that identify the commands to advance or serve to reset the common organs to zero, and ultimately still is characterized by a sixteen level with four of the received signals and the complementary signals controlled binary flip-flop circuits as well a logic circuit for checking the position, which commands the general reset of the common organs characterized to zero.

Bei einer bevorzugten Ausführungsform der Synchronisiervorrichtung nach der Erfindung werden elektrische Hilfskreise zur Verstärkung, Invertierung und Verzögerung verwendet, die den Signalen die erforderliche Energie liefern und die richtige Phasenlage geben.In a preferred embodiment of the synchronizing device According to the invention, electrical auxiliary circuits for amplification, inversion and delay are used, which provide the signals with the necessary energy and give the correct phase position.

Die Betriebssicherheit der Synchronisiervorrichtung nach der Erfindung wird ferner durch die Verwendung von Transistoren gewährleistet, während bei der bekannten Schaltungsanordnung zur zyklischen Übertragung von Meßwerten vorwiegend Kaltkathodenröhren oder andere Schaltröhren, die gezündet und gelöscht werden müssen, zur Anwendung gelangen.The operational reliability of the synchronizing device according to the invention is also ensured by the use of transistors, while at the known circuit arrangement for the cyclical transmission of measured values predominantly Cold cathode tubes or other interrupters that ignited and extinguished must be used.

Im folgenden soll beispielsweise und ohne jede Einschränkung der Erfindung angenrinrmen werden, daß der Code sechs Schritte umfaßt und daß das ganze System dazu dient, zwölf Fernmeßwerte zu übertragen; die Übertragung eines Fernmeßwertes in Serienform erfordert daher sechs Elementartakte für den Code, an die sich ein siebenter Takt für die Umschaltung der einzelnen Empfänger anschließt.The following is intended as an example and without restricting the invention in any way Assume that there are six steps in the code and that the whole system is used to transmit twelve remote readings; the transmission of a remote reading in series form therefore requires six elementary acts for the code to which a seventh clock for switching the individual receivers.

Diese sieben Takte definieren einen Zyklus, der im folgenden »kleinerer Zyklus« genannt wird. Auf je zwölf kleinere Zyklen entfällt die Gesamtheit der zwölf Meßwerte, auf die zwei weitere kleinere Zyklen folgen, um die allgemeine Rückstellung auf Null zu bewirken; die einzelnen, so definierten kleineren Zyklen bilden zusammen einen Zyklus, der im folgenden die Bezeichnung »größerer Zyklus« trägt.These seven measures define a cycle, which will be referred to as »the smaller one Cycle "is called. The total of the twelve is accounted for in every twelve smaller cycles Readings followed by two further smaller cycles to make up the general reset to effect zero; the individual, so defined, smaller cycles form together a cycle, which in the following is called the "larger cycle".

Die von dem einzigen Kanal übertragenen Signale (die im folgenden »Signale C'« genannt werden) sind in der üblichen Weise folgendermaßen gekennzeichnet: 1. Jeder der sechs ersten Schritte eines der zwölf kleineren Zyklen dient zur Übertragung von Fernmeßwerten durch eine der Ziffern C=0 oder C=1, je nachdem ob es sich um einen Codeschritt von Null oder Eins handelt.The signals transmitted by the single channel (hereinafter referred to as »Signals C '«) are marked in the usual way as follows: 1. Each of the six first steps of one of the twelve smaller cycles is used for transmission of remote readings by one of the digits C = 0 or C = 1, depending on whether it is is a code step of zero or one.

2. Der siebente Takt eines jeden der zwölf vorhergegangenen kleineren Zyklen - deren Stellung innerhalb des kleineren Zyklus die Feststellung einer davor liegenden Folge ermöglicht, welche die Umschaltung der einzelnen Empfänger steuert - ist durch eine Ziffer C=0 dargestellt.2. The seventh measure of each of the twelve preceding smaller ones Cycles - their position within the smaller cycle establishing one in front of it allows lying sequence, which controls the switching of the individual receivers - is represented by a number C = 0.

3. Jeder der .sechs ersten Takte der dreizehnten und vierzehnten kleineren Zyklen wird ebenfalls durch .die Ziffer C=0 charakterisiert.3. Each of the first six measures of the thirteenth and fourteenth smaller bars Cycles is also characterized by the number C = 0.

4. Der siebente Takt des dreizehnten kleineren Zyklus wird ebenso wie im Falle der zwölf ersten Zyklen durch eine Ziffer C=0 dargestellt.4. The seventh measure of the thirteenth minor cycle becomes the same as in the case of the first twelve cycles represented by a number C = 0.

5. Schließlich wird der siebente Takt des vierzehnten kleineren Zyklus, der auch der letzte Takt des untersuchten größeren Zyklus ist, durch eine Ziffer C=1 bestimmt, die das Signal »Start« bedeutet, von dem später noch die Rede sein wird.5. Finally, the seventh measure of the fourteenth minor cycle, which is also the last bar of the larger cycle examined, by a number C = 1, which means the signal "Start", which will be discussed later will.

Der Befehl zur allgemeinen Rückstellung der gemeinsamen Empfangsgeräte auf Null wird durch die Gesamtheit der vierzehn Ziffern Null bestimmt, die während des siebenten Taktes des zwölften kleineren Zyklus aufeinanderfolgen, wie die sieben Schritte des dreizehnten und die sechs ersten Takte des vierzehnten und letzten Zyklus. Das angewandte Prinzip umfaßt die Benutzung der Codierungskombination 000000 für die Herbeiführung der allgemeinen Rückstellung auf Null und ihre Unterdrückung bei der Darstellung des Summenpegels 0; letztere wird auf die gleiche Weise codiert wie der Pegel 1, was zu einem Irrtum führt, wenn ein Überschuß vorhanden ist, der gleich ist einem elementaren Summenintervall, der jedoch um so eher vernachlässigbar ist, je höher die Anzahl der Codierungsschritte ist.The command for the general reset of the common receiving devices to zero is determined by the total of the fourteen digits zero while of the seventh measure of the twelfth smaller cycle follow one another, like the seven Steps of the thirteenth and the first six bars of the fourteenth and last Cycle. The principle applied includes the use of the coding combination 000000 for bringing about the general reset to zero and suppressing it when displaying the sum level 0; the latter is encoded in the same way like level 1, which leads to an error if there is an excess that is equal to an elementary sum interval, which, however, is all the more negligible the higher the number of coding steps.

Es wird sich im folgenden zeigen, daß die beiden letzten kleineren Zyklen notwendig und hinreichend sind für die Identifizierung des Befehls zur allgemeinen Rückstellung auf Null. Wäre nämlich wirklich die Dauer des Befehls auf den letzten kleineren Zyklus beschränkt, dann wäre im ungünstigsten Fall die Anzahl von Ziffern 0 in dem Übertragungskanal sieben (siebenter Takt des zwölften kleineren Zyklus und sechs erste Takte des dreizehnten Zyklus) ; nun gibt es allerdings mehrere codierte Kombinationen - entsprechend der aufeinanderfolgenden Übertragung von zwei Meßwerten, die zusammen mit der Ziffer 0, die den vorhergehenden Takt charakterisiert, eine Folge von Nullen vereinigt, deren Zahl gleich sieben oder größer als sieben ist, die fälschlicherweise als Befehl zur allgemeinen Rückstellung auf Null interpretiert werden könnte. Andererseits kann die Hinzufügung zweier ergänzender kleinerer Zyklen zu den zwölf ersten kleineren Zyklen auch im ungünstigsten Fall keine Veranlassung zu Verwechslungen geben, nämlieh dann, wenn zwei aufeinanderfolgende Meßwerte folgendermaßen definiert sind: Der erste durch die codierte Kombination 100000, der zweite durch die codierte Kombination 000001; es wird also eine Folge von Nullen gespeichert, die bei Berücksichtigung des zwischenzeitlichen Anfangssignals elf Nullen -umfaßt.It will be shown in the following that the last two smaller Cycles are necessary and sufficient for the identification of the command for general Reset to zero. The duration of the command would really be at the last limited to a smaller cycle, then in the worst case the number of digits would be 0 in transmission channel seven (seventh clock of the twelfth smaller cycle and six first bars of the thirteenth cycle); now there are several coded ones Combinations - corresponding to the successive transmission of two measured values, which, together with the number 0, which characterizes the preceding measure, a Combined sequence of zeros, the number of which is equal to or greater than seven, incorrectly interpreted as a general reset to zero command could be. On the other hand, the addition of two additional smaller cycles no cause for the first twelve smaller cycles even in the worst case cause confusion, namely when two successive measured values are as follows are defined: The first by the coded combination 100000, the second by the coded combination 000001; so a sequence of zeros is stored, which includes eleven zeros when the interim start signal is taken into account.

Der Augenblick, in welchem die Identifizierung des Befehls zur allgemeinen Rückstellung auf Null innerhalb des größeren Zyklus eintritt, ist eine Funktion des Inhalts des zwölften kleineren Zyklus, d. h. als des Betrages des zwölften Meßwerts. Wäre also beispielsweise der diesen Meßwert charakterisierende codierte Ausdruck 100000, dann würde der Befehl für die allgemeine Rückstellung auf Null fünf Elementartakte früher festgestellt werden als in demjenigen Fall, in welchem die betrachtete codierte Kombination sich auf eine »Eins« beschränken würde. Könnte der nächstfolgende'größere Zyklus von der Identifizierung des Befehls an anlaufen, dann würde Gefahr bestehen, daß der Ablauf der Verteilung von einem größeren Zyklus auf einen anderen in Unordnung gerät. Es ist daher die Aufgabe des Signals »Start«, das während des letzten Taktes eines, größeren Zyklus empfangen wird, diesen Anlauf nur in einem Augenblick eines größeren Zyklus zuzulassen,, der immer mit dem nächstfolgenden identisch ist; seine Identifizierungberuht auf der Tatsache, daß er durch die erste Ziffer C=,1 charakterisiert ist, die nach' einem Arbeitstakt der allgemeinen Rückstellung auf Null empfangen wird, Der Codewandler ist dasjenige Organ, welches es ermöglicht, den gebrochenen Code, der' der quantisierten Betrag eines Meßwertes charakterisiert, einem Wert des entsprechenden natürlichen Codes anzupassen, wobei letzterer durch Herstellung des Gleichgewichtes in den einzelnen Geräten leicht decodiert werden kann. Dabei wird angenommen, daß die Ziffern, welche die einzelnen Codeschritte kennzeichnen, in abnehmender Reihenfolge übertragen werden, wodurch die Umwandlungsvorgänge vereinfacht werden.The moment at which the identification of the command for general Resetting to zero within the larger cycle is a function the content of the twelfth minor cycle, d. H. than the amount of the twelfth reading. That would be, for example, the coded expression characterizing this measured value 100000 then the command for the general reset to zero would be five element artacts earlier than in the case in which the considered encoded Combination would be limited to a "one". Could the next 'bigger' one Start cycle from the identification of the command, then there would be a risk of that the course of the distribution from one major cycle to another in disorder device. It is therefore the task of the “Start” signal that is generated during the last bar of a, larger cycle is received, this start-up only in one moment to allow a larger cycle, which is always identical to the next one; his Identification is based on the fact that it is characterized by the first digit C =, 1 is received after 'one working cycle of the general reset to zero is, The code converter is the organ that enables the broken Code that characterizes the quantized amount of a measured value, a value of the corresponding natural code, the latter by manufacturing of the equilibrium in the individual devices can be easily decoded. Included it is assumed that the digits which identify the individual code steps are transmitted in decreasing order, thereby simplifying the conversion processes will.

Diese Vorgänge werden in einem arithmetischen Rechenkreis in Form. einer binären Kippschaltung durchgeführt, der an seinem Ausgang die Ziffern des natürlichen Codes in regelmäßiger Folge abgibt, und zwar entsprechend den Ziffern des gebrochenen Codes, die er an seinem Eingang empfängt.These processes are in an arithmetic circle in the form. a binary toggle circuit, which has the digits of the emits natural codes in a regular sequence, according to the digits of the broken code that it receives at its entrance.

Diese Ziffern werden nacheinander auf sechs Speicher des Codewandlers übertragen, der sie unter Kontrolle des Schrittverteilers parallel speichert. Dabei muß eine bestimmte Verzögerung zwischen der Eingabe in die Speicher und der Aufgabe der Signale auf den Eingang des arithmetischen Rechenkreises eintreten, um die Ansprechzeit des letzteren zu berücksichtigen.These digits are successively transferred to six memories in the code converter which saves them in parallel under the control of the step distributor. Included must have a certain delay between the entry into the memory and the task of the signals on the input of the arithmetic circuit enter the response time of the latter to take into account.

Der Schrittverteiler ist eine zyklisch wirkende Urhschaltvorrichtung, die es ermöglicht, einerseits Codeumwandlungsvorgänge während eines jeden der sechs ersten Takte eines der zwölf ersten kleineren Zyklen Schritt für Schritt zu kontrollieren, andererseits während des siebenten Taktes die Rückstellung des Codeumwandlers auf Null herbeizuführen. 'Er bildet ferner eine Stufe Sieben, die alle sieben Takte am Ende eines kleineren Zyklus das Vorrücken des Codewandlers bewirkt.The step distributor is a cyclically acting clock switching device, which makes it possible, on the one hand, to code conversion operations during each of the six first bars of one of the first twelve smaller cycles step for To control the step, on the other hand, the reset during the seventh measure of the code converter to zero. 'He also forms a level seven, the advancement of the code converter every seven clocks at the end of a smaller cycle causes.

Der Codeverteiler ist ebenfalls eine zyklisch wirkende Umschaltvorrichtung- analog dem Schrittverteiler, dessen Aufgabe darin besteht, den Übertrag von dem Codewandler am Ende jedes kleineren Zyklus in steter Folge zu jedem - einzelnen Empfangsgerät vorzunehmen.The code distributor is also a cyclically acting switchover device analogous to the step distributor, the task of which is to carry over from the Code converter at the end of each smaller cycle in constant sequence for each - individual Receiving device.

In diesen drei Fällen werden die einzelnen Rechenkreise durch an sich bekannte binäre -Kippschwingschaltungen aufgebaut, die durch Impulse gesteuert werden müssen, die ihrerseits aus der Differenzierung rechteckiger Signale hervorgehen können, die von den Empfangssignalen und gegebenenfalls von Signalen, die durch eine örtliche Schrittbasisvorrichtung erzeugt sein können, gesteuert werden..In these three cases, the individual arithmetic circuits are in themselves known binary -tilting oscillating circuits built, which are controlled by pulses must, which in turn arise from the differentiation of rectangular signals can that of the received signals and possibly of signals that go through a local step base device can be generated.

Eine solche Basisschrittschaltung ist einerseits erforderlich, um die Vorrücksignale des Codeverteilers durch die Auszählung der Elementarschritte zu gewinnen, andererseits, um die empfangenen Signale in den Fällen vor ihrer Weiterbenutzung aufzuspalten, in denen die entsprechenden Ziffern, die identisch sind, keine Veranlassung zu Änderungen aufgedrückter Pegel durch Anwendung von Impulskreisen geben.On the one hand, such a basic step-by-step circuit is required to the advance signals of the code distributor by counting the elementary steps to gain, on the other hand, the received signals in the cases before their further use split up, in which the corresponding digits, which are identical, have no cause to give changes to imprinted levels by using pulse circles.

In der Zeichnung sind einige Ausführungsbeispiele für Anwendungsmöglichkeiten des Erfindungsgegenstandes dargestellt. Es ist Fig.1 das Betriebsschaltbild eines Empfängers, welches die Zusammenarbeit zwischen der Synchronisiereinrichtung nach der Erfindung und den verschiedenen Organen darstellt, die sie steuert oder regelt, Fig. 2 eine graphische- Darstellung der an verschiedenen Punkten des Empfängers ankommenden Signale, Fig.3 das Betriebsschaltbild einer Synchronisier--Vorrichtung nach der Erfindung und Fig. 4 (aufgeteilt in a und b) ein Ausführungsbeispiel für eine Schaltung, in der Transistoren der Type PNP verwendet werden.In the drawing are some exemplary embodiments for possible applications of the subject matter of the invention. It is Fig.1 the operating diagram of a Receiver, which the cooperation between the synchronizer according to represents the invention and the various bodies which it controls or regulates, Figure 2 is a graphical representation of the various points on the receiver incoming signals, FIG. 3 the operating diagram of a synchronizing device according to the invention and Fig. 4 (divided into a and b) an embodiment for a circuit in which transistors of the PNP type are used.

In dem Betriebsschaltbild gemäß- Fig. 1 ist die Synchronisiervorrichtung mit SY bezeichnet, der Codewandler mit CC und der Schrittverteiler bzw. der Codeverteiler mit DM bzw. DC, während mit (EI)k die Empfangseinrichtung mit der Rangordnung k bezeichnet ist, wobei k sich innerhalb der Werte von 1 bis 12 ändern kann.In the operating diagram according to FIG. 1, the synchronizing device is denoted by SY, the code converter by CC and the step distributor or the code distributor by DM or DC, while (EI) k denotes the receiving device with the hierarchy k, where k is can change within the values from 1 to 12.

Die Synchronisiervorrichtung hat einerf Haupteingang c, der die Signale empfängt, wie sie oben bezeichnet worden sind, und hat ferner drei Hilfseingänge Mo, Mo und Ml, die von dem Schrittverteiler DM herkommen. Sie besitzt außerdem sechs Ausgänge, die paarweise an die in gleicher Weise bezeichneten Eingänge der gesteuerten Organe angeschlossen sind: AVCC und RZCC - Vorrücken und Rückstellen auf Null des Codewandlers CC-, AVDM und RZD31 - Vorrücken und Rückstellen auf Null des Schrittverteilers DM -, AVDC und RZDC - Vorrücken und Rückstellen auf Null des Codeverteilers DC.The synchronizing device has a main input c, which receives the signals as they have been designated above, and also has three auxiliary inputs Mo, Mo and Ml, which come from the step distributor DM . It also has six outputs, which are connected in pairs to the inputs of the controlled organs with the same designation: AVCC and RZCC - advance and reset to zero of the code converter CC-, AVDM and RZD31 - advance and reset to zero of the step distributor DM -, AVDC and RZDC - advance and reset to zero of the code distributor DC.

Der Eingang AVCC des Codewandlers CC ist an den Vorrückkreis des arithmetischen Rechenkreises angeschlossen und der Eingang RZCC an seinen Rückstellkreis auf Null. Der Wandler weist ebenfalls sechs Eingänge Ml bis Ms auf, von denen jeder an eines der sechs Speicherelemente dieses Organs angeschlossen ist. Der Wandler besitzt außerdem zwölf Ausgänge für je zwei Speicherwerke, die am Ende eines kleineren Zyklus die sechs Ziffern N, bis N1 des natürlichen binären Codes abgeben, .die sich aus der Umwandlung ergeben, sowie die sechs Komplementärziffern KT 6 bis N1; diese Ziffern nehmen am Ende der dreizehnten und vierzehnten kleineren Zyklen zwangläufig die besonderen Werte Ns=NS= .-. . =N1=0 und Ns=N5= ... =1V-1=1 an. Die zwölf Ausgänge des Codewandlers CC vervielfachen sich -zu den zwölf homogenen Eingängen jedes einzelnen Empfangsgerätes.The input AVCC of the code converter CC is connected to the advance circuit of the arithmetic computing circuit and the input RZCC to its reset circuit to zero. The converter also has six inputs Ml to Ms, each of which is connected to one of the six storage elements of this organ. The converter also has twelve outputs for two storage units each, which at the end of a smaller cycle emit the six digits N to N1 of the natural binary code, which result from the conversion, as well as the six complementary digits KT 6 to N1; at the end of the thirteenth and fourteenth smaller cycles these digits inevitably take the special values Ns = NS = .-. . = N1 = 0 and Ns = N5 = ... = 1V-1 = 1 on. The twelve outputs of the code converter CC multiply to form the twelve homogeneous inputs of each individual receiving device.

Der Schrittverteiler DM ist ein sogenannter Verteiler »rnit_ geschlossenem Ring« mit sieben Ausgängen Ms, M5- . . . Ml, M., wobei die inneren Verbindungen so vorgenommen sind, daß nach Anlegen eines Signals zum Rückstellen auf Null sich an dem Eingang RZDM ein singulärer Zustand am Ausgang Ma einstellt und durch Anlegen von Vorrücksignalen än den Eingang AVDM nach und nach auf die Ausgänge Ms, M5 ... 342, Ml übertragen wird. Der so gebildete Ring muß notwendigerweise geschlossen sein, um es dem Schrittverteiler DM zu ermöglichen, in der Stufe 7 zu arbeiten, bei alleiniger Steuerung durch den örtlichen Basisschrittgeber, und das Vorrücksignal des Codeverteilers DC während _sämtlichersieben Takte zu liefern. Die Ausgänge _V6; M5, 1t4, M3, 1V12 und Jbh des Schrittverteilers DM sind mit den gleichnamigen Eingängen des Codewandlers CC verbunden, während die Ausgänge Ml und Ma ebenso wie der Ausgang Mo, der die Komplementärziffer zu 1 derjenigen Ziffer liefert, die im Punkt 111o erscheint, die Hilfseingänge der Synchronisiervorrichtung SY bilden.The step distributor DM is a so-called distributor "with closed ring" with seven outputs Ms, M5-. . . Ml, M., the internal connections are made so that after applying a signal to reset to zero at the input RZDM a singular state is set at the output Ma and by applying advance signals än the input AVDM gradually to the outputs Ms , M5 ... 34 2 , Ml is transmitted. The ring thus formed must necessarily be closed in order to enable the step distributor DM to operate in stage 7, under the sole control of the local base step generator, and to supply the advance signal of the code distributor DC during all seven cycles. The outputs _V6; M5, 1t4, M3, 1V12 and Jbh of the step distributor DM are connected to the inputs of the same name of the code converter CC, while the outputs Ml and Ma as well as the output Mo, which supplies the complementary digit to 1 of the digit that appears in point 111o, the Form auxiliary inputs of the synchronizing device SY.

Der Codeverteiler DC ist ein sogenannter Verteiler »mit offenem Ring« und hat zwölf Ausgänge Sk von S: bis S12, und die inneren Verbindungen sind so vorgenommen, daß nach Ankunft eines Signals für das Rückstellen auf Null am Eingang RZDC ein singulärer Zustand am Ausgang S1 geschaffen und näch und nach auf die Ausgänge S2 ... S1. übertragen wird, und zwar durch Anlegen von Vorrücksignalen an den Eingang AvDC. Die Beschränkung auf zwölf Ausgänge hat zur Folge, daß jeglicher singuläre Zustand während der dreizehnten und vierzehnten kleineren Zyklen verschwindet.The code distributor DC is a so-called distributor "with an open ring" and has twelve outputs Sk from S: to S12, and the internal connections are made in such a way that after the arrival of a signal for resetting to zero at input RZDC a singular state at output S1 created and next and by the outputs S2 ... S1. is transmitted by applying advance signals to the input AvDC. The restriction to twelve outputs has the consequence that any singular state disappears during the thirteenth and fourteenth smaller cycles.

Die einzelnen Schaltungen können jeweils aus der Vereinigung von sechs Speicherelementen aus Kippschwingschaltungen mit drei Eingängen bestehen.The individual circuits can each consist of the union of six Storage elements consist of relaxation circuits with three inputs.

Am Ende eines jeden der zwölf ersten kleineren Zyklen erscheinen an den beiden ersten Eingängen des Speicherelementes der Rangordnung p (1 C p < 6) jeder einzelnen Schaltung (EI)k die von dem Codewandler gelieferten Ziffern N, und N,; damit diese Zahlen jedoch von.,demjenigen Element gespeichert werden, dessen dritter Eingang an den Ausgang St des Codeverteilers DC angeschlossen ist, - ist es erforderlich, daß letzterer ein entsprechendes Signal am Ende des singulären Zustandes bei St abgibt, was jedoch bedingt, daß die beiden Zahlen genau im kleineren Zyklus von der Rangordnung k erscheinen.At the end of each of the first twelve smaller cycles, the digits N, and N, supplied by the code converter appear at the first two inputs of the memory element of the order p (1 C p <6) of each individual circuit (EI) k; However, so that these numbers are stored by the element whose third input is connected to the output St of the code distributor DC, - it is necessary that the latter emits a corresponding signal at the end of the singular state at St, which, however, requires that the two numbers appear exactly in the smaller cycle of order k.

Die graphische Darstellung der Signale in Fig.2 zeigt das laufende Ineinandergreifen der Vorgänge im Inneren eines größeren Zyklus, von denen jedoch nur die kleineren Zyklen (1), (2), (12), (13) und (14) dargestellt sind. In jedem Zyklus ist das entsprechende mit 111, bezeichnete Zeitintervall für 1 < p C 6 für den Codeschritt der Rangfolge p und für p=0 für den `.'orr ücktakt oder den Starttakt. Die unter (a) bis (L)- dargestellten Signale -sind folgende: (a) Die auf den Eingang der Synchronisiervorrichtung gegebenen Signale C; (b) die Signale der Schaltuhr H der Synchronisiervorrichtung SY, (c) die auf die Eingänge RZDM und RZDC der Stromkreise für die Rückstellung auf Null der beiden Verteiler DM, DC gegebenen Signale, (d) bis (g) die an den Ausgängen Ms, Ms, Ml und Mo des Schrittverteilers DM auftretenden Signale, (1a) die Signale auf der Vorrückleitung AVCC des Codewandlers CC, (il die Signale auf der V orrückleitung AVDC des Codeverteilers DC, (j) bis (I) die an den Ausgängen S1, S2 und S3-des Codeverteilers DC auftretenden Signale.The graphical representation of the signals in FIG. 2 shows the ongoing interlocking of the processes within a larger cycle, of which, however, only the smaller cycles (1), (2), (12), (13) and (14) are shown. In each cycle, the corresponding time interval, labeled 111, is for 1 <p C 6 for the code step of the order of precedence p and for p = 0 for the `.'orr back clock or the start clock. The signals shown under (a) to (L) - are as follows: (a) The signals C given to the input of the synchronizing device; (b) the signals of the timer H of the synchronizing device SY, (c) the signals given to the inputs RZDM and RZDC of the circuits for resetting to zero of the two distributors DM, DC, (d) to (g) the signals given to the outputs Ms , Ms, Ml and Mo of the step distributor DM occurring signals, (1a) the signals on the forward line AVCC of the code converter CC, (il the signals on the forward line AVDC of the code distributor DC, (j) to (I) at the outputs S1 , S2 and S3 of the code distributor DC occurring signals.

Dabei ist vorausgesetzt, daß die Empfangsgeräte mit Transistoren der Type PNP ausgerüstet sind; die mit negativen Speisespannungen arbeiten, welche die Ziffern 0--uini 1 kennzeichnen, wobei die Spannung, welche der Ziffer 1 entspricht, stärker negativ ist als diejenige Spannung, die der Ziffer 0 entspricht. Es ist ferner angenommen, daß nur die positiven, in bestimmten Organen durch Differenzierung gewonnenen Impulse benutzt werden; dies entspricht in der graphischen Darstellung den senkrecht ansteigenden Stirnen der genannten Signale.It is assumed that the receiving devices with transistors of the Type PNP are equipped; who work with negative supply voltages, which the Numbers 0 - uini 1 denote, whereby the voltage corresponding to the number 1, is more negative than the voltage corresponding to the digit 0. It is furthermore assumed that only the positive, in certain organs by differentiation gained impulses are used; this corresponds to the graphic representation the vertically rising foreheads of the signals mentioned.

Die Signale (a) und (h) sind unter der Annahme dargestellt, daß die empfangenen codierten Kombinationen für jeden der zwölf ersten kleineren Zyklen identisch und im gebrochenen Code durch eine Folge von sechs »Einsen« gekennzeichnet sind. Die Elemente dieser Signale, die von .der Höhe des Betrags des empfangenen Meßwertes abhängen, sind in ununterbrochenen- Linienzügen dargestellt, während die unveränderlichen Elemente in zusammenhängenden Linienzügen dargestellt sind.Signals (a) and (h) are shown assuming that the encoded combinations received for each of the first twelve minor cycles identical and identified in the broken code by a sequence of six "ones" are. The elements of these signals that depend on the amount of the amount received The measured value are shown in uninterrupted lines, while the unchangeable elements are shown in contiguous lines.

Die Zeitsignale (b) sind ein einziges Mal durch einen größeren Zyklus gesperrt, weil der Befehl zur allgemeinen Rückstellung auf Null gegeben worden ist, d. h., wie bereits oben dargelegt worden ist, in einem Augenblick, der sich mit dem Wert des zwölften Ausdrucks ändert. Andererseits erfolgt die Aufhebung der Sperrung der Zeitsignale, die unter der Kontrolle des Startsignals erfolgt, in einem Augenblick, der immer identisch ist mit einem Zyklus, der größer ist als der nachfolgende. In dem Schaubild ist unterstellt, daß die codierte Kombination, die dem zwölften Ausdruck entspricht, mit einer Eins endet, so daß die Zählung der einzelnen Ziffern 0 (»Nullen«) der Ziffernfolge für die allgemeine Rückstellung auf Null (gekennzeichnet durch die Ziffern 1 bis 14) erst vom Takt Mo des zwölften kleineren Zyklus ab erfolgt. Ebenso wurde angenommen, daß die Anordnung so getroffen ist, daß die Aufhebung der Sperrung der Zeitsignale nur einen Halbtakt nach Beginn des Empfangs des Startsignals erfolgen kann, derart, daß die auf die Fortschaltleitung AVDM des Schrittverteilers DM gegebenen Signale in der Mitte jedes Elementartaktes auftreten; dies ermöglicht es einerseits, daß eine Speicherung der von dem arithmetischen Rechenkreis des Code waffdlers CC in die entsprechenden Speicherelemente eingegebenen Ziffern während eines jeden Taktes Ms bis Ml eines kleineren Zyklus nur einen halben Takt nach Anwendung des umzuwandelnden Signals erfolgt und daß andererseits der Inhalt des arithmetischen Rechenkreises des Codewandlers CC erst einen Takt nach der Speicherung' der letzten Ziffer des betreffenden Codes erfolgt. Das Schaubild für das Signal (c) zeigt deutlich die Momente, in denen einmal die Sperrung des Zeittaktes bei BIH, dann die Rückstellung des Zeitgebers bei RZH, des Schrittverteilers DM über RZDM und des Codeverteilers DC über RZDC auf Null erfolgt, Bezüglich der Signale (d) bis (f) besagt die Formel (Np)k-->CC, daß die ZifferNp des Ausdrucks der Rangordnung k in das Speicherelement (p) des Codewandlers CC eingegeben wird.The time signals (b) are blocked once by a larger cycle because the command for general reset to zero has been given, ie, as has already been explained above, at an instant which changes with the value of the twelfth term. On the other hand, the blocking of the timing signals, which is carried out under the control of the start signal, takes place at an instant that is always identical to a cycle that is greater than the next. In the diagram it is assumed that the coded combination corresponding to the twelfth expression ends with a one, so that the counting of the individual digits 0 ("zeros") of the digit sequence for the general reset to zero (identified by the digits 1 to 14) only takes place from measure Mo of the twelfth smaller cycle. It was also assumed that the arrangement is made in such a way that the blocking of the time signals can only be canceled one half cycle after the start of the reception of the start signal, in such a way that the signals applied to the AVDM step distributor DM occur in the middle of each elementary cycle; this makes it possible on the one hand that the digits entered by the arithmetic circuit of the code waffdlers CC in the corresponding memory elements are stored during each clock Ms to Ml of a smaller cycle only half a clock after application of the signal to be converted and on the other hand, the content of the arithmetic The computing circuit of the code converter CC only takes place one clock after the last digit of the relevant code has been stored. The diagram for signal (c) clearly shows the moments in which the clock is blocked at BIH, then the timer is reset at RZH, the step distributor DM via RZDM and the code distributor DC via RZDC to zero, with regard to the signals ( d) to (f) the formula (Np) k -> CC means that the number Np of the expression of the order of precedence k is entered into the storage element (p) of the code converter CC.

Für die Signale (j), (k) und (I) bedeutet die Formel CC.--> (EI)k, daß der Inhalt des Speichers ,des Codewandlers CC in. seiner Gesamtheit in,die entsprechenden Speicherwerke des speziellen Geräts mit der zugehörigen Rangfolge k übertragen wird. Der Vergleich dieser Signale mit dem Signal-(g) zeigt, daß zwischen dem Zeitpunkt, in dem der Befehl zu dem vorhergehenden Übertrag gegeben wird, und demjenigen, in welchem der Übertrag vorgenommen wird, eine bestimmte Verzögerung vorgesehen ist. Der arithmetische Rechenkreis des. Codewandlers CC kann im Hinblick auf die Umwandlung des nachfolgenden Ausdrucks (RZCC) auf Null zurückgestellt werden.For the signals (j), (k) and (I) the formula CC -> (EI) k, that the content of the memory of the code converter CC in. Its entirety in, the corresponding Storage works of the special device with the associated ranking k is transferred. The comparison of these signals with the signal (g) shows that between the point in time in which the command is given to the previous carry, and the one in to which the carry is made, a certain delay is provided. The arithmetic circuit of the code converter CC can with regard to the conversion of the following expression (RZCC) must be reset to zero.

Die Synchronisiervorrichtung SY nach der Erfindung verarbeitet, angefangen bei den empfangenen Signalen (c), die Befehle, die den Betrieb nach dem Diagramm der Fig. 2 steuern, ferner die Empfangsgeräte, auf welche sie diese zuleitet. Sie umfaßt einerseits eine Schaltuhr H (Fig. 3), welche die örtliche Basis für die Zeitgabe bildet, -andererseits Organe, ,um auf die Fortschalt- und Rückstellkreise auf Null des Cadewandlers CC, des Schrittverteilers DM und des Codeverteilers DC Signale zu übertragen, die entweder ausschließlich aus den Empfangssignalen oder aus der Kombination dieser Signale mit den Zeitsignalen erarbeitet sind.The synchronization device SY according to the invention processes, starting with the received signals (c), the commands which control the operation according to the diagram of FIG. 2, and also the receiving devices to which it sends them. It comprises on the one hand a time switch H (Fig. 3), which forms the local basis for the timing, on the other hand organs to transmit signals to the incremental and reset circuits to zero of the cadet converter CC, the step distributor DM and the code distributor DC, which are developed either exclusively from the received signals or from the combination of these signals with the time signals.

Die Schaltuhr H der Synchronisiervorrichtung SY besteht aus einem Generator zur Erzeugung rechteckiger Signale, der einmal durch einen größeren Zyklus gesperrt wird, sobald das Signal zur allgemeinen Rückstellung auf Null identifiziert worden ist, und dessen Sperrung mit der Steuerung des Startsignals aufgehoben wird. Bei freiem Betrieb ist die Rücklaufperiode der Zeitsignale gleich der Dauer eines Elementartaktes. Ein und derselbe Eingang steuert die Sperrung und die Aufhebung der Sperrung der Schaltuhr H. Wie aus Fig. 3 ersichtlich, umfassen die vorgesehenen Organe zur Feststellung des Befehls für die allgemeine Rückstellung auf Null im wesentlichen: Eine Sechzehnerstufe EC, die auf der Fortschalt-Leitung AvEC jedesmal einen positiven Spannungssprung empfängt; wenn in dem Kanal (C) eine Ziffer 0 empfangen wird, und die auf der Leitung zur Rückstellung auf Null jedesmal einen-positiven Spannungssprung empfängt, wenn eine Ziffer 1 in diesem Kanal empfangen wird; ein Stromkreis (ET)4 mit drei Eingängen, der an einen Inverter 14 angeschlossen ist, dient dazu, die vierzehnte positive Spannungsstufe zu identifizieren, die an die Fortschaltleitung AvEC der Sechzehnerstufe angelegt wird; eine binäre Kippschwingschaltung (Flip-Flop)- BB, 'deren Zustandsänderung am Ende des größeren Zyklus dazu dient, die Schaltuhr H bis zum Empfang des Startsignals zu sperren, schließlich Organe zur Erzeugung der positivem Spannungsstufen für das Vorrücken und für die Rückstellung auf Null der Sechzehnerstufe.The timer H of the synchronizing device SY consists of one Generator for generating rectangular signals that go through a larger cycle is disabled as soon as the general reset signal to zero is identified has been, and the blocking is canceled with the control of the start signal. In free operation, the flyback period of the time signals is equal to the duration of one Element artact. One and the same input controls the blocking and the cancellation the locking of the timer H. As can be seen from Fig. 3, include the intended Bodies for the establishment of the order for the general reset to zero im essential: A sixteenth stage EC, which is on the AvEC progression line each time receives a positive voltage jump; if a digit 0 is received in the channel (C) and the one on the line to reset to zero each time a positive Receives voltage jump when a digit 1 is received in this channel; a Circuit (ET) 4 with three inputs, which is connected to an inverter 14, is used to identify the fourteenth positive voltage level that is applied to the Switching line AvEC of the sixteen stage is created; a binary relaxation circuit (Flip-Flop) - BB, 'whose change of state at the end of the larger cycle serves to to block the timer H until the start signal is received, finally organs to generate the positive voltage steps for the advance and for the return to zero of the sixteenth level.

Die Stufe, von der hier die Rede ist, ist in an sich bekannter Weise durch Zusammenschalten von vier binären Flip-Flops in Kaskade hergestellt, von denen jede zwei Komplementärziffern liefert, die mit d und d für den Flip-Flop der »Einsen« (dieser wird von positiven Impulsen auf der Leitung AvEC gesteuert), mit c und c für den Flip-Flop der »Zweien«, b und b für den Flip-Flop der »Vieren«, a und d für den Flip-Flop der »Achten«, wobei nach jeder Rückstellung auf Null -a=b=c=d=0 und ä=b=c=d=1. Der Gehalt der Sechzehnerstufe ändert sich beständig innerhalb eines größeren Zyklus nach Maßgabe der Anzahl von Nullen, die in dem Kanal (C) nacheinander empfangen werden, überschreitet aber niemals die Zahl 11, wie bereits gezeigt worden ist, ausgenommen es handelt sich um einen Befehl für die allgemeine Rückstellung auf Null; in diesem Fall wird der Wert 14 erreicht.The stage we are talking about here is produced in a manner known per se by connecting four binary flip-flops in cascade, each of which supplies two complementary digits, denoted by d and d for the flip-flop of the "ones" ( this is controlled by positive pulses on the line AvEC), with c and c for the flip-flop of the "twos", b and b for the flip-flop of the "fours", a and d for the flip-flop of the "eighth «, Whereby after each reset to zero -a = b = c = d = 0 and ä = b = c = d = 1. The content of the sixteen level changes constantly within a larger cycle according to the number of zeros received in succession in the channel (C), but never exceeds the number 11, as has already been shown, unless it is an instruction for the general reset to zero; in this case the value 14 is reached.

Der Stromkreis (ET)4, dessen drei Eingänge an die Ausgänge a, b und c der Sechzehnerstufe angeschlossen sind, gibt ständig das logische Produkt abc ab, das für jede Anzahl von Impulsen am Eingang des Flip-Flops der »Einsen« der Sechzehnerstufe zwischen 0 und 14 liegt, das aber den Wert 1 abgibt (a=1, b=1, c=1), sobald diese Zahl den Wert 14 erreicht, d. h. genau gesagt: für den Fall eines Befehls für die allgemeine Rückstellung auf Null. Der Inverter 14, dessen Eingang an den Ausgang des Stromkreises (ET)4 angeschlossen ist, liefert an seinen Ausgang die komplementäre Funktion jbc; in den logischen Stromkreisen mit Transistoren ermöglicht es die Eigenart des Einsatzes der Transistoren, mit ihren Basen gleichzeitig das logische Produkt und die inverse Funktion zu bilden, so daß es nicht nötig ist, einen bestimmten Inverter vorzusehen.The circuit (ET) 4, the three inputs of which are connected to the outputs a, b and c of the sixteen stage, constantly emits the logical product abc, which for every number of pulses at the input of the flip-flop of the "ones" of the sixteen stage between 0 and 14, but this returns the value 1 (a = 1, b = 1, c = 1) as soon as this number reaches the value 14, that is to say: in the event of a command for the general reset to zero. The inverter 14, the input of which is connected to the output of the circuit (ET) 4, supplies the complementary function jbc at its output; In the logic circuits with transistors, the peculiarity of the use of the transistors makes it possible with their bases to form the logic product and the inverse function at the same time, so that it is not necessary to provide a specific inverter.

Das Organ, welches die Synchronisierung der Schaltuhr H am Ende des größeren Zyklus steuert, besteht aus einem binären Flip-Flop, dessen Fortschaltleitung AvBB einen positiven Spannungssprung in dem Augenblick erhält, in welchem äbc = 0 ist, d. h. nach erfolgter Identifizierung -des Befehls zur allgemeinen Rückstellung auf Null. Die Leitung RZBB für die Rückstellung auf Null empfängt die von einem Inverter I( gegebenen Signale (c), dessen Eingang an den Kanal (C) angeschlossen ist; das durch die Gleichung C=1 und C=0 charakterisierte Startsignal ist es also, welches die Rückkehr des Flip-Flops BB in seinen Anfangszustand nach einer allgemeinen Rückstellung auf Null bewirken wird. Das Synchronisierungssignal der Schaltuhr wird am Ausgang (0) des binären Flip-Flops BB vorweggenommen.The organ that controls the synchronization of the timer H at the end of the larger cycle consists of a binary flip-flop, the switching line AvBB of which receives a positive voltage jump at the moment in which äbc = 0 , ie after identification of the command for general reset to zero. The line RZBB for the reset to zero receives the signals (c) given by an inverter I (whose input is connected to the channel (C); it is therefore the start signal characterized by the equations C = 1 and C = 0, which will cause the return of the flip-flop BB to its initial state after a general reset to 0. The synchronization signal of the timer is anticipated at the output (0) of the binary flip-flop BB.

Die Organe, welche die positiven Spannungssprünge hervorrufen, die am Eingang der Sechzehnerstufe erscheinen müssen, wenn die Ziffern 0 auf dem Kanal (C) ankommen, umfassen einen Stromkreis (ET) 2 mit- zwei Eingängen (C) und (H) sowie einen Inverter 12, dessen Eingang mit dem Ausgang des letzteren verbunden ist.The organs that cause the positive voltage jumps that must appear at the input of the sixteenth stage when the digits 0 arrive on channel (C) include a circuit (ET) 2 with two inputs (C) and (H) and an inverter 12, the input of which is connected to the output of the latter.

Damit ein positiver Spannungssprung auf der Leitung AvEC erscheint, ist es erforderlich, daß das von dem Kreis (ET)2 errechnete logische Produkt C von dem Wert 0 zu dem Wert 1 übergeht, d. h. daß gleichzeitig C=0 und H=1 ist, was nach dem Schaltbild der Fig.2 am Anfang jedes Elementarschrittes, für den C=0 ist, der Fall sein muß.So that a positive voltage jump appears on the AvEC line, it is necessary that the logical product C calculated from the circle (ET) 2 of the value 0 changes to the value 1, d. H. that at the same time C = 0 and H = 1, what after the circuit diagram of Figure 2 at the beginning of each elementary step for which C = 0, the Must be case.

Die Organe zur Erzeugung der positiven Spannungssprünge, die beim Empfang der Ziffern 1 in dem Kanal (C) auf die Leitung RZEC gegeben werden müssen, enthalten einen Strömkreis (ET), mit zwei Eingängen (C) und (H) sowie einen Inverter Il, dessen Eingang an den Ausgang des Kreises (ET), angeschlossen ist, und einen monostabilen Flip-Flop BM., der an seinem Eingang die von dem Inverter I, gelieferten Signale empfängt und über aeinen Ausgang (1) die Leitung RZBC für die Rückstellung der Sechzehnerstufe auf Null beaufschlagt. Damit ein positiver Spannungsstrom auf den Eingang des monostabilen Flip-Flops BM, gegeben werden kann, muß das von dem Kreis (ET), errechnete logische Produkt CH von dem Wert 0 zu dem Wert 1 übergehen, d. h., es muß gleichzeitig C=1 und H=1 sein, was nach dem Schaltbild von Fig. 2 am Anfang eines jeden Elementartaktes der Fall ist, für den C=1 ist. Der Inverter h kann aus den oben angegebenen Gründen nicht von dem Stromkreis (ET), getrennt werden. Der Zweck des monostabilen Flip-Flops BM, ist es, auf die Leitung RZEC einen positiven Impuls zu geben, der in den vorstehend gekennzeichneten Augenblicken beginnt und dessen Dauer ausreicht, um die Impulse zu neutralisieren, die sich dann längs der Flip-Flops der Sechzehnerstufe fortpflanzen können, wobei sie mit den Flip-Flops niedriger Rangordnungen beginnen, und die anderenfalls Gefahr laufen würden, die Flip-Flops höherer Rangordnungen in Stellungen zu belassen, die von denen völlig verschieden sind, die sie einnehmen müssen.The organs for generating the positive voltage jumps, which must be given on the line RZEC when the digits 1 are received in channel (C), contain a current circuit (ET), with two inputs (C) and (H) and an inverter II, whose input is connected to the output of the circuit (ET), and a monostable flip-flop BM. Which receives the signals supplied by the inverter I at its input and via aein output (1) the line RZBC for resetting the Sixteen step applied to zero. So that a positive voltage current can be applied to the input of the monostable flip-flop BM, the logical product CH calculated by the circle (ET) must pass from the value 0 to the value 1, that is, C = 1 and at the same time H = 1, which is the case according to the circuit diagram of FIG. 2 at the beginning of each elementary cycle for which C = 1. The inverter h cannot be separated from the circuit (ET) for the reasons given above. The purpose of the monostable flip-flop BM is to apply a positive pulse on the RZEC line, which begins at the moments indicated above and is of sufficient duration to neutralize the pulses which then travel along the flip-flops of the sixteen stage starting with the lower ranking flip-flops, and who would otherwise run the risk of leaving the higher ranking flip-flops in positions completely different from those they must occupy.

Das Fortschalten des Codewandlers CC wird dadurch erreicht, daß man mit Hilfe eines Kreises (ET)3 mit zwei Eingängen und eines Inverters 13, der sich mit dem vorhergehenden vereinigen kann, einen positiven Spannungssprung auf die Leitung AvCC gibt. Der Kreis (ET), hat zwei Eingänge, von denen der eine das von dem Stromkreis (ET), geschaffene logische Produkt CH empfängt und der zweite die Ziffer Ma, welche die Komplementärziffer zu 1 der am Ausgang Ho des Schrittverteilers DM empfangenen Ziffer darstellt. Damit ein positiver Spannungssprung auf der Leitung AvCC erscheint, muß das von dem Kreis (ET)" errechnete logische Produkt CHMo mit drei Variablen von dem Wert 0 zu dem Wert 1 übergehen. Dies ergibt sich für C=1, H=1 und Ho=0, d. h. am Anfang aller Elementarschritte, die zu den Informationen gehören, die einen Fernmeßwert kennzeichnen, und zwar jedesmal, wenn diese Informationen einen Codeschritt l definieren, aber mit Ausnahme des Startsignals, für welches C ebenfalls =1 ist, ohne daß es sich um den gleichen Codeschritt handelt (in dem Augenblick, in welchem das Startsignal erscheint, hat die Rückstellung des Schrittverteilers auf Null die Bedingung Ma=l zur Folge, wodurch der Impuls unterdrückt wird, der auf der Fortschaltleitung AvCC des Codewandlers CC erscheinen würde, wenn diese Leitung aus Gründen der Vereinfachung direkt an den Ausgang des Kreises (ET), angeschlossen wäre).The progression of the code converter CC is achieved in that with the aid of a circuit (ET) 3 with two inputs and an inverter 13, which can be combined with the previous one, a positive voltage jump is applied to the line AvCC. The circuit (ET) has two inputs, one of which receives the logical product CH created by the circuit (ET) and the second the number Ma, which is the complementary number to 1 of the number received at the output Ho of the step distributor DM . So that a positive voltage jump appears on the line AvCC, the logical product CHMo calculated by the circle (ET) "with three variables must go from the value 0 to the value 1. This results for C = 1, H = 1 and Ho = 0, ie at the beginning of all elementary steps that belong to the information that characterizes a remote measured value, each time this information defines a code step 1, but with the exception of the start signal, for which C is also = 1, without it being is the same code step (at the moment the start signal appears, resetting the step distributor to zero results in the condition Ma = 1, which suppresses the pulse that would appear on the stepping line AvCC of the code converter CC if this line for the sake of simplicity it would be connected directly to the output of the circuit (ET) ).

Die Rückstellung des Codewandlers CC auf Null wird dadurch herbeigeführt, daß mit Hilfe eines monostabilen Flip-Flops BM2 ein positiver Spannungssprung auf die Leitung RZCC gegeben wird, dessen Eingang an den Ausgang Mo des Schrittverteilers DM angeschlossen ist und dessen Ausgang (1) an die Leitung RZCC angelegt ist. Der monostabile Flip-Flop dient hier nicht zur Verzögerung des Befehlssignals (t11(), sondern nur zur Trennung der Stromkreise, deren Eingänge zu den komplementären Ausgängen Mo und Ho des gleichen Flip-Flops des Schrittverteilers DM führen, d. h., die Rückstellung des arithmetischen Rechenkreises auf Null erfolgt genau in dem Augenblick, in welchem der positive Spannungssprung .am Ausgang M( des Schrittverteilers DM erscheint.The resetting of the code converter CC to zero is brought about that with the help of a monostable flip-flop BM2 a positive voltage jump is given to the line RZCC, the input of which is connected to the output Mo of the step distributor DM and its output (1) to the line RZCC is created. The monostable flip-flop is not used here to delay the command signal (t11 (), but only to separate the circuits, the inputs of which lead to the complementary outputs Mo and Ho of the same flip-flop of the step distributor DM , i.e. the resetting of the arithmetic computing circuit to zero occurs exactly at the moment in which the positive voltage jump appears at output M (of the step distributor DM .

Das Vorrücken des Schrittverteilers DM wird unmittelbar durch die Signale der Schaltuhr H in den Augenblicken direkt gesteuert, in denen sie einen positiven Spannungssprung auf der. Leitung AvDM kennzeichnen, d. h. in der Mitte jedes Elementartaktes, ausgenommen natürlich während der Dauer der Sperrung.The advance of the step distributor DM is directly controlled by the signals from the timer H in the moments in which there is a positive voltage jump on the. Identify line AvDM, ie in the middle of each elementary act, except of course during the period of blocking.

Die Rückstellung des Schrittverteilers DM auf Null wird am Ende eines größeren Zyklus direkt durch die Sperrsignale der Schaltuhr H gesteuert.The resetting of the incremental distributor DM to zero is controlled directly by the locking signals of the timer H at the end of a larger cycle.

Das Vorrücken des Codeverteilers DC ergibt sich dadurch, daß mit Hilfe eines Inverters IS und eines monostabilen Flip-Flops BM, ein positiver SpannungsstoB auf die Leitung AvDC gegeben wird. Der Eingang des Inverters I" empfängt die von dem Schrittverteiler D117 gelieferten Signale (Ni) an dem komplementären Ausgang des Ausgangs M1 und gibt auf diese Weise an seinem Ausgang Signale ab, die in Phase mit den Signalen (Mi) sind; dieser Inverter ist erforderlich, um die von dem gleichen Flip-Flop des Schrittverteilers DM gesteuerten Stromkreise zu trennen, dessen Ausgang M1 schon das letzte Speicherelement des Codewandlers CC steuert. Der monostabile Flip-Flop BM., dessen Eingang am Ausgang des Kreises liegt, der den Inverter I5 enthält, gibt an seinem Ausgang (0) einen positiven Spannungsstoß ab, der gegenüber demjenigen etwas verzögert ist, der am Ende des kleineren Zyklus am Ausgang M1 des Schrittverteilers DM auftritt.The advance of the code distributor DC results from the fact that with the aid of an inverter IS and a monostable flip-flop BM, a positive voltage surge is applied to the line AvDC. The input of the inverter I "receives the signals (Ni) supplied by the step distributor D117 at the complementary output of the output M1 and in this way gives at its output signals which are in phase with the signals (Mi); this inverter is required to separate the circuits controlled by the same flip-flop of the step distributor DM , whose output M1 already controls the last memory element of the code converter CC. The monostable flip-flop BM., whose input is at the output of the circuit containing the inverter I5 , emits a positive voltage surge at its output (0) , which is somewhat delayed compared to that which occurs at the end of the smaller cycle at the output M1 of the step distributor DM .

Das Rückstellen des Codeverteilers DC auf Null tritt am Ende des größeren Zyklus zur gleichen Zeit ein, zu der auch die Sperrung der Schaltuhr H und das Rückstellen des Schrittverteilers DM auf Null erfolgt. Um jedoch den Ausgang (0) des Flip-Flops BB, der schon für diese letzten- Operationen benutzt worden war, nicht zu sehr zu belasten, benutzt man das komplementäre Signal, das am Ausgang (1) des Flip-Flops empfangen worden ist, und invertiert es in dem Stromkreis I6, dessen Ausgang an die Leitung RZDC gelegt ist.The resetting of the code distributor DC to zero occurs at the end of the larger cycle at the same time as the blocking of the timer H and the resetting of the step distributor DM to zero. However, in order not to overload the output (0) of the flip-flop BB, which was already used for these last operations, the complementary signal that was received at the output (1) of the flip-flop is used, and inverts it in the circuit I6, the output of which is connected to the line RZDC.

Die Fig. 4 mit den Teilen a und b zeigt das detaillierte Schaltbild einer Synchronisiervorrichtung, die aus Transistoren der Type pNP aufgebaut ist und dazu dient, an ihrem Eingang C telegraphische Signale zu empfangen, deren Dauer 20 Millisekunden beträgt.Fig. 4 with parts a and b shows the detailed circuit diagram a synchronizing device made up of transistors of the PNP type and serves to receive telegraphic signals at their input C, their duration 20 milliseconds.

In diesem Schaltbild sind die Elemente zusammengestellt, welche die verschiedenen, in Fig. 3 wiedergegebenen Funktionseinheiten bilden. Da die Transistoren jedoch in Basisschaltung betrieben werden, sind die logischen Multiplikationsvorgänge und die Inversionen, die von den Stronikreisgruppen (ET), und Il, (ET), und I2,. (ET), und I3 bzw. (ET)4 und 14 vorgenommen werden, gleichzeitig für jede der Gruppen durch ein einziges Organ gesichert, das die Bezeichnung (ET-1) mit dem jeweiligen Index trägt.In this circuit diagram, the elements are compiled which form the various functional units shown in FIG. 3. However, since the transistors are operated in common base, the logical multiplication processes and the inversions that are generated by the electrical circuit groups (ET), and II, (ET), and I2,. (ET), and I3 or (ET) 4 and 14 are made simultaneously for each of the groups by a single organ, which bears the designation (ET-1) with the respective index.

Die Schaltuhr H (Fig. 4a) enthält einen Oszillator, der auf die Frequenz von 100 Hz abgestimmt ist, einen Übertragungsverstärker, der die von dem Oszillator gelieferte sinusförmige Spannung vor der Umwandlung in. rechteckige Signale der gleichen Frequenz verstärkt, und einen binären Flip-Flop, der als Frequenzverteiler wirkt und die Zeitsignale liefert, die an die übrigen Organe gelegt werden.The timer H (Fig. 4a) contains an oscillator that operates on the frequency of 100 Hz is tuned, a transmission amplifier that is fed by the oscillator supplied sinusoidal voltage before conversion into. square signals of the same frequency amplified, and a binary flip-flop that acts as a frequency distributor acts and delivers the time signals that are sent to the other organs.

Das aktive Element des Oszillators besteht aus dem Transistor Tr26. Die Frequenz im freien Bereich wird von den Elementen L1; C1 des Schwingkreises bestimmt; die Reaktanz, welche die Aufrechterhaltung der Schwingungen sichert, ergibt sich aus der Koppelung von L1 mit der Induktivität L2 des Transformators T1, -dessen dritte Wicklung die sinusähnliche Spannung liefert, die an den Übertragungsverstärker angelegt wird, dessen wirksame Elemente Tr28 und Tr29 durch den. Transformator Tr. voneinander getrennt sind. Der Transistor Tr 27 dient zur Regelung der Dämpfung des Schwingkreises. Seine Basis empfängt von der Klemme BLH das Sperrsignal der Schaltuhr: Sobald eine Ziffer 0 an seine Basis angelegt wird, ist der Transistor gesperrt, und der Oszillator schwingt frei; wird dagegen die Ziffer 0 durch eine »Eins« ersetzt, dann wird der Transistor stromdurchlässig und gesättigt, schließt einen Teil der Wicklung kurz und sperrt auf diese Weise die Schwingungen.The active element of the oscillator consists of the transistor Tr26. The frequency in the free range is determined by the elements L1; C1 of the resonant circuit is determined; the reactance, which ensures the maintenance of the oscillations, results from the coupling of L1 with the inductance L2 of the transformer T1, - whose third winding supplies the sinusoidal voltage that is applied to the transmission amplifier, whose active elements Tr28 and Tr29 through the. Transformer Tr. Are separated from each other. The transistor Tr 27 is used to regulate the damping of the resonant circuit. Its base receives the blocking signal of the timer from the BLH terminal: As soon as a digit 0 is applied to its base, the transistor is blocked and the oscillator oscillates freely; if, on the other hand, the number 0 is replaced by a “one”, the transistor becomes current-permeable and saturated, short-circuits part of the winding and in this way blocks the oscillations.

Der binäre Zeitgeber-Flip-Flop, dessen aktive Elemente aus den Transistoren Trio und Tr31 bestehen, zeigt den klassischen Aufbau.The binary timer flip-flop, whose active elements consist of the transistors Trio and Tr31 exist, shows the classic structure.

Dasselbe gilt auch für alle anderen binären Flip-Flops der Synchronisiervorrichtung SY, soweit es sich um die Flip-Flops der Sechzehnerstufe Ec (Fig. 3) handelt (das sind die Transistoren Tri3, Tr14, Tr15, Tri" Tr17, Tri8, Tri. und Tr2o) oder um den binären Flip-Flop BB (Fig. 4a), der die allgemeine Rückstellung der gemeinsamen Empfangsorgane auf 0 steuert (Transistoren Tr21 und Tr22).The same also applies to all other binary flip-flops of the synchronizing device SY, as far as the flip-flops of the sixteen stage Ec (Fig. 3) are concerned (the are the transistors Tri3, Tr14, Tr15, Tri "Tr17, Tri8, Tri. and Tr2o) or um the binary flip-flop BB (Fig. 4a), which is the general reset of the common Receiving organs controls to 0 (transistors Tr21 and Tr22).

Von herkömmlicher Bauart sind gleichfalls die monostabilen Flip-Flops BM, (Transistoren Tri und Tr2), BM, (Transistoren Tr, und Tr8) und BM, sowie die Inverterverstärker Io (Tro), IS (Triff) und I6 (Tr12) (s. Fig. 4b).The monostable flip-flops are also of conventional design BM, (transistors Tri and Tr2), BM, (transistors Tr, and Tr8) and BM, as well as the Inverter amplifier Io (Tro), IS (Triff) and I6 (Tr12) (see Fig. 4b).

Der logische Rechenkreis (ET-1) enthält drei in Reihe geschaltete Transistoren (Tr23, Tr24, Tr25), deren Basen an seinen drei Eingängen (c), (b) und (d) anliegen (Fig..4a). Der Kollektor des zuletzt genannten Transistors gibt das Ausgangssignal ab, welches das umgekehrte logische Produkt jbc der Eingangszahlen charakterisiert.The logic circuit (ET-1) contains three connected in series Transistors (Tr23, Tr24, Tr25) whose bases at its three inputs (c), (b) and (d) are in contact (Fig..4a). The collector of the latter transistor gives that Output signal which is the inverse logical product jbc of the input numbers characterized.

Die übrigen logischen Rechenkreise sind nach den gleichen Prinzipien aufgebaut, benutzen aber gemeinsame Transistoren für die gemeinsamen binären Variablen. Der Stromkreis (ET-1)1, der die logische Funktion CH errechnet, besteht aus den Transistoren T, r3 und Tr4; das Ausgangssignal wird an dem Kollektor des Transistors Tr4 gewonnen. Der Kreis (ET-1)2, der die logische Funktion CH bildet, enthält die Transistoren Tr" und Trs, wobei das Ausgangssignal an dem Kollektor des Transistors Tro gewonnen wird. Schließlich umfaßt der Kreis (ET-1)", der die logische Funktion CHMo bildet, die Transistoren Tr3, Tr4 und TyS. Der Transistor Tr4, der an seiner Basis das Signal (C) empfängt, gehört zu den beiden logischen Kreisen (ET-1), und (ET-I)3 (s. Fig. 4b).The remaining logic circuits are built according to the same principles, but use common transistors for the common binary variables. The circuit (ET-1) 1, which calculates the logic function CH, consists of the transistors T, r3 and Tr4; the output signal is obtained at the collector of the transistor Tr4. The circuit (ET-1) 2, which forms the logic function CH , contains the transistors Tr "and Trs, the output signal being obtained at the collector of the transistor Tro. Finally, the circuit (ET-1)", which includes the logic Function CHMo forms the transistors Tr3, Tr4 and TyS. The transistor Tr4, which receives the signal (C) at its base, belongs to the two logic circuits (ET-1) and (ET-I) 3 (see FIG. 4b).

Da die Signale (C) durch zwei Spannungspegel Ui. und U, definiert sind, je nachdem, ob sie »Einsen« oder »Nullen«bedeuten, während die Organe der Synchronisiervorrichtung SY durch eine einzige Gleichspannung Ui gespeist werden, muß jedes von ihnen so ausgebildet werden, daß die notwendigen Polarisationsspannungen anliegen; diese Einrichtungen können aus einem einfachen Widerstand bestehen, der in Reihe mit den Emittern der Transistoren in den Flip Flops liegt, oder aus Widerstandsbrücken, die mit der Spannung "Ui gespeist werden und eine Spannung Uä abgeben, wobei Ui < Uö < Uo < 0, wenn. es sich um einen logischen Kreis handelt. In letzterem Fall bezweckt die Wahl eines Spannungsniveaus Uo ; das niedriger ist als U., das Emitterpotential des Transistors am Kopfende des logischen Kreises auf einem Wert festzuhalten, -der stets kleiner ist als der Wert der Spannung, die an der Basis auftreten kann, und zwar innerhalb. eines weiten Änderungsbereiches der Temperatur für eine Eingangsziffer 0; das gleiche gilt für die übrigen Transistoren desselben Kreises jedesmal, wenn der Haupttransistor stromdurchlässig und gesättigt ist.Since the signals (C) through two voltage levels Ui. and U, are defined depending on whether they mean "ones" or "zeros", while the organs of the synchronizing device SY are fed by a single direct voltage Ui, each of them must be designed so that the necessary polarization voltages are applied; These devices can consist of a simple resistor that is in series with the emitters of the transistors in the flip flops, or of resistance bridges that are fed with the voltage "Ui and emit a voltage Uä, where Ui < Uö < Uo <0, In the latter case, the purpose of choosing a voltage level Uo that is lower than U. is to keep the emitter potential of the transistor at the head end of the logic circuit at a value that is always lower than the value of Voltage that can appear at the base within a wide range of temperature changes for an input digit 0; the same applies to the other transistors in the same circuit each time the main transistor is conductive and saturated.

Claims

PATENT CLAIMS: 1. Synchronizing device for the common receiving device of a cyclically acting FernmeB system, which continuously receives information in the form of a sequence of a binary broken code as well as synchronization pulses to control the receiver, the code converter and the switching elements via a single channel, characterized by a per se known timer, which gives time intervals that are equal to the duration of the received information and the synchronization of which once per cycle after transmission of a group of measured values and a command causes the general reset of the receivers to zero, and by logic computing circuits with two or three inputs that the product of the received signals or the complementary signals with the locally generated signals - preferably the time signals - and emit signals, either directly or with the interposition of an inverter, which identify the commands to advance or reverse kpositioning of the common organs to zero, and further characterized by a sixteen stage with four binary flip-flop circuits each controlled by the received signals and the complementary signals, as well as a logic circuit for checking the position, which commands the general reset of the common Organs characterized to zero.

2. Synchronizing device according to claim 1, characterized by electrical auxiliary circuits for amplification, inversion and delay, which supply the signals with the required energy and give the correct phase position. Documents considered: German Auslegeschrift No. 1 022 128.