DE10347731A1 - Producing semiconductor structure for integrated circuits or micromechanical elements comprises forming openings in two mask layers by etching, transferring wider second opening into layer to be etched - Google Patents

Producing semiconductor structure for integrated circuits or micromechanical elements comprises forming openings in two mask layers by etching, transferring wider second opening into layer to be etched Download PDF

Info

Publication number
DE10347731A1
DE10347731A1 DE2003147731 DE10347731A DE10347731A1 DE 10347731 A1 DE10347731 A1 DE 10347731A1 DE 2003147731 DE2003147731 DE 2003147731 DE 10347731 A DE10347731 A DE 10347731A DE 10347731 A1 DE10347731 A1 DE 10347731A1
Authority
DE
Germany
Prior art keywords
mask layer
layer
etched
opening
etching process
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE2003147731
Other languages
German (de)
Other versions
DE10347731B4 (en
Inventor
Alexander Ruf
Stephan Wege
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2003147731 priority Critical patent/DE10347731B4/en
Publication of DE10347731A1 publication Critical patent/DE10347731A1/en
Application granted granted Critical
Publication of DE10347731B4 publication Critical patent/DE10347731B4/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Abstract

The method involves providing a semiconductor substrate (S) with a layer for etching (L), a first mask layer (HM) above the layer to be etched, a second mask layer (R) above the first mask layer, forming a first opening (RO) with a first characteristic width dimension in the second mask layer and transferring it to the first mask layer by etching, forming a second opening (RM) with a larger second characteristic width dimension from the first opening in the first mask layer by etching, removing the second mask layer and transferring the second opening into the layer to be etched by etching.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur.The The present invention relates to a process for the preparation of a Semiconductor structure.

Die Herstellung einer Halbleiterstruktur für integrierte Schaltungen oder mikromechanische Elemente erfolgt üblicherweise in mehreren Maskenebenen, die streng einzuhaltende kritische Dimensionen aufweisen.The Production of a semiconductor structure for integrated circuits or micromechanical elements usually take place in several mask levels, to have strict critical dimensions.

Die Einstellung exakter kritischer Dimensionen in Verbindung mit einem ausreichenden Prozessfenster bei der Lithographie einschließlich der Einbeziehung des Dimensionsübertrages durch nachfolgende Ätzschritte (Hartmasken, umzustrukturierendes Material) wird mit abnehmenden Strukturgrößen immer schwieriger.The Setting exact critical dimensions in conjunction with a sufficient process window in lithography including inclusion of the dimension transfer by subsequent etching steps (Hard masks, material to be restructured) is decreasing with Structure sizes always more difficult.

Eine Justierung der kritischen Dimensionen über eine trockenchemische Ätzung in Verbindung mit der Polymerisierung der Seitenwand der Photomaskenlöcher ist prozesstechnisch aufwendig und schwer zu steuern. In der Regel ist eine Nachjustierung der kritischen Dimension nur in kleinem Rahmen selbst bei hinreichenden Prozesssteuerungsschleifen möglich. Ist die kritische Dimension eines Lochs im Lack zu klein, muss, da eine Anpassung über einen trockenchemischen Ätzprozess nur schwer möglich ist, die Scheibe in der Regel entlackt werden und danach neu belackt und wieder belichtet und entwickelt werden. Dies erhöht allerdings den Prozessaufwand dramatisch.A Adjustment of the critical dimensions via a dry chemical etching in Associated with the polymerization of the sidewall of the photomask holes Process technically complex and difficult to control. In general it is a readjustment of the critical dimension only on a small scale even with sufficient process control loops possible. is the critical dimension of a hole in the paint is too small, as a Adaptation over a dry chemical etching process only possible with difficulty is, the disc is usually stripped and then repainted and be re-exposed and developed. However, this increases the process effort dramatically.

Insbesondere treten derartige Probleme dann auf, wenn verschiedene Bereiche eines Substrats verschiedene Belichtungsbedingungen, insbesondere verschiedene Wellenlängen, benötigen. Ein Beispiel für solch eine Situation tritt bei einer Halbleiter-Speichervorrichtung auf, bei der ein Zellenfeld in der Regel eine stärkere Belichtung benötigt als umgebende Peripheriestrukturen.Especially Such problems occur when different areas of a Substrate different exposure conditions, in particular different Wavelengths, need. An example for such a situation occurs in a semiconductor memory device on, where a cell array usually requires more exposure than surrounding peripheral structures.

Bei Mikroprozessor-Herstellern wird ein sogenannter TRIM-Prozess eingesetzt, um Schwankungen der kritischen Dimension dadurch auszugleichen, dass der Lack nach der Belichtung und Entwicklung durch einen zusätzlichen Ätzschritt auf die kritische Dimension gebracht wird.at Microprocessor manufacturers use a so-called TRIM process, to compensate for fluctuations in the critical dimension, that the paint after exposure and development through an additional etching step brought to the critical dimension.

Ein weiteres Problem besteht darin, dass immer kleiner werdende Lackstege zunehmend instabil werden und verkleben bzw. abbrechen können.One Another problem is that ever smaller paint webs become increasingly unstable and can stick or break off.

Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleiterstruktur zu schaffen, das die Einstellung kritischer Dimensionen bei immer kleiner werdenden Strukturen erleichtert.It It is an object of the present invention to provide a process for the preparation to create a semiconductor structure that makes the setting more critical Dimensions are facilitated with ever smaller structures.

Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Verfahren zur Herstellung einer Halbleiterstruktur gelöst.According to the invention this Task by the method specified in claim 1 for the preparation a semiconductor structure solved.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, dass ein Bilden einer zweiten Öffnung mit einer zweiten charakteristischen Breitendimension aus einer ersten Öffnung der Photolackmaskenschicht in der Hartmaskenschicht durch einen Unterätzprozess erfolgt, wobei die zweite charakteristische Breitendimension größer als die erste charakteristische Breitendimension.The The idea underlying the present invention is that that forming a second opening with a second characteristic width dimension of one first opening of the photoresist mask layer in the hardmask layer by a undercutting takes place, wherein the second characteristic width dimension is greater than the first characteristic width dimension.

Erfindungsgemäß wird also vorgeschlagen, die Belichtung einer Lochstruktur für eine Photomaske derart zu führen, daß eine zu kleine kritische Dimension herauskommt. Danach wird die Lackmaskenöffnung in eine Hartmaskenschicht übertragen. Optional ist es möglich, die in der Hartmaskenschicht übertragene kritische Dimension inline zu vermessen, da hierbei selbstverständlich Prozessschwankungen auftreten.Thus, according to the invention proposed the exposure of a hole pattern for a photomask to lead like this that one too small critical dimension comes out. Thereafter, the paint mask opening in transferred a hard mask layer. optional Is it possible, the transferred in the hard mask layer to measure the critical dimension inline, since of course process fluctuations occur.

Im darauffolgenden Schritt wird dann durch eine nass- oder trockenchemische Ätzung die Lackmaske in der Hartmaskenschicht auf eine kritische Zieldimension unterätzt. Die Tiefe der Unterätzung kann nach Maßgabe der kritischen Zieldimension und der vorher optional gemessenen kritischen Dimension z.B. über die Ätzzeit gesteuert werden. Danach wird die Lackmaske entfernt und die verbleibende Hartmaskenschicht mit der kritischen Zieldimension in das zu strukturierende Material übertragen. Je nach Anforderungen muss eine geeignete Materialkombination ausgewählt werden, so dass beim Einstellen der kritischen Zieldimension durch die Unterätzung der Lackschicht das später zu strukturierende Material eine ausreichende Ätzstabilität besitzt. Gegebenenfalls kann dies auch durch Auswahl von Mehrschichtsystemen als Hartmaske erreicht werden.in the The next step is then by a wet or dry chemical etching the Lackmaske in the hard mask layer on a critical target dimension undercut. The depth of the undercut can in accordance with the critical target dimension and the previously optionally measured critical dimension e.g. above the etching time to be controlled. Thereafter, the resist mask is removed and the remaining Hard mask layer with the critical target dimension in the structuring Transfer material. Depending on the requirements, a suitable material combination must be selected, so that when setting the critical target dimension by the undercut of the Lacquer coating that later material to be structured has sufficient etching stability. If necessary, can this is also achieved by selecting multilayer systems as a hard mask become.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des erfindungsgemäßen Verfahrens zur Herstellung einer Halbleiterstruktur.In the dependent claims find advantageous developments and improvements of inventive method for producing a semiconductor structure.

Gemäß einer bevorzugten Weiterbildung ist die erste Maskenschicht eine Hartmaskenschicht und die zweite Maskenschicht eine Photolackmaskenschicht.According to one preferred development, the first mask layer is a hard mask layer and the second mask layer has a photoresist mask layer.

Gemäß einer weiteren bevorzugten Weiterbildung wird unter der zweiten Maskenschicht eine Antireflexionsschicht vorgesehen und die erste Öffnung mit der ersten charakteristischen Breitendimension in die Antireflexionsschicht durch einen nullten Ätzprozess übertragen.According to one Another preferred embodiment is under the second mask layer an anti-reflection layer provided and the first opening with the first characteristic width dimension in the antireflection layer transmitted through a zeroth etching process.

Gemäß einer weiteren bevorzugten Weiterbildung besteht die erste Maskenschicht aus SiO2, SiN oder W und die zu ätzende Schicht aus Aluminium oder einer Aluminiumverbindung oder einer Aluminiumlegierung.According to a further preferred development, the first mask layer consists of SiO 2 , SiN or W and the layer to be etched consists of aluminum or an aluminum compound or an aluminum alloy.

Gemäß einer weiteren bevorzugten Weiterbildung besteht die erste Maskenschicht aus Polysilizium, Ti oder W und die zu ätzende Schicht aus SiO2.According to a further preferred development, the first mask layer consists of polysilicon, Ti or W and the layer to be etched of SiO 2 .

Gemäß einer weiteren bevorzugten Weiterbildung besteht die erste Maskenschicht aus SiO2 und die zu ätzende Schicht aus monokristallinem Silizium.According to a further preferred development, the first mask layer consists of SiO 2 and the layer to be etched consists of monocrystalline silicon.

Gemäß einer weiteren bevorzugten Weiterbildung wird unter der ersten Maskenschicht eine dritte Maskenschicht über der zu ätzenden Schicht vorgesehen und die zweite Öffnung mit der zweiten charakteristischen Breitendimension in die dritte Maskenschicht durch einen vierten Ätzprozess übertragen.According to one Another preferred embodiment is under the first mask layer a third mask layer over the one to be etched Layer provided and the second opening with the second characteristic Broad dimension transferred to the third mask layer by a fourth etching process.

Gemäß einer weiteren bevorzugten Weiterbildung ist die dritte Maskenschicht eine Hartmaskenschicht.According to one Another preferred development is the third mask layer a hardmask layer.

Gemäß einer weiteren bevorzugten Weiterbildung besteht die erste Maskenschicht aus SiO2 und die dritte Maskenschicht aus SiOC besteht und die zu ätzende Schicht aus SiO2.According to a further preferred development, the first mask layer consists of SiO 2 and the third mask layer consists of SiOC and the layer to be etched consists of SiO 2 .

Gemäß einer weiteren bevorzugten Weiterbildung besteht die erste Maskenschicht aus SiON besteht und die zu ätzende Schicht aus monokristallinem Silizium.According to one Another preferred development is the first mask layer consists of SiON and the one to be etched Layer of monocrystalline silicon.

Gemäß einer weiteren bevorzugten Weiterbildung weisen die erste und zweite Öffnung einen kreisförmigen Querschnitt auf, und die erste und zweite charakteristische Dimension sind entsprechende Kreisdurchmesser.According to one Another preferred embodiment, the first and second openings have a circular cross-section on, and the first and second characteristic dimensions are corresponding Circle diameter.

Gemäß einer weiteren bevorzugten Weiterbildung erfolgt der erste, zweite und vierte Ätzprozess selektiv zur ätzenden Schicht und zur zweiten Maskenschicht.According to one Another preferred development is the first, second and fourth etching process selective to corrosive Layer and the second mask layer.

Gemäß einer weiteren bevorzugten Weiterbildung ist der zweite Ätzprozess zeitgesteuert.According to one Another preferred development is the second etching process timed.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Zeitsteuerung einem ermittelten Prozessfehler beim Übertragen der ersten Öffnung mit der ersten charakteristischen Breitendimension in die erste Maskenschicht durch den ersten Ätzprozess angepasst wird.According to one Another preferred embodiment, the timing is a detected process errors during transmission the first opening with the first characteristic width dimension in the first Mask layer adapted by the first etching process becomes.

Gemäß einer weiteren bevorzugten Weiterbildung wird unter der ersten Maskenschicht eine dritte Maskenschicht über der zu ätzenden Schicht vorgesehen wird, wobei ein Übertragen der ersten Öffnung mit der ersten charakteristischen Breitendimension in die dritte Maskenschicht durch den ersten Ätzprozess durchgeführt wird. Dann wird die zweite Öffnung in der dritten Maskenschicht anstelle in der ersten Maskenschicht gebildet.According to one Another preferred embodiment is under the first mask layer a third mask layer over the one to be etched Layer is provided, wherein a transfer of the first opening with the first characteristic width dimension in the third mask layer through the first etching process carried out becomes. Then the second opening in the third mask layer instead of the first mask layer educated.

Gemäß einer weiteren bevorzugten Weiterbildung wird eine Mehrzahl von ersten Öffnungen in der zweiten Maskenschicht vorgesehen und in die erste bzw. erste und dritte Maskenschicht übertragen wird. Danach wird ein Teil der ersten Öffnungen durch eine vierte Maskenschicht (R') abgedeckt wird, wonach zweite Öffnungen in der ersten bzw. dritten Maskenschicht nur im nicht abgedeckten Teil gebildet werden.According to one Another preferred embodiment is a plurality of first openings provided in the second mask layer and in the first or first and third mask layer is transmitted. Thereafter, a part of the first openings is through a fourth mask layer (R ') is covered, after which second openings in the first and third mask layers only in the uncovered Part to be formed.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.embodiments The invention is illustrated in the drawings and in the following Description closer explained.

Es zeigen:It demonstrate:

1a–f die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als erste Ausführungsform der vorliegenden Erfindung; 1a F shows the essential steps of a method for producing a semiconductor structure as a first embodiment of the present invention;

2a–f die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als zweite Ausführungsform der vorliegenden Erfindung; 2a F shows the essential steps of a method for producing a semiconductor structure as a second embodiment of the present invention;

3a–f die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als dritte Ausführungsform der vorliegenden Erfindung; 3a F shows the essential steps of a method for producing a semiconductor structure as a third embodiment of the present invention;

4a–f die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als vierte Ausführungsform der vorliegenden Erfindung; 4a -F shows the essential steps of a method for producing a semiconductor structure as a fourth embodiment of the present invention;

5a–f die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als fünfte Ausführungsform der vorliegenden Erfindung; 5a -F shows the essential steps of a method for producing a semiconductor structure as a fifth embodiment of the present invention;

6a–f die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als sechste Ausführungsform der vorliegenden Erfindung; 6a -F shows the essential steps of a method for producing a semiconductor structure as a sixth embodiment of the present invention;

7a–f die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als siebente Ausführungsform der vorliegenden Erfindung. 7a -F show the essential steps of a method for producing a semiconductor structure as a seventh embodiment of the present invention.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.In the same reference numerals designate the same or functionally identical Ingredients.

1a–f zeigen die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als erste Ausführungsform der vorliegenden Erfindung. 1a 5 show the essential steps of a method for producing a semiconductor structure as a first embodiment of the present invention.

In 1a bezeichnet Bezugszeichen S ein Substrat aus SiO2. Zur Vereinfachung der Darstellung sind möglicherweise vorhandene weitere Substratschichten, z.B. ein Wafer-Substrat, weder in 1 noch in den folgenden Figuren gezeigt.In 1a Reference symbol S denotes a substrate made of SiO 2 . For ease of illustration, any further substrate layers, eg, a wafer substrate, that may be present are not in 1 still shown in the following figures.

Aufgebracht auf das Substrat S ist eine zu ätzende Schicht L aus AlCu. Auf der AlCu-Schicht L befindet sich eine Hartmaskenschicht HM aus SiO2. Oberhalb der Hartmaskenschicht HM befinden sich eine strukturierte Antireflexionsschicht A und eine Photolackmaskenschicht R.Applied to the substrate S is an AlCu layer L to be etched. On the AlCu layer L is a hard mask layer HM of SiO 2 . Above the hard mask layer HM are a structured anti-reflection layer A and a photoresist mask layer R.

Die Strukturierung der Photolackmaskenschicht R wurde erreicht durch das Bilden zweier erster Öffnungen RO durch einen photolithographischen Belichtungs- und Entwicklungsprozess mit einem kreisförmigen Querschnitt und einem Durchmesser d als charakteristischer Breitendimension. Durch einen Ätzschritt, z.B. in einem Plasma, ist die erste Öffnung RO mit dem Durchmesser d in die Antireflexionsschicht A übertragen worden.The Structuring of the photoresist mask layer R was achieved by forming two first openings RO through a photolithographic exposure and development process with a circular Cross section and a diameter d as a characteristic width dimension. By an etching step, e.g. in a plasma, the first opening RO is the diameter d has been transferred to the antireflection layer A.

Weiter mit Bezug auf 1b erfolgt dann ein weiterer vorzugsweise anisotroper Ätzschritt im Plasma zum Übertragen der ersten Öffnung RO in die Hartmaskenschicht HM.Continue with reference to 1b Then, another preferably anisotropic etching step takes place in the plasma to transfer the first opening RO into the hardmask layer HM.

Wie in 1c dargestellt, erfolgt dann ein weiterer isotroper Ätzschritt, beispielsweise in einer Plasmakammer, ohne Bias-Spannung mit CF4/NF3 zum Bilden einer zweiten Öffnung RM mit einem zweiten Durchmesser d' als charakteristischer Breitendimension aus der Öffnung RO in der Hartmaskenschicht HM, wobei der zweite Durchmesser d' größer als der erste Durchmesser d ist.As in 1c 1, a further isotropic etching step, for example in a plasma chamber, without bias voltage with CF 4 / NF 3, for forming a second opening RM having a second diameter d 'as a characteristic width dimension from the opening RO in the hardmask layer HM, is carried out second diameter d 'is greater than the first diameter d.

Da dieser Ätzschritt selektiv gegenüber der zu ätzenden AlCu-Schicht L und der Photolackschicht R bzw, der Antireflexionsbeschichtung A ist, findet in diesem Schritt lediglich eine Unterätzung der Photolackmaskenschicht R statt.There this etching step selectively opposite the one to be etched AlCu layer L and the photoresist layer R and the antireflection coating is A finds only an undercut of the photoresist mask layer in this step R instead of.

In einem darauffolgenden Prozessschritt, der in 1d illustriert ist, werden dann die Photolackmaskenschicht R und die Antireflexionsschicht A entfernt. Es verbleibt, wie in 1 d gezeigt, die strukturierte Hartmaskenschicht HM auf der zu ätzenden AlCu-Schicht L mit den zweiten Öffnungen RM des zweiten größeren Durchmessers.In a subsequent process step, the in 1d is illustrated, then the photoresist mask layer R and the anti-reflection layer A are removed. It remains as in 1 d shown, the patterned hard mask layer HM on the AlCu layer to be etched L with the second openings RM of the second larger diameter.

In einem nächsten Ätzschritt, der in 1e gezeigt ist, werden dann die zweiten Öffnungen RM in die zu ätzende AlCu- Schicht L übertragen, wobei dieser Ätzprozess derart gewählt ist, dass er auf dem Substrat S stoppt.In a next etching step, the in 1e is shown, the second openings RM are then transferred into the AlCu layer L to be etched, this etching process being selected such that it stops on the substrate S.

Abschließend wird, wie in 1f gezeigt, noch die Hartmaskenschicht RM entfernt, wonach die strukturierte AlCu-Schicht L auf dem Substrat S zurückbleibt, die die zweiten Öffnungen RM aufweist.In conclusion, as in 1f and the hard mask layer RM is still removed, after which the patterned AlCu layer L remains on the substrate S having the second openings RM.

2a–f zeigen die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als zweite Ausführungsform der vorliegenden Erfindung. 2a 5 show the essential steps of a method for producing a semiconductor structure as a second embodiment of the present invention.

Die in 2a bis 2f gezeigte zweite Ausführungsform unterscheidet sich von der ersten Ausführungsform dadurch, dass zwei Hartmaskenschichten HM1, HM2 auf der zu ätzenden Schicht SS, welche hier gleichzeitig das Substrat bildet, vorgesehen sind.In the 2a to 2f The second embodiment shown differs from the first embodiment in that two hard mask layers HM1, HM2 are provided on the layer SS to be etched, which here simultaneously forms the substrate.

Die zu ätzende Schicht SS besteht hier aus SiO2, die obere erste Hartmaskenschicht HM1 ebenfalls aus SiO2 und die untere zweite Hartmaskenschicht HM2 aus SiOC.The layer SS to be etched here consists of SiO 2 , the upper first hard mask layer HM 1 likewise of SiO 2 and the lower second hard mask layer HM 2 of SiOC.

Der in 2a gezeigte Prozesszustand entspricht dem Prozesszustand gemäß 1a, in dem sowohl die Photolackmaskenschicht R als auch die darunter liegende Antireflexionsschicht A strukturiert sind mit kreisförmigen Öffnungen RO, die den ersten kleineren Durchmesser d aufweisen.The in 2a Process state shown corresponds to the process state according to 1a in that both the photoresist mask layer R and the underlying antireflection layer A are structured with circular openings RO having the first smaller diameter d.

Mit Bezug auf 2b und 2c erfolgt dann die Übertragung und Aufweitung der ersten Öffnung RO in die erste Hartmaskenschicht HM1. Die Aufweitung der ersten Öffnung RO zur zweiten Öffnung RM in der Hartmaskenschicht HM1 lässt sich beispielsweise durch einen isotropen Plasma-Ätzprozess mit CF4/NF3 bewirken. Die zusätzliche Hartmaskenschicht HM2 ist hierbei nötig, um bei diesem Unterätzschritt nicht die zu ätzende Schicht SS anzugreifen.Regarding 2 B and 2c Then, the transmission and expansion of the first opening RO in the first hard mask layer HM1. The widening of the first opening RO to the second opening RM in the hard mask layer HM1 can be effected, for example, by an isotropic plasma etching process with CF 4 / NF 3 . The additional hardmask layer HM2 is necessary in this case in order not to attack the layer SS to be etched in this undercutting step.

Im Anschluss daran wird zunächst die Photolackmaskenschicht R und danach die Antireflexionsschicht A von der Struktur entfernt und dann die zweiten Öffnungen RM mit dem zweiten Durchmesser d' von der ersten Hartmaskenschicht HM1 in die zweite Hartmaskenschicht HM2 durch einen entsprechend Ätzprozess, beispielsweise in einem Chlor-haltigen Plasma, übertragen, was zum in 2d geführten Prozesszustand führt.Subsequently, first the photoresist mask layer R and then the antireflection layer A is removed from the structure and then the second openings RM with the second diameter d 'from the first hard mask layer HM1 into the second hard mask layer HM2 by a corresponding etching process, for example in a chlorine-containing Plasma, transmitted, what to do in 2d Guided process state leads.

Danach werden die obere Hartmaskenschicht HM1 und die zu ätzende Schicht SS unter Verwendung der zweiten Hartmaskenschicht HM2 gleichzeitig geätzt, um die zweiten Öffnungen RM in die ätzende Schicht SS zu übertragen und die erste Hartmaskenschicht HM1 zu entfernen, wie in 2e gezeigt.Thereafter, the upper hard mask layer HM1 and the layer SS to be etched are simultaneously etched by using the second hard mask layer HM2 to transfer the second openings RM into the etching layer SS and the first one Remove hard mask layer HM1 as in 2e shown.

Schließlich mit Bezug auf 2f wird auch die zweite Hartmaskenschicht HM2 von der Struktur entfernt.Finally, with reference to 2f Also, the second hardmask layer HM2 is removed from the structure.

3a–f zeigen die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als dritte Ausführungsform der vorliegenden Erfindung. 3a 5 show the essential steps of a method for producing a semiconductor structure as a third embodiment of the present invention.

Die in 3a bis 3f gezeigte dritte Ausführungsform entspricht von der Schichtenfolge her der oben bereits erläuterten ersten Ausführungsform, wobei hier als Material der Hartmaskenschicht HM Polysilizium verwendet wird und auch hier das Substrat SS gleich der zu ätzenden Schicht ist. Bei einer derartigen Materialkombination ist es zweckmäßig, den Ätzschritt zur Aufweitung der ersten Öffnungen RO zu den zweiten Öffnungen RM in einem isotropen Plasma mit SF6 oder Cl2 durchzuführen.In the 3a to 3f The third embodiment shown corresponds to the first embodiment already explained above, wherein polysilicon is used here as the material of the hard mask layer HM, and here too the substrate SS is the same as the layer to be etched. With such a material combination, it is expedient to carry out the etching step for widening the first openings RO to the second openings RM in an isotropic plasma with SF 6 or Cl 2 .

4a–f zeigen die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als vierte Ausführungsform der vorliegenden Erfindung. 4a 5 show the essential steps of a method for producing a semiconductor structure as a fourth embodiment of the present invention.

Bei der mit Bezug auf 4a bis 4f gezeigten Ausführungsform, die wiederum prinzipiell den gleichen Schichtenaufbau hat wie die erste bzw. dritte Ausführungsform, besteht das Material der Hartmaskenschicht HM aus SiO2 und das Substrat SSS, das gleich der zu ätzenden Schicht ist, aus einem Silizium-Wafer. Hier wird für den Ätzschritt zur Aufweitung der ersten Öffnungen RO zu den zweiten Öffnungen RM vorzugsweise ein isotropes Plasma aus CF4/NF3 verwendet.When referring to 4a to 4f In the embodiment shown, which in principle has the same layer structure as the first or third embodiment, the material of the hard mask layer HM consists of SiO 2 and the substrate SSS, which is the same as the layer to be etched, consists of a silicon wafer. Here, an isotropic plasma of CF 4 / NF 3 is preferably used for the etching step for widening the first openings RO to the second openings RM.

5a–f zeigen die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als fünfte Ausführungsform der vorliegenden Erfindung. 5a 5 show the essential steps of a method for producing a semiconductor structure as a fifth embodiment of the present invention.

Bei der mit Bezug auf 5a bis 5f gezeigten fünften Ausführungsform befindet sich die Photolackmaskenschicht R direkt auf einer Hartmaskenschicht HM aus SiON. Hier wurde die Antireflexionsschicht A hier weg gelassen, da sie aufgrund des Hartmaskenmaterials überflüssig ist. Das Substrat SS, das auch hier gleich der zu ätzenden Schicht ist, ist im Fall der fünften Ausführungsform ebenfalls ein Silizium-Wafer. Der Ätzschritt zur Aufweitung der ersten Öffnungen RO in die zweiten Öffnungen RM in der Hartmaskenschicht HM findet auch bei diesem Beispiel vorzugsweise in einem isotropen Plasma mit SF6 oder Cl2 statt.When referring to 5a to 5f 5, the photoresist mask layer R is directly on a hard mask layer HM made of SiON. Here, the antireflection layer A has been omitted because it is superfluous due to the hard mask material. The substrate SS, which is also the same as the layer to be etched, is also a silicon wafer in the case of the fifth embodiment. The etching step for widening the first openings RO into the second openings RM in the hardmask layer HM also preferably takes place in this example in an isotropic plasma with SF 6 or Cl 2 .

6a–f zeigen die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als sechste Ausführungsform der vorliegenden Erfindung. 6a 5 show the essential steps of a method for producing a semiconductor structure as a sixth embodiment of the present invention.

Die in 6a bis 6f gezeigte sechste Ausführungsform weist wie die zweite Ausführungsform zwei Hartmaskenschichten HM1, HM2 auf der zu ätzenden Schicht SS, welche hier gleichzeitig das Substrat bildet.In the 6a to 6f As in the second embodiment, the sixth embodiment shown has two hardmask layers HM1, HM2 on the layer SS to be etched, which simultaneously forms the substrate here.

Die zu ätzende Schicht SS besteht hier aus SiO2, die obere erste Hartmaskenschicht HM1 ebenfalls aus SiO2 und die untere zweite Hartmaskenschicht HM2 aus SiOC.The layer SS to be etched here consists of SiO 2 , the upper first hard mask layer HM 1 likewise of SiO 2 and the lower second hard mask layer HM 2 of SiOC.

Der in 6a gezeigte Prozesszustand entspricht dem Prozesszustand gemäß 2a, in dem sowohl die Photolackmaskenschicht R als auch die darunter liegende Antireflexionsschicht A strukturiert sind mit kreisförmigen Öffnungen RO, die den ersten kleineren Durchmesser d aufweisen.The in 6a Process state shown corresponds to the process state according to 2a in that both the photoresist mask layer R and the underlying antireflection layer A are structured with circular openings RO having the first smaller diameter d.

Mit Bezug auf 6b erfolgt dann die Übertragung der ersten Öffnung RO in die erste Hartmaskenschicht HM1 und in die zweite Hartmaskenschicht HM2. Danach werden, wie in 6c gezeigt, die übrige die Photolackmaskenschicht R und die darunter liegende übrige Antireflexionsschicht A entfernt.Regarding 6b The transmission of the first opening RO then takes place in the first hard mask layer HM1 and in the second hard mask layer HM2. After that, as in 6c the remainder of the photoresist mask layer R and the underlying remaining antireflection layer A are removed.

Mit Bezug auf 6d erfolgt dann eine Aufweitung der ersten Öffnung RO zur zweiten Öffnung RM in der zweiten Hartmaskenschicht HM2, beispielsweise durch einen isotropen Plasma-Ätzprozess mit CF4/NF3.Regarding 6d Then, a widening of the first opening RO to the second opening RM in the second hard mask layer HM2, for example by an isotropic plasma etching process with CF 4 / NF 3 .

Im Anschluss daran wird zunächst die erste Hartmaskenschicht HM1 von der Struktur entfernt und dann die zweiten Öffnungen RM mit dem zweiten Durchmesser d' von der zweiten Hartmaskenschicht durch einen entsprechenden Ätzprozess, beispielsweise in einem Chlor-haltigen Plasma, in das Substrat SS übertragen, was zum in 6e geführten Prozesszustand führt.Subsequently, first the first hard mask layer HM1 is removed from the structure and then the second openings RM with the second diameter d 'of the second hard mask layer by a corresponding etching process, for example in a chlorine-containing plasma, transferred to the substrate SS, resulting in in 6e Guided process state leads.

Schließlich mit Bezug auf 6f wird auch die zweite Hartmaskenschicht HM2 von der Struktur entfernt.Finally, with reference to 6f Also, the second hardmask layer HM2 is removed from the structure.

7a–f zeigen die wesentlichen Schritte eines Verfahrens zur Herstellung einer Halbleiterstruktur als siebente Ausführungsform der vorliegenden Erfindung. 7a 5 show the essential steps of a method for producing a semiconductor structure as a seventh embodiment of the present invention.

Die in 7a bis 7c gezeigten Prozessschritte entsprechen den Prozessschritten gemäss 6a bis 6c.In the 7a to 7c Process steps shown correspond to the process steps according to 6a to 6c ,

Mit Bezug auf 7d erfolgt dann ein Abdecken eines Teils der ersten Öffnungen RO mittels einer weiteren Photolackmaskenschicht R'.Regarding 7d Then, a part of the first openings RO is covered by means of another photoresist mask layer R '.

Danach wird gemäss 7e eine Aufweitung der ersten Öffnung RO zur zweiten Öffnung RM in der zweiten Hartmaskenschicht HM2 im nicht durch die weitere Photolackmaskenschicht R' abgedeckten Teil der Struktur, beispielsweise durch einen isotropen Plasma-Ätzprozess mit CF4/NF3.Thereafter, according to 7e a widening of the first opening RO to the second opening RM in the second hard mask layer HM2 in the part of the structure not covered by the further photoresist mask layer R ', for example by an isotropic plasma etching process with CF 4 / NF 3 .

Mit Bezug auf 7f wird dann die weitere Photolackmaskenschicht R' entfernt.Regarding 7f then the further photoresist mask layer R 'is removed.

Im Anschluss daran wird zunächst die erste Hartmaskenschicht HM1 von der Struktur entfernt und dann die ersten Öffnungen RO mit dem ersten Durchmesser d bzw. zweiten Öffnungen RM mit dem zweiten Durchmesser d' von der zweiten Hartmaskenschicht HM2 durch einen entsprechenden Ätzprozess, beispielsweise in einem Chlor-haltigen Plasma, in das Substrat SS übertragen, was zum in 7g geführten Prozesszustand führt.Subsequently, first the first hard mask layer HM1 is removed from the structure and then the first openings RO with the first diameter d and second openings RM with the second diameter d 'of the second hard mask layer HM2 by a corresponding etching process, for example in a chlorine containing plasma, transferred to the substrate SS, resulting in 7g Guided process state leads.

Schließlich mit Bezug auf 7h wird auch die zweite Hartmaskenschicht HM2 von der Struktur entfernt.Finally, with reference to 7h Also, the second hardmask layer HM2 is removed from the structure.

Obwohl die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.Even though the present invention above based on preferred embodiments It is not limited to this, but in many ways and modifiable.

Insbesondere ist die Auswahl der Schichtmaterialien der zu ätzenden Schicht bzw. der Hartmaskenschicht(en) sowie der Ätzmedien nur beispielhaft und vielfältig variierbar.Especially is the selection of the layer materials of the layer to be etched or the hard mask layer (s) as well as the etching media only exemplary and varied variable.

Auch ist das Verfahren nicht auf Maskenöffnungen mit kreisförmigem Querschnitt beschränkt, sondern für beliebige Querschnitte anwendbar.Also the method is not on mask apertures of circular cross-section limited, but for any Cross sections applicable.

Insbesondere kann bei der ersten Ausführungsform auch SiN oder W als Hartmaskenmaterial verwendet werden und bei der dritten Ausführungsform auch W oder Ti als Hartmaskenmaterial verwendet werden.Especially can in the first embodiment also SiN or W can be used as a hard mask material and at the third embodiment W or Ti can also be used as a hard mask material.

Obwohl bei den obigen Beispielen ausschließlich Plasmaprozesse zur Ätzung der verschiedenen Schichten verwendet wurden, lassen sich selbstverständlich auch Nassätzungen einsetzen.Even though in the above examples, only plasma processes for the etching of Of course, different layers were used wet etches deploy.

Verwendet man beispielsweise Polysilizium als Hartmaskenmaterial zur Ätzung einer Siliziumoxid-Schicht, so lässt sich dieses Hartmaskenmaterial nasschemisch selektiv gegen Siliziumoxid und Photolack mit KOH ätzen. Verwendet man als Hartmaskenmaterial zur Ätzung einer Silizium-Schicht z.B. Titan oder Siliziumoxid, so lässt sich dieses Hartmaskenmaterial nasschemisch mit Flusssäure selektiv gegen Silizium und Lack ätzen.used For example, polysilicon as a hard mask material for etching a Silica layer, so lets This hard mask material wet-chemically selective against silica and photoresist with KOH etch. Used as a hard mask material for etching a silicon layer e.g. Titanium or silicon oxide, so this hard mask material can be wet-chemical with hydrofluoric acid selectively etch against silicon and paint.

S, SS, SSSS, SS, SSS
Substratsubstratum
L, SS, SSSL, SS, SSS
zu ätzende Schichtto be etched layer
RR
PhotolackmaskePhotoresist mask
d, d'd, d '
charakteristische Dimension, Durchmessercharacteristic Dimension, diameter
AA
AntireflexionsschichtAntireflection coating
RORO
erste Öffnungfirst opening
RMRM
zweite Öffnungsecond opening
HM, HM1, HM2HM, HM1, HM2
Hartmaskenhard masks

Claims (16)

Verfahren zur Herstellung einer Halbleiterstruktur mit den Schritten: Bereitstellen eines Halbleitersubstrats (S; SS; SSS) mit einer zu ätzenden Schicht (L; SS; SSS); Vorsehen einer ersten Maskenschicht (HM; HM1) über der zu ätzenden Schicht (L; SS; SSS); Vorsehen einer zweiten Maskenschicht (R) über der ersten Maskenschicht (HM; HM1); Bilden von einer ersten Öffnung (RO) mit einer ersten charakteristischen Breitendimension (d) in der zweiten Maskenschicht (R); Übertragen der ersten Öffnung (RO) mit der ersten charakteristischen Breitendimension (d) in die erste Maskenschicht (HM; HM1) durch einen ersten Ätzprozess; Bilden einer zweiten Öffnung (RM) mit einer zweiten charakteristischen Breitendimension (d') aus der ersten Öffnung (RO) in der ersten Maskenschicht (HM; HM1), wobei die zweite charakteristische Breitendimension (d') grösser als die erste charakteristische Breitendimension (d) ist, durch einen zweiten Ätzprozess; Entfernen der zweiten Maskenschicht (R); und Übertragen der zweiten Öffnung (RM) mit der zweiten charakteristischen Breitendimension (d') in die zu ätzende Schicht (L; SS; SSS) durch einen dritten Ätzprozess.Method for producing a semiconductor structure with the steps: Providing a semiconductor substrate (S; SS, SSS) with one to be etched Layer (L; SS, SSS); Providing a first mask layer (HM; HM1) the one to be etched Layer (L; SS, SSS); Providing a second mask layer (Over the first mask layer (HM; HM1); Forming a first opening (RO) with a first characteristic width dimension (d) in the second mask layer (R); Transfer the first opening (RO) with the first characteristic width dimension (d) in the first mask layer (HM, HM1) by a first etching process; Form a second opening (RM) with a second characteristic width dimension (d ') from the first opening (RO) in the first mask layer (HM; HM1), the second characteristic layer Latitude dimension (d ') greater as the first characteristic latitude dimension (d) is through a second etching process; Remove the second mask layer (R); and Transferring the second opening (RM) with the second characteristic width dimension (d ') in the layer to be etched (L; SS; SSS) by a third etching process. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die erste Maskenschicht (HM; HM1) eine Hartmaskenschicht und die zweite Maskenschicht (R) eine Photolackmaskenschicht ist.Method according to claim 1, characterized in that the first mask layer (HM; HM1) is a hard mask layer and the second mask layer (R) is a photoresist mask layer. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass unter der zweiten Maskenschicht (R) eine Antireflexionsschicht (A) vorgesehen wird und ein Übertragen der ersten Öffnung (RO) mit der ersten charakteristischen Breitendimension (d) in die Antireflexionsschicht (A) durch einen nullten Ätzprozess stattfindet.Method according to claim 2, characterized in that that under the second mask layer (R) an antireflection layer (A) is provided and a transfer the first opening (RO) with the first characteristic width dimension (d) in the antireflection layer (A) by a zeroth etching process takes place. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die erste Maskenschicht (HM) aus SiO2, SiN oder W besteht und die zu ätzende Schicht (L) aus Aluminium oder einer Aluminiumverbindung oder einer Aluminiumlegierung besteht.A method according to claim 2 or 3, characterized in that the first mask layer (HM) consists of SiO 2 , SiN or W and the layer to be etched (L) consists of aluminum or an aluminum compound or an aluminum alloy. Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die erste Maskenschicht (HM) aus Polysilizium, Ti oder W besteht und die zu ätzende Schicht (SS) aus SiO2 besteht.Method according to claim 2 or 3, characterized in that the first mask layer (HM) consists of polysilicon, Ti or W and the layer (SS) to be etched consists of SiO 2 . Verfahren nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die erste Maskenschicht (HM) aus SiO2 besteht und die zu ätzende Schicht (SSS) aus monokristallinem Silizium besteht.A method according to claim 2 or 3, characterized in that the first mask layer (HM) consists of SiO 2 and the layer to be etched (SSS) consists of monocrystalline silicon. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass unter der ersten Maskenschicht (HM1) eine dritte Maskenschicht (HM2) über der zu ätzenden Schicht (SS) vorgesehen wird und ein Übertragen der zweiten Öffnung (RM) mit der zweiten charakteristischen Breitendimension (d') in die dritte Maskenschicht (HM2) durch einen vierten Ätzprozess stattfindet.Method according to one of the preceding claims, characterized characterized in that a third one under the first mask layer (HM1) Mask layer (HM2) over the one to be etched Layer (SS) is provided and transmitting the second opening (RM) with the second characteristic width dimension (d ') in the third mask layer (HM2) through a fourth etching process takes place. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die dritte Maskenschicht (HM2) eine Hartmaskenschicht ist.Method according to claim 7, characterized in that the third mask layer (HM2) is a hardmask layer. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die erste Maskenschicht (HM1) aus SiO2 und die dritte Maskenschicht (HM2) aus SiOC besteht und die zu ätzende Schicht (SS) aus SiO2 besteht.A method according to claim 8, characterized in that the first mask layer (HM1) of SiO 2 and the third mask layer (HM2) consists of SiOC and the layer to be etched (SS) consists of SiO 2 . Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die erste Maskenschicht (HM) aus SiON besteht und die zu ätzende Schicht (SSS) aus monokristallinem Silizium besteht.Method according to claim 2, characterized in that the first mask layer (HM) consists of SiON and the layer to be etched (SSS) consists of monocrystalline silicon. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste und zweite Öffnung (Ro, RM) einen kreisförmigen Querschnitt aufweisen und die erste und zweite charakteristische Dimension (d, d') entsprechenden Kreisdurchmesser sind.Method according to one of the preceding claims, characterized characterized in that the first and second openings (Ro, RM) have a circular cross-section and the first and second characteristic dimensions (d, d ') corresponding circle diameter are. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste und zweite und vierte Ätzprozess selektiv zur ätzenden Schicht (L; SS; SSS) und zur zweiten Maskenschicht (R) erfolgt.Method according to one of the preceding claims, characterized characterized in that the first and second and fourth etching processes selective to corrosive Layer (L; SS; SSS) and the second mask layer (R) takes place. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Ätzprozess zeitgesteuert ist.Method according to one of the preceding claims, characterized characterized in that the second etching process is timed. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die Zeitsteuerung einem ermittelten Prozessfehler beim Übertragen der ersten Öffnung (RO) mit der ersten charakte ristischen Breitendimension (d) in die erste Maskenschicht (HM; HM1) durch den ersten Ätzprozess angepasst wird.Method according to claim 13, characterized in that that the timing control a detected process error during transmission the first opening (RO) with the first characteristic width dimension (d) in the first mask layer (HM; HM1) is adjusted by the first etching process. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass unter der ersten Maskenschicht (HM1) eine dritte Maskenschicht (HM2) über der zu ätzenden Schicht (SS) vorgesehen wird und ein Übertragen der ersten Öffnung (RO) mit der ersten charakteristischen Breitendimension (d) in die dritte Maskenschicht (HM2) durch den ersten Ätzprozess durchgeführt wird, und die zweite Öffnung (RM) in der dritten Maskenschicht (HM2) anstelle in der ersten Maskenschicht (HM1) gebildet wird.Method according to one of claims 1 to 6, characterized that under the first mask layer (HM1) a third mask layer (HM2) over the one to be etched Layer (SS) is provided and transmitting the first opening (RO) with the first characteristic width dimension (d) in the third Mask layer (HM2) is performed by the first etching process, and the second opening (RM) in the third mask layer (HM2) instead of in the first mask layer (HM1) is formed. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass eine Mehrzahl von ersten Öffnungen (RO) in der zweiten Maskenschicht (R) vorgesehen wird und in die erste bzw. erste und dritte Maskenschicht übertragen wird; danach ein Teil der ersten Öffnungen (RO) durch eine vierte Maskenschicht (R') abgedeckt wird; und zweite Öffnungen (RM) in der ersten bzw. dritten Maskenschicht nur im nicht abgedeckten Teil gebildet werden.Method according to one of the preceding claims, characterized characterized in that a plurality of first openings (RO) in the second mask layer (R) is provided and transmitted into the first and third and third mask layer becomes; then part of the first openings (RO) through a fourth Mask layer (R ') is covered; and second openings (RM) in the first and third mask layer only in the uncovered Part to be formed.
DE2003147731 2003-10-14 2003-10-14 Method of fabricating a semiconductor structure using hardmask layers and undercutting steps Expired - Fee Related DE10347731B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2003147731 DE10347731B4 (en) 2003-10-14 2003-10-14 Method of fabricating a semiconductor structure using hardmask layers and undercutting steps

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2003147731 DE10347731B4 (en) 2003-10-14 2003-10-14 Method of fabricating a semiconductor structure using hardmask layers and undercutting steps

Publications (2)

Publication Number Publication Date
DE10347731A1 true DE10347731A1 (en) 2005-05-25
DE10347731B4 DE10347731B4 (en) 2005-12-29

Family

ID=34484757

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2003147731 Expired - Fee Related DE10347731B4 (en) 2003-10-14 2003-10-14 Method of fabricating a semiconductor structure using hardmask layers and undercutting steps

Country Status (1)

Country Link
DE (1) DE10347731B4 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007016135A1 (en) * 2007-03-29 2008-10-09 Robert Bosch Gmbh Method for structuring substrate material, involves arranging mask structure on main surface of substrate material in two substrate areas, and mask structure is removed above substrate area during short time interval

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0338102A1 (en) * 1988-04-19 1989-10-25 International Business Machines Corporation Process for manufacturing semiconductor integrated circuits comprising field effect transistors having submicron channels
US6207573B1 (en) * 1999-05-19 2001-03-27 Infineon Technologies North America Corp. Differential trench open process
US6444402B1 (en) * 2000-03-21 2002-09-03 International Business Machines Corporation Method of making differently sized vias and lines on the same lithography level

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0338102A1 (en) * 1988-04-19 1989-10-25 International Business Machines Corporation Process for manufacturing semiconductor integrated circuits comprising field effect transistors having submicron channels
US6207573B1 (en) * 1999-05-19 2001-03-27 Infineon Technologies North America Corp. Differential trench open process
US6444402B1 (en) * 2000-03-21 2002-09-03 International Business Machines Corporation Method of making differently sized vias and lines on the same lithography level

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007016135A1 (en) * 2007-03-29 2008-10-09 Robert Bosch Gmbh Method for structuring substrate material, involves arranging mask structure on main surface of substrate material in two substrate areas, and mask structure is removed above substrate area during short time interval

Also Published As

Publication number Publication date
DE10347731B4 (en) 2005-12-29

Similar Documents

Publication Publication Date Title
DE102016100766B4 (en) STRUCTURING OF CONTACT THROUGH MULTI-PHOTOLITHOGRAPHY AND MULTILATERALITY
EP1444724B1 (en) Method for photolithographic structuring by means of a carbon hard mask layer which has a diamond-like hardness and is produced by means of a plasma-enhanced deposition method
EP0008359B1 (en) Process for making a thin-film structure
DE112012005734B4 (en) Lithographic process and lithographic structure with double hardmask
DE102007026372B4 (en) Method for forming a microstructure in a semiconductor device
DE102009046242B4 (en) A method of manufacturing a semiconductor device having differently sized vias by splitting the via patterning process
DE10219398B4 (en) Manufacturing method for a trench arrangement with trenches of different depths in a semiconductor substrate
DE4320033B4 (en) A method of forming a metal pattern in the manufacture of a semiconductor device
DE102014019674A1 (en) SELF-ADJUSTED CUT-FIRST STRUCTURING THROUGH LITHOGRAPHY AND CORROSIVE
WO2001043171A1 (en) Method for producing a hard mask
DE10228807B4 (en) Process for the production of microstructure elements
DE102008049727A1 (en) Contact elements and contact bushings of a semiconductor device, which are produced by a hard mask and double exposure
DE4418163B4 (en) Process for the production of micromechanical structures
DE60301295T2 (en) Method for producing a sub-lithographic transmission line
DE69724980T2 (en) CONDUCTIVE LAYER WITH ANTI-REFLECTION SURFACE
DE4232821C2 (en) Process for producing a finely structured semiconductor component
WO2004025714A2 (en) Method for production of a semiconductor structure
DE10347731B4 (en) Method of fabricating a semiconductor structure using hardmask layers and undercutting steps
EP2550234B1 (en) Method for producing a microelectromechanical device and microelectromechanical device
EP0783107B1 (en) Manufacturing process for a micromechanical element with movable structure
DE10312202B4 (en) Method for producing an etching mask on a microstructure, in particular a semiconductor structure with trench capacitors, and corresponding use of the etching mask
DE60220212T2 (en) Buried channel in a substrate and its manufacturing process
EP1446829B1 (en) Method for forming a structure in a semiconductor substrate
DE19937995C2 (en) Process for structuring an organic anti-reflection layer
DE19846503A1 (en) Production of integrated circuit elements where CD microloading is eliminated or controlled and etching biasing is eliminated or minimized

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee