DE10344038B4 - Junction field effect transistor - Google Patents

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DE10344038B4 DE2003144038 DE10344038A DE10344038B4 DE 10344038 B4 DE10344038 B4 DE 10344038B4 DE 2003144038 DE2003144038 DE 2003144038 DE 10344038 A DE10344038 A DE 10344038A DE 10344038 B4 DE10344038 B4 DE 10344038B4
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Abstract

JFET mit einem Halbleiterkörper (2, 3) eines ersten Leitungstyps (n), der eine erste Hauptoberfläche und eine zu dieser gegenüberliegend angeordnete zweite Hauptoberfläche aufweist, mit einer durch den Halbleiterkörper (2, 3) im Bereich der zweiten Hauptoberfläche gebildeten und mit einer Drainelektrode (D) verbundenen Drainzone (2, 3, 35), einer im Wesentlichen im Bereich der ersten Hauptoberfläche vorgesehenen und mit einer Sourceelektrode (S) verbundenen Sourcezone (21, 26, 27, 22), und einem zwischen der Sourcezone und der Drainzone gelegenen und mit der Gateelektrode (G) verbundenen Gatebereich (9, 12, 17; 5, 13, 18; 7, 15, 20) des zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, längs dessen sich eine Kanalzone (35, 3) ausbildet,
dadurch gekennzeichnet, dass
– die Sourceelektrode (S) zusätzlich mit Gebieten (10, 11, 16; 6, 14, 19) des zweiten Leitungstyps verbunden ist, so dass zwischen der Sourceelektrode (S) und der Drainelektrode (D) ein eine Diode (D1) bildender pn-Übergang (19, 3; 16, 3) liegt...JFET comprising a semiconductor body (2, 3) of a first conductivity type (n) having a first main surface and a second major surface opposite thereto, having a drain formed by the semiconductor body (2, 3) in the region of the second major surface (D) connected drain zone (2, 3, 35), a substantially provided in the region of the first main surface and with a source electrode (S) connected to the source zone (21, 26, 27, 22), and located between the source zone and the drain zone and a gate region (9, 12, 17; 5, 13, 18; 7, 15, 20) connected to the gate electrode (G) of the second conductivity type of the opposite conductivity type, along which a channel region (35, 3) is formed,
characterized in that
- The source electrode (S) is additionally connected to regions (10, 11, 16, 6, 14, 19) of the second conductivity type, so that between the source electrode (S) and the drain electrode (D) is a diode (D1) forming pn Transition (19, 3, 16, 3) is ...

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft einen Junction-Feldeffekttransistor (JFET) mit einem Halbleiterkörper eines ersten Leitungstyps, der eine erste Hauptoberfläche und eine zu dieser gegenüberliegend angeordnete zweite Hauptoberfläche aufweist, mit einer durch den Halbleiterkörper im Bereich der zweiten Hauptoberfläche gebildeten und mit einer Drainelektrode verbundenen Drainzone, einer im Wesentlichen im Bereich der ersten Hauptoberfläche vorgesehenen und mit einer Sourceelektrode verbundenen Sourcezone und einem zwischen der Sourcezone und der Drainzone gelegenen und mit einer Gateelektrode verbundenen Gatebereich des zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, längs dessen sich eine Kanalzone ausbildet. Außerdem betrifft die vorliegende Erfindung ein Verfahren zum Herstellen eines JFETs mit Schritten zur Erzeugung oben beschriebenen JFETs.The The present invention relates to a junction field effect transistor (JFET) with a semiconductor body a first conductivity type having a first main surface and one opposite to this one arranged second main surface having, through the semiconductor body in the region of the second main surface formed and connected to a drain electrode Drainzone, a essentially provided in the area of the first main surface and a source connected to a source zone and an intermediate the source zone and the drain zone and with a gate electrode connected gate region of the second, opposite to the first conductivity type conductivity type, along that a channel zone is formed. In addition, the present invention relates Invention A method of making a JFET with steps for generating JFETs described above.

Ein schematisches Ersatzschaltbild für einen JFET T der eingangs genannten Art mit einer Gateelektrode G, einer Sourceelektrode S und einer Drainelektrode D ist in 5 gezeigt. Der pn-Übergang zwischen dem Gatebereich und der Drainzone bzw. der Sourcezone ist jeweils durch eine Diode D' angedeutet.A schematic equivalent circuit diagram for a JFET T of the type mentioned in the introduction with a gate electrode G, a source electrode S and a drain electrode D is shown in FIG 5 shown. The pn junction between the gate region and the drain zone or the source zone is indicated in each case by a diode D '.

Ein solcher JFET kann aus Silizium (Si), Siliziumcarbid (SiC) oder einem anderen geeigneten Halbleitermaterial, wie beispielsweise einem Verbindungshalbleiter, bestehen. Ein Beispiel für einen Verbindungshalbleiter ist Galliumnitrid (GaN).One Such JFET may be made of silicon (Si), silicon carbide (SiC) or a other suitable semiconductor material, such as a Compound semiconductors, exist. An example of a compound semiconductor is gallium nitride (GaN).

Bei dem herkömmlichen JFET mit speziell einer Diode D' zwischen der Gateelektrode G und der Drainelektrode D besteht die Neigung, einen großen Gatestrom zu führen, wodurch das Ansteuerverhalten des JFETs gestört wird.at the conventional one JFET with specifically a diode D 'between the gate electrode G and the drain electrode D tend to a big gate stream respectively, whereby the driving behavior of the JFET is disturbed.

Im Einzelnen ist aus US 5,612,564 A ein MOS-Feldeffekttransistor bekannt, bei dem eine Sourceelektrode nicht nur an ein n+-leitendes Sourcegebiet, sondern auch an einen p+-leitenden Bereich angrenzt, wobei ein JFET-Effekt in Bezug auf eine Wannenzone erwähnt ist. Der p+-leitende Bereich stellt den Kanalbereich des MOS-Feldeffekttransistors dar und ist nicht in eine n-leitende Umgebung eingebettet.In detail is off US 5,612,564 A a MOS field effect transistor is known in which a source electrode is adjacent not only to an n + -type source region but also to a p + -type region, mentioning a JFET effect with respect to a well region. The p + -type region represents the channel region of the MOS field-effect transistor and is not embedded in an n-type environment.

Es ist Aufgabe der vorliegenden Erfindung, einen JFET anzugeben, bei dem der Gatestrom eine reduzierte Größe zeigt; außerdem soll ein Verfahren zur Herstellung eines solchen JFETs geschaffen werden.It An object of the present invention to provide a JFET, in the gate current shows a reduced size; besides, should to provide a method of making such a JFET.

Diese Aufgabe wird bei einem JFET der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst.These Task is in accordance with the invention in a JFET of the type mentioned the features specified in the characterizing part of claim 1 solved.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.advantageous Further developments of the invention will become apparent from the dependent claims.

Ein zweckmäßiges Verfahren zur Herstellung eines JFETs mit Schritten zur Erzeugung des erfindungsgemäßen JFETs ist in Patentanspruch 9 angegeben.One appropriate procedure for producing a JFET with steps for producing the JFET according to the invention is specified in claim 9.

Der erfindungsgemäße JFET zeichnet sich also dadurch aus, dass die Sourceelektrode zusätzlich mit Gebieten des zweiten Leitungstyps verbunden ist, so dass zwischen der Sourceelektrode und der Drainelektrode ein eine Diode bildender pn-Übergang liegt. Damit ist bei dem erfindungsgemäßen JFET – ähnlich wie bei einem VDMOS-FET – eine Drain-Source-Diode eingebaut, wodurch das Ansteuerverhalten verbessert wird. Außerdem sind die Gebiete des zweiten Leitungstyps von ringförmigen Bereichen des ersten Leitungstyps umgeben.Of the JFET according to the invention is characterized by the fact that the source electrode in addition to Regions of the second conductivity type is connected, so that between the source electrode and the drain electrode form a diode pn junction lies. Thus, in the JFET according to the invention - similar to a VDMOS FET - a drain-source diode installed, whereby the driving behavior is improved. Besides, they are the regions of the second conductivity type of annular regions of the first Surround the line type.

Der grundsätzliche Unterschied zwischen dem bestehenden JFET und dem erfindungsgemäßen JFET wird durch einen Vergleich der 4, die ein Ersatzschaltbild des erfindungsgemäßen JFETs darstellt, mit 5 ersichtlich: bei dem erfindungsgemäßen JFET ist zusätzlich eine Diode D1 zwischen der Drainelektrode D und der Sourceelektrode S gelegen.The fundamental difference between the existing JFET and the JFET according to the invention is made by comparing the 4 , which represents an equivalent circuit diagram of the JFET according to the invention, with 5 can be seen: in the JFET according to the invention, a diode D1 is additionally located between the drain electrode D and the source electrode S.

Zu den 4 und 5 sei angemerkt, dass hier der Gatebereich aus p-leitenden Gebieten besteht, während die Sourcezone und die Drainzone jeweils n-leitend sind. Bei umgekehrter Polarität ist die Polung der Dioden D' und D1 ebenfalls jeweils umgekehrt.To the 4 and 5 It should be noted that here the gate region consists of p-type regions, while the source region and the drain region are each n-type. With reversed polarity, the polarity of the diodes D 'and D1 is also reversed.

Ein geeignetes Halbleitermaterial für den erfindungsgemäßen JFET ist durch Si, SiC, Verbindungshalbleiter, wie beispielsweise GaN oder GaAs usw. gegeben.One suitable semiconductor material for the JFET according to the invention is Si, SiC, compound semiconductors such as GaN or GaAs, etc.

SiC und GaN sind besonders vorteilhaft, da bei diesen Materialien die Herstellung des JFETs besonders einfach ist. Die einzelnen Zonen bzw. Bereiche werden durch Innenimplantation erzeugt, an die sich bei SiC und GaN keine Nachdiffusion anzuschließen braucht, da hier die Diffusion an sich vernachlässigbar ist. Wird Si als Halbleitermaterial eingesetzt, so sollte im Anschluss an die einzelnen Implantationsschritte ein rasches thermisches Glühen (Rapid Thermal Annealing; RTA) vorgenommen werden.SiC and GaN are particularly advantageous because of these materials Making the JFET is particularly easy. The individual zones or areas are generated by internal implantation, to which For SiC and GaN, no post-diffusion needs to be connected, since here the diffusion negligible in itself is. If Si is used as semiconductor material, then should to the individual implantation steps a rapid thermal annealing (Rapid Thermal annealing; RTA).

Die Gateelektrode des erfindungsgemäßen JFETs kann beispielsweise eine Gitterstruktur, eine Streifenstruktur oder eine inselförmige Struktur aufweisen.The Gate electrode of the JFET according to the invention For example, a grid structure, a stripe structure or an island-shaped Structure have.

Der erfindungsgemäße JFET hat abhängig von der Dotierungskonzentration in seinem Kanalbereich eine praktisch beliebig hohe Einsatzspannung. Er kann weiterhin vom Anreicherungstyp (Enhancement) oder vom Verarmungstyp (Depletion) sein.Of the JFET according to the invention depends on the doping concentration in its channel region a practical arbitrarily high threshold voltage. He can continue from the enrichment type (Enhancement) or of the depletion type.

Wird bei dem erfindungsgemäßen JFET die Gateelektrode in Sperrrichtung vorgespannt, zieht sie keinen Strom, und sie kann daher relativ hochohmig sein, was die bereits erwähnte Gitterstruktur, Streifenstruktur oder inselförmige Struktur begünstigt.Becomes in the JFET according to the invention the gate electrode biased in the reverse direction, it pulls no Electricity, and it can therefore be relatively high impedance, which already mentioned Lattice structure, stripe structure or island-shaped structure favors.

Der durch den JFET gebildete parasitäre Bipolartransistor ist, wenn beispielsweise SiC als Halbleitermaterial verwendet wird, von untergeordneter Bedeutung, da in SiC der Stromverstärkungsfaktor β klein ist. Wird als Halbleitermaterial Si verwendet, so ist es vorteilhaft, wenn zwischen dem Gatebereich einerseits und der Diode zwischen Sourceelektrode und Drainelektrode andererseits noch ein Isolationstrench, der beispielsweise mit Siliziumdioxid gefüllt ist, vorgesehen wird.Of the parasitic generated by the JFET Bipolar transistor is when, for example, SiC as a semiconductor material is of subordinate importance, since in SiC the current amplification factor β is small. If Si is used as the semiconductor material, then it is advantageous to if between the gate area on the one hand and the diode between Source electrode and drain electrode, on the other hand, an isolation trench, which is filled with silicon dioxide, for example, is provided.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:following The invention will be explained in more detail with reference to the drawings. Show it:

1 eine Schnittdarstellung durch ein Ausführungsbeispiel des erfindungsgemäßen JFETs, 1 a sectional view through an embodiment of the JFET invention,

2a bis 2e Schnittdarstellungen zur Erläuterung des erfindungsgemäßen Verfahrens zur Herstellung des JFETs, 2a to 2e Sectional views for explaining the method according to the invention for producing the JFET,

3 eine Draufsicht auf den erfindungsgemäßen JFET zur Erläuterung von dessen Zellstruktur, 3 a top view of the JFET according to the invention for explaining its cell structure,

4 ein Ersatzschaltbild des erfindungsgemäßen JFETs und 4 an equivalent circuit diagram of the invention JFETs and

5 ein Ersatzschaltbild des bestehenden JFETs. 5 an equivalent circuit diagram of the existing JFET.

Die 4 und 5 sind bereits eingangs erläutert worden. In den Figuren werden für einander entsprechende Bauteile jeweils die gleichen Bezugszeichen verwendet.The 4 and 5 have already been explained at the beginning. In the figures, the same reference numerals are used for corresponding components.

Es sei angemerkt, dass bei den folgenden Ausführungsbeispielen der Erfindung der angegebene Leitungstyp jeweils auch umgekehrt sein kann. Das heißt, der n-Leitungstyp kann durch den p-Leitungstyp ersetzt werden, wenn für den p-Leitungstyp der n-Leitungstyp verwendet wird.It It should be noted that in the following embodiments of the invention The specified conductivity type can also be reversed in each case. The is called, The n-type conductivity can be replaced by the p-type conductivity if for the p-type conductivity of the n-type conductivity is used.

Ebenso ist als Halbleitermaterial, wie bereits erwähnt wurde, Si, SiC, Verbindungshalbleiter wie GaN oder GaAs usw. möglich.As well is as semiconductor material, as already mentioned, Si, SiC, compound semiconductor such as GaN or GaAs, etc. possible.

1 zeigt in einer Schnittdarstellung ein erstes Ausführungsbeispiel des erfindungsgemäßen JFETs mit einem Halbleiterkörper 1, welcher einen n+-dotierten Bereich 2 und einen n- oder n–-dotierten Bereich 3 aufweist. Der Bereich 3 ist jeweils schwächer dotiert als der Bereich 2. In den zum Bereich 2 gegenüberliegenden Oberflächenbereich des Halbleiterkörpers 1 sind p-dotierte Bereiche 4 bis 20 eingebracht. Dabei weisen die Bereiche 4 bis 10 in einer ersten Schicht eine Dotierungskonzentration p1, die Bereiche 11 bis 15 in einer zweiten Schicht eine Dotierungskonzentration p2 und die Bereiche 16 bis 20 in einer dritten Schicht eine Dotierungskonzentration p3 auf. Diese Dotierungskonzentrationen können im Wesentlichen auch gleich sein. Unterschiede sind jedoch möglich, da, wie anhand der 2a bis 2e erläutert werden wird, die einzelnen Schichten mit den Bereichen 4 bis 10 bzw. 11 bis 15 bzw. 16 bis 20 in getrennten Schritten erzeugt werden. 1 shows a sectional view of a first embodiment of the JFET invention with a semiconductor body 1 , which is an n + -doped region 2 and an n-type or n - -doped region 3 having. The area 3 is each less heavily doped than the area 2 , In the to the area 2 opposite surface region of the semiconductor body 1 are p-doped regions 4 to 20 brought in. The areas indicate 4 to 10 in a first layer, a doping concentration p1, the areas 11 to 15 in a second layer, a doping concentration p2 and the regions 16 to 20 in a third layer, a doping concentration p3. These doping concentrations may also be substantially the same. Differences, however, are possible because, as based on the 2a to 2e will be explained, the individual layers with the areas 4 to 10 respectively. 11 to 15 respectively. 16 to 20 be generated in separate steps.

Weiterhin sind in dem Gebiet der genannten Schichten noch n+-leitende Bereiche 21, 22, 23 sowie n-leitende Bereiche 24 bis 30 mit einer Dotierungskonzentration n1 vorgesehen. Die Dotierungskonzentration dieser Bereiche 24 bis 30 ist vorzugsweise höher als die Dotierungskonzentration des Bereiches 3, jedoch niedriger als die Dotierungskonzentration des Bereiches 2 und der Bereiche 21, 22, 23. Schließlich liegen noch n-leitende Bereiche 31 bis 39 vor, deren Dotierungskonzentration der Dotierungskonzentration des n-leitenden Bereiches 3 entspricht.Furthermore, n + -type regions are still in the region of said layers 21 . 22 . 23 as well as n-conductive areas 24 to 30 provided with a doping concentration n1. The doping concentration of these areas 24 to 30 is preferably higher than the doping concentration of the range 3 but lower than the doping concentration of the region 2 and the areas 21 . 22 . 23 , Finally there are n-conductive areas 31 to 39 before, whose doping concentration of the doping concentration of the n-type region 3 equivalent.

Die n+-leitenden Bereiche 21 und 22 sowie 23 sind mit einer Sourceelektrode S verbunden. Diese Bereiche 21, 22 bilden zusammen mit den Bereichen 26 und 27 eine Sourcezone, was ebenfalls für die Bereiche 23 und 30 gilt.The n + -conducting areas 21 and 22 such as 23 are connected to a source electrode S. These areas 21 . 22 form together with the areas 26 and 27 a source zone, which is also for the areas 23 and 30 applies.

Eine Gateelektrode G ist mit den Bereichen 4 und 17 sowie 18 und weiterhin mit den Bereichen 8 und 20 verbunden. Dadurch bilden die Bereiche 4, 17 und 18 zusammen mit den angrenzenden Bereichen 12, 13 bzw. 5, 9 sowie die Bereiche 8, 20 und die angrenzenden Bereiche 7, 15 jeweils einen Gatebereich.A gate electrode G is connected to the regions 4 and 17 such as 18 and continue with the areas 8th and 20 connected. This will form the areas 4 . 17 and 18 along with the adjacent areas 12 . 13 respectively. 5 . 9 as well as the areas 8th . 20 and the adjacent areas 7 . 15 each a gate area.

Wie später anhand der 4 noch erläutert werden wird, können die Bereiche 5, 13 und 18 einerseits zusammen mit den Bereichen 7, 15 und 20 andererseits eine Ringstruktur bilden, welche die Bereiche 6, 14 und 19 im Abstand umgibt und von diesen dabei durch die Bereiche 36, 28 und 37 bzw. 38, 29 und 39 getrennt ist. Die Bereiche 36, 28 und 37 sowie die Bereiche 38, 29 und 39 können gleiche Ausdehnungen besitzen und so Ringe mit gleicher konstanter Dicke bilden; sie können aber auch, wie dies in der 1 gezeigt ist, in Lateralrichtung unterschiedliche Breiten haben, so dass der durch sie gebildete Ring keine konstante Dicke hat. Entsprechendes gilt für die Bereiche 31, 24 und 32 bzw. 33, 25 und 34 auf der linken Seite von 1.As later from the 4 will be explained, the areas 5 . 13 and 18 on the one hand together with the areas 7 . 15 and 20 on the other hand form a ring structure which the areas 6 . 14 and 19 surrounds in the distance and from these while through the areas 36 . 28 and 37 respectively. 38 . 29 and 39 is disconnected. The areas 36 . 28 and 37 as well as the areas 38 . 29 and 39 can have the same dimensions and thus form rings with the same constant thickness; But you can also, as in the 1 is shown to have different widths in the lateral direction, so that the ring formed by them has no constant thickness. The same applies to the areas 31 . 24 and 32 respectively. 33 . 25 and 34 on the left side of 1 ,

Pfeile 40 deuten den Elektronenfluss in dem JFET an, wenn an einer mit dem Bereich 2 verbundenen Drainelektrode D eine positive Spannung +UD anliegt und die Sourceelektrode S mit einer gegenüber der Spannung +UD negativen Spannung beaufschlagt ist und die Gateelektrode G in Sperrrichtung vorgespannt ist. Dieser Elektronenfluss entsprechend den Pfeilen 40 wird durch die an der Gateelektrode G und damit an dem Bereich 4, 17 und 18 bzw. 28 anliegende Gatespannung gesteuert.arrows 40 indicate the flow of electrons in the JFET when at one with the area 2 connected drain electrode D is a positive voltage + U D is applied and the source electrode S is acted upon with respect to the voltage + U D negative voltage and the gate electrode G is biased in the reverse direction. This electron flow according to the arrows 40 is through the at the gate electrode G and thus at the area 4 . 17 and 18 respectively. 28 applied gate voltage controlled.

Erfindungsgemäß ist bei dem JFET noch eine Diode D1 zwischen der Sourceelektrode S und der Drainelektrode D zwischengeschaltet. Hierzu dienen die p-leitenden Bereiche 10, 11, 16 bzw. 6, 14, 19, die mit der Sourceelektrode S verbunden sind, so dass insbesondere zwischen den untersten Bereichen 16 und 19 und dem Bereich 3 in der Form eines pn-Überganges die Diode D1 entsteht.According to the invention, a diode D1 is interposed between the source electrode S and the drain electrode D in the case of the JFET. The p-type regions serve this purpose 10 . 11 . 16 respectively. 6 . 14 . 19 , which are connected to the source electrode S, so that in particular between the lowermost areas 16 and 19 and the area 3 in the form of a pn-junction, the diode D1 is formed.

Eine zweckmäßige Zellenstruktur für das Ausführungsbeispiel der 1 ist aus 3 zu ersehen. Die Diode D1, deren eine Elektrode durch die Bereiche 6, 14 und 19 bzw. 10, 11 und 16 gebildet wird, weist einen Rand a auf. Sie ist im Abstand von den Bereichen 5, 13 und 18 bzw. 7, 15 und 20 (rechte Hälfte von 1) umgeben, wobei der innere Rand dieser Bereiche durch b angedeutet ist. Die Bereiche 4 bzw. 8 sind inselförmig gestaltet und weisen einen Rand c auf. Schließlich ist ein Rand des Bereiches 18 bzw. 20 (rechte Hälfte von 1) durch das Bezugszeichen d angedeutet.A useful cell structure for the embodiment of 1 is out 3 to see. The diode D1, whose one electrode passes through the areas 6 . 14 and 19 respectively. 10 . 11 and 16 is formed, has an edge a. It is at a distance from the areas 5 . 13 and 18 respectively. 7 . 15 and 20 (right half of 1 ), wherein the inner edge of these areas is indicated by b. The areas 4 respectively. 8th are island-shaped and have an edge c. Finally, this is an edge of the area 18 respectively. 20 (right half of 1 ) indicated by the reference numeral d.

Abhängig von der Dotierung in der Kanalzone, die durch die Bereiche 3 und 35 gebildet wird, kann der JFET eine praktisch beliebig hohe Einsatzspannung aufweisen und vom Anreicherungs- oder Verarmungstyp sein.Depending on the doping in the channel zone, passing through the areas 3 and 35 is formed, the JFET can have a virtually arbitrarily high threshold voltage and be of the enrichment or depletion type.

Wie bereits erwähnt wurde, ist die Gateelektrode G grundsätzlich in Sperrrichtung vorgespannt und zieht keinen Strom; sie kann so hochohmig und beispielsweise gitterförmig gestaltet werden.As already mentioned has been, the gate electrode G is basically biased in the reverse direction and does not draw electricity; It can be designed as high impedance and, for example, grid-shaped become.

Anhand der 2a bis 2e wird noch ein zweckmäßiges Herstellungsverfahren für den erfindungsgemäßen JFET beschrieben.Based on 2a to 2e is still described a convenient method of preparation of the JFET invention.

Zunächst wird in einem n- oder n–-leitendem Halbleiterbereich 3 durch Innenimplantation (I.I.) eine Schicht mit einer Dotierungskonzentration n1 eingebracht. Diese Dotierungskonzentration n1 (n1 Dop.) ist dabei höher als die Dotierungskonzentration des Bereiches 3.First, in an n- or n - type semiconductor region 3 by internal implantation (II) introduced a layer having a doping concentration n1. This doping concentration n1 (n1 dop) is higher than the doping concentration of the range 3 ,

Mit Hilfe einer Maske M wird sodann oberhalb von der Schicht mit der Dotierungskonzentration n1 in bestimmten Bereichen eine p-Dotierung mit einer Dotierungskonzentration p1 eingebracht. Die Dotierungskonzentration p1 kann ungefähr der Dotierungskonzentration n1 entsprechen, sie weist jedoch den entgegengesetzten Leitungstyp, also den p-Leitungstyp anstelle des n-Leitungstyps auf. Diese Dotierung (p1 Dop.) kann durch Diffusion (Diff.) oder auch durch Ionenimplantation erfolgen. Damit liegt die in 2b dargestellte Struktur vor.With the aid of a mask M, a p-doping with a doping concentration p1 is then introduced above the layer with the doping concentration n1 in certain regions. The doping concentration p1 may approximately correspond to the doping concentration n1, but it has the opposite conductivity type, that is, the p-type conductivity type instead of the n-type conductivity type. This doping (p1 Dop.) Can be done by diffusion (Diff.) Or by ion implantation. This is the in 2 B represented structure before.

Nach Entfernen der Maske M wird mittels einer weiteren Maske M sodann durch Ionenimplantation unterhalb von der Schicht mit der Dotierungskonzentration n1 in bestimmten Bereichen eine Dotierungskonzentration p3 (p3 Dop.) erzeugt, um so eine Struktur zu schaffen, wie diese in 2c dargestellt ist. Die Maske wird sodann abgetragen.After removal of the mask M, a doping concentration p3 (p3 Dop.) Is then generated by ion implantation below the layer with the doping concentration n1 in certain areas by means of a further mask M, so as to create a structure like that in FIG 2c is shown. The mask is then removed.

Mit Hilfe einer weiteren Maske M'' wird durch Diffusion oder Ionenimplantation anschließend oberhalb von der Schicht mit der Dotierungskonzentration n1 in bestimmten Bereichen eine hohe Dotierungskonzentration n+ gebildet (n+ Dop.), wobei diese Dotierungskonzentration n+ höher als die Dotierungskonzentration n1 ist. Auch diese Dotierung wird vorzugsweise mittels Ionenimplantation vorgenommen.With the aid of a further mask M ", a high doping concentration n + is formed by diffusion or ion implantation subsequently above the layer with the doping concentration n1 in certain regions (n + Dop.), Whereby this doping concentration is n + higher than the doping concentration n1. This doping is also preferably carried out by means of ion implantation.

Schließlich wird nach Entfernen der Maske M'' eine weitere Maske M'' aufgebracht, um mittels einer weiteren Ionenimplantation auf der Höhe der Schicht mit der Dotierungskonzentration n1 noch p-leitende Bereiche zu erzeugen (p2 Dop.), welche eine Dotierungskonzentration p2 haben. Es wird so die in 2e dargestellte Struktur geschaffen, welche nach Entfernen der Maske M''' einen Ausschnitt des Ausführungsbeispiels von 1 darstellt, wozu die einzelnen Bereiche mit den entsprechenden Bezugszeichen versehen sind.Finally, after removing the mask M ", a further mask M" is applied in order to produce p-type regions (p2 Dop.) Which have a doping concentration p2 by means of a further ion implantation at the level of the layer with the doping concentration n1. It will be like that in 2e shown structure, which after removal of the mask M '''a section of the embodiment of 1 represents what the individual areas are provided with the corresponding reference numerals.

Für die Masken M, M', M'' und M''' wird vorzugsweise Siliziumdioxid verwendet. Dies gilt insbesondere für die letzte Maske M''', welche nach der letzten Implantation zur Bildung der Bereiche 13 und 39 (vgl. 2e) auch als Isolator für die noch anzubringende Metallisierung für die Sourceelektrode S und Gateelektrode G dienen kann. Wird als Halbleitermaterial für den JFET Siliziumcarbid verwendet, so brauchen nach den entsprechenden Innenimplantationen keine Nachdiffusionen vorgesehen werden. Dies gilt nicht unbedingt für Silizium, bei dem sich anschließend an die Implantationen ein RTA anbietet. Dies ist darauf zurückzuführen, dass für Siliziumcarbid und auch für Galliumnitrid die Diffusion praktisch vernachlässigbar ist.For the masks M, M ', M "and M"' preferably silicon dioxide is used. This applies in particular to the last mask M ''', which after the last implantation to form the regions 13 and 39 (see. 2e ) can also serve as an insulator for the still to be attached metallization for the source electrode S and gate electrode G. If silicon carbide is used as the semiconductor material for the JFET, no postdiffusions need be provided after the corresponding internal implantations. This does not necessarily apply to silicon, where an RTA is offered after the implantations. This is due to the fact that for silicon carbide and also for gallium nitride, the diffusion is practically negligible.

Die Diode D1 ist zwangsläufig Teil eines parasitären Bipolartransistors, welcher im Ausführungsbeispiel von 1 ein npn-Transistor ist. bei Siliziumcarbid als Halbleitermaterial ist dieser Bipolartransistor vernachlässigbar, da dort der Stromverstärkungsfaktor β sehr niedrig ist. Wird dagegen Silizium als Halbleitermaterial verwendet, so sollte zwischen der Diode D1 und der Gateelektrode in vorteilhafter Weise eine Isolation vorgesehen werden, was durch einen Trench-Isolator Tr (vgl. die Strichlinie in der linken Hälfte von 1) geschehen kann.The diode D1 is inevitably part of a parasitic bipolar transistor, which in the embodiment of 1 an npn transistor is. in the case of silicon carbide as semiconductor material, this bipolar transistor is negligible, because there the current amplification factor β is very low. In contrast, silicon as Semiconductor material used, it should be provided between the diode D1 and the gate electrode advantageously an insulation, which by a trench insulator Tr (see the dashed line in the left half of 1 ) can happen.

11
HalbleiterkörperSemiconductor body
22
n+-dotierter Bereichn + doped area
33
n-dotierter Bereichn-doped Area
4–204-20
p-dotierte Bereichep-doped areas
21, 22, 2321 22, 23
n+-dotierte Bereichen + doped areas
24–3024-30
n-dotierte Bereichen-doped areas
31–3931-39
n-dotierte Bereichen-doped areas
4040
Pfeile für Elektronenstromarrows for electron current

Claims (11)

JFET mit einem Halbleiterkörper (2, 3) eines ersten Leitungstyps (n), der eine erste Hauptoberfläche und eine zu dieser gegenüberliegend angeordnete zweite Hauptoberfläche aufweist, mit einer durch den Halbleiterkörper (2, 3) im Bereich der zweiten Hauptoberfläche gebildeten und mit einer Drainelektrode (D) verbundenen Drainzone (2, 3, 35), einer im Wesentlichen im Bereich der ersten Hauptoberfläche vorgesehenen und mit einer Sourceelektrode (S) verbundenen Sourcezone (21, 26, 27, 22), und einem zwischen der Sourcezone und der Drainzone gelegenen und mit der Gateelektrode (G) verbundenen Gatebereich (9, 12, 17; 5, 13, 18; 7, 15, 20) des zweiten, zum ersten Leitungstyp entgegengesetzten Leitungstyps, längs dessen sich eine Kanalzone (35, 3) ausbildet, dadurch gekennzeichnet, dass – die Sourceelektrode (S) zusätzlich mit Gebieten (10, 11, 16; 6, 14, 19) des zweiten Leitungstyps verbunden ist, so dass zwischen der Sourceelektrode (S) und der Drainelektrode (D) ein eine Diode (D1) bildender pn-Übergang (19, 3; 16, 3) liegt und – die Gebiete (10, 11, 16; 6, 14, 19) des zweiten Leitungstyps von ringförmigen Bereichen (36, 38; 28, 29; 37, 39; 31, 33; 24, 25; 32, 34) des ersten Leitungstyps umgeben sind.JFET with a semiconductor body ( 2 . 3 ) of a first conductivity type (n), which has a first main surface and a second main surface arranged opposite thereto, with one through the semiconductor body ( 2 . 3 ) formed in the region of the second main surface and connected to a drain electrode (D) Drainzone ( 2 . 3 . 35 ), a source zone provided substantially in the area of the first main surface and connected to a source electrode (S) ( 21 . 26 . 27 . 22 ), and a gate region located between the source region and the drain region and connected to the gate electrode (G) ( 9 . 12 . 17 ; 5 . 13 . 18 ; 7 . 15 . 20 ) of the second, opposite to the first conductivity type conductivity type, along which a channel zone ( 35 . 3 ), characterized in that - the source electrode (S) is additionally provided with areas ( 10 . 11 . 16 ; 6 . 14 . 19 ) of the second conductivity type, so that between the source electrode (S) and the drain electrode (D) a diode (D1) forming pn junction ( 19 . 3 ; 16 . 3 ) and - the areas ( 10 . 11 . 16 ; 6 . 14 . 19 ) of the second conductivity type of annular regions ( 36 . 38 ; 28 . 29 ; 37 . 39 ; 31 . 33 ; 24 . 25 ; 32 . 34 ) of the first conductivity type are surrounded. JFET nach Anspruch 1, dadurch gekennzeichnet, dass die Bereiche (36, 38; 28, 29; 37, 39; 31, 33; 24, 25; 32, 34) des ersten Leitungstyps von dem Gatebereich (5, 7; 13, 15; 18, 20; 9; 12; 17) umgeben sind.JFET according to claim 1, characterized in that the regions ( 36 . 38 ; 28 . 29 ; 37 . 39 ; 31 . 33 ; 24 . 25 ; 32 . 34 ) of the first conductivity type from the gate region ( 5 . 7 ; 13 . 15 ; 18 . 20 ; 9 ; 12 ; 17 ) are surrounded. JFET nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass als Halbleitermaterial für den Halbleiterkörper Silizium, Siliziumcarbid oder ein Verbindungshalbleiter vorgesehen ist.JFET according to claim 1 or 2, characterized in that as semiconductor material for the semiconductor body Silicon, silicon carbide or a compound semiconductor provided is. JFET nach Anspruch 3, dadurch gekennzeichnet, dass als Verbindungshalbleiter Galliumnitrid vorgesehen ist.JFET according to claim 3, characterized in that is provided as a compound semiconductor gallium nitride. JFET nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die den pn-Übergang bildende Diode (D1) durch einen mit Isoliermaterial gefüllten Trench (Tr) von dem Gatebereich getrennt ist.JFET according to one of claims 1 to 4, characterized that the pn junction forming Diode (D1) through a filled with insulating trench (Tr) from the gate region is disconnected. JFET nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Gatebereich (z.B. 4; 5, 13, 18) wenigstens zweiteilig ausgebildet ist, wobei die beiden Teile durch die Sourcezone (z.B. 22, 27) voneinander getrennt sind.JFET according to one of claims 1 to 5, characterized in that the gate region (eg 4 ; 5 . 13 . 18 ) is formed at least in two parts, wherein the two parts through the source zone (eg 22 . 27 ) are separated from each other. JFET nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass Oberflächengebiete (21, 22) der Sourcezone hochdotiert sind.JFET according to one of claims 1 to 6, characterized in that surface regions ( 21 . 22 ) of the source zone are highly doped. JFET nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass ein Oberflächengebiet (2) der Drainzone (2, 3) hochdotiert ist.JFET according to one of claims 1 to 7, characterized in that a surface area ( 2 ) of the drain zone ( 2 . 3 ) is heavily doped. Verfahren zum Herstellen eines JFETs, umfassen Erzeugung eines JFETs nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Sourcezone und der Gatebereich durch Ionenimplantationen in mehreren Schritten erzeugt werden.Methods of making a JFET include generation a JFET according to one of the claims 1 to 8, characterized in that the source zone and the gate region be produced by ion implantation in several steps. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass die den pn-Übergang zwischen der Sourceelektrode (S) und der Drainelektrode (D) bildenden Bereiche (z.B. 6, 14, 19) ebenfalls durch Innenimplantationen erzeugt werden.A method according to claim 9, characterized in that the pn junction between the source electrode (S) and the drain electrode (D) forming areas (eg 6 . 14 . 19 ) are also produced by internal implantations. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass Bereiche der Diode (D1) sowie der Gatebereich (4; 5, 13, 18) jeweils durch die gleichen Implantationsschritte erzeugt werden.Method according to claim 9 or 10, characterized in that regions of the diode (D1) and the gate region ( 4 ; 5 . 13 . 18 ) are each produced by the same implantation steps.
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