DE10311815A1

DE10311815A1 - Communication arrangement for controlling memory access of two or more communications units to a shared memory unit has a multiplexer linking the communications units to the memory operating at a multiple of their access frequency

Info

Publication number: DE10311815A1
Application number: DE2003111815
Authority: DE
Inventors: Tim KÖPPE
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 2003-03-18
Filing date: 2003-03-18
Publication date: 2004-12-09

Abstract

Communications arrangement for controlling the access of a multiplicity of communications units (KE1, KE2) to a memory unit (MEM), whereby access takes place at a preset clock frequency. The communications units access the memory unit via a multiplexer (MUX), with the multiplexer accessing the memory at a frequency that is a multiple of the communications units memory access clock frequency.

Description

Bei einer Vielzahl von Anwendungen bzw. Applikationen in der aktuellen digitalen Datenverarbeitung ist es erforderlich, Informationen ohne signifikante Verzögerung – beispielsweise durch zeitaufwendige Pufferverwaltung bzw. -steuerung – zwischen unterschiedlichen, beispielsweise auf verteilten Kommunikationseinheiten ablaufenden Prozessen, beispielsweise über mehrere Controllerschnittstellen, auszutauschen. Der Informationsaustausch kann beispielsweise über ein Bussystem erfolgen, an welches die einzelnen Kommunikationseinheiten sowie eine von den Kommunikationseinheiten gemeinsam genutzte Speichereinheit über Controllerschnittstellen angeschlossen sind. Der Informationsaustausch über ein Bussystem setzt jedoch eine zentrale Steuerung – beispielsweise realisiert durch einen Mikrocontroller – voraus, durch welche der Zugriff der jeweiligen Anwendungen bzw. Prozesse auf das Bussystem bzw. auf die Speichereinheit gesteuert wird. Derartige Zugriffssteuerungen – im Folgenden auch als Arbitrierungsmechanismen bezeichnet – haben immer eine Zunahme der Buslast durch den arbitrierten Prozess und somit eine zum Teil erhebliche Performanceeinbuße der Gesamtapplikation zur Folge.at a variety of applications or applications in the current Digital data processing requires information without significant delay - for example through time-consuming buffer management or control - between different, for example on distributed communication units ongoing processes, for example over several controller interfaces, exchange. The exchange of information can, for example, be via a Bus system take place to which the individual communication units and a storage unit shared by the communication units via controller interfaces are connected. However, the exchange of information via a bus system continues central control - for example realized by a microcontroller - ahead of which of the Access of the respective applications or processes to the bus system or is controlled on the storage unit. Such access controls - also in the following referred to as arbitration mechanisms - always have an increase the bus load due to the arbitrated process and thus one in part considerable loss of performance the entire application.

Zur Verhinderung der Performanceeinbuße wird in einer Vielzahl von in der aktuellen Datenverarbeitung eingesetzten Kommunikations- bzw. Schaltungsanordnungen ein „Dual Port RAM" eingesetzt, mit dessen Hilfe es möglich ist, einen Speicher – RAM – über zwei physikalisch getrennte Schnittstellen bzw. Interfaces mittels Schreib- und Lese-Zugriffe anzusteuern. Hierfür ist lediglich eine Überprüfung von Schreibkonflikten auf eine gleiche Speicheradresse erforderlich. Nachteilig sind derartige Dual Port RAM's aufgrund der aktuellen wachsenden Speicheranforderungen nicht mehr mit einer ausreichenden Speicherdichte verfügbar. Des Weiteren gelten Dual Port RAM's im Vergleich zu beispielsweise handelüblichen Standard-SRAM-Bauelementen als Nischenprodukte, deren Einsatz immer mit einem erheblichen wirtschaftlichen Aufwand verbunden ist.to Preventing performance degradation comes in a variety of ways communication used in current data processing or circuit arrangements used a "dual port RAM" with whose help it is possible is one memory - RAM - over two physically separated interfaces or interfaces by means of write and control read access. This is just a review of Write conflicts to the same memory address required. Such dual port RAMs are disadvantageous due to the current growing memory requirements no longer available with sufficient storage density. Of Dual port RAM's also apply compared to, for example, standard SRAM components as Niche products, their use always with a significant economic Effort is connected.

Der Erfindung liegt somit die Aufgabe zugrunde, den Informationsaustausch zwischen über Schnittstellen und Speichereinheiten miteinander kommunizierenden Prozessen zu verbessern. Die Aufgabe wird ausgehend von einer Kommunikationsanordnung gemäß den Merkmalen des Oberbegriffs des Patentanspruchs 1 durch dessen kennzeichnende Merkmale gelöst.The The invention is therefore based on the task of exchanging information between over interfaces and storage units to processes that communicate with one another improve. The task is based on a communication arrangement according to the characteristics of the preamble of claim 1 by its characterizing Features solved.

Bei der erfindungsgemäßen Kommunikationsanordnung zur Steuerung des Zugriffs von n Kommunikationseinheiten auf zumindest eine Speichereinheit erfolgt der Zugriff der n Kommunikationseinheiten auf die zumindest eine Speichereinheit jeweils mit einer vorgegebenen Taktfrequenz. Der wesentliche Aspekt der erfindungsgemäßen Kommunikationsanordnung besteht darin, dass die n Kommunikationseinheiten über eine Multiplexervorrichtung mit der zumindest einen Speichereinheit verbunden sind. Die Multiplexervorrichtung und die zumindest eine Speichereinheit sind derart ausgestaltet, dass der Zugriff der Multiplexervorrichtung auf die zumindest eine Speichereinheit mit einem Vielfachen der vorgegebenen Taktfrequenz erfolgt, wobei der jeweils im Rahmen der vorgegebenen Taktfrequenz erfolgende Speicher-Zugriff der n Kommunikationseinheiten über die Multiplexervorrichtung mit der vielfachen Taktfrequenz auf die zumindest eine Speichereinheit gemultiplext wird.at the communication arrangement according to the invention to control the access of n communication units to at least a memory unit is used to access the n communication units to the at least one storage unit each with a predetermined one Clock frequency. The essential aspect of the communication arrangement according to the invention is that the n communication units have a Multiplexer device are connected to the at least one memory unit. The multiplexer device and the at least one memory unit are designed such that the access of the multiplexer device to the at least one storage unit with a multiple of the predetermined Clock frequency takes place, which in each case within the specified Clock frequency memory access of the n communication units via the Multiplexer device with the multiple clock frequency on the least a storage unit is multiplexed.

Der wesentliche Vorteil der erfindungsgemäßen Kommunikationsanordnung besteht darin, dass mit Hilfe aktuell verfügbarer Standard-Speichereinheiten – wie beispielsweise Standard-SRAM's – „Dual Port RAM's" mit hoher Speicherdichte und hoher Performance realisieren bzw. emulieren lassen. Für die erfindungsgemäße Kommunikationsanordnung ist keine Arbitrierung erforderlich, so dass die Buslast minimiert, die Performance gesteigert und gleichzeitig durch die einfache Implementierung der wirtschaftliche Aufwand gering gehalten wird.The essential advantage of the communication arrangement according to the invention is that with the help of currently available standard storage units - such as Standard SRAM's - "Dual Port RAMs "with high storage density and have high performance realized or emulated. For the communication arrangement according to the invention no arbitration required, so the bus load is minimized, the performance increased and at the same time through the simple implementation the economic effort is kept low.

Im Folgenden wird die erfindungsgemäße Kommunikationsanordnung anhand mehrerer Zeichnungen näher erläutert. Dabei zeigenin the The following is the communication arrangement according to the invention based on several drawings explained. Show

1 die erfindungsgemäße Kommunikationsanordnung mit einer in Form eines FPGA (Field Programmable Gate Array) bzw. CPLD (Complex Programmable Logic Device) ausgestalteten Multiplexereinheit, 1 the communication arrangement according to the invention with a multiplexer unit configured in the form of an FPGA (Field Programmable Gate Array) or CPLD (Complex Programmable Logic Device),

2 eine Ausgestaltungsvariante der in 1 dargestellten Kommunikationsanordnung mit diskreten Bustreibern, 2 a design variant of the in 1 illustrated communication arrangement with discrete bus drivers,

3 eine Darstellung der Signalverläufe innerhalb der erfindungsgemäßen Kommunikationsanordnung bei Betrieb mit niedrigen Taktfrequenzen, 3 2 shows a representation of the signal profiles within the communication arrangement according to the invention during operation with low clock frequencies,

4 eine Darstellung der Signalverläufe innerhalb der erfindungsgemäßen Kommunikationsanordnung bei Betrieb mit höheren Taktfrequenzen, 4 a representation of the signal curves within the communication arrangement according to the invention when operating at higher clock frequencies,

5 eine Darstellung der Signalverläufe innerhalb der Kommunikationsanordnung bei zeitkonstanten Multiplexen unter höheren Taktfrequenzen. 5 a representation of the waveforms within the communication arrangement with time constant multiplexing at higher clock frequencies.

1 zeigt die erfindungsgemäße Kommunikationsanordnung in einer allgemeinen schematischen Darstellung, bei der zwei Kommunikationseinheiten KE1,2 über eine Multiplexervorrichtung MUX mit einer von beiden Kommunikationseinheiten KE1,2 zwecks Informationsübermittlung gemeinsam genutzten Speichereinheit MEM verbunden sind. Die Multiplexervorrichtung MUX ist z.B. als FPGA (Field Programmable Gate Array) oder als CPLD (Complex Programmable Logic Device) ausgestaltet. Die zentrale Speichereinheit MEM kann als Standard-SRAM (z.B. Pipelined NtRAM) oder auch als asynchroner SRAM ausgestaltet sein, bei dessen Einsatz jedoch eine geringere Performance erreicht wird. In jeder der Kommunikationseinheiten KE1,2 ist jeweils eine Anwendung bzw. Prozess P_A, P_B aktiv. Die beiden Kommunikationseinheiten KE1,2 sind jeweils über eine Schnittstelle SS – auch als Controllerschnittstelle bezeichnet – an Bussysteme BUS_PA, BUS_PB angeschlossen, welche jeweils einen Adress-/Datenbus ADR/DAT, eine Steuerleitung CTR und eine Taktleitung CLK umfassen. Über die Bussysteme BUS_PA, BUS_PB sind die Kommunikationseinheiten KE1,2 und damit die aktiven Prozesse P_A, P_B mit der Multiplexereinrichtung MUX verbunden. Die Multiplexervorrichtung MUX ist wiederum über ein weiteres Bussystem BUS_M, umfassend einen Adress-/Datenbus ADR/DAT, eine Steuerleitung CTR und eine Taktleitung CLK mit der zentralen Speichereinheit MEM verbunden. Über die Bussysteme BUS_PA, BUS_PB, BUS_M werden jeweils kommunikations- bzw. prozessindividuelle Adressinformationen adr_A0, adr_A1, adr_B0, adr_B1 als auch Nutzinformationen dat_A0, dat_A1, datB0, dat_B1, sowie Steuerinformationen wr,rd und Taktinformationen clk_PA, clk_PB, clk_MEM übertragen. Der Schreib- bzw. Lese-Zugriff wr,rd der beiden Kommunikationseinheiten KE1,2 bzw. Prozesse P_A, P_B auf die zentrale Speichereinheit MEM erfolgt dabei mit der vorgegebenen Taktfrequenz f1 bzw. mit dem Bustakt clk_PA(f1), clk_PB(f1). 1 shows the communication arrangement according to the invention in a general schematic representation, in which two communication units KE1.2 are connected via a multiplexer device MUX to a memory unit MEM used by both communication units KE1.2 for the purpose of information transmission. The multiplexer device MUX is designed, for example, as an FPGA (Field Programmable Gate Array) or as a CPLD (Complex Programmable Logic Device). The central memory unit MEM can be configured as a standard SRAM (for example pipelined NtRAM) or as an asynchronous SRAM, but when used, a lower performance is achieved. One application or process P_A, P_B is active in each of the communication units KE1,2. The two communication units KE1, 2 are each connected via an interface SS - also referred to as a controller interface - to bus systems BUS_PA, BUS_PB, which each include an address / data bus ADR / DAT, a control line CTR and a clock line CLK. The communication units KE1, 2 and thus the active processes P_A, P_B are connected to the multiplexer device MUX via the bus systems BUS_PA, BUS_PB. The multiplexer device MUX is in turn connected to the central memory unit MEM via a further bus system BUS_M, comprising an address / data bus ADR / DAT, a control line CTR and a clock line CLK. Via the bus systems BUS_PA, BUS_PB, BUS_M, communication or process-specific address information adr_A0, adr_A1, adr_B0, adr_B1 as well as useful information dat_A0, dat_A1, datB0, dat_B1, as well as control information wr, rd and clock information clk_PA, clk_MEM, are transmitted. The write or read access wr, rd of the two communication units KE1,2 or processes P_A, P_B to the central memory unit MEM takes place with the predefined clock frequency f1 or with the bus clock clk_PA (f1), clk_PB (f1).

Erfindungsgemäß wird die zentrale Speichereinheit MEM mit einer n-fachen Taktfrequenz f2 – d.h. f2 = n·f1, wobei n = Zahl der über die Speichereinheit MEM kommunizierenden Kommunikationseinheiten KE1,2 bzw. Prozesse P_A, P_B – der beiden Kommunikationseinheiten KE1,2, bzw. mit einem Bustakt clk_MEM(f2) betrieben. Mit jedem Takt clk_MEM(f2) der Speichereinheit MEM erfolgt ein Multiplexen der den jeweiligen Kommunikationseinheiten KE1,2 bzw. Prozesse P_A, P_B zugeordneten Bussysteme BUS_PA, BUS_PB auf das weitere Bussystem BUS_M. Für die Prozesse P_A, P_B erfolgt der Multiplexvorgang transparent, d.h. jeder Prozess P_A, P_B kann dabei mit seiner vollen Geschwindigkeit bzw. Busfrequenz clk_PA(f1), clk_PB(f1) auf den Speicher MEM zugreifen. Die sonst übliche Bus-Arbitrierung ist nicht mehr erforderlich.According to the central memory unit MEM with an n-fold clock frequency f2 - i.e. f2 = n · f1, where n = number of over the memory unit MEM communicating communication units KE1,2 or processes P_A, P_B - the two communication units KE1,2, or with a bus clock clk_MEM (f2) operated. With every clock clk_MEM (f2) of the memory unit MEM takes place multiplexing of the respective communication units KE1,2 or processes P_A, P_B assigned to bus systems BUS_PA, BUS_PB the other bus system BUS_M. For the processes P_A, P_B the multiplex process is transparent, i.e. each process P_A, P_B can do so at its full speed or bus frequency clk_PA (f1), clk_PB (f1) access the memory MEM. The usual one Bus arbitration is no longer required.

2 zeigt eine vorteilhafte Ausgestaltung der in 1 allgemein dargestellten Multiplexervorrichtung MUX – in 2 durch ein strichliertes Rechteck verdeutlicht. Die Multiplexervorrichtung MUX umfasst zwei diskrete Bustreiber BS1,2, an welche jeweils der Adress-/Datenbus ADR/DAT und die Steuerleitung CTR der beiden Bussysteme BUS_PA, BUS_PB angeschlossen sind. Beide Bustreiber BS1,2 sind mit einer in der Multiplexervorrichtung MUX angeordneten Steuereinheit STG verbunden, an welche die von den Kommunikationseinheiten KE1, 2 an die Multiplexervorrichtung MUX herangeführten Taktleitungen CLK angeschlossen sind. Beide Bustreiber BS1,2 sind über einen Adress-/Datenbus ADR/DAT sowie über eine Steuerleitung CTR verbunden, welche zusätzlich über einen weiteren Adress-/Datenbus ADR/DAT sowie über eine zusätzliche Steuerleitung CTR an die zentrale Speichereinheit MEM weitergeführt sind. Zusätzlich ist von der Steuereinheit STG eine zusätzliche, die n-fache (hier n = 2-fache) Taktfrequenz der Kommunikationseinheiten KE1,2 führende Taktleitung CLK von der Steuereinheit STG an die Speichereinheit MEM geführt. Der zusätzliche Adress-/Datenbus ADR,DAT sowie die zusätzliche Steuerleitung CTR und Taktleitung CLK repräsentieren das in 1 dargestellte zusätzliche Bussystem BUS_M. Die Funktionsweise der in 2 dargestellten Kommunikationsanordnung bzw. Schaltungsanordnung entspricht der in 1 dargestellten Kommunikationsanordnung. 2 shows an advantageous embodiment of the in 1 MUX-in multiplexer device generally shown 2 indicated by a dashed rectangle. The multiplexer device MUX comprises two discrete bus drivers BS1, 2, to which the address / data bus ADR / DAT and the control line CTR of the two bus systems BUS_PA, BUS_PB are connected. Both bus drivers BS1, 2 are connected to a control unit STG arranged in the multiplexer device MUX, to which the clock lines CLK, which are brought from the communication units KE1, 2 to the multiplexer device MUX, are connected. Both bus drivers BS1, 2 are connected via an address / data bus ADR / DAT and via a control line CTR, which are additionally passed on to the central memory unit MEM via a further address / data bus ADR / DAT and via an additional control line CTR. In addition, the control unit STG carries an additional clock line CLK which carries the n-fold (here n = 2-fold) clock frequency of the communication units KE1,2 from the control unit STG to the memory unit MEM. The additional address / data bus ADR, DAT and the additional control line CTR and clock line CLK represent this in 1 shown additional bus system BUS_M. How the in 2 Communication arrangement or circuit arrangement shown corresponds to that in 1 shown communication arrangement.

3 zeigt den Verlauf der Signale innerhalb der in 1 oder in 2 dargestellten Kommunikationsanordnung bei Betrieb mit niedrigen Taktfrequenzen bzw. Bustakten (z.B. f1 < 66 MHz). 3 zeigt die zueinander negiert verlaufenden Bustakte clk_PA(f1), clk_PB(f1) der beiden Prozesse P_A und P_B sowie den die Speichereinheit MEM ansteuernden Bustakt clk_mem(f2). Desweiteren sind die auf den jeweiligen Bussystemem BUS_PA, BUS_PB und BUS_M anliegenden Bussignale adr_x, dat_x, clk_x ctr_x dargestellt. Im folgenden gilt der in 3 dargestellte Zeittakt als zeitlicher Referenztakt. 3 shows the course of the signals within the in 1 or in 2 Communication arrangement shown when operating with low clock frequencies or bus clocks (eg f1 <66 MHz). 3 shows the mutually negated bus clocks clk_PA (f1), clk_PB (f1) of the two processes P_A and P_B and the bus clock clk_mem (f2) which drives the memory unit MEM. Furthermore, the bus signals adr_x, dat_x, clk_x ctr_x present on the respective bus systems BUS_PA, BUS_PB and BUS_M are shown. In the following, the in 3 time cycle shown as time reference cycle.

Mit der steigenden Flanke des Prozesstaktes clk_PA(f1) der ersten Kommunikationseinheit KE1 zum Zeitpunkt T1 werden die Adressen adr_A0 sowie die Steuerinformationen rd (Lesezugriff) des Prozesses P_A auf den Adress-/Datenbus ADR/DAT und die Steuerleitung CTR gelegt, welche zu diesem Zeitpunkt über die Bustreiber BS1, BS2 von der ersten Kommunikationseinheit KE1 zur Speichereinheit MEM durchgeschaltet werden. Nach einer gewissen Zeitverzögerung liegen die Bussignale – hier adr_A0, rd – an der Speichereinheit MEM an. Zum Zeitpunkt T2 werden die aktuell anliegenden Adressinformationen adr_A0, und die Steuerinformationen rd in die Speichereinheit MEM eingelesen und intern verarbeitet. Gleichzeitig mit der steigenden Flanke des Prozesstaktes clk_PB(f1) zum Zeitpunkt T2 wird mit Hilfe der diskreten Bustreiber BS1,2 das Bussystem ADR/DAT, CTR (BUS_PB) der zweiten Kommunikationseinheit KE2 auf die Speichereinheit MEM durchgeschaltet. Zum Zeitpunkt T3 werden die Adressen bzw. Daten adr_B0, dat_B0 und die Steuersignale wr des Prozesses P_B in der Speichereinheit MEM zwischengespeichert (z.B. mittels eines Latch) und intern verarbeitet. Zum Zeitpunkt T4 stehen die Informationen dat_A0 für den Prozess P_A (read-Zugriff) zum Auslesen aus der Speichereinheit MEM bereit und können weiterverarbeitet werden. Hier gibt es zwei Möglichkeiten:

– Prozess P_A ist in der Lage die durch die Speichereinheit MEM bereitgestellten Informationen dat_A0 bereits mit der fallenden Flanke des Prozesstaktes clk_PA zum Zeitpunkt T4 auszulesen und zwischenguspeichern, oder
– die Multiplexervorrichtung MUX ist in der Lage ein „Bushold" zu gewährleisten, so dass mittels Multiplexen des zwischen der Multiplexervorrichtung MUX und der Speichereinheit MEM angeordneten Bussystems BUS_M die Daten stabil auf dem Bussystem BUS_PA zwischen Busswitch BS1 und erster Kommunikationseinrichtung KE1 stabil bleiben. Zum Zeitpunkt T4 erfolgt wiederum ein Multiplexen des zwischen Multiplexervorrichtung MUX und Speichereinheit MEM ange ordneten Bussystems BUS_M zur zweiten Kommunikationseinheit KE2, so dass die Daten dat_B0 des Prozesses P_B zum Zeitpunkt T5 in die Speichereinheit MEM eingelesen werden.

With the rising edge of the process clock clk_PA (f1) of the first communication unit KE1 at time T1, the addresses adr_A0 and the control information rd (read access) of the process P_A are placed on the address / data bus ADR / DAT and the control line CTR, which at this time can be switched through from the first communication unit KE1 to the memory unit MEM via the bus drivers BS1, BS2. After a certain time delay, the bus signals - here adr_A0, rd - are applied to the memory unit MEM. At time T2, the currently available address information adr_A0 and the control information rd are read into the memory unit MEM and processed internally. Simultaneously with the rising edge of the process clock clk_PB (f1) at time T2, is used with the help the discrete bus driver BS1, 2, the bus system ADR / DAT, CTR (BUS_PB) of the second communication unit KE2 is switched through to the memory unit MEM. At time T3, the addresses or data adr_B0, dat_B0 and the control signals wr of the process P_B are buffered in the memory unit MEM (for example by means of a latch) and processed internally. At time T4, the information dat_A0 is available for the process P_A (read access) to be read out from the memory unit MEM and can be processed further. There are two options here:

- Process P_A is able to read and buffer the information dat_A0 provided by the memory unit MEM with the falling edge of the process clock clk_PA at time T4, or
- The multiplexer device MUX is able to guarantee a "bushold", so that by means of multiplexing the bus system BUS_M arranged between the multiplexer device MUX and the memory unit MEM, the data remain stable on the bus system BUS_PA between the bus switch BS1 and the first communication device KE1 T4 is in turn a multiplexing of the bus system BUS_M arranged between multiplexer device MUX and memory unit MEM to the second communication unit KE2, so that the data dat_B0 of the process P_B are read into the memory unit MEM at time T5.

Die Prozesse P_A und P_B arbeiten mit getrennt zueinander negierten Takten. Die Zugriffe erfolgen immer mit konstanten Zeitabständen (Timing), so dass jeder Zugriff zwei Takte für ein Datenwort (Datum) dat_x benötigt. Das entspricht bei Standardmikrocontrollern (z.B. MPC860 der Firma Motorola) einem minimalen Zyklus, so dass es möglich ist, mit maximaler Performance (kein Burst) auf den emulierten „Dual Port RAM" zuzugreifen.The Processes P_A and P_B work with negated separately Overclocking. Access is always made at constant time intervals (timing), see above that each access is two bars for a data word (date) dat_x is required. This corresponds to standard microcontrollers (e.g. MPC860 from the company Motorola) a minimum cycle so that it is possible with maximum performance to access the emulated "Dual Port RAM" (no burst).

4 zeigt die Signalverläufe innerhalb der Kommunikationsanordnung bei Betrieb mit höheren Busfrequenzen (z.B. > 66MHz). Bei einem derartigen hochbitratigen Betrieb wird nur ein Takt genutzt, mit dem die beiden Prozesse P_A, P_B und der Zugriff auf die Speichereinheit MEM gesteuert werden. Zum Zeitpunkt T1 wird der Fall dargestellt, dass beide Prozesse P_A, P_B gleichzeitig auf die Speichereinheit MEM zugreifen wollen. Aufgrund des zeitlich festgelegten Multiplexens wird gemäß 4 zunächst der Prozess P_A zur Speichereinheit MEM durchgeschaltet. Es erfolgt ein Lesezugriff rd (Read). Zum Zeitpunkt T2 wird das dem Prozeß P_B zugeordnete Bussystem BUS_PB zur Speichereinheit MEM durchgeschaltet und es erfolgt ein Schreibzugriff wr (Write). Bei Ausgestaltung der Speichereinheit MEM als pipelined burst NtRAM stehen gemäß dessen Spezifikation die Daten mit dem zweiten Takt (d.h. zum Zeitpunkt T4) zum Einlesen an. Die Daten data B0 des Prozesses P_B werden zum Zeitpunkt T5 in die Speichereinheit MEM geschrieben. Diese durchsatzoptimierte Variante kann vorteilhaft mit Hilfe einer „READY-Signalisierung" realisiert werden. 4 shows the signal curves within the communication arrangement when operating with higher bus frequencies (eg> 66MHz). In such a high bit rate operation, only one clock is used to control the two processes P_A, P_B and the access to the memory unit MEM. At time T1, the case is shown that both processes P_A, P_B want to access the memory unit MEM at the same time. Due to the timed multiplexing according to 4 Process P_A is first switched through to memory unit MEM. There is a read access rd (Read). At time T2, the bus system BUS_PB assigned to the process P_B is switched through to the memory unit MEM and a write access wr (Write) takes place. When the memory unit MEM is configured as a pipelined burst NtRAM, the data are ready for reading in according to its specification with the second clock (ie at time T4). The data data B0 of the process P_B are written into the memory unit MEM at the time T5. This throughput-optimized variant can advantageously be implemented with the aid of “READY signaling”.

Soll auf eine derartige READY-Signalisierung verzichtet werden, z. B. um Steueraufwand einzusparen – ist auch ein zeitlich definiertes Multiplexen der jeweils an die Kommunikati onseinheiten KE1, KE2 angeschlossenen Bussysteme BUS_PA, BUS_PB möglich. Bei dieser Variante ist jedoch eine Bushold-Funktion zwischen den beiden Bustreibern BS1,2 und den den Kommunikationseinheiten KE1,2 zugeordneten Bussystemen BUS_PA, BUS_PB erforderlich. Mit Hilfe der Bushold-Funktion wird vorteilhaft ein zeitlich definierter Bezug zwischen der Auslesefunktion (in 4 zum Zeitpunkt T4 verdeutlicht) und dem tatsächlichen Auslesen (in 4 zum Zeitpunkt T5 verdeutlicht) geschaffen. Die daraus resultierenden Signalverläufe sind in 5 dargestellt.Should such READY signaling be dispensed with, e.g. B. to save control effort - a time-defined multiplexing of the bus systems connected to the communication units KE1, KE2 BUS_PA, BUS_PB is also possible. In this variant, however, a bus-hold function between the two bus drivers BS1.2 and the bus systems BUS_PA, BUS_PB assigned to the communication units KE1.2 is required. With the help of the bushold function, a temporally defined relationship between the readout function (in 4 clarified at time T4) and the actual readout (in 4 clarified at time T5). The resulting waveforms are in 5 shown.

Die erfindungsgemäße Emulation von „Dual Port RAM" ermöglicht eine hohe Performance unter Einsparung einer in Bussystemen üblicherweise erforderlichen, zentral gesteuerten Bus-Arbitrierung. Die erfindungsgemäße Schaltungsanordnung ist mit geringem technischen Schaltungsaufwand realisierbar, so dass der wirtschaftliche Aufwand gering gehalten werden kann. Für die Realisierung ist lediglich ein einfaches, zeitlich definiertes (periodisches) Multiplexen der den jeweiligen Prozessen bzw. Kommunikationseinheiten zugeordneten Bussysteme (d. h. Adress-/Datenbusse und deren Steuerleitung) erforderlich. Vorteilhaft kann eine weitere Preisreduktion insbesondere bei Einsatz von Speichereinheiten mit großen Speicherdichten erreicht werden. Bei großen Speicherdichten ist zusätzlich eine signifikante Platz- und Energiebedarfeinsparung möglich.The emulation according to the invention from “Dual Port RAM "enables one high performance while saving one usually in bus systems required, centrally controlled bus arbitration. The circuit arrangement according to the invention can be implemented with little technical circuitry, so that the economic effort can be kept low. For the realization is just a simple, time-defined (periodic) Multiplexing of the respective processes or communication units assigned bus systems (i.e. address / data buses and their control line) required. A further price reduction can be particularly advantageous achieved when using storage units with high storage densities become. With large storage densities is additional significant space and energy savings possible.

Claims

Communication arrangement for controlling the access of n communication units (KE1,2) to at least one memory unit (MEM), the access (rd / wr) of the n communication units (KE1,2) to the at least one memory unit (MEM) each with a predetermined clock frequency (clk_PA (f1), clk_PB (f1)) takes place, characterized in that - the n communication units (KE1,2) are connected to the at least one memory unit (MEM) via a multiplexer device (MUX), - that the multiplexer device (MUX) and the at least one memory unit (MEM) is configured in such a way that the multiplexer device (MUX) accesses the at least one memory unit (MEM) with a multiple of the predetermined clock frequency, the respective in the context of the predetermined clock frequency (clk_PA (f1), clk_PB (f1)) er following memory access (rd / wr) of the n communication units (KE1,2) via the multiplexer device (MUX) with the multiple clock frequency (clk_MEM (f2)) is multiplexed onto the at least one memory unit (MEM).

Communication arrangement according to claim 1, characterized in - that the n Communication units each via Bus system (BUS_PA, BUS_PB) with the multiplexer device (MUX) are connected, - That the multiplexer device (MUX) over at least one further bus system (BUS_M) with the at least one Storage unit (MEM) is connected, - That the multiplexer device (MUX) is designed such that the n communication units (KE1,2) within the multiple clock frequency (clk_MEM (f2)) over the respective bus system (BUS_PA, BUS_PB) and via the at least one other Bus system (BUS_M) connected to the at least one memory unit (MEM) become.

Communication arrangement according to claim 2, characterized in - That the multiplexer device (MUX) n bus driver (BS1.2) comprises to which one of the communication units (KE1,2) via the respective bus systems (BUS_PA, BUS_PB) are connected, - That the multiplexer device (MUX) a control unit connected to the bus drivers (BS1,2) (STG) includes by which the bus drivers (BS1,2) are controlled in the way be that the respective bus systems (BUS_PA, BUS_PB) within the multiple Clock frequency (clk_MEM (f2)) to the at least one memory unit (MEM) can be switched through.

Communication arrangement according to one of the previous Expectations, characterized, that the Multiplexer device (MUX) is designed such that access of the multiplexer device (MUX) to the at least one storage unit (MEM) with the n-fold predetermined clock frequency (f 2 = n · f1).

Communication arrangement according to one of the previous Expectations, characterized in that the Multiplexer device as FPGA (Field Programmable Gate Array) or is designed as a CPLD (Complex Programmable Logic Device).