DE10248373B4 - Test structure for determining a short circuit between trench capacitors in a memory cell array - Google Patents

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Abstract

Teststruktur zum Bestimmen eines Kurzschlusses zwischen Grabenkondensatoren (3) in einem Speicherzellenfeld, wobei die Grabenkondensatoren matrixförmig angeordnet sind, wobei bei zwei Reihen (3a, 3b) von Grabenkondensatoren die Grabenkondensatoren jeder Reihe durch Tunnelstrukturen oder/und Brückenstrukturen miteinander verbunden sind, wobei an jedem Endabschnitt einer verbundenen Grabenkondensatorenreihe eine Kontaktfläche (5a, 5b, 5c, 5d) zum Ankontaktieren vorgesehen ist und wobei zwischen den beiden Reihen von miteinander verbundenen Grabenkondensatoren wenigstens eine weitere Reihe von nicht verbundenen Grabenkondensatoren vorgesehen ist.test structure for determining a short circuit between trench capacitors (3) in a memory cell array, wherein the trench capacitors arranged in a matrix are, wherein at two rows (3a, 3b) of trench capacitors, the Trench capacitors of each row through tunnel structures and / or bridge structures connected to each other, wherein at each end portion of a connected Grabenkondensatorenreihe a contact surface (5a, 5b, 5c, 5d) provided for Ankontaktieren is and being between the two rows of interconnected Trench capacitors at least one other set of unconnected Trench capacitors is provided.

Figure 00000001
Figure 00000001

Description

Die Erfindung betrifft eine Teststruktur zum Bestimmen eines Kurzschlusses zwischen Grabenkondensatoren in einem Speicherzellenfeld, wobei die Grabenkondensatoren matrixförmig angeordnet sind.The The invention relates to a test structure for determining a short circuit between trench capacitors in a memory cell array, wherein the Trench capacitors matrix-shaped are arranged.

Halbleiterspeicher, insbesondere dynamische Halbleiterspeicher mit wahlfreiem Zugriff (DRAN) setzen sich aus einer Matrix von Speicherzellen zusammen, die in Form von Zeilen über Wortleitungen und Spalten über Bitleitungen verschaltet sind. Das Auslesen der Daten aus den Speicherzellen oder das Schreiben der Daten in die Speicherzellen wird durch Aktivierung geeigneter Wort- und Bitleitungen bewerkstelligt. Eine dynamische Speicherzelle enthält im Allgemeinen einen Auswahltransistor und eine Speicherkondensator, wobei der Auswahltransistor üblicherweise als horizontal ausgelegter Feldeffekttransistor ausgestaltet ist und zwei Diffusionsbereiche umfasst, welche durch einen Kanal getrennt sind, oberhalb dessen eine Steuerelektrode, ein sogenanntes Gate, angeordnet ist. Das Gate ist wiederum mit einer Wortleitung verbunden. Einer der Diffusionsbereiche des Auswahltransistors ist an eine Bitleitung und der andere Diffusionsbereich an den Speicherkondensator angeschlossen. Durch Anlegen einer geeigneten Spannung über die Wortleitung an das Gate schaltet der Auswahltransistor durch und ermöglicht eine Stromfluss zwischen den Diffusionsgebieten, um den Speicherkondensator über die angeschlossene Bitleitung zu laden.Semiconductor memory, in particular dynamic random access memories (DRAN) are composed of a matrix of memory cells that are in Form of lines over Word lines and columns via Bit lines are interconnected. Reading the data from the memory cells or writing the data into the memory cells is by activation appropriate word and bit lines accomplished. A dynamic one Memory cell contains generally a selection transistor and a storage capacitor, wherein the selection transistor is usually is designed as horizontally designed field effect transistor and two diffusion regions separated by a channel above which a control electrode, a so-called gate, is arranged. The gate is in turn connected to a word line. One of the diffusion regions of the selection transistor is connected to a bit line and the other diffusion region connected to the storage capacitor. By applying a suitable voltage across the word line to the Gate turns on the selection transistor and allows a Current flow between the diffusion areas to the storage capacitor via the connected Load bit line.

Zielsetzung bei der DRAN-Speicher-Entwicklung ist es, eine möglichst hohe Ausbeute von Speicherzellen mit guter Funktionalität bei zusätzlich minimaler Chipgröße zu erreichen. Das fortlaufende Bestreben, die DRAN-Speicherzellen zu verkleinern, hat zum Entwurf von Speicherzellen geführt, bei denen insbesondere der Speicherkondensator die dritte Dimension nutzt. Ein dreidimensionales Speicherkondensatorkonzept sind Grabenkondensatoren, bestehend aus einem in das Halbleitersubstrat geätzten Graben, der mit einem hochleitfähigen Material gefüllt ist, welcher als innere Kondensatorelektrode dient. Die äußere Kondensatorelektrode ist dagegen im Allgemeinen im Substrat als Diffusionsgebiet vergraben ausgebildet, wobei diese äußere Kondensatorelektrode über eine weitere vergraben ausgebildete Schicht im Halbleitersubstrat, eine sogenannte Buried Plate, ankontaktiert ist. Die elektrische Verbindung zwischen dem Diffusionsgebiet des Auswahltransistors und der inneren Kondensatorelektrode des Grabenkondensators in einer Speicherzelle erfolgt im oberen Grabenbereich durch einen üblicherweise als Diffusionsgebiet ausgebildeten Elektrodenanschluss, dem sogenannten Buried Strap.objective in DRAN memory development, it is the highest possible yield of memory cells with good functionality with additional minimal To achieve chip size. The ongoing drive to downsize the DRAM memory cells has led to the design of memory cells, in particular the storage capacitor uses the third dimension. A three-dimensional Storage capacitor concept are trench capacitors consisting of an etched into the semiconductor substrate trench, which with a highly conductive Material filled which serves as the inner capacitor electrode. The outer capacitor electrode On the other hand, it is generally buried in the substrate as a diffusion region formed, said outer capacitor electrode via a another buried layer formed in the semiconductor substrate, a so-called buried plate, is ankontaktiert. The electrical connection between the diffusion region of the selection transistor and the inner Capacitor electrode of the trench capacitor in a memory cell takes place in the upper trench area by one usually as a diffusion area trained electrode connection, the so-called buried strap.

Um die Chipgröße so klein wie möglich zu halten und gleichzeitig für eine ausreichende Speicherkapazität, die ein genügend großes Lesesignal gewährleistet, zu sorgen, werden die Grabenkondensatoren mit zunehmend tieferen Graben hergestellt, wobei Aspektverhältnisse, d.h. Breiten- zu Tiefenverhältnisse von bis zu 1 : 40 ausgeführt werden. Weiterhin werden die Grabenkondensatoren der Speicherzellen, die den wesentlichen Teil des Speicherchips ausfüllen, immer dichter gepackt, um die von den einzelnen Speicherzellen benötigte Fläche weiter zu verringern. DRAN-Speicherchips werden üblicherweise mit Hilfe der Planartechnik realisiert, wobei die Gräben der Grabenkondensatoren vorzugsweise mithilfe einer anisotropen Ätzung erzeugt werden. Durch die Forderung, die Gräben immer tiefer auszuführen bei gleichzeitig verringertem Abstand zwischen den Graben besteht die Gefahr, dass sich eine Verbindung zwischen zwei benachbarten Gräben aufgrund eines nicht exakt senkrechten Ätzvorgangs ergibt, was zu einem Kurzschluss zwischen den benachbarten Speicherzellen führen kann. Solche ungewünschten Kurzschlüsse zwischen benachbarten Speicherzellen konnten bisher erst im Rahmen einer Fehleranalyse im Backend, d.h. nach Beendigung des gesamten aufwändi gen und teuren Herstellungsprozesses mit ca. 500 Einzelschritten festgestellt werden.Around the chip size is so small as possible to keep and at the same time for a sufficient storage capacity, which ensures a sufficiently large read signal, to make the trench capacitors with increasingly deeper Trench, wherein aspect ratios, i. Width to depth ratios up to 1:40 become. Furthermore, the trench capacitors of the memory cells, filling out the main part of the memory chip, packed ever closer, to further reduce the area required by the individual memory cells. DRAM memory chips become common realized with the help of planar technology, the trenches of Trench capacitors preferably generated by means of an anisotropic etching become. By the demand to carry out the trenches deeper and deeper at the same time the distance between the trenches is reduced Danger that is due to a connection between two adjacent trenches a not exactly vertical etching process, resulting in a short circuit between the adjacent memory cells to lead can. Such unwanted shorts between adjacent memory cells have so far only in the frame an error analysis in the backend, i. after finishing the whole complex and expensive manufacturing process with approximately 500 individual steps.

Aus der US 2002/0063272 A1 ist eine Testanordnung für Speicherzellen zum Testen von Kurzschlüssen bei Stapelkondensatoren bekannt, bei denen bei zwei benachbarten Reihen die Stapelkondensatoren jeder Reihe miteinander verbunden sind, wobei an jedem Endabschnitt der Stapelkondensatorreihe eine Kontaktfläche zum Ankontaktieren vorgesehen ist.From the US 2002/0063272 A1 For example, a test arrangement for memory cells for testing short circuits in stacked capacitors is known in which, in two adjacent rows, the stack capacitors of each row are connected to each other, wherein a contact area for contacting is provided at each end portion of the stacked capacitor row.

Aus der US 6 339 228 B1 ist eine Teststruktur mit Grabenkondensatoren zur Leckstrommessung bekannt.From the US 6 339 228 B1 is a test structure with trench capacitors for leakage current measurement known.

DRAM-Teststrukturen zum Bestimmen eines Kurzschlusses sind in der DE 100 44 537 A1 und der DD 290 290 A5 beschrieben.DRAM test structures for determining a short circuit are in the DE 100 44 537 A1 and the DD 290 290 A5 described.

Aufgabe der Erfindung ist es, eine Teststruktur für ein Speicherzellenfeld mit matrixförmig angeordneten Grabenkondensatoren bereitzustellen, die ein zuverlässiges Detektieren von Kurzschlüssen zwischen Grabenkondensatoren bereits kurz nach der Herstellung der Grabenkondensatoren im Frontend ermöglicht.task The invention is to provide a test structure for a memory cell array in matrix form to provide arranged trench capacitors, the reliable detection of shorts between Trench capacitors already shortly after the production of trench capacitors enabled in the frontend.

Diese Aufgabe wird erfindungsgemäß mit einer Teststruktur gemäß Anspruch 1 gelöst. Eine bevorzugte Weiterbildung ist in dem abhängigen Anspruch angegeben.These Task is according to the invention with a Test structure according to claim 1 solved. A preferred development is specified in the dependent claim.

Gemäß der Erfindung sind bei einer Teststruktur zum Bestimmen eines Kurzschlusses zwischen matrixförmig angeordneten Grabenkondensatoren in einem Speicherzellenfeld die Grabenkondensatoren von zwei Reihen jeweils durch Tunnel- und/oder Brückenstrukturen miteinander verbunden, wobei an jedem Endabschnitt der Grabenkondensatorreihe eine Kontaktfläche zum Ankontaktieren vorgesehen ist. Zwischen den beiden Reihen von miteinander verbundenen Grabenkondensatoren der Teststruktur ist zusätzlich eine weitere Reihe von nicht miteinander verbundenen Grabenkondensatoren vorgesehen. Hierdurch wird ge währleistet, dass nicht nur Kurzschlüsse festgestellt werden, die aufgrund der Teststrukturprozessierung entstehen, sondern nur solche, die sich auch im Rahmen der regulären Grabenkondensatorprozessierung ergeben.According to the invention, in a test structure for determining a short circuit zwi the trench capacitors of two rows each interconnected by tunnel and / or bridge structures, wherein at each end portion of the trench capacitor row, a contact surface is provided for Ankontaktieren. Between the two rows of interconnected trench capacitors of the test structure, a further row of unconnected trench capacitors is additionally provided. This ensures that not only short circuits resulting from test structure processing are detected, but only those resulting from regular trench capacitor processing.

Die erfindungsgemäße Teststruktur ermöglicht auf einfache Weise Kurzschlüsse in Grabenkondensatoren bereits nach dem Ausbilden und Auffüllen der Grabenkondensatoren, also im Frontendbereich festzustellen. Die Teststruktur lässt sich darüber hinaus auf einfache Weise durch eine Funktionserweiterung der bereits üblicherweise im Frontendbereich vorgesehenen Teststrukturen mit Hilfe einer unkritischen MUV (mid ultraviolet) Maskenebene realisieren.The test structure according to the invention allows easily short circuits in trench capacitors already after forming and filling the Trench capacitors, so determine the front end area. The Test structure leaves beyond that in a simple way by a functional extension of the already usually front end test structures with the help of an uncritical MUV (mid ultraviolet) mask level realize.

Die Teststruktur wird wie die reguläre Speicherzellenstruktur in der Regel mithilfe der Planartechnik, die aus einer Abfolge von Lithographieprozessen besteht, hergestellt, so dass die Einbettung der Teststruktur in ein regelmäßiges Matrixfeld gewährleistet ist. Die Grabenkondensatoren der Teststruktur entsprechen den regulären Grabenkondensatoren der Speicherzellenmatrix, da die Teststruktur bei den einzelnen Lithographieschritten die gleiche Umgebung wie die reguläre Grabenkondensatormatrix besitzt. Hierdurch wird die Zuverlässigkeit und Aussagekraft der Testmessung wesentlich verbessert.The Test structure will be like the regular one Memory cell structure usually using the planar technology, which consists of a sequence of lithographic processes, produced, allowing the embedding of the test structure in a regular matrix field guaranteed is. The trench capacitors of the test structure correspond to the regular trench capacitors the memory cell matrix, since the test structure in the individual Lithography steps the same environment as the regular trench capacitor matrix has. As a result, the reliability and validity of the Test measurement significantly improved.

Die Erfindung wird anhand der beigefügten Zeichnungen näher erläutert. Es zeigen:The The invention will be apparent from the attached drawings explained in more detail. It demonstrate:

1A und 1B Querschnitt durch eine Halbleiterscheibe nach verschiedenen Prozessschritten zur Ausbildung der Grabenkondensatoren, und 1A and 1B Cross section through a semiconductor wafer after various process steps to form the trench capacitors, and

2 eine erfindungsgemäße Teststruktur mit einer Matrixanordnung von Grabenkondensatoren in einer Aufsicht. 2 a test structure according to the invention with a matrix arrangement of trench capacitors in a plan view.

Die Erfindung wird am Beispiel einer Grabenkondensatoranordnung, wie sie im Rahmen von DRAM-Speicherzellen verwendet werden, erläutert. Die Ausbildung der einzelnen Strukturen im Rahmen der Speicherchip-Herstellung erfolgt vorzugsweise mithilfe der Silizium-Planartechnik, die aus einer Abfolge jeweils ganzflächig an der Oberfläche einer Silizium-Halbleiterscheibe wirkenden Einzelprozessen besteht, wobei über geeignete Maskierungsschritte gezielt eine lokale Veränderung des Silizium-Substrats durchgeführt wird. Im Rahmen der Planartechnik wird dabei gleichzeitig eine Vielzahl von Strukturen ausgebildet. Im folgenden wird kurz ein mögliches Verfahren zum Erzeugen von Grabenkondensatoren im Rahmen einer DRAN-Speicherzellenanordnung anhand 1 erläutert.The invention is explained using the example of a trench capacitor arrangement, as used in the context of DRAM memory cells. The formation of the individual structures in the context of memory chip production preferably takes place with the aid of the silicon planar technology, which consists of a sequence of individual processes acting over the whole area on the surface of a silicon wafer, wherein a local variation of the silicon substrate is selectively carried out via suitable masking steps , In the context of planar technology, a large number of structures is formed at the same time. In the following, a possible method for generating trench capacitors in the context of a DRAN memory cell arrangement is briefly described 1 explained.

Auf einer von Verunreinigungen befreiten Siliziumscheibe 1, die in der Regel bereits verschiedene Strukturierungsprozesse (Struktur nicht gezeigt) durchlaufen hat, wird eine Maskierungsschicht 2, z.B. eine SiO2|Si3N4|SiO2-Schichtenfolge, abgeschieden. Anschließend wird vorzugsweise mithilfe der bekannten Fotolithographietechnik die Grabenkondensatorstruktur festgelegt. Hierzu wird eine lichtempfindliche Schicht auf die Maskierungsschicht 2 aufgebracht und mithilfe einer Maske, die die Struktur einer Entwurfsebene der auszubildenden Grabenkondensatoren aufweist, belichtet. Nach dem Entwickeln, d.h. dem Entfernen des belichteten Fotolackes, wird mithilfe einer anisotropen Ätzung die Maskierungsschicht 2 geätzt, um eine Ätzmaske für die anschließend durchgeführte Grabenätzung zu erzeugen. Nach dem Beseitigen der verbleibenden Fotolackmaske wird dann die Grabenätzung durchgeführt. Hierzu wird das Silizium mithilfe der strukturierten Ätzmaske anisotrop bis zu einer Tiefe von ca. 5 μm bei einer Strukturbreite von ca. 0,5 μm geätzt.On a silicon wafer freed from impurities 1 , which as a rule has already undergone various structuring processes (structure not shown), becomes a masking layer 2 , eg a SiO 2 | Si 3 N 4 | SiO 2 layer sequence, deposited. Subsequently, the trench capacitor structure is preferably determined by means of the known photolithography technique. For this purpose, a photosensitive layer is applied to the masking layer 2 and exposed using a mask having the structure of a design plane of the trench capacitors to be formed. After developing, ie removing the exposed photoresist, the masking layer is made anisotropic by etching 2 etched to produce an etch mask for the subsequently performed trench etch. After removing the remaining photoresist mask, the trench etch is then performed. For this purpose, the silicon is etched anisotropically using the structured etching mask to a depth of approximately 5 μm with a structure width of approximately 0.5 μm.

1A zeigt einen Querschnitt durch die Siliziumscheibe nach der Ätzung der Gräben 3. Dabei werden, wie dargestellt, bevorzugt zumindest zwei Gräben eng benachbart ausgebildet, in die jeweils seitlich anschließend dann die vorzugsweise planar ausgebildeten Auswahltransistoren der Speicherzellen angeordnet werden. Durch die eng benachbarte Anordnung der beiden Gräben können sich ungewünschte Verbindungen zwischen den Gräben bilden, wenn der Ätzvorgang aufgrund von Prozessschwankungen bzw. Materialfehlern nicht vollständig anisotrop abläuft und somit keine exakt senkrechten Graben entstehen. Solche Ätzbrücken zwischen benachbarten Gräben können dann im Laufe des weiteren Herstellungsprozesses zu Kurzschlüssen zwischen den inneren Kondensatorelektroden und damit zu Kurzschlüssen zwischen benachbarten Speicherzellen führen. 1A shows a cross section through the silicon wafer after the etching of the trenches 3 , In this case, as shown, preferably at least two trenches are formed closely adjacent, in each of which laterally then the preferably planar formed selection transistors of the memory cells are then arranged. Due to the closely adjacent arrangement of the two trenches, undesired connections between the trenches may form if the etching process does not proceed completely anisotropically due to process fluctuations or material defects, and thus no exactly vertical trenches are formed. Such etching bridges between adjacent trenches can then lead to short-circuits between the inner capacitor electrodes in the course of the further production process and thus to short-circuits between adjacent memory cells.

1B zeigt einen Querschnitt durch die Siliziumscheibe in einem späteren Prozessstadium mit vollständig ausgebildeten Grabenkondensatoren. Die Grabenkondensatoren sind dann mit einer hochdotierten Schicht, vorzugsweise Polysilizium, aufgefüllt, die als innere Kondensatorelektrode 31 dient. Die äußere Kondensatorelektrode 32 ist ein hochdotiertes Diffusionsgebiet im unteren Grabenbereich um die innere Kondensatorelektrode herum ausgebildet. Die Erzeugung dieser äußeren Kondensatorelektrode 33 kann beispielsweise durch thermische Ausdiffusion einer hochdotierten Schicht aus dem Graben heraus erfolgen. Die äußere Kondensatorelektrode 32 ist durch eine Dielektrikumschicht 33 von der inneren Kondensatorelektrode 31 im Graben getrennt. 1B shows a cross section through the silicon wafer in a later stage of the process with fully formed trench capacitors. The trench capacitors are then filled with a highly doped layer, preferably polysilicon, serving as the inner capacitor electrode 31 serves. The outer capacitor electrode 32 For example, a highly doped diffusion region is formed in the lower trench region around the inner capacitor electrode det. The generation of this outer capacitor electrode 33 can be done for example by thermal outdiffusion of a highly doped layer out of the trench. The outer capacitor electrode 32 is through a dielectric layer 33 from the inner capacitor electrode 31 separated in the ditch.

Im oberen Grabenbereich schließt sich an die Dielektrikumschicht 33 ein Isolationskragen an. Weiterhin ist im oberen Grabenbereich jeweils nach einer Grabenseite hin ein Elektrodenanschluss 34, ein sogenannter Buried-Strap, mit dem die innere Kondensatorelektrode 31 an den später ausgebildeten planaren Auswahltransistor der Speicherzelle angeschlossen werden kann, vorgesehen. Der Bereich der Grabenkondensatoren ist darüber hinaus mit einer Isolationsschicht 35, vorzugsweise SiO2, abgedeckt.The upper trench area is followed by the dielectric layer 33 an insulation collar. Furthermore, an electrode connection is in each case in the upper trench region after a trench side 34 , a so-called buried strap, with which the inner capacitor electrode 31 can be connected to the later formed planar selection transistor of the memory cell provided. The region of the trench capacitors is moreover provided with an insulating layer 35 , preferably SiO 2 , covered.

Kurzschlüsse zwischen den inneren Kondensatorelektroden 31 benachbarter Grabenkondensatoren konnten bisher erst im Backend, d.h. nach Abschluss des gesamten Speicherchip-Herstellungsprozesses festgestellt werden. Durch die Erfindung ist es möglich, bereits im Frontend, also direkt nach der Herstellung der Grabenkondensatoren und vor der weiteren Prozessierung des Speicherchips solche Kurzschlüsse zwischen den inneren Kondensatorelektroden der Grabenkondensatoren zu ermitteln. Dies erlaubt es, fehlerhafte Wafer bereits in diesem frühen Stadium aus dem Waferprozess zu entfernen und damit aufwändige und teure weitere Prozessschritte zu vermeiden.Short circuits between the inner capacitor electrodes 31 Adjacent trench capacitors could until now be detected in the backend, ie after completion of the entire memory chip manufacturing process. By means of the invention it is possible to determine such short circuits between the inner capacitor electrodes of the trench capacitors already in the front end, ie directly after the production of the trench capacitors and before the further processing of the memory chip. This makes it possible to remove defective wafers from the wafer process even at this early stage, thereby avoiding costly and expensive further process steps.

2 zeigt eine mögliche erfindungsgemäße Teststruktur zum Bestimmen von Kurzschlüssen zwischen Grabenkondensatoren in einem Speicherzellenfeld. Die Teststruktur ist vorzugsweise im Kerfbereich, d.h. im Zwischenbereich zwischen zwei DRAM-Chips auf einem Wafer ausgebildet. Die erfindungsgemäße Teststruktur weist, wie die Draufsicht in 2 weiter zeigt, ein Grabenkondensatorfeld in einer Matrixanordnung auf, die der regulären Matrixstruktur der Grabenkondensatoren im DRAM-Speicherzellenfeld entspricht. In der gezeigten Ausführungsform sind die Grabenkondensatoren 3 in nebeneinanderliegenden Reihen von Grabenkondensatoren mit jeweils rechteckiger Grundfläche angeordnet wobei zwei benachbarte Reihen von Grabenkondensatoren jeweils parallel ausgebildet, die Doppelreihen jedoch gegeneinander versetzt angeordnet sind. 2 shows a possible inventive test structure for determining short circuits between trench capacitors in a memory cell array. The test structure is preferably formed in the kerf region, ie in the intermediate region between two DRAM chips on a wafer. The test structure according to the invention, like the plan view in FIG 2 Further, a trench capacitor array in a matrix arrangement corresponding to the regular matrix structure of the trench capacitors in the DRAM memory cell array. In the embodiment shown, the trench capacitors are 3 arranged in adjacent rows of trench capacitors each having a rectangular base area wherein two adjacent rows of trench capacitors each formed in parallel, the double rows, however, are arranged offset from one another.

In einem mittleren Bereich des Grabenkondensatorfeldes sind, wie in 2 gezeigt ist, die Grabenkondensatoren von zwei Reihen 3a, 3b von Grabenkondensatoren jeweils durch Tunnel- oder Brückenstrukturen bzw. eine Kombination von Tunnel- oder Brückenstrukturen miteinander verbunden. Die Verbindung der Grabenkondensatoren sorgt dafür, dass die inneren Kondensatorelektroden der Grabenkondensatoren in Reihe geschaltet sind. Die beiden Reihen von zusammengeschlossenen Grabenkondensatoren 3a, 3b sind in ihrem Endbereich über vier Verbindungsleitungen 4a, 4b, 4c, 4d an vier große Kontaktflächen 5a, 5b, 5c, 5d angeschlossen, die sich leicht über Nadeln einer Testnadelkarte ankontaktieren lassen.In a middle region of the trench capacitor field, as in 2 shown, the trench capacitors of two rows 3a . 3b trench capacitors each connected by tunnel or bridge structures or a combination of tunnel or bridge structures. The connection of the trench capacitors ensures that the inner capacitor electrodes of the trench capacitors are connected in series. The two rows of interconnected trench capacitors 3a . 3b are in their end over four connecting lines 4a . 4b . 4c . 4d on four large contact surfaces 5a . 5b . 5c . 5d connected, which can be ankontaktieren easily over needles of a test card.

Zum Test wird über solche Nadeln ein Stromfluss auf eine Reihe von zusammengeschlossenen Grabenkondensatoren, wie z.B. die Grabenkondensatorreihe 3a, aufgeprägt, um dann über die weiteren Nadeln festzustellen, ob auch in der anderen Graben kondensatorreihe 3b ein Stromfluss auftritt. Ein solcher Stromfluss weist auf einen Kurzschluss zwischen den zwei benachbarten Reihen von Grabenkondensatoren hin. In der gezeigten Ausführungsform ist zwischen den beiden zusammengeschlossenen Reihen von Grabenkondensatoren 3a, 3b eine weitere Doppelreihe von jeweils nicht miteinander verbundenen Grabenkondensatoren vorgesehen. Bei der Testmessung wird so festgestellt, ob ein Kurzschluss über diese Doppelreihe von Grabenkondensatoren hinweg erfolgt. Das Vorsehen von solchen nicht verbundenen Grabenkondensatorenreihen zwischen den miteinander verbundenen Grabenkondensatorenreihen 3a, 3b vereinfacht die Ausbildung der Teststruktur.For testing, such needles will be a current flow to a series of interconnected trench capacitors, such as the trench capacitor array 3a , imprinted, then to determine about the other needles, whether in the other trench series of capacitors 3b a current flow occurs. Such a current flow indicates a short circuit between the two adjacent rows of trench capacitors. In the embodiment shown, between the two interconnected rows of trench capacitors 3a . 3b another double row of unconnected trench capacitors is provided. During the test measurement, it is thus determined whether a short circuit occurs across this double row of trench capacitors. The provision of such disconnected trench capacitor rows between the interconnected trench capacitor rows 3a . 3b simplifies the training of the test structure.

Claims (2)

Teststruktur zum Bestimmen eines Kurzschlusses zwischen Grabenkondensatoren (3) in einem Speicherzellenfeld, wobei die Grabenkondensatoren matrixförmig angeordnet sind, wobei bei zwei Reihen (3a, 3b) von Grabenkondensatoren die Grabenkondensatoren jeder Reihe durch Tunnelstrukturen oder/und Brückenstrukturen miteinander verbunden sind, wobei an jedem Endabschnitt einer verbundenen Grabenkondensatorenreihe eine Kontaktfläche (5a, 5b, 5c, 5d) zum Ankontaktieren vorgesehen ist und wobei zwischen den beiden Reihen von miteinander verbundenen Grabenkondensatoren wenigstens eine weitere Reihe von nicht verbundenen Grabenkondensatoren vorgesehen ist.Test structure for determining a short circuit between trench capacitors ( 3 ) in a memory cell array, wherein the trench capacitors are arranged in a matrix, wherein in two rows ( 3a . 3b ) of trench capacitors, the trench capacitors of each row are interconnected by tunnel structures and / or bridge structures, wherein at each end portion of a connected trench capacitor row a contact area ( 5a . 5b . 5c . 5d ) is provided for Ankontaktieren and wherein between the two rows of interconnected trench capacitors at least one further row of unconnected trench capacitors is provided. Teststruktur nach Anspruch 1, die im Kerfbereich eines Wafers ausgeführt ist.Test structure according to claim 1, in the kerf region of a wafer is.
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