DE10243380A1 - Method of manufacturing a semiconductor integrated circuit - Google Patents
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Abstract
Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung, bei dem im Speicherbereich (I) elektrische Kontakte (20) für erste leitfähige Strukturen (1) hergestellt werden und die ersten leitfähigen Strukturen (1) kontaktiert werden, ohne seitlich von den ersten leitfähigen Strukturen (1) angeordnete zweite leitfähige Strukturen (2) zu kontaktieren, die seitlich an die ersten leitfähigen Strukturen (1) angrenzen oder zu dicht neben ihnen angeordnet sind, um selektiv zu ihnen lithographisch maskiert werden zu können. Erfindungsgemäß werden die ersten leitfähigen Strukturen (1) kontaktiert, indem im Speicherbereich in Höhe der ersten leitfähigen Strukturen (1) oberhalb der zweiten leitfähigen Strukturen (2) nach einer Planarisierung eine leitfähige Schicht (L), die im Logikbereich beispielsweise zur Fertigung von Gateelektroden eingesetzt wird, abgeschieden und strukturiert wird. Dabei werden Zwischenkontakte (10) strukturiert, die so breit sind, daß Kontaktlöcher für die elektrischen Kontakte (20) auf ihnen justiert werden können. Die Abscheidung einer Nitridschicht zum Schutz der zweiten leitfähigen Strukturen (2) erübrigt sich dadurch.The invention relates to a method for producing an integrated semiconductor circuit, in which electrical contacts (20) for first conductive structures (1) are produced in the memory area (I) and the first conductive structures (1) are contacted without the first conductive structures being on the side (1) to contact arranged second conductive structures (2), which laterally adjoin the first conductive structures (1) or are arranged too close to them in order to be selectively masked by lithography. According to the invention, the first conductive structures (1) are contacted by a conductive layer (L) used in the logic area, for example for the production of gate electrodes, in the memory area at the level of the first conductive structures (1) above the second conductive structures (2) is separated and structured. Intermediate contacts (10) are structured which are so wide that contact holes for the electrical contacts (20) can be adjusted on them. The deposition of a nitride layer to protect the second conductive structures (2) is therefore unnecessary.
Description
Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Speicherbereich und einem Logikbereich auf einem Halbleitersubstrat,
- – bei dem in dem Speicherbereich elektrische Kontakte für erste leitfähige Strukturen hergestellt werden,
- – bei dem die ersten leitfähigen Strukturen so kontaktiert werden, daß eine Kontaktierung zweiter leitfähiger Strukturen verhindert wird, welche entweder seitlich an die ersten leitfähigen Strukturen angrenzen oder zu dicht neben den ersten leitfähigen Strukturen angeordnet sind, um selektiv zu den ersten leitfähigen Strukturen lithographisch maskiert werden zu können, und
- – bei dem im Logikbereich eine leitfähige Schicht abgeschieden wird.
- In which electrical contacts for first conductive structures are produced in the memory area,
- - In which the first conductive structures are contacted so that contacting of two conductive structures is prevented, which either adjoin the first conductive structures laterally or are arranged too close to the first conductive structures to be selectively masked lithographically to the first conductive structures to be able to and
- - in which a conductive layer is deposited in the logic area.
Die Erfindung betrifft ferner eine integrierte Halbleiterschaltung nach dem Oberbegriff des Anspruchs 12.The invention further relates to a Integrated semiconductor circuit according to the preamble of the claim 12th
Integrierte Halbleiterspeicher besitzen einen Speicherbereich in Form eines Zellenfeldes mit einer Vielzahl von Speicherzellen, die jeweils mindestens einen Auswahltransistor und einen Speicherkondensator aufweisen. Der Halbleiterspeicher besitzt ferner einen Logikbereich, in dem Logikschaltungen zum Betreiben und Ansteuern des Zellenfeldes angeordnet sind. Die Leistungsfähigkeit des Halbleiterspeichers wird durch die Packungsdichte der Speicherzellen im Speicherzellenfeld des Halbleitersubstrats bestimmt. Um möglichst viele Informationen speichern zu können, müssen Speicherzellen mit einer möglichst kleinen Speicherzellenfläche hergestellt werden. Halbleiterspeicher besitzen im Speicherzellenfeld beispielsweise tiefe Grabenkondensatoren (deep trenches) zum Speichern einer Information und vertikale Auswahltransistoren, d. h. MOSFETs (Metall Oxide Semiconductor Field Effect Transistor), deren zwei Source/Drain-Gebiete übereinander angeordnet und je nach Schaltzustand durch einen vertikal, d. h. senkrecht zur Substratoberfläche, verlaufenden Kanal verbunden sind. Bei einem vertikalen Auswahltransistor ist die Gate-Elektrode seitlich von den Source/Drain-Gebieten und dem Kanalbereich angeordnet und aus Platzgründen häufig in Form eines vertikalen Spacers ausgebildet. Der Sparer ist von den übrigen Elektroden nur durch eine dünne, vertikal verlaufende Gate-Oxidschicht getrennt. Der seitliche Abstand zwischen der oberen Source/Drain-Elektrode und der Gate-Elektrode ist zu klein, als daß die zweiten leitfähigen Strukturen selektiv zu den ersten leitfähigen Strukturen durch eine lithographisch maskiert werden könnten. Somit ist eine selektive Kontaktierung nur mithilfe eines selbstjustierenden Prozesses möglich.Have integrated semiconductor memories a memory area in the form of a cell field with a plurality of memory cells, each having at least one selection transistor and have a storage capacitor. The semiconductor memory also has a logic area in which logic circuits for operation and driving the cell array are arranged. The efficiency of the semiconductor memory is determined by the packing density of the memory cells determined in the memory cell array of the semiconductor substrate. To be as possible To be able to store a lot of information, memory cells with a small memory cell area getting produced. Semiconductor memories have in the memory cell array for example deep trenches for storage information and vertical selection transistors, d. H. MOSFETs (metal Oxide Semiconductor Field Effect Transistor), whose two source / drain regions are one above the other arranged and depending on the switching state by a vertical, d. H. perpendicular to the substrate surface, extending channel are connected. With a vertical selection transistor is the gate electrode to the side of the source / drain regions and arranged in the channel area and often in the form of a vertical for space reasons Spacers trained. The saver is only through from the other electrodes a thin, vertical running gate oxide layer separated. The lateral distance between the upper source / drain electrode and the gate electrode is too small, than that second conductive Structures selective to the first conductive structures through a lithographic could be masked. Thus, selective contacting is only possible using a self-adjusting one Process possible.
Zur Verschaltung der Speicherzellen müssen die oberen Source/Drain-Elektroden an Bitleitungen angeschlossen werden, ohne die Gate-Elektroden, die als Bestandteil von Sparer-Wortleitungen ausgebildet sind, mit den oberen Source/Drain-Gebieten und mit den Bitleitungen kurzzuschließen. Dies führt zu Schwierigkeiten beim Aufbringen elektrischer Kontakte von oben auf die Oberseite der oberen Source/Drain-Gebiete, weil die durch die optische Auflösungsgrenze bedingte Kontaktbreite und die unumgänglichen Justier-Toleranzen einen Kurzschluß mit den Gate-Elektroden nicht verhindert. Zudem ist die zum Herstellen der elektrischen Kontakte erforderliche Kontakttiefe so groß, daß der Zeitpunkt, zu dem bei der Kontaktlochätzung die Oberseite der oberen Source/Drain-Elektroden erreicht wird, nicht genau bestimmbar ist. Regelmäßig erstreckt sich die Ätzung tiefer als vorgesehen und würde ohne Gegenmaßnahmen auch die in Form von Sparern ausgebildeten Gate-Elektroden kontaktieren, deren Oberkante nur geringfügig tiefer verläuft als die Oberseite der oberen Source/Drain-Elektroden.For interconnecting the memory cells must they upper source / drain electrodes are connected to bit lines, without the gate electrodes that are part of saver word lines are formed with the upper source / drain regions and with the Short-circuit bit lines. this leads to Difficulty applying electrical contacts from above the top of the upper source / drain regions because of the through the optical resolution limit conditional contact width and the inevitable adjustment tolerances a short circuit with the gate electrodes are not prevented. It is also for manufacturing of the electrical contacts required contact depth so large that the point in time to that in contact hole etching the top of the upper source / drain electrodes is reached, is not exactly determinable. The etching regularly extends deeper than intended and would without countermeasures also contact the gate electrodes in the form of savers, the top edge only slightly runs deeper than the top of the upper source / drain electrodes.
Um diesen Kurzschluß zu verhindern, wird herkömmlich die Wortleitung, welche die Gate-Elektroden bildet, mit einer Ätzstopschicht aus Siliziumnitrid bedeckt, bevor als weiteres Füllmaterial ein Oxid aufgebracht wird. Die Kontaktlochätzung für die elektrischen Kontakte der oberen Source/Drain-Gebiete wird dann durch einen selektiven Ätzprozeß durchgeführt, der die Siliziumnitridschicht nicht angreift.To prevent this short circuit, becomes conventional the word line, which forms the gate electrodes, with an etch stop layer made of silicon nitride, before an oxide is applied as a further filler becomes. The contact hole etching for the electrical contacts of the upper source / drain regions will then performed by a selective etching process, the does not attack the silicon nitride layer.
Diese Abscheidung einer zusätzlichen Nitridschicht zur Vermeidung einer versehentlichen Kontaktierung der zweiten leitfähigen Strukturen (der Gate-Elektroden) bei der Kontaktätzung zum elektrischen Kontaktieren der ersten leitfähigen Strukturen (der oberen Source/Drain-Elektroden) erfordert eine komplexere Prozeßführung, die zusätzlichen Arbeits- und Zeitaufwand sowie zusätzliche Kosten mit sich bringt.This separation of an additional Nitride layer to avoid accidental contact the second conductive Structures (of the gate electrodes) in contact etching for electrical contact the first conductive Structures (the top source / drain electrodes) require a more complex one Litigation, the additional Labor and time expenditure as well as additional costs.
Es wäre wünschenswert, die ersten leitfähigen Strukturen elektrisch kontaktieren zu können, ohne eine zusätzliche Nitridschicht abscheiden und strukturieren zu müssen, d.h. ohne eine zusätzliche lithographische Strukturierung vornehmen zu müssen. Ferner wäre wünschenswert, wenn Prozeßschritte, die ohnehin für die Fertigung des Logikbereichs benötigt werden, für die selektive Kontaktierung der ersten leitfähigen Strukturen im Speicherbereich verwendet werden könnten, ohne daß zusätzliche Prozeßschritte erforderlich sind. Beispielsweise wäre ein Einsatz von Verfahrensschritten, die im Logikbereich zur Herstellung von Gateelektroden verwendet werden, für die Kontaktierung der ersten leitfähigen Strukturen im Speicherbereich erstrebenswert.It would be desirable to have the first conductive structures to be able to make electrical contact without an additional Deposition and structuring of the nitride layer, i.e. without an additional lithographic Structuring. Further would be desirable, if process steps, which for anyway the manufacturing of the logic area needed for the selective Contacting the first conductive Structures in the memory area could be used without additional process steps required are. For example, the use of procedural steps which is used in the logic field for the production of gate electrodes be for contacting the first conductive structures in the memory area desirable.
Es ist die Aufgabe der vorliegenden Erfindung, die ersten leitfähigen Strukturen zu kontaktieren, ohne zweite leitfähige Strukturert kurzzuschließen, welche den ersten leitfähigen Strukturen entweder seitlich unmittelbar benachbart oder in einen so kleinen seitlichen Abstand von diesen angeordnet sind, daß eine selektive Kontaktierung ausschließlich der ersten leitfähigen Strukturen nur durch einen selbst;ustieren den Prozeß möglich ist. Die Kontaktierung soll ohne Mehraufwand, insbesondere ohne eine zusätzliche lithographische Strukturierung auskommen.It is the task of the present inventor to contact the first conductive structures without short-circuiting second conductive structures which are either directly adjacent to the side of the first conductive structures or are arranged at such a small lateral distance from them that selective contacting of the first conductive structures only by one person; the process is possible. The contacting should manage without additional effort, in particular without additional lithographic structuring.
Diese Aufgabe wird durch das eingangs genannte Verfahren gelöst, bei dem die ersten leitfähigen Strukturen kontaktiert werden, indem
- – die integrierte Halbleiterschaltung im Speicherbereich in einer Höhe oberhalb der zweiten leitfähigen Strukturen planarisiert wird, wodurch nur die ersten leitfähigen Strukturen freigelegt werden,
- – die leitfähige Schicht in dieser Höhe auch im Speicherbereich abgeschieden wird und
- – unter Zuhilfenahme der leitfähigen Schicht auf den ersten leitfähigen Strukturen Zwischenkontakte ausgebildet werden, die so breit sind, daß Kontaktlöcher für die elektrischen Kontakte auf den Zwischenkontakten justiert werden können, und indem
- – die elektrischen Kontakte auf die Zwischenkontakte aufgebracht werden.
- The integrated semiconductor circuit in the memory area is planarized at a height above the second conductive structures, as a result of which only the first conductive structures are exposed,
- - The conductive layer is deposited at this height in the storage area and
- - With the aid of the conductive layer, intermediate contacts are formed on the first conductive structures which are so wide that contact holes for the electrical contacts on the intermediate contacts can be adjusted, and by
- - The electrical contacts are applied to the intermediate contacts.
Erfindungsgemäß wird auf die herkömmlich benötigte Siliziumnitridschicht zur Abdeckung der zweiten leitfähigen Strukturen verzichtet. Um die ersten leitfähigen Strukturen selektiv zu den unmittelbar neben ihnen angeordneten zweiten leitfähigen Strukturen zu kontaktieren, wird erfindungsgemäß der Umstand ausgenutzt, daß die Oberseiten der ersten leitfähigen Strukturen (z. B. Source/Drain-Gebiete) geringfügig höher liegen als die Oberseiten der zweiten leitfähigen Strukturen (z. B. Gate-Elektroden). Das Halbleitersubstrat wird im Speicherbereich in einer Höhe planarisiert, in der die ersten leitfähigen Strukturen angeordnet sind, aber noch oberhalb der zweiten leitfähigen Strukturen. Dadurch wird auch bei nur geringfügigem Höhenversatz der Oberseiten beider Arten von Strukturen eine Oberfläche gebildet, die nur die ersten leitfähigen Strukturen freilegt.According to the conventionally required silicon nitride layer to cover the second conductive Structures dispensed with. To selectively add the first conductive structures the second conductive structures located right next to them to contact, the fact is exploited according to the invention that the tops the first conductive Structures (e.g. source / drain areas) are slightly higher than the tops the second conductive Structures (e.g. gate electrodes). The semiconductor substrate is in the storage area at a height planarized, in which the first conductive structures are arranged are, but still above the second conductive structures. This will even with only minor height offset the top of both types of structures formed a surface that only the first conductive Structures exposed.
Diese Oberfläche bietet noch keinen Schutz vor einer Kontaktierung der zweiten, dicht unter dieser Oberfläche befindlichen leitfähigen Strukturen. Erfindungsgemäß wird jedoch die leitfähige Schicht, die im Logikbereich abgeschieden wird, zugleich im Speicherbereich in der Höhe, in der nur die ersten leitfähigen Strukturen freigelegt sind, abgeschieden. Unter Zuhilfenahme dieser leitfähigen Schicht werden Zwischenkontakte auf den ersten leitfähigen Strukturen gebildet. Die Zwischenkontakte werden im einfachsten Fall direkt aus dem Material der leitfähigen Schicht gebildet. Dazu wird die leitfähige Schicht im Speicherbereich so strukturiert, daß die in der planarisierten Oberfläche zuvor freigelegten ersten leitfähigen Strukturen von jeweils einem Zwischenkontakt aus dem Material der leitfähigen Schicht bedeckt werden. Später werden wie bei dem herkömmlichen Verfahren die eigentlichen elektrischen Kontakte gebildet, die hier jedoch auf die eingebrachten Zwischenkontakte aufgebracht werden. Die Zwischenkontakte werden durch eine bei der Strukturierung von Gateschichten im Logikbereich verwendeten Lithographie strukturiert. Bei der Kontaktlochätzung, die wegen der großen Dikke des zu ätzenden Dielektrikums so lange fortgesetzt wird, bis die Substratoberfläche erreicht ist, würden die zweiten leitfähigen Strukturen ohne eine schützende Abdeckung von oben ebenfalls kontaktiert. Erfindungsgemäß jedoch werden auf die ersten leitfähigen Strukturen die Zwischenkontakte aufgebracht, die so breit sind, daß Kontaktlöcher für die elektrischen Kontakte auf ihnen justiert werden können. Dabei brauchen die lateralen Abmessungen der Zwischenkontakte nur breiter zu sein als ein Kontaktloch in derjenigen Höhe, in der es auf die Oberseite eines Zwischenkontakts auftrifft. Die lateralen Abmessungen der Zwischenkontakte sind größer als die verwendete lithographische Strukturbreite; beispielsweise ist bei einer Breite des 1,2 bis 2,4-fachen der Strukturbreite eine sichere Justierung der Kontaktlöcher zu den Oberseiten der Zwischenkontakte möglich. Je größer der Querschnitt der Zwischenkontakte ist im Vergleich zur verwendeten Strukturbreite, umso sicherer ist die Justierung.This surface does not offer any protection against contacting the second one, located just below this surface conductive Structures. However, according to the invention the conductive Layer that is deposited in the logic area, at the same time in the memory area in height, in which only the first conductive Structures are exposed, deposited. With the help of this conductive Layer become intermediate contacts on the first conductive structures educated. In the simplest case, the intermediate contacts become direct from the material of the conductive Layer formed. To do this, the conductive layer in the storage area structured so that the in the planarized surface previously exposed first conductive Structures of one intermediate contact each made of the material of the conductive layer be covered. Later become like the conventional one Procedure the actual electrical contacts formed here however, be applied to the inserted intermediate contacts. The Intermediate contacts are used in the structuring of gate layers Structured lithography used in the logic area. When contact hole etching, the because of the big one Thickness of the to be etched Dielectric continues until the substrate surface is reached is, would the second conductive Structures without a protective Cover also contacted from above. According to the invention, however are on the first conductive structures the intermediate contacts applied, which are so wide that contact holes for the electrical contacts can be adjusted on them. The lateral dimensions of the intermediate contacts only need to be wider than a contact hole at the height at which it strikes the top of an intermediate contact. The lateral Dimensions of the intermediate contacts are larger than the lithographic used Structure width; for example at a width of 1.2 to 2.4 times the structure width a secure adjustment of the contact holes to the Top of the intermediate contacts possible. The bigger the Cross section of the intermediate contacts is compared to that used Structure width, the safer is the adjustment.
Vorzugsweise ist vorgesehen, daß die Zwischenkontakte mit seitlichen Abmessungen strukturiert werden, die das 1,5-fache bis 2,5-fache der optischen Auflösungsgrenze der lithographischen Maskenbelichtung betragen.It is preferably provided that the intermediate contacts be structured with side dimensions that are 1.5 times up to 2.5 times the optical resolution limit the lithographic mask exposure.
Vorzugsweise werden aus der leitfähigen Schicht im Logikbereich Gate-Elektroden von Transistoren gebildet. Die Logiktransistoren werden häufig ebenfalls als MOSFETs hergestellt und erfordern zur Ausbildung der Gate-Elektroden unter anderem die Abscheidung einer Polysiliziumschicht. Die Polysiliziumschicht wird erfindungsgemäß gleichzeitig zur Ausbildung der Zwischenkontakte genutzt.Preferably, the conductive layer gate electrodes formed by transistors in the logic region. The logic transistors become common also manufactured as MOSFETs and require the formation of Gate electrodes include the deposition of a polysilicon layer. According to the invention, the polysilicon layer is simultaneously used for formation of the intermediate contacts used.
Vorzugsweise werden die auf die Zwischenkontakte aufgebrachten elektrischen Kontakte gemeinsam mit Transistorkontakten im Logikbereich aufgebracht. Während herkömmlich die Polysiliziumschicht für die Gate-Elektroden im Logikbereich und/oder zur Herstellung von Leiterbahnen verwendet wird, werden im erfindungsgemäßen Verfahren die elektrischen Kontakte oberhalb der Zwischenkontakte gleichzeitig mit Kontaktlöchern hergestellt, mit denen im Logikbereich Source/Drain-Gebiete und/oder Gate-Elektroden planarer Transistoren angeschlossen werden. Diese Kontakte bestehen beispielsweise aus Wolfram.Preferably on the intermediate contacts applied electrical contacts together with transistor contacts applied in the logic area. While conventional the polysilicon layer for the gate electrodes in the logic area and / or for the production of Conductor tracks are used in the inventive method electrical contacts above the intermediate contacts at the same time with contact holes manufactured with those in the logic area source / drain regions and / or Gate electrodes of planar transistors are connected. This Contacts are made of tungsten, for example.
Eine Ausführungsart des erfindungsgemäßen Verfahrens sieht vor, daß die Zwischenkontakte gebildet werden, indem
- – aus der leitfähigen Schicht eine Negativmaske für die Zwischenkontakte strukturiert wird und dort, wo die Zwischenkontakte auszubilden sind, ein zweites, anderes Material als das Material der leitfähigen Schicht aufgebracht wird,
- – die leitfähige Schicht selektiv zu dem zweiten Material rückgeätzt und statt dessen ein drittes Material zwischen die Bereiche des zweiten Materials eingebracht wird und
- – das zweite Material über den ersten leitfähigen Strukturen selektiv zu dem dritten Material rückgeätzt und durch ein leitfähiges Material ersetzt wird, welches die Zwischenkontakte bildet.
- A negative mask for the intermediate contacts is structured from the conductive layer and a second, different material than the material of the conductive layer is applied where the intermediate contacts are to be formed,
- - The conductive layer is selectively etched back to the second material and instead a third material is introduced between the areas of the second material and
- - The second material over the first conductive structures is selectively etched back to the third material and replaced by a conductive material which forms the intermediate contacts.
Aufgrund von Abbildungseigenschaften der Maske bei der Lithographie wird nur ein begrenzter Kontrast zwischen belichteten und unbelichteten Lackflächen erzielt. Würde die Umgebung der Zwischenkontaktgrundflächen belichtet, wäre der erzielte Kontrast geringer, da auch die Grundfläche für den Zwischenkontakt durch Streulicht und reflektiertes Licht belichtet wird. Statt dessen wird der Lack nur über den Grundflächen für die Zwischenkontakte belichtet. Sofern ein Negativlack verwendet wird, der sich beim Entwickeln an den belichteten Stellen ablöst, bedeckt die entwickelte Lackmaske die Umgebung der Grundflächen für die Zwischenkontakte. Bei der Strukturierung der leitfähigen Schicht wird diese im Bereich der Grundflächen für die Zwischenkontakte freigelegt und verbleibt auf der restlichen Substratoberfläche als Negativmaske. Die'Umgebung der Source/Drain-Kontakte ist somit durch Polysilizium abgedeckt. Für die Zwischenkontakte wird Polysilizium über den Source/Drain-Kontakten benötigt, so daß weitere Abscheidungen und Rückätzungen vorgenommen werden, um die Negativmaske zu invertieren. Zunächst wird durch ganzflächige Abscheidung und anschließendes chemisch-mechanisches Polieren auf die Source/Drain-Gebiete (die ersten leitfähigen Strukturen) ein zweites, anderes Material als Polysilizium eingebracht, vorzugsweise Siliziumoxid. Diese Schicht kann automatisch im Rahmen der Abscheidung des Intermetall-Dielektrikums abgeschieden werden, welches im Logikbereich das Substrat oberhalb der Gate-Elektroden einebnet. Anschließend wird die Negativmaske aus Polysilizium gegen eine Negativmaske aus einem anderen Material ausgetauscht. Dazu wird die leitfähige Schicht aus Polysilizium selektiv zu dem auf den Zwischenkontaktgrundflächen vorhandenen Siliziumoxid rückgeätzt und statt des Polysiliziums ein drittes Material, vorzugsweise Siliziumnitrid, abgeschieden, welches nun anstelle des Polysiliziums die Umgebung der Grundflächen der Zwischenkontakte bedeckt. Dann wird das Siliziumoxid über den Grundflächen der ersten leitfähigen Strukturen rückgeätzt und durch ein leitfähiges Material, vorzugsweise wiederum Polysilizium ersetzt, welches nun die Zwischenkontakte bildet. Vorzugswweise ist vorgesehen, daß die leitfähige Schicht aus Polysilizium besteht und das zweite Material ein Oxid, vorzugsweise Siliziumoxid, das dritte Material ein Nitrid, vorzugsweise Siliziumnitrid und das leitfähige Material Polysilizium ist.Due to imaging properties The mask in lithography only has a limited contrast achieved between exposed and unexposed lacquered surfaces. Would Exposed around the intermediate contact base areas would be the achieved Contrast is lower because the base for the intermediate contact is also through Scattered light and reflected light is exposed. Instead the paint is just over the base areas for the Intermediate contacts exposed. If a negative varnish is used, that comes off in the exposed areas during development the developed paint mask the surroundings of the base areas for the intermediate contacts. When structuring the conductive This layer is exposed in the area of the base areas for the intermediate contacts and remains on the rest of the substrate surface as a negative mask. The environment of the source / drain contacts is therefore covered by polysilicon. For the intermediate contacts Polysilicon over the source / drain contacts required, so that more Depositions and etchbacks be made to invert the negative mask. First of all through all-over Separation and subsequent chemical mechanical polishing on the source / drain regions (the first conductive Structures) a second material other than polysilicon is introduced, preferably silicon oxide. This layer can automatically be in the frame the deposition of the intermetallic dielectric are deposited, which in the logic area is the substrate above the gate electrodes flattens. Subsequently the negative mask made of polysilicon against a negative mask exchanged with another material. To do this, the conductive layer is made Polysilicon selective to that existing on the intermediate contact bases Etched back silicon oxide and instead of polysilicon, a third material, preferably silicon nitride, deposited, which now the environment instead of the polysilicon of the base areas the intermediate contacts covered. Then the silicon oxide is over the base areas the first conductive Structures etched back and through a conductive Material, preferably replaced polysilicon, which now forms the intermediate contacts. It is preferred that the conductive layer consists of polysilicon and the second material is an oxide, preferably Silicon oxide, the third material is a nitride, preferably silicon nitride and the conductive Material is polysilicon.
Während bei der obigen Ausführungsform eine Negativmaske invertiert wird, kann ebenso gemäß einer alternativen Ausführungsart die leitfähige Schicht als Positivmaske strukturiert werden, in welchem Fall sie auf den ersten leitfähigen Strukturen und deren unmittelbarer Umgebung – entsprechend der für eine Justierung von Kontaktlöchern erforderlichen Zwischenkontaktbreite – verbleibt. Hierbei werden aus der leitfähigen Schicht die Zwischenkontakte gebildet.While one in the above embodiment Negative mask is inverted can also according to an alternative embodiment the conductive layer structured as a positive mask, in which case they apply to the first conductive Structures and their immediate surroundings - corresponding to those for an adjustment of contact holes required contact width - remains. Here are from the conductive Layer formed the intermediate contacts.
Das erfindungsgemäße Verfahren erfordert unterhalb der Höhe, in der planarisiert wird, keine nitridhaltige Schutzschicht für die zweiten leitfähigen Strukturen. Daher ist vorgesehen, daß auf die zweiten leitfähigen Strukturen ein Oxid aufgebracht wird, welches gemeinsam mit den ersten leitfähigen Strukturen planarisiert wird.The method according to the invention requires below the height, in which planarization is carried out, no nitride-containing protective layer for the second conductive structures. It is therefore envisaged that the second conductive Structures an oxide is applied, which together with the first conductive Structures is planarized.
Das erfindungsgemäße Verfahren erzielt durch die Zwischenkontakte einen zusätzlichen Höhenabstand zwischen den zu kontaktierenden Oberseiten der Zwischenkontakte und den zu schützenden Oberseiten der zweiten leitfähigen Strukturen. Vorzugsweise ist vorgesehen, daß die Zwischenkontakte breiter sind als die ersten leitfähigen Strukturen und die ersten leitfähigen Strukturen seitlich überdecken. Die Zwischenkontakte können sich insbesondere seitlich auf bis über die tieferliegenden zweiten leitfähigen Strukturen hinaus erstrekken. Dadurch wird ein versehentliches Kontaktieren der zweiten leitfähigen Strukturen auch bei erheblich überschrittener Ätzdauer bei der Kontaktlochätzung verhindert.The method according to the invention is achieved by the intermediate contacts an additional one height distance between the tops of the intermediate contacts to be contacted and the one to be protected Tops of the second conductive Structures. It is preferably provided that the intermediate contacts are wider are more conductive than the first Structures and the first conductive Cover structures laterally. The intermediate contacts can in particular laterally up to beyond the underlying second conductive structures extend out. This will result in accidental contact the second conductive Structures even if the etching time is significantly exceeded in contact hole etching prevented.
Gemäß einer bevorzugten Anwendung des erfindungsgemäßen Verfahrens sind die ersten leitfähigen Strukturen Source/Drain-Gebiete vertikaler Auswahltransistoren von Speicherzellen und die zweiten leitfähigen Strukturen Gate-Elektroden vertikaler Auswahltransistoren, die von den Source/Drain-Gebieten seitlich nur durch eine vertikale Gate-Oxidschicht getrennt sind. Die Erfindung ist jedoch ebenso auf die selektive Kontaktierung beliebiger anderer Strukturen anwendbar und nicht auf vertikal angeordnete Transistoren beschränkt; insbesondere können Speicherzellen mit vergrabener Wortleitung hergestellt werden.According to a preferred application of the method according to the invention are the first conductive Structures source / drain areas vertical selection transistors of memory cells and the second conductive Structures gate electrodes of vertical selection transistors made by the source / drain regions laterally only through a vertical gate oxide layer are separated. However, the invention is also selective Contacting any other structures applicable and not limited to vertically arranged transistors; in particular, memory cells be made with buried word line.
Eine alternative Ausführungsart sieht beispielsweise vor, daß die ersten leitfähigen Strukturen Bitleitungen oder Speicherknoten, d.h. an Speicherkondensatoren angeschlosse Source/Drain-Gebiete von Auswahltransistoren eines Speicherzellenfeldes sind.An alternative embodiment provides, for example, that the first conductive Structures bit lines or storage nodes, i.e. on storage capacitors connected source / drain regions of selection transistors one Are memory cell array.
Die der Erfindung zugrundeliegende Aufgabe wird ferner durch eine integrierte Halbleiterschaltung gemäß Anspruch 12 gelöst, bei der im Speicherbereich auf die elektrischen Kontakte in einer Höhe oberhalb der zweiten leitfähigen Strukturen Zwischenkontakte aufgebracht und auf die Zwischenkontakte die elektrischen Kontakte aufgebracht sind, wobei die Zwischenkontakte
- – so breit sind, daß Kontaktlöcher für die elektrischen Kontakte auf den Zwischenkontakten justiert werden können, und
- – eine Höhe besitzen, die höchstens so groß ist wie die Schichtdicke der leitfähigen Bereiche im Logikbereich.
- - Are so wide that contact holes for the electrical contacts on the intermediate contacts can be adjusted, and
- - Have a height that is at most as large as the layer thickness of the conductive areas in the logic area.
Bei einer integrierten Halbleiterschaltung sind im Logikbereich leitfähige Bereiche in der Gateebene vorgesehen, insbesondere die Gateelektrodenschichten selbst und Kontakte zu Source/Drain-Gebieten sowie zu anderen Substratbereichen; ferner werden auf Höhe der Gateelektroden gebildete Leiterbahnen ausgebildet. Sämtliche derartige Strukturen, die gleichzeitig mit der Gatestrukturierung ausgebildet werden, besitzen eine einheitliche Schichtdicke (und bestehen aus demselben Material), so daß auch an der fertigen Halbleiterschaltung die gleichzeitig erfolgte Strukturierung und Fertigung erkennbar ist. Die lateralen Abmessungen dieser Strukturen sind mindestens so groß wie die bei der Herstellung verwendete optische Auflösungsgrenze der verwendeten lithographischen Maskenbelichtung, so daß sämtliche lateralen Abmessungen stets größer sind als eine gewisse vorgegebene Strukturbreite.With an integrated semiconductor circuit conductive in the logic area Areas are provided in the gate plane, in particular the gate electrode layers itself and contacts to source / drain areas as well as to other substrate areas; furthermore at height of the gate electrodes are formed. All such structures that coincide with the gate structuring are formed, have a uniform layer thickness (and consist of the same material), so that also on the finished semiconductor circuit the structuring and manufacturing that took place at the same time can be seen is. The lateral dimensions of these structures are at least as big as the optical resolution limit used in the manufacture of the lithographic mask exposure, so that all lateral dimensions are always larger than a certain predetermined structure width.
Erfindungsgemäß sind im Speicherbereich in einer Höhe oberhalb der zweiten leitfähigen Struktur Zwischenkontakte aufgebracht und auf diese wiederum die elektrischen Kontakte aufgebracht, wobei die Zwischenkontakte breiter sind als die ersten leitfähigen Strukturen, die zweiten leitfähigen Strukturen seitlich überdecken und eine Schichtdicke besitzen, die höchstens so groß ist wie die Schichtdicke der leitfähigen Bereiche im Logikbereich. Die Überdeckung der zweiten leitfähigen Strukturen in seitlicher Richtung verhindert ein Kurzschließen der zweiten leitfähigen Strukturen durch die elektrischen Kontakte von oben, die stattdessen erfindungsgemäß auf den Zwischenkontakten landen. Die Schichtdicke der Zwischenkontakte kann nicht größer sein als die Schichtdicke der leitfähigen Bereiche, die im Logikbereich aus der strukturierten leitfähigen Schicht gebildet sind, da die Zwischenkontakte im Speicherbereich mit Hilfe derselben leitfähigen Schicht hergestellt sind.According to the invention are in the memory area in one Height above the second conductive Intermediate contacts applied structure and this in turn the electrical contacts applied, the intermediate contacts wider are more conductive than the first Structures, the second conductive Cover structures laterally and have a layer thickness that is at most as large as the layer thickness of the conductive Areas in the logic area. The coverage the second conductive Structures in the lateral direction prevent the second conductive Structures through the electrical contacts from above, instead according to the invention Land intermediate contacts. The layer thickness of the intermediate contacts can't be bigger than the layer thickness of the conductive Areas in the logic area from the structured conductive layer are formed because the intermediate contacts in the memory area with the help the same conductive Layer are made.
Vorzugsweise ist vorgesehen, daß die Zwischenkontakte aus demselben Material wie die leitfähigen Bereiche im Logikbereich bestehen. Die Materialzusammensetzung ist aufgrund der Vielzahl von Kriterien wie beispielsweise Dotierung, Schichtenfolge, Körnigkeit, Kristallstruktur, Korngröße, Legierungszusammensetzung usw. ein dem fertigen Produkt anhaftendes Merkmal, das sicher auf die gleichzeitige Herstellung der Zwischenkontakte und der aus der leitfähigen Schicht gebildeten Strukturen im Logikbereich schließen läßt.It is preferably provided that the intermediate contacts made of the same material as the conductive areas in the logic area consist. The material composition is due to the variety of criteria such as doping, layer sequence, granularity, Crystal structure, grain size, alloy composition etc. a characteristic that adheres to the finished product and that is sure to the simultaneous production of the intermediate contacts and from the conductive Layer structures formed in the logic area can be closed.
Vorzugsweise ist vorgesehen, daß die Zwischenkontakte aus derselben leitfähigen Schicht wie die leitfähigen Bereiche im Logikbereich gebildet sind. Dadurch entfällt die Notwendigkeit einer zusätzlichen lithographischen Strukturierung.It is preferably provided that the intermediate contacts from the same conductive Layer like the conductive Areas are formed in the logic area. This eliminates the Need an extra lithographic structuring.
Vorzugsweise ist vorgesehen, daß die leitfähigen Bereiche Gate-Elektrodenschichten von Transistoren sind. Da die Fertigung von Gateelektroden im Logikbereich stets erforderlich ist, können allein mit Hilfe von ohnehin eingesetzten Logikprozeßschritten die Zwischenkontakte im Speicherbereich hergestellt werden.It is preferably provided that the conductive areas There are gate electrode layers of transistors. Because the manufacturing of gate electrodes in the logic area is always required can be used alone With the help of logic process steps already used, the intermediate contacts be made in the storage area.
Vorzugsweise ist vorgesehen, daß die ersten leitfähigen Strukturen Source/Drain-Gebiete vertikaler Auswahltransistoren von Speicherzellen sind.It is preferably provided that the first conductive structures Source / drain regions of vertical selection transistors of memory cells are.
Die Erfindung wird nachstehend anhand
der
Unterhalb der Transistoren mit den
Elektroden
Die Draufsicht auf den Grundriß des Speicherbereichs
I zeigt die Grundfläche
der Speicherkondensatoren DT und seitlich dazu versetzt dazu durch
durchkreuzte Quadratflächen
Im Logikbereich II sind ein planarer
Transistor
Die
Zunächst wird die leitfähige Schicht
L sowohl im Speicherbereich als auch im Logikbereich strukturiert,
wodurch im Logikbereich II eine Gate-Elektrode
Auf die in
Vorstehend wurde eine Ausführungsart
beschrieben, bei der die aus der leitfähigen Schicht L eine Negativmaske
N für die
Zwischenkontakte
Nachdem die Zwischenkontakte
Die in den
Die in den Figuren dargestellten Ausführungsformen sind lediglich beispielhaft. Insbesondere können dargestellte Dotierungen komplementär ausgeführt und dielektrische Materialien durch andere, beispielsweise Siliziumoxid durch Siliziumnitrit, Aluminiumoxid, Zirkonoxid, Oxinitride, Low-k-Materialien, Oxid-Nitrid-Oxid-Schichtenfolgen oder durch Dielektrika mit hoher Dielektrizitätskonstante, beispielsweise Oxide von Aluminium, Zirkon, Tantal, Hafnium oder durch Perovskite, insbesondere BZT ersetzt werden. Anstelle von Wolfram kann auch Wolfram-, Titan- oder Kobaltsilizid sowie Metalle wie Kupfer, Aluminium, AlCu/A1SiCu usw. verwendet werden. Ferner eignen sich zur Herstellung der Wortleitungen ebenfalls Materialien wie Wolfram oder andere Metalle, dotiertes Polysilizium, Wolframsilizid etc. Die hergestellten integrierten Halbleiterschaltungen sind vorzugsweise dynamische Schreib-Lese-Speicher (DRAM; dynamical random access memory) .The shown in the figures embodiments are only exemplary. In particular, illustrated dopings complementary and dielectric materials by others, for example silicon oxide through silicon nitrite, aluminum oxide, zirconium oxide, oxynitride, low-k materials, oxide-nitride-oxide layer sequences or by dielectrics with a high dielectric constant, for example Oxides of aluminum, zircon, tantalum, hafnium or by perovskite, especially BZT to be replaced. Instead of tungsten, tungsten, Titanium or cobalt silicide as well as metals such as copper, aluminum, AlCu / A1SiCu etc. can be used. They are also suitable for producing the word lines also materials such as tungsten or other metals, doped Polysilicon, tungsten silicide etc. The integrated manufactured Semiconductor circuits are preferably dynamic random access memories (DRAM; dynamic random access memory).
Während
herkömmliche
Herstellungsverfahren für
Halbleiterschaltungen zwei separate Strukturierungsprozesse für die Kontakte
im Logikbereich, welche eine kritische Justierung erfordern, und
für die selbstjustierenden
Kontakte im Zellenfeld benötigen, ist
bei dem erfindungsgemäßen Verfahren
nur eine einzige Strukturierung erforderlich, da die als Landing
Pads dienenden Zwischenkontakte
- 11
- erste leitfähige Strukturfirst conductive structure
- 22
- zweite leitfähige Struktursecond conductive structure
- 33
- Gateoxydgate oxide
- 44
- Kanalbereichchannel area
- 55
- untere Source-/Drain-Elektrodelower Source / drain electrodes
- 66
- Isolationsschichtinsulation layer
- 6a6a
- Schutzschicht für Wortleitungprotective layer for word line
- 1010
- Zwischenstrukturintermediate structure
- 1111
- erstes Materialfirst material
- 1212
- zweites Materialsecond material
- 1313
- drittes Materialthird material
- 1414
- leitfähiges Materialconductive material
- 2020
- elektrischer Kontaktelectrical Contact
- 3030
- Transistorkontakttransistor Contact
- 3131
- Gate-ElektrodeGate electrode
- 3232
- Leiterbahnconductor path
- 3333
- Source-/Drain-Gebiete im LogikbereichSource / drain regions in the logic area
- 3434
- Silizidsilicide
- 3535
- Dielektrikumdielectric
- 3636
- Polysiliziumschichtpolysilicon layer
- 3737
- Isolationsschichtinsulation layer
- 3838
- Bitleitungbit
- 4040
- Logiktransistorlogic transistor
- 4141
- Leiterbahnconductor path
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Legal Events
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| ON | Later submitted papers | ||
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8131 | Rejection |