DE10240429A1 - Production of a semiconductor structure used in the production of planar logic transistors comprises applying gate stacks onto a gate dielectric over a semiconductor substrate, implanting a dopant, and forming a side wall oxide - Google Patents

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Abstract

Production of a semiconductor structure comprises applying gate stacks (GS1-GS8) onto a gate dielectric (5) over a semiconductor substrate (1), implanting a dopant (100) which is self-adjusting to the edges of the gate stack, and forming a side wall oxide (40) on exposed side walls of the gate stack with simultaneous formation of diffused doping regions (100', 110', 120', 130') under the gate edge. An Independent claim is also included for a semiconductor structure produced by the above process.

Description

Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und entsprechende HalbleiterstrukturMethod of manufacturing a semiconductor structure with a plurality of gate stacks on a semiconductor substrate and corresponding semiconductor structure

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und eine entsprechende Halbleiterstruktur.The present invention relates to a method for producing a semiconductor structure with a plurality of gate stacks on a semiconductor substrate and a corresponding semiconductor structure.

Planare Auswahl-Transistoren für DRAM-Speichereinrichtungen stoßen bei Gate-Längen unter 100 nm an technologische Grenzen, da einerseits ein ausreichendes Abschaltverhalten der hergestellten Transistoren zu garantieren ist und andererseits die auftretenden elektrischen Felder im Übergangs- bzw. Junction-Bereich kontrollierbar sein müssen. Insbesondere unter Berücksichtigung der im Herstellungsprozess unvermeidbaren Toleranzen müsste für die Einstellung der Einsatzspannung eine derart hohe Dotierung im Kanal gewählt werden, dass die daraus resultierenden elektrischen Felder zu einer unzureichenden Haltedauer der gespeicherten Ladung (retention) führte.Planar selection transistors for DRAM memory devices bump at gate lengths below 100 nm at technological limits, because on the one hand an adequate To guarantee switch-off behavior of the transistors produced and on the other hand the occurring electric fields in the transition or junction area must be controllable. Considering in particular the inevitable tolerances in the manufacturing process would have to be adjusted such a high doping in the channel can be selected that the the resulting electric fields become insufficient Holding period of the stored charge (retention) led.

Bei Logik-Transistoren hingegen führen sehr hohe Kanal- bzw. Halo-Dotierungen, welche zur Verhinderung eines Durchschlags bzw. Punch through nötig sind, durch auftretende hohe Feldstärken zu Problemen in der Zuverlässigkeit an der Drain-Seite. Darüber hinaus erhöhen sich durch die hohen Dotierungen die Serienwiderstände auf Source- und Drain-Seite der Halbleitereinrichtung bzw. des Devices.With logic transistors, however, lead very high Channel or halo doping, which is used to prevent breakdown or punch through necessary are due to high field strengths to problems in reliability on the drain side. Furthermore increase the series resistances due to the high doping Source and drain side of the semiconductor device or the device.

Die der vorliegenden Erfindung zugrunde liegende Aufgabe besteht darin, die Skalierbarkeit von planaran Array-Ruswahl-Transistoren, insbesondere für Gate-Längen unter 100 nm, zu verbessern und ebenfalls eine Verbesserung der Device-Eigen schaften planarer Logik-Transistoren durch Feldreduktion bei Transistoren in unidirektionalem Betrieb vorzusehen.The basis of the present invention lying task is the scalability of planaran Array Ruswahl transistors, especially for Gate lengths below 100 nm, and also improve the Device properties of planar logic transistors through field reduction To provide transistors in unidirectional operation.

Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1 angegebene Herstellungsverfahren einer Halbleiterstruktur und die entsprechende Halbleiterstruktur nach Anspruch 19 gelöst.According to the invention, this object is achieved by Manufacturing method of a semiconductor structure specified in claim 1 and the corresponding semiconductor structure according to claim 19 solved.

Von Vorteil beim erfindungsgemäßen Verfahren zur Herstellung einer Halbleiterstruktur ist, dass eine weitere Verkleinerung von DRAM-Speicherzellen möglich wird, wodurch ein Kostenvorteil begründet wird. Die Anwendung ist darüber hinaus für alle DRAM-Schaltungen mit sehr stark skalierten Planaren Transistoren vorteilhaft, da dort möglichst kurze Transistoren mit möglichst idealen Schaltereigenschaften (on-off current ratio) bei möglichst niedrigem Gate-Spannungshub erforderlich sind. Weitere vorteilhafte Anwendungen liegen bei hochintegrierten Schaltungen, da durch die im erfindungsgemäßen Herstellungsverfahren generierte Halbleiterstruktur aufgrund der Reduktion der Halo- bzw. Wannen-Dotierungskonzentration nahe der Source/Drain-Oberfläche ein erhöhter Treiberstrom bei gleichzeitig niedrigem Anschlußwiderstand im Drain-Gebiet ermöglicht wird. Auch reduziert sich dadurch das Drain-seitige Feld des Transistors, das für Degradationseffekte aufgrund von "hot carrier-" oder "non conducting-stress" verantwortlich ist. Dies ist jedoch nur möglich, wenn Source und Drain Design-seitig definiert werden (z.B. bei unidirektionalem Betrieb).An advantage in the method according to the invention to manufacture a semiconductor structure is that another Downsizing of DRAM memory cells becomes possible, creating a cost advantage justified becomes. The application is about it out for all DRAM circuits with very strongly scaled planar transistors advantageous because there possible short transistors with if possible ideal switch properties (on-off current ratio) if possible low gate voltage swing are required. More beneficial Applications are in highly integrated circuits, because of the in the manufacturing process according to the invention generated semiconductor structure due to the reduction of the halo or Well doping concentration near the source / drain surface increased Driver current with low connection resistance in the drain area allows becomes. This also reduces the drain-side field of the transistor, that for Degradation effects due to "hot carrier" or "non conducting stress" responsible for. However, this is only possible if the source and drain Be defined on the design side (e.g. in unidirectional operation).

Die der Erfindung zugrunde liegende Idee besteht im wesentlichen darin, eine einseitige Dotierung in einen Transistor einzubringen (z.B. Bor für einen n-Kanal-Transistor), und zwar selbstjustiert zur Gate-Kante nach Herstellung des Gate-Stack. Bei einer Speichertechnologie erfolgt dies – abhängig vom Layout der Zelle – z.B. durch eine entsprechende Photomaske, auf der die zu implantierende Seite des Devices aufbelichtet ist. So wird beispielsweise für ein MINT-Layout eine Streifenmaske verwendet, im Gegensatz zu einer i-line-Blockmaske bei einem Checkerboard-Layout.The basis of the invention The main idea is to have a one-sided doping in insert a transistor (e.g. boron for an n-channel transistor), namely self-aligned to the gate edge after the gate stack has been produced. At a Storage technology does this - depending on the layout of the cell - e.g. by a corresponding photo mask on which the side to be implanted of the device is exposed. For example, for a MINT layout uses a stripe mask as opposed to an i-line block mask with a checkerboard layout.

Bei Logik-Transistoren wird im Gegensatz dazu die zusätzliche Dotierung durch eine auf der Source-Seite geöffnete Maske eingebracht. In beiden Fällen vergrößert diese zusätzliche Dotierung die Potentialbarierre und erhöht somit die Einsatzspannung im Kurzkanalbereich der Transistoren. Darüber hinaus ist bei Logik-Transistoren eine Erhöhung des Device-Stromes durch den damit verbundenen "velocity"-Overshoot verbunden.In contrast, with logic transistors the additional Doping introduced through a mask opened on the source side. In both cases enlarges this additional Doping the potential barrier and thus increasing the threshold voltage in the short channel area of the transistors. In addition, logic transistors an increase the device current through the associated "velocity" overshoot connected.

Die Implantation der Dotierung wird nach der Ätzung des Gate-Stapels direkt vor oder während der sogenannten Seitenwand-Oxidation durchgeführt. Durch die anschließende Oxidation der Gate-Seitenwand diffundiert der Dotierstoff unter die Gate-Kante. Im Falle einer p-Dotierung mittels Bor beispielsweise verringert sich dadurch die Dotierungskonzentration nahe der freiliegenden Oberfläche neben dem Gate bzw. im sogenannten Source/Drain-Gebiet durch Segregation (Abreicherung ins entstehende Oxid), während die Konzentration an der Gate-Kante durch eine Oxygen-enhanced Diffusion zunimmt.The implantation of the doping will after the etching of the gate stack right before or during the so-called sidewall oxidation carried out. By the subsequent one Oxidation of the gate sidewall diffuses under the dopant the gate edge. in the In the case of p-doping with boron, for example, it decreases thereby the doping concentration near the exposed surface next to the gate or in the so-called source / drain region by segregation (Depletion in the resulting oxide), while the concentration on the gate edge increases due to oxygen-enhanced diffusion.

In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, dass Gate-Stapel auf ein Gate-Dielektrikum über einem Halbleitersubstrat aufgebracht werden, eine Dotierung selbstjustiert zu Kanten der Gate-Stapel implantiert werden, und ein Seitenwand-Oxid an freiliegenden Seitenwänden der Gate-Stapel unter gleichzeitiger Bildung unter die Gate-Kante diffundierter Dotierungsbereiche generiert wird.In the present invention the aforementioned Problem solved in particular by that gate stack on a gate dielectric over a semiconductor substrate be applied, a self-aligned doping to edges of the Implanted gate stack and a sidewall oxide on exposed sidewalls of the Gate stack diffused under the gate edge while forming Doping areas is generated.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.There are advantageous ones in the subclaims Further developments and improvements of the respective subject of the invention.

Gemäß einer bevorzugten Weiterbildung werden die Gate-Stapel in etwa äquidistant zueinander aufgebracht und unter jedem zweiten benachbarten Gate-Stapel ist im Halbleitersubstrat ein Speicherkondensator angeordnet.According to a preferred further development the gate stacks are approximately equidistant applied to each other and under every other adjacent gate stack a storage capacitor is arranged in the semiconductor substrate.

Gemäß einer weiteren bevorzugten Weiterbildung erfolgt die Implantation der Dotierung asymmetrisch aus einer vorbestimmten Richtung unter einem vorbestimmten Winkel.According to a further preferred development, the implantation of the doping takes place asym metric from a predetermined direction at a predetermined angle.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel in etwa äquidistant zueinander aufgebracht, wobei alternierend unter jedem dritten oder ersten benachbarten Gate-Stapel im Halbleitersubstrat ein Speicherkondensator angeordnet ist.According to another preferred In a further development, the gate stacks are applied approximately equidistant from one another, alternating among every third or first neighboring A storage capacitor is arranged in the gate stack in the semiconductor substrate is.

Gemäß einer weiteren bevorzugten Weiterbildung wird zwischen jedem zweiten Gate-Stapelpaar eine Maske vor dem Implantieren der Dotierung vorgesehen.According to another preferred Further training is a mask between every second pair of gate stacks provided before implanting the doping.

Gemäß einer weiteren bevorzugten Weiterbildurg wird die Dotierung aus zwei vorbestimmten Richtungen jeweils unter einem vorbestimmten Winkel implantiert.According to another preferred The doping from two predetermined directions is further developed each implanted at a predetermined angle.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Dotierung unter einem vorbestimmten Winkel von α = 0° implantiert.According to another preferred Further training is the doping at a predetermined angle of α = 0 ° implanted.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Dotierung nach der Implantation durch einen vorbestimmt eingestellten Extra-Temperschritt diffundiert.According to another preferred Further training is the doping after implantation by a predetermined temperature step diffuses.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufgeteilt, wobei die Dotierungsimplantation zwischen Teilschritten erfolgt.According to another preferred Further training is the sidewall oxidation on two or more Sub-steps divided, the doping implantation between Partial steps are carried out.

Gemäß einer weiteren bevorzugten Weiterbildung wird die Dotierung jeweils auf nur einer Seite der Gate-Stapel implantiert.According to another preferred Further training, the endowment is only on one side of the Implanted gate stack.

Gemäß einer weiteren bevorzugten Weiterbildung wird das Verfahren zur Herstellung von Logik-Transistoren. bzw. Logikschaltkreisen, insbesondere für DRAMs, eingesetzt.According to another preferred The process for the production of logic transistors is a further development. or logic circuits, in particular for DRAMs.

Gemäß einer weiteren bevorzugten Weiterbildung wird das Verfahren zur Herstellung von Auswahl-Transistoren eingesetzt. Diese Auswahl-Transistoren sind vorzugsweise durch STI (Shallow Trench Isolation)-Gräben voneinander gertrennt.According to another preferred The process for producing selection transistors is further developed used. These selection transistors are preferably through STI (Shallow Trench Isolation) trenches separated from each other.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel mit einer Länge von unter 100 nm hergestellt.According to another preferred The gate stacks are produced with a length of less than 100 nm.

Gemäß einer weiteren bevorzugten Weiterbildung werden die Gate-Stapel parallel, streifenförmig auf dem Halbleitersubstrat vorgesehen.According to another preferred The gate stacks are developed in parallel, in strips the semiconductor substrate provided.

Gemäß einer weiteren bevorzugten Weiterbildung weisen die Gate-Stapel eine untere erste Schicht aus einem Polysilizium und eine darüberliegende zweite Schicht aus einem Metall-Silizid oder einem Metall auf.According to another preferred The gate stacks have a lower first layer a polysilicon and an overlying one second layer of a metal silicide or a metal.

Gemäß einer weiteren bevorzugten Weiterbildung wird zum Erstellen der Gate-Stapel ein Aufbringen und Strukturieren der ersten, der darüberliegenden zweiten und einer darauf angeordneten dritten Schicht auf dem Gate-Dielektrikum durchgeführt.According to another preferred Continuing education is an application to create the gate stack and structuring the first, the overlying second and one third layer arranged thereon carried out on the gate dielectric.

Gemäß einer weiteren bevorzugten Weiterbildung weist die dritte Schicht Siliziumnitrid bzw. -oxid auf.According to another preferred The third layer has silicon nitride or oxide on.

Gemäß einer weiteren bevorzugten Weiterbildung werden an den Seitenwänden der Gate-Stapel Seitenwand-Spacer vorzugsweise aus Siliziumnitrid bzw. -oxid vorgesehen.According to another preferred Training will be on the side walls of the gate stack side wall spacers preferably made of silicon nitride or oxide.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.Embodiments of the invention are shown in the drawings and in the description below explained in more detail.

Es zeigen:Show it:

1 bis 4 schematische Darstellungen aufeinanderfolgender Stadien im Herstellungsverfahren zur Erläuterung einer ersten Ausführungsform der vorliegenden Erfindung; und 1 to 4 schematic representations of successive stages in the manufacturing process to explain a first embodiment of the present invention; and

5 bis 8 schematische Darstellungen aufeinanderfolgender Stadien im Herstellungsverfahren zur Erläuterung einer zweiten Ausführungsform der vorliegenden Erfindung. 5 to 8th schematic representations of successive stages in the manufacturing process to explain a second embodiment of the present invention.

In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.In the figures denote the same Reference numerals same or functionally identical components.

In 1 ist eine Halbleiterstruktur nach vorausgehenden elementaren Schritten im Herstellungsprozess dargestellt. In einem Halbleitersubstrat 1 sind Speicherkondensatoren TK1, TK2, TK3 und TK4 vertikal zur Oberfläche des Halbleitersubstrats 1 angeordnet. Über dem Halbleitersubstrat 1 ist ein Dielektrikum 5 aufgebracht, welches zur Passivierung des Halbleitersubstrats 1 dient. Auf dem Gate-Dielektrikum 5 ist in etwa äquidistant eine Vielzahl von Gate-Stapeln GS1 bis GS8 aufgebracht, wobei jeder Gate-Stapel vorzugsweise in drei gleichartig strukturierten Schichten 10, 20 und 30 vorgesehen ist. Die erste Gate-Stapelschicht 10, welche sich direkt an das Gate-Dielektrikum 5 anschließt, weist vorzugsweise Polysilizium auf. Darüber schließt sich eine zweite Gate-Stapelschicht 20 an, die insbesondere aus einem Metall-Silizid besteht, und auf welche eine dritte Gate-Stapelschicht 30 folgt, die vorzugsweise Siliziumnitrid aufweist. Die Gate-Stapel GS1 bis GS8 erstrecken sich in Zeichenebene vorzugsweise parallel und streifenförmig und weisen im wesentlichen dieselben Abmessungen auf. ST bezeichnet in 1 STI (Shallow Trench Isolation)-Gräben, welche die Zellen voneinander trennen. Aus Gründen der Übersichtlichkeit werden diese STI (Shallow Trench Isolation)-Gräben im folgenden nicht weiter erwähnt bzw. sind nicht in den weiteren Zeichnungen dargestellt.In 1 shows a semiconductor structure after previous elementary steps in the manufacturing process. In a semiconductor substrate 1 are storage capacitors TK1, TK2, TK3 and TK4 vertical to the surface of the semiconductor substrate 1 arranged. Over the semiconductor substrate 1 is a dielectric 5 applied, which for passivation of the semiconductor substrate 1 serves. On the gate dielectric 5 a plurality of gate stacks GS1 to GS8 is applied approximately equidistantly, each gate stack preferably in three layers of the same structure 10 . 20 and 30 is provided. The first gate stack layer 10 , which is directly connected to the gate dielectric 5 connects, preferably has polysilicon. A second gate stack layer closes above this 20 on, which consists in particular of a metal silicide, and on which a third gate stack layer 30 follows, which preferably has silicon nitride. The gate stacks GS1 to GS8 preferably extend parallel and in strips in the plane of the drawing and have essentially the same dimensions. ST referred to in 1 STI (shallow trench isolation) trenches that separate the cells. For reasons of clarity, these STI (shallow trench isolation) trenches are not mentioned further below or are not shown in the further drawings.

Gemäß der ersten vorliegenden Ausführungsform sind die Speicherkondensatoren TK1, TK2, TK3 und TK4 derart angeordnet, dass alternierend jeweils jeder dritte oder erste Gate-Stapel GS1, GS4, GS5 und GS8 über einem Kondensator TK1, TK2, TK3, TK4 zu liegen kommen.According to the first present embodiment the storage capacitors TK1, TK2, TK3 and TK4 are arranged in such a way that every third or first gate stack GS1, GS4, GS5 and GS8 over a capacitor TK1, TK2, TK3, TK4 come to rest.

In 2 ist die Halbleiterstruktur gemäß 1 in einem nachfolgenden Stadium des Herstellungsprozesses dargestellt. Zwischen jedem zweiten lateral benachbarten Gate-Stapelpaar GS1, GS2; GS3, GS4; GS5, GS6; GS7, GS8 ist eine, vorzugsweise photolithographisch strukturierte, Maske M vorgesehen, wobei ein Maskenabschnitt M zwischen zwei Gate-Stapeln, z.B. GS1 und GS2, angeordnet ist und einer der Gate-Stapel GS1 über einem Kondensator TK1 liegt, wohingegen der lateral benachbarte Gate-Stapel GS2 nicht über einem Speicherkondensator angeordnet ist. Ein solcher Maskenabschnitt M erstreckt sich vorzugsweise in vertikaler Richtung über die Gate-Stapel, z.B. GS1, GS2, hinaus und ist in der Breite derart strukturiert, dass ein aus einer vorbestimmten Richtung I1, I2 eingesetzter Implantationsstrahl zur Dotierung des Halbleitersubstrats 1 in den von der Maske unbedeckten Bereichen durch die Maske bzw. die Maskenabschnitte M nicht beeinträchtigt wird.In 2 is the semiconductor structure according to 1 presented in a subsequent stage of the manufacturing process. Between every second laterally adjacent gate stack pair GS1, GS2; GS3, GS4; GS5, GS6; GS7, GS8, a, preferably photolithographically structured, mask M is provided, a mask section M being arranged between two gate stacks, for example GS1 and GS2, and one of the gate stacks GS1 being located over a capacitor TK1, whereas the laterally adjacent gate Stack GS2 not over a store capacitor is arranged. Such a mask section M preferably extends in the vertical direction beyond the gate stacks, for example GS1, GS2, and is structured in width in such a way that an implantation beam used from a predetermined direction I1, I2 for doping the semiconductor substrate 1 in the areas not covered by the mask is not impaired by the mask or the mask sections M.

Gemäß der ersten Ausführungsform der vorliegenden Erfindung wird in von den Maskenabschnitten M nicht bedeckten Bereichen ein Dotierstoff in das Halbleitersubstrat 1 implantiert, wobei die Implantation aus einer bzw. zwei vorbestimmten Richtungen I1, I2 erfolgt und sich dementsprechend Dotierungen 100, 110, 105, 120, 130 vorzugsweise selbstjustiert zur Gate-Kante im Halbleitersubstrat. 1 bilden.According to the first embodiment of the present invention, a dopant is introduced into the semiconductor substrate in areas not covered by the mask sections M. 1 implanted, the implantation taking place from one or two predetermined directions I1, I2 and accordingly doping 100 . 110 . 105 . 120 . 130 preferably self-aligned to the gate edge in the semiconductor substrate. 1 form.

Die Implantationsrichtungen I1, I2 bilden mit der Vertikalen einen Winkel α bzw. –α, welcher zwischen 0°, d.h. I1 = I2, und dem Winkel zwischen der Vertikalen und einer Geraden, welche sich vom unteren Übergang zwischen Gate-Dielektrikum 5 und Gate-Stapel, z.B. GS3, unter Berühren der oberen seitlichen Außenkante eines lateral benachbarten Gate-Stapels, z.B. GS2, erstreckt. Ein Dotierstoff im Falle eines n-Kanal-Transistors ist beispielsweise Bor, welches gemäß der ersten Ausführungsform unter Einsatz einer Streifenmaske mit dem Maskenabschnitten M in das Halbleitersubstrat 1 eingebracht wird. Eine Dotierung 100, 110, 105, 120 und 130 wird jeweils nur an einer Seite bzw. Gate-Kante eines entsprechenden Gate-Stapels GS2, GS3, GS4, GS5, GS6, GS7 vorgesehen, welches zu einem asymmetrischen Design führt. Die Gebiete 105 liegen in den STI-Gräben und haben keine elektrische Funktion bzw. können durch geeignete Maskierung auch weggelassen werden.The implantation directions I1, I2 form an angle α or −α with the vertical, which is between 0 °, ie I1 = I2, and the angle between the vertical and a straight line, which is from the lower transition between the gate dielectric 5 and gate stack, for example GS3, while touching the upper lateral outer edge of a laterally adjacent gate stack, for example GS2. A dopant in the case of an n-channel transistor is, for example, boron, which according to the first embodiment uses a stripe mask with the mask sections M in the semiconductor substrate 1 is introduced. A grant 100 . 110 . 105 . 120 and 130 is only provided on one side or gate edge of a corresponding gate stack GS2, GS3, GS4, GS5, GS6, GS7, which leads to an asymmetrical design. The areas 105 lie in the STI trenches and have no electrical function or can also be omitted by suitable masking.

3 zeigt die Halbleiterstruktur gemäß 2 nach weiteren Verfahrensschritten gemäß der ersten Ausführungsform der vorliegenden Erfindung. Nach einem Strip der Maskenabschnitte M, d.h. der Streifenmaske bei einem MINT-Layout, wird über den oxidierbaren Seitenwänden der zwei unteren Gate-Stapelschichten 10, 20 eine Seitenwand-Oxidation durchgeführt, wodurch eine Seitenwand-Oxidationsschicht 40 gebildet wird. Während der thermisch durchgeführten Seitenwand-Oxidation ändern sich die Dotierstoffprofile der Dotierungen 100', 110', 120', 130' im Halbleitersubstrat 1 insbesondere im Source-Junction-Bereich. 3 shows the semiconductor structure according to 2 after further process steps according to the first embodiment of the present invention. After a strip of the mask sections M, ie the strip mask in a MINT layout, the two lower gate stack layers are placed over the oxidizable side walls 10 . 20 a sidewall oxidation is performed, creating a sidewall oxidation layer 40 is formed. The dopant profiles of the dopings change during the thermal sidewall oxidation 100 ' . 110 ' . 120 ' . 130 ' in the semiconductor substrate 1 especially in the source junction area.

Darüber hinaus besteht die Möglichkeit für die Verteilung der Dotierstoffe im Halbleitersubstrat 1, einen gezielt eingestellten Extra-Temperschritt einzusetzen oder die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufzuteilen, wobei die Implantation der Dotierung, wie mit Bezug auf 2 dargestellt, zwischen einzelnen Teilschritten ausgeführt wird. Auf diese Weise lässt sich die räumliche Verteilung der Dotierstoffe 100', 110', 120', 130' optimieren. Die Seitenwand-Oxidation wird somit zur Erzeugung vorbestimmter geeigneter Dotierstoffprofile ausgenutzt, welche auch durch eine mehrstufige Abfolge von Anneals und/oder Oxidationen generierbar sind. Die im Zuge der Seitenwand-Oxidation in ihrem Konzentrationsprofil veränderten Dotierungen 100', 110', 120' und 130' erstrecken sich demgemäss durch Diffusion unter die Gate-Kante der entsprechenden Gate-Stapel GS2, GS3, GS6 und GS7.There is also the possibility of distributing the dopants in the semiconductor substrate 1 to use a specifically set extra tempering step or to split the sidewall oxidation into two or more sub-steps, the implantation of the doping as with reference to 2 shown, is executed between individual substeps. In this way, the spatial distribution of the dopants can be 100 ' . 110 ' . 120 ' . 130 ' optimize. The sidewall oxidation is thus used to generate predetermined suitable dopant profiles, which can also be generated by a multi-stage sequence of anneals and / or oxidations. The concentration profile of the dopings changed in the course of the sidewall oxidation 100 ' . 110 ' . 120 ' and 130 ' accordingly extend by diffusion under the gate edge of the corresponding gate stacks GS2, GS3, GS6 and GS7.

Durch geschicktes Ausnutzen der Segregation (Abreicherung der Dotierung ins entstehende Oxid) in das auf den Übergangs- bzw. Junction-Gebieten aufwachsende Oxid und der Diffusion unter die Gate-Kante kann die Potentialbarierre auf der Source-Seite des Devices beeinflußt, d.h. designed, werden, und die Junction-Felder (E-Felder) auf der Drain-Seite werden stark reduziert. Darüber hinaus kann beispielsweise bei der Verwendung von Bor in einem n-FET-Device ein niedriger Junction-Serienwiderstand generiert werden, ohne dass die erwünschte Erhöhung der Potentialbarierre darunter leidet.By skilfully exploiting segregation (Depletion of doping in the resulting oxide) in the transition or junction areas growing oxide and diffusion under the gate edge can reduce the Potential barrier affected on the source side of the device, i.e. are designed, and the junction fields (E fields) on the drain side are greatly reduced. About that In addition, for example, when using boron in an n-FET device a low junction series resistance can be generated without the desired one increase the potential barrier suffers from it.

In 4 ist eine Halbleiterstruktur gemäß 3 nach im Herstellungsprozeß nachfolgenden Schritten dargestellt, wobei ein Seitenwand-Spacer 50, z.B. aus Siliziumnitrid, über den Seitenwänden der Gate-Stapel GS1 bis GS8 bzw. über den Seitenwand-Oxidschichten 40 aufgebracht sind. Darüber hinaus wurden aktive Halbleiterbereiche 60, 61, 62, 63, 64 und 65 zwischen den entsprechenden Gate-Stapeln GS1 bis GS8 ausgebildet. Weiter führende Herstellungsschritte wie Entfernen des Gate-Dielektrikums und ein nachfolgendes Vorsehen einer Kontaktierungseinrichtung (jeweils nicht dargestellt) sei nur ergänzend erwähnt.In 4 is a semiconductor structure according to 3 shown following steps in the manufacturing process, wherein a side wall spacer 50 , for example made of silicon nitride, over the side walls of the gate stacks GS1 to GS8 or over the side wall oxide layers 40 are upset. In addition, active semiconductor areas 60 . 61 . 62 . 63 . 64 and 65 formed between the corresponding gate stacks GS1 to GS8. Further manufacturing steps such as removing the gate dielectric and subsequent provision of a contacting device (not shown in each case) should only be mentioned in addition.

Eine derart hergestellte Halbleiterstruktur mit asymmetrischer Dotierung, welche direkt vor, direkt nach und/oder wäh rend der Seitenwand-Oxidation durch Diffusion in ihrem Konzentrationsprofil angepasst wird, verbessert das Kurzkanal-Verhalten des Transistors und reduziert zugleich die elektrischen Felder auf der Drain-Seite des Devices. Die Drain-Seite ist im Falle einer Speicherzelle, bei der eine logische "1" als Information gespeichert ist, die Knoten- bzw. Node-Seite mit dem Speicherkondensator, während sie im Fall einer Logik-Anwendung die Seite des Devices mit dem höheren Potential charakterisiert. Prinzipiell kann dieses Verfahren sowohl für n- als auch für p-FET-Strukturen bzw. Devices unter der Verwendung entsprechender Species bzw. Substrat Dotierstoff-Kombinationen eingesetzt werden, wobei die Diffusion unter das Gate und die Segregation in das auf dem Source/Drain-Gebiet aufwachsende Oxid stark von dem verwendeten Dotierstoff abhängt.A semiconductor structure produced in this way with asymmetrical doping, which is immediately before, immediately after and / or while sidewall oxidation by diffusion in their concentration profile is adapted, improves the short-channel behavior of the transistor and reduces at the same time the electrical fields on the drain side of the device. The drain side is in the case of a memory cell in which a logical "1" is stored as information, the node or node side with the storage capacitor while them in the case of a logic application the side of the device with the higher one Characterized potential. In principle, this method can both for n- for as well p-FET structures or devices using appropriate Species or substrate dopant combinations are used, wherein the diffusion under the gate and the segregation in that on the Source / drain region growing oxide depends strongly on the dopant used.

5 zeigt eine Halbleiterstruktur, welche sich im wesentlichen von der Halbleiterstruktur gemäß 1 darin unterscheidet, dass die Speicherkondensatoren TK1', TK2', TK3' und TK4', welche vertikal im Halbleitersubstrat 1 angeordnet sind, unter jedem zweiten, lateral benachbarten Gate-Stapel GS1, GS3, GS5 und GS7 vorgesehen sind. Dies entspricht einem Checkerboard-Layout. Auch bei diesem Layout können streifenförmige STI-Gräben vorgesehen werden, sind allerdings in diesem Schnitt nicht sichtbar. 5 shows a semiconductor structure which is substantially different from the semiconductor structure 1 differs in that the storage capacitors TK1 ', TK2', TK3 'and TK4', which are vertical in the semiconductor substrate 1 are arranged under every second, laterally adjacent gate stack GS1, GS3, GS5 and GS7 are provided. This corresponds to a checkerboard layout. Strip-shaped STI trenches can also be provided in this layout, but are not visible in this section.

In 6 ist die Halbleiterstruktur gemäß 5 dargestellt, wobei an den rechten Kanten der Gate-Stapel GS1 bis GS8 ohne Einsatz einer Maske Dotierungen 105'', 110'', 120'', 130'' und 140'' mittels einer gewinkelten Implantation I1' in dem Halbleitersubstrat 1 vorgesehen sind. Für den vorbestimmten Implantationswinkel α gilt das mit Bezug auf 2 Erläuterte, wobei gemäß dieser zweiten Ausführungsform der vorliegenden Erfindung nur aus einer Richtung I1' implantiert wird, und zwar bei jedem benachbarten Gate-Stapel GS1 bis GS8 auf der gleichen Seite im Bereich des Übergangs zwischen dem Gate-Dielektrikum 5 und der ersten Gate-Stapelschicht 10 im Halbleitersubstrat. Grundsätzlich kann die Implantation ebenfalls aus der entsprechend anderen Richtung (nicht dargestellt) erfolgen, wobei ein negativer Winkel α auftritt und der andere Kantenbereich eines jeden Gate-Stapels GS1 bis GS8 am Übergang zwischen dem Gate-Dielektrikum 5 und der ersten Gate-Stapelschicht 10 im Halbleitersubstrat 1 mit einer entsprechenden Dotierung versehen wird.In 6 is the semiconductor structure according to 5 shown, doping on the right edges of the gate stacks GS1 to GS8 without the use of a mask 105 '' . 110 '' . 120 '' . 130 '' and 140 '' by means of an angled implantation I1 'in the semiconductor substrate 1 are provided. This applies to the predetermined implantation angle α with reference to 2 Explained that, according to this second embodiment of the present invention, implantation is carried out from only one direction I1 ′, specifically for each adjacent gate stack GS1 to GS8 on the same side in the region of the transition between the gate dielectric 5 and the first gate stack layer 10 in the semiconductor substrate. In principle, the implantation can also be carried out from the corresponding other direction (not shown), a negative angle α occurring and the other edge region of each gate stack GS1 to GS8 at the transition between the gate dielectric 5 and the first gate stack layer 10 in the semiconductor substrate 1 is provided with a corresponding doping.

In 7 ist eine Anordnung gemäß 6 nach im Herstellungsverfahren nachfolgenden Prozeßschritten dargestellt. Wie mit Bezug auf 3 beschrieben, wird über den oxidierbaren Seitenwänden der Gate-Stapel GS1 bis GS8 eine Seitenwand-Oxidierung 40 generiert, währenddessen die Dotierung an den Gate-Kanten 110''', 120''', 130''', 140''' der Gate-Stapel GS2, GS4, GS6 und GS8, welche nicht über einem Speicherkondensator angeordnet sind, unter die entsprechende Gate-Kante diffundiert. Auch hier ist, wie mit Bezug auf 3 beschrieben, zur Verteilung der Dotierung in dem Halbleitersubstrat 1 ein gezielt eingestellter Extra-Temperschritt vorsehbar oder die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufteilbar und die Implantation des Dotierungsstoffes, welche mit Bezug auf 6 erläutert wurde, dazwischen ausführbar, um eine optimierte räumliche Dotierungskonzentrationsverteilung zu generieren.In 7 is an arrangement according to 6 shown after process steps in the manufacturing process. How about 3 a side wall oxidation is described above the oxidizable side walls of the gate stacks GS1 to GS8 40 generates the doping at the gate edges 110 ''' . 120 ''' . 130 ''' . 140 ''' the gate stack GS2, GS4, GS6 and GS8, which are not arranged above a storage capacitor, diffuses under the corresponding gate edge. Again, how about 3 described for the distribution of the doping in the semiconductor substrate 1 a specifically set extra tempering step can be provided or the sidewall oxidation can be divided into two or more sub-steps and the implantation of the dopant, which with reference to 6 was explained, executable in between in order to generate an optimized spatial doping concentration distribution.

In 8 ist eine Struktur gemäß 7 dargestellt, wobei über den Seitenwänden bzw. dem Seitenwand-Oxid 40 der Gate-Stapel GS1 bis GS8 ein Seitenwand-Spacer 50 aufgebracht ist, welcher vorzugsweise aus Siliziumnitrid besteht. Außerdem sind aktive Halbleiterbereiche 60', 61', 62', 63', 64', 65', 66' und 67' vorgesehen, welche nach einer nachfolgenden Entfernung des Gate-Dielektrikums 5 in vom ummantelten Gate-Stack 10, 20, 30, 40 und 50 unbedeckten Bereichen zwischen den einzelnen Gate-Stapeln GS1 bis GS8 zur Anbindung an eine elektrische Kontakteinrichtung (nicht dargestellt) dienen.In 8th is a structure according to 7 shown, above the side walls or the side wall oxide 40 the gate stack GS1 to GS8 is a sidewall spacer 50 is applied, which preferably consists of silicon nitride. There are also active semiconductor areas 60 ' . 61 ' . 62 ' . 63 ' . 64 ' . 65 ' . 66 ' and 67 ' provided after a subsequent removal of the gate dielectric 5 in the encased gate stack 10 . 20 . 30 . 40 and 50 uncovered areas between the individual gate stacks GS1 to GS8 are used for connection to an electrical contact device (not shown).

Obwohl die vorliegende Erfindung vorstehend anhand zweier bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.Although the present invention described above using two preferred exemplary embodiments it is not limited to this, but in a variety of ways and modifiable.

Insbesondere sind die Schichtmaterialien für die Gate-Stapel, deren Anordnung und der genannte Dotierstoff nur beispielhaft. Darüber hinaus ist die vorliegende Erfindung sowie die ihr zugrunde liegende Aufgabe prinzipiell auf beliebige integrierte Schaltungen anwendbar, obwohl sie mit Bezug auf integrierte DRAM-Speicher bzw. Logik-Schaltungen in Silizium-Technologie erläutert wurden. Ebenfalls sind auf Basis des erfindungsgemäßen Herstellungsverfahrens für eine Halbleiterstruktur sowohl n- als auch p-Kanal-Feldeffekt-Transistoren bzw. -Devices realisierbar.In particular, the layer materials for the Gate stacks, their arrangement and the dopant mentioned are only examples. About that In addition, the present invention and the one on which it is based In principle, the task can be applied to any integrated circuits, although they are related to DRAM integrated memories or logic circuits in silicon technology explained were. Are also based on the manufacturing method according to the invention for one Semiconductor structure of both n and p channel field effect transistors or devices can be implemented.

11
HalbleitersubstratSemiconductor substrate
55
Dielektrikumdielectric
1010
Gate-Stapelschicht, vorzugsweise aus PolysiliziumGate stack layer, preferably made of polysilicon
2020
Gate-Stapelschicht, vorzugswseise aus MetallsilizidGate stack layer, preferably made of metal silicide
3030
Gate-Stapelschicht, vorzugswseise aus SiliziumnitridGate stack layer, preferably made of silicon nitride
4040
Seitenwand-OxidSidewall oxide
5050
Seitenwand-Spacer, z.B. aus SiliziumnitridSidewall spacers, e.g. made of silicon nitride
60 – 6560-65
aktive Gebieteactive areas
60' – 67'60 '- 67'
aktive Gebieteactive areas
100, 105, 110, 120, 130100 105, 110, 120, 130
implantierte Dotierung (2-stg.)implanted Doping (2-part)
100', 110', 120', 130'100 ', 110 ', 120', 130 '
diffundierte, impl. Dotierung diffused, impl. endowment
105'', 110'', 120'', 130'', 140''105 '' 110 '', 120 '', 130 '', 140 ''
implant. Dot. (einseitig)implant. Dot. (One-sided)
110''', 120''', 130''', 140'''110 '' ', 120 '' ', 130' '', 140 '' '
diffundierte, impl . Dot diffused, impl. dot
GS1 – GS8GS1 - GS8
Gatestapelgate stack
MM
Maskemask
I1I1
Implantationsrichtung αImplantation direction α
I2I2
Implantationsrichtung –αDirection of implantation –α
I1'I1 '
Implantationsrichtung αImplantation direction α
αα
Implantationswinkel zur Vertikalenimplantation angle to the vertical

Claims (19)

Verfahren zur Herstellung einer Halbleiterstruktur mit mehreren Gate-Stapeln (GS1 – GS8) auf einem Halbleitersubstrat (1) mit den folgenden Schritten: Aufbringen der Gate-Stapel (GS1 – GS8) auf ein Gate-Dielektrikum (5) über dem Halbleitersubstrat (1); Implantieren einer Dotierung (100, 105, 110, 120, 130; 105'', 110'', 120'', 130'', 140'') selbstjustiert zu Kanten der Gate-Stapel (GS1 – GS8); und Bilden eines Seitenwand-Oxids (40) an freiliegenden Seitenwänden der Gate-Stapel (GS1 – GS8) unter gleichzeitiger Bildung diffundierter Dotierungsbereiche (100', 110', 120', 130'; 110''', 120''', 130''', 140''') unter der Gate-Kante.Method for producing a semiconductor structure with multiple gate stacks (GS1 - GS8) on a semiconductor substrate ( 1 ) with the following steps: applying the gate stacks (GS1 - GS8) to a gate dielectric ( 5 ) over the semiconductor substrate ( 1 ); Implant a doping ( 100 . 105 . 110 . 120 . 130 ; 105 '' . 110 '' . 120 '' . 130 '' . 140 '' ) self-aligned to edges of the gate stack (GS1 - GS8); and forming a sidewall oxide ( 40 ) on exposed side walls of the gate stack (GS1 - GS8) with simultaneous formation of diffused doping regions ( 100 ' . 110 ' . 120 ' . 130 '; 110 ''' . 120 ''' . 130 ''' . 140 ''' ) under the gate edge. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) in etwa. äquidistant zueinander aufgebracht werden, wobei unter jedem zweiten benachbarten Gate-Stapel (GS1, GS3, GS5, GS7) im Halbleitersubstrat (1) ein Speicherkondensator (TK1', TK2', TK3', TK4') angeordnet ist.A method according to claim 1, characterized in that the gate stacks (GS1 - GS8) approximately. are applied equidistant to each other, with under every second adjacent gate stack (GS1, GS3, GS5, GS7) in the semiconductor substrate ( 1 ) a storage capacitor (TK1 ', TK2', TK3 ', TK4') is arranged. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Implantation der Dotierung (105'', 110'', 120'', 130'' , 140'') asymmetrisch aus einer vorbestimmten Richtung (I1') unter einem vorbestimmten Winkel (a) erfolgt.A method according to claim 2, characterized in that the implantation of the doping ( 105 '' . 110 '' . 120 '' . 130 '' . 140 '' ) takes place asymmetrically from a predetermined direction (I1 ') at a predetermined angle (a). Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) in etwa äquidistant zueinander aufgebracht werden, wobei alternierend unter jedem dritten oder ersten benachbarten Gate-Stapel (GS1, GS4, GS5, GS8) im Halbleitersubstrat (1) ein Speicherkondensator (TK1, TK2, TK3, TK4) angeordnet ist.A method according to claim 1, characterized in that the gate stacks (GS1 - GS8) are applied approximately equidistant from one another, alternating under every third or first adjacent gate stack (GS1, GS4, GS5, GS8) in the semiconductor substrate ( 1 ) a storage capacitor (TK1, TK2, TK3, TK4) is arranged. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass zwischen jedem zweiten Gate-Stapelpaar (GS1, GS2; GS3, GS4; GS5, GS6; GS7, GS8) eine Maske (M) vor dem Implantieren der Dotierung (100, 105, 110, 120, 130) vorgesehen wird.Method according to claim 4, characterized in that between every second pair of gate stacks (GS1, GS2; GS3, GS4; GS5, GS6; GS7, GS8) a mask (M) before the implantation of the doping ( 100 . 105 . 110 . 120 . 130 ) is provided. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Dotierung (100, 105, 110, 120, 130) aus zwei vorbestimmten Richtungen (I1, I2) jeweils unter einem vorbestimmten Winkel (α, –α) implantiert wird.A method according to claim 5, characterized in that the doping ( 100 . 105 . 110 . 120 . 130 ) is implanted from two predetermined directions (I1, I2) at a predetermined angle (α, -α). Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Dotierung (100, 105, 110, 120, 130) unter einem vorbestimmten Winkel (α) α = 0° implantiert wird.A method according to claim 5, characterized in that the doping ( 100 . 105 . 110 . 120 . 130 ) is implanted at a predetermined angle (α) α = 0 °. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierung nach der Implantation durch einen vorbestimmt eingestellten Extra-Temperschritt diffundiert wird.Method according to one of the preceding claims, characterized in that that the doping after implantation by a predetermined set Extra tempering step is diffused. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Seitenwand-Oxidation auf zwei oder mehrere Teilschritte aufgeteilt wird, wobei die Dotierungsimplantation zwischen Teilschritten erfolgt.Method according to one of the preceding claims, characterized in that the sidewall oxidation is divided into two or more substeps the implantation of doping takes place between partial steps. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dotierung (100, 105, 110, 120, 130; 105'', 110'', 120'', 130'', 140'') jeweils auf nur einer Seite der Gate-Stapel (GS1 – GS8) implantiert wird.Method according to one of the preceding claims, characterized in that the doping ( 100 . 105 . 110 . 120 . 130 ; 105 '' . 110 '' . 120 '' . 130 '' . 140 '' ) is implanted on only one side of the gate stack (GS1 - GS8). Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren zur Herstellung von Logik-Transistoren eingesetzt wird.Method according to one of the preceding claims, characterized in that that the method is used to manufacture logic transistors. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass das Verfahren zur Herstellung von Ruswahl-Transistoren, vorzugsweise von einem DARM, eingesetzt wird.Method according to one of the preceding claims, characterized in that that the method of making selection transistors, preferably one DARM is used. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) mit einer Länge von unter 100 nm hergestellt werden.Method according to one of the preceding claims, characterized in that that the gate stack (GS1 - GS8) with a length of less than 100 nm. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) parallel, streifenförmig auf dem Halbleitersubstrat (1) vorgesehen werden.Method according to one of the preceding claims, characterized in that the gate stacks (GS1 - GS8) in parallel, in strip form on the semiconductor substrate ( 1 ) can be provided. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Gate-Stapel (GS1 – GS8) eine untere erste Schicht (10) aus Polysilizium und eine darüberliegende zweite Schicht (20) aus einem Metall-Silizid oder einem Metall aufweisen.Method according to one of the preceding claims, characterized in that the gate stacks (GS1 - GS8) have a lower first layer ( 10 ) made of polysilicon and an overlying second layer ( 20 ) made of a metal silicide or a metal. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass zum Erstellen der Gate-Stapel (GS1 – GS8) ein Aufbringen und Strukturieren der ersten, der darüberliegenden zweiten und einer darauf angeordneten dritten Schicht (10, 20, 30) auf dem Gate-Dielektrikum (5) durchgeführt wird.Method according to one of the preceding claims, characterized in that, in order to create the gate stacks (GS1 - GS8), an application and structuring of the first, the second layer lying thereon and a third layer arranged thereon ( 10 . 20 . 30 ) on the gate dielectric ( 5 ) is carried out. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die dritte Schicht (30) Siliziumnitrid oder -oxid aufweist.Method according to one of the preceding claims, characterized in that the third layer ( 30 ) Has silicon nitride or oxide. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass an den Seitenwänden der Gate-Stapel (GS1 – GS8) Seitenwand-Spacer (50), vorzugsweise aus Siliziumnitrid oder -oxid, vorgesehen werden.Method according to one of the preceding claims, characterized in that on the side walls of the gate stack (GS1 - GS8) side wall spacers ( 50 ), preferably made of silicon nitride or oxide. Halbleiterstruktur mit: mehreren Gate-Stapeln (GS1 – GS8) auf einem mit einem Gate-Dilektrikum (5) versehenen Halbleitersubstrat (1); einer Oxidschicht (40) auf den Seitenwänden der Gate-Stapel (GS1 – GS8); und mit implantierten, diffundierten Dotierungen (100', 110', 120', 130'; 110''', 120''', 130''', 140'''), welche sich unter die Gate-Stapel (GS1 – GS8) erstrecken.Semiconductor structure with: several gate stacks (GS1 - GS8) on one with a gate dielectric ( 5 ) provided semiconductor substrate ( 1 ); an oxide layer ( 40 ) on the side walls of the gate stacks (GS1 - GS8); and with implanted, diffused dopants ( 100 ' . 110 ' . 120 ' . 130 '; 110 ''' . 120 ''' . 130 ''' . 140 ''' ), which extend under the gate stacks (GS1 - GS8).
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