DE10222889A1 - FA circuit board for testing application circuits, e.g. ASICs and SoCs, has narrow internal buses connected to configurable bus switching units that allows connection of external circuits with very wide bus width - Google Patents

FA circuit board for testing application circuits, e.g. ASICs and SoCs, has narrow internal buses connected to configurable bus switching units that allows connection of external circuits with very wide bus width

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DE10222889A1 DE2002122889 DE10222889A DE10222889A1 DE 10222889 A1 DE10222889 A1 DE 10222889A1 DE 2002122889 DE2002122889 DE 2002122889 DE 10222889 A DE10222889 A DE 10222889A DE 10222889 A1 DE10222889 A1 DE 10222889A1
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Abstract

Field programmable gate array (FPGA) circuit board for testing application circuits with a number of FPGA units which are connected to each other via circuit board buses (5), whereby each FPGA unit (1) has an FPGA logic circuit integrated a chip housing and whereby the logic circuit is connected to external circuit board buses via a number of internal buses (3) with a low bit width that are connected to several configurable bus switching units (4).

Description

Die Erfindung betrifft eine FPGA-Schaltungsplatine (FPGA: field programmable gate array) zum Testen von Anwenderschaltungen gemäß dem Oberbegriff des Patentanspruchs 1. Die zu testenden Schaltungen umfassen (digitale Schaltungen, wie z. B. ASICs, SoCs (systems on chip), ASSPs (application specific standard processors). The invention relates to an FPGA circuit board (FPGA: field programmable gate array) for testing User circuits according to the preamble of claim 1. Die zu test circuits include (digital circuits, such as z. B. ASICs, SoCs (systems on chip), ASSPs (application specific standard processors).

ASICs (ASIC: application specified integrated circuit) sind Schaltungen, die im Unterschied zu den universell einsetzbaren Standardschaltkreisen für einen speziellen Anwendungszweck entworfen werden. Hierbei können die elektrischen Eigenschaften an die speziellen Anwenderwünsche angepasst werden und somit eine optimale Funktion des Systems bzw. des Geräts, in dem der ASIC zum Einsatz kommt, garantiert werden. ASICs (ASIC: application specified integrated circuit) are Circuits that are different from the universal usable standard circuits for a special Application purpose. The electrical Properties adapted to the special user requirements be and thus an optimal function of the system or Device in which the ASIC is used can be guaranteed.

Nach der Erstellung des ASIC-Designs wird zum Testen ein sog. FPGA-Prototyp auf einem FPGA-Board bzw. auf einer FPGA- Schaltungsplatine implementiert. Fig. 1 zeigt eine Testanordnung nach dem Stand der Technik. Ein externes Testgerät legt über Leitungen Stimulationssignale an die implementierte FPGA-Schaltungsplatine an und wertet die von der FPGA- Schaltungsplatine abgegebenen Signale zur Überprüfung der Funktionsfähigkeit des implementierten ASIC-Designs aus. After creating the ASIC design, a so-called FPGA prototype is implemented on an FPGA board or on an FPGA circuit board for testing. Fig. 1 shows a test arrangement according to the prior art. An external test device applies stimulation signals to the implemented FPGA circuit board via lines and evaluates the signals output by the FPGA circuit board to check the functionality of the implemented ASIC design.

Fig. 2 zeigt eine FPGA-Schaltungsplatine nach dem Stand der Technik. Auf der implementierten FPGA-Schaltungsplatine befinden sich mehrere FPGA-Einheiten, die jeweils in einem Chipgehäuse integriert sind und die über Schaltungsplatinen- Busse miteinander verbunden sind. Bei dem in Fig. 2 dargestellten Beispiel befinden sich auf der FPGA- Schaltungsplatine drei FPGA-Einheiten die über Schaltungsplatinen-Busse miteinander verbunden sind und die über Busse an das externe Testgerät anschließbar sind. Üblicherweise befinden sich auf einer FPGA-Schaltungsplatine zwei bis fünf FPGA- Einheiten. Abweichend von dem dargestellten FPGA-Board können zusätzlich bei Bedarf Standardbausteine wie Speicherbausteine oder Standard-Prozessoren an die Platinen-Verbindungsbusse bzw. an Teilabschnitten dieser angeschlossen werden. Durch das Zusammenstecken mehrerer FPGA-Platinen kann die Komplexität des FPGA-Prototypen erweitert werden. Fig. 2 shows an FPGA circuit board according to the prior art. On the implemented FPGA circuit board there are several FPGA units, each of which is integrated in a chip housing and which are connected to one another via circuit board buses. In the example shown in FIG. 2, there are three FPGA units on the FPGA circuit board which are connected to one another via circuit board buses and which can be connected to the external test device via buses. There are usually two to five FPGA units on an FPGA circuit board. In contrast to the FPGA board shown, standard components such as memory modules or standard processors can also be connected to the board connection buses or to sections of these if required. By plugging several FPGA boards together, the complexity of the FPGA prototype can be expanded.

Fig. 3 zeigt den Aufbau einer FPGA-Einheit nach dem Stand der Technik. Die FPGA-Einheit ist in einem Chipgehäuse integriert. Die FPGA-Logik ist über Bonding-Pads und Bonding- Drähte an Anschlusspads angeschlossen, die ihrerseits über Verdrahtungsleitungen an Signalpins angeschlossen sind. Die Signalpins bzw. Pins befinden sich in der Regel auf der Unterseite des FPGA-Gehäuses und sind in der Regel symmetrisch und matrixförmig auf der Unterseite des Gehäuses angeordnet. Die Anzahl der verfügbaren Pins an dem Gehäuse der FPGA- Einheit ist aufgrund der begrenzten Fläche beschränkt. Bei einer FPGA-Einheit nach dem Stand der Technik (Flip-Chip Technologie) stehen ca. 1.200 nutzbare Anschlusspins zur Verfügung. Fig. 3 shows the structure of an FPGA unit according to the prior art. The FPGA unit is integrated in a chip housing. The FPGA logic is connected to connection pads via bonding pads and bonding wires, which in turn are connected to signal pins via wiring lines. The signal pins or pins are usually located on the underside of the FPGA housing and are usually arranged symmetrically and in a matrix on the underside of the housing. The number of available pins on the housing of the FPGA unit is limited due to the limited area. With an FPGA unit according to the state of the art (flip-chip technology), approximately 1,200 usable connection pins are available.

Fig. 4 zeigt eine FPGA-Logik nach dem Stand der Technik, die sich innerhalb der FPGA-Einheit gemäß Fig. 3 befindet. Die FPGA-Logik bzw. das programmierbare Gatearray umfasst konfigurierbare Logikblöcke CLB (CLB = configurable logic block) und programmierbare Schaltfelder PSM (PSM = programmable switch matrix). Durch das programmierbare Gatearray werden die Funktionen eines entworfenen ASIC-Prototyps nachgebildet. Die programmierbaren Schaltfelder bzw. matrixförmigen programmierbaren Schalter PSM können beispielsweise durch Laser programmiert werden oder aus programmierbaren Schalttransistoren bestehen. Die konfigurierbaren Logikblöcke sind beispielsweise programmierbare Speicher zur Nachbildung logischer Funktionen, beispielsweise logischer Gatterfunktionen. FIG. 4 shows an FPGA logic according to the prior art, which is located within the FPGA unit according to FIG. 3. The FPGA logic or the programmable gate array comprises configurable logic blocks CLB (CLB = configurable logic block) and programmable switching fields PSM (PSM = programmable switch matrix). The programmable gate array reproduces the functions of a designed ASIC prototype. The programmable switching fields or matrix-shaped programmable switches PSM can be programmed, for example, by laser or consist of programmable switching transistors. The configurable logic blocks are, for example, programmable memories for emulating logic functions, for example logic gate functions.

Bei dem in Fig. 2 dargestellten Beispiel weist die FPGA- Schaltungsplatine drei FPGA-Einheiten auf, die über Schaltungsplatinen-Busse miteinander verbunden sind. Bei dem dargestellten Beispiel sind an jedem FPGA-Gehäuse vier Schaltungsplatinen-Busse angeschlossen. Um die Funktionen eines entwickelten Prototyp-ASICs nachbilden zu können, werden möglichst viele FPGA-Einheiten über die Schaltungsplatinen-Busse miteinander vernetzt. Weist eine FPGA-Einheit beispielsweise 1.200 Anschlusspins an ihrem Gehäuse auf, können an jeder FPGA-Einheit vier Schaltungsplatinen-Busse mit jeweils 300 Bitleitungen abgeleitet werden. Die Busbreite der Schaltungsplatinen-Busse wird somit durch die Anzahl der maximal möglichen Anschlusspins bestimmt. In the example shown in FIG. 2, the FPGA circuit board has three FPGA units which are connected to one another via circuit board buses. In the example shown, four circuit board buses are connected to each FPGA package. In order to be able to emulate the functions of a developed prototype ASIC, as many FPGA units as possible are networked with each other via the circuit board buses. For example, if an FPGA unit has 1,200 connector pins on its housing, four circuit board buses with 300 bit lines each can be derived from each FPGA unit. The bus width of the circuit board buses is thus determined by the number of the maximum possible connection pins.

Wird eine FPGA-Schaltungsplatine zum Testen eines Anwenderspezifischen integrierten Schaltkreises hergestellt, ist es wünschenswert, die bereits hergestellte FPGA- Schaltungsplatine auch zum Testen weiterer neu entwickelter ASICs einzusetzen. Die Verbindung der Design-Partitionen eines ASIC-Designs ist in den meisten Fällen heterogen. Dabei wird jede Design-Partition zum Testen durch eine FPGA-Einheit implementiert. Beispielsweise kann die FPGA-Einheit FPGAI in einem ersten Designentwurf den Bus B1 mit einer Bitbreite von 600 Busleitungen und den Bus B3 mit einer Bitbreite von nur 4 Bit benötigen. In einem anderen Design könnte die Busbreite des Busses B1 beispielsweise nur 10 Bit betragen und die Busbreite des Schaltplatinenbusses B3 500 Bit. Damit die hergestellte FPGA-Schaltungsplatine zum Testen möglichst vieler Designentwürfe einsetzbar ist, müssen die Verbindungsbusse bzw. Schaltungsplatinen-Busse BI entsprechend groß dimensioniert werden, d. h. sie müssen eine große Busbreite von beispielsweise 600 Bitleitungen aufweisen. Bei dem genannten Beispiel müssen alle Schaltungsplatinen-Busse eine Busbreite von jeweils 600 Bit aufweisen, um ein flexibles Testen von unterschiedlichen ASIC-Designentwürfen durch die FPGA- Schaltungsplatine zu ermöglichen. Sind wie bei dem in Fig. 2 dargestellten Beispiel jeweils vier Schaltungsplatinen-Busse Bi an eine FPGA-Einheit angeschlossen, müssten an dem Gehäuse der FPGA-Einheit 2.400 (4 mal 600) nutzbare Eingabe/Ausgabepins vorgesehen werden. Aufgrund der beschränkten Pinzahl der Gehäuse von herkömmlichen FPGA-Einheiten, wie sie in Fig. 2 dargestellt ist, ist die Busbreite der Schaltungsplatinen-Busse BI jedoch beschränkt und beträgt bei 1.200 Pins in dem in Fig. 2 dargestellten Beispiel nur 300 Bit. If an FPGA circuit board is manufactured for testing a user-specific integrated circuit, it is desirable to also use the FPGA circuit board that has already been manufactured for testing further newly developed ASICs. The connection of the design partitions of an ASIC design is in most cases heterogeneous. Each design partition is implemented for testing by an FPGA unit. For example, the FPGA unit FPGAI may require bus B 1 with a bit width of 600 bus lines and bus B 3 with a bit width of only 4 bits in a first design. In another design, the bus width of the bus B 1 could, for example, be only 10 bits and the bus width of the circuit board bus B 3 500 bits. So that the manufactured FPGA circuit board can be used for testing as many design designs as possible, the connection buses or circuit board buses B I must be dimensioned accordingly, ie they must have a large bus width of, for example, 600 bit lines. In the example mentioned, all circuit board buses must have a bus width of 600 bits each in order to enable flexible testing of different ASIC design designs by the FPGA circuit board. If, as in the example shown in FIG. 2, four circuit board buses B i are connected to an FPGA unit, 2,400 (4 by 600) usable input / output pins would have to be provided on the housing of the FPGA unit. However, due to the limited number of pins in the housings of conventional FPGA units, as shown in FIG. 2, the bus width of the circuit board buses B I is limited and is only 300 bits for 1,200 pins in the example shown in FIG. 2.

Es ist daher die Aufgabe der vorliegenden Erfindung eine FPGA-Schaltungsplatine zum Testen von Anwenderschaltungen zu schaffen, deren Schaltungsplatinen-Busse eine möglichst große Bitbreite aufweisen. It is therefore the object of the present invention FPGA circuit board for testing user circuits too create their circuit board buses as large as possible Have bit width.

Diese Aufgabe wird erfindungsgemäß durch eine FPGA- Schaltungsplatine mit den im Patentanspruch 1 angegebenen Merkmalen gelöst. According to the invention, this object is achieved by an FPGA Circuit board with the specified in claim 1 Features resolved.

Die Erfindung schafft eine FPGA-Schaltungsplatine zum Testen von Anwenderschaltungen (ASICs) mit mehreren auf der Schaltungsplatine angeordneten FPGA-Einheiten, die über Schaltungsplatinen-Busse miteinander verbunden sind,
wobei jede FPGA-Einheit eine in einem Chipgehäuse integrierte FPGA-Logik aufweist,
wobei die FPGA-Logik über interne Busse, die eine niedrige Bitbreite aufweisen, an mehrere konfigurierbare Bus- Schalteinheiten zum Verbinden mit den externen Schaltungsplatinen-Bussen, die jeweils eine hohe Bitbreite aufweisen, angeschlossen ist. The invention provides an FPGA circuit board for testing user circuits (ASICs) with a plurality of FPGA units arranged on the circuit board and connected to one another via circuit board buses.
each FPGA unit having FPGA logic integrated in a chip housing,
the FPGA logic being connected to multiple configurable bus switching units for connection to the external circuit board buses, each having a high bit width, via internal buses having a low bit width.

Ein Vorteil der erfindungsgemäßen FPGA-Schaltungsplatine besteht darin, dass aufgrund der hohen Breiten der externen Schaltungsplatinenbusse viele unterschiedliche ASIC- Designentwürfe durch die erfindungsgemäße FPGA- Schaltungsplatine implementiert und getestet werden können. An advantage of the FPGA circuit board according to the invention is that due to the wide widths of the external Circuit board buses many different ASIC Design designs by the FPGA according to the invention Circuit board can be implemented and tested.

Dabei sind auch hoch komplexe ASIC-Schaltungen, die relativ hohe Busbreiten der Verbindungsbusse benötigen, durch die erfindungsgemäße FPGA-Schaltungsplatine implementierbar. There are also highly complex ASIC circuits that are relative need high bus widths of the connecting buses through which FPGA circuit board according to the invention can be implemented.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen FPGA-Schaltungsplatine ist jede konfigurierbare Bus- Schalteinheit zum Verbinden aller internen Busse mit einem externen Schaltungsplatinenbus vorgesehen. In a preferred embodiment of the invention FPGA circuit board is any configurable bus Switch unit for connecting all internal buses with one external circuit board bus provided.

Jede konfigurierbare Bus-Schalteinheit enthält dabei vorzugsweise mehrere Schaltgruppen unterschiedlicher Größen, durch die jeweils Busleitungen eines externen Schaltungsplatinenbusses mit Busleitungen von internen Bussen über Schalter verbindbar sind. Each configurable bus switching unit contains preferably several switching groups of different sizes the respective bus lines of an external Circuit board bus with bus lines from internal buses via switches are connectable.

Bei den Schaltern handelt es sich dabei vorzugsweise um manuell betätigbare Steckverbinder. The switches are preferably manually operated connectors.

Bei einer bevorzugten Ausführungsform der erfindungsgemäßen FPGA-Schaltungsplatine ist diese an ein externes Testgerät anschließbar, das an die FPGA-Schaltungsplatine Stimulationsdaten zum Testen der Funktionsfähigkeit der durch die FPGA- Schaltungsplatine implementierten Anwenderschaltung (ASIC) anlegt. In a preferred embodiment of the invention FPGA circuit board is this to an external test device connectable to the FPGA circuit board Stimulation data to test the functionality of the FPGA Circuit board implemented user circuit (ASIC) invests.

Im weiteren wird eine bevorzugte Ausführungsform der erfindungsgemäßen FPGA-Schaltungsplatine zum Testen von Anwenderschaltungen unter Bezugnahme auf die beigefügten Figuren zur Erläuterung erfindungswesentlicher Merkmale beschrieben. A preferred embodiment of the FPGA circuit board according to the invention for testing User circuits with reference to the accompanying figures Explanation of features essential to the invention described.

Es zeigen: Show it:

Fig. 1 eine Testanordnung mit einer FPGA-Schaltungsplatine zum Testen eines ASIC-Designentwurfs nach dem Stand der Technik; Fig. 1 shows a test arrangement with an FPGA circuit board for testing an ASIC design draft according to the prior art;

Fig. 2 einen möglichen schaltungstechnischen Aufbau einer FPGA-Schaltungsplatine nach dem Stand der Technik; Figure 2 shows a possible circuit design of a FPGA circuit board according to the prior art.

Fig. 3 eine FPGA-Einheit nach dem Stand der Technik; Fig. 3 is a FPGA unit according to the prior art;

Fig. 4 den schaltungstechnischen Aufbau einer FPGA-Logik nach dem Stand der Technik; FIG. 4 shows the circuitry configuration of a FPGA logic according to the prior art;

Fig. 5 ein Blockdiagramm einer bevorzugten Ausführungsform einer auf der erfindungsgemäßen FPGA-Schaltungsplatine befindlichen FPGA-Einheit; Fig. 5 is a block diagram of a preferred embodiment of the present invention located on the FPGA circuit board FPGA unit;

Fig. 6 eine bevorzugte Ausführungsform einer konfigurierbaren Bus-Schalteinheit gemäß der Erfindung. Fig. 6 shows a preferred embodiment of a configurable bus switching unit according to the invention.

Wie man aus Fig. 5 erkennen kann, enthält eine FPGA- Einheit 1, die auf der erfindungsgemäßen FPGA- Schaltungsplatine angeordnet ist, eine in einem Chipgehäuse integrierte FPGA-Logik 2, die über interne Busse 3a, 3b, 3c, 3d mit Bus-Schalteinheiten 4-1, 4-2, 4-3, 4-4 verbunden ist. Die Bus-Schalteinheiten 4-i sind jeweils an einen externen Schaltungsplatinenbus 5-i angeschlossen. As can be seen from FIG. 5, an FPGA unit 1 , which is arranged on the FPGA circuit board according to the invention, contains an FPGA logic 2 which is integrated in a chip housing and which is via internal buses 3 a, 3 b, 3 c, 3 d is connected to bus switching units 4-1 , 4-2 , 4-3 , 4-4 . The bus switching units 4-i are each connected to an external circuit board bus 5-i.

Die FPGA-Logikschaltung 2 (FPGA: fiel programmable gate array) besteht, wie in Fig. 2 dargestellt, aus konfigurierbaren Logikblöcken CLB und matrixförmig angeordneten programmierbaren Schaltern PSM. Bei den programmierbaren Logikblöcken CLB handelt es sich um programmierbare Logikschaltungen, die beispielsweise Gatterfunktionen nachbilden. Die programmierbare Verdrahtung PSM kann bei einer Ausführungsform durch Laserstrahlen programmiert werden und bei einer alternativen Ausführungsform aus Transistoren bestehen, deren Gateanschlüsse mit programmierbaren Speicherelementen verbunden sind. Die FPGA-Logik 2 bildet eine Partition eines ASIC- Designs nach. Die internen Busse 3a-3d der FPGA-Einheit 1 weisen bei einer Ausführungsform gleiche Bitbreiten auf und bei einer alternativen Ausführungsform unterschiedliche Bitbreiten. Bei beiden Ausführungsformen ist die Summe der Bitbreiten bzw. die Summe der Anzahl der Leitungen aller internen Busse 3a-3d gleich der Anzahl von Anschlusspins der in einem Chipgehäuse integrierten FPGA-Logik 2. Weist das Gehäuse der FPGA-Logik 2 beispielsweise 1.200 Anschlusspins auf, enthalten die internen Busse 3a-3d beispielsweise jeweils 300 Busleitungen. As shown in FIG. 2, the FPGA logic circuit 2 (FPGA: fell programmable gate array) consists of configurable logic blocks CLB and programmable switches PSM arranged in a matrix. The programmable logic blocks CLB are programmable logic circuits which emulate gate functions, for example. In one embodiment, the programmable wiring PSM can be programmed by laser beams and, in an alternative embodiment, consist of transistors whose gate connections are connected to programmable memory elements. The FPGA logic 2 simulates a partition of an ASIC design. The internal buses 3 a - 3 d of the FPGA unit 1 have the same bit widths in one embodiment and different bit widths in an alternative embodiment. In both embodiments, the sum of the bit widths or the sum of the number of lines of all internal buses 3 a - 3 d is equal to the number of connection pins of the FPGA logic 2 integrated in a chip housing. If the housing of the FPGA logic 2 has, for example, 1,200 connection pins, the internal buses 3 a - 3 d each contain 300 bus lines, for example.

Fig. 6 zeigt eine bevorzugte Ausführungsform einer Bus- Schalteinheit 4-i gemäß der Erfindung. Bei der in Fig. 6 dargestellten Ausführungsform enthält die Bus-Schalteinheit 4 mehrere Jumper-Gruppen 7-i unterschiedlicher Größe. Jede Jumper-Gruppe 7-i besteht jeweils aus mehreren Jumper-Pins bzw. männlichen Steckverbindungen, die durch eine entsprechende Jumper-Platine der gleichen Größe paarweise kurzgeschlossen werden können. Eine zugehörige Jumper-Platine enthält mehrere weibliche Jumper-Stecker. Alle Jumper-Pin-Paare einer Jumper- Gruppe 7-i werden durch Aufstecken der zugehörigen Jumper- Platine gleichzeitig verbunden und somit paarweise kurzgeschlossen. Fig. 6 shows a preferred embodiment of a bus switching unit 4-i according to the invention. In the embodiment shown in FIG. 6, the bus switching unit 4 contains several jumper groups 7-i of different sizes. Each jumper group 7-i consists of several jumper pins or male connectors, which can be short-circuited in pairs by a corresponding jumper board of the same size. An associated jumper board contains several female jumper plugs. All jumper pin pairs of a jumper group 7-i are connected at the same time by plugging in the associated jumper board and thus short-circuited in pairs.

Durch die Jumper-Gruppe 7-1 können beispielsweise die Leitungen [9:0] des Schaltplatinenbusses 5 entweder auf die Leitungen [9:0] des internen Busses 3a oder auf die Busleitungen [9:0] des internen Busses 3b geschaltet werden. The jumper group 7-1 can, for example, switch the lines [9: 0] of the circuit board bus 5 either to the lines [9: 0] of the internal bus 3 a or to the bus lines [9: 0] of the internal bus 3 b ,

In gleicher Weise können die nächsten zehn Leitungen [19:10] des Schaltplatinenbusses 5 durch die Jumper-Gruppe 7-2 entweder an die Leitungen [9:0] des internen Busses 3c oder an die Busleitungen [9:0] des internen Busses 3d geschaltet werden. In the same way, the next ten lines [19:10] of the circuit board bus 5 through the jumper group 7-2 either to the lines [9: 0] of the internal bus 3 c or to the bus lines [9: 0] of the internal bus 3 d can be switched.

Die Schaltergruppen 7-i weisen unterschiedliche Größen bzw. eine unterschiedliche Anzahl von Jumper-Pins auf. Bei dem in Fig. 6 dargestellten Beispiel weisen die Jumper-Gruppen 7-i eine Größe von 10, 20, 50 bzw. 100 usw. Anschlusspins auf. Die Anzahl von Jumper-Gruppen 7-i mit gleicher Größe bzw. Anzahl von Jumper-Pins hängt von der Anzahl der internen Busse 3-i ab. Je höher die Anzahl der internen Busse 3-i, desto mehr Jumper-Gruppen 7-i sind mit gleicher Anschlusspinzahl in der Bus-Schalteinheit 4-i vorgesehen. The switch groups 7-i have different sizes or a different number of jumper pins. In the example shown in FIG. 6, the jumper groups 7-i have a size of 10, 20, 50 or 100 etc. connection pins. The number of jumper groups 7-i of the same size or number of jumper pins depends on the number of internal buses 3-i. The higher the number of internal buses 3-i, the more jumper groups 7-i with the same number of connection pins are provided in the bus switching unit 4-i.

Die Bus-Schalteinheiten 4-i der FPGA-Einheit 1 sind durch Aufstecken der Jumper-Platinen auf die Jumper-Pins manuell konfigurierbar. Werden beispielsweise zur Nachbildung des ASIC-Designentwurfs durch die FPGA-Schaltungsplatine 60 Busleitungen auf einem externen Schaltungsplatinenbus 5-i benötigt, die mit der FPGA-Logik 2 einer FPGA-Einheit auf der Schaltungsplatine zu verbinden sind, wird die Gruppe von 60 Busleitungen des externen Schaltungsplatinenbusses 5-i der FPGA-Schaltungsplatine beispielsweise in eine Gruppe von zehn Leitungen und in eine Gruppe von 50 Leitungen unterteilt. Die Gruppe der ersten zehn Leitungen des externen Busses 5 können entweder an die Jumper-Gruppe 7-1 oder an die Jumper-Gruppe 7-2 angeschlossen werden. Werden beispielsweise die ersten zehn Leitungen des externen Busses an die Jumper-Gruppe 7-1 angeschlossen, kann durch Aufstecken der Jumper-Platine entweder eine Durchschaltung an den internen Bus 3a oder an den internen Bus 3b erfolgen. Alternativ können die ersten zehn Leitungen des externen Busses anstatt an die erste Jumper- Gruppe 7-1 an die zweite Jumper-Gruppe 7-2 angeschlossen werden und es kann ein Durchschalten an die ersten zehn Leitungen des Busses 3c oder an die ersten zehn Leitungen des Busses 3d erfolgen. The bus switching units 4-i of the FPGA unit 1 can be configured manually by plugging the jumper boards onto the jumper pins. If, for example, 60 bus lines on an external circuit board bus 5-i, which are to be connected to the FPGA logic 2 of an FPGA unit on the circuit board, are required to replicate the ASIC design by the FPGA circuit board, the group of 60 bus lines becomes the external one Circuit board bus 5-i of the FPGA circuit board, for example, divided into a group of ten lines and a group of 50 lines. The group of the first ten lines of the external bus 5 can be connected either to the jumper group 7-1 or to the jumper group 7-2 . If, for example, the first ten lines of the external bus are connected to jumper group 7-1 , you can either connect to internal bus 3 a or to internal bus 3 b by plugging in the jumper board. Alternatively, the first ten lines may instead of the external bus to the first jumper to the second group 7-1 jumper group are connected 7-2 and may be a through-connection to the first ten lines of the bus 3 c or the first ten lines the bus 3 d.

Die übrigen fünfzig Leitungen der gewünschten 60 Bit breiten Verbindung des externen Busses 5-i mit der internen FPGA- Logik 2 können bei dem in Fig. 6 dargestellten Beispiel über die Busleitungen [109:60] des externen Busses 5-i an die Jumper-Gruppe 7-5 oder alternativ über die Busleitungen [159:110] des externen Busses 5 an die Jumper-Gruppe 7-6 der Bus-Schalteinheit 4-i geführt werden. Werden die Busleitungen [109:60] des externen Busses 5-i verwendet, kann durch Aufstecken einer entsprechenden Jumper-Platine alternativ eine Verbindung mit den Bitleitungen [90:30] des internen Busses 3a oder mit den Bitleitungen [79:30] des internen Busses 3d hergestellt werden. The remaining fifty lines of the desired 60-bit wide connection of the external bus 5-i to the internal FPGA logic 2 can in the example shown in FIG. 6 be connected to the jumpers via the bus lines [109: 60] of the external bus 5-i. Group 7-5 or alternatively via the bus lines [159: 110] of the external bus 5 to the jumper group 7-6 of the bus switching unit 4-i. If the bus lines [109: 60] of the external bus 5-i are used, a connection with the bit lines [90:30] of the internal bus 3 a or with the bit lines [79:30] of the internal bus 3 d are manufactured.

Die Bus-Schalteinheiten 4-1, 4-2, 4-3, 4-4 werden nacheinander durch Aufstecken der Jumper-Platinen konfiguriert. Dabei darf jede Busleitung eines internen Busses 3-i nur einmal in eine entsprechende Busleitung eines externen Schaltungsplatinenbusses 5-i geführt werden. Die Konfiguration erfolgt dabei vorzugsweise derart, dass die Innenbusleitungen möglichst kurz sind. Die Busleitungen des internen Busses 3a werden beispielsweise vorzugsweise über die Bus-Schalteinheit 4-1 mit dem externen Schaltungsplatinenbus 5-1 durch Aufstecken von entsprechenden Jumper-Platinen kurzgeschlossen, während ein Verbinden der Busleitungen des internen Busses 3a mit dem weiter entfernten Bus 5-3 über die Bus-Schalteinheit 4-3 nur im Bedarfsfall erfolgt. The bus switching units 4-1 , 4-2 , 4-3 , 4-4 are configured one after the other by plugging in the jumper boards. Each bus line of an internal bus 3-i may only be routed once into a corresponding bus line of an external circuit board bus 5-i. The configuration is preferably carried out in such a way that the inner bus lines are as short as possible. The bus lines of the internal bus 3 a for example, are preferably short-circuited via the bus switching unit 4-1 with the external Schaltungsplatinenbus 5-1 by plugging of the corresponding jumper boards, while a connection of the bus lines of the internal bus 3 a with the more distant bus 5 -3 via the bus switching unit 4-3 only if necessary.

Durch die konfigurierbaren Bus-Schalteinheiten 4-i, die zwischen die FPGA-Logik 2 und den externen Schaltplatinenbussen 5-i vorgesehen sind, ist es möglich, eine virtuelle FPGA- Einheit 1 zu schaffen, die bei dem dargestellten Beispiel 2.400 Anschlüsse aufweist. Jede Bus-Schalteinheit ist mit einem externen Schaltplatinenbus 5-i mit einer Busbreite von 600 Bit verbunden. Die FPGA-Logik 2, die in einem herkömmlichen Chipgehäuse untergebracht ist, weist bei der in den Fig. 5, 6 dargestellten Ausführungsform 1.200 Anschlusspins auf, die über vier interne Busse 3a-3d mit jeweils 300 Busleitungen an die vier Bus-Schalteinheiten 4-i angeschlossen sind. Die Bus-Schalteinheiten 4-i der FPGA-Einheit 1 ermöglichen eine Umsetzung der internen Busse 3-i mit der geringen Busbreite von beispielsweise 300 Bit auf externe Schaltungsplatinenbusse 5-i mit einer hohen Bitbreite mit beispielsweise 600 Bit. Die Schaltplatinenbusse B einer FPGA- Schaltplatine, wie sie beispielsweise in Fig. 2 dargestellt ist, können bei Einsatz von FPGA-Einheiten 1 gemäß Fig. 5 über Schaltplatinenbusse, die eine Bitbreite von 600 Bitleitungen aufweisen, miteinander verbunden werden. Die hohen Busbreiten der Verbindungsbusse bzw. Schaltungsplatinenbusse 5-i zwischen den FPGA-Einheiten 1 ermöglicht eine hohe Flexibilität der hergestellten FPGA-Schaltplatine. Die erfindungsgemäße Schaltungsplatine ist daher zum Testen von unterschiedlichen ASIC-Designs geeignet bzw. sie kann nach ihrer Herstellung für eine bestimmte ASIC-Schaltung auch für weitere ASIC-Prototypen die hohe Bitbreiten für die Verbindungsbusse benötigen, eingesetzt werden. Durch die Wiederverwendbarkeit der erfindungsgemäßen FPGA-Schaltungsplatine zur Prototypenentwicklung sind entsprechende Kosten- und Zeitersparnisse möglich. Durch die FPGA-Schaltungsplatine gemäß der Erfindung entstehen keine Einbußen hinsichtlich der Betriebsfrequenz. Durch die Verwendung der erfindungsgemäßen FPGA- Schaltungsplatine ist kein PIN-Multiplexing für die Herstellung der FPGA-Zwischenverbindungen erforderlich, so dass die Betriebsfrequenz nicht beeinflusst wird. Die Standard- Architektur ohne PIN-Multiplexing kann darüber hinaus besser in einem Prototyping-Design-Flow integriert werden und führt zu kürzeren Iterationszyklen. Die FPGA-spezifischen Synthese- Tools können besser genutzt werden. Durch die erfindungsgemäße flexible Verbindungsarchitektur ist es möglich, die erfindungsgemäße FPGA-Schaltplatine durch die konfigurierbaren Bus-Schalteinheiten an die Design-spezifischen Anforderungen anzupassen. Durch die hierarchisch abgestuften Breiten der Verbindungsplatinen ist eine sehr fein granulare Dimensionierung der einzelnen Platinen-Verbindungsbusse möglich, ohne dass die Notwendigkeit besteht, jede Busleitung einzeln schalten zu müssen. Hierdurch wird der Realisierungsaufwand reduziert. Bezugszeichenlisten 1 FPGA-Einheit
2 FPGA-Logik
3 interne Busse
4 Bus-Schalteinheit
5 externer Schaltungsplatinenbus
7 Jumper-Gruppen
The configurable bus switching units 4-i, which are provided between the FPGA logic 2 and the external circuit board buses 5-i, make it possible to create a virtual FPGA unit 1 which, in the example shown, has 2,400 connections. Each bus switching unit is connected to an external circuit board bus 5-i with a bus width of 600 bits. In the embodiment shown in FIGS. 5, 6, the FPGA logic 2 , which is accommodated in a conventional chip housing, has 1,200 connection pins which are connected to the four bus switching units via four internal buses 3 a - 3 d, each with 300 bus lines 4-i are connected. The bus switching units 4-i of the FPGA unit 1 enable the internal buses 3-i with the small bus width of 300 bits, for example, to be converted to external circuit board buses 5-i with a high bit width, for example 600 bits. The circuit board buses B of an FPGA circuit board, as is shown, for example, in FIG. 2, can be connected to one another using circuit board buses, which have a bit width of 600 bit lines, when FPGA units 1 according to FIG. 5 are used. The large bus widths of the connection buses or circuit board buses 5-i between the FPGA units 1 allow a high flexibility of the FPGA circuit board produced. The circuit board according to the invention is therefore suitable for testing different ASIC designs or, after its manufacture for a specific ASIC circuit, it can also be used for other ASIC prototypes which require high bit widths for the connecting buses. Due to the reusability of the FPGA circuit board according to the invention for prototype development, corresponding cost and time savings are possible. The FPGA circuit board according to the invention has no losses in terms of the operating frequency. By using the FPGA circuit board according to the invention, no PIN multiplexing is required for the establishment of the FPGA interconnections, so that the operating frequency is not influenced. The standard architecture without PIN multiplexing can also be better integrated into a prototyping design flow and leads to shorter iteration cycles. The FPGA-specific synthesis tools can be used better. The flexible connection architecture according to the invention makes it possible to adapt the FPGA circuit board according to the invention to the design-specific requirements by means of the configurable bus switching units. Due to the hierarchically graded widths of the connection boards, a very fine granular dimensioning of the individual board connection buses is possible without the need to switch each bus line individually. This reduces the implementation effort. Lists of reference numerals 1 FPGA unit
2 FPGA logic
3 internal buses
4 bus switching unit
5 external circuit board bus
7 jumper groups

Claims (7)

1. FPGA-Schaltungsplatine zum Testen von Anwenderschaltungen mit mehreren auf der Schaltungsplatine angeordneten FPGA- Einheiten (1), die über Schaltungsplatinen-Busse (5) miteinander verbunden sind dadurch gekennzeichnet,
dass jede FPGA-Einheit (1) eine in einem Chipgehäuse integrierte FPGA-Logik (2) aufweist,
wobei die FPGA-Logik (2) über interne Busse (3), die eine niedrige Bitbreite aufweisen, an mehrere konfigurierbare Bus- Schalteinheiten (4) zum Verbinden mit den externen Schaltungsplatinen-Bussen (5), die eine hohe Bitbreite aufweisen, angeschlossen ist. 1. FPGA circuit board for testing user circuits with a plurality of FPGA units ( 1 ) arranged on the circuit board and connected to one another via circuit board buses ( 5 ), characterized in that
that each FPGA unit ( 1 ) has FPGA logic ( 2 ) integrated in a chip housing,
the FPGA logic ( 2 ) being connected via internal buses ( 3 ) which have a low bit width to a plurality of configurable bus switching units ( 4 ) for connection to the external circuit board buses ( 5 ) which have a high bit width , 2. FPGA-Schaltungsplatine nach Anspruch 1, dadurch gekennzeichnet, dass jede konfigurierbare Bus-Schalteinheit (4) zum Verbinden aller internen Busse (3) mit einem externen Schaltungsplatinenbus (5) vorgesehen ist. 2. FPGA circuit board according to claim 1, characterized in that each configurable bus switching unit ( 4 ) is provided for connecting all internal buses ( 3 ) to an external circuit board bus ( 5 ). 3. FPGA-Schaltungsplatine nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass jede konfigurierbare Bus-Schalteinheit (4) mehrere Schaltgruppen (7) unterschiedlicher Größen aufweist, durch die jeweils Busleitungen eines externen Schaltungsplatinebusses (5) mit Busleitungen von internen Bussen (3) über Schalter verbindbar sind. 3. FPGA circuit board according to claim 1 or 2, characterized in that each configurable bus switching unit ( 4 ) has a plurality of switching groups ( 7 ) of different sizes, through the respective bus lines of an external circuit board bus ( 5 ) with bus lines from internal buses ( 3 ) are connectable via switches. 4. FPGA-Schaltungsplatine nach Anspruch 3, dadurch gekennzeichnet, dass die Schalter aus manuell betätigbaren Steckverbindern bestehen. 4. FPGA circuit board according to claim 3, characterized, that the switches are made of manually operated connectors consist. 5. FPGA-Schaltungsplatine nach Anspruch 3, dadurch gekennzeichnet, dass die Schalter aus elektrischen Schaltelementen bestehen. 5. FPGA circuit board according to claim 3, characterized, that the switches consist of electrical switching elements. 6. FPGA-Schaltungsplatine nach einen der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die FPGA-Schaltungsplatine an ein Testgerät anschließbar ist, das an die FPGA-Schaltungsplatine Stimulationsdaten zum Testen der Funktionsfähigkeit der durch die FPGA- Schaltungsplatine implementierten Anwenderschaltung anlegt. 6. FPGA circuit board according to one of the preceding Expectations, characterized, that the FPGA circuit board can be connected to a test device is the stimulation data to the FPGA circuit board Testing the functionality of the FPGA Circuit board implemented user circuit creates. 7. FPGA-Schaltungsplatine nach einen der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Schaltungsplatine kaskadierbar ist, wobei die Board- zu Board-Verbindungen über Steckerleisten realisiert werden, die mit den Platinen-Busverbindungen komplett oder teilweise verbunden sind. 7. FPGA circuit board according to one of the preceding Expectations, characterized, that the circuit board can be cascaded, the board for board connections can be realized via plug strips, those with the board bus connections completely or partially are connected.
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CN100341286C (en) * 2004-02-21 2007-10-03 华为技术有限公司 Method and device for implementing central office artificial testing in service single board

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