DE10217870A1

DE10217870A1 - Non-volatile memory and method for reading the same

Info

Publication number: DE10217870A1
Application number: DE2002117870
Authority: DE
Inventors: Uwe Weder; Matthias Von Daak; Thomas Piorek
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-04-22
Filing date: 2002-04-22
Publication date: 2003-11-13
Anticipated expiration: 2022-04-23
Also published as: TW200402736A; WO2003090232A1; DE10217870B4

Abstract

Die Erfindung betrifft einen nichtflüchtigen Speicher mit zumindest einer Speicherzelle (SZ), die mittels Wort-, Bit- und Source-Leitungen zum Beschreiben, Auslesen und Löschen ansprechbar ist, und mit zumindest einer Auswerteeinrichtung (AW), die mit der Speicherzelle (SZ) gekoppelt ist und beim Anlegen einer Lesespannung an die Begleitung durch Detektion des durch die Speicherzelle (SZ) fließenden Stromes den Inhalt der Speicherzelle (SZ) auswertet. Erfindungsgemäß ist vorgesehen, die Auswerteeinrichtung (AW) mit einer Vorrichtung (SE) zu versehen, durch die das Auslesen der Speicherzelle in zwei Schritten erfolgt, so daß die Lesespannung nur während des Lesevorganges anliegt.The invention relates to a non-volatile memory with at least one memory cell (SZ) which can be addressed by means of word, bit and source lines for writing, reading and erasing, and with at least one evaluation device (AW) which is connected to the memory cell (SZ) is coupled and evaluates the content of the memory cell (SZ) when a reading voltage is applied to the accompaniment by detecting the current flowing through the memory cell (SZ). According to the invention, the evaluation device (AW) is provided with a device (SE) by means of which the memory cell is read out in two steps, so that the read voltage is only present during the read process.

Description

Die vorliegende Erfindung betrifft einen nichtflüchtigen Speicher mit zumindest einer Speicherzelle, die mittels Wort-, Bit- und Source-Leitungen zum Beschreiben, Auslesen und Löschen ansprechbar ist und mit zumindest einer Auswerteeinrichtung, die mit der Speicherzelle gekoppelt ist und beim Anlegen einer Lesespannung an die Bitleitung durch Detektion des durch die Speicherzelle fließenden Stromes den Inhalt der Speicherzelle auswertet. Die Erfindung betrifft ferner ein Verfahren zum Auslesen dieses nichtflüchtigen Speichers. The present invention relates to a non-volatile Memory with at least one memory cell, which means Word, bit and source lines for writing, reading out and delete is responsive and with at least one Evaluation device, which is coupled to the memory cell and at Applying a read voltage to the bit line by detection of the current flowing through the memory cell the content of the Evaluates memory cell. The invention further relates to a Method for reading out this non-volatile memory.

Nichtflüchtige Speicher und Verfahren zum Betreiben derselben zum Einschreiben, Auslesen und Löschen von Daten sind seit langem bekannt und werden in steigendem Maß verwendet. Non-volatile memories and methods of operating the same for writing, reading and deleting data have been known for a long time and are used increasingly.

Ein herkömmlicher nichtflüchtiger Speicher weist eine Vielzahl von in einem Speicherzellenfeld angeordneten Speicherzellen auf, die mittels jeweiliger Wort-, Bit- und Source- Leitungen ansprechbar sind. Jede Speicherzelle weist einen Auswahltransistor und einen Speichertransistor auf. Der Auswahltransistor ist ein "normaler" Feldeffekttransistor, dessen Wirkungsweise und Funktion bekannt sind und keiner weiteren Erläuterung bedürfen. Der Speichertransistor ist ein floatendes (verbindungsloses) Gate mit einem Tunnelfenster aufweisender Feldeffekttransistor, dessen Wirkungsweise und Funktion auf Grund des weitverbreitenden Einsatzes in Speicherzellen ebenfalls bekannt sind und folglich auch keiner weiteren Erläuterung bedürfen. Vom Auswahltransistor ist der Source-Anschluß mit einer Bitleitung, der Gate-Anschluß mit einer Auswahlleitung und der Drain-Anschluß mit dem Drain- Anschluß des Speichertransistors verbunden. Vom Speichertransistor ist der Source-Anschluß mit einer Source-Leitung, der Steueranschluß mit einer Steuerleitung und der Drain-Anschluß mit dem Drain-Anschluß des Auswahltransistors verbunden. Die Auswahlleitung und die Steuerleitung bilden dabei gemeinsam eine sogenannte Wortleitung. A conventional non-volatile memory has one Variety of arranged in a memory cell array Memory cells, which by means of respective word, bit and source Lines are responsive. Each memory cell has one Selection transistor and a memory transistor. The Selection transistor is a "normal" field effect transistor, whose mode of action and function are known and none need further explanation. The memory transistor is a floating (connectionless) gate with a tunnel window having field effect transistor, its mode of operation and Function due to the widespread use in Memory cells are also known and consequently none need further explanation. The selection transistor is the Source connection with a bit line, the gate connection with a selection line and the drain connection with the drain Connection of the memory transistor connected. from Memory transistor is the source connection with a source line that Control connection with a control line and the drain connection connected to the drain of the selection transistor. The The selection line and the control line form together a so-called word line.

Der Zustand einer Speicherzelle wird durch die Schwellenspannung des Speichertransistors dargestellt. Die Speicherzelle kann dabei zwei unterschiedliche Zustände, nämlich "programmiert" oder "gelöscht", annehmen. Zum Auslesen des Zustandes der Speicherzelle bringt man den Gate-Anschluß des Auswahltransistors auf eine definierte Spannung. Im Falle einer programmierten Speicherzelle fließt ein Drain-Strom im Speichertransistor, im Falle einer gelöschten Speicherzelle ist kein Drain-Strom in der Speicherzelle meßbar. Jeder Lesezugriff auf eine Speicherzelle ist demnach mit einem Stromfluß verbunden. The state of a memory cell is determined by the Threshold voltage of the memory transistor shown. The memory cell can have two different states, namely Accept "programmed" or "deleted". For reading out the status the memory cell brings the gate connection of the Selection transistor to a defined voltage. In case of a programmed memory cell, a drain current flows in the Memory transistor, in the case of an erased memory cell is none Drain current measurable in the memory cell. Any read access on a memory cell is therefore with a current flow connected.

Dieser als Zellstrom bezeichnete Strom bestimmt im Wesentlichen die Lesegeschwindigkeit und gibt somit die notwendige Zugriffszeit vor. Typische Werte liegen derzeit bei ca. 20-30 µA. This current, known as the cell current, determines the Essentially the reading speed and thus gives the necessary Access time before. Typical values are currently around 20-30 µA.

Abhängig von der Bitbreite des Speicherzellenfeldes erhöht sich somit die Stromaufnahme des nichtflüchtigen Speichers im Falle eines Lesezugriffes. Bei einer hohen Bitbreite, z. B. 64 Bit, dominiert der Lesestrom sogar die Gesamtstromaufnahme des nichtflüchtigen Speichers. Increased depending on the bit width of the memory cell array the current consumption of the non-volatile memory in the In case of read access. With a high bit width, e.g. B. 64 bit, the read current even dominates the total current consumption of the non-volatile memory.

Beim sequentiellen Lesen eines Speicherbereiches werden die Lesespannungen an der Speicherzelle so lange gehalten, bis der Wechsel zur nächsten Adresse stattfindet. Dies gilt auch dann, wenn der Lesevorgang bereits vor dem Wechsel zur nächsten Adresse abgeschlossen ist. Die durch den Lesevorgang verursachte Stromaufnahme bleibt in diesem Fall konstant, unabhängig davon, mit welcher Geschwindigkeit jede einzelne Speicherzelle ausgelesen wird. Die Lesespannung ist diejenige Spannung, die an den Steueranschluß des Auswahltransistors angelegt wird. Der Begriff "sequentielles Lesen eines Speicherbereiches" bedeutet, daß mehrere in einer Wortleitung gelegene Speicherzellen nacheinander folgend ausgelesen werden. When reading a memory area sequentially, the Read voltages held at the memory cell until the change to the next address takes place. this is also valid then, if the reading process before switching to next address is complete. The reading process in this case the current consumption caused remains constant, regardless of the speed at which each one Memory cell is read out. The reading voltage is the one Voltage applied to the control terminal of the selection transistor is created. The term "sequential reading of a Memory area "means that several in one word line located memory cells are read out in succession.

Insbesondere im Bereich der Chipkarten, bei denen die Energie- und Datenübertragung häufig kontaktlos erfolgt, gibt es Anwendungsfälle, in denen die Stromaufnahme strikt begrenzt ist. Um die Stromaufnahme auf einen maximalen Wert zu begrenzen, wird gezielt die Taktfrequenz verringert. Da die bei einem Lesevorgang hervorgerufene Stromaufnahme bei den bisherigen Ausleseverfahren gegenüber der Taktfrequenz jedoch nicht variiert, der durch den Lesevorgang hervorgerufene Strom jedoch einen erheblichen Anteil der gesamten Stromaufnahme darstellt, ist dieses Verfahren für den Bereich der Kontaktlos- Chipkarten nicht tauglich. Especially in the field of chip cards, where the There is often energy and data transmission without contact Use cases where the power consumption is strictly limited is. In order to increase the current consumption to a maximum value limit, the clock frequency is specifically reduced. Since the at a reading process caused current consumption at the However, previous readout processes have not compared to the clock frequency varies, the current caused by the reading process however, a significant proportion of the total power consumption represents this method for the area of contactless Chip cards not suitable.

Die Aufgabe der vorliegenden Erfindung besteht deshalb darin, einen nichtflüchtigen Speicher sowie ein Verfahren zum Auslesen desselben anzugeben, welcher bei einem Lesevorgang eine verringerte Stromaufnahme aufweist. The object of the present invention is therefore to a non-volatile memory and a method for Reading out the same to indicate which one during a reading process has reduced power consumption.

Diese Aufgabe wird durch einen nichtflüchtigen Speicher mit den Merkmalen des Anspruches 1 gelöst. Das Verfahren zum Auslesen des nichtflüchtigen Speichers ist im Patentanspruch 10 wiedergegeben. Vorteilhafte Ausgestaltungen ergeben sich jeweils aus den abhängigen Ansprüchen. This task is accomplished with a non-volatile memory solved the features of claim 1. The procedure for Reading the non-volatile memory is in claim 10 played. Advantageous configurations result each from the dependent claims.

Bei dem erfindungsgemäßen nichtflüchtigen Speicher erfolgt das Auslesen einer Speicherzelle in zwei Phasen. In einer ersten Phase, der sogenannten Vorladephase, ist die Speicherzelle noch nicht selektiert, während der die Bitleitung durch eine Auswertevorrichtung bis auf die Lesespannung aufgeladen wird. In einer zweiten Phase, der sogenannten Lesephase, wird dann die auszulesende Speicherzelle selektiert, so daß die Auswerteeinrichtung den in der Speicherzelle gespeicherten Inhalt durch Erfassen des Lesestromes auslesen kann. Unmittelbar nach dem Auslesen des Inhaltes wird die Auswerteeinrichtung deaktiviert. In the non-volatile memory according to the invention reading a memory cell in two phases. In a The first phase, the so-called precharge phase, is the Memory cell not yet selected during which the bit line passes through an evaluation device charged up to the reading voltage becomes. In a second phase, the so-called reading phase then the memory cell to be read is selected so that the Evaluation device stored in the memory cell Can read content by detecting the reading current. Immediately after reading the content, the Evaluation device deactivated.

Der Vorteil diese Vorgehens besteht darin, daß die Lesespannung nur genau solange angelegt ist, solange der eigentliche Lesevorgang stattfindet. Damit fließt der Zellstrom nur solange, wie dies zum Auslesen unbedingt notwendig ist. Der Ladungsverbrauch pro Lesezugriff ist somit konstant und minimal. Der erfindungsgemäße nichtflüchtige Speicher eignet sich deshalb insbesondere für den Einsatz in Chipkarten, bei denen die Daten- und Energieübertragung auf kontaktlose Art und Weise erfolgt. The advantage of this approach is that the Reading voltage is only applied for exactly as long as the actual one Reading takes place. So the cell current only flows as long as this is absolutely necessary for reading out. The Charge consumption per read access is therefore constant and minimal. The non-volatile memory according to the invention is suitable therefore especially for use in chip cards where data and energy transmission in a contactless manner and Way is done.

Zur Vermeidung eines falsch ausgelesenen Datums wird während der Vorladephase die Auswerteeinrichtung deaktiviert. Dieses Vorgehen vermeidet, daß ein während der Vorladephase fließender Ladestrom zur Aufladung einer Bitleitungskapazität als Datum der Speicherzelle interpretiert wird. Solange die Speicherzelle während der Vorladephase nicht selektiert ist, fließt auch im Falle einer programmierten Speicherzelle kein statischer Strom, da der Ladestrom nach dem Aufladen der Bitleitungskapazität bis auf "0" abklingt. To avoid an incorrectly read out date, during the precharging phase deactivates the evaluation device. This Procedure avoids that during the precharge phase flowing charging current for charging a bit line capacitance as Date of the memory cell is interpreted. As long as the Memory cell is not selected during the precharge phase, flows even in the case of a programmed memory cell static current because the charging current after charging the Bit line capacity decays to "0".

Weiterhin ist es vorteilhaft, wenn das Deaktivieren der Auswerteeinrichtung unmittelbar nach dem Auslesen, d. h. nach dem Erkennen des programmierten Zustandes, des Inhaltes der Speicherzelle erfolgt. Unter dem Deaktivieren der Auswerteeinrichtung ist hierbei das Auftrennen der elektrischen Verbindung zu der zumindest einen Speicherzelle zu verstehen. Durch das Auftrennen der elektrischen Verbindung wird nämlich weiterhin nach dem Erkennen des programmierten Zustandes das Fließen des Zellstromes verhindert. It is also advantageous if the deactivation of the Evaluation device immediately after reading, d. H. to recognizing the programmed state, the content of the Memory cell is done. Disabling the The evaluation device is the disconnection of the electrical ones Understand connection to the at least one memory cell. By disconnecting the electrical connection continue after recognizing the programmed state Flow of the cell current prevented.

Vorzugsweise erfolgt das Deaktivieren der Auswerteeinrichtung unabhängig von der Zeitdauer des Auslesevorganges. Das Deaktivieren erfolgt vorzugsweise nur dann, wenn die Speicherzelle einen ersten logischen Zustand, z. B. "1" aufweist. Um das Deaktivieren der Auswerteeinrichtung unabhängig von der Zeitdauer des Auslesevorganges machen zu können, wird vorzugsweise das an dem Ausgang der Auswerteeinrichtung anliegende Signal als Steuersignal für die Deaktivierung verwendet. Sobald die Auswerteeinrichtung ermittelt hat, daß die Speicherzelle einen programmierten Zustand aufweist, ist an ihrem Ausgangsanschluß ein entsprechendes Signal abgreifbar. Dieses kann ihrerseits wieder dazu verwendet werden, um die Auswerteeinrichtung zu deaktivieren. Das Deaktivieren erfolgt somit unabhängig davon, wie lange die Zeitdauer von Beginn des Auslesevorganges bis zum Abgreifen des Signals am Ausgangsanschluß ist. The evaluation device is preferably deactivated regardless of the duration of the readout process. The Deactivation is preferably only carried out if the Memory cell has a first logic state, e.g. B. has "1". To do that Deactivate the evaluation device independently of the To be able to do the duration of the readout process preferably that applied to the output of the evaluation device Signal used as a control signal for deactivation. As soon as the evaluation device has determined that the memory cell has a programmed state is on her A corresponding signal can be tapped at the output connection. This can in turn used again to the Deactivate evaluation device. Deactivation takes place regardless of how long the period from the beginning of the Readout process until the signal is tapped at the output connection is.

Vorzugsweise weist die Auswerteeinrichtung einen Sense- Amplifier auf. Die Vorrichtung, durch die das Auslesen der Speicherzelle in zwei Schritten bzw. Phasen erfolgt, ist vorzugsweise zwischen dem Sense-Amplifier und der Speicherzelle verschalten und durch das an dem Ausgangsanschluß anliegende Signal ansteuerbar. Die Vorrichtung kann in einem Schaltelement bestehen, welches als Feldeffekttransistor oder beliebiger anderer Halbleiterschalter ausgebildet sein kann. The evaluation device preferably has a sense Amplifier on. The device by which the reading of the Memory cell is done in two steps or phases preferably between the sense amplifier and the memory cell interconnect and by the connected to the output connection Controllable signal. The device can be in one Switching element exist, which as a field effect transistor or any other semiconductor switch can be formed.

In einer bevorzugten Ausgestaltung der Erfindung ist vorgesehen, daß jeder Bitleitung des nichtflüchtigen Speichers genau eine Auswerteeinrichtung zugeordnet ist. In a preferred embodiment of the invention provided that each bit line of the non-volatile memory be accurate an evaluation device is assigned.

Die Speicherzelle enthält einen Auswahltransistor und einen Speichertransistor, deren Drain-Abschnitte miteinander verbunden sind. Eine Speicherzelle ist dabei zur Speicherung genau eines Datenbits ausgelegt. The memory cell contains a selection transistor and one Memory transistor whose drain sections are connected to each other are connected. A memory cell is for storage exactly one data bit.

Anhand der nachfolgenden Figuren wird die Erfindung näher erläutert. Es zeigen: The invention is illustrated by the following figures explained. Show it:

Fig. 1 ein Ausführungsbeispiel eines erfindungsgemäßen nichtflüchtigen Speichers, Fig. 1 shows an embodiment of a nonvolatile memory according to the invention,

Fig. 2 ein zu Fig. 1 gehöriges Signallaufdiagramm, Fig. 2 is a belonging to FIG. 1, signal propagation diagram,

Fig. 3 ein aus dem Stand der Technik bekannter nichtflüchtiger Speicher und Fig. 3 is a well-known from the prior art non-volatile memory and

Fig. 4 ein zu zu Fig. 3 gehöriges Signallaufdiagramm. FIG. 4 shows a signal run diagram belonging to FIG. 3.

Ein aus dem Stand der Technik bekanntes Verfahren zum Auslesen eines nichtflüchtigen Speichers soll anhand der Fig. 3 und 4 nachfolgend näher erläutert werden. A method known from the prior art for reading out a non-volatile memory will be explained in more detail below with reference to FIGS. 3 and 4.

Fig. 3 zeigt einen nichtflüchtigen Speicher mit einer Speicherzelle und einer Auswertevorrichtung. Die Speicherzelle besteht aus einem Auswahltransistor T1, der in Serie mit einem Speichertransistor T2 verschalten ist. Die Drain- Anschlüsse des Auswahl- und Speichertransistors sind miteinander verbunden. Der Source-Anschluß des Auswahltransistors T1 ist im dargestellten Ausführungsbeispiel mit einem Bezugspotentialanschluß BP verbunden. An einen Steueranschluß ST1 des Auswahltransistors T1 ist ein Steuersignal SGL anlegbar. Der Steueranschluß ST1 ist mit einer (nicht dargestellten) Steuerleitung verbunden und bildet zusammen mit einer mit einem Steueranschluß ST2 des Speichertransistors T2 verbundenen Auswahlleitung die eingangs genannte Wortleitung. Der Source- Anschluß des Speichertransistors T2 ist mit der Auswerteeinrichtung AW, die beispielsweise als sogenannter "Sense Amplifier SA" ausgebildet ist, verbunden. Die Auswerteeinrichtung AW weist einen Ausgangsanschluß AA auf. An diesem ist das aus der Speicherzelle ausgelesene Datensignal später abgreifbar. Ein in Fig. 3 dargestellter Ladungsspeicher C, der zwischen der Speicherzelle und der Auswerteeinrichtung AW und einem Bezugspotential angeschlossen ist, stellt ein parasitäres Bauelement dar. Fig. 3 shows a non-volatile memory having a memory cell and an evaluation device. The memory cell consists of a selection transistor T1, which is connected in series with a memory transistor T2. The drain connections of the selection and storage transistor are connected to one another. The source terminal of the selection transistor T1 is connected to a reference potential terminal BP in the exemplary embodiment shown. A control signal SGL can be applied to a control terminal ST1 of the selection transistor T1. The control connection ST1 is connected to a control line (not shown) and, together with a selection line connected to a control connection ST2 of the memory transistor T2, forms the aforementioned word line. The source connection of the memory transistor T2 is connected to the evaluation device AW, which is designed, for example, as a so-called “sense amplifier SA”. The evaluation device AW has an output connection AA. The data signal read from the memory cell can be tapped at this later. A charge store C shown in FIG. 3, which is connected between the memory cell and the evaluation device AW and a reference potential, represents a parasitic component.

Für die folgenden Erläuterungen wird davon ausgegangen, daß der gelöschte Zustand der Speicherzelle durch einen Zellstrom von 0 µA dargestellt wird, während der programmierte Zustand durch einen Zellstrom von größer 0 µA repräsentiert wird. Ein in der Praxis gebräuchlicher Zellstrom beträgt dabei 30 µA. For the following explanations it is assumed that the erased state of the memory cell by a cell stream of 0 µA is displayed while the programmed state is represented by a cell current greater than 0 µA. On cell current in practice is 30 µA.

Bei dem im Stand der Technik üblichen Auslesevorgang ist die jeweils zu lesende Speicherzelle bis zum nächsten Adreßwechsel ausgewählt. Dies bedeutet, am Steueranschluß ST1 liegt ein erster logischer Zustand, V_SGL = high, an. Beim sequentiellen Lesen über eine Wortleitung bleibt demnach die mit dem Steueranschluß ST1 verbundene Steuerleitung permanent selektiert. In the reading process customary in the prior art, the memory cell to be read in each case is selected until the next change of address. This means that a first logic state, V _SGL = high, is present at the control connection ST1. When reading sequentially via a word line, the control line connected to the control connection ST1 therefore remains permanently selected.

Der Sense-Amplifier SA beaufschlagt während der gesamten Dauer einer Ausleseperiode die Bitleitung mit einer Lesespannung V_BL. Zu Beginn der Ausleseperiode (ZI2 in Fig. 4) fließt ein relativ hoher Ladestrom I_BL bis der als Bitleitungskapazität bezeichnete Ladungsspeicher C auf den Wert der Lesespannung V_BL geladen ist. The sense amplifier SA applies a read voltage V _{BL to} the bit line for the entire duration of a readout period. At the beginning of the readout period (ZI2 in FIG. 4), a relatively high charge current I _{BL flows} until the charge store C, which is referred to as the bit line capacitance, is charged to the value of the read voltage V _BL .

Im Fall einer programmierten Zelle geht der Ladestrom IBL in den Zellstrom über und bleibt bis zum Ende der Ausleseperiode (Ende des Intervalls ZI3) konstant. Da bereits der Ladestrom von dem Sense-Amplifier SA als Zellstrom interpretiert wird, interpretiert der Sense-Amplifier SA das ermittelte Datum während der gesamten Ausleseperiode ZI2, ZI3 als einen ersten logischen Wert, hier "1" oder "high". In the case of a programmed cell, the charging current IBL goes in the cell current and remains until the end of the readout period (End of the interval ZI3) constant. Since the charging current already is interpreted by the sense amplifier SA as a cell current, the sense amplifier SA interprets the determined date during the entire readout period ZI2, ZI3 as a first logical value, here "1" or "high".

Im Falle einer gelöschten Speicherzelle (ZI4, ZI5) klingt der Ladestrom, der zu Beginn der Ausleseperiode (ZI4) zunächst wieder relativ hoch ist bis die Bitleitungskapazität C auf den Wert der Lesespannung geladen ist, schließlich bis auf 0 µA ab. Erst wenn der Ladestrom einen Referenzwert, der in Fig. 4 mit der gestrichelten Linie I_ref bezeichnet ist, unterschreitet, wird von dem Sense-Amplifier SA das korrekte Datum "0" oder "low" erkannt. In the case of a deleted memory cell (ZI4, ZI5), the charging current, which is initially relatively high again at the beginning of the readout period (ZI4) until the bit line capacitance C is charged to the value of the read voltage, finally decays to 0 μA. Only when the charging current falls below a reference value, which is denoted by the dashed line I _ref in FIG. 4, is the correct data “0” or “low” recognized by the sense amplifier SA.

Die Zugriffszeit, also die Zeit vom Beginn der Ausleseperiode bis zum sicheren Erkennen des in der Speicherzelle gespeicherten Datums, wird folglich durch das Auslesen einer gelöschten Speicherzelle bestimmt. The access time, i.e. the time from the start of the readout period until reliable detection of the in the memory cell saved date, is consequently by reading a deleted memory cell determined.

Fig. 1 zeigt einen erfindungsgemäßen nichtflüchtigen Speicher. In Fig. 1 ist lediglich beispielhaft eine einzelne Speicherzelle mit einem Auswahltransistor T1 und einem Speichertransistor T2 dargestellt. Der konstruktive Aufbau entspricht dem aus Fig. 3, so daß an dieser Stelle auf eine weitere Beschreibung verzichtet wird. Der durch die Laststrecken des Auswahltransistors T1 und Speichertransistors T2 gebildete Pfad wird als Bitleitung bezeichnet. Der Source- Anschluß des Speichertransistors T2 ist mit einer Auswerteeinrichtung AW verbunden. Fig. 1 shows a non-volatile memory according to the invention. In Fig. 1, a single memory cell comprising a selection transistor T1 and a storage transistor T2 is shown merely exemplary. The construction corresponds to that of FIG. 3, so that no further description will be given here. The path formed by the load paths of the selection transistor T1 and memory transistor T2 is referred to as the bit line. The source connection of the memory transistor T2 is connected to an evaluation device AW.

Die Auswerteeinrichtung AW weist einen Sense-Amplifier auf, der prinzipiell identisch mit der in Fig. 1 gezeigten Anordnung sein kann. Weiterhin ist ein Schaltelement SE vorgesehen, das zwischen dem Sense-Amplifier SA und dem Source- Anschluß des Speichertransistors T2 gelegen ist. Das Schaltelement SE kann als Halbleiter-Schalter, z. B. als Feldeffekttransistor, ausgebildet sein. The evaluation device AW has a sense amplifier which can in principle be identical to the arrangement shown in FIG. 1. Furthermore, a switching element SE is provided, which is located between the sense amplifier SA and the source terminal of the memory transistor T2. The switching element SE can be used as a semiconductor switch, for. B. as a field effect transistor.

Die Auswerteeinrichtung AW weist einen Ausgangsanschluß AA auf, der mit dem Ausgang des Sense-Amplifiers identisch ist. An dem Ausgangsanschluß AA kann ein Signal DATA abgegriffen werden. Dieses Signal DATA gibt nach dem Auslesen einer Speicherzelle den in ihr gespeicherten Wert wieder. The evaluation device AW has an output connection AA which is identical to the output of the sense amplifier. A signal DATA can be tapped at the output connection AA become. This signal DATA gives after reading one Memory cell the value stored in it again.

Mit dem Ausgangsanschluß AA ist ein Steueranschluß des Schaltelementes SE verbunden. Das an dem Ausgangsanschluß AA anliegende Signal DATA bestimmt somit, ob sich das Schaltelement SE in geschlossenem oder offenem Zustand befindet. With the output connection AA is a control connection of the Switching element SE connected. That at the output terminal AA applied signal DATA thus determines whether the Switching element SE is in the closed or open state.

Zwischen einem Bezugspotentialanschluß BP und einem Knoten zwischen dem Source-Anschluß des Speichertransistors T2 und dem Schaltelement SE ist ein Ladungsspeicher C verschalten, der lediglich ein parasitäres Bauelement darstellt und als Bitleitungs-Kapazität bezeichnet wird. Between a reference potential connection BP and a node between the source of the memory transistor T2 and a charge storage device C is connected to the switching element SE, which is only a parasitic component and as Bit line capacity is called.

Das Auslesen des erfindungsgemäßen nichtflüchtigen Speichers erfolgt in zwei Phasen: Die erste Phase wird als Vorladephase oder Precharge-Phase bezeichnet, die zweite Phase als Lese- oder Sense-Phase. Reading the non-volatile memory according to the invention takes place in two phases: The first phase is called the precharge phase or pre-charge phase, the second phase as the read or sense phase.

In der Vorlade-Phase ist die Speicherzelle noch nicht selektiert. Das an dem Steueranschluß ST1 des Auswahltransistors T1 anliegende Signal SGL weist somit einen ersten Zustand "0" auf. Während der Vorladephase (in Fig. 2 mit ZI2 bezeichnet) lädt der Sense-Amplifier SA die Bitleitung bis auf die Lesespannung V_BL auf. Der Ausgang des Sense-Amplifiers SA ist dabei deaktiviert, so daß an dem Ausgangsanschluß AA kein Signal abgreifbar ist. Durch die Deaktivierung des Sense- Amplifiers wird eine Fehlinterpretation des Ladestroms als Datum der Speicherzelle vermieden. Da die Speicherzelle während der Vorladephase nicht selektiert ist, fließt auch im Falle einer programmierten Speicherzelle kein statischer Strom durch den Sense-Amplifiers. Dies bedeutet, nachdem der Ladungsspeicher C auf die Lesespannung V_BL aufgeladen ist, klingt der Ladestrom I_BL auf den Wert "0" ab. Während der gesamten Zeitdauer der Vorlade-Phase ist das Schaltelement geschlossen, d. h. es besteht eine elektrische Verbindung zischen dem Sense-Amplifier SA und der Speicherzelle. The memory cell is not yet selected in the precharge phase. The signal SGL present at the control connection ST1 of the selection transistor T1 thus has a first state "0". During the precharge phase (designated ZI2 in FIG. 2), the sense amplifier SA charges the bit line up to the read voltage V _BL . The output of the sense amplifier SA is deactivated, so that no signal can be tapped at the output connection AA. By deactivating the sense amplifier, a misinterpretation of the charging current as the date of the memory cell is avoided. Since the memory cell is not selected during the precharge phase, no static current flows through the sense amplifier even in the case of a programmed memory cell. This means that after the charge store C has been charged to the read voltage V _BL , the charge current I _BL decays to the value "0". The switching element is closed during the entire duration of the precharging phase, ie there is an electrical connection between the sense amplifier SA and the memory cell.

In der Lese-Phase wird die Speicherzelle durch Anlegen eines Steuersignals SGL an den Steueranschluß ST1 des Auswahltransistors T1 selektiert. Die Lese-Phase ist in Fig. 2 mit den Zeitintervallen ZI3, ZI5, ZI7 bezeichnet. Im Falle einer gelöschten Zelle (ZI5) bleibt der Zellstrom "0". Im Falle einer programmierten Zelle (ZI3) fließt ein Zellstrom I_BL und der Sense-Amplifier SA liefert das korrekte Datum "1". Dieses Datum ist an dem Ausgangsanschluß AA abgreifbar. In the read phase, the memory cell is selected by applying a control signal SGL to the control terminal ST1 of the selection transistor T1. The read phase is designated in FIG. 2 with the time intervals ZI3, ZI5, ZI7. In the case of a deleted cell (ZI5), the cell current remains "0". In the case of a programmed cell (ZI3), a cell current I _{BL flows} and the sense amplifier SA supplies the correct data "1". This data can be tapped at the output connection AA.

Unmittelbar nach dem Anliegen dieses Datums an dem Ausgangsanschluß AA, also nach dem Erkennen des Zellzustandes, wird der Sense-Amplifier SA durch Öffnen des Schaltelementes SE deaktiviert, d. h. von der Bitleitung getrennt. Das gelesene Datum "1" an dem Ausgangsanschluß AA ist somit direkt der Indikator für den abgeschlossenen Lesevorgang und bewirkt das Abschalten des jeweiligen Sense-Amplifiers SA individuell für jede Bitleitung. Dieser Vorgang ist somit vollständig selbststeuernd und unabhängig von physikalischen Parametern, wie der Bitleitungskapazität, der Temperatur usw. Immediately after the concern of this date on the Output connection AA, that is after the cell state has been recognized the sense amplifier SA by opening the switching element SE deactivated, d. H. separated from the bit line. The read Data "1" at the output connection AA is therefore directly the Indicator for the completed reading process and does so Switching off the respective sense amplifier SA individually for every bit line. This process is therefore complete self-controlling and independent of physical parameters, such as bit line capacity, temperature, etc.

Da das Abschalten unmittelbar nach dem Erkennen des programmierten Zustandes der Speicherzelle erfolgt, wird der Stromfluß durch die Speicherzelle auf die minimal notwendige Zeit begrenzt. Dies ist, wie aus den obigen Ausführungen hervorgeht, unabhängig von der Dauer des Auslesens. Das erfindungsgemäße Vorgehen weist den Vorteil auf, daß der mittlere Stromverbrauch durch die Wahl der Taktfrequenz nunmehr skalierbar ist und auf beliebig kleine Werte reduziert werden kann. Bezugszeichenliste AW Auswerteeinrichtung
SA Sense-Amplifier
T1 Auswahltransistor
T2 Speichertransistor
ST1 Steueranschluß
ST2 Steueranschluß
SE Schaltelement
C (parasitärer) Ladungsspeicher
AA Ausgangsanschluß
IBL Strom
VBL Spannung
DATA Ausgangssignal
SGL Steuersignal
SZ Speicherzelle
BP Bezugspotentialanschluß
Since the switch-off takes place immediately after the programmed state of the memory cell has been recognized, the current flow through the memory cell is limited to the minimum necessary time. As can be seen from the above, this is independent of the duration of the readout. The procedure according to the invention has the advantage that the average power consumption can now be scaled by the choice of the clock frequency and can be reduced to arbitrarily small values. Reference number list AW evaluation device
SA sense amplifier
T1 selection transistor
T2 memory transistor
ST1 control connection
ST2 control connection
SE switching element
C (parasitic) charge storage
AA output connector
IBL electricity
VBL voltage
DATA output signal
SGL control signal
SZ memory cell
BP reference potential connection

Claims

1. Non-volatile memory with at least one memory cell (SZ), which can be addressed by means of word, bit and source lines for writing, reading and erasing, and with at least one evaluation device (AW), which is coupled to the memory cell (SZ) and at Applying a read voltage to the bit line by detecting the current flowing through the memory cell (SZ) evaluates the content of the memory cell (SZ), characterized in that the evaluation device (AW) has a device (SE) through which the reading of the memory cell (SZ ) takes place in two steps, so that the reading voltage is only present during the reading process.

2. Memory according to claim 1, characterized in that the Evaluation device (AW) the time during which the Read voltage is present, controls itself.

3. Memory according to claim 1 or 2, characterized in that the Evaluation device (AW) has an output connection (AA) the one the content of the read memory cell (SZ) corresponding signal can be tapped, and the device (SE) is coupled to the output terminal (AA).

4. Memory according to one of the preceding claims, characterized in that the Evaluation device (AW) has a sense amplifier (SA).

5. Memory according to claim 4, characterized in that the Device (SE) between the sense amplifier (SA) and the Memory cell (SZ) is interconnected and by which on the Output terminal (AA) signal can be controlled.

6. Memory according to one of the preceding claims, characterized in that device (SE) is a switching element.

7. Memory according to one of the preceding claims, characterized in that everyone An evaluation device (SA) is assigned to the bit line.

8. Memory according to one of the preceding claims, characterized in that the Memory cell (SZ) a selection transistor (T1) and one Memory transistor (T2) contains the drain sections are interconnected.

9. Memory according to one of the preceding claims, characterized in that a Memory cell is designed for storing a data bit.

10. A method for reading a non-volatile memory according to one of the preceding claims, in which

in a precharging phase (ZI2, ZI4, ZI6) the bit line is charged up to the read voltage by the evaluation device (AW), the memory cell (SZ) to be read out remaining unselected,

the memory cell (SZ) to be read is selected in a reading phase (ZI1, ZI3, ZI5, ZI7) so that the evaluation device can read out the content stored in the memory cell (SZ),

- The evaluation device (AW) is deactivated after reading the content.

11. The method according to claim 10, characterized in that the Deactivating the evaluation device (AW) during the precharging phase (ZI2, ZI4, ZI6) takes place.

12. The method according to claim 10 or 11, characterized in that the Deactivate the evaluation device (AW) immediately after The content of the memory cell (SZ) is read out.

13. The method according to any one of the preceding claims, characterized in that the Deactivating the evaluation device (AW) independently of the Duration of the reading process takes place.

14. The method according to any one of the preceding claims 10, characterized in that the The evaluation device (AW) is only deactivated if the Memory cell has a first logic state.