DE10208246A1 - Integrated memory has control circuit for driving word and bit lines in initialization mode so that first electrode of storage capacitor in each memory cell adopts defined value - Google Patents

Integrated memory has control circuit for driving word and bit lines in initialization mode so that first electrode of storage capacitor in each memory cell adopts defined value

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Abstract

Memory cells, each with a storage capacitor and selection transistor, word lines for selecting memory cells, bit lines for reading/writing data signals to/from cells connected to a first capacitor electrode via the transistor, with the second capacitor electrode of each cell connected to a plate voltage connection, and a control circuit for driving the lines in an initialization mode so the first electrode adopts a defined value. The device has memory cells (MC1), each with a storage capacitor (SC1) and selection transistor (AT1), word lines (WL1) for selecting memory cells, bit lines (BL1) for reading or writing data signals to/from cells connected to a first capacitor electrode (SE1) via the transistor, whereby the second capacitor electrode (GE1) of each cell is connected to a plate voltage (VPL) connection, and a control circuit (S,I,P1,N1) for driving the lines in an initialization mode so that first electrode adopts a defined value. AN Independent claim is also included for the following: a method of operating an inventive device.

Description

Die vorliegende Erfindung betrifft einen integrierten Speicher mit Speicherzellen, die jeweils einen Speicherkondensator und Auswahltransistor aufweisen, mit Wortleitungen, die mit dem Auswahltransistor einer jeweiligen Speicherzelle verbunden sind, zur Auswahl von Speicherzellen, mit Bitleitungen zum Auslesen oder Schreiben von Datensignalen der Speicherzellen, die über den Auswahltransistor mit einer ersten Elektrode des Speicherkondensators einer jeweiligen Speicherzelle verbunden sind, und bei dem eine zweite Elektrode des Speicherkondensators einer jeweiligen Speicherzelle mit einem Anschluß für eine Plattenspannung verbindbar ist. The present invention relates to an integrated Memory with memory cells, each one Storage capacitor and selection transistor have, with word lines that with the selection transistor of a respective memory cell are connected, for the selection of memory cells, with bit lines for reading or writing data signals from the Memory cells connected to the first via the selection transistor Electrode of the storage capacitor of a respective storage cell are connected, and in which a second electrode of the Storage capacitor of a respective memory cell with one Connection for a plate voltage is connectable.

Integrierte Speicher, insbesondere in Form von DRAMs (Dynamic Random Access Memory), weisen im allgemeinen ein Speicherzellenfeld mit darin angeordneten Speicherzellen auf, in denen eine zu speichernde Information gespeichert wird. Die Information wird in heutigen DRAM-Speicherchips üblicherweise in 1-Transistorzellen gespeichert. Eine derartige Speicherzelle besteht aus einem Auswahltransistor und einem Speicherkondensator, der als Speicherelement dient. Zur Ansteuerung dieser 1-Transistorzellen werden Wortleitungen und Bitleitungen verwendet. Die Wortleitungen, die mit dem Auswahltransistor einer jeweiligen Speicherzelle verbunden sind, dienen zur Auswahl von Speicherzellen. Die Bitleitungen sind über den Auswahltransistor mit einer ersten Elektrode des Speicherkondensators einer jeweiligen Speicherzelle verbunden. Sie dienen zum Auslesen oder Schreiben von Datensignalen der Speicherzellen. Eine zweite Elektrode des Speicherkondensators einer jeweiligen Speicherzelle ist dazu mit einem Anschluß für eine sogenannte Plattenspannung verbindbar. Integrated memories, especially in the form of DRAMs (Dynamic Random Access Memory) Memory cell array with memory cells arranged therein, in which information to be stored is stored. The Information is usually stored in today's DRAM memory chips 1 transistor cells stored. Such a memory cell consists of a selection transistor and a Storage capacitor that serves as a storage element. To control this 1 transistor cells become word lines and bit lines used. The word lines connected to the selection transistor a respective memory cell are used for Selection of memory cells. The bit lines are over the Selection transistor with a first electrode of the Storage capacitor of a respective memory cell connected. You serve for reading or writing data signals from the Memory cells. A second electrode of the storage capacitor each memory cell has a connection for one so-called plate voltage connectable.

Bei heutigen DRAM-Speicherbausteinen werden üblicherweise die chipinternen Spannungen über chipinterne Spannungsgeneratoren zur Verfügung gestellt. Diese internen Spannungsgeneratoren generieren aus von extern bereitgestellten Versorgungsspannungen die chipintern benötigten Spannungen, insbesondere die genannte Plattenspannung. Dabei ist es insbesondere zu Beginn des Betriebs des integrierten Speichers notwendig, daß die internen Spannungen durch die jeweiligen Spannungsgeneratoren allmählich aufgebaut werden. Dies wird üblicherweise in einem Initialisierungsbetrieb des Speichers durchgeführt, zu dessen Beginn die von extern bereitgestellten Versorgungsspannungen angelegt werden. Nach dem Anlegen der von extern bereitgestellten Versorgungsspannungen, beispielsweise in Form einer positiven externen Versorgungsspannung und einer externen Bezugsspannung, wird also in einem Initialisierungsbetrieb insbesondere die Plattenspannung über einen entsprechenden Spannungsgenerator intern aufgebaut. With today's DRAM memory chips, the on-chip voltages via on-chip voltage generators made available. These internal voltage generators generate from externally provided Supply voltages the voltages required within the chip, in particular the called plate tension. It is especially the beginning the operation of the integrated memory necessary that the internal voltages from the respective voltage generators be built up gradually. This is usually done in one Initialization operation of the memory carried out for the Start of the supply voltages provided externally be created. After creating the externally provided supply voltages, for example in the form of a positive external supply voltage and an external Reference voltage, is therefore in an initialization mode especially the plate tension via a corresponding one Voltage generator built internally.

Beim Aufbauen beziehungsweise Hochfahren der Plattenspannung wird durch die kapazitive Kopplung zwischen der ersten Elektrode (sogenannte Speicherelektrode) und der zweiten Elektrode (sogenannte Gegenelektrode) des Speicherkondensators mit dem Anheben der Spannung an der Gegenelektrode, die an der Plattenspannung anliegt, auch die Spannung an der Speicherelektrode des betreffenden Speicherkondensators angehoben, und zwar in etwa auf die Plattenspannung. Damit liegen an den Speicherelektroden der Speicherkondensatoren nach dem Anlegen der externen Versorgungsspannungen Potentialwerte in der Nähe der Plattenspannung an. Das an der Speicherelektrode anliegende Potential wird sehr langsam abgebaut. Dies kann zu Problemen im Betrieb des Speichers führen, insbesondere bei einem nach dem Anlegen der Versorgungsspannungen durchzuführenden Auslesevorgang des Speichers, zum Beispiel mit einem sogenannen RAS Only Precharge. When building up or ramping up the plate tension is due to the capacitive coupling between the first Electrode (so-called storage electrode) and the second Electrode (so-called counter electrode) of the storage capacitor raising the voltage on the counter electrode, which on the Plate voltage is present, also the voltage on the Storage electrode of the storage capacitor concerned raised, approximately on the plate tension. So it's up to Storage electrodes of the storage capacitors after application of the external supply voltages nearby potential values the plate tension. That on the storage electrode potential is reduced very slowly. This can be too Problems in the operation of the memory cause, in particular one after applying the supply voltages Readout of the memory to be carried out, for example with a so-called RAS Only Precharge.

In einem solchen Falle wird ein Potential an die Wortleitung angelegt und der Zellinhalt über einen Leseverstärker bewertet und verstärkt. Tendiert der Leseverstärker dazu, den Zelleninhalt, der nach dem Hochfahren etwa die Plattenspannung beträgt, zu einer "1" zu bewerten, das heißt zum vollen Signalhub (voller Signalhub entspricht zweifacher Plattenspannung), dann wird beim sogenannten RAS Only Refresh dieser volle Signalhub in die Speicherzellen zurückgeschrieben. Dabei koppelt die Gegenelektrode des Kondensators mit und die Spannung der Gegenelekrode wird (lokal) erhöht. Wird in diesem Zustand, das heißt gleich nach einem RAS Only Refresh, die Zelle erneut mit einer "1" beschrieben, so erniedrigt sich der Zellinhalt durch das allmähliche Relaxieren der Spannung der Gegenelektrode zur ursprünglichen Plattenspannung und der Zellinhalt kann damit nicht mehr korrekt bewertet werden. In such a case, a potential is applied to the word line and the cell content via a sense amplifier evaluated and reinforced. If the sense amplifier tends to the Cell content, which is about the plate voltage after startup is to be rated at a "1", that is to say the full Signal swing (full signal swing corresponds to two Plate voltage), then the so-called RAS Only Refresh full signal swing written back into the memory cells. The counter electrode of the capacitor couples with the Voltage of the counter electrode is increased (locally). Is in this state, i.e. immediately after a RAS only refresh, the cell again described with a "1", so lowered the cell contents change by gradually relaxing the Voltage of the counter electrode to the original one Plate tension and the cell content can no longer be correct be rated.

Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Speicher der eingangs genannten Art anzugeben, der nach einem Initialisierungsbetrieb weitgehend zuverlässig betreibbar ist. The object of the present invention is a to specify integrated memory of the type mentioned at the outset largely reliable after an initialization operation is operable.

Weiterhin ist es Aufgabe der vorliegenden Erfindung, ein Verfahren zum Betrieb eines integrierten Speichers der eingangs genannten Art anzugeben, das dazu geeignet ist, daß der Speicher nach einem Initialisierungsbetrieb weitgehend zuverlässig betreibbar ist. Furthermore, it is an object of the present invention Method for operating an integrated memory at the beginning Specify the type mentioned, which is suitable that the Memory largely after an initialization operation is reliably operable.

Die Aufgabe betreffend den integrierten Speicher wird gelöst durch einen integrierten Speicher gemäß Patentanspruch 1. Die Aufgabe betreffend das Verfahren wird gelöst durch ein Verfahren zum Betrieb eines integrierten Speichers gemäß Patentanspruch 6. The task regarding the integrated memory is solved by an integrated memory according to claim 1. Die Task regarding the procedure is solved by a Method for operating an integrated memory according to Claim 6.

Gemäß der Erfindung ist bei einem integrierten Speicher der eingangs genannten Art eine Steuerschaltung vorgesehen, durch die die Wortleitungen und Bitleitungen in einem Initialisierungsbetrieb des Speichers derart ansteuerbar sind, daß die erste Elektrode (Speicherelektrode) des Speicherkondensators einer jeweiligen Speicherzelle einen definierten Spannungswert annimmt. Dadurch werden die Speicherkondensatoren der jeweiligen Speicherzellen schon während des Aufbaus der chipinternen Spannungen nach dem Anlegen der externen Versorgungsspannungen in einem Initialisierungsbetrieb in einen definierten Zustand gebracht. Die erste Elektrode des Speicherkondensators einer jeweiligen Speicherzelle nimmt vorzugsweise den definierten Spannungswert an, solange bis die Zielwerte der chipinternen Spannungen, insbesondere der Zielwert der Plattenspannung, erreicht werden. Die Verbindung der Speicherelektrode des Speicherkondensators einer jeweiligen Speicherzelle mit einem definierten Spannungswert stellt sicher, daß die Speicherzellen auch nach dem Anschalten des Speichers (Anlegen der externen Versorgungsspannungen) einen definierten Potentialwert, beispielsweise 0 V enthalten. According to the invention in an integrated memory provided a control circuit provided by which are the word lines and bit lines in one Initialization operation of the memory can be controlled such that the first electrode (storage electrode) of the storage capacitor a defined one for each memory cell Voltage value. As a result, the storage capacitors of the respective memory cells already during the construction of the Chip-internal voltages after the external Supply voltages in an initialization operation in one brought defined state. The first electrode of the Storage capacitor of a respective memory cell takes preferably the defined voltage value until the Target values of the on-chip voltages, in particular the target value of the Plate tension. The connection of the Storage electrode of the storage capacitor of a respective Memory cell with a defined voltage value ensures that the memory cells even after turning on the memory (Applying the external supply voltages) one defined potential value, for example 0 V included.

In einer Ausführungsform der Erfindung wird die erste Elektrode des Speicherkondensators einer jeweiligen Speicherzelle mit oder unmittelbar nach dem Anlegen einer externen Spannungsversorgung an den Speicher mit einem Anschluß für eine externe Versorgungsspannung des Speichers kurzgeschlossen. Die Wortleitungen und Bitleitungen des Speichers werden dazu von der Steuerschaltung entsprechend angesteuert. Insbesondere wird die Steuerschaltung derart betrieben, daß die Wortleitungen an einer positiven externen Versorgungsspannung, beispielsweise VEXT = 3,3 V, und die Bitleitungen an einer externen Bezugsspannung, beispielsweise VSS = 0 V, anliegen. Dadurch wird der jeweilige Auswahltransistor geöffnet, und die jeweilige Speicherelektrode liegt an der externen Bezugsspannung VSS an. Damit erhält man in vorteilhafter Weise einen definierten Ausgangszustand der Speicherkondensatoren für den weiteren Betrieb, der sich dem Initialisierungsbetrieb des Speichers anschließt. In one embodiment of the invention, the first Electrode of the storage capacitor of a respective storage cell with or immediately after creating an external one Power supply to the memory with a connection for one External supply voltage of the memory short-circuited. The word lines and bit lines of the memory become this controlled accordingly by the control circuit. In particular, the control circuit is operated such that the Word lines on a positive external supply voltage, for example VEXT = 3.3 V, and the bit lines on one external reference voltage, for example VSS = 0 V, are present. This opens the respective selection transistor, and the the respective storage electrode lies on the external one Reference voltage VSS on. This gives you an advantageous defined initial state of the storage capacitors for the further operation, which is the initialization operation of the Storage connects.

Weitere vorteilhafte Aus- und Weiterbildungen der Erfindung sind in Unteransprüchen angegeben. Further advantageous developments and developments of the invention are specified in subclaims.

Die Erfindung wird im folgenden anhand der in der Zeichnung dargestellten Figuren, die Ausführungsbeispiele der vorliegenden Erfindung darstellen, näher erläutert. Es zeigen The invention is described below with reference to the drawing illustrated figures, the embodiments of the represent the present invention, explained in more detail. Show it

Fig. 1 ein Ausführungsbeispiel eines integrierten Speichers gemäß der Erfindung, Fig. 1 shows an embodiment of an integrated memory in accordance with the invention,

Fig. 2 ein Signalablaufdiagramm für einen Speicher gemäß Fig. 1. FIG. 2 shows a signal flow diagram for a memory according to FIG. 1.

In Fig. 1 ist exemplarisch und stark vereinfacht ein Ausführungsbeispiel eines integrierten Speichers gemäß der Erfindung gezeigt. Der Speicher gemäß Fig. 1 weist ein Speicherzellenfeld SF auf, in dem eine Vielzahl von Speicherzellen angeordnet ist, die jeweils einen Speicherkondensator und einen Auswahltransistor aufweisen (1-Transistorzelle). In Fig. 1 ist dabei der Übersichtlichkeit halber nur eine Speicherzelle MC1 dargestellt, die einen Speicherkondensator SC1 und einen Auswahltransistor AT1 aufweist. In Fig. 1 of the invention is exemplary, and simplified, an embodiment of an integrated memory in accordance with shown. The memory shown in FIG. 1 has a memory cell array SF, is arranged in which a plurality of memory cells (1-transistor cell) each having a storage capacitor and a selection transistor. For the sake of clarity, only one memory cell MC1 is shown in FIG. 1, which has a storage capacitor SC1 and a selection transistor AT1.

Weiterhin sind in dem Speicherzellenfeld SF mehrere Wortleitungen und Bitleitungen angeordnet, wobei in Fig. 1 wiederum der Übersichtlichkeit halber nur eine Wortleitung WL1 und eine Bitleitung BL1 dargestellt sind. Die Wortleitungen sind mit dem Auswahltransistor einer jeweiligen Speicherzelle verbunden. Im Beispiel nach Fig. 1 ist die Wortleitung WL1 mit dem Auswahltransistor AT1 der Speicherzelle MC1 verbunden. Die Wortleitungen dienen zur Auswahl der jeweils angeschlossenen Speicherzellen. Die Bitleitungen sind über den Auswahltransistor mit einer ersten Elektrode des Speicherkondensators einer jeweiligen Speicherzelle verbunden. Im Beispiel gemäß Fig. 1 ist die Bitleitung BL1 über den Auswahltransistor AT1 mit der ersten Elektrode SE1 des Speicherkondensators SC1 der Speicherzelle MC1 verbunden. Die erste Elektrode SE1 des Speicherkondensators SC1 entspricht der sogenannten Speicherelektrode. Die zweite Elektrode GE1 des Speicherkondensators SC1, die sogenannte Gegenelektrode, ist mit einem Anschluß für eine Plattenspannung VPL verbindbar. Furthermore, a plurality of word lines and bit lines are arranged in the memory cell field SF, only one word line WL1 and one bit line BL1 being shown in FIG. 1 for the sake of clarity. The word lines are connected to the selection transistor of a respective memory cell. In the example according to FIG. 1, the word line WL1 is connected to the selection transistor AT1 of the memory cell MC1. The word lines are used to select the connected memory cells. The bit lines are connected to a first electrode of the storage capacitor of a respective memory cell via the selection transistor. In the example according to FIG. 1, the bit line BL1 is connected via the selection transistor AT1 to the first electrode SE1 of the storage capacitor SC1 of the memory cell MC1. The first electrode SE1 of the storage capacitor SC1 corresponds to the so-called storage electrode. The second electrode GE1 of the storage capacitor SC1, the so-called counter electrode, can be connected to a connection for a plate voltage VPL.

Die Wortleitung WL1 ist über einen PFET-Transistor P1 mit einem Anschluß für eine positive externe Versorgungsspannung VEXT verbunden. Die Bitleitung BL1 ist über einen NFET- Transistor N1 mit einem Anschluß für die externe Bezugsspannung VSS verbunden. Der Steueranschluß des Transistors P1 ist mit einer Steuerschaltung S verbunden, der Steueranschluß des Transistors N1 ist über einen Inverter I mit der Steuerschaltung S verbunden. Weitere Ansteuerungsschaltungen der Wortleitung WL1 und Bitleitung BL1, insbesondere ein Wortleitungsdecoder beziehungsweise Bitleitungsdecoder oder ein Schreib-Lese-Verstärker zum Auslesen und Bewerten von Datensignalen, die an der Bitleitung BL1 anliegen, sind aus Übersichtlichkeitsgründen nicht dargestellt. Die Ausführung derartiger Ansteuerungsschaltungen hängt insbesondere vom verwendeten internen Schaltungskonzept ab. The word line WL1 is connected via a PFET transistor P1 a connection for a positive external supply voltage VEXT connected. The bit line BL1 is connected via an NFET Transistor N1 with a connection for the external Reference voltage VSS connected. The control terminal of transistor P1 is connected to a control circuit S, the control connection of the Transistor N1 is connected via an inverter I to the Control circuit S connected. Further control circuits of the Word line WL1 and bit line BL1, in particular one Word line decoder or bit line decoder or a Read / write amplifier for reading and evaluating Data signals which are present on the bit line BL1 are off Not shown for reasons of clarity. Execution such control circuits depends in particular on used internal circuit concept.

Im folgenden wird in Verbindung mit Fig. 2 ein Betrieb des Speichers gemäß Fig. 1 kurz erläutert. In the following, an operation of the memory according to FIG. 1 is briefly explained in connection with FIG. 2.

Bei dem Speicher gemäß Fig. 1 werden chipinterne Spannungen, insbesondere die Plattenspannung VPL, über jeweilige (nicht gezeigte) Spannungsgeneratoren des Speichers zur Verfügung gestellt. Diese Spannungen werden in einem Initialisierungsbetrieb des Speichers, in dem die externen Versorgungsspannungen VEXT und VSS angelegt werden, über die internen Spannungsgeneratoren aufgebaut beziehungsweise hochgefahren. Dabei werden von der Steuerschaltung S über die jeweiligen Transistoren P1 und N1 die Wortleitung WL1 und Bitleitung BL1 derart angesteuert, daß die Speicherelektrode SE1 des Speicherkondensators SC1 der Speicherzelle MC1 den definierten Spannungswert VSS annimmt. Insbesondere wird die Speicherelektrode SE1, wie anhand von Fig. 2 verdeutlicht, mit dem Anlegen der positiven externen Versorgungsspannung VEXT zum Zeitpunkt t1 mit dem Anschluß für die externe Bezugsspannung VSS kurzgeschlossen. Dies geschieht dadurch, daß die Spannung VEXT mit dem Wortleitungsnetz und die Bezugsspannung VSS mit dem Bitleitungsnetz verbunden wird. Beide Netze müssen vorher von ihren Generatorsystemen getrennt werden. Die Verbindungen bleiben solange bestehen, bis die jeweiligen Zielwerte der chipinternen Spannungen, insbesondere der Zielwert der Plattenspannung VPL, erreicht werden. In diesem Fall wird von der Steuerschaltung S das Steuersignal C aktiviert, das dazu verwendet wird, die Wortleitungsnetze und Bitleitungsnetze wieder von der Spannung VEXT beziehungsweise VSS zu trennen (Zeitpunkt t2). Die Verbindung der Speicherkondensatoren mit der externen Bezugsspannung VSS stellt sicher, daß die Speicherzellen auch nach dem Anschalten des Speichers einen definierten Potentialwert, im Beispiel 0 V (= VSS), enthalten. Die Spannung VEXT beträgt im vorliegenden Ausführungsbeispiel 3,3 V, die Spannung VSS beträgt 0 V. In the memory according to FIG. 1, chip-internal voltages, in particular the plate voltage VPL, are made available via respective voltage generators (not shown) of the memory. These voltages are built up or ramped up via the internal voltage generators in an initialization mode of the memory in which the external supply voltages VEXT and VSS are applied. The word circuit WL1 and bit line BL1 are controlled by the control circuit S via the respective transistors P1 and N1 in such a way that the storage electrode SE1 of the storage capacitor SC1 of the memory cell MC1 assumes the defined voltage value VSS. In particular, as illustrated in FIG. 2, the storage electrode SE1 is short-circuited with the connection for the external reference voltage VSS when the positive external supply voltage VEXT is applied at the time t1. This is done by connecting the voltage VEXT to the word line network and the reference voltage VSS to the bit line network. Both networks must be separated from their generator systems beforehand. The connections remain until the respective target values of the on-chip voltages, in particular the target value of the plate voltage VPL, are reached. In this case, the control circuit S activates the control signal C, which is used to separate the word line networks and bit line networks from the voltage VEXT or VSS (time t2). The connection of the storage capacitors to the external reference voltage VSS ensures that the memory cells also contain a defined potential value, in the example 0 V (= VSS), even after the memory has been switched on. In the present exemplary embodiment, the voltage VEXT is 3.3 V, the voltage VSS is 0 V.

Durch das Vorsehen des PFET-Transistors P1 zur Verbindung der externen Versorgungsspannung VEXT mit der Wortleitung WL1 und durch Vorsehen des NFET-Transistors N1 zur Verbindung der externen Bezugsspannung VSS mit der Bitleitung BL1 wird ein optimales Schaltverhalten erreicht. Gemäß einer Ausführungsform der Erfindung werden die Bitleitungen über ein bereits vorhandenes Schaltungsnetz zum Gleichschalten der Bitleitungen vor einem Auslese- oder Schreibvorgang (sogenanntes Equalize- Netz) mit dem Anschluß für die externe Bezugsspannung VSS verbunden. Demgemäß ist der Transistor N1 nach Fig. 1 beispielsweise ein Bestandteil eines solchen Schaltungsnetzes zum Gleichschalten von Bitleitungen. Bezugszeichenliste SF Speicherzellenfeld
MC1 Speicherzelle
WL1 Wortleitung
BL1 Bitleitung
AT1 Auswahltransistor
SC1 Speicherkondensator
SE1 Speicherelektrode
GE1 Gegenelektrode
S Steuerschaltung
C Steuersignal
I Inverter
P1, N1 Transistor
VEXT Positive externe Versorgungsspannung
VSS Externe Bezugsspannung
VPL Plattenspannung
t1, t2 Zeitpunkt
By providing the PFET transistor P1 to connect the external supply voltage VEXT to the word line WL1 and by providing the NFET transistor N1 to connect the external reference voltage VSS to the bit line BL1, optimum switching behavior is achieved. According to one embodiment of the invention, the bit lines are connected to the connection for the external reference voltage VSS via an existing circuit network for synchronizing the bit lines before a read or write process (so-called equalize network). Accordingly, the transistor N1 according to FIG. 1 is, for example, a component of such a circuit network for synchronizing bit lines. List of reference symbols SF memory cell array
MC1 memory cell
WL1 word line
BL1 bit line
AT1 selection transistor
SC1 storage capacitor
SE1 storage electrode
GE1 counter electrode
S control circuit
C control signal
I inverter
P1, N1 transistor
VEXT Positive external supply voltage
VSS External reference voltage
VPL plate tension
t1, t2 time

Claims (8)

1. Integrierter Speicher
mit Speicherzellen (MC1), die jeweils einen Speicherkondensator (SC1) und einen Auswahltransistor (AT1) aufweisen,
mit Wortleitungen (WL1), die mit dem Auswahltransistor (AT1) einer jeweiligen Speicherzelle verbunden sind, zur Auswahl von Speicherzellen (MC1),
mit Bitleitungen (BL1) zum Auslesen oder Schreiben von Datensignalen der Speicherzellen, die über den Auswahltransistor (AT1) mit einer ersten Elektrode (SE1) des Speicherkondensators einer jeweiligen Speicherzelle verbunden sind,
bei dem eine zweite Elektrode (GE1) des Speicherkondensators einer jeweiligen Speicherzelle mit einem Anschluß für eine Plattenspannung (VPL) verbindbar ist,
mit einer Steuerschaltung (S, I, P1, N1), durch die die Wortleitungen (WL1) und Bitleitungen (BL1) in einem Initialisierungsbetrieb des Speichers derart ansteuerbar sind, daß die erste Elektrode (SE1) des Speicherkondensators einer jeweiligen Speicherzelle einen definierten Spannungswert (VSS) annimmt. 1. Integrated memory
with memory cells (MC1), each having a storage capacitor (SC1) and a selection transistor (AT1),
with word lines (WL1), which are connected to the selection transistor (AT1) of a respective memory cell, for selecting memory cells (MC1),
with bit lines (BL1) for reading or writing data signals of the memory cells, which are connected via the selection transistor (AT1) to a first electrode (SE1) of the storage capacitor of a respective memory cell,
in which a second electrode (GE1) of the storage capacitor of a respective storage cell can be connected to a connection for a plate voltage (VPL),
with a control circuit (S, I, P1, N1) through which the word lines (WL1) and bit lines (BL1) can be controlled in an initialization mode of the memory in such a way that the first electrode (SE1) of the storage capacitor of a respective memory cell has a defined voltage value ( VSS) assumes. 2. Integrierter Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitungen (WL1) und Bitleitungen (BL1) durch die Steuerschaltung (S, I, P1, N1) derart ansteuerbar sind, daß die erste Elektrode (SEl) des Speicherkondensators einer jeweiligen Speicherzelle mit einem Anschluß für eine externe Versorgungsspannung (VSS) des Speichers kurzgeschlossen ist. 2. Integrated memory according to claim 1, characterized in that the word lines (WL1) and bit lines (BL1) through the Control circuit (S, I, P1, N1) can be controlled such that the first electrode (SEl) of the storage capacitor respective memory cell with a connection for an external Supply voltage (VSS) of the memory is short-circuited. 3. Integrierter Speicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Wortleitungen (WL1) und Bitleitungen (BL1) durch die Steuerschaltung (S, I, P1, N1) derart ansteuerbar sind, daß die Wortleitungen an einer positiven externen Versorgungsspannung (VEXT) und die Bitleitungen an einer externen Bezugsspannung (VSS) des Speichers anliegen. 3. Integrated memory according to claim 1 or 2, characterized in that the word lines (WL1) and bit lines (BL1) through the Control circuit (S, I, P1, N1) can be controlled such that the word lines on a positive external Supply voltage (VEXT) and the bit lines on an external Reference voltage (VSS) of the memory is present. 4. Integrierter Speicher nach Anspruch 3, dadurch gekennzeichnet, daß
die Wortleitungen (WL1) jeweils über einen PFET Transistor (P1) mit einem Anschluß für die positive externe Versorgungsspannung (VEXT) verbunden sind,
die Bitleitungen (BL1) jeweils über einen NFET Transistor (N1) mit einem Anschluß für die externe Bezugsspannung (VSS) des Speichers verbunden sind. 4. Integrated memory according to claim 3, characterized in that
the word lines (WL1) are each connected via a PFET transistor (P1) to a connection for the positive external supply voltage (VEXT),
the bit lines (BL1) are each connected via an NFET transistor (N1) to a connection for the external reference voltage (VSS) of the memory. 5. Integrierter Speicher nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die Bitleitungen (BL1) über ein Schaltungsnetz zum Gleichschalten der Bitleitungen vor einem Auslese- oder Schreibvorgang mit einem Anschluß für die externe Bezugssspannung (VSS) des Speichers verbunden sind. 5. Integrated memory according to claim 3 or 4, characterized in that the bit lines (BL1) via a circuit network to Synchronization of the bit lines before a readout or Write process with a connection for the external reference voltage (VSS) of the memory are connected. 6. Verfahren zum Betrieb eines integrierten Speichers
mit Speicherzellen (MC1), die jeweils einen Speicherkondensator (SC1) und einen Auswahltransistor (AT1) aufweisen,
mit Wortleitungen (WL1), die mit dem Auswahltransistor (AT1) einer jeweiligen Speicherzelle verbunden sind, zur Auswahl von Speicherzellen (MC1),
mit Bitleitungen (BL1) zum Auslesen oder Schreiben von Datensignalen der Speicherzellen, die über den Auswahltransistor (AT1) mit einer ersten Elektrode (SEl) des Speicherkondensators einer jeweiligen Speicherzelle verbunden sind,
bei dem eine zweite Elektrode (GE1) des Speicherkondensators einer jeweiligen Speicherzelle mit einem Anschluß für eine Plattenspannung (VPL) verbunden wird,
wobei die Wortleitungen (WL1) und Bitleitungen (BL1) in einem Initialisierungsbetrieb des Speichers derart angesteuert werden, daß die erste Elektrode (SE1) des Speicherkondensators einer jeweiligen Speicherzelle einen definierten Spannungswert (VSS) annimmt. 6. Method of operating an integrated memory
with memory cells (MC1), each having a storage capacitor (SC1) and a selection transistor (AT1),
with word lines (WL1), which are connected to the selection transistor (AT1) of a respective memory cell, for selecting memory cells (MC1),
with bit lines (BL1) for reading or writing data signals of the memory cells, which are connected via the selection transistor (AT1) to a first electrode (SE1) of the storage capacitor of a respective memory cell,
in which a second electrode (GE1) of the storage capacitor of a respective storage cell is connected to a connection for a plate voltage (VPL),
wherein the word lines (WL1) and bit lines (BL1) are driven in an initialization mode of the memory such that the first electrode (SE1) of the storage capacitor of a respective memory cell assumes a defined voltage value (VSS). 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die erste Elektrode (SE1) des Speicherkondensators einer jeweiligen Speicherzelle mit oder unmittelbar nach einem Anlegen einer externen Spannungsversorgung (VEXT) an den Speicher mit einem Anschluß für eine externe Versorgungsspannung (VSS) des Speichers kurzgeschlossen wird. 7. The method according to claim 6, characterized in that the first electrode (SE1) of the storage capacitor respective memory cell with or immediately after one Apply an external power supply (VEXT) to the memory with a connection for an external supply voltage (VSS) the memory is short-circuited. 8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß in dem Initialisierungsbetrieb des Speichers die Plattenspannung (VPL) intern aufgebaut wird und die erste Elektrode (SE1) des Speicherkondensators einer jeweiligen Speicherzelle den definierten Spannungswert (VSS) annimmt, solange bis ein Zielwert der Plattenspannung (VPL) erreicht wird. 8. The method according to claim 6 or 7, characterized in that in the initialization mode of the memory Plate voltage (VPL) is built up internally and the first electrode (SE1) of the storage capacitor of a respective memory cell assumes the defined voltage value (VSS) as long as until Target value of the plate voltage (VPL) is reached.
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