DE102022211694A1 - Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure - Google Patents

Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure Download PDF

Info

Publication number
DE102022211694A1
DE102022211694A1 DE102022211694.1A DE102022211694A DE102022211694A1 DE 102022211694 A1 DE102022211694 A1 DE 102022211694A1 DE 102022211694 A DE102022211694 A DE 102022211694A DE 102022211694 A1 DE102022211694 A1 DE 102022211694A1
Authority
DE
Germany
Prior art keywords
zone
trench
control electrodes
trenches
connection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022211694.1A
Other languages
German (de)
Inventor
Dick Scholten
Jens Baringhaus
Daniel Krebs
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102022211694.1A priority Critical patent/DE102022211694A1/en
Publication of DE102022211694A1 publication Critical patent/DE102022211694A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Die Erfindung betrifft eine vertikale Feldeffekttransistorstruktur mit einem Halbleiterkörper (100) mit einer ersten Anschlusszone (12, 14) und einer zweiten Anschlusszone (30) eines ersten Leitungstyps (n), wobei die erste Anschlusszone (12, 14) ein niedriger dotiertes Driftgebiet (14) und ein höher dotiertes Draingebiet (12) aufweist; einer Kanalzone (20) zwischen der ersten und zweiten Anschlusszone (12, 14; 30) eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps (p); einer Mehrzahl sich in den Halbleiterkörper (100) hinein erstreckenden Gräben (G1), die von der zweiten Anschlusszone (30) durch die Kanalzone (20), bis in die Driftzone (14) reichen; wobei aneinander benachbarte Gräben (G1) Finnen (FI) der Kanalzone (20) und der zweiten Anschlusszone (30) ausbilden; Steuerelektroden (40) in den Gräben (G1), die benachbart zu der jeweils benachbarten Kanalzone (20) und isoliert gegenüber einer Mitte des Grabens (G1) sind, wobei eine Isolierung (40a) auf die Steuerelektroden (40) zur Mitte des Grabens (G1) hin aufgebracht ist; wobei in den Gräben (G1) eine jeweilige Elektrode (80) angeordnet ist, die mit der zweiten Anschlusszone (30) elektrisch leitend verbunden ist und die gegenüber der Steuerelektrode (40) elektrisch isoliert ist und die am Boden der Gräben (G1) den Halbleiterkörper (100) kontaktiert; wobei eine vorgegebene Mindestbreite der Steuerelektroden (40) an einer Oberseite der Steuerelektroden (40), wobei die Oberseite zur Öffnung des Grabens (G1) hin gerichtet ist, eingehalten ist.The invention relates to a vertical field effect transistor structure with a semiconductor body (100) with a first connection zone (12, 14) and a second connection zone (30) of a first conductivity type (n), wherein the first connection zone (12, 14) has a less doped drift region (14) and a more highly doped drain region (12); a channel zone (20) between the first and second connection zones (12, 14; 30) of a second conductivity type (p) complementary to the first conductivity type; a plurality of trenches (G1) extending into the semiconductor body (100) and reaching from the second connection zone (30) through the channel zone (20) into the drift zone (14); wherein adjacent trenches (G1) form fins (FI) of the channel zone (20) and the second connection zone (30); Control electrodes (40) in the trenches (G1), which are adjacent to the respectively adjacent channel zone (20) and insulated from a center of the trench (G1), wherein an insulation (40a) is applied to the control electrodes (40) towards the center of the trench (G1); wherein a respective electrode (80) is arranged in the trenches (G1), which is electrically conductively connected to the second connection zone (30) and which is electrically insulated from the control electrode (40) and which contacts the semiconductor body (100) at the bottom of the trenches (G1); wherein a predetermined minimum width of the control electrodes (40) is maintained on an upper side of the control electrodes (40), wherein the upper side is directed towards the opening of the trench (G1).

Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur und eine entsprechende vertikale Feldeffekttransistorstruktur.The invention relates to a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure.

Stand der TechnikState of the art

Für die Anwendung von Halbleitern mit breitem Bandabstand (z.B. Siliziumcarbid (SiC) oder Galliumnitrid (GaN)) in der Leistungselektronik kommen typischerweise Leistungs-MOSFETs mit vertikalem Kanalgebiet (TMOSFETs) zum Einsatz.For the application of semiconductors with a wide band gap (e.g. silicon carbide (SiC) or gallium nitride (GaN)) in power electronics, power MOSFETs with a vertical channel region (TMOSFETs) are typically used.

Im Konzept des TMOSFET werden das in einem Halbleitermaterial befindliche n+ Sourcegebiet und das p Kanalgebiet durch Gräben (auch Trenches genannt) unterbrochen, die sich bis zum n- Driftgebiet erstrecken. Innerhalb der Trenches befindet sich eine Gate-Elektrode, welche durch ein Gateoxid vom Halbleitermaterial getrennt ist und zur Steuerung des Kanalgebietes dient.In the TMOSFET concept, the n+ source region and the p channel region located in a semiconductor material are interrupted by trenches that extend to the n- drift region. Inside the trenches there is a gate electrode, which is separated from the semiconductor material by a gate oxide and serves to control the channel region.

Durch eine geeignete Wahl von Geometrie, Epitaxie-, Kanal- und Screening-Dotierung können Einschaltwiderstand, Schwellspannung, Kurzschlusswiderstand, Oxidbelastung und Durchbruchspannung derartiger TMOSFETs optimiert werden.By a suitable choice of geometry, epitaxial, channel and screening doping, the on-resistance, threshold voltage, short-circuit resistance, oxide stress and breakdown voltage of such TMOSFETs can be optimized.

2 zeigt eine ausschnittsweise perspektivische Darstellung einer vertikalen Feldeffekttransistorstruktur gemäß dem Stand der Technik der DE 102 24 201 B4 . 2 shows a partial perspective view of a vertical field effect transistor structure according to the prior art of DE 102 24 201 B4 .

Das in 2 dargestellte Halbleiterbauelement realisiert einen n-leitenden vertikalen Graben-MOSFET mit einer an den Gräben angeordneten Abschirmstruktur. Die bekannte Struktur ist selbstverständlich auch auf p-leitende MOSFET anwendbar, wobei die im Folgenden erläuterten Dotierungen dann zu vertauschen wären.This in 2 The semiconductor component shown realizes an n-conducting vertical trench MOSFET with a shielding structure arranged on the trenches. The known structure can of course also be used for p-conducting MOSFETs, in which case the doping explained below would have to be swapped.

Das Halbleiterbauelement umfasst einen Halbleiterkörper 100 mit einer n-dotierten ersten Anschlusszone 12, 14. Diese erste Anschlusszone 12, 14 ist im Bereich der Rückseite des Halbleiterkörpers 100 stärker n-dotiert und bildet dort die n+ Drain-Zone 14 des MOSFET, während sich an die n+ Drain-Zone 14 eine schwächer n-dotierte n- Driftzone 12 anschließt. Der Halbleiterkörper 100 umfasst weiterhin eine p Kanalzone oder Body-Zone 20, die sich an die n- Driftzone 12 anschließt und die zwischen der n- Driftzone 12 und einer im Bereich der Vorderseite ausgebildeten stark n-dotierten zweiten n+ Anschlusszone 30 ausgebildet ist. Die zweite n+ Anschlusszone 30 bildet die Source-Zone des MOSFET.The semiconductor component comprises a semiconductor body 100 with an n-doped first connection zone 12, 14. This first connection zone 12, 14 is more heavily n-doped in the region of the rear side of the semiconductor body 100 and forms the n+ drain zone 14 of the MOSFET there, while a less heavily n-doped n- drift zone 12 adjoins the n+ drain zone 14. The semiconductor body 100 further comprises a p channel zone or body zone 20, which adjoins the n- drift zone 12 and which is formed between the n- drift zone 12 and a heavily n-doped second n+ connection zone 30 formed in the region of the front side. The second n+ connection zone 30 forms the source zone of the MOSFET.

Ausgehend von der Vorderseite 101 des Halbleiterkörpers 100 erstrecken sich mehrere Gräben 60, von denen in 4 zwei dargestellt sind, durch die n+ Source-Zone 30, die p Body-Zone 20 bis in die n- Driftzone 12 des Halbleiterkörpers 100.Starting from the front side 101 of the semiconductor body 100, several trenches 60 extend, of which 4 two are shown, through the n+ source zone 30, the p body zone 20 up to the n- drift zone 12 of the semiconductor body 100.

Im Bereich der Seitenwände der Gräben 60 sind jeweils Steuerelektroden 40, die zusammengeschaltet die Gate-Elektrode des MOSFET bilden, angeordnet. Diese Gate-Elektroden 40 sind durch eine Gate-Isolationsschicht 50 gegenüber dem Halbleiterkörper 100 isoliert und verlaufen in vertikaler Richtung des Halbleiterkörpers von der n+ Source-Zone 30 entlang der p Body-Zone 20 bis zu der n- Driftzone 12, um bei Anlegen eines geeigneten Ansteuerpotentials einen elektrisch leitenden Kanal in der Body-Zone 20 entlang der Seitenwand des Grabens zwischen der n+ Source-Zone 30 und der n- Driftzone 12 zu bilden.Control electrodes 40, which are connected together to form the gate electrode of the MOSFET, are arranged in the region of the side walls of the trenches 60. These gate electrodes 40 are insulated from the semiconductor body 100 by a gate insulation layer 50 and run in the vertical direction of the semiconductor body from the n+ source zone 30 along the p body zone 20 to the n- drift zone 12 in order to form an electrically conductive channel in the body zone 20 along the side wall of the trench between the n+ source zone 30 and the n- drift zone 12 when a suitable control potential is applied.

Das Halbleiterbauelement umfasst eine Vielzahl gleichartiger Transistorstrukturen, sogenannter Zellen mit jeweiligen n+ Source-Zonen 30, p Body-Zonen 20 und Gate-Elektroden 40, wobei allen Zellen in dem Beispiel eine n- Driftzone 12 und eine n+ Drain-Zone 14 gemeinsam ist. Die n+ Source-Zonen 30 aller Zellen sind dabei elektrisch leitend miteinander verbunden, um eine gemeinsame Source-Zone zu bilden, und die Gate-Elektroden 40 aller Zellen sind elektrisch leitend miteinander verbunden, um eine gemeinsame Gate-Elektrode zu bilden.The semiconductor component comprises a plurality of similar transistor structures, so-called cells with respective n+ source zones 30, p body zones 20 and gate electrodes 40, wherein all cells in the example have in common an n- drift zone 12 and an n+ drain zone 14. The n+ source zones 30 of all cells are electrically connected to one another to form a common source zone, and the gate electrodes 40 of all cells are electrically connected to one another to form a common gate electrode.

Das in 2 dargestellte Halbleiterbauelement umfasst eine Abschirmstruktur mit einer Elektrode 80, die in dem jeweiligen Graben 60 ausgebildet ist und die mittels einer weiteren Isolationsschicht 70 gegenüber der jeweiligen Gate-Elektrode 40 isoliert ist. Diese Elektrode 80 erstreckt sich in vertikaler Richtung über die gesamte Länge des Grabens und berührt am Boden des Grabens 60 den Halbleiterkörper 100 im Bereich der Driftzone 12. In diesem Kontaktbereich zwischen der Elektrode 80 und der Driftzone 12 ist eine p-dotierte Zone 90 vorgesehen, die durch die Elektrode 80 kontaktiert ist und die die Elektrode in diesem Bereich vollständig überdeckt. Die p-dotierte Zone 90 und die Driftzone 12 bzw. die Drain-Zone 14 bilden eine Diode, deren Schaltsymbol in 2 eingezeichnet ist, und die bei dem dargestellten n-leitenden MOSFET in Source-Drain-Richtung in Durchlassrichtung bzw. in Drain-Source-Richtung in Sperrrichtung gepolt ist. Die Schwellspannung dieser Diode in Drain-Source-Richtung kann über die Dotierung der p-dotierten Zone 90 eingestellt werden. An den p- dotierten Zonen bildet sich so ein JFET aus, der dazu dient, den Strom durch das Kanalgebiet im Kurzschlussfall zu limitieren.This in 2 The semiconductor component shown comprises a shielding structure with an electrode 80, which is formed in the respective trench 60 and which is insulated from the respective gate electrode 40 by means of a further insulation layer 70. This electrode 80 extends in the vertical direction over the entire length of the trench and touches the semiconductor body 100 at the bottom of the trench 60 in the region of the drift zone 12. In this contact region between the electrode 80 and the drift zone 12, a p-doped zone 90 is provided, which is contacted by the electrode 80 and which completely covers the electrode in this region. The p-doped zone 90 and the drift zone 12 or the drain zone 14 form a diode, the circuit symbol of which in 2 is shown, and which in the n-conducting MOSFET shown is forward-biased in the source-drain direction and reverse-biased in the drain-source direction. The threshold voltage of this diode in the drain-source direction can be adjusted by doping the p-doped zone 90. A JFET is thus formed at the p-doped zones, which serves to limit the current through the channel region in the event of a short circuit.

Die in dem Graben 60 angeordnete Elektrode 80 ist mit der n+ Source-Zone 30 kurzgeschlossen. Dazu schließt sich die Elektrode 80 im oberen Bereich des Grabens unmittelbar an den Seitenwänden des Grabens 60 an die n+ Source-Zone 30 an. Die Elektrode 80, die vorzugsweise aus einem Metall oder Polysilizium, insbesondere n-dotiertem oder p-dotiertem Polysilizium besteht, dient damit gleichzeitig als Anschlusskontakt für die n+ Source-Zone 30, so dass zur Kontaktierung der n+ Source-Zonen 30 unmittelbar diese Elektrode 80 oberhalb des Grabens 60 kontaktiert werden kann, wodurch auf Kontaktanschlüsse oberhalb der zwischen den Gräben angeordneten Halbleiterbereichen, den sogenannten Mesa-Bereichen, verzichtet werden kann.The electrode 80 arranged in the trench 60 is short-circuited with the n+ source zone 30. For this purpose, the electrode 80 in the upper region of the trench is directly connected to the n+ source zone 30 on the side walls of the trench 60. The electrode 80, which preferably consists of a metal or polysilicon, in particular n-doped or p-doped polysilicon, thus simultaneously serves as a connection contact for the n+ source zone 30, so that this electrode 80 above the trench 60 can be contacted directly to contact the n+ source zones 30, whereby contact connections above the semiconductor regions arranged between the trenches, the so-called mesa regions, can be dispensed with.

Das Halbleiterbauelement umfasst weiterhin stark p-dotierte p+ Body-Anschlussbereiche 22, die sich, wie dies aus der perspektivischen Darstellung in 4 deutlich wird, ausgehend von der p Body-Zone 20 zwischen Abschnitten der n+ Source-Zone 30 bis an die Vorderseite des Halbleiterkörpers 100 erstrecken und im oberen Bereich des Grabens 60 die Elektrode 80 kontaktieren, so dass die Elektrode 80 über die p+ Body-Anschlussbereiche 22 die p Body-Zone 20 und die n+ Source-Zone 30 kurzschließt, um in bekannter Weise parasitäre Bipolareffekte zu vermeiden. Auf separate Kontakte in dem zwischen den Gräben ausgebildeten Halbleiterbereich, dem sogenannten Mesa-Bereich, zum Kurzschließen der n+ Source-Zone 30 und der p Body-Zone 20 kann bei dem Halbleiterbauelement verzichtet werden.The semiconductor device further comprises heavily p-doped p+ body connection regions 22 which, as can be seen from the perspective illustration in 4 As is clear, starting from the p body zone 20 between sections of the n+ source zone 30 to the front of the semiconductor body 100 and contact the electrode 80 in the upper region of the trench 60, so that the electrode 80 short-circuits the p body zone 20 and the n+ source zone 30 via the p+ body connection regions 22 in order to avoid parasitic bipolar effects in a known manner. Separate contacts in the semiconductor region formed between the trenches, the so-called mesa region, for short-circuiting the n+ source zone 30 and the p body zone 20 can be dispensed with in the semiconductor component.

Zum Anschließen der p Body-Zone 20 an die Elektrode 80 zur Erzielung des Kurzschlusses genügen die schmalen p+ Body-Anschlussbereiche 22, so dass der hierfür erforderliche Platzbedarf im Mesa-Gebiet gering ist. Die durch Kurzschließen der n+ Source-Zone 30 und der p Body-Zone 20 entstehende Body-Diode zwischen Source 30 und Drain 14 ist entsprechend der Diode der Abschirmstruktur gepolt.The narrow p+ body connection areas 22 are sufficient to connect the p body zone 20 to the electrode 80 to achieve the short circuit, so that the space required for this in the mesa region is small. The body diode between source 30 and drain 14, which is created by short-circuiting the n+ source zone 30 and the p body zone 20, is polarized in the same way as the diode of the shielding structure.

Die Schwellspannung der Abschirmstruktur ist so eingestellt, dass sie kleiner als die der Body-Diode ist. Bei Anlegen einer positiven Spannung in Source-Drain-Richtung fließt der Großteil des Stromes dann über die in Durchlassrichtung gepolte Diode der Abschirmstruktur, so dass der Querschnitt der p+ Body-Anschlussbereiche 22, über welche die p Body-Zone 20 und die n+ Source-Zone 30 kurzgeschlossen sind, gering und deshalb platzsparend realisierbar sein kann. Die Abmessungen dieses Siliziumbereiches zwischen den Gräben 60 können gegenüber herkömmlichen Halbleiterbauelementen dadurch verringert werden, was zur Verringerung des spezifischen Einschaltwiderstandes des Halbleiterbauelements beiträgt.The threshold voltage of the shielding structure is set so that it is smaller than that of the body diode. When a positive voltage is applied in the source-drain direction, the majority of the current then flows through the forward-biased diode of the shielding structure, so that the cross section of the p+ body connection regions 22, via which the p body zone 20 and the n+ source zone 30 are short-circuited, can be small and therefore can be implemented in a space-saving manner. The dimensions of this silicon region between the trenches 60 can therefore be reduced compared to conventional semiconductor components, which contributes to reducing the specific on-resistance of the semiconductor component.

Das bekannte Halbleiterbauelement funktioniert bei Anliegen einer positiven Drain-Source-Spannung und bei Anliegen eines gegenüber Source-Potential positiven Gate-Potentials wie ein herkömmlicher MOSFET, dessen Schaltsymbol in 1 eingezeichnet ist. Überschreitet die Drain-Source-Spannung bei sperrendem MOSFET die Schwellspannung der durch die p-dotierte Zone 90 und Driftzone 12 gebildeten Diode, so fließt ein Rückwärtsstrom von einem an die Drain-Zone 14 angeschlossenen Drain-Anschluss über die Driftzone 12, die p-dotierte Zone 90 und die Elektrode 80 zu einem an die Elektrode 80 angeschlossenen Source-Anschluss. Diese Abschirmstruktur funktioniert bei Anlegen einer Spannung in Rückwärtsrichtung, d. h. einer in Source-Drain-Richtung positiven Spannung, wie die Body-Diode und übernimmt den Großteil des dann fließenden Stromes, sodass der Anschlusskontakt für die p Body-Zone 20 klein und platzsparend ausgebildet sein kann.The well-known semiconductor device functions when a positive drain-source voltage is applied and when a gate potential that is positive compared to the source potential is applied, like a conventional MOSFET, whose circuit symbol is 1 is shown. If the drain-source voltage exceeds the threshold voltage of the diode formed by the p-doped zone 90 and the drift zone 12 when the MOSFET is in the blocking state, a reverse current flows from a drain connection connected to the drain zone 14 via the drift zone 12, the p-doped zone 90 and the electrode 80 to a source connection connected to the electrode 80. When a voltage is applied in the reverse direction, ie a positive voltage in the source-drain direction, this shielding structure functions like the body diode and takes over the majority of the current then flowing, so that the connection contact for the p body zone 20 can be small and space-saving.

Ein Kurzschluss kann bei dem TMOSFET nach 2 z.B. beim Einschalten ohne anliegende Gatespannung auftreten. In diesem Fall liegt an dem Halbleiterbauelement eine hohe Drainspannung an, und ohne geeignete Gegenmaßnahme kann ein sehr hoher Kurzschlussstrom fließen, welcher zur Zerstörung des Bauelements führen kann.A short circuit can occur in the TMOSFET after 2 eg when switching on without gate voltage applied. In this case, a high drain voltage is applied to the semiconductor component and, without suitable countermeasures, a very high short-circuit current can flow, which can lead to the destruction of the component.

Eine Limitierung des Kurzschlussstroms kann mittels des durch die p-dotierte Zonen 90 geformten JFETs erreicht werden, wobei die von den p-dotierten Zone 90 ausgehenden Raumladungszonen sich derart annähern, dass es zu einem Pinch-off des Kurzschlussstroms kommt. Somit fungieren die p-dotierte Zonen 90 im Kurzschlussfall als p-Abschirmzonen.A limitation of the short-circuit current can be achieved by means of the JFETs formed by the p-doped zones 90, whereby the space charge zones emanating from the p-doped zones 90 approach each other in such a way that a pinch-off of the short-circuit current occurs. The p-doped zones 90 thus function as p-shielding zones in the event of a short circuit.

Eine Besonderheit der oben beschriebenen Umsetzung des TMOSFET ist, dass lateral viel Platz im Trench benötigt wird, um die zweigeteilte Gate-Elektrode und den Anschluss des p Abschirm-Gebiets darin unterzubringen. Dadurch muss der Trench sehr breit angelegt werden. Dies hat den Nachteil zur Folge, dass sich das Pitch-Maß und damit der Einschaltwiderstand vergrößert.A special feature of the TMOSFET implementation described above is that a lot of space is required laterally in the trench to accommodate the split gate electrode and the connection of the p-type shielding region. This means that the trench has to be very wide. This has the disadvantage that the pitch dimension and thus the on-resistance increases.

Offenbarung der ErfindungDisclosure of the invention

Die Erfindung schafft eine vertikale Feldeffekttransistorstruktur nach Anspruch 1 und ein Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur nach Anspruch 7.The invention provides a vertical field effect transistor structure according to claim 1 and a method for producing a vertical field effect transistor structure according to claim 7.

Bevorzugte Weiterbildungen sind Gegenstand der jeweiligen Unteransprüche.Preferred further training courses are the subject of the respective subclaims.

Vorteile der ErfindungAdvantages of the invention

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, eine Abscheidung und Beeinflussung einer Breite einer Steuerelektrode, etwa einer Gate-Elektrode, in einem Graben einer Feldeffekttransistorstruktur zu verbessern.The idea underlying the present invention is to depose and influence a width of a control electrode, such as a gate electrode, in a trench of a field effect transistor structure.

Vorteilhaft kann ein robuster Spacer-Prozesses zur Gate-Abscheidung bereitgestellt werden.Advantageously, a robust spacer process can be provided for gate deposition.

So kann eine zur Trenchmaske gehörende Passivierungsschicht, etwa aus Siliziumnitrid, eine Oberkante der Steuerelektrode, beispielsweise der Poly-Silizium Gate-Elektrode, während des anisotropen Ätzens des Materials der Steuerelektrode von außerhalb eines Grabens schützen. Vorteilhaft kann dadurch ein größerer Querschnitt der Steuerelektrode, welche beispielsweise im Graben als Gate-Finger ausgebildet werden können, erhalten bleiben. Des Weiteren kann beim Isolieren der Steuerelektrode, etwa beim Oxidieren des Poly-Siliziums, diese Isolatorschicht an Stelle des Kanals nicht so schnell wachsen.For example, a passivation layer belonging to the trench mask, such as silicon nitride, can protect an upper edge of the control electrode, for example the polysilicon gate electrode, from outside a trench during the anisotropic etching of the material of the control electrode. This advantageously allows a larger cross-section of the control electrode, which can be formed as gate fingers in the trench, for example, to be retained. Furthermore, when the control electrode is insulated, for example when the polysilicon is oxidized, this insulating layer cannot grow as quickly in place of the channel.

Es kann, um ein Pitch-Maß gering zu halten das Material der Gate-Elektrode mittels eines selbstjustierenden Spacer-Prozesses realisiert werden.In order to keep the pitch dimension small, the material of the gate electrode can be realized by means of a self-aligning spacer process.

Erfindungsgemäß umfasst die vertikale Feldeffekttransistorstruktur einen Halbleiterkörper mit einer ersten Anschlusszone und einer zweiten Anschlusszone eines ersten Leitungstyps, wobei die erste Anschlusszone ein niedriger dotiertes Driftgebiet und ein höher dotiertes Draingebiet aufweist; einer Kanalzone zwischen der ersten und zweiten Anschlusszone; einer Mehrzahl sich in den Halbleiterkörper hinein erstreckenden Gräben, die von der zweiten Anschlusszone durch die Kanalzone, bis in das Driftgebiet reichen; wobei aneinander benachbarte Gräben Finnen der Kanalzone und der zweiten Anschlusszone ausbilden; Steuerelektroden in den Gräben, die benachbart zu der jeweils benachbarten Kanalzone und isoliert gegenüber dem Graben sind; wobei in den Gräben eine jeweilige Elektrode angeordnet ist, die mit der zweiten Anschlusszone elektrisch leitend verbunden ist und die gegenüber der Steuerelektrode elektrisch isoliert ist und die am Boden der Gräben den Halbleiterkörper kontaktiert; wobei eine vorgegebene Mindestbreite der Steuerelektroden n einer Oberseite der Steuerelektroden, wobei die Oberseite zur Öffnung des Grabens hin gerichtet ist, eingehalten ist.According to the invention, the vertical field effect transistor structure comprises a semiconductor body with a first connection zone and a second connection zone of a first conductivity type, the first connection zone having a lower doped drift region and a higher doped drain region; a channel zone between the first and second connection zones; a plurality of trenches extending into the semiconductor body, which extend from the second connection zone through the channel zone into the drift region; adjacent trenches forming fins of the channel zone and the second connection zone; control electrodes in the trenches, which are adjacent to the respective adjacent channel zone and insulated from the trench; a respective electrode is arranged in the trenches, which is electrically conductively connected to the second connection zone and which is electrically insulated from the control electrode and which contacts the semiconductor body at the bottom of the trenches; a predetermined minimum width of the control electrodes n an upper side of the control electrodes, the upper side being directed towards the opening of the trench, is maintained.

Durch die vorgegebene Breite der Steuerelektrode, etwa Gate-Elektrode, kann erzielt werden, dass eine Form des Querschnitts der Gatefläche optimiert bleibt und dadurch das Gate noch mit dem Source-Gebiet überlappen kann und die Querschnittsfläche der Gatefinger durch Ätzen nicht oder im geringeren Maße verringert wird und dadurch der Gatefinger-Widerstand niedrig oder zumindest in einem vorbestimmten Rahmen bleibt.Due to the predetermined width of the control electrode, such as the gate electrode, it can be achieved that a shape of the cross-section of the gate area remains optimized and thus the gate can still overlap with the source region and the cross-sectional area of the gate fingers is not reduced or is reduced to a lesser extent by etching and thus the gate finger resistance remains low or at least within a predetermined range.

Gemäß einer bevorzugten Weiterbildung der vertikalen Feldeffekttransistorstruktur weist die Kanalzone (20) zwischen der ersten und zweiten Anschlusszone eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps auf.According to a preferred development of the vertical field effect transistor structure, the channel zone (20) between the first and second connection zones has a second conduction type complementary to the first conduction type.

Gemäß einer bevorzugten Weiterbildung der vertikalen Feldeffekttransistorstruktur ist eine Isolierung auf der Steuerelektroden zur Mitte des Grabens hin erzeugt.According to a preferred development of the vertical field effect transistor structure, an insulation is created on the control electrodes towards the center of the trench.

Gemäß einer bevorzugten Weiterbildung der vertikalen Feldeffekttransistorstruktur sind die Finnen im Graben teilweise unterätzt und die Steuerlektroden überlappen sich im Graben mit einem oberen Restbereich der zweiten Anschlusszone bereichsweise.According to a preferred development of the vertical field effect transistor structure, the fins in the trench are partially undercut and the control electrodes partially overlap in the trench with an upper remaining region of the second connection zone.

Gemäß einer bevorzugten Weiterbildung der vertikalen Feldeffekttransistorstruktur besteht der Halbleiterkörper aus Siliziumcarbid oder Galliumnitrid.According to a preferred development of the vertical field effect transistor structure, the semiconductor body consists of silicon carbide or gallium nitride.

Gemäß einer bevorzugten Weiterbildung der vertikalen Feldeffekttransistorstruktur umfassen die Steuerelektroden ein poly-Silizium.According to a preferred development of the vertical field effect transistor structure, the control electrodes comprise a poly-silicon.

Erfindungsgemäß erfolgt bei dem Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur ein Bereitstellen eines Halbleiterkörpers mit einer ersten Anschlusszone und einer zweiten Anschlusszone eines ersten Leitungstyps wobei die erste Anschlusszone ein niedriger dotiertes Driftgebiet und ein höher dotiertes Draingebiet aufweist; Bilden einer Kanalzone zwischen der ersten und zweiten Anschlusszone; Bilden einer Mehrzahl sich in den Halbleiterkörper hinein erstreckenden Gräben, die von der zweiten Anschlusszone durch die Kanalzone, bis in das Driftgebiet reichen; wobei aneinander benachbarte Gräben Finnen der Kanalzone und der zweiten Anschlusszone ausbilden; Bilden von Steuerelektroden in den Gräben die benachbart zu der jeweils benachbarten Kanalzone und isoliert gegenüber dem Graben erzeugt werden, wobei in den Gräben eine jeweilige Elektrode angeordnet wird, die mit der zweiten Anschlusszone elektrisch leitend verbunden wird und die gegenüber der Steuerelektrode elektrisch isoliert ist und die am Boden der Gräben den Halbleiterkörper kontaktiert; wobei eine vorgegebene Mindestbreite der Steuerelektroden an einer Oberseite der Steuerelektroden, wobei die Oberseite zur Öffnung des Grabens hin gerichtet ist, eingehalten wird.According to the invention, the method for producing a vertical field effect transistor structure comprises providing a semiconductor body with a first connection zone and a second connection zone of a first conductivity type, the first connection zone having a lower doped drift region and a higher doped drain region; forming a channel zone between the first and second connection zones; forming a plurality of trenches extending into the semiconductor body, which extend from the second connection zone through the channel zone into the drift region; wherein adjacent trenches form fins of the channel zone and the second connection zone; forming control electrodes in the trenches, which are produced adjacent to the respective adjacent channel zone and insulated from the trench, wherein a respective electrode is arranged in the trenches, which is electrically conductively connected to the second connection zone and which is electrically insulated from the control electrode and which contacts the semiconductor body at the bottom of the trenches; wherein a predetermined minimum width of the control electrodes is maintained on an upper side of the control electrodes, wherein the upper side is directed towards the opening of the trench.

Gemäß einer bevorzugten Weiterbildung des Verfahrens wird die Kanalzone zwischen der ersten und zweiten Anschlusszone mit einem zu dem ersten Leitungstyp komplementären zweiten Leitungstyps gebildet.According to a preferred development of the method, the channel zone between the first and second connection zone is formed with a second conduction type complementary to the first conduction type.

Gemäß einer bevorzugten Weiterbildung des Verfahrens wird eine Isolierung auf die Steuerelektroden zur Mitte des Grabens hin erzeugt.According to a preferred development of the method, insulation is created on the control electrodes towards the center of the trench.

Gemäß einer bevorzugten Weiterbildung des Verfahrens werden die Finnen mittels zyklischer Oxidation und Oxidätzung verschmälert und dabei vor oder nach dem Ausformen des Grabens eine Passivierungsschicht auf die zweite Anschlusszone aufgebracht, wobei sich die Passivierungsschicht bis an eine Öffnung des Grabens hin erstreckt und danach ein Material der Steuerelektroden auf die zweite Anschlusszone und in den Graben abgeschieden wird.According to a preferred development of the method, the fins are narrowed by means of cyclic oxidation and oxide etching, and a passivation layer is applied to the second connection zone before or after the formation of the trench, wherein the passivation layer extends to an opening of the trench and then a material of the control electrodes is deposited on the second connection zone and in the trench.

Gemäß einer bevorzugten Weiterbildung des Verfahrens erfolgt nach dem Abscheiden des Materials der Steuerelektroden auf die zweite Anschlusszone und in den Graben ein Ätzen des Materials der Steuerelektroden von Seiten der Öffnung des Grabens und dabei wird die vorgegebene Mindestbreite der Steuerelektroden beibehalten.According to a preferred development of the method, after the material of the control electrodes has been deposited on the second connection zone and in the trench, the material of the control electrodes is etched from the side of the opening of the trench, while the predetermined minimum width of the control electrodes is maintained.

Gemäß einer bevorzugten Weiterbildung des Verfahrens wird nach dem Ätzen des Materials der Steuerelektroden die Isolierung auf die Steuerelektroden n den Graben aufgebracht und danach die Passivierungsschicht entfernt und danach ein Source-Metall auf die zweite Anschlusszone und in den Graben und dabei auf die Isolierung aufgebracht.According to a preferred development of the method, after etching the material of the control electrodes, the insulation is applied to the control electrodes in the trench and then the passivation layer is removed and then a source metal is applied to the second connection zone and into the trench and thereby to the insulation.

Gemäß einer bevorzugten Weiterbildung des Verfahrens wird die Passivierungsschicht beim Ausformen der Finnen teilweise unterätzt und nach dem Abscheiden des Materials der Steuerelektroden überlappen die Steuerelektroden im Graben mit der Passivierungsschicht und/oder einem oberen Restbereich der zweiten Anschlusszone bereichsweise.According to a preferred development of the method, the passivation layer is partially undercut when forming the fins and after the material of the control electrodes has been deposited, the control electrodes in the trench partially overlap with the passivation layer and/or an upper remaining region of the second connection zone.

Kurze Beschreibung der ZeichnungenShort description of the drawings

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden nachfolgend anhand von Ausführungsformen mit Bezug auf die Figuren erläutert.Further features and advantages of the present invention are explained below using embodiments with reference to the figures.

Es zeigen:

  • 1 schematische Querschnittsdarstellungen zum Erläutern eines Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur und einer entsprechenden vertikalen Feldeffekttransistorstruktur gemäß einer Ausführungsform der vorliegenden Erfindung im Vergleich zu einem bisher bekannten Verfahren;
  • 2 eine ausschnittsweise perspektivische Darstellung einer vertikalen Feldeffekttransistorstruktur gemäß dem Stand der Technik der DE 102 24 201 B4 ;
  • 3 schematische Querschnittsdarstellungen zum Erläutern eines Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur und einer entsprechenden vertikalen Feldeffekttransistorstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung; und
  • 4 schematische Querschnittsdarstellungen zum Erläutern eines Verfahrens zum Herstellen einer vertikalen Feldeffekttransistorstruktur und einer entsprechenden vertikalen Feldeffekttransistorstruktur gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
Show it:
  • 1 schematic cross-sectional representations for explaining a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure according to an embodiment of the present invention in comparison with a previously known method;
  • 2 a partial perspective view of a vertical field effect transistor structure according to the prior art of DE 102 24 201 B4 ;
  • 3 schematic cross-sectional representations for explaining a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure according to a further embodiment of the present invention; and
  • 4 schematic cross-sectional representations for explaining a method for producing a vertical field effect transistor structure and a corresponding vertical field effect transistor structure according to a further embodiment of the present invention.

Ausführungsformen der ErfindungEmbodiments of the invention

In den Figuren bezeichnen gleiche Bezugszeichen gleiche bzw. funktionsgleiche Elemente.In the figures, identical reference symbols designate identical or functionally identical elements.

Nach der 1a ist eine herkömmliche Finnenstruktur FI einer vertikalen Feldeffekttransistorstruktur gezeigt, wobei Finnen FI einer Kanalzone 20 und einer Anschlusszone 30 eines Halbleiterkörpers zwischen Gräben G1 ausgeformt sind. Ein Elektrodenmaterial SM erstreckt sich bis zu einem Boden des Grabens G1 und kontaktiert ein Kontaktgebiet 90. Am Rand des Grabens G1 können Steuerelektroden 40 geneigt an der Finne FI anliegen und mit einem Isoliermaterial 40a gegenüber dem Elektrodenmaterial SM isoliert sein. Dabei kann sich nach der 1a ein Überlapp des Isoliermaterials 40a bis zur Finne FI bilden, insbesondere an einer sich verschmälernden Oberseite der Steuerelektrode 40, welche eine Gate-Elektrode darstellen kann.After 1a a conventional fin structure FI of a vertical field effect transistor structure is shown, wherein fins FI of a channel zone 20 and a connection zone 30 of a semiconductor body are formed between trenches G1. An electrode material SM extends to a bottom of the trench G1 and contacts a contact region 90. At the edge of the trench G1, control electrodes 40 can be inclined against the fin FI and insulated from the electrode material SM with an insulating material 40a. In this case, according to the 1a an overlap of the insulating material 40a up to the fin FI, in particular at a narrowing upper side of the control electrode 40, which can represent a gate electrode.

Es kann somit sein, dass die Form des Querschnitts der Gatefläche nicht ideal wird und dadurch das Risiko entstehen kann, dass das Gate nicht mehr mit dem Source-Gebiet überlappt oder das die Querschnittsfläche der Gatefinger durch Ätzen verringert wird und dadurch der Gatefinger-Widerstand größer wird.It is therefore possible that the shape of the cross-section of the gate area becomes non-ideal and this may result in the risk that the gate no longer overlaps with the source region or that the cross-sectional area of the gate fingers is reduced by etching and thus the gate finger resistance increases.

Die 1b zeigt hingegen eine Ausführung der Gate-Elektroden 40 im Graben G1 nach der vorliegenden Erfindung. Dabei ist in den Gräben G1 eine jeweilige Elektrode 80 angeordnet, die mit der zweiten Anschlusszone 30 elektrisch leitend verbunden ist und die gegenüber der Steuerelektrode 40 elektrisch isoliert ist und die am Boden der Gräben G1 den Halbleiterkörper 100 kontaktiert (über die Kontaktzone 90); wobei eine vorgegebene Mindestbreite der Steuerelektroden 40 an einer Oberseite der Steuerelektroden 40, wobei die Oberseite zur Öffnung des Grabens G1 hin gerichtet ist, eingehalten ist. Es ist dabei zu erkennen, dass sich das Isoliermaterial 40a nicht bis zur Finne FI hin erstreckt und nur die Oberseite (und etwaig auch die Unterseite) sowie die Innenseite der Gate Elektrode 40, letztere zur Mitte des Grabens G1 hin, bedeckt. Die 1b zeigt dabei eine Ausführung, nach welcher keine Überdeckung der Gate Elektrode 40 mit dem Material der zweiten Anschlusszone 30 in Sicht aus Richtung der Öffnung des Grabens G1 verbleibt, gemäß den Ausführungen der 3. Im Gegenzug dazu zeigt die 1c eine Ausführung, nach welcher eine Überdeckung der Gate Elektrode 40 mit dem Material der zweiten Anschlusszone 30 verbleibt (etwa mit einem Spalt in vertikaler Richtung), gemäß den Ausführungen der 4.The 1b shows, however, an embodiment of the gate electrodes 40 in the trench G1 according to the present invention. In this case, a respective electrode 80 is arranged in the trenches G1, which is electrically conductively connected to the second connection zone 30 and which is electrically insulated from the control electrode 40 and which contacts the semiconductor body 100 at the bottom of the trenches G1 (via the contact zone 90); a predetermined minimum width of the control electrodes 40 is maintained on an upper side of the control electrodes 40, the upper side being directed towards the opening of the trench G1. It can be seen that the insulating material 40a does not extend to the fin FI and only covers the upper side (and possibly also the lower side) and the inside of the gate electrode 40, the latter towards the middle of the trench G1. The 1b shows an execution according to which no covering of the gate electrode 40 with the material of the second connection zone 30 remains in view from the direction of the opening of the trench G1, according to the statements of the 3 . In contrast, the 1c an embodiment according to which an overlap of the gate electrode 40 with the material of the second connection zone 30 remains (for example with a gap in the vertical direction), according to the embodiments of the 4 .

3a zeigt den Halbleiterkörper 100 mit einer ersten Anschlusszone (12, 14) und einer zweiten Anschlusszone 30 eines ersten Leitungstyps n, wobei die erste Anschlusszone (12, 14) ein niedriger dotiertes Driftgebiet 12 und ein höher dotiertes Draingebiet 14 aufweist; einer Kanalzone 20 zwischen der ersten und zweiten Anschlusszone eines zu dem ersten Leitungstyp komplementären zweiten Leitungstyps (p); einem bereits eingebrachten schmalen Graben G1, und einer dotierten Kontaktzone 90 am Boden des Grabens, etwa ein p-Gebiet. Auf der Vorderseite des Halbleiterkörpers 100 kann sich eine Passivierungsschicht 120 befinden, die bis an den Graben G1 heranreichen kann. 3a shows the semiconductor body 100 with a first connection zone (12, 14) and a second connection zone 30 of a first conductivity type n, the first connection zone (12, 14) having a lower doped drift region 12 and a higher doped drain region 14; a channel zone 20 between the first and second connection zones of a second conductivity type (p) complementary to the first conductivity type; a narrow trench G1 that has already been introduced, and a doped contact zone 90 at the bottom of the trench, for example a p-region. A passivation layer 120 can be located on the front side of the semiconductor body 100, which can reach as far as the trench G1.

Es können mittels einer solchen Hartmaske die Gräben G1 in die Vorderseite des Halbleiterkörpers 100 durch einen Trenchätzprozess geätzt werden.By means of such a hard mask, the trenches G1 can be etched into the front side of the semiconductor body 100 by a trench etching process.

Des Weiteren können die Gräben G1 in einem Oxidations-/Oxidätzprozzess verbreitert werden, um die Breite für die Abschirmstruktur (Elektrode 80) in den Gräben G1 zu vergrößern, was in der 3b gezeigt ist. Dabei verbleibt allerdings das Material der Passivierungsschicht 120 bis zu derer ursprünglichen seitlichen Ausdehnung und bildet dann einen Restbereich RB über den verbreiterten Graben G1, da das Material der Passivierungsschicht 120 nicht vom Verbreiterungsätzen des Grabens G1 betroffen ist.Furthermore, the trenches G1 can be widened in an oxidation/oxide etching process to increase the width for the shielding structure (electrode 80) in the trenches G1, which in the 3b is shown. However, the material of the passivation layer 120 remains up to its original lateral extent and then forms a residual region RB over the widened trench G1, since the material of the passivation layer 120 is not affected by the widening etching of the trench G1.

Nach dem Verbreitern bilden anliegende Gräben G1 Finnen FI der Kanalzone 20 und der zweiten Anschlusszone 30 aus.After widening, adjacent trenches G1 form fins FI of the channel zone 20 and the second connection zone 30.

Nach dem Schritt der 3c wird das Material der Gate-Elektroden 40 auf die Vorderseite des Halbleiterkörpers 100 und in den Graben G1 abgeschieden. Dabei kann der Überstand RB der Passivierungsschicht 120 seitlich über die Öffnung des Grabens G1 die Ausdehnung und Breite der Gate-Elektroden-Schicht 40 im Graben G1 vorgeben.After the step of 3c the material of the gate electrodes 40 is deposited on the front side of the semiconductor body 100 and in the trench G1. The overhang RB of the passivation layer 120 laterally over the opening of the trench G1 can specify the extent and width of the gate electrode layer 40 in the trench G1.

Nach der 3c (und auch in den folgenden 3d - 3f) ist eine Gate-Oxid-Schicht GOx, welche sich zwischen den Gate-Elektroden 40 und den Finnen FI bzw. auch oberhalb des Gates 40 befindet und vor einer Abscheidung der Gate-Elektroden 40 ebenfalls abgeschieden werden kann.After 3c (and also in the following 3d - 3f) is a gate oxide layer GOx, which is located between the gate electrodes 40 and the fins FI or above the gate 40 and can also be deposited before the gate electrodes 40 are deposited.

Nach dem Schritt der 3d wird das Material der Gate-Elektroden 40 von der Vorderseite her geätzt, sodass lediglich jener Teil der Gate-Elektroden 40 verbleibt, welcher sich in dem Graben G1 befindet. Dabei kann die Oberseite der Gate-Elektroden 40 eine vorbestimmte und durch die Ätzung gesteuerte Breite ihrer Oberseite annehmen und beibehalten. Diese obere Breite kann vorteilhaft durch die laterale Ausdehnung der Passivierungsschicht 120 beeinflusst werden, insbesondere da die Passivierungsschicht 120 im Wesentlichen bis zu jenem Bereich seitlich über den Graben G1 reichen kann (von der Seitenwand zur Mitte des Grabens G1 hin), bis zu welchem Bereich sich die Gate-Elektrode 40 erstrecken soll.After the step of 3d the material of the gate electrodes 40 is etched from the front side, so that only that part of the gate electrodes 40 remains which is located in the trench G1. The upper side of the gate electrodes 40 can assume and maintain a predetermined width of its upper side which is controlled by the etching. This upper width can be advantageously influenced by the lateral extent of the passivation layer 120, in particular since the passivation layer 120 can essentially extend laterally over the trench G1 (from the side wall to the middle of the trench G1) to which area the gate electrode 40 is intended to extend.

Nach der 3e ist gezeigt, dass eine Isolationsschicht 40a, z.B. eine Oxidschicht, auf den freiliegenden Bereichen der Gate-Elektroden 40 (entspricht der Steuerelektrode 40) in dem Graben G1 erzeugt wird. Hierzu wird entweder die Isolationsschicht 40a auf die Gate-Elektroden 40 abgeschieden oder die Gate-Elektroden 40 werden einem Oxidationsprozess unterworfen. Die Isolationsschicht 40a bedeckt dann vorteilhaft die Oberfläche der Gate-Elektrode 40 zur Mitte des Grabens G1 hin und auch über einen Eckbereich auf die Oberseite und Unterseite der Gate-Elektroden 40 im Graben G1, welche an den zur Mitte des Grabens G1 hin bedeckten Bereich der Gate-Elektroden 40 anschließen. An der Oberseite der Gate-Elektroden 40 kann die Isolationsschicht 40a sich bis zum Randbereich RB und der Passivierungsschicht 120 erstrecken (in Projektion unterhalb bis zu dieser hin und mit einem Spalt zwischen beiden) und auch teilweise weiter unter die Passivierungsschicht 120 und des Randbereichs RB (in Projektion von der Vorderseite des Halbleiterkörpers und aus Richtung der Öffnung des Grabens G1 aus gesehen). Nachträglich kann die Passivierungsschicht 120 entfernt werden.After 3e it is shown that an insulation layer 40a, e.g. an oxide layer, is produced on the exposed areas of the gate electrodes 40 (corresponds to the control electrode 40) in the trench G1. For this purpose, either the insulation layer 40a is deposited on the gate electrodes 40 or the gate electrodes 40 are subjected to an oxidation process. The insulation layer 40a then advantageously covers the surface of the gate electrode 40 towards the middle of the trench G1 and also over a corner area on the top and bottom of the gate electrodes 40 in the trench G1, which adjoin the area of the gate electrodes 40 covered towards the middle of the trench G1. At the top of the gate electrodes 40, the insulation layer 40a can extend to the edge region RB and the passivation layer 120 (in projection below up to this and with a gap between the two) and also partially further below the passivation layer 120 and the edge region RB (in projection from the front side of the semiconductor body and from the direction of the opening of the trench G1). The passivation layer 120 can be subsequently removed.

Nach der 3f ist gezeigt, dass anschließend die Gräben G1 mit einem Elektrodenmaterial 80, beispielsweise einem Metall SM oder Polysilizium, zur Herstellung der Elektroden 80 in den Gräben G1 aufgefüllt werden und sich das Elektrodenmaterial auch auf einer Oberseite des Halbleiterkörpers und in den Graben G1 erstrecken kann, wodurch ein Kontakt mit der Kontaktstruktur 90 am Boden des Grabens erzeugt wird.After 3f It is shown that the trenches G1 are subsequently filled with an electrode material 80, for example a metal SM or polysilicon, for producing the electrodes 80 in the trenches G1 and the electrode material can also extend on an upper side of the semiconductor body and into the trench G1, thereby creating a contact with the contact structure 90 at the bottom of the trench.

Mit anderen Worten kann nach der 3 eine zur Trenchmaske gehörende Passivierungsschicht, etwa aus Siliziumnitrid, eine Oberseite der Gate-Elektrode 40 während des anisotropen Ätzens schützen.In other words, after the 3 a passivation layer belonging to the trench mask, for example made of silicon nitride, protects an upper side of the gate electrode 40 during the anisotropic etching.

Die im Graben G1 vorhandenen getrennten zwei Gate-Elektroden 40 sind geteilte Gate-Elektroden, da sie jeweils zwei benachbarte Kanalgebiete ansteuern.The two separate gate electrodes 40 present in the trench G1 are split gate electrodes because they each head for two neighboring canal areas.

4a zeigt einen Halbleiterkörper 100 in Analogie zur 3a, allerdings wird die Passivierungsschicht 120 auf der Vorderseite des Halbleiterkörpers 100 mit einem Überstand in den Graben G1 hinein bereitgestellt, derart, dass ein oberer Innenbereich (Innenseite der zweiten Anschlussschicht 30 zum Graben hin) des zweiten Anschlussgebietes 30 im Graben G1 auch von der Passivierungsschicht 120 bedeckt wird, vorteilhaft von allen Seiten des Grabens G1 her. 4a shows a semiconductor body 100 in analogy to 3a , however, the passivation layer 120 is provided on the front side of the semiconductor body 100 with a projection into the trench G1, such that an upper inner region (inner side of the second connection layer 30 towards the trench) of the second connection region 30 in the trench G1 is also covered by the passivation layer 120, advantageously from all sides of the trench G1.

Nach der Ätzung des Grabens in den Halbleiter, etwa aus SiC mit SiN als Passivierungsschicht, auf der Oberfläche des Halbleiters kann der Graben zum Beispiel mit Si aufgefüllt werden und wird zurückgeätzt auf die gewünschte Tiefe des SiN (Überstand) im Graben. Danach wird SiN deponiert und ebenfalls zurückgeätzt und anschließend das Si aus dem Graben wieder entfernt.After etching the trench into the semiconductor, for example from SiC with SiN as a passivation layer, on the surface of the semiconductor, the trench can be filled with Si, for example, and is etched back to the desired depth of the SiN (overhang) in the trench. SiN is then deposited and also etched back, and then the Si is removed from the trench.

Die übrigen Schritte der 4b - 4f entsprechen im Wesentlichen den Schritten der 3b - 3f. Es ergibt sich lediglich der Unterschied, dass beim Verbreitern des Grabens G1 nach der 4b nicht nur die Passivierungsschicht 120 übrigbleibt sondern auch jener Bereich des Materials der zweiten Anschlussschicht 30, welcher von der Passivierungsschicht 120 überdeckt und seitlich zum ursprünglichen (noch nicht verbreiterten) Graben G1 hin umgeben wird. Auf diese Weise bilden den Randbereich RB die Passivierungsschicht 120 und die darunter anschließende Restschicht der zweiten Anschlussschicht 30, welche sich bis zur vorbestimmten Stelle über den Graben G1 erstrecken. Die weiteren Schritte der 4c - 4e entsprechen nun den Schritten der 3c - 3e. Vor oder nach dem Abscheiden und/oder thermischen Wachsen der Isolation 40a in der 4e wird nun die Passivierungsschicht 120 entfernt und es verbleibt der Restbereich der zweiten Anschlussschicht 30 über dem Graben G1 und bildet den Randbereich RB, welcher dann im Schritt der 4f mit dem Elektrodenmaterial 80 (SM) überdeckt wird, wenn der Graben G1 mit dem Material der Elektrode 80 gefüllt wird. Auf diese Weise verbleibt kein (oder weniger) Material der Passivierungsschicht 120 im fertigen Feldeffekttransistor. Durch die Ausführungsform der 4 kann mit dem Randbereich aus der zweiten Anschlusszone 30 eine größere Source-Kontaktfläche als die Querschnittsfläche der Finne in Waferebene erzielt werden.The remaining steps of the 4b - 4f essentially correspond to the steps of the 3b - 3f The only difference is that when the trench G1 is widened after the 4b not only the passivation layer 120 remains but also that area of the material of the second connection layer 30 which is covered by the passivation layer 120 and is laterally surrounded by the original (not yet widened) trench G1. In this way, the edge region RB is formed by the passivation layer 120 and the residual layer of the second connection layer 30 which adjoins it and which extends to the predetermined location over the trench G1. The further steps of the 4c - 4e now correspond to the steps of the 3c - 3e . Before or after the deposition and/or thermal growth of the insulation 40a in the 4e the passivation layer 120 is now removed and the remaining area of the second connection layer 30 remains above the trench G1 and forms the edge area RB, which is then in the step of 4f is covered with the electrode material 80 (SM) when the trench G1 is filled with the material of the electrode 80. In this way, no (or less) material of the passivation layer 120 remains in the finished field effect transistor. Due to the embodiment of the 4 With the edge region of the second connection zone 30, a larger source contact area can be achieved than the cross-sectional area of the fin in the wafer plane.

Mit anderen Worten kann nach der 4 eine Passivierungsschicht beim Finforming einen Teil der zweiten Anschlussschicht 30 (etwa des Sourcegebiets) gegen Abtrag und in weiterer Folge die Oberseite des Isoliermaterials der Gate-Elektrode und/oder die Gate-Elektrode selbst (deren Oberseite) während des anisotropen Ätzens schützen.In other words, after the 4 During finforming, a passivation layer can protect a part of the second connection layer 30 (for example the source region) against removal and subsequently the upper side of the insulating material of the gate electrode and/or the gate electrode itself (its upper side) during the anisotropic etching.

Obwohl die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt. Insbesondere sind die genannten Materialien und Topologien nur beispielhaft und nicht auf die erläuterten Beispiele beschränkt. Auch sind die dargestellten Geometrien nur beispielhaft und können bedarfsweise beliebig variiert werden.Although the present invention has been described using preferred embodiments, it is not limited thereto. In particular, the materials and topologies mentioned are only examples and are not limited to the examples explained. The geometries shown are also only examples and can be varied as required.

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDED IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of documents listed by the applicant was generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA accepts no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • DE 10224201 B4 [0005, 0041]DE 10224201 B4 [0005, 0041]

Claims (13)

Vertikale Feldeffekttransistorstruktur mit: einem Halbleiterkörper (100) mit einer ersten Anschlusszone (12, 14) und einer zweiten Anschlusszone (30) eines ersten Leitungstyps (n), wobei die erste Anschlusszone (12, 14) ein niedriger dotiertes Driftgebiet (12) und ein höher dotiertes Draingebiet (14) aufweist; einer Kanalzone (20) zwischen der ersten und zweiten Anschlusszone (12, 14; 30); einer Mehrzahl sich in den Halbleiterkörper (100) hinein erstreckenden Gräben (G1), die von der zweiten Anschlusszone (30) durch die Kanalzone (20), bis in das Driftgebiet (12) reichen; wobei aneinander benachbarte Gräben (G1) Finnen (FI) der Kanalzone (20) und der zweiten Anschlusszone (30) ausbilden; Steuerelektroden (40) in den Gräben (G1), die benachbart zu der jeweils benachbarten Kanalzone (20) und isoliert gegenüber dem Graben (G1) sind; wobei in den Gräben (G1) eine jeweilige Elektrode (80) angeordnet ist, die mit der zweiten Anschlusszone (30) elektrisch leitend verbunden ist und die gegenüber der Steuerelektrode (40) elektrisch isoliert ist und die am Boden der Gräben (G1) den Halbleiterkörper (100) kontaktiert; wobei eine vorgegebene Mindestbreite der Steuerelektroden (40) an einer Oberseite der Steuerelektroden (40), wobei die Oberseite zur Öffnung des Grabens (G1) hin gerichtet ist, eingehalten ist.Vertical field effect transistor structure with: a semiconductor body (100) with a first connection zone (12, 14) and a second connection zone (30) of a first conduction type (n), the first connection zone (12, 14) having a lower doped drift region (12) and a higher doped drain region (14); a channel zone (20) between the first and second connection zones (12, 14; 30); a plurality of trenches (G1) extending into the semiconductor body (100) and extending from the second connection zone (30) through the channel zone (20) into the drift region (12); wherein adjacent trenches (G1) form fins (FI) of the channel zone (20) and the second connection zone (30); control electrodes (40) in the trenches (G1) which are adjacent to the respective adjacent channel zone (20) and insulated from the trench (G1); wherein a respective electrode (80) is arranged in the trenches (G1), which is electrically conductively connected to the second connection zone (30) and which is electrically insulated from the control electrode (40) and which contacts the semiconductor body (100) at the bottom of the trenches (G1); wherein a predetermined minimum width of the control electrodes (40) is maintained on an upper side of the control electrodes (40), wherein the upper side is directed towards the opening of the trench (G1). Vertikale Feldeffekttransistorstruktur nach Anspruch 1, bei welcher die Kanalzone (20) zwischen der ersten und zweiten Anschlusszone (12, 14; 30) einen zu dem ersten Leitungstyp komplementären zweiten Leitungstyp (p) aufweist.Vertical field effect transistor structure according to Claim 1 in which the channel zone (20) between the first and second connection zones (12, 14; 30) has a second conduction type (p) complementary to the first conduction type. Vertikale Feldeffekttransistorstruktur nach Anspruch 1 oder 2, bei welcher eine Isolierung (40a) auf den Steuerelektroden (40) zur Mitte des Grabens (G1) hin erzeugt ist.Vertical field effect transistor structure according to Claim 1 or 2 in which an insulation (40a) is produced on the control electrodes (40) towards the center of the trench (G1). Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 1 bis 3, bei welcher die Finnen (FI) im Graben (G1) teilweise unterätzt sind und sich die Steuerelektroden im Graben (G1) mit einem oberen Restbereich (RB) der zweiten Anschlusszone (30) bereichsweise überlappen.Vertical field effect transistor structure according to one of the Claims 1 until 3 in which the fins (FI) in the trench (G1) are partially under-etched and the control electrodes in the trench (G1) partially overlap with an upper remaining region (RB) of the second connection zone (30). Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 1 bis 4, wobei der Halbleiterkörper (100) aus Siliziumcarbid (SiC) oder Galliumnitrid (GaN) besteht.Vertical field effect transistor structure according to one of the Claims 1 until 4 , wherein the semiconductor body (100) consists of silicon carbide (SiC) or gallium nitride (GaN). Vertikale Feldeffekttransistorstruktur nach einem der Ansprüche 1 bis 5, wobei die Steuerelektroden (40) ein poly-Silizium umfassen.Vertical field effect transistor structure according to one of the Claims 1 until 5 , wherein the control electrodes (40) comprise a poly-silicon. Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur mit den Schritten: Bereitstellen eines Halbleiterkörpers (100) mit einer ersten Anschlusszone (12, 14) und einer zweiten Anschlusszone (30) eines ersten Leitungstyps (n), wobei die erste Anschlusszone (12, 14) ein niedriger dotiertes Driftgebiet (12) und ein höher dotiertes Draingebiet (14) aufweist; Bilden einer Kanalzone (20) zwischen der ersten und zweiten Anschlusszone (12, 14; 30); Bilden einer Mehrzahl sich in den Halbleiterkörper (100) hinein erstreckenden Gräben (G1), die von der zweiten Anschlusszone (30) durch die Kanalzone (20), bis in die Driftzone (14) reichen; wobei aneinander benachbarte Gräben (G1) Finnen (FI) der Kanalzone (20) und der zweiten Anschlusszone (30) ausbilden; Bilden von Steuerelektroden (40) in den Gräben (G1), die benachbart zu der jeweils benachbarten Kanalzone (20) und isoliert gegenüber dem Graben (G1) erzeugt werden, wobei in den Gräben (G1) eine jeweilige Elektrode (80) angeordnet wird, die mit der zweiten Anschlusszone (30) elektrisch leitend verbunden wird und die gegenüber der Steuerelektrode (40) elektrisch isoliert ist und die am Boden der Gräben (G1) den Halbleiterkörper (100) kontaktiert; wobei eine vorgegebene Mindestbreite der Steuerelektroden (40) an einer Oberseite der Steuerelektroden (40), wobei die Oberseite zur Öffnung des Grabens (G1) hin gerichtet ist, eingehalten wird.Method for producing a vertical field effect transistor structure with the steps: Providing a semiconductor body (100) with a first connection zone (12, 14) and a second connection zone (30) of a first conduction type (n), wherein the first connection zone (12, 14) has a lower doped drift region (12) and a higher doped drain region (14); Forming a channel zone (20) between the first and second connection zones (12, 14; 30); Forming a plurality of trenches (G1) extending into the semiconductor body (100) and extending from the second connection zone (30) through the channel zone (20) into the drift zone (14); wherein adjacent trenches (G1) form fins (FI) of the channel zone (20) and the second connection zone (30); Forming control electrodes (40) in the trenches (G1), which are produced adjacent to the respective adjacent channel zone (20) and insulated from the trench (G1), wherein a respective electrode (80) is arranged in the trenches (G1), which is electrically conductively connected to the second connection zone (30) and which is electrically insulated from the control electrode (40) and which contacts the semiconductor body (100) at the bottom of the trenches (G1); where a predetermined minimum width of the control electrodes (40) is maintained on an upper side of the control electrodes (40), where the upper side is directed towards the opening of the trench (G1). Verfahren nach Anspruch 7, wobei die Kanalzone (20) zwischen der ersten und zweiten Anschlusszone (12, 14; 30) mit einem zu dem ersten Leitungstyp komplementären zweiten Leitungstyps (p) gebildet wird.Procedure according to Claim 7 , wherein the channel zone (20) between the first and second connection zones (12, 14; 30) is formed with a second conduction type (p) complementary to the first conduction type. Verfahren nach Anspruch 7 oder 8, wobei eine Isolierung (40a) auf die Steuerelektroden (40) zur Mitte des Grabens (G1) hin erzeugt wird.Procedure according to Claim 7 or 8th , wherein an insulation (40a) is created on the control electrodes (40) towards the center of the trench (G1). Verfahren nach einem der Ansprüche 7 bis 9, wobei die Finnen (FI) mittels zyklischer Oxidation und Oxidätzung verschmälert werden und dabei vor oder nach dem Ausformen des Grabens (G1) eine Passivierungsschicht (120) auf die zweite Anschlusszone (30) aufgebracht wird und sich die Passivierungsschicht (120) bis an eine Öffnung des Grabens (G1) hin erstreckt und danach ein Material der Steuerelektroden (40) auf die zweite Anschlusszone (30) und in den Graben (G1) abgeschieden wird.Method according to one of the Claims 7 until 9 , wherein the fins (FI) are narrowed by means of cyclic oxidation and oxide etching, and a passivation layer (120) is applied to the second connection zone (30) before or after the formation of the trench (G1), and the passivation layer (120) extends as far as an opening of the trench (G1), and then a material of the control electrodes (40) is deposited on the second connection zone (30) and in the trench (G1). Verfahren nach Anspruch 10, bei welchem nach dem Abscheiden des Materials der Steuerelektroden (40) auf die zweite Anschlusszone (30) und in den Graben (G1) ein Ätzen des Materials der Steuerelektroden (40) von Seiten der Öffnung des Grabens (G1) erfolgt und dabei die vorgegebene Mindestbreite der Steuerelektroden (40) beibehalten wird.Procedure according to Claim 10 , in which after the material of the control electrodes (40) has been deposited on the second connection zone (30) and in the trench (G1), the material of the control electrodes (40) is etched from the side of the opening of the trench (G1) and the predetermined the same minimum width of the control electrodes (40) is maintained. Verfahren nach Anspruch 11, bei welchem nach dem Ätzen des Materials der Steuerelektroden (40) die Isolierung (40a) auf die Steuerelektroden (40) in den Graben (G1) aufgebracht wird und danach die Passivierungsschicht (120) entfernt wird und danach ein Source-Metall (SM) auf die zweite Anschlusszone (30) und in den Graben (G1) und dabei auf die Isolierung (40a) aufgebracht wird.Procedure according to Claim 11 , in which after etching the material of the control electrodes (40), the insulation (40a) is applied to the control electrodes (40) in the trench (G1) and then the passivation layer (120) is removed and then a source metal (SM) is applied to the second connection zone (30) and in the trench (G1) and thereby to the insulation (40a). Verfahren nach einem der Ansprüche 10 bis 12, bei welchem die Passivierungsschicht (120) beim Ausformen der Finnen (FI) teilweise unterätzt wird und sich nach dem Abscheiden des Materials der Steuerelektroden (40) die Steuerelektroden im Graben (G1) mit der Passivierungsschicht (120) und/oder einem oberen Restbereich der zweiten Anschlusszone (30) bereichsweise überlappen.Method according to one of the Claims 10 until 12 in which the passivation layer (120) is partially under-etched when forming the fins (FI) and after the deposition of the material of the control electrodes (40), the control electrodes in the trench (G1) partially overlap with the passivation layer (120) and/or an upper remaining region of the second connection zone (30).
DE102022211694.1A 2022-11-07 2022-11-07 Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure Pending DE102022211694A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102022211694.1A DE102022211694A1 (en) 2022-11-07 2022-11-07 Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102022211694.1A DE102022211694A1 (en) 2022-11-07 2022-11-07 Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure

Publications (1)

Publication Number Publication Date
DE102022211694A1 true DE102022211694A1 (en) 2024-05-08

Family

ID=90732134

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022211694.1A Pending DE102022211694A1 (en) 2022-11-07 2022-11-07 Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure

Country Status (1)

Country Link
DE (1) DE102022211694A1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10224201B4 (en) 2002-05-31 2010-11-25 Infineon Technologies Ag Semiconductor device with breakdown current path and manufacturing method thereof
DE102015103072A1 (en) 2015-03-03 2016-09-08 Infineon Technologies Ag SEMICONDUCTOR DEVICE WITH TRIANGULAR STRUCTURE, INCLUDING A GATE ELECTRODE AND A CONTACT STRUCTURE FOR A DIODE FIELD
DE102004009323B4 (en) 2004-02-26 2017-02-16 Infineon Technologies Ag Vertical trenched DMOS transistor and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10224201B4 (en) 2002-05-31 2010-11-25 Infineon Technologies Ag Semiconductor device with breakdown current path and manufacturing method thereof
DE102004009323B4 (en) 2004-02-26 2017-02-16 Infineon Technologies Ag Vertical trenched DMOS transistor and method of making the same
DE102015103072A1 (en) 2015-03-03 2016-09-08 Infineon Technologies Ag SEMICONDUCTOR DEVICE WITH TRIANGULAR STRUCTURE, INCLUDING A GATE ELECTRODE AND A CONTACT STRUCTURE FOR A DIODE FIELD

Similar Documents

Publication Publication Date Title
DE112006000832B4 (en) Trenched gate field effect transistors and methods of forming the same
DE102008055689B4 (en) Silicon carbide semiconductor device and manufacturing method thereof
DE112014000679B4 (en) Insulating layer silicon carbide semiconductor device and process for its production
DE102008052422B4 (en) Semiconductor device with reduced capacity
DE69535441T2 (en) METHOD FOR PRODUCING A MOS-CONTROLLED COMPONENT WITH A REDUCED MASK NUMBER
DE102008000660B4 (en) The silicon carbide semiconductor device
EP1155458B1 (en) Field effect transistor arrangement with a trench gate electrode and an additional highly doped layer in the body region
DE102005041838B3 (en) Semiconductor component with space saving edge structure with more highly doped side region
DE112016003510T5 (en) SEMICONDUCTOR PROTECTION AND METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE
DE102017210665A1 (en) SILICON CARBIDE SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING THE SILICON CARBIDE SEMICONDUCTOR COMPONENT
DE112011104322T5 (en) Semiconductor device and method for manufacturing a semiconductor device
DE10038177A1 (en) Semiconductor switching element with two control electrodes which can be controlled by means of a field effect
DE212020000485U1 (en) SiC semiconductor component
DE10127391B4 (en) Semiconductor device
DE102004041198B4 (en) Lateral semiconductor device with a field electrode and a discharge structure
DE102021113288A1 (en) POWER SEMI-CONDUCTOR DEVICE AND METHOD FOR MANUFACTURING IT
DE19641838A1 (en) Termination structure for semiconductor components and method for producing such termination structures
DE102015109538B3 (en) Transistor with improved avalanche breakdown behavior and method of manufacture
DE102014013947A1 (en) Semiconductor device
DE102005048447B4 (en) Semiconductor power device with charge compensation structure and method of making the same
DE102020105506A1 (en) SILICON CARBIDE SEMICONDUCTOR DEVICE
DE102022211694A1 (en) Method for producing a vertical field effect transistor structure and corresponding vertical field effect transistor structure
DE102021113470A1 (en) POWER SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF
EP4055632A1 (en) Vertical field-effect transistor and method for forming same
DE102005003127B3 (en) Lateral semiconductor component, such as IGBT-transistors and MOSFET and JFET, has drift regions of drift zone extending in lateral direction

Legal Events

Date Code Title Description
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021336000

Ipc: H01L0029780000

R163 Identified publications notified