DE102022205957A1 - Power FinFET with variable trench width - Google Patents

Power FinFET with variable trench width Download PDF

Info

Publication number
DE102022205957A1
DE102022205957A1 DE102022205957.3A DE102022205957A DE102022205957A1 DE 102022205957 A1 DE102022205957 A1 DE 102022205957A1 DE 102022205957 A DE102022205957 A DE 102022205957A DE 102022205957 A1 DE102022205957 A1 DE 102022205957A1
Authority
DE
Germany
Prior art keywords
trenches
transverse direction
along
side walls
finfet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102022205957.3A
Other languages
German (de)
Inventor
Daniel Krebs
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102022205957.3A priority Critical patent/DE102022205957A1/en
Publication of DE102022205957A1 publication Critical patent/DE102022205957A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Abstract

Power-FinFET (100, 200) mit ersten Gräben (108, 208), die entlang der Querrichtung (103, 203) angeordnet sind, wobei die ersten Gräben (108, 208) erste Grabenseitenwände (110, 210) und zweite Grabenseitenwände (111, 211) aufweisen, wobei die ersten Grabenseitenwände (110, 210) eine erste Struktur mit einer Periode und die zweiten Grabenseitenwände (111, 211) eine zweite Struktur mit der Periode entlang der Längsrichtung (102, 202) aufweisen, wobei erste Gräben (108, 208), die entlang der Querrichtung (103, 203) aufeinander folgen, einen Phasenversatz von der halben Periode entlang der Längsrichtung (102, 202) aufweisen und die erste Struktur innerhalb der Periode entlang der Querrichtung (103, 203) mindestens ein erstes Maximum aufweist und die zweite Struktur innerhalb der Periode entlang der Querrichtung (103, 203) mindestens ein erstes Minimum aufweist, wobei sich das mindestens eine erste Maximum und das mindestens eine erste Minimum gegenüberliegen, wobei unterhalb der ersten Gräben (108, 208) Abschirmgebiete (112, 212) angeordnet sind, wobei die Abschirmgebiete (112, 212) im Bereich des mindestens einen ersten Maximums und des mindestens einen zweiten Maximums mit dem zweiten Anschlussbereich (107, 207) elektrisch leitend verbunden sind, und Finnen (113, 213) zwischen den ersten Gräben (108, 208) angeordnet sind, die eine Finnenbreite kleiner als 500 nm aufweisen.Power FinFET (100, 200) with first trenches (108, 208) which are arranged along the transverse direction (103, 203), the first trenches (108, 208) having first trench side walls (110, 210) and second trench side walls (111 , 211), wherein the first trench side walls (110, 210) have a first structure with a period and the second trench side walls (111, 211) have a second structure with the period along the longitudinal direction (102, 202), wherein first trenches (108 , 208), which follow one another along the transverse direction (103, 203), have a phase offset of half the period along the longitudinal direction (102, 202) and the first structure within the period along the transverse direction (103, 203) has at least a first maximum and the second structure has at least one first minimum within the period along the transverse direction (103, 203), the at least one first maximum and the at least one first minimum being opposite one another, with shielding regions (112) below the first trenches (108, 208). , 212), the shielding regions (112, 212) being electrically conductively connected to the second connection region (107, 207) in the region of the at least one first maximum and the at least one second maximum, and fins (113, 213) between the first trenches (108, 208) are arranged, which have a fin width of less than 500 nm.

Description

Die Erfindung betrifft einen Power-FinFET mit variabler Grabenbreite.The invention relates to a power FinFET with variable trench width.

Stand der TechnikState of the art

In der Leistungselektronik finden Halbleiter mit großem Bandabstand wie SiC oder GaN Anwendung. Dabei werden typischerweise Leistungs-MOSFETs mit vertikalem Kanalgebiet eingesetzt.Semiconductors with a large band gap such as SiC or GaN are used in power electronics. Power MOSFETs with a vertical channel area are typically used.

Um die Durchbruchspannung solcher Leistungs-MOSFETs zu erhöhen, werden Abschirmgebiete unterhalb der Gräben angeordnet. Da diese Abschirmgebiete mit den Source-Bereichen verbunden sind, ist es notwendig zweigeteilte Steuerelektroden innerhalb der Gräben anzuordnen, wie in der Schrift DE 10224201 B4 beschrieben ist.In order to increase the breakdown voltage of such power MOSFETs, shielding regions are arranged below the trenches. Since these shielding areas are connected to the source areas, it is necessary to arrange two-part control electrodes within the trenches, as in the document DE 10224201 B4 is described.

Nachteilig ist hierbei, dass die Gräben sehr breit angelegt werden müssen, sodass das Pitch-Maß und der Einschaltwiderstand des Leistungs-MOSFETs groß sind.The disadvantage here is that the trenches have to be very wide, so that the pitch dimension and the on-resistance of the power MOSFET are large.

Zwischen den üblicherweise p-dotierten Abschirmgebieten bildet sich ein sogenannter JFET aus, der dazu dient den Strom durch das Kanalgebiet im Kurzschlussfall zu begrenzen. Dazu werden p-dotierte Abschirmgebiete unter zuhilfenahme einer lithographisch strukturierten Maske implantiert.A so-called JFET is formed between the usually p-doped shielding regions, which serves to limit the current through the channel region in the event of a short circuit. For this purpose, p-doped shielding regions are implanted using a lithographically structured mask.

Nachteilig ist hierbei, dass dadurch die Abstände zwischen zwei p-dotierten Abschirmgebieten Prozessschwankungen ausgesetzt sind, die die Begrenzung des Kurzschlussstroms beeinflussen.The disadvantage here is that the distances between two p-doped shielding regions are exposed to process fluctuations that influence the limitation of the short-circuit current.

Die Aufgabe der Erfindung ist es, diese Nachteile zu überwinden.The object of the invention is to overcome these disadvantages.

Offenbarung der ErfindungDisclosure of the invention

Der Power-FinFET umfasst einen Halbleiterkörper, der eine Längsrichtung und eine Querrichtung aufweist, wobei die Längsrichtung senkrecht zur Querrichtung angeordnet ist. Der Halbleiterkörper umfasst einen ersten Anschlussbereich, eine Driftschicht, einen Kanalbereich und einen zweiten Anschlussbereich. Der zweite Anschlussbereich ist auf dem Kanalbereich, der Kanalbereich auf der Driftschicht und die Driftschicht auf dem ersten Anschlussbereich angeordnet. Erste Gräben reichen vom zweiten Anschlussbereich bis in die Driftschicht. Erfindungsgemäß sind erste Gräben entlang der Querrichtung angeordnet, wobei die ersten Gräben erste Grabenseitenwände und zweite Grabenseitenwände aufweisen, wobei die ersten Grabenseitenwände eine erste Struktur mit einer Periode und die zweiten Grabenseitenwände eine zweite Struktur mit der Periode entlang der Längsrichtung aufweisen, wobei erste Gräben, die entlang der Querrichtung aufeinander folgen, einen Phasenversatz von der halben Periode entlang der Längsrichtung aufweisen. Die erste Struktur weist innerhalb der Periode entlang der Querrichtung mindestens ein erstes Maximum auf und die zweite Struktur weist innerhalb der Periode entlang der Querrichtung mindestens ein erstes Minimum auf, wobei sich das mindestens eine erste Maximum und das mindestens eine erste Minimum gegenüberliegen. Unterhalb der ersten Gräben sind Abschirmgebiete angeordnet, wobei die Abschirmgebiete im Bereich des mindestens einen ersten Maximums und des mindestens einen ersten Minimums mit dem zweiten Anschlussbereich elektrisch leitend verbunden sind. Finnen sind zwischen den ersten Gräben angeordnet, die eine Finnenbreite kleiner als 500 nm aufweisen.The Power FinFET includes a semiconductor body that has a longitudinal direction and a transverse direction, the longitudinal direction being arranged perpendicular to the transverse direction. The semiconductor body includes a first connection region, a drift layer, a channel region and a second connection region. The second connection region is arranged on the channel region, the channel region on the drift layer and the drift layer on the first connection region. The first trenches extend from the second connection area into the drift layer. According to the invention, first trenches are arranged along the transverse direction, the first trenches having first trench side walls and second trench side walls, the first trench side walls having a first structure with a period and the second trench side walls having a second structure with the period along the longitudinal direction, wherein first trenches which follow each other along the transverse direction, have a phase offset of half the period along the longitudinal direction. The first structure has at least one first maximum within the period along the transverse direction and the second structure has at least one first minimum within the period along the transverse direction, the at least one first maximum and the at least one first minimum being opposite one another. Shielding regions are arranged below the first trenches, the shielding regions being electrically conductively connected to the second connection region in the region of the at least one first maximum and the at least one first minimum. Fins are arranged between the first trenches, which have a fin width of less than 500 nm.

Der Vorteil ist hierbei, dass der Pitch der Gesamtstruktur minimal ist.The advantage here is that the pitch of the overall structure is minimal.

In einer Weiterbildung sind die erste Struktur und die zweite Struktur wellenförmig.In a further development, the first structure and the second structure are wave-shaped.

Vorteilhaft ist hierbei, dass die zwischen den Gräben befindlichen Finnen überall die selbe Breite aufweisen und somit keine Feldüberhöhungen durch scharfe Kanten auftreten.The advantage here is that the fins located between the trenches have the same width everywhere and therefore no field elevations due to sharp edges occur.

In einer weiteren Ausgestaltung sind die erste Struktur und die zweite Struktur rechteckförmig.In a further embodiment, the first structure and the second structure are rectangular.

Der Vorteil ist hierbei, dass die Grabenseitenwände kostengünstig hergestellt werden können.The advantage here is that the trench side walls can be manufactured inexpensively.

In einer weiteren Ausgestaltung sind die erste Struktur und die zweite Struktur dreieckförmig.In a further embodiment, the first structure and the second structure are triangular.

Vorteilhaft ist hierbei, dass die Grabenseitenwände gezielt an Kristallachsen entlang laufen können.The advantage here is that the trench side walls can run specifically along crystal axes.

In einer weiteren Ausgestaltung sind die erste Struktur und die zweite Struktur sinusförmig.In a further embodiment, the first structure and the second structure are sinusoidal.

Der Vorteil ist hierbei, dass eine gleichmäßige Verrundung der Seitenwand auftritt.The advantage here is that the side wall is rounded evenly.

In einer Weiterbildung reichen zweite Gräben ausgehend vom zweiten Anschlussbereich bis in die Driftschicht, wobei die zweiten Gräben zwischen den ersten Gräben angeordnet sind und die zweiten Gräben äquidistant beabstandet zu den ersten Gräben angeordnet sind.In a further development, second trenches extend from the second connection area into the drift layer, the second trenches being arranged between the first trenches and the second trenches being arranged equidistantly from the first trenches.

Vorteilhaft ist hierbei, dass die kurzschlussstrombegrenzende Wirkung zwischen den Abschirmgebieten und den Seitenwänden der zweiten Gräben entsteht. Dadurch werden Prozessschwankungen toleriert.The advantage here is that the short-circuit current-limiting effect arises between the shielding areas and the side walls of the second trenches. This means that process fluctuations are tolerated.

In einer weiteren Ausgestaltung umfasst der Halbleiterkörper SiC oder GaN.In a further embodiment, the semiconductor body comprises SiC or GaN.

In einer Weiterbildung weisen die Abschirmgebiete eine Dotierstoffkonzentration von mindestens 1E18/cm3 auf.In a further development, the shielding regions have a dopant concentration of at least 1E18/cm 3 .

Vorteilhaft ist hierbei, dass hohe Implantationsdosen kostengünstig unterhalb der Grabenböden eingebracht werden können.The advantage here is that high implantation doses can be introduced cost-effectively below the trench bottoms.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Die vorliegende Erfindung wird nachfolgend anhand bevorzugter Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen:

  • 1a einen Power-FinFET mit variabler Grabenbreite,
  • 1b eine Draufsicht auf den Power-FinFET mit variabler Grabenbreite,
  • 2a einen weiteren Power-FinFET mit variabler Grabenbreite, und
  • 2b eine Draufsicht auf den weiteren Power-FinFET mit variabler Grabenbreite.
The present invention is explained below using preferred embodiments and the accompanying drawings. Show it:
  • 1a a power FinFET with variable trench width,
  • 1b a top view of the power FinFET with variable trench width,
  • 2a another power FinFET with variable trench width, and
  • 2 B a top view of the additional power FinFET with variable trench width.

1a zeigt einen Power-FinFET 100 mit variabler Grabenbreite. Der Power-FinFET 100 umfasst einen Halbleiterkörper 101, der eine Längsrichtung 102 und eine Querrichtung 103 aufweist, wobei die Längsrichtung 102 senkrecht zur Querrichtung 103 angeordnet ist. Der Halbleiterkörper 101 umfasst einen ersten Anschlussbereich 104, eine Driftschicht 105, einen Kanalbereich 106 und einen zweiten Anschlussbereich 107. Die Driftschicht 105 ist auf dem ersten Anschlussbereich 104 angeordnet. Der Kanalbereich 106 ist auf der Driftschicht 105 angeordnet und der zweite Anschlussbereich 107 ist auf dem Kanalbereich 106 angeordnet. Erste Gräben 108 erstrecken sich ausgehend vom zweiten Anschlussbereich 107 bis in die Driftschicht 105. Entlang der Querrichtung 103 sind die ersten Gräben 108 beabstandet zueinander angeordnet. Die ersten Gräben 108 weisen erste Grabenseitenwände 110 und zweite Grabenseitenwände 111 auf. Die ersten Grabenseitenwände 110 weisen eine erste Struktur mit einer Periode entlang der Längsrichtung 102 auf. Die zweiten Grabenseitenwände 111 weisen eine zweite Struktur mit der Periode auf. Mit anderen Worten die zweite Struktur weist entlang der Längsrichtung 102 dieselbe Periode auf. Die erste Struktur weist innerhalb der Periode entlang der Querrichtung 103 mindestens ein erstes Maximum auf. Die zweite Struktur weist innerhalb der Periode entlang der Querrichtung 103 mindestens ein erstes Minimum auf. Das erste Maximum und das erste Minimum liegen sich entlang der Längsrichtung 102 gegenüber. Mit anderen Worten die erste Struktur folgt einer ersten mathematischen Formel, die zweite Struktur einer zweiten mathematischen Formel, wobei die zweite mathematische Formel der ersten mathematischen Formel multipliziert mit einem negativen Vorzeichen entspricht. Das bedeutet eine Grabenbreite der ersten Gräben 108 variiert entlang der Längsrichtung 102. Die Grabenbreite weist dabei entlang der Längsrichtung 102 schmale und breite Bereiche auf, die sich periodisch wiederholen. Erste Gräben 108, die entlang der Querrichtung 103 aufeinander folgen, weisen entlang der Längsrichtung 102 einen Phasenversatz von der halben Periode auf. Die beiden aufeinanderfolgenden ersten Gräben 108 sind um eine halbe Periode zueinander versetzt. Unterhalb der ersten Gräben 108 sind Abschirmgebiete 112 angeordnet, die vorzugsweise p-dotiert sind und unmittelbar an einen Grabenboden der ersten Gräben angrenzen. Der Bereich des mindestens einen ersten Maximums und des mindestens einen ersten Minimums entspricht einem breitesten Wert der Grabenbreite und formt einen breiten Grabenbereich. Die Abschirmgebiete 112 sind mit dem zweiten Anschlussbereich 107 im Bereich des mindestens einen ersten Maximums und des mindestens einen ersten Minimums elektrisch leitend verbunden. Dazu weist der breite Grabenbereich eine Steuerelektrode 114 auf, die zweigeteilt ist. Mit anderen Worten die Abschirmgebiete 112 sind ununterbrochen entlang der Längsrichtung 102 unterhalb der ersten Gräben 208 angeordnet und lediglich an der breitesten Grabenbreite über eine zweigeteilte Steuerelektrode 114 elektrisch mit dem zweiten Anschlußbereich 107 verbunden, wobei die Steuerelektrode 114 elektrisch vom Abschirmgebiet 112 und vom zweiten Anschlussbereich 107 mit Hilfe einer Oxidschicht 115 isoliert ist. In den schmalen Grabenbereichen ist die Steuerelektrode 114 einteilig ausgeführt. Zwischen den ersten Gräben 108 sind Finnen 113 angeordnet, die eine Finnenbreite kleiner als 500 nm aufweisen. 1a shows a Power-FinFET 100 with variable trench width. The power FinFET 100 comprises a semiconductor body 101, which has a longitudinal direction 102 and a transverse direction 103, the longitudinal direction 102 being arranged perpendicular to the transverse direction 103. The semiconductor body 101 includes a first connection region 104, a drift layer 105, a channel region 106 and a second connection region 107. The drift layer 105 is arranged on the first connection region 104. The channel region 106 is arranged on the drift layer 105 and the second connection region 107 is arranged on the channel region 106. First trenches 108 extend from the second connection region 107 into the drift layer 105. The first trenches 108 are arranged at a distance from one another along the transverse direction 103. The first trenches 108 have first trench side walls 110 and second trench side walls 111. The first trench sidewalls 110 have a first structure with a period along the longitudinal direction 102. The second trench sidewalls 111 have a second structure with the period. In other words, the second structure has the same period along the longitudinal direction 102. The first structure has at least one first maximum within the period along the transverse direction 103. The second structure has at least a first minimum within the period along the transverse direction 103. The first maximum and the first minimum lie opposite each other along the longitudinal direction 102. In other words, the first structure follows a first mathematical formula, the second structure follows a second mathematical formula, where the second mathematical formula corresponds to the first mathematical formula multiplied by a negative sign. This means that a trench width of the first trenches 108 varies along the longitudinal direction 102. The trench width has narrow and wide areas along the longitudinal direction 102, which repeat periodically. First trenches 108, which follow one another along the transverse direction 103, have a phase offset of half the period along the longitudinal direction 102. The two successive first trenches 108 are offset from one another by half a period. Below the first trenches 108, shielding regions 112 are arranged, which are preferably p-doped and directly adjoin a trench bottom of the first trenches. The area of the at least one first maximum and the at least one first minimum corresponds to a widest value of the trench width and forms a wide trench area. The shielding regions 112 are electrically conductively connected to the second connection region 107 in the region of the at least one first maximum and the at least one first minimum. For this purpose, the wide trench area has a control electrode 114, which is divided into two. In other words, the shielding regions 112 are arranged continuously along the longitudinal direction 102 below the first trenches 208 and are electrically connected to the second connection region 107 only at the widest trench width via a two-part control electrode 114, the control electrode 114 being electrically connected to the shielding region 112 and the second connection region 107 is insulated with the help of an oxide layer 115. In the narrow trench areas, the control electrode 114 is made in one piece. Fins 113 are arranged between the first trenches 108 and have a fin width of less than 500 nm.

1b zeigt eine Draufsicht auf den Power-FinFET 100 mit variabler Grabenbreite. Gezeigt sind der zweite Anschlussbereich 107, zwei erste Gräben 108, die entlang der Querrichtung 103 aufeinander folgen und einen Phasenversatz von einer halben Periode entlang der Längsrichtung 102 zueinander aufweisen, und die Finnenbreite 113. In diesem Ausführungsbeispiel sind die ersten Grabenseitenwände 110 bzw. die erste Struktur und die zweiten Grabenseitenwände 111 bzw. die zweite Struktur wellenförmig bzw. sinusförmig ausgestaltet. Alternativ sind die erste Struktur und die zweite Struktur rechteckförmig, dreieckförmig oder sinusförmig. 1b shows a top view of the Power-FinFET 100 with variable trench width. Shown are the second connection region 107, two first trenches 108, which follow one another along the transverse direction 103 and have a phase offset of half a period along the longitudinal direction 102 to one another, and the fin width 113. In this exemplary embodiment, the first trench side walls are 110 and the first, respectively Structure and the second trench side walls 111 or the second structure are wave-shaped or sinusoidal. Alternatively, the first structure and the second structure are rectangular, triangular or sinusoidal.

2a zeigt einen weiteren Power-FinFET 200 mit variabler Grabenbreite. Identische hintere Stellen der Bezugszeichen in 2a bezeichnen dieselben Merkmale wie in 1a. Der Power-FinFET 200 weist neben den ersten Gräben 208 zweite Gräben 209 auf, die ausgehend vom zweiten Anschlussbereich 207 bis in die Driftschicht 205 reichen. Die zweiten Gräben 209 sind zwischen den ersten Gräben 208 entlang der Querrichtung 203 angeordnet, wobei die zweiten Gräben 209 äquidistant beabstandet zu den ersten Gräben 208 angeordnet sind. Dabei folgt der Grabenverlauf der zweiten Gräben 209 den jeweils zugewandten Grabenseitenwänden der ersten Gräben 208. Das bedeutet eine erste Grabenseitenwand des zweiten Grabens 209 weist dieselbe Struktur auf wie die zweite Grabenseitenwand der ersten Gräben 208, nämlich die zweite Struktur und die zweite Grabenseitenwand des zweiten Grabens 209 weist dieselbe Struktur auf wie die erste Grabenseitenwand der ersten Gräben, nämlich die erste Struktur. In den zweiten Gräben 209 ist eine einteilige Steuerelektrode 216 angeordnet, die von einer weiteren Oxidschicht 217 umgeben ist. 2a shows another Power FinFET 200 with variable trench width. Identical rear positions of the reference numbers in 2a denote the same features as in 1a . In addition to the first trenches 208, the Power FinFET 200 has second trenches 209, which start from the second Connection area 207 extends into the drift layer 205. The second trenches 209 are arranged between the first trenches 208 along the transverse direction 203, the second trenches 209 being arranged equidistantly from the first trenches 208. The course of the trench of the second trenches 209 follows the respective facing trench side walls of the first trenches 208. This means that a first trench side wall of the second trench 209 has the same structure as the second trench side wall of the first trenches 208, namely the second structure and the second trench side wall of the second trench 209 has the same structure as the first trench sidewall of the first trenches, namely the first structure. A one-piece control electrode 216 is arranged in the second trenches 209 and is surrounded by a further oxide layer 217.

2b zeigt eine Draufsicht auf den weiteren Power-FinFET 200 mit variabler Grabenbreite. Gezeigt sind zwei erste Gräben 208, die entlang der Querrichtung 203 aufeinander folgen und einen Phasenversatz von einer halben Periode entlang der Längsrichtung 202 zueinander aufweisen. Ein zweiter Graben 209 ist äquidistant zwischen den zwei ersten Gräben 208 angeordnet. In diesem Ausführungsbeispiel sind die ersten Grabenseitenwände 210 und die zweiten Grabenseitenwände 211 wellenförmig bzw. sinusförmig ausgestaltet. 2 B shows a top view of the additional Power FinFET 200 with variable trench width. Two first trenches 208 are shown, which follow one another along the transverse direction 203 and have a phase offset of half a period along the longitudinal direction 202 to one another. A second trench 209 is arranged equidistantly between the two first trenches 208. In this exemplary embodiment, the first trench side walls 210 and the second trench side walls 211 are wave-shaped or sinusoidal.

In einem Ausführungsbeispiel sind die erste Struktur und die zweite Struktur wellenförmig. Das bedeutet sie weisen innerhalb der Periode eine positive und eine negative Halbwelle auf.In one embodiment, the first structure and the second structure are wave-shaped. This means that they have a positive and a negative half-wave within the period.

In einem weiteren Ausführungsbeispiel sind die erste Struktur und die zweite Struktur rechteckförmig. Alternativ sind die erste Struktur und die zweite Struktur dreieckförmig oder sinusförmig.In a further exemplary embodiment, the first structure and the second structure are rectangular. Alternatively, the first structure and the second structure are triangular or sinusoidal.

Der Halbleiterkörper 101 und 201 umfasst SiC oder GaN.The semiconductor body 101 and 201 includes SiC or GaN.

Die Abschirmgebiete 112 und 212 weisen eine Dotierstoffkonzentration von mindestens 1E18/cm3 auf.The shielding regions 112 and 212 have a dopant concentration of at least 1E18/cm 3 .

Der Power-FinFET 100 und 200 findet Anwendung in DC/DC-Wandlern und Invertern eines elektrischen Antriebststrangs elektischer oder hybrider Fahrzeuge, sowie in Fahrzeugladegeräten.The Power-FinFET 100 and 200 is used in DC/DC converters and inverters of an electric drive train of electric or hybrid vehicles, as well as in vehicle chargers.

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDED IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of documents listed by the applicant was generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA assumes no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • DE 10224201 B4 [0003]DE 10224201 B4 [0003]

Claims (8)

Power-FinFET (100, 200) mit einem Halbleiterkörper (101, 201), der eine Längsrichtung (102, 202) und eine Querrichtung (103, 203) aufweist, wobei die Längsrichtung (102, 202) senkrecht zur Querrichtung (103, 203) angeordnet ist, wobei der Halbleiterkörper (101, 201) einen ersten Anschlussbereich (104, 204), eine Driftschicht (105, 205), einen Kanalbereich (106, 206) und einen zweiten Anschlussbereich (107, 207) umfasst, wobei der zweite Anschlussbereich (107, 207) auf dem Kanalbereich (106, 206), der Kanalbereich (106, 206) auf der Driftschicht (105, 205) und die Driftschicht (105, 205) auf dem ersten Anschlussbereich (104, 204) angeordnet ist, wobei erste Gräben (108, 208) ausgehend vom zweiten Anschlussbereich (107, 207) bis in die Driftschicht (105, 205) reichen, dadurch gekennzeichnet, dass die ersten Gräben (108, 208) entlang der Querrichtung (103, 203) angeordnet sind, wobei die ersten Gräben (108, 208) erste Grabenseitenwände (110, 210) und zweite Grabenseitenwände (111, 211) aufweisen, wobei die ersten Grabenseitenwände (110, 210) eine erste Struktur mit einer Periode und die zweiten Grabenseitenwände (111, 211) eine zweite Struktur mit der Periode entlang der Längsrichtung (102, 202) aufweisen, wobei erste Gräben (108, 208), die entlang der Querrichtung (103, 203) aufeinander folgen, einen Phasenversatz von der halben Periode entlang der Längsrichtung (102, 202) aufweisen und die erste Struktur innerhalb der Periode entlang der Querrichtung (103, 203) mindestens ein erstes Maximum aufweist und die zweite Struktur innerhalb der Periode entlang der Querrichtung (103, 203) mindestens ein erstes Minimum aufweist, wobei sich das mindestens eine erste Maximum und das mindestens eine erste Minimum gegenüberliegen, wobei unterhalb der ersten Gräben (108, 208) Abschirmgebiete (112, 212) angeordnet sind, wobei die Abschirmgebiete (112, 212) im Bereich des mindestens einen ersten Maximums und des mindestens einen zweiten Maximums mit dem zweiten Anschlussbereich (107, 207) elektrisch leitend verbunden sind, und Finnen (113, 213) zwischen den ersten Gräben (108, 208) angeordnet sind, die eine Finnenbreite kleiner als 500 nm aufweisen.Power FinFET (100, 200) with a semiconductor body (101, 201) which has a longitudinal direction (102, 202) and a transverse direction (103, 203), the longitudinal direction (102, 202) being perpendicular to the transverse direction (103, 203 ) is arranged, wherein the semiconductor body (101, 201) comprises a first connection region (104, 204), a drift layer (105, 205), a channel region (106, 206) and a second connection region (107, 207), the second The connection area (107, 207) is arranged on the channel area (106, 206), the channel area (106, 206) is arranged on the drift layer (105, 205) and the drift layer (105, 205) is arranged on the first connection area (104, 204), wherein first trenches (108, 208) extend from the second connection region (107, 207) into the drift layer (105, 205), characterized in that the first trenches (108, 208) are arranged along the transverse direction (103, 203). , wherein the first trenches (108, 208) have first trench side walls (110, 210) and second trench side walls (111, 211), wherein the first trench side walls (110, 210) have a first structure with a period and the second trench side walls (111, 211 ) have a second structure with the period along the longitudinal direction (102, 202), wherein first trenches (108, 208), which follow one another along the transverse direction (103, 203), have a phase offset of half the period along the longitudinal direction (102, 202) and the first structure has at least one first maximum within the period along the transverse direction (103, 203) and the second structure has at least one first minimum within the period along the transverse direction (103, 203), wherein the at least one first Maximum and the at least one first minimum lie opposite each other, with shielding areas (112, 212) being arranged below the first trenches (108, 208), the shielding areas (112, 212) being in the area of the at least one first maximum and the at least one second maximum the second connection area (107, 207) are electrically conductively connected, and fins (113, 213) are arranged between the first trenches (108, 208), which have a fin width of less than 500 nm. Power-FinFET (100, 200) nach Anspruch 1, dadurch gekennzeichnet, dass die erste Struktur und die zweite Struktur wellenförmig sind.Power FinFET (100, 200). Claim 1 , characterized in that the first structure and the second structure are wave-shaped. Power-FinFET (100, 200) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die erste Struktur und die zweite Struktur rechteckförmig sind.Power FinFET (100, 200) according to one of the Claims 1 or 2 , characterized in that the first structure and the second structure are rectangular. Power-FinFET (100, 200) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die erste Struktur und die zweite Struktur dreieckförmig sind.Power FinFET (100, 200) according to one of the Claims 1 or 2 , characterized in that the first structure and the second structure are triangular. Power-FinFET (100, 200) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass die erste Struktur und die zweite Struktur sinusförmig sind.Power FinFET (100, 200) according to one of the Claims 1 or 2 , characterized in that the first structure and the second structure are sinusoidal. Power-FinFET (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zweite Gräben (209) ausgehend vom zweiten Anschlussbereich (107, 207) bis in die Driftschicht (105, 205) reichen und die zweiten Gräben (209) zwischen den ersten Gräben (108, 208) entlang der Querrichtung (103, 203) angeordnet sind, wobei die zweiten Gräben (209) äquidistant beabstandet zu den ersten Gräben (108, 208) angeordnet sind.Power FinFET (100, 200) according to one of the preceding claims, characterized in that second trenches (209) extend from the second connection area (107, 207) into the drift layer (105, 205) and the second trenches (209) between the first trenches (108, 208) are arranged along the transverse direction (103, 203), the second trenches (209) being arranged equidistantly from the first trenches (108, 208). Power-FinFET (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper (101, 201) SiC oder GaN umfasst.Power FinFET (100, 200) according to one of the preceding claims, characterized in that the semiconductor body (101, 201) comprises SiC or GaN. Power-FinFET (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Abschirmgebiete (112, 212) eine Dotierstoffkonzentration von mindestens 1E18/cm3 aufweisen.Power FinFET (100, 200) according to one of the preceding claims, characterized in that the shielding regions (112, 212) have a dopant concentration of at least 1E18/cm 3 .
DE102022205957.3A 2022-06-13 2022-06-13 Power FinFET with variable trench width Pending DE102022205957A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102022205957.3A DE102022205957A1 (en) 2022-06-13 2022-06-13 Power FinFET with variable trench width

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102022205957.3A DE102022205957A1 (en) 2022-06-13 2022-06-13 Power FinFET with variable trench width

Publications (1)

Publication Number Publication Date
DE102022205957A1 true DE102022205957A1 (en) 2023-12-14

Family

ID=88873946

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102022205957.3A Pending DE102022205957A1 (en) 2022-06-13 2022-06-13 Power FinFET with variable trench width

Country Status (1)

Country Link
DE (1) DE102022205957A1 (en)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005048352A1 (en) 2003-11-12 2005-05-26 Toyota Jidosha Kabushiki Kaisha Trench gate field effect devices
DE102007048982A1 (en) 2006-12-27 2008-07-03 Dongbu Hitek Co., Ltd. Semiconductor component comprises semiconductor substrate with conductivity, and base region of another conductivity in semiconductor substrate
DE10224201B4 (en) 2002-05-31 2010-11-25 Infineon Technologies Ag Semiconductor device with breakdown current path and manufacturing method thereof
US20140203300A1 (en) 2011-08-26 2014-07-24 National University Corp Nara Institute Of Science And Technology SiC SEMICONDUCTOR ELEMENT AND MANUFACTURING METHOD THEREOF
DE102014114832A1 (en) 2014-10-13 2016-04-14 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device
DE102015121563A1 (en) 2015-12-10 2017-06-14 Infineon Technologies Ag Semiconductor devices and a method of forming a semiconductor device
US11152503B1 (en) 2019-11-05 2021-10-19 Semiq Incorporated Silicon carbide MOSFET with wave-shaped channel regions
US20220130998A1 (en) 2020-10-28 2022-04-28 Cree, Inc. Power semiconductor devices including angled gate trenches

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10224201B4 (en) 2002-05-31 2010-11-25 Infineon Technologies Ag Semiconductor device with breakdown current path and manufacturing method thereof
WO2005048352A1 (en) 2003-11-12 2005-05-26 Toyota Jidosha Kabushiki Kaisha Trench gate field effect devices
DE102007048982A1 (en) 2006-12-27 2008-07-03 Dongbu Hitek Co., Ltd. Semiconductor component comprises semiconductor substrate with conductivity, and base region of another conductivity in semiconductor substrate
US20140203300A1 (en) 2011-08-26 2014-07-24 National University Corp Nara Institute Of Science And Technology SiC SEMICONDUCTOR ELEMENT AND MANUFACTURING METHOD THEREOF
DE102014114832A1 (en) 2014-10-13 2016-04-14 Infineon Technologies Austria Ag Semiconductor device and method of manufacturing a semiconductor device
DE102015121563A1 (en) 2015-12-10 2017-06-14 Infineon Technologies Ag Semiconductor devices and a method of forming a semiconductor device
US11152503B1 (en) 2019-11-05 2021-10-19 Semiq Incorporated Silicon carbide MOSFET with wave-shaped channel regions
US20220130998A1 (en) 2020-10-28 2022-04-28 Cree, Inc. Power semiconductor devices including angled gate trenches

Similar Documents

Publication Publication Date Title
DE102014107325B4 (en) SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE
DE102015104504B4 (en) Transistor device grave
DE102014114100B4 (en) IGBT WITH REDUCED RETROACTIVE CAPACITY
DE112017000224B4 (en) Semiconductor device, method of manufacturing the same, and power conversion device using the same
EP0939446A1 (en) Field effect controlled power semiconductor component
DE102012207878B4 (en) Semiconductor device with improved softness
DE112019002870T5 (en) Two Gate Conductor Transistors and Related Processes
DE112016004272B4 (en) POWER CONVERSION DEVICE
DE102016103581A1 (en) A semiconductor device with needle-shaped field plates and a gate structure with edge and node regions
DE102015223002A1 (en) Power conversion device and railway vehicle with the same
DE102015105679B4 (en) SEMICONDUCTOR DEVICE, INTEGRATED CIRCUIT AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE
DE112018006456T5 (en) Silicon carbide semiconductor device and power converter
DE112012005039B4 (en) Semiconductor device
DE102013215378A1 (en) Lateral high-voltage transistor and method for its production
DE112020007553T5 (en) Semiconductor unit, power conversion device and method of manufacturing a semiconductor unit
DE102022205957A1 (en) Power FinFET with variable trench width
DE102014111218A1 (en) power transistor
DE102021132174A1 (en) SIC DEVICES WITH SHIELD STRUCTURE
DE102021122629A1 (en) POWER SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE THEREOF
DE102016115805A1 (en) TRANSISTOR COMPONENT WITH HIGH AVERAGE STRENGTH
DE112021001034T5 (en) SEMICONDUCTOR COMPONENT
DE102004005775B4 (en) Semiconductor device
DE102022207273A1 (en) Power FinFET with a two-part control electrode and method for producing a power FinFET with a two-part control electrode
DE112019006470T5 (en) SILICON CARBIDE SEMICONDUCTOR COMPONENT, POWER CONVERTER DEVICE, THREE-PHASE ENGINE SYSTEM, AUTOMOTIVE AND RAIL TRANSPORT
DE102021214431A1 (en) Process for manufacturing a power FinFET using a self-aligned mask and power FinFET

Legal Events

Date Code Title Description
R163 Identified publications notified