DE102022119520A1 - METHOD FOR MAKING A SUPERJUNCTION DEVICE AND SUPERJUNCTION TRANSISTOR DEVICE - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 181
- 239000002019 doping agent Substances 0.000 claims abstract description 237
- 239000004065 semiconductor Substances 0.000 claims abstract description 172
- 239000000463 material Substances 0.000 claims abstract description 66
- 238000009792 diffusion process Methods 0.000 claims abstract description 18
- 230000003213 activating effect Effects 0.000 claims abstract description 10
- 230000000295 complement effect Effects 0.000 claims abstract description 7
- 210000000746 body region Anatomy 0.000 claims description 39
- 238000002513 implantation Methods 0.000 claims description 30
- 229910052785 arsenic Inorganic materials 0.000 claims description 11
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 claims description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 229910052796 boron Inorganic materials 0.000 claims description 7
- 229910052698 phosphorus Inorganic materials 0.000 claims description 7
- 239000011574 phosphorus Substances 0.000 claims description 7
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical group [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 6
- 229910052787 antimony Inorganic materials 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 125000004429 atom Chemical group 0.000 description 198
- 230000005684 electric field Effects 0.000 description 32
- 238000005530 etching Methods 0.000 description 12
- 239000002800 charge carrier Substances 0.000 description 11
- 230000000903 blocking effect Effects 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 125000004437 phosphorous atom Chemical group 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000001427 coherent effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L29/0878—Impurity concentration or distribution
Abstract
Ein Verfahren zum Bilden eines Superjunction-Bauelements und ein Superjunction-Transistorbauelement werden offenbart. Das Verfahren beinhaltet: Bilden von Gräben (103) in einer ersten Halbleiterschicht (110) eines Halbleiterkörpers (100), so dass Mesa-Gebiete (111) zwischen den Gräben (103) gebildet werden, wobei die erste Halbleiterschicht (110) eine Grunddotierung aus Dotierstoffatomen eines ersten Dotierungstyps und Dotierstoffatomen eines zu dem ersten Dotierungstyp komplementären zweiten Dotierungstyps enthält und wobei die Dotierstoffatome vom zweiten Dotierungstyp einen vom Diffusionskoeffizienten der Dotierstoffatome vom ersten Dotierungstyp verschiedenen Diffusionskoeffizienten aufweisen; Füllen der Gräben (103) mit einem monokristallinen Halbleitermaterial (121); und Durchführen eines ersten thermischen Prozesses, so dass erste Gebiete (11) mit einer effektiven Dotierung vom ersten Dotierungstyp basierend auf den in der Grunddotierung enthaltenen Dotierstoffatomen vom ersten Dotierungstyp gebildet werden und zweite Gebiete (12) mit einer effektiven Dotierung vom zweiten Dotierungstyp basierend auf den in der Grunddotierung enthaltenen Dotierstoffatomen vom zweiten Dotierungstyp gebildet werden. Das Verfahren beinhaltet weiterhin: Implantieren weiterer Dotierstoffatome vom ersten Dotierungstyp in die erste Halbleiterschicht (110), um zumindest ein erstes implantiertes Gebiet (131) zu bilden; und Aktivieren der implantierten weiteren Dotierstoffatome vom ersten Dotierungstyp, um zumindest ein drittes Gebiet (13) zu bilden.A method of forming a superjunction device and a superjunction transistor device are disclosed. The method includes: forming trenches (103) in a first semiconductor layer (110) of a semiconductor body (100), so that mesa regions (111) are formed between the trenches (103), the first semiconductor layer (110) having a basic doping dopant atoms of a first doping type and dopant atoms of a second doping type complementary to the first doping type and wherein the dopant atoms of the second doping type have a diffusion coefficient different from the diffusion coefficient of the dopant atoms of the first doping type; filling the trenches (103) with a monocrystalline semiconductor material (121); and carrying out a first thermal process so that first regions (11) are formed with an effective doping of the first doping type based on the dopant atoms of the first doping type contained in the basic doping and second regions (12) with an effective doping of the second doping type based on the Dopant atoms of the second doping type contained in the basic doping are formed. The method further includes: implanting further dopant atoms of the first doping type into the first semiconductor layer (110) to form at least a first implanted region (131); and activating the implanted further dopant atoms of the first doping type to form at least a third region (13).
Description
Diese Offenbarung betrifft allgemein ein Verfahren zum Herstellen eines Superjunction-Bauelements, insbesondere eines Superjunction-Transistorelements.This disclosure relates generally to a method of manufacturing a superjunction device, particularly a superjunction transistor element.
Ein Superjunction-Bauelement enthält ein Superjunction-Gebiet mit mehreren ersten Gebieten eines ersten Dotierungstyps und mehreren zweiten Gebieten eines zu dem ersten Dotierungstyp komplementären zweiten Dotierungstyps, wobei die ersten und zweiten Gebiete abwechselnd angeordnet sind. In einigen Veröffentlichungen werden die ersten Gebiete als Driftgebiete bezeichnet und die zweiten Dotierungsgebiete werden als Kompensationsgebiete bezeichnet.A superjunction component contains a superjunction region with a plurality of first regions of a first doping type and a plurality of second regions of a second doping type complementary to the first doping type, the first and second regions being arranged alternately. In some publications, the first regions are referred to as drift regions and the second doping regions are referred to as compensation regions.
Es besteht ein Bedarf, ein Superjunction-Bauelement mit hoher Lawinen-Festigkeit auf eine kosteneffiziente Weise herzustellen.There is a need to produce a superjunction device with high avalanche resistance in a cost-effective manner.
Ein Beispiel betrifft ein Verfahren. Das Verfahren beinhaltet das Bilden von Gräben in einer ersten Halbleiterschicht eines Halbleiterkörpers, so dass Mesa-Gebiete zwischen den Gräben gebildet werden. Die erste Halbleiterschicht enthält eine Grunddotierung aus Dotierstoffatomen eines ersten Dotierungstyps und Dotierstoffatomen eines zu dem ersten Dotierungstyp komplementären zweiten Dotierungstyps, wobei die Dotierstoffatome vom zweiten Dotierungstyp einen Diffusionskoeffizienten aufweisen, der sich von dem Diffusionskoeffizienten der Dotierstoffatome vom ersten Dotierungstyp unterscheidet. Das Verfahren beinhaltet weiterhin das Füllen der Gräben mit einem monokristallinen Halbleitermaterial und das Durchführen eines ersten thermischen Prozesses, so dass erste Gebiete mit einer effektiven Dotierung vom ersten Dotierungstyp basierend auf den in der Grunddotierung enthaltenen Dotierstoffatomen vom ersten Dotierungstyp gebildet werden und zweite Gebiete mit einer effektiven Dotierung vom zweiten Dotierungstyp basierend auf den in der Grunddotierung enthaltenen Dotierstoffatomen vom zweiten Dotierungstyp gebildet werden. Das Verfahren beinhaltet weiterhin das Implantieren weiterer Dotierstoffatome vom ersten Dotierungstyp in die erste Halbleiterschicht, um zumindest ein erstes implantiertes Gebiet zu bilden, und das Aktivieren der implantierten weiteren Dotierstoffatome vom ersten Dotierungstyp, um zumindest ein drittes Gebiet zu bilden.An example concerns a procedure. The method includes forming trenches in a first semiconductor layer of a semiconductor body so that mesa regions are formed between the trenches. The first semiconductor layer contains a base doping of dopant atoms of a first doping type and dopant atoms of a second doping type complementary to the first doping type, the dopant atoms of the second doping type having a diffusion coefficient that differs from the diffusion coefficient of the dopant atoms of the first doping type. The method further includes filling the trenches with a monocrystalline semiconductor material and carrying out a first thermal process so that first regions with an effective doping of the first doping type are formed based on the dopant atoms of the first doping type contained in the base doping and second regions with an effective Doping of the second doping type is formed based on the dopant atoms of the second doping type contained in the basic doping. The method further includes implanting further dopant atoms of the first doping type into the first semiconductor layer to form at least a first implanted region, and activating the implanted further dopant atoms of the first doping type to form at least a third region.
Ein weiteres Beispiel betrifft ein Superjunction-Transistorbauelement. Das Superjunction-Bauelement enthält mehrere Transistorzellen, die jeweils ein Body-Gebiet, ein Source-Gebiet und eine durch ein Gate-Dielektrikum von dem Body-Gebiet isolierte Gate-Elektrode enthalten, sowie ein Superjunction-Gebiet, das an die Body-Gebiete der Transistorzellen angrenzt. Das Superjunction-Gebiet enthält mehrere erste Gebiete eines ersten Dotierungstyps und mehrere zweite Gebiete eines zweiten Dotierungstyps, die in einer lateralen Richtung einer ersten Halbleiterschicht abwechselnd angeordnet sind. Die ersten Gebiete und die zweiten Gebiete enthalten Dotierstoffatome, die aus einem epitaktischen Wachstumsprozess der ersten Halbleiterschicht resultieren. Das Superjunction-Gebiet enthält weiterhin zumindest ein drittes Gebiet, das die ersten und zweiten Gebiete in Abschnitten, die an die Body-Gebiete angrenzen, überlappt, wobei die dritten Gebiete weitere Dotierstoffatome vom ersten Typ, die aus einem Implantationsprozess resultieren, enthalten.Another example concerns a superjunction transistor device. The superjunction device contains a plurality of transistor cells, each containing a body region, a source region and a gate electrode insulated from the body region by a gate dielectric, as well as a superjunction region connected to the body regions of the Transistor cells adjacent. The superjunction region includes a plurality of first regions of a first doping type and a plurality of second regions of a second doping type, which are arranged alternately in a lateral direction of a first semiconductor layer. The first regions and the second regions contain dopant atoms that result from an epitaxial growth process of the first semiconductor layer. The superjunction region further includes at least a third region that overlaps the first and second regions in portions adjacent to the body regions, the third regions containing further dopant atoms of the first type resulting from an implantation process.
Beispiele werden unten unter Bezugnahme auf die Zeichnungen erläutert. Die Zeichnungen dienen dazu, bestimmte Prinzipien zu veranschaulichen, so dass nur zum Verständnis dieser Prinzipien notwendige Aspekte dargestellt sind. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen die gleichen Bezugszeichen gleiche Merkmale.
- Die
1A -1C zeigen ein Beispiel eines Verfahrens zum Bilden eines Superjunction-Gebietes, wobei das Verfahren das Bilden von Gräben in einer ersten Halbleiterschicht, das Implantieren von Dotierstoffatomen, das Füllen der Gräben mit einem monokristallinen Halbleitermaterial, und einen Temperaturprozess, um erste, zweite und dritte dotierte Gebiete zu bilden, beinhaltet; -
2 zeigt eine Draufsicht der ersten Halbleiterschicht nach dem Bilden der Gräben; - Die
3A -3B zeigen Dotierungsprofile von Dotierstoffatomen vom ersten Typ und Dotierstoffatomen vom zweiten Typ in Mesa-Gebieten der ersten Halbleiterschicht und dem monokristallinen Halbleitermaterial, das die Gräben füllt, vor und nach dem Temperaturprozess; - Die
4A -4B zeigen eine Draufsicht und eine vertikale Querschnittsansicht von dritten Gebieten gemäß einem Beispiel; - Die
5A -5B zeigen eine Draufsicht und eine vertikale Querschnittsansicht von dritten Gebieten gemäß einem weiteren Beispiel; - Die
6A -6C zeigen eine Draufsicht und eine vertikale Querschnittsansicht von dritten Gebieten gemäß einem weiteren Beispiel; -
7 zeigt ein Beispiel eines Verfahrens zum Implantieren von Dotierstoffatomen in obere Abschnitte der Gräben vor dem Füllen der Gräben; - Die
8A -8B zeigen Beispiele für implantierte Gebiete, die implantierte Dotierstoffatome enthalten, und dritte Gebiete, die aus den implantierten Gebieten in dem Temperaturprozess resultieren; - Die
9A -9B zeigen ein Beispiel eines Verfahrens zum Bilden implantierter Gebiete von dem in8A dargestellten Typ; - Die
10A -10F zeigen ein Beispiel eines Verfahrens zum Bilden einer in den8A -8B dargestellten Implantationsmaske; -
11 zeigt ein weiteres Beispiel eines Verfahrens zum Bilden eines implantierten Gebiets; -
12 zeigt ein Beispiel eines Superjunction-Transistorbauelements, das ein Superjunction-Gebiet und mehrere Transistorzellen enthält; -
13 zeigt ein Profil des elektrischen Feldes in einem Superjunction-Transistorbauelement von dem in12 gezeigten Typ, wenn sich das Transistorbauelement in einem sperrenden Zustand befindet; - Die
14A -14B zeigen das Profil des elektrischen Feldes in einem Superjunction-Transistorbauelement mit einem Superjunction-Gebiet, das im Hinblick auf die Menge von Dotierstoffatomen vom ersten Typ und Dotierstoffatomen vom zweiten Typ perfekt ausgeglichen ist; -
15 zeigt einen zusätzlichen Prozessschritt bei dem Verfahren gemäß den1A -1C ; -
16 zeigt ein Beispiel eines Superjunction-Transistorbauelements, das ein gemäß dem Verfahren nach den1A -1C und dem zusätzlichen Prozessschritt nach15 gebildetes Superjunction-Gebiet enthält; -
17 zeigt ein Profil des elektrischen Feldes in einem Superjunction-Transistorbauelement von dem in11 gezeigten Typ, wenn sich das Transistorbauelement in einem sperrenden Zustand befindet; und -
18 zeigt ein weiteres Beispiel einer Transistorzelle.
- The
1A -1C show an example of a method for forming a superjunction region, the method comprising forming trenches in a first semiconductor layer, implanting dopant atoms, filling the trenches with a monocrystalline semiconductor material, and a temperature process to form first, second and third doped regions to form includes; -
2 shows a top view of the first semiconductor layer after forming the trenches; - The
3A -3B show doping profiles of first type dopant atoms and second type dopant atoms in mesa regions of the first semiconductor layer and the monocrystalline semiconductor material filling the trenches before and after the temperature process; - The
4A -4B show a top view and a vertical cross-sectional view of third regions according to an example; - The
5A -5B show a top view and a vertical cross-sectional view of third regions according to another example; - The
6A -6C show a top view and a vertical cross-sectional view of third regions according to another example; -
7 shows an example of a method for implanting dopant atoms into upper portions of the trenches prior to filling the trenches; - The
8A -8B show examples of implanted regions containing the implanted dopant fatomes included, and third areas resulting from the implanted areas in the temperature process; - The
9A -9B show an example of a method for forming implanted areas from that in8A type shown; - The
10A -10F show an example of a method for forming one in the8A -8B implantation mask shown; -
11 shows another example of a method for forming an implanted area; -
12 shows an example of a superjunction transistor device that includes a superjunction region and multiple transistor cells; -
13 shows a profile of the electric field in a superjunction transistor device from the in12 type shown when the transistor device is in an off state; - The
14A -14B show the profile of the electric field in a superjunction transistor device with a superjunction region that is perfectly balanced with respect to the amount of dopant atoms of the first type and dopant atoms of the second type; -
15 shows an additional process step in the method according to1A -1C ; -
16 shows an example of a superjunction transistor device that is one according to the method according to1A -1C and theadditional process step 15 formed superjunction area contains; -
17 shows a profile of the electric field in a superjunction transistor device from the in11 type shown when the transistor device is in an off state; and -
18 shows another example of a transistor cell.
In der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen verwiesen. Die Zeichnungen bilden einen Teil der Beschreibung und zeigen zum Zweck der Veranschaulichung Beispiele, wie die Erfindung genutzt und implementiert werden kann. Es versteht sich, dass die Merkmale der verschiedenen hier beschriebenen Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich etwas anderes vermerkt ist.In the following detailed description reference is made to the accompanying drawings. The drawings form a part of the description and show, for purposes of illustration, examples of how the invention may be used and implemented. It is understood that the features of the various embodiments described herein may be combined with one another unless expressly stated otherwise.
Die
Bezug nehmend auf
Die erste Halbleiterschicht 110 ist eine co-dotierte Halbleiterschicht. Das heißt, die erste Halbleiterschicht 110 enthält eine Grunddotierung, die Dotierstoffatome eines ersten Dotierungstyps (n oder p) und Dotierstoffatome eines zum ersten Dotierungstyp komplementären zweiten Dotierungstyps (p oder n) enthält. Die Dotierstoffatome vom ersten Dotierungstyp werden im Folgenden auch als Dotierungstypen vom ersten Typ bezeichnet, und die Dotierstoffatome vom zweiten Dotierungstyp werden im Folgenden auch als Dotierungstypen vom zweiten Typ bezeichnet. Gemäß einem Beispiel sind die ersten und zweiten Dotierstoffatome in der ersten Halbleiterschicht 110 im Wesentlichen homogen verteilt. Eine Dotierungskonzentration der Dotierstoffe vom ersten Typ wird im Folgenden auch als erste Dotierungskonzentration bezeichnet und eine Dotierungskonzentration der Dotierstoffe vom zweiten Typ wird auch als zweite Dotierungskonzentration bezeichnet.The
Die erste Halbleiterschicht 110 ist zum Beispiel eine monokristalline Siliziumschicht. Gemäß einem Beispiel ist die erste Halbleiterschicht 110 eine Epitaxieschicht, die während eines epitaktischen Wachstumsprozesses, in dem die Epitaxieschicht gewachsen wird, in-situ mit Dotierstoffen vom ersten und zweiten Typ dotiert wird.The
Gemäß einem Beispiel ist die erste Dotierungskonzentration im Wesentlichen gleich der zweiten Dotierungskonzentration. Gemäß einem Beispiel beinhaltet „im Wesentlichen gleich“, dass jede der ersten und zweiten Dotierungskonzentrationen weniger als 5%, weniger als 1%, weniger als 10-1 % (1E-1 %) oder sogar weniger als 10-2 % (1E-2 %) von einem Durchschnitt der ersten und zweiten Dotierungskonzentrationen abweicht. Gemäß einem Beispiel ist von der ersten und zweiten Dotierungskonzentration in der ersten Halbleiterschicht 110 jede zwischen 5E15 cm-3 (5·1015 cm-3) und 1E17 cm-3 (1·1017 cm-3) ausgewählt.According to one example, the first doping concentration is substantially equal to the second doping concentration. According to one example, “substantially the same” includes that each of the first and second doping concentrations is less deviates from an average of the first and second doping concentrations by less than 5%, less than 1%, less than 10 -1 % (1E-1%) or even less than 10 -2 % (1E-2%). According to one example, the first and second doping concentrations in the
Wie in
Das Füllen der Gräben 103 kann einen epitaktischen Wachstumsprozess, bei dem das Füllmaterial 121 auf Seitenwänden 104, 105 und Böden 106 der Gräben 103 epitaktisch aufgewachsen wird, um die Gräben 103 vollständig mit einem monokristallinen Halbleitermaterial zu füllen, beinhalten. Verfahren zum Füllen von Gräben in einer Halbleiterschicht mit einem monokristallinen Halbleitermaterial sind bekannt, so dass in dieser Hinsicht keine weitere Erläuterung erforderlich ist.Filling the
Gemäß einem Beispiel ist das in den Gräben 103 gebildete monokristalline Füllmaterial 121 intrinsisch. Gemäß einem Beispiel beinhaltet der Begriff „intrinsisch“, dass das Halbleitermaterial 121 nicht absichtlich dotiert ist, so dass die Dotierungskonzentration von Dotierstoffatomen entweder vom Typ n oder vom Typ p in dem Füllmaterial 121 weniger als 1E14 cm-3 (1·1014 cm-3) oder sogar weniger als 1E13 cm-3 (1·1013 cm-3) beträgt.According to one example, the
Bezug nehmend auf
Gemäß einem Beispiel handelt es sich bei den Dotierstoffen vom ersten Typ um Arsen (As)- oder Antimon (Sb)-Atome und bei den Dotierstoffen vom zweiten Typ um Bor (B)-Atome. Arsen- und Antimon (Sb)-Atome sind in Silizium Dotierstoffe vom Typ n und Boratome sind in Silizium Dotierstoffe vom Typ p. Boratome diffundieren schneller als Arsen- oder Antimonatome, so dass bei diesem Beispiel die (As-dotierten) ersten Gebiete 11 hauptsächlich in den Mesa-Gebieten 111 gebildet werden und die (B-dotierten) zweiten Gebiete 12 hauptsächlich in dem Grabenfüllmaterial 121 gebildet werden.According to one example, the first type dopants are arsenic (As) or antimony (Sb) atoms and the second type dopants are boron (B) atoms. Arsenic and antimony (Sb) atoms are n-type dopants in silicon and boron atoms are p-type dopants in silicon. Boron atoms diffuse faster than arsenic or antimony atoms, so that in this example the (As-doped)
Bezug nehmend auf
Die implantierten Gebiete 131 können auf verschiedene Arten gebildet werden. Einige Beispiele für das Bilden der implantierten Gebiete 131 sind im Folgenden kurz zusammengefasst.
- (a) Gemäß einem in
1B dargestellten Beispiel werden dieimplantierten Gebiete 131 in den Mesa-Gebieten 111 nach demBilden der Gräben 103 und vor demFüllen der Gräben 103 gebildet. Bei diesem Beispiel beinhaltet das Bilden der implantierten Gebiete 131 das Implantieren der weiteren Dotierstoffatome vom ersten Typ über Seitenwände derGräben 103 in die Mesa-Gebiete 111. - (b) Gemäß einem weiteren Beispiel (in den
1A -1C nicht dargestellt) werden dieimplantierten Gebiete 131 in der ersten Halbleiterschicht 110 nach demFüllen der Gräben 103 gebildet. Bei diesem Beispiel beinhaltet das Bilden der implantierten Gebiete 131 das Implantieren der weiteren Dotierstoffatome vom ersten Typ über die ersteOberfläche 101 in die ersteHalbleiterschicht 110 mitden gefüllten Gräben 103. Das Bilden der implantierten Gebiete 131 kann das Implantieren der Dotierstoffatome vom ersten Typ unter Verwendung einer Implantationsmaske beinhalten, wobei die Implantationsmaske eine Größe und eine entsprechende Position der implantierten Gebiete 131 definiert. - (c) Gemäß einem weiteren Beispiel (in den
1A -1C nicht dargestellt) werden dieimplantierten Gebiete 131 in der ersten Halbleiterschicht 110 gebildet, bevor dieGräben 103 gebildet werden. Bei diesem Beispiel beinhaltet das Bilden der implantierten Gebiete 131 das Implantieren der Dotierstoffatome vom ersten Typ über die ersteOberfläche 101 in die ersteHalbleiterschicht 110. Das Bilden der implantierten Gebiete 131 kann das Implantieren der weiteren Dotierstoffatome vom ersten Typ unter Verwendung einer Implantationsmaske beinhalten, wobei die Implantationsmaske eine Größe und eine entsprechende Position der implantierten Gebiete 131 definiert. Das Bilden der implantierten Gebiete 131 kann das Bilden von implantierten Gebieten, die größer sind als die gewünschten implantierten Gebiete 131, und das Entfernen von Abschnitten dieser größeren implantierten Gebiete, um dieimplantierten Gebiete 131 beimBilden der Gräben 103 zu bilden, beinhalten.
- (a) According to a in
1B In the example shown, the implantedareas 131 are formed in themesa areas 111 after thetrenches 103 are formed and before thetrenches 103 are filled. In this example, forming the implantedregions 131 includes implanting the additional first type dopant atoms into themesa regions 111 via sidewalls of thetrenches 103. - (b) According to another example (in the
1A -1C not shown), the implantedregions 131 are formed in thefirst semiconductor layer 110 after filling thetrenches 103. In this example, forming the implantedregions 131 includes implanting the additional first type dopant atoms over thefirst surface 101 into thefirst semiconductor layer 110 with the filledtrenches 103. Forming the implantedregions 131 may include implanting the first type dopant atoms using an implantation mask, wherein the implantation mask defines a size and a corresponding position of the implantedareas 131. - (c) According to another example (in the
1A -1C not shown), the implantedregions 131 are formed in thefirst semiconductor layer 110 before thetrenches 103 are formed. In this example, forming the implantedregions 131 includes implanting the first type dopant atoms over thefirst surface 101 into thefirst semiconductor layer 110. Forming the implantedregions 131 may include implanting the further first type dopant atoms using an implantation mask, where the implantation mask defines a size and a corresponding position of the implantedareas 131. Forming the implantedareas 131 may include forming implanted areas that are larger than the desired implantedareas 131 and removing portions of these larger implanted areas to form the implantedareas 131 when forming thetrenches 103.
Bei den oben dargelegten Beispielen (a) und (c) kann der erste thermische Prozess sowohl verwendet werden, um die Dotierstoffatome vom ersten und zweiten Typ der Grunddotierung zu diffundieren, als auch, um das zumindest eine dritte Gebiet13 basierend auf den implantierten Gebieten 131 zu bilden. Bei dem Beispiel (b) können die implantierten Gebiete 131 (i) vor dem ersten thermischen Prozess oder (ii) nach dem ersten thermischen Prozess gebildet werden. Bei dem Beispiel (i) kann der erste thermische Prozess verwendet werden, um sowohl die Dotierstoffatome vom ersten und zweiten Typ der Grunddotierung zu diffundieren, als auch, um das zumindest eine dritte Gebiet 13 basierend auf den implantierten Gebieten 131zu bilden. Bei dem Beispiel (ii) kann ein zweiter thermischer Prozess durchgeführt werden, um das zumindest eine dritte Gebiet 13 basierend auf den implantierten Gebieten 131 zu bilden.In examples (a) and (c) set out above, the first thermal process can be used both to diffuse the dopant atoms of the first and second types of base doping and to create the at least a
Bei den in den
In jedem Fall ist das zumindest eine dritte Gebiet 13 ein Halbleitergebiet, das nach dem thermischen Prozess Dotierstoffatome vom ersten Typ aus den implantierten Gebieten 131 enthält, das heißt, Dotierstoffatome vom ersten Typ, die (vor oder nach dem Füllen der Gräben 103) in die erste Halbleiterschicht 110 implantiert wurden und die zu den Dotierstoffatomen vom ersten Typ der Grunddotierung hinzukommen. Das zumindest eine dritte Gebiet 13 kann eine effektive Dotierungskonzentration vom ersten Dotierungstyp oder eine effektive Dotierungskonzentration vom zweiten Dotierungstyp aufweisen. Detailliertere Beispiele für das zumindest eine dritte Gebiet 13 werden weiter unten erläutert.In any case, the at least a
Wie weiter unten im Detail dargelegt wird, beeinflusst (genauer ausgedrückt: verringert) das zumindest eine dritte Gebiet 13 das Spannungssperrvermögen des fertigen Halbleiterbauelements, was weiter unten im Detail erläutert wird. Der Einfluss des zumindest einen dritten Gebietes 131 auf das Spannungssperrvermögen ist unter anderem abhängig von der flächenspezifischen vertikalen Dosis von Dotierstoffen vom ersten Typ des zumindest einen dritten Gebietes 13. Bezug nehmend auf das Obige resultiert das zumindest eine dritte Gebiet 13 aus den implantierten Gebieten 131. Die „flächenspezifische vertikale Dosis von Dotierstoffen vom ersten Typ“ des zumindest einen dritten Gebiets 13 ist gegeben durch die Gesamtmenge weiterer Dotierstoffatome vom ersten Typ in den implantierten Gebieten 131 geteilt durch die Gesamtfläche der Mesa-Gebiete 111 und der gefüllten Gräben 103 in der ersten Oberflächenphase 101. Die „Gesamtmenge weiterer Dotierstoffatome vom ersten Typ in den implantierten Gebieten 131“ ist gleich dem Integral der in den implantierten Gebieten 131 enthalten weiteren Dotierstoffatome vom ersten Typ in der vertikalen Richtung z.As will be explained in detail below, the at least one
Gemäß einem Beispiel sind die implantierten Gebiete 131 so gebildet, dass die flächenspezifische vertikale Dosis von Dotierstoffen vom ersten Typ zwischen 5% und 40% der so genannten Durchbruchladung (kritische Flächenladung) des Halbleitermaterials des Halbleiterkörpers gewählt ist. Zum Beispiel beträgt die Durchbruchladung in Silizium etwa 2E12 Dotierstoffatome pro cm2 (2E12 cm-2).According to one example, the implanted
Gemäß einem Beispiel ist die erste Halbleiterschicht 110 eine Epitaxie-Schicht, die auf eine zweiten Halbleiterschicht 140 wie etwa einem Halbleitersubstrat aufgewachsen wurde. Gemäß einem Beispiel enthalten die zweite Halbleiterschicht 140 und die erste Halbleiterschicht 110 das gleiche Halbleitermaterial wie etwa Silizium. Die zweite Halbleiterschicht 140 besitzt zum Beispiel eine Dotierungskonzentration vom ersten Dotierungstyp.According to one example, the
Eine Dicke d110 der ersten Halbleiterschicht 110 ist abhängig von einem gewünschten Spannungssperrvermögen des fertigen Superjunction-Bauelements. Gemäß einem Beispiel wird die Dicke d110, die eine Abmessung der ersten Halbleiterschicht 110 in einer vertikalen Richtung z des Halbleiterkörpers 100 ist, zwischen 10 Mikrometern (µm) und 150 Mikrometern, insbesondere zwischen 30 Mikrometern und 80 Mikrometern, gewählt.A thickness d110 of the
Das Bilden der in
Gemäß einem in
Bezug nehmend auf
Bezug nehmend auf das Obige diffundieren in dem thermischen Prozess die Dotierstoffe vom ersten und zweiten Typ in die Mesa-Gebiete 111 und das Grabenfüllmaterial 121. Dies wird im Folgenden unter Bezugnahme auf die
Bei dem in
Bezugnehmend auf
Bezug nehmend auf das Obige können die implantierten Gebiete 131 auf verschiedene Arten gebildet werden. Gemäß einem in
Bezug nehmend auf das Obige kann das zumindest eine dritte Gebiet 13 auf verschiedene Arten implementiert werden. Im Folgenden werden verschiedene Beispiele des zumindest einen dritten Gebiets 13 erläutert.Referring to the above, the at least a
Die
Bei dem in den
Die
Die
Bei jedem der unter Bezugnahme auf die
Jedes der unter Bezugnahme auf die
Bei dem Beispiel gemäß den
Bezug nehmend auf das Obige enthält das zumindest eine dritte Gebiet 13 weitere Dotierstoffatome vom ersten Typ. Diese Dotierstoffatome vom ersten Typ werden in den Halbleiterkörper 100 implantiert, um implantierte Gebiete 131 zu bilden, und während des thermischen Prozesses diffundiert und aktiviert.Referring to the above, the at least a third region contains 13 additional first type dopant atoms. These first type dopant atoms are implanted into the
Gemäß einem Beispiel beinhaltet das Implantieren der Dotierstoffatome vom ersten Typ das Implantieren der Dotierstoffatome vom ersten Typ in Seitenwände der Mesa-Gebiete 111 vor dem Füllen der Gräben mit dem Grabenfüllmaterial 121.
Gemäß einem Beispiel ist der Implantationswinkel größer als 15°, 20° oder sogar 25°.According to one example, the implantation angle is greater than 15°, 20° or even 25°.
Jedes der in den
Basierend auf dem in
Basierend auf dem in
Die
Bezug nehmend auf
Gemäß einem Beispiel beträgt der Abstand d131 zwischen benachbarten der implantierten Gebiete 131 zwischen dem 0,2-fachen und dem 2-fachen des Pitches p (0,2p < d131 < 2p) oder zwischen dem 0,4-fachen und dem 1,0-fachen des Pitches p (0,4p < d131 < p). Die Breite w131 der implantierten Gebiete 131 ist ausgewählt zwischen dem 0,2-fachen und dem 0,8-fachen des Pitches p (0,2p < w131 < 0,8p).According to one example, the distance d131 between adjacent ones of the implanted
In
Die in
Jede der
Bezug nehmend auf
Gemäß einem Beispiel beinhaltet das Bilden von dritten Gebieten 13 von dem in den
Die
Bezug nehmend auf
Bezug nehmend auf
Bezug nehmend auf
Der Prozess des Bildens der Ätzmaske 200 beinhaltet weiterhin das Entfernen des Opfermaterials 201 aus den Gräben 103, um eine Anordnung wie in den
Bezug nehmend auf das Obige kann das Bilden von implantierten Gebieten 131 gemäß den
Wie in
Basierend auf dem in
Das Bilden der dritten Gebiete 13, wie in den
Gemäß einem weiteren Beispiel beinhaltet das Bilden eines dritten Gebiets 13 des in den
Bezug nehmend auf
In dem Transistorbauelement gemäß
Das zumindest eine dritte Gebiet 13 ist in
Abschnitte der Body-Gebiete 21, die an die Gate-Dielektrika 24 angrenzen, werden im Folgenden als Kanalgebiete bezeichnet. Das Transistorbauelement ist so implementiert, dass die Driftgebiete 11 und/oder die ersten Abschnitte 131 der dritten Gebiete 13 an die Kanalgebiete angrenzen, so dass im Ein-Zustand ein Strom zwischen den Source- und den Driftgebieten 22, 11 des Transistorbauelements fließen kann.Sections of the
Die Body-Gebiete 21 können durch Implantieren von Dotierstoffatomen vom zweiten Dotierungstyp über die erste Oberfläche 101 in den Halbleiterkörper 100 und durch Aktivieren der implantierten Dotierstoffatome gebildet werden. Die Source-Gebiete 22 können durch Implantieren von Dotierstoffatomen vom ersten Dotierungstyp über die erste Oberfläche 101 in den Halbleiterkörper 100 und durch Aktivieren der implantierten Dotierstoffatome gebildet werden. Das Aktivieren der implantierten Dotierstoffatome beinhaltet einen thermischen Prozess.The
Gemäß einem Beispiel werden die Dotierstoffatome zum Bilden der Body- und Source-Gebiete 21, 22 nach dem thermischen Prozess, der die ersten und zweiten Gebiete 11, 12 basierend auf der Grunddotierung bildet und der die dritten Gebiete 13 basierend auf den implantierten Gebieten 131 bildet, in den Halbleiterkörper 100 implantiert. Gemäß einem anderen Beispiel werden die Dotierstoffatome zum Bilden der Body- und Source-Gebiete 21, 22 vor dem thermischen Prozess, der die ersten, zweiten und dritten Gebiete 11, 12, 13 bildet, implantiert. Bei diesem Beispiel wird derselbe thermische Prozess zum Bilden der ersten, zweiten und dritten Gebiete 11, 12, 13 und zum Bilden der Body- und Source-Gebiete 21, 22 verwendet.According to one example, the dopant atoms are used to form the body and
Gemäß einem Beispiel werden die Body-Gebiete 21 so gebildet, dass sie eine Dotierungskonzentration, die zwischen 1E16 cm-3 und 1E18 cm-3 beträgt, aufweisen, und die Source-Gebiete 22 werden so gebildet, dass sie eine Dotierungskonzentration, die zwischen 1E18 cm-3 und 1E21 cm-3 beträgt, aufweisen.According to one example, the
Bezug nehmend auf
Gemäß einem Beispiel ist das Puffergebiet 15 vom ersten Dotierungstyp und besitzt eine niedrigere Dotierungskonzentration als das Drain-Gebiet 14. Gemäß einem Beispiel ist die Dotierungskonzentration des Drain-Gebiets 14 zwischen 1E18 cm-3 und 1E21 cm-3 gewählt und die Dotierungskonzentration des Puffergebiets 15 ist zwischen 5E14 cm-3 und 1E17 cm-3 gewählt.According to an example, the
Das Transistorbauelement kann als Transistorbauelement vom Typ n oder als Transistorbauelement vom Typ p implementiert werden. Bei einem Bauelement vom Typ n sind die dotierten Gebiete vom ersten Dotierungstyp n-dotierte Gebiete und die dotierten Gebiete vom zweiten Dotierungstyp sind p-dotierte Gebiete. Bei einem Bauelement vom Typ p sind die dotierten Gebiete vom ersten Dotierungstyp p-dotierte Gebiete und die dotierten Gebiete vom zweiten Dotierungstyp sind n-dotierte Gebiete. Außerdem kann das Transistorbauelement als Anreicherungsbauelement oder als Verarmungsbauelement implementiert werden.The transistor device can be implemented as an n-type transistor device or as a p-type transistor device. For a device of type n, the doped regions are n-doped regions of the first doping type and the doped regions of the second doping type are p-doped regions. In a p-type device, the doped regions of the first doping type are p-doped regions and the doped regions of the second doping type are n-doped regions. In addition, the transistor device can be implemented as an enhancement device or as a depletion device.
Das Transistorbauelement schaltet abhängig von einer zwischen dem Gate-Knoten G und dem Source-Knoten S empfangenen Ansteuerspannung ein oder aus. Das Transistorbauelement befindet sich immer dann im Ein-Zustand, wenn die Ansteuerspannung höher ist als eine Schwellenspannung des Bauelements, so dass in den Body-Gebieten 21 entlang des Gate-Dielektrikums 24 ein leitender Kanal vorhanden ist. Zum Beispiel ist bei einem Anreicherungs-Bauelement vom Typ n die Schwellenspannung eine positive Spannung im Bereich von mehreren Volt.The transistor component switches on or off depending on a drive voltage received between the gate node G and the source node S. The transistor component is always in the on state when the drive voltage is higher than a threshold voltage of the component, so that a conductive channel is present in the
Das Bauelement befindet sich immer dann im Aus-Zustand, wenn die leitenden Kanäle entlang der Gate-Dielektrika 24 unterbrochen sind und eine Spannung zwischen dem Drain-Knoten D und dem Source-Knoten S derart angelegt ist, dass p/n-Übergänge zwischen den Driftgebieten 11 und den Body-Gebieten 21 und/oder p/n-Übergänge zwischen den ersten Abschnitten 131 der Drittgebiete 13 und den Body-Gebieten 21 in Rückwärtsrichtung vorgespannt sind. In diesem Betriebsmodus werden in den Drift- und Kompensationsgebieten 11, 12 und dem zumindest einen dritten Gebiet 13 Raumladungsgebiete (Verarmungsgebiete) gebildet. Grundsätzlich gilt, je höher eine Stärke der zwischen dem Drain-Knoten D und dem Source-Knoten S angelegten Spannung ist, desto mehr dehnen sich die Verarmungsgebiete in den Drift- und Kompensationsgebieten 11, 12 und dem dritten Gebiet 13 aus. Die Ausdehnung der Verarmungsgebiete ist mit einem elektrischen Feld verbunden. Ein Lawinen-Durchbruch tritt auf, wenn die Stärke des elektrischen Feldes an einer beliebigen Stelle in dem Halbleiterkörper 100 einen kritischen Wert Ecrit erreicht. Dieser kritische Wert Ecrit hängt hauptsächlich von der Art des Halbleitermaterials des Halbleiterkörpers 100 ab und ist außerdem abhängig von der Dotierungskonzentration in den Gebieten, in denen sich das Verarmungsgebiet ausdehnt.The device is always in the off state when the conductive channels along the
Bezug nehmend auf
Bezug nehmend auf
Die Zunahme des elektrischen Feldes in Richtung der ersten Oberfläche 101 derart, dass das Maximum (die Spitze) des elektrischen Feldes in dem Gebiet des zumindest einen dritten Gebiets 13 auftritt, resultiert aus einem Ungleichgewicht zwischen der Menge an Dotierstoffatomen vom ersten Typ und der Menge an Dotierstoffatomen vom zweiten Typ. Dieses Ungleichgewicht wird durch das Vorhandensein des zumindest einen dritten Gebiets 13 verursacht.The increase in the electric field towards the
Das Transistorbauelement besitzt ein Spannungssperrvermögen, welches das Maximum der Drain-Source-Spannung zwischen dem Drain-Knoten D und dem Source-Knoten S, der das Transistorbauelement standhalten kann, ist. Ein Lawinen-Durchbruch tritt auf, wenn die Drain-Source-Spannung höher ist als das Spannungssperrvermögen. Beim Einsetzen eines Lawinen-Durchbruchs entspricht das Maximum Emax des elektrischen Feldes im Wesentlichen dem kritischen Wert Ecrit.The transistor device has a voltage blocking capacity, which is the maximum of the drain-source voltage between the drain node D and the source node S that the transistor device can withstand. An avalanche breakdown occurs when the drain-source voltage is higher than the voltage blocking capacity. When an avalanche breakthrough occurs, the maximum Emax of the electric field essentially corresponds to the critical value Ecrit.
Das Spannungssperrvermögen des Transistorbauelements ist im Wesentlichen durch das Integral des Betrags |Evert| des elektrischen Feldes entlang der vertikalen Richtung z gegeben. Das heißt, das Spannungssperrvermögen ist im Wesentlichen proportional zu der Fläche unter der Kurve, die den in
In
Bei dem Transistorbauelement gemäß
Bezug nehmend auf das Obige erhöht das zumindest eine dritte Gebiet 13 lokal die Dotierungskonzentration der Dotierstoffatome vom ersten Typ in dem Superjunction-Gebiet in einem Abschnitt nahe der Body-Gebiete 21, so dass das Maximum des elektrischen Feldes in diesem Gebiet auftritt und so, dass eine „Sicherheitsmarge“ für einen lokalen Anstieg des elektrischen Feldes in Richtung des Drain-Gebiets 14 nach dem Einsetzen eines Lawinen-Stroms besteht.Referring to the above, the at least a
Der Lawinen-Strom enthält Ladungsträger eines ersten Typs (wie etwa Elektronen), die in den Driftgebieten 11 zu dem Drain-Gebiet 14 fließen, und Ladungsträger eines zweiten Typs (wie etwa Löcher), die in dem Kompensationsgebiet 12 zu den Body-Gebieten 21 fließen. Dritte Gebiete 13 gemäß den in den
Gemäß einem in
Bezug nehmend auf
Bezug nehmend auf
Bei dem in
Ein Beispiel für Transistorzellen 2, die mit planaren Gate-Elektroden 23 implementiert sind, ist in
Bei den Transistorbauelementen gemäß den
Einige der oben erläuterten Aspekte werden im Folgenden unter Bezugnahme auf nummerierte Beispiele zusammengefasst.Some of the aspects discussed above are summarized below with reference to numbered examples.
Beispiel 1. Verfahren, das beinhaltet: Bilden von Gräben in einer ersten Halbleiterschicht eines Halbleiterkörpers, so dass Mesa-Gebiete zwischen den Gräben gebildet werden, wobei die erste Halbleiterschicht eine Grunddotierung aus Dotierstoffatomen eines ersten Dotierungstyps und Dotierstoffatomen eines zu dem ersten Dotierungstyp komplementären zweiten Dotierungstyps enthält, und wobei die Dotierstoffatome vom zweiten Dotierungstyp einen vom Diffusionskoeffizienten der Dotierstoffatome vom ersten Dotierungstyp verschiedenen Diffusionskoeffizienten aufweisen; Füllen der Gräben mit einem monokristallinen Halbleitermaterial; und Durchführen eines ersten thermischen Prozesses, so dass erste Gebiete mit einer effektiven Dotierung vom ersten Dotierungstyp basierend auf den in der Grunddotierung enthaltenen Dotierstoffatomen vom ersten Dotierungstyp gebildet werden, und zweite Gebiete mit einer effektiven Dotierung vom zweiten Dotierungstyp basierend auf den in der Grunddotierung enthaltenen Dotierstoffatomen vom zweiten Dotierungstyp gebildet werden, wobei das Verfahren weiterhin beinhaltet: Implantieren weiterer Dotierstoffatome vom ersten Dotierungstyp in die erste Halbleiterschicht, um zumindest ein erstes implantiertes Gebiet zu bilden; und Aktivieren der implantierten weiteren Dotierstoffatome vom ersten Dotierungstyp, um zumindest ein drittes Gebiet zu bilden.Example 1. A method including: forming trenches in a first semiconductor layer of a semiconductor body so that mesa regions are formed between the trenches, the first semiconductor layer having a base doping of dopant atoms of a first doping type and dopant atoms of a second doping type complementary to the first doping type contains, and wherein the dopant atoms of the second doping type have a diffusion coefficient different from the diffusion coefficient of the dopant atoms of the first doping type; filling the trenches with a monocrystalline semiconductor material; and performing a first thermal process so that first regions are formed with an effective doping of the first doping type based on the dopant atoms of the first doping type contained in the base doping, and second regions with an effective doping of the second doping type based on the dopant atoms included in the base doping of the second doping type, the method further comprising: implanting further dopant atoms of the first doping type into the first semiconductor layer to form at least a first implanted region; and activating the implanted further dopant atoms of the first doping type to form at least a third region.
Beispiel 2. Verfahren nach Beispiel 1, wobei das Implantieren der weiteren Dotierstoffatome vom ersten Dotierungstyp das Implantieren der weiteren Dotierstoffatome vom ersten Dotierungstyp in Seitenwände der Gräben vor dem Füllen der Gräben beinhaltet.Example 2. The method of Example 1, wherein implanting the further dopant atoms of the first doping type includes implanting the further dopant atoms of the first doping type into sidewalls of the trenches prior to filling the trenches.
Beispiel 3. Verfahren nach Beispiel 1, wobei das Implantieren der weiteren Dotierstoffatome vom ersten Dotierungstyp das Implantieren der weiteren Dotierstoffatome vom ersten Dotierungstyp über eine erste Oberfläche der ersten Halbleiterschicht in die erste Halbleiterschicht beinhaltet.Example 3. Method according to Example 1, wherein implanting the further dopant atoms of the first doping type involves implanting the further Dopant atoms of the first doping type are included in the first semiconductor layer via a first surface of the first semiconductor layer.
Beispiel 4. Verfahren nach Beispiel 3, wobei das Implantieren der weiteren Dotierstoffatome vom ersten Dotierungstyp das Implantieren der weiteren Dotierstoffatome vom ersten Dotierungstyp nach dem Füllen der Gräben beinhaltet.Example 4. Method according to Example 3, wherein implanting the further dopant atoms of the first doping type includes implanting the further dopant atoms of the first doping type after filling the trenches.
Beispiel 5. Verfahren nach Beispiel 4, wobei die implantierten Gebiete vor dem ersten thermischen Prozess gebildet werden, und wobei der erste thermische Prozess die implantierten weiteren Dotierstoffatome vom ersten Dotierungstyp aktiviert, um das zumindest eine dritte Gebiet zu bilden.Example 5. Method according to Example 4, wherein the implanted regions are formed before the first thermal process, and wherein the first thermal process activates the implanted further dopant atoms of the first doping type to form the at least a third region.
Beispiel 6. Verfahren nach Beispiel 4, wobei die implantierten Gebiete nach dem ersten thermischen Prozess gebildet werden, und wobei das Aktivieren der implantierten weiteren Dotierstoffatome vom ersten Dotierungstyp, um das zumindest eine dritte Gebiet zu bilden, einen zweiten thermischen Prozess beinhaltet.Example 6. The method of Example 4, wherein the implanted regions are formed after the first thermal process, and wherein activating the implanted further dopant atoms of the first doping type to form the at least a third region involves a second thermal process.
Beispiel 7. Verfahren nach einem der vorhergehenden Beispiele, wobei das zumindest eine erste implantierte Gebiet mehrere erste implantierte Gebiete, die in einer lateralen Richtung der ersten Halbleiterschicht voneinander beabstandet sind, enthält, so dass die dritten Gebiete nach dem Temperaturprozess in der lateralen Richtung voneinander beabstandet sind.Example 7. The method according to any one of the preceding examples, wherein the at least one first implanted region includes a plurality of first implanted regions spaced apart from one another in a lateral direction of the first semiconductor layer, such that the third regions are spaced apart from one another in the lateral direction after the temperature process are.
Beispiel 8. Verfahren nach einem der vorhergehenden Beispiele, wobei die erste Halbleiterschicht eine Dicke in einer vertikalen Richtung aufweist, und wobei die ersten implantierten Gebiete so gebildet werden, dass eine Abmessung der ersten implantierten Gebiete in der vertikalen Richtung weniger als 25% der Dicke der ersten Halbleiterschicht beträgt.Example 8. The method according to any one of the preceding examples, wherein the first semiconductor layer has a thickness in a vertical direction, and wherein the first implanted regions are formed such that a dimension of the first implanted regions in the vertical direction is less than 25% of the thickness of the first semiconductor layer.
Beispiel 9. Verfahren nach einem der vorhergehenden Ansprüche, wobei das zumindest eine erste implantierte Gebiet so gebildet wird, dass es eine flächenspezifische vertikale Dotierstoffdosis, die zwischen 5% und 40% einer Durchbruchladung des Halbleitermaterials der ersten Halbleiterschicht beträgt, aufweist.Example 9. The method according to any one of the preceding claims, wherein the at least one first implanted region is formed such that it has an area-specific vertical dopant dose that is between 5% and 40% of a breakdown charge of the semiconductor material of the first semiconductor layer.
Beispiel 10. Verfahren nach einem der Beispiele 1 bis 9, wobei die Dotierstoffatome vom ersten Dotierungstyp Atome eines ersten Elementes enthalten, wobei die Dotierstoffatome vom zweiten Dotierungstyp Atome eines zweiten Elements enthalten, und wobei die weiteren Dotierstoffatome vom ersten Dotierungstyp Atome eines von dem ersten Element verschiedenen dritten Elements enthalten.Example 10. Method according to one of Examples 1 to 9, wherein the dopant atoms of the first doping type contain atoms of a first element, the dopant atoms of the second doping type containing atoms of a second element, and wherein the further dopant atoms of the first doping type contain atoms of one of the first element contain various third elements.
Beispiel 11. Verfahren nach Beispiel 10, wobei das erste Element Arsen ist, das zweite Element Bor ist, und das dritte Element Phosphor ist.Example 11. The method of Example 10, wherein the first element is arsenic, the second element is boron, and the third element is phosphorus.
Beispiel 12. Verfahren nach Beispiel 10, wobei das erste Element Antimon ist, das zweite Element Bor ist, und das dritte Element Phosphor oder Arsen ist.Example 12. The method of Example 10, wherein the first element is antimony, the second element is boron, and the third element is phosphorus or arsenic.
Beispiel 13. Verfahren nach einem der Beispiele 1 bis 9, wobei die Dotierstoffatome vom ersten Dotierungstyp Atome eines ersten Elements aufweisen, wobei die Dotierstoffatome vom zweiten Dotierungstyp Atome eines zweiten Elements enthalten, und wobei die weiteren Dotierstoffatome vom ersten Dotierungstyp Atome des ersten Elements enthalten.Example 13. Method according to one of Examples 1 to 9, wherein the dopant atoms of the first doping type contain atoms of a first element, wherein the dopant atoms of the second doping type contain atoms of a second element, and wherein the further dopant atoms of the first doping type contain atoms of the first element.
Beispiel 14. Verfahren nach Beispiel 13, wobei das erste Element Arsen ist, und das zweite Element Bor ist.Example 14. The method of Example 13, wherein the first element is arsenic and the second element is boron.
Beispiel 15. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin beinhaltet: Bilden mehrerer Transistorzellen, die jeweils ein Body-Gebiet vom zweiten Dotierungstyp, ein Source-Gebiet vom ersten Dotierungstyp und eine Gate-Elektrode, die benachbart zu dem Body-Gebiet angeordnet und durch ein Gate-Dielektrikum von dem Body-Gebiet dielektrisch isoliert ist, enthalten.Example 15. The method according to any one of the preceding claims, further comprising: forming a plurality of transistor cells, each having a body region of the second doping type, a source region of the first doping type and a gate electrode arranged adjacent to the body region and is dielectrically isolated from the body region by a gate dielectric.
Beispiel 16. Verfahren nach Beispiel 15, wobei die Transistorzellen so gebildet werden, dass jedes Body-Gebiet zumindest an ein zweites Gebiet und an das zumindest eine dritte Gebiet angrenzt.Example 16. Method according to Example 15, wherein the transistor cells are formed such that each body region is adjacent to at least a second region and to the at least a third region.
Beispiel 17. Verfahren nach einem der vorhergehenden Beispiele, wobei die Gräben so gebildet werden, dass sie ein Aspektverhältnis von mehr als 5:1, mehr als 7:1 oder mehr als 12:1 aufweisen.Example 17. The method of any of the preceding examples, wherein the trenches are formed to have an aspect ratio of greater than 5:1, greater than 7:1, or greater than 12:1.
Beispiel 18. Verfahren nach einem der vorhergehenden Beispiele, wobei jede von einer ersten Dotierungskonzentration der Dotierstoffatome vom ersten Dotierungstyp und einer zweiten Dotierungskonzentration der Dotierstoffatome vom zweiten Dotierungstyp, die in der Grunddotierung enthalten sind, weniger als 1% von einem Durchschnitt der ersten und zweiten Dotierungskonzentration abweicht.Example 18. The method according to any one of the preceding examples, wherein each of a first doping concentration of the first doping type dopant atoms and a second doping concentration of the second doping type dopant atoms included in the base doping is less than 1% of an average of the first and second doping concentrations differs.
Beispiel 19. Verfahren nach einem der vorhergehenden Beispiele, wobei der Halbleiterkörper weiterhin eine zweite Halbleiterschicht vom ersten Dotierungstyp enthält, wobei die erste Halbleiterschicht auf der zweiten Halbleiterschicht gebildet wird.Example 19. The method according to any one of the preceding examples, wherein the semiconductor body further contains a second semiconductor layer of the first doping type, the first semiconductor layer being formed on the second semiconductor layer.
Beispiel 20. Verfahren nach Beispiel 19, wobei die Gräben so gebildet werden, dass sie sich von einer ersten Oberfläche der ersten Halbleiterschicht durch die erste Halbleiterschicht in die zweite Halbleiterschicht erstrecken.Example 20. The method of Example 19, wherein the trenches are formed so that they extend from a first surface of the first semiconductor layer extend through the first semiconductor layer into the second semiconductor layer.
Beispiel 21. Verfahren nach Beispiel 19 oder 20, wobei die zweite Halbleiterschicht eine erste Teilschicht und eine zweite Teilschicht, die zwischen der ersten Teilschicht und der ersten Halbleiterschicht angeordnet ist, enthält, wobei die erste Teilschicht eine höhere Dotierungskonzentration als die zweite Teilschicht aufweist.Example 21. The method according to Example 19 or 20, wherein the second semiconductor layer includes a first sublayer and a second sublayer arranged between the first sublayer and the first semiconductor layer, the first sublayer having a higher doping concentration than the second sublayer.
Beispiel 22. Verfahren nach Beispiel 21, wobei die Gräben so gebildet werden, dass sie sich in die zweite Teilschicht erstrecken und von der ersten Teilschicht beabstandet sind.Example 22. The method of Example 21, wherein the trenches are formed to extend into the second sublayer and spaced from the first sublayer.
Beispiel 23. Verfahren nach Beispiel 21, wobei die Gräben so gebildet werden, dass sie sich durch die zweite Teilschicht in die erste Teilschicht erstrecken.Example 23. The method of Example 21, wherein the trenches are formed to extend through the second sublayer into the first sublayer.
Beispiel 24. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin beinhaltet: Implantieren weiterer zweiter Dotierstoffatome vom zweiten Dotierungstyp in Böden der Gräben vor dem Füllen der Gräben mit dem monokristallinen Halbleitermaterial.Example 24. The method of any preceding claim, further comprising: implanting further second dopant atoms of the second doping type into bottoms of the trenches prior to filling the trenches with the monocrystalline semiconductor material.
Beispiel 25. Verfahren nach Beispiel 24, wobei die weiteren Dotierstoffatome vom zweiten Dotierungstyp Atome vom selben Element wie die in der Grunddotierung enthaltenen Dotierstoffatome vom zweiten Dotierungstyp enthalten.Example 25. Method according to Example 24, wherein the further dopant atoms of the second doping type contain atoms of the same element as the dopant atoms of the second doping type contained in the basic doping.
Beispiel 26. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Halbleiterschicht monokristallines Silizium enthält.Example 26. The method according to any one of the preceding claims, wherein the first semiconductor layer contains monocrystalline silicon.
Beispiel 27. Superjunction-Transistorbauelement, das enthält: mehrere Transistorzellen, die jeweils ein Body-Gebiet, ein Source-Gebiet und eine Gate-Elektrode, die durch ein Gate-Dielektrikum von dem Body-Gebiet dielektrisch isoliert ist, enthalten; ein Superjunction-Gebiet, das an die Body-Gebiete der Transistorzellen angrenzt, wobei das Superjunction-Gebiet mehrere erste Gebiete eines ersten Dotierungstyps und mehrere zweite Gebiete eines zweiten Dotierungstyps, die in einer lateralen Richtung einer ersten Halbleiterschicht abwechselnd angeordnet sind, enthält, wobei die ersten Gebiete und die zweiten Gebiete Dotierstoffatome, die aus einem epitaktischen Wachstumsprozess der ersten Halbleiterschicht resultieren, enthalten, wobei das Superjunction-Gebiet weiterhin zumindest ein drittes Gebiet, das die ersten und zweiten Gebiet in Abschnitten, die an die Bodyregionen angrenzen, überlappt, enthält, wobei die dritten Gebiete weitere Dotierstoffatome vom ersten Typ, die aus einem Implantationsprozess resultieren, enthalten.Example 27. Superjunction transistor device comprising: a plurality of transistor cells each including a body region, a source region and a gate electrode dielectrically isolated from the body region by a gate dielectric; a superjunction region adjacent to the body regions of the transistor cells, the superjunction region containing a plurality of first regions of a first doping type and a plurality of second regions of a second doping type which are arranged alternately in a lateral direction of a first semiconductor layer, wherein the the first regions and the second regions contain dopant atoms resulting from an epitaxial growth process of the first semiconductor layer, the superjunction region further containing at least a third region which overlaps the first and second regions in sections adjacent to the body regions, wherein the third regions contain further dopant atoms of the first type resulting from an implantation process.
Beispiel 28. Superjunction-Transistorbauelement nach Beispiel 27, wobei das zumindest eine dritte Gebiet mehrere dritte Gebiete, die voneinander beabstandet sind, enthält.Example 28. Superjunction transistor device according to Example 27, wherein the at least one third region includes a plurality of third regions spaced apart from one another.
Claims (28)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102022119520.1A DE102022119520A1 (en) | 2022-08-03 | 2022-08-03 | METHOD FOR MAKING A SUPERJUNCTION DEVICE AND SUPERJUNCTION TRANSISTOR DEVICE |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102022119520.1A DE102022119520A1 (en) | 2022-08-03 | 2022-08-03 | METHOD FOR MAKING A SUPERJUNCTION DEVICE AND SUPERJUNCTION TRANSISTOR DEVICE |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102022119520A1 true DE102022119520A1 (en) | 2024-02-08 |
Family
ID=89575216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102022119520.1A Pending DE102022119520A1 (en) | 2022-08-03 | 2022-08-03 | METHOD FOR MAKING A SUPERJUNCTION DEVICE AND SUPERJUNCTION TRANSISTOR DEVICE |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE102022119520A1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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2022
- 2022-08-03 DE DE102022119520.1A patent/DE102022119520A1/en active Pending
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