DE102020125813A1 - METHOD OF MAKING CHIP PACKAGE AND CHIP PACKAGE - Google Patents

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Thorsten Scharf
Alexander Heinrich
Steffen Jordan
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Abstract

Ein Verfahren zum Herstellen eines Chipgehäuses ist bereitgestellt. Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.A method of manufacturing a chip package is provided. The method may include providing a deformable support having a layer of electrically conductive material formed thereon and mating the deformable support to a chip to at least partially enclose the chip with the deformable support, the layer at least partially physically supporting the chip contacted, so that the layer electrically contacts a chip contact of the chip, and wherein the layer forms a redistribution layer.

Description

Technisches Gebiettechnical field

Verschiedene Ausführungsformen beziehen sich allgemein auf ein Verfahren zum Herstellen eines Chipgehäuses und auf ein Chipgehäuse.Various embodiments generally relate to a method of manufacturing a chip package and to a chip package.

Hintergrundbackground

Das Packaging eines Halbleiterchips kann teuer sein, da es eine Reihe von seriellen Prozessen erfordert, die recht lange dauern können. Ein solcher Prozess kann das Drahtbonden sein, das auch dazu dient, größere Substrate zu vermeiden und somit die Kosten je nach Substratfläche zu senken, wie dies bei Panel-Prozessen (MPPL) der Fall ist.Packaging a semiconductor chip can be expensive as it requires a series of serial processes that can take quite a long time. One such process can be wire bonding, which also serves to avoid larger substrates and thus reduce costs depending on the substrate area, as is the case with panel processes (MPPL).

Eine weitere Herausforderung kann die Hetero-Integration von Leistungsprodukten mit Logik und Treibern sein: Viele Montageverfahren sind möglicherweise nicht in der Lage, die für die Logik erforderlichen feinen Strukturen und gleichzeitig die für den Leistungschip erforderlichen dicken Leitungen, z.B. Kupferleitungen, bereitzustellen.Another challenge can be the hetero-integration of power products with logic and drivers: many assembly methods may not be able to provide the fine structures required for the logic and at the same time the thick lines, e.g. copper lines, required for the power chip.

In der Regel werden Halbleiterchips auf einen Leadframe gebondet und anschließend mit Draht gebondet und vergossen. Dies - insbesondere der Leadframe und ein Serienprozess für das Drahtbonden - kann hohe Materialkosten verursachen. Außerdem kann jede Gehäuseplattform spezielle Geräte und Materialien erfordern. Für Panel-Lösungen wie die MPPL kann das thermosonische Drahtbonden unmöglich sein, da die erforderlichen Temperaturen auf den dort bereitgestellten großen Flächen nicht ohne ernsthafte Oxidationsprobleme angewendet werden können. Andere Verfahren wie das Einbetten von Chips erfordern unter Umständen serielle Verfahren wie das Laserbohren.As a rule, semiconductor chips are bonded to a leadframe and then bonded with wire and encapsulated. This - especially the leadframe and a series process for wire bonding - can cause high material costs. Also, each chassis platform may require specific equipment and materials. For panel solutions like the MPPL, thermosonic wire bonding can be impossible because the required temperatures cannot be applied to the large areas provided there without serious oxidation problems. Other processes such as chip embedding may require serial processes such as laser drilling.

Kurzbeschreibungshort description

Ein Verfahren zum Herstellen eines Chipgehäuses wird bereitgestellt. Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.A method of manufacturing a chip package is provided. The method may include providing a deformable support having a layer of electrically conductive material formed thereon and mating the deformable support to a chip to at least partially enclose the chip with the deformable support, the layer at least partially physically supporting the chip contacted, so that the layer electrically contacts a chip contact of the chip, and wherein the layer forms a redistribution layer.

Figurenlistecharacter list

In den Zeichnungen beziehen sich gleiche Bezugszeichen im Allgemeinen auf dieselben Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu, wobei der Schwerpunkt im Allgemeinen auf der Veranschaulichung der Prinzipien der Erfindung liegt. In der folgenden Beschreibung werden verschiedene Ausführungsformen der Erfindung unter Bezugnahme auf die folgenden Zeichnungen beschrieben, in denen:

  • 1 schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
  • 2 schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
  • 3 schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
  • 4 und 5 jeweils ein Chipgehäuse gemäß verschiedenen Ausführungsformen schematisch veranschaulichen;
  • 6 schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
  • 7 schematisch zwei Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
  • 8 schematisch einen detaillierten Aspekt eines Verfahrens zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht;
  • 9A und 9B schematisch ein Verfahren zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulichen;
  • 10A und 10B schematisch eine Chipgehäuse gemäß verschiedenen Ausführungsformen veranschaulichen;
  • 11 ein Verfahren zum Herstellen einer Kontaktstruktur für einen Chip veranschaulicht; und
  • 12 ein Flussdiagramm eines Verfahrens zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen veranschaulicht.
In the drawings, like reference characters generally refer to the same parts throughout the different views. The drawings are not necessarily to scale, emphasis generally being placed upon illustrating the principles of the invention. In the following description, various embodiments of the invention are described with reference to the following drawings, in which:
  • 1 FIG. 12 schematically illustrates a method for manufacturing a chip package in accordance with various embodiments;
  • 2 FIG. 12 schematically illustrates a method for manufacturing a chip package in accordance with various embodiments;
  • 3 FIG. 12 schematically illustrates a method for manufacturing a chip package in accordance with various embodiments;
  • 4 and 5 each schematically illustrate a chip package according to various embodiments;
  • 6 FIG. 12 schematically illustrates a method for manufacturing a chip package in accordance with various embodiments;
  • 7 FIG. 12 schematically illustrates two methods of manufacturing a chip package in accordance with various embodiments;
  • 8th FIG. 12 schematically illustrates a detailed aspect of a method for manufacturing a chip package in accordance with various embodiments;
  • 9A and 9B schematically illustrate a method for manufacturing a chip package in accordance with various embodiments;
  • 10A and 10B schematically illustrate a chip package according to various embodiments;
  • 11 illustrates a method of fabricating a contact structure for a chip; and
  • 12 1 illustrates a flow diagram of a method for manufacturing a chip package in accordance with various embodiments.

Beschreibungdescription

Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die zur Veranschaulichung spezifische Details und Ausführungsformen der Erfindung zeigen.The following detailed description refers to the accompanying drawings, which show specific details and embodiments of the invention by way of illustration.

Das Wort „beispielhaft“ wird hier im Sinne von „als Beispiel, Einzelfall oder Veranschaulichung dienend“ verwendet. Jede hier als „beispielhaft“ beschriebene Ausführungsform oder Gestaltung ist nicht unbedingt als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Gestaltungen zu verstehen.The word "exemplary" is used herein to mean "serving as an example, instance, or illustration." Any embodiment or design described herein as “exemplary” is not necessarily to be construed as preferred or advantageous over other embodiments or designs.

Das Wort „über“ in Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder Oberfläche gebildet wird, kann hier so verwendet werden, dass es bedeutet, dass das abgeschiedene Material „direkt auf‟, z. B. in direktem Kontakt mit der gemeinten Seite oder Oberfläche, gebildet werden kann. Das Wort „über“ in Bezug auf ein abgeschiedenes Material, das „über“ einer Seite oder Oberfläche gebildet ist, kann hier so verwendet werden, dass es bedeutet, dass das abgeschiedene Material „indirekt auf‟ der gemeinten Seite oder Oberfläche gebildet sein kann, wobei eine oder mehrere zusätzliche Schichten zwischen der angedeuteten Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind.The word "over" in relation to a deposited material formed "over" a face or surface may be used herein to mean that the deposited material is "directly on", e.g. B. in direct contact with the intended side or surface. The word "over" in relation to a deposited material formed "over" a side or surface may be used herein to mean that the deposited material may be formed "indirectly on" the side or surface referred to, with one or more additional layers interposed between the indicated face or surface and the deposited material.

Verschiedene Aspekte der Offenbarung gelten für Geräte, und verschiedene Aspekte der Offenlegung gelten für Verfahren. Es versteht sich, dass grundlegende Eigenschaften der Vorrichtungen auch für die Verfahren gelten und umgekehrt. Aus Gründen der Kürze kann daher auf eine doppelte Beschreibung solcher Eigenschaften verzichtet worden sein.Various aspects of the disclosure apply to devices and various aspects of the disclosure apply to methods. It goes without saying that basic properties of the devices also apply to the methods and vice versa. For the sake of brevity, such properties may not have been described twice.

In verschiedenen Ausführungsformen kann ein Tiefziehen einer metallisierten dielektrischen (z. B. Kunststoff-) Folie (die dielektrische Folie kann auch als „Träger“ bezeichnet werden) oder einer Kupferfolie verwendet werden, um 3D-Verbindungen herzustellen.In various embodiments, deep drawing of a metalized dielectric (e.g., plastic) foil (the dielectric foil may also be referred to as a "carrier") or a copper foil may be used to create 3D interconnects.

Die Metallisierung kann in verschiedenen Ausführungsformen vorstrukturiert sein. Dies kann es ermöglichen, ein für eine Gruppe (Batch) ausführbares Vorderseiten- (FS-)-Verbindungsverfahren einschließlich einer Hetero-Integration von Logik- und Leistungschips mittels eines Bereitstellens von Verbindungen mit unterschiedlichen Metalldicken bereitzustellen.The metallization can be prestructured in various embodiments. This may make it possible to provide a batch executable front-side (FS) connection method including hetero-integration of logic and power chips by means of providing connections with different metal thicknesses.

In verschiedenen Ausführungsformen wird ein Verfahren zum Herstellen eines Halbleiterchipgehäuses bereitgestellt, bei dem anstelle des Drahtbondverfahrens ein paralleles/halbparalleles Verfahren verwendet wird. Der Prozess kann flexibel genug sein, um eine Vielzahl von Produkten und Anpassungen für Prozessvariationen zu ermöglichen. Zusätzlich kann die Präzision durch eine optimierte Prozessreihenfolge verbessert werden.In various embodiments, a method of manufacturing a semiconductor die package using a parallel/semi-parallel method instead of the wire bonding method is provided. The process can be flexible enough to allow for a variety of products and customization for process variations. In addition, the precision can be improved by an optimized process sequence.

In verschiedenen Ausführungsformen kann die Verdrahtung des Gehäuses durch eine Kombination aus Metallfolien und einem verformbaren (formbaren) dielektrischen Material (dem Träger), vorzugsweise einem Polymermaterial, erfolgen. Die Metallfolie und/oder der Träger können strukturiert werden, um eine gewünschte Funktionalität zu erreichen, und können anschließend über den Chip gepresst werden. Dabei kann die Metallfolie (und der Träger, falls vorhanden) zu einer 3D-Struktur geformt werden, welche die elektrischen Verbindungen sowie alle erforderlichen Kontakte herstellt. Mit anderen Worten, es kann eine Umverteilungsschicht gebildet werden. Für mechanische Stabilität und Robustheit kann in verschiedenen Ausführungsformen eine zusätzliche gegossene Verkapselung bereitgestellt sein.In various embodiments, the wiring of the housing may be provided by a combination of metal foils and a deformable (moldable) dielectric material (the carrier), preferably a polymeric material. The metal foil and/or the carrier can be structured to achieve a desired functionality and can then be pressed over the chip. The metal foil (and the carrier, if present) can be formed into a 3D structure that makes the electrical connections and all the necessary contacts. In other words, a redistribution layer can be formed. Additional molded encapsulation may be provided in various embodiments for mechanical stability and robustness.

In verschiedenen Ausführungsformen können allgemeine Prinzipien der Metallumformung (Tiefziehen) und der Verbindung (Ultraschallschweißen, Löten, leitfähiger Kleber) kombiniert werden, um elektrische Kontakte und eine Verbindungsschicht für den Chip zu bilden.In various embodiments, general principles of metal forming (deep drawing) and bonding (ultrasonic welding, soldering, conductive adhesive) can be combined to form electrical contacts and a bonding layer for the chip.

Jede der 1 bis 3, 6, 7, 9A und 9B zeigt schematisch als Abfolge von zwei oder mehr schematischen Querschnittsansichten ein Verfahren zum Herstellen eines Chipgehäuses 100 gemäß verschiedenen Ausführungsformen. In 3 und 6 ist zusätzlich eine Draufsicht dargestellt, in der alle vertikal gestapelten Strukturen eingezeichnet sind, um das Verständnis dafür zu verbessern, wo sich der Querschnitt befindet.Each of the 1 until 3 , 6 , 7 , 9A and 9B 10 schematically shows, as a sequence of two or more schematic cross-sectional views, a method for manufacturing a chip package 100 according to various embodiments. In 3 and 6 Additionally, a top view is shown with all vertically stacked structures drawn to help understand where the cross-section is located.

Wie in 1 bis 3, 6, 7, 9A und 9B gezeigt, kann ein verformbarer Träger 112 mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material (kurz „Schicht“) 110 bereitgestellt werden.As in 1 until 3 , 6 , 7 , 9A and 9B As shown, a deformable substrate 112 having a layer of electrically conductive material ("layer" for short) 110 formed thereon may be provided.

In verschiedenen Ausführungsformen kann der verformbare Träger 112 (zusammen mit der Schicht 110) formschlüssig auf einem Chip 102 angebracht werden, um den Chip 102 zumindest teilweise mit dem verformbaren Träger 112 (und der Schicht 110) zu umschließen. Der Chip 102 kann ein Halbleitersubstrat 108 und Chipkontakte 104 aufweisen. Um die Chipkontakte 104 kann ein dielektrisches Material 106 angeordnet werden. Mindestens einer der Chipkontakte 104 kann auf einer Vorderseite 102F des Chips 102 angeordnet sein. In verschiedenen Ausführungsformen kann ein weiterer der Chipkontakte 104 auf einer Rückseite 102B des Chips 102 angeordnet sein.In various embodiments, the deformable support 112 (along with the layer 110) may be mated to a chip 102 to at least partially enclose the chip 102 with the deformable support 112 (and the layer 110). The chip 102 may include a semiconductor substrate 108 and chip contacts 104 . A dielectric material 106 may be placed around the chip contacts 104 . At least one of the chip contacts 104 can be arranged on a front side 102F of the chip 102 . In various embodiments, another one of the chip contacts 104 can be arranged on a backside 102B of the chip 102 .

Durch das Formschlussverfahren kann erreicht werden, dass die Schicht 110 den Chip 102 zumindest teilweise physisch kontaktiert, so dass die Schicht 110 mindestens einen der Chipkontakte 104 des Chips 102 elektrisch kontaktiert. Die Schicht kann eine Umverteilungsschicht bilden.The form-fitting method makes it possible for the layer 110 to at least partially physically contact the chip 102 , so that the layer 110 electrically contacts at least one of the chip contacts 104 of the chip 102 . The layer can form a redistribution layer.

Mindestens einer der Chipkontakte 104 kann in verschiedenen Ausführungsformen frei von der (Umvcrtcilungs-)Schicht 110 sein und kann als weiterer Chipkontakt 104 bezeichnet werden. Der weitere Chipkontakt 104 und ein Teil der Schicht 110 (die den umverteilten Kontakt bilden kann) können auf derselben Seite freiliegen.At least one of the chip contacts 104 can be free of the (redirection) layer 110 in various embodiments and can be referred to as another chip contact 104 . The further die contact 104 and part of the layer 110 (which may form the redistributed contact) may be exposed on the same side.

Die Seite des Gehäuses 100, auf der elektrische Kontakte freiliegen (umverteilte Chipkontakte, die durch die Teile der Schicht 110 gebildet werden und, optional, ursprüngliche Chipkontakte 104), kann als Vorderseite 100F des Chipgehäuses 100 bezeichnet werden.The side of the package 100 where electrical contacts are exposed (redistributed chip contacts formed by the portions of the layer 110 and, optionally, native chip contacts 104) may be referred to as the front face 100F of the chip package 100.

In der beispielhaften Ausführungsform von 1 und 2 sind die Chipkontakte 104 der Vorderseite 102F nicht mit der Schicht 110 verbunden und liegen zusammen mit den umverteilten Chipkontakten 104 der Rückseite an der Vorderseite 100F der Chipgehäuse 100 frei.In the exemplary embodiment of FIG 1 and 2 For example, the front side 102F die contacts 104 are not connected to the layer 110 and are exposed along with the redistributed back side die contacts 104 on the front side 100F of the chip packages 100. FIG.

In den beispielhaften Ausführungsformen von 1 und 2 wird nur ein umverteilter Chipkontakt gebildet, nämlich der umverteilte Chiprückseitenkontakt.In the example embodiments of FIG 1 and 2 only one redistributed chip contact is formed, namely the redistributed chip backside contact.

Mit dieser Ausführungsform kann ein DirectFET-ähnliches Gehäuse gebildet werden. Da die Chipseiten ohnehin auf Drain-Potenzial liegen können, ist eine Isolierung zwischen der Schicht 110 und den Chipseitenflächen möglicherweise nicht erforderlich. Dennoch kann in verschiedenen Ausführungsformen ein Haftvermittler 770 oder eine klebende Chip-Isolierschicht 552 an den Seiten des Chips 102 bereitgestellt werden (siehe z. B. 5 oder 7).With this embodiment, a DirectFET-like package can be formed. Since the chip sides may be at drain potential anyway, insulation between layer 110 and the chip side surfaces may not be necessary. Nevertheless, in various embodiments, an adhesion promoter 770 or an adhesive chip insulating layer 552 can be provided on the sides of the chip 102 (see e.g. 5 or 7 ).

In verschiedenen Ausführungsformen kann die Schicht 110 entlang der Seiten des Chips 102 ein anderes Potenzial aufweisen als das Halbleitersubstrat 108, das eine signifikante Leitfähigkeit haben kann. Eine fehlende Isolierung zwischen der Schicht 110 und dem Halbleitersubstrat 108 kann in diesem Fall zu einem Kurzschluss in den entsprechenden Kontakten 104 führen.In various embodiments, the layer 110 along the sides of the chip 102 may have a different potential than the semiconductor substrate 108, which may have significant conductivity. In this case, a lack of insulation between the layer 110 and the semiconductor substrate 108 can lead to a short circuit in the corresponding contacts 104 .

Eine zusätzliche chipseitige Isolationsschicht 440, 552, die optional zusätzlich als Haftschicht 552 fungieren kann, kann daher in verschiedenen Ausführungsformen bereitgestellt werden (siehe z.B. 4, 5 oder 7).An additional chip-side insulation layer 440, 552, which can optionally also function as an adhesion layer 552, can therefore be provided in various embodiments (see e.g 4 , 5 or 7 ).

Die Isolierschicht 440, 552 oder der Haftvermittler 770 können in verschiedenen Ausführungsformen vor dem Tiefziehverfahren auf Seiten des Chips 102 angebracht werden.In various embodiments, the insulating layer 440, 552 or the adhesion promoter 770 can be applied to the chip 102 before the deep-drawing process.

Mit anderen Worten: Anstatt einen nackten Halbleiterchip 102 zu verarbeiten, kann ein Recon-Die wie beim Fan-out Wafer-Level-Packaging (FoWLP) verwendet werden. Der Chip 102 kann somit mit den Isolierschichten 440, 552 auf seinen Seitenflächen versehen werden, bevor er von der Träger/Schicht-Kombination 112/110 umschlossen wird.In other words, instead of processing a bare semiconductor chip 102, a recon die can be used as in fan-out wafer-level packaging (FoWLP). The chip 102 can thus be provided with the insulating layers 440, 552 on its side surfaces before it is enclosed by the carrier/layer combination 112/110.

Dies bedeutet, dass der Chip 102 mit robusten, unempfindlichen Seitenwänden bereitgestellt sein kann, die sich gut zum Pressen eignen. Außerdem kann eine isolierende Rückseite bereitgestellt werden (die Isolierschicht 440 kann den Chip 102 von allen Seiten und von der Rückseite 102B her umschließen). Dies ist in der beispielhaften Ausführungsform von 4 dargestellt.This means that chip 102 can be provided with robust, resilient sidewalls that lend themselves well to pressing. In addition, an insulating backside can be provided (the insulating layer 440 can enclose the chip 102 from all sides and from the backside 102B). This is in the exemplary embodiment of FIG 4 shown.

In verschiedenen Ausführungsformen kann die Isolierschicht 552 durch das Aufbringen einer dielektrischen Schicht 552 auf die Chip-Seitenflächen realisiert werden, z. B. ein Oxid, ein Nitrid, ein Imid oder ein Epoxid.In various embodiments, the insulating layer 552 can be implemented by applying a dielectric layer 552 to the chip side faces, e.g. B. an oxide, a nitride, an imide or an epoxide.

In verschiedenen Ausführungsformen kann die Isolierschicht 552, z. B. eine Polymerschicht, auf die Träger/Schicht-Kombination 112/110 aufgebracht werden. Eine beispielhafte Ausführungsform ist in 6 dargestellt. Es ist zu beachten, dass in der Draufsicht die Umrisse aller vertikal gestapelten Elemente dargestellt sind. Mit anderen Worten, die Draufsicht soll nicht bedeuten, dass die Schicht 110 über der Isolierschicht 552 gebildet wird. Dass sie zwischen dem Träger 112 und der Isolierschicht 552 (in Bereichen, in denen die Isolierschicht 552 ausgebildet ist) ausgebildet ist, ist in der Querschnittsansicht im zweiten Feld von 6 zu sehen.In various embodiments, the insulating layer 552, e.g. B. a polymer layer can be applied to the carrier / layer combination 112/110. An exemplary embodiment is in 6 shown. It should be noted that the plan view shows the outlines of all vertically stacked elements. In other words, the plan view is not intended to imply that layer 110 is formed over insulating layer 552. FIG. That it is formed between the carrier 112 and the insulating layer 552 (in areas where the insulating layer 552 is formed) is shown in the cross-sectional view in the second panel of FIG 6 to see.

Mit anderen Worten, die Isolierschicht 552 kann auf der Schicht 110 als strukturierte Schicht 552 vorappliziert werden, z. B. gedruckt oder vorstrukturiert und angebracht. Die Isolierschicht 552 kann so eingerichtet sein, dass sie einen Teil der Schicht 110 gegenüber dem Chip 102 isoliert, zum Beispiel den größten Teil der Schicht 110. Die Isolierschicht 552 kann aus demselben Material (z. B. Polymer) bestehen oder dasselbe enthalten wie der Träger 112, oder sie kann z. B. eine isolierende Klebstoffschicht sein, wie z. B. Tesa HAFⓇ.In other words, the insulating layer 552 can be pre-deposited on the layer 110 as a patterned layer 552, e.g. B. printed or pre-structured and attached. The insulating layer 552 may be configured to insulate a portion of the layer 110 from the chip 102, for example most of the layer 110. The insulating layer 552 may be made of or contain the same material (e.g., polymer) as the chip carrier 112, or it may e.g. B. be an insulating adhesive layer such. B. Tesa HAFⓇ.

Die Isolierschicht 552 kann in verschiedenen Ausführungsformen nicht nur zwischen der Schicht 110 und dem Chip 102, sondern auch zwischen dem Träger 112 und dem Chip 102 angebracht sein.The insulating layer 552 can be applied not only between the layer 110 and the chip 102 but also between the carrier 112 and the chip 102 in various embodiments.

In verschiedenen Ausführungsformen kann die Isolierschicht 552 einen zusätzlichen Vorteil bieten, indem sie einen Spalt zwischen der Chip-Seite und dem Träger 112 (bzw. der Schicht 110) ausfüllt und sicher abdichtet. Auch ein Bereich des Trägers 112, der den Nicht-Pad-Bereich auf der Chipvorderseite 102F berühren kann, kann auf diese Weise aufgeklebt werden.In various embodiments, the insulating layer 552 may provide an additional benefit by filling and securely sealing a gap between the chip side and the carrier 112 (or layer 110). A portion of the carrier 112 that may touch the non-pad area on the chip front side 102F can also be glued in this way.

In verschiedenen Ausführungsformen, in denen eine erhöhte Haftung erwünscht, aber eine Isolierung nicht notwendig ist, oder in denen die Schicht 110 mit der Isolierschicht 552 (z.B. einer Polymerschicht) verbunden werden soll, kann eine Haftvermittlung 770 (siehe 7) bereitgestellt werden, z. B. eine Oberflächenaufrauhung. Die Haftvermittlungsschicht 770 kann vor dem Tiefziehen auf die Schicht 110 aufgebracht werden.In various embodiments where increased adhesion is desired but insulation is not necessary, or where layer 110 is to be bonded to insulating layer 552 (e.g., a polymeric layer), an adhesion promoter 770 (see FIG 7 ) are provided, e.g. B. a surface roughening. The adhesion-promoting layer 770 can be applied to the layer 110 before deep-drawing.

In verschiedenen Ausführungsformen ist der rückseitige Chipkontakt 104 möglicherweise nicht mit der Schicht 110 verbunden, oder der Chip 102 weist möglicherweise keinen rückseitigen Chipkontakt auf (wie in der beispielhaften Ausführungsform von 4).In various embodiments, back die contact 104 may not be connected to layer 110, or die 102 may not have a back die contact (as in the exemplary embodiment of FIG 4 ).

Umverteilte Chipkontakte 104 von der Vorderseite 102F des Chips 102 können an der Vorderseite 100F des Chipgehäuses 100 freiliegen, wobei die Rückseite 102B des Chips 102 freiliegen kann (wie beispielhaft in 3, 6, 9A, 9B, 10A und 10B gezeigt) oder durch eine Isolierung abgedeckt sein kann (wie beispielhaft in 4, 5 und 7 gezeigt).Redistributed chip contacts 104 from the front side 102F of the chip 102 may be exposed on the front side 100F of the chip package 100, where the back side 102B of the chip 102 may be exposed (as exemplified in FIG 3 , 6 , 9A , 9B , 10A and 10B shown) or covered by insulation (as exemplified in 4 , 5 and 7 shown).

In verschiedenen Ausführungsformen kann die Metallschicht 110 eine strukturierte Schicht sein, um eine Vielzahl unterschiedlicher Potenziale zu berücksichtigen (die beispielsweise erforderlich sein können, um die Chipvorderseite 102F zu kontaktieren). Dies ist insbesondere in den 3, 6 und 8 angedeutet, wo die schematischen Draufsichten dargestellt sind, kann aber auch für andere Ausführungsformen relevant sein.In various embodiments, the metal layer 110 may be a patterned layer to accommodate a variety of different potentials (which may be required to contact the chip front side 102F, for example). This is particularly in the 3 , 6 and 8th indicated where the schematic plan views are shown, but may also be relevant to other embodiments.

In verschiedenen Ausführungsformen kann eine Träger/Schicht-Kombination 112/110, z. B. eine einlagige Flex, so strukturiert sein, dass sie eine Vielzahl von Kontakten bildet, die einerseits (an einem Ende) auf die Chipkontakte 104 passen und andererseits (am anderen Ende) Pads bilden, die nach der Verarbeitung die Außenkontakte des Gehäuses 100 bilden.In various embodiments, a carrier/layer combination 112/110, e.g. B. a single layer flex, can be structured so that it forms a plurality of contacts that on the one hand (at one end) fit onto the chip contacts 104 and on the other hand (at the other end) form pads that form the external contacts of the package 100 after processing .

Der Träger 112 mit der darauf gebildeten strukturierten Schicht 110 kann auf die Vorderseite 102F des Chips 102 gepresst werden (das Tiefziehen ist in den Figuren durch weiße Pfeile visualisiert), wodurch gleichzeitig alle elektrischen Verbindungen zu den Chipkontakten 104 und (umverteilten) Pads hergestellt werden. Dies ist insbesondere in 3 und 6 dargestellt.The carrier 112 with the patterned layer 110 formed thereon can be pressed onto the front side 102F of the chip 102 (deep drawing is visualized in the figures by white arrows), whereby all electrical connections to the chip contacts 104 and (redistributed) pads are made at the same time. This is particularly in 3 and 6 shown.

In verschiedenen Ausführungsformen kann zum Erzielen einer robusten Standardkontur ein zusätzliches Formgebungsverfahren angewandt werden, wie es im Zusammenhang mit 2 beschrieben und z. B. in 3 bzw. 6 dargestellt ist.In various embodiments, to achieve a robust default contour, an additional forming process may be used, as discussed in connection with FIG 2 described and z. Am 3 respectively. 6 is shown.

Um eine hohe Robustheit der Chips 102 zu erreichen, kann eine dicke Passivierung wünschenswert sein. Dies kann ein zusätzliches Merkmal ermöglichen: Durch ein Ausbilden der Chipkontakte 104 mit einer Form, die ein Verriegeln der Chipkontakte 104 und der strukturierten Schicht 110 (die in diesem Fall mit einer passenden, d. h. komplementären Struktur strukturiert sein kann) ermöglicht (oder erfordert), kann eine selbstausrichtende Eigenschaft erreicht werden. Beispielsweise können der Chipkontakt 104 (z.B. als Vorsprung) und die Schicht 110 (z.B. als Öffnung) eine puzzlcartigc Komplementärstruktur aufweisen. Dies ist in 8 beispielhaft dargestellt. Dadurch kann eine höhere Robustheit erzielt werden.In order to achieve high robustness of the chips 102, a thick passivation may be desirable. This may allow for an additional feature: by forming the chip contacts 104 with a shape that enables (or requires) interlocking of the chip contacts 104 and the patterned layer 110 (which in this case may be patterned with a matching, i.e. complementary structure), a self-aligning property can be achieved. For example, the chip contact 104 (eg as a projection) and the layer 110 (eg as an opening) can have a complementary puzzle-like structure. this is in 8th shown as an example. This allows greater robustness to be achieved.

Zum Bilden der strukturierten Metallschicht 110 auf dem Träger 112 kann es vorzuziehen sein, kein B-Stufen-Material wie z.B. harzbeschichtetes Kupfer (RCC) zu verwenden, sondern eine Kombination aus einem verformbaren Polymer, z.B. Polyimid, und Metall, z.B. Kupfer, z.B. sogenannte Flex-Platten.To form the patterned metal layer 110 on the carrier 112, it may be preferable not to use a B-stage material such as resin-coated copper (RCC), but to use a combination of a malleable polymer, e.g. polyimide, and metal, e.g. copper, e.g flex plates.

Insbesondere kann die strukturierte Schicht 110 auf dem Träger 112 nur in den Bereichen vorhanden sein, in denen ein entsprechender elektrischer Kontakt zu den Chipkontakten 104 gebildet werden soll (ein Kontaktabschnitt), in denen die tiefgezogene Schicht 110 den umverteilten Chipkontakt bilden soll (ein umverteilter Kontaktabschnitt), sowie in einem Bereich, der den Kontaktabschnitt und den umverteilten Kontaktabschnitt verbindet. Die Schicht 110 kann so strukturiert sein, dass sie einen oder mehrere umverteilte Chipkontakte bildet.In particular, the structured layer 110 can be present on the carrier 112 only in the areas in which a corresponding electrical contact to the chip contacts 104 is to be formed (a contact section), in which the deep-drawn layer 110 is to form the redistributed chip contact (a redistributed contact section ), and in a region connecting the contact portion and the redistributed contact portion. Layer 110 may be patterned to form one or more redistributed die contacts.

In jeder der beispielhaften Ausführungsformen von 3 und 6 werden sechs umverteilte Chipkontakte gebildet, und die Schicht 110 auf dem Träger 112 von 8 ist ebenfalls so konfiguriert, dass sie sechs umverteilte Chipkontakte bildet. In jeder der beispielhaften Ausführungsformen von 4, 5 und 7 werden mindestens zwei umverteilte Chipkontakte gebildet.In each of the example embodiments of FIG 3 and 6 six redistributed chip contacts are formed, and the layer 110 on the carrier 112 of FIG 8th is also configured to form six redistributed chip contacts. In each of the example embodiments of FIG 4 , 5 and 7 at least two redistributed chip contacts are formed.

In jeder der beispielhaften Ausführungsformen von 9A, 9B, 10A und 10B, deren weitere Merkmale weiter unten erörtert werden, werden mindestens vier umverteilte Chipkontakte gebildet.In each of the example embodiments of FIG 9A , 9B , 10A and 10B , other features of which are discussed below, at least four redistributed chip contacts are formed.

Die Schicht 110 kann im Wesentlichen wie in der Technik bekannt strukturiert werden. Je nach Komplexität der auszubildenden Strukturen und/oder der Materialien des Trägers 112 und der Schicht 110 erfolgt dies in der Regel durch lithographische Bearbeitung. Unterschiedliche Oberflächen können gemäß den beschriebenen Ausführungsformen gebildet werden, z.B. durch galvanische oder stromlose Metallisierung. Zusätzlich können Schichten von Verbindungsmaterialien wie Klebstoff (z. B. Leim) und Kontaktverstärkungsmaterial, z. B. Lot, z. B. mittels Schablonendruck, Siebdruck oder Tintenstrahldruck aufgebracht werden.Layer 110 can be patterned substantially as is known in the art. Depending on the complexity of the structures to be formed and/or the materials of the carrier 112 and the layer 110, this is usually done by lithographic processing. Different surfaces can be formed according to the described embodiments, for example by galvanic or electroless metallization. In addition, layers of bonding materials such as adhesive (e.g. glue) and contact reinforcement material, e.g. B. Solder, z. B. be applied by stencil printing, screen printing or inkjet printing.

Das weitere Verfahren, d.h. eine Vorbereitung für den Tiefziehprozess, kann z.B. das Aufbringen, z.B. Montieren, des Chips 102 auf die Träger-Schicht-Kombination 112/110 aufweisen, z.B. durch ein temporäres Bonding oder durch eine permanente Verbindung, oder durch Anbringen des Chips 102 auf einem temporären Träger (nicht dargestellt).The further method, i.e. preparation for the deep-drawing process, can include, for example, applying, e.g. mounting, the chip 102 to the carrier-layer combination 112/110, e.g. by temporary bonding or by a permanent connection, or by attaching the chip 102 on a temporary support (not shown).

In verschiedenen Ausführungsformen kann das elektrisch leitende Material der Schicht 110 mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthalten oder daraus bestehen. Die Gruppe kann Kupfer, Silber, Aluminium und eine Legierung aus einem oder mehreren der oben genannten Materialien aufweisen. Ein weiches Kupfer (galvanisch oder sauerstofffrei) kann bevorzugt sein.In various embodiments, the electrically conductive material of layer 110 may include or consist of at least one of a group of electrically conductive materials. The group may include copper, silver, aluminum and an alloy of one or more of the above materials. A soft copper (electroplated or oxygen free) may be preferred.

Der dielektrische Träger 112 kann in verschiedenen Ausführungsformen ein Polymer aufweisen, z. B. ein Imid, z. B. Polyimid, ein Harz, z. B. ein b-Stufen-Harz, oder ein hochtemperaturfähiges thermoplastisches Polymer wie Polyphenylensulfid (PPS). Diese Materialien können in verschiedenen Ausführungsformen gefüllt sein, um den WAK zu senken und die Robustheit des Gehäuses zu verbessern. Zur Verbesserung der thermischen Leistung können thermisch hoch leitfähige Füllstoffe verwendet werden.In various embodiments, the dielectric carrier 112 may comprise a polymer, e.g. an imide, e.g. B. polyimide, a resin, z. B. a b-staged resin, or a high temperature thermoplastic polymer such as polyphenylene sulfide (PPS). These materials can be filled in various embodiments to lower the CTE and improve the robustness of the housing. Highly thermally conductive fillers can be used to improve thermal performance.

In verschiedenen Ausführungsformen kann es ausreichen, dass der dielektrische Träger 112 während des Tiefziehvorgangs, der bei einer erhöhten Verarbeitungstemperatur stattfinden kann, verformbar ist. Der dielektrische Träger 112 kann in verschiedenen Ausführungsformen nach dem Tiefziehen zumindest bis zu einem gewissen Grad aushärten.In various embodiments, it may be sufficient that the dielectric carrier 112 is deformable during the deep drawing process, which may take place at an elevated processing temperature. In various embodiments, the dielectric carrier 112 can be cured at least to a certain degree after the deep drawing.

In einer beispielhaften Ausführungsform kann eine kupfermetallisierte Kunststofffolie, z. B. eine Polyimidfolie, verwendet werden.In an exemplary embodiment, a copper-metallized plastic film, e.g. B. a polyimide film can be used.

Das Tiefziehen kann in verschiedenen Ausführungsformen Heißpressen aufweisen.Deep drawing may include hot pressing in various embodiments.

Zum Pressen kann der Chip 102 auf eine eher harte Unterlage gelegt werden. Die Abdeckseite kann entweder in einer bestimmten Form bereitgestellt werden, die der Topologie des Ergebnisses entsprechen kann, oder es kann ein weicher Stapel bereitgestellt werden, um einen quasi-hydrostatischen Druck zu erzielen und eine nahezu konforme Ausbildung der Träger/Schicht-Kombination 112/110 (die Deckschicht) über dem Chip 102 zu erreichen. Das Verfahren mit dem weichen Stapel kann den Vorteil haben, dass auf den Chip wirkende Kräfte (z. B. Scher- und Zugkräfte), die für den Chip 102 gefährlich sein können, minimiert werden können.For pressing, the chip 102 can be placed on a rather hard surface. The cover face can either be provided in a specific shape that can conform to the topology of the result, or a soft stack can be provided to achieve quasi-hydrostatic pressure and near conformal formation of the carrier/layer combination 112/110 (the cap layer) over the chip 102 to achieve. The soft stack method may have the advantage that forces acting on the chip (e.g., shear and tensile forces) that may be dangerous to the chip 102 may be minimized.

In verschiedenen Ausführungsformen kann der Träger 112, der z. B. harzbeschichtetes Kupfer oder ein ähnliches Material aufweisend kann, dicker als der Chip 102 sein. Zum Beispiel kann, wie in 1 gezeigt, eine einfache Verbindung der Chiprückseite 102B mit der Vorderseite 102F (bzw. der Gehäusevorderseite 100F) gebildet werden.In various embodiments, the carrier 112, e.g. B. resin-coated copper or a similar material, thicker than the chip 102 can be. For example, as in 1 shown, a simple connection of the chip back side 102B with the front side 102F (or the package front side 100F) can be formed.

Der Chip 102 kann auf der Metallseite der Träger-Schicht-Kombination 112/110, d. h. auf der Schicht 110, platziert werden.The chip 102 can be mounted on the metal side of the carrier-layer combination 112/110, i. H. on layer 110.

Anschließend kann der Träger 112 um den Chip 102 herum tiefgezogen, z. B. heißgepresst, werden. Dabei kann die (Metall-)Schicht 110 so verformt werden, dass sie die Chiprückseite 102B und die Chipseitenflächen vollständig abdeckt und mit der Chipvorderseite 102F bündig ist. Die Abschnitte der Metallschicht 110, die mit der Chipvorderseite 102F bündig sind, können den umverteilten Chipkontakt bilden. Mit anderen Worten: Die Metallbereiche, die über die Chipfläche hinausgehen, können einen lötbaren Kontakt auf der gleichen Ebene wie die Chipvorderseite 102F ergeben. Ist dieser bereits so vorbereitet, dass er für das Löten auf der Platine geeignet ist, ist das Chipgehäuse 100 fertig. In verschiedenen Ausführungsformen können weitere Verfahren wie Trennung, Oberflächenveredelung usw. angewandt werden.The carrier 112 can then be deep-drawn around the chip 102, e.g. B. hot-pressed. In this case, the (metal) layer 110 can be deformed in such a way that it completely covers the chip rear side 102B and the chip side surfaces and is flush with the chip front side 102F. The portions of the metal layer 110 that are flush with the die face 102F may form the redistributed die contact. In other words, the metal areas that extend beyond the die face may provide a solderable contact at the same level as the die face 102F. If this is already prepared in such a way that it is suitable for soldering on the circuit board, the chip package 100 is complete. In various embodiments, other methods such as separation, surface finishing, etc. can be used.

In verschiedenen Ausführungsformen kann der Chip 102 dicker sein als der Träger 112 oder dicker als die Träger-Schicht-Kombination (z. B. eine metallisierte Kunststofffolie). In diesem Fall kann das Tiefziehen zu einer Topologie führen, die zumindest teilweise die Konturen des Chips 102 wiedergibt. Beispielhafte Ausführungsformen sind in den 2 bis 7 und 9A bis 10B dargestellt.In various embodiments, chip 102 may be thicker than carrier 112 or thicker than the carrier and layer combination (e.g., a metalized plastic film). In this case, deep-drawing can result in a topology that at least partially reproduces the contours of the chip 102 . Exemplary embodiments are in the 2 until 7 and 9A until 10B shown.

Ein Gehäuse 100 mit einem Standardaussehen kann durch ein anschließendes Verkapselungsverfahren erreicht werden, bei dem der Träger 112 teilweise mit einer Formmasse 220 verkapselt wird. Da die Formmasse 220 nicht in direktem Kontakt mit dem Chip 102 steht, kann eine relativ billige Qualität verwendet werden, wodurch eine weitere Kostensenkung erreicht werden kann.A package 100 with a standard appearance can be achieved through a subsequent encapsulation process in which the carrier 112 is partially encapsulated with a molding compound 220 . Since the molding compound 220 is not in direct contact with the chip 102, a relatively cheap quality be used, whereby a further cost reduction can be achieved.

In den oben beschriebenen Ausführungsformen wurden Gehäuse 100 mit einer Kontur wie ein Quad Flat No Leads Package (VQFN) oder Dual Small Outline Package (DSO), entweder mit freiliegenden Pads oder ohne, realisiert, denen gemeinsam ist, dass sie nur eine Reihe von Outline-Pads auf einer Seite und keine Möglichkeit für gehäuseinternes Routing haben.In the embodiments described above, packages 100 have been implemented with an outline such as a quad flat no leads package (VQFN) or dual small outline package (DSO), either with or without exposed pads, which have in common that they only have one row of outline -Pads on one side and no option for in-case routing.

In verschiedenen Ausführungsformen, von denen beispielhafte Ausführungsformen in 9A bis 10B beschrieben sind, kann neben der leitfähigen Schicht 110 mindestens eine zusätzliche leitfähige Schicht 990 bereitgestellt sein.In various embodiments, exemplary embodiments of which can be found in 9A until 10B are described, in addition to the conductive layer 110 at least one additional conductive layer 990 can be provided.

Die beispielhaften Ausführungsformen werden mit zwei Schichten 110, 990 beschrieben. Die Anzahl der leitenden Schichten kann jedoch prinzipiell unbegrenzt sein, z. B. drei, vier oder mehr Schichten, die durch den Träger 112 und weitere Schichten aus dielektrischem Material getrennt sein können, das das gleiche Material wie die Trägerschicht 112 oder ein anderes Material sein kann.The exemplary embodiments are described with two layers 110,990. In principle, however, the number of conductive layers can be unlimited, e.g. B. three, four or more layers, which may be separated by the carrier 112 and further layers of dielectric material, which may be the same material as the carrier layer 112 or a different material.

In verschiedenen Ausführungsformen kann die zusätzliche Schicht 990 auf einer Seite des Trägers 112 angebracht sein, die der Schicht 110 gegenüberliegt. So kann beispielsweise eine Flexplatte mit strukturierten elektrisch leitenden Schichten auf beiden Seiten bereitgestellt werden.In various embodiments, the additional layer 990 may be attached to a side of the carrier 112 opposite the layer 110 . For example, a flexplate with structured electrically conductive layers on both sides can be provided.

In verschiedenen Ausführungsformen kann die Schicht 110 so konfiguriert sein, dass sie alle gewünschten Kontakte zum Chip 102, d. h. zu den Chipkontakten 104, und zur Außenseite des Gehäuses 100 (z. B. die Teile der Schicht 110, die nach dem Tiefziehen auf der Vorderseite 100F des Gehäuses 100 freiliegen) herstellt. Die zusätzliche Schicht 990 kann als Routing-Schicht konfiguriert sein, die Kontakte über die Schicht 110 führen kann. Auf diese Weise kann eine zweite Reihe von freiliegenden Kontakten um den Chip 102 herum gebildet werden.In various embodiments, layer 110 can be configured to provide any desired contacts to chip 102, i. H. to the die contacts 104, and to the outside of the package 100 (e.g., the portions of the layer 110 that are exposed on the front face 100F of the package 100 after deep drawing). Additional layer 990 may be configured as a routing layer that may route contacts through layer 110. In this way, a second row of exposed contacts can be formed around chip 102 .

Ein Kontakt zwischen der zusätzlichen Schicht 990 und entweder der Schicht 110 oder einer Vorderseite 100F des Gehäuses 100 kann durch Durchkontaktierungen 992 (siehe 9A) und/oder durch Bereitstellung des Trägers 112 als strukturierter Träger 112 mit Öffnungen 994, durch die die zusätzliche Schicht 990 freigelegt werden kann, hergestellt werden (siehe 9B). Im Falle der Bereitstellung der Isolierschicht 552 können zu den Öffnungen 994 passende Öffnungen 996 bereitgestellt werden, um die zusätzliche Schicht 990 auf der Vorderseite 100F des Gehäuses 100 freizulegen.Contact between the additional layer 990 and either the layer 110 or a front surface 100F of the package 100 may be through vias 992 (see FIG 9A) and/or by providing the carrier 112 as a structured carrier 112 with openings 994 through which the additional layer 990 can be exposed (see FIG 9B) . In the case of providing the insulating layer 552, openings 996 matching the openings 994 may be provided to expose the additional layer 990 on the front side 100F of the housing 100. FIG.

In verschiedenen Ausführungsformen können mit diesem Ansatz Land-Grid-Array- oder Ball-Grid-Array-Gehäuse gebaut werden, wobei mehr als eine Reihe von Pads um den Gehäuseumriss herum realisiert wird. Darüber hinaus kann/können die zusätzliche(n) Schicht(en) 990 optional für ein komplexes Routing unterschiedlicher Potenziale verwendet werden.In various embodiments, land grid array or ball grid array packages can be built using this approach, realizing more than one row of pads around the package outline. Furthermore, the additional layer(s) 990 can optionally be used for a complex routing of different potentials.

In verschiedenen Ausführungsformen können die zwei Schichten 110, 990 für die Verbindung auch verwendet werden, um eine Hetero-Integration mit feinem Leitungsabstand für Logik und dicken Metallleitungen (z. B. Kupferleitungen) für Leistungsanwendungen zu erreichen. Eine entsprechende beispielhafte Ausführungsform ist in 9B dargestellt, bei der die zusätzliche Schicht 990 dicker ist als die Schicht 110.In various embodiments, the two layers 110, 990 for interconnection can also be used to achieve hetero-integration with fine line spacing for logic and thick metal lines (e.g., copper lines) for power applications. A corresponding exemplary embodiment is in 9B shown where the additional layer 990 is thicker than layer 110.

Ein zweiter Chip (nicht dargestellt) kann in verschiedenen Ausführungsformen integriert und mit dem Chip 102 verbunden werden. Dadurch kann eine Heterointegration von z. B. Logik- und Leistungschips 102 mit unterschiedlichen technologischen Anforderungen in derselben Gehäusetechnologie ermöglicht werden.A second chip (not shown) can be integrated and connected to the chip 102 in various embodiments. This allows a heterointegration of z. B. logic and power chips 102 are made possible with different technological requirements in the same housing technology.

In verschiedenen Ausführungsformen können die Schichten 110, 990 vor dem Tiefziehen die gleiche Dicke haben, und die äußere(n) Schicht(en) 990 kann (können) danach aufgedickt werden, z.B. durch galvanische Verfahren.In various embodiments, the layers 110, 990 may have the same thickness prior to deep drawing, and the outer layer(s) 990 may be thickened thereafter, e.g., by electroplating methods.

In verschiedenen Ausführungsformen, zum Beispiel wenn nur die Schicht 110 vorhanden ist, kann die Schicht 110 eine Dicke in einem Bereich von etwa 5 µm bis etwa 250 µm haben.In various embodiments, for example when only layer 110 is present, layer 110 may have a thickness in a range from about 5 μm to about 250 μm.

In verschiedenen Ausführungsformen kann die Schicht 110 eine Dicke in einem Bereich von etwa 5 µm bis etwa 50 µm haben, und die weitere(n) Schicht(en) 990 kann (können) eine Dicke in einem Bereich von etwa 50 µm bis etwa 250 µm haben.In various embodiments, the layer 110 can have a thickness in a range from about 5 μm to about 50 μm and the further layer(s) 990 can have a thickness in a range from about 50 μm to about 250 μm to have.

In verschiedenen Ausführungsformen kann das Verfahren zum Herstellen des Chipgehäuses eine Verbesserung der Verbindung des Chips 102 (z. B. der Chipkontakte 104) mit der leitenden Schicht 110 ermöglichen. Es muss möglicherweise eine zuverlässige, robuste und leitfähige Verbindung hergestellt werden.In various embodiments, the method of fabricating the chip package may enable the connection of the chip 102 (e.g., chip contacts 104) to the conductive layer 110 to be improved. A reliable, robust and conductive connection may need to be made.

Dazu können in verschiedenen Ausführungsformen zwei saubere, ausreichend edle Oberflächen vorzugsweise mit einer hohen Verformung zusammengepresst werden. Um dies zu erreichen, kann in verschiedenen Ausführungsformen eine künstlich zugeschnittene Rauheit und/oder eine Anwendung von aktivierendem Plasma angewendet werden.To this end, in various embodiments, two clean, sufficiently noble surfaces can be pressed together, preferably with a high degree of deformation. To achieve this, artificially tailored roughness and/or application of activating plasma may be used in various embodiments.

Alternativ oder zusätzlich kann ein zusätzliches Verbindungsmaterial verwendet werden, z. B. ein Lötmaterial 1010, 1012.Alternatively or additionally, an additional connecting material can be used, e.g. B. a solder material 1010, 1012.

In verschiedenen Ausführungsformen kann der Chip 102 vor dem Tiefziehverfahren (dem Pressen und gegebenenfalls dem Erhitzen) mit der Metallschicht 110 verlötet werden. Das Löten kann mit gedrucktem Lot oder mit Lötkugeln 1010 (oder mit Kupfer-/Nickelkernkugeln) erfolgen. Eine entsprechende beispielhafte Ausführungsform ist in 10 dargestellt.In various embodiments, the die 102 may be soldered to the metal layer 110 prior to the deep drawing process (pressing and optionally heating). Soldering can be done with printed solder or with 1010 solder balls (or with copper/nickel core balls). A corresponding exemplary embodiment is in 10 shown.

In verschiedenen Ausführungsformen kann vor dem Tiefziehverfahren (dem Pressen und gegebenenfalls dem Erhitzen) ein Lotreservoir aufgebracht werden, und das Lötverfahren kann mit dem Pressverfahren kombiniert werden. Eine entsprechende beispielhafte Ausführungsform ist in 11 dargestellt. Eine dünne Lotschicht 1012 kann zu einer vollständig ausreagierten Phase führen, d. h. zu einem Diffusionslot.In various embodiments, a solder reservoir can be applied prior to the deep-drawing process (the pressing and optionally the heating), and the soldering process can be combined with the pressing process. A corresponding exemplary embodiment is in 11 shown. A thin layer of solder 1012 can result in a fully reacted phase, ie, a diffusion solder.

Als Alternative zum Löten kann z. B. Kleben (hochleitend oder anisotrop leitend) oder Sintern verwendet werden.As an alternative to soldering z. B. gluing (highly conductive or anisotropically conductive) or sintering can be used.

In verschiedenen Ausführungsformen, von denen eine beispielhafte Ausführungsform in dem in 11 gezeigten Verfahren dargestellt ist, wird die Metallschicht 110 während des Tiefziehverfahrens möglicherweise nicht auf dem Träger 112 befestigt.In various embodiments, an exemplary embodiment of which is set out in 11 As illustrated in the method shown, the metal layer 110 may not be secured to the carrier 112 during the deep drawing process.

Stattdessen kann die Metallschicht 110 während eines Formprozesses an eine vorgeformte Form 1140 angepasst werden, in der das verformbare (optional flüssige) Trägermaterial 112 gegen die Metallschicht 110 gepresst werden kann, um die Metallschicht 110 gegen die vorgeformte Form 1140 zu drücken.Instead, the metal layer 110 can be conformed to a preformed mold 1140 during a molding process, in which the deformable (optionally liquid) support material 112 can be pressed against the metal layer 110 to press the metal layer 110 against the preformed mold 1140 .

Das Trägermaterial 112 kann so eingerichtet sein, dass es nach dem Tiefziehvorgang aushärtet, um als stabilisierender Träger 112 für die Metallschicht 110 zu dienen.The carrier material 112 can be set up in such a way that it hardens after the deep-drawing process in order to serve as a stabilizing carrier 112 for the metal layer 110 .

Weiteres Bearbeiten kann ein Schleifen auf einer Seite oder auf beiden Seiten der Kombination aus Träger und Schicht 112/110 aufweisen. Die vorgeformte Form 1140 kann nach dem Schleifen der Oberseite bzw. vor dem Schleifen der Unterseite entfernt werden.Further processing may include grinding on one side or both sides of the backing and layer 112/110 combination. The preformed shape 1140 can be removed after the top is sanded or before the bottom is sanded.

In verschiedenen Ausführungsformen kann die resultierende Träger-Schicht-Kombination 112/110, die als Kontaktstruktur dienen kann, Bahnen und Muldenkontakte aufweisen.In various embodiments, the resulting carrier-layer combination 112/110, which can serve as a contact structure, can have tracks and well contacts.

12 zeigt ein Flussdiagramm 1200 eines Verfahrens zum Herstellen eines Chipgehäuses in Übereinstimmung mit verschiedenen Ausführungsformen. 12 12 shows a flow diagram 1200 of a method for manufacturing a chip package in accordance with various embodiments.

Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material (1210) und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht (1220) bildet.The method may include providing a deformable support having a layer of electrically conductive material (1210) formed thereon and mating the deformable support to a chip to at least partially enclose the chip with the deformable support, the layer protecting the chip at least partially physically contacted such that the layer electrically contacts a chip contact of the chip, and wherein the layer forms a redistribution layer (1220).

Im Folgenden werden verschiedene Beispiele erläutert:Various examples are explained below:

Beispiel 1 ist ein Verfahren zum Herstellen eines Chipgehäuses. Das Verfahren kann ein Bereitstellen eines verformbaren Trägers mit einer darauf gebildeten Schicht aus einem elektrisch leitfähigen Material und ein formschlüssiges Anbringen des verformbaren Trägers an einem Chip aufweisen, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.Example 1 is a method of manufacturing a chip package. The method may include providing a deformable support having a layer of an electrically conductive material formed thereon and mating the deformable support to a chip to at least partially enclose the chip with the deformable support, the layer at least partially physically supporting the chip contacted, so that the layer electrically contacts a chip contact of the chip, and wherein the layer forms a redistribution layer.

In Beispiel 2 kann der Gegenstand von Beispiel 1 optional aufweisen, dass der Chip einen weiteren Chipkontakt enthält und dass der weitere Chipkontakt und ein Teil der Schicht auf der gleichen Seite des Chipgehäuses freigelegt sind.In Example 2, the subject matter of Example 1 can optionally include that the chip includes a further chip contact and that the further chip contact and part of the layer are exposed on the same side of the chip package.

In Beispiel 3 kann der Gegenstand von Beispiel 1 oder 2 optional aufweisen, dass die Schicht eine strukturierte Schicht ist.In Example 3, the subject matter of Example 1 or 2 can optionally include the layer being a patterned layer.

In Beispiel 4 kann der Gegenstand eines der Beispiele 1 bis 3 optional aufweisen, dass das elektrisch leitende Material mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthält, wobei die Gruppe Kupfer, Silber, Aluminium und eine Legierung eines oder mehrerer der oben genannten Materialien aufweist.In Example 4, the article of any of Examples 1-3 can optionally include that the electrically conductive material includes at least one of a group of electrically conductive materials, the group including copper, silver, aluminum and an alloy of one or more of the above materials .

In Beispiel 5 kann der Gegenstand eines der Beispiele 1 bis 4 optional aufweisen, dass das elektrisch leitende Material mit einem weiteren elektrisch leitenden Material beschichtet ist, das mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthält, wobei die Gruppe Zinn, Zink, Nickel, Silber, Palladium und Gold aufweist.In Example 5, the subject matter of any one of Examples 1 to 4 can optionally include the electrically conductive material being coated with another electrically conductive material containing at least one of a group of electrically conductive materials, the group being tin, zinc, nickel, silver, palladium and gold.

In Beispiel 6 kann der Gegenstand eines der Beispiele 1 bis 5 optional ferner ein Anordnen von Isoliermaterial entlang der Seitenwände des Chips aufweisen, wobei das Isoliermaterial optional die Seitenwände des Chips vollständig bedeckt.In example 6, the subject matter of any one of examples 1 to 5 can optionally further include placing insulating material along the sidewalls of the chip with the insulating material optionally completely covering the sidewalls of the chip.

In Beispiel 7 kann der Gegenstand von Beispiel 6 optional aufweisen, dass das Isoliermaterial entlang der Seitenwände des Chips vor dem formschlüssigen Anbringen des formbaren Trägers am Chip angeordnet wird.In Example 7, the subject matter of Example 6 may optionally include placing the insulating material along the sidewalls of the chip prior to keying the moldable carrier to the chip.

In Beispiel 8 kann der Gegenstand von Beispiel 6 optional aufweisen, dass das Anordnen des Isoliermaterials entlang der Seitenwände des Chips ein Anordnen des Isoliermaterials in einem vordefinierten Bereich auf dem Träger über der Schicht aus elektrisch leitfähigem Material vor dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip aufweist.In Example 8, the subject matter of Example 6 can optionally include arranging the insulating material along the sidewalls of the chip, arranging the insulating material in a predefined area on the carrier over the layer of electrically conductive material before positively attaching the deformable carrier to the chip having.

In Beispiel 9 kann der Gegenstand eines der Beispiele 1 bis 8 optional ferner ein Anbringen eines Verkapselungsmaterials auf dem verformbaren Träger nach dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip aufweisen.In Example 9, the subject matter of any one of Examples 1-8 can optionally further comprise attaching an encapsulation material to the deformable carrier after positively attaching the deformable carrier to the chip.

In Beispiel 10 kann der Gegenstand eines der Beispiele 1 bis 9 optional ferner aufweisen, dass der Chipkontakt des Chips einen Vorsprung mit einer vordefinierten Form bildet, und dass die Schicht eine Öffnung mit einer vordefinierten Form aufweist, die zu dem Vorsprung passt.In example 10, the subject matter of any one of examples 1 to 9 can optionally further comprise that the chip contact of the chip forms a projection with a predefined shape, and that the layer has an opening with a predefined shape that fits the projection.

In Beispiel 6 kann der Gegenstand eines der Beispiele 1 bis 5 optional zusätzlich ein Klebematerial auf dem Träger vor dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip aufweisen.In example 6, the article of any one of examples 1 to 5 can optionally additionally comprise an adhesive material on the carrier prior to keying the deformable carrier onto the chip.

In Beispiel 12 kann der Gegenstand von Beispiel 11 optional aufweisen, dass das Klebematerial über und/oder unter der Schicht aus elektrisch leitendem Material angeordnet ist.In Example 12, the subject matter of Example 11 can optionally include the adhesive material being disposed over and/or under the layer of electrically conductive material.

In Beispiel 13 kann der Gegenstand von Beispiel 11 oder 12 optional aufweisen, dass das Anordnen des Klebematerials ein Bedrucken beinhaltet, zum Beispiel Schablonendruck, Siebdruck, Tintenstrahldruck und/oder Sprühen.In example 13, the subject matter of example 11 or 12 can optionally include that the disposing of the adhesive material includes printing, for example stencil printing, screen printing, ink jet printing and/or spraying.

In Beispiel 14 kann der Gegenstand eines der Beispiele 1 bis 13 optional aufweisen, dass die Schicht eine Dicke in einem Bereich von 5 µm bis 250 µm aufweist.In Example 14, the article of any one of Examples 1 to 13 can optionally include the layer having a thickness in a range of 5 µm to 250 µm.

In Beispiel 15 kann der Gegenstand eines der Beispiele 1 bis 14 optional ferner ein Bilden einer zusätzlichen Schicht aus einem elektrisch leitfähigen Material auf dem Träger auf einer Seite des Trägers, die der Schicht gegenüberliegt, aufweisen.In Example 15, the subject matter of any one of Examples 1 to 14 can optionally further comprise forming an additional layer of an electrically conductive material on the support on a side of the support opposite to the layer.

In Beispiel 16 kann der Gegenstand von Beispiel 15 optional ein Bilden mindestens eines sich durch den Träger erstreckenden Kontakts aufweisen, der die Schicht und die zusätzliche Schicht elektrisch leitend verbindet.In Example 16, the subject matter of Example 15 can optionally include forming at least one contact extending through the carrier electrically conductively connecting the layer and the additional layer.

In Beispiel 17 kann der Gegenstand von Beispiel 15 oder 16 optional aufweisen, dass die Schicht dicker ist als die zusätzliche Schicht, oder umgekehrt.In Example 17, the subject matter of Example 15 or 16 can optionally include the layer being thicker than the additional layer, or vice versa.

In Beispiel 18 kann der Gegenstand von Beispiel 17 optional aufweisen, dass das Bilden der dickeren Schicht ein Bilden einer Basisschicht aufweist, die optional die gleiche Dicke wie die dünnere Schicht hat, und ein Galvanisieren der Basisschicht mit weiterem elektrisch leitfähigem Material, wodurch die Dicke der Basisschicht erhöht wird, um die dickere Schicht zu bilden.In Example 18, the subject matter of Example 17 can optionally include forming the thicker layer including forming a base layer, optionally having the same thickness as the thinner layer, and electroplating the base layer with additional electrically conductive material, increasing the thickness of the Base layer is increased to form the thicker layer.

In Beispiel 19 kann der Gegenstand eines der Beispiele 15 bis 18 optional aufweisen, dass die Schicht eine Dicke zwischen 5 µm und 50 µm und die zusätzliche Schicht eine Dicke zwischen mehr als 50 µm und 250 µm hat, oder umgekehrt.In example 19, the article of any of examples 15 to 18 can optionally have the layer having a thickness between 5 µm and 50 µm and the additional layer having a thickness between more than 50 µm and 250 µm, or vice versa.

In Beispiel 20 kann der Gegenstand eines der Beispiele 1 bis 19 optional ferner ein Anordnen von Verbindungsmaterial in mindestens einem vordefinierten Bereich auf der Schicht aufweisen.In example 20, the subject matter of any one of examples 1 to 19 can optionally further comprise placing bonding material in at least one predefined area on the layer.

In Beispiel 21 kann der Gegenstand von Beispiel 20 optional aufweisen, dass das Verbindungsmaterial mindestens eines aus einer Gruppe von Verbindungsmaterialien einschließlich Lot, elektrisch leitfähigem Klebstoff und elektrisch leitfähigem Sintermaterial enthält.In Example 21, the subject matter of Example 20 may optionally include that the bonding material includes at least one of a group of bonding materials including solder, electrically conductive adhesive, and electrically conductive sintered material.

Beispiel 22 ist ein Chipgehäuse. Das Chipgehäuse kann einen Chip mit mindestens einem Chipkontakt und einen verformbaren Träger mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material, die an den Chip angepasst ist und den Chip teilweise umschließt, aufweisen, wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert, und wobei die Schicht eine Umverteilungsschicht bildet.Example 22 is a chip package. The chip package may include a chip having at least one chip contact and a deformable carrier having a layer of electrically conductive material formed thereon that conforms to and partially encloses the chip, the layer at least partially physically contacting the chip such that the layer electrically contacts a chip contact of the chip, and wherein the layer forms a redistribution layer.

In Beispiel 23 kann der Gegenstand von Beispiel 22 optional aufweisen, dass der Chip einen weiteren Chipkontakt enthält und dass der weitere Chipkontakt und ein Teil der Schicht auf derselben Seite des Chipgehäuses freigelegt sind.In Example 23, the subject matter of Example 22 may optionally include the chip including another chip contact and the other chip contact and part of the layer being exposed on the same side of the chip package.

In Beispiel 24 kann der Gegenstand von Beispiel 22 oder 23 optional aufweisen, dass die Schicht eine strukturierte Schicht ist.In Example 24, the subject matter of Example 22 or 23 can optionally include the layer being a patterned layer.

In Beispiel 25 kann der Gegenstand eines der Beispiele 22 bis 24 optional aufweisen, dass das elektrisch leitende Material mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthält, wobei die Gruppe Kupfer, Silber, Aluminium und eine Legierung eines oder mehrerer der oben genannten Materialien aufweist.In Example 25, the subject matter of any of Examples 22-24 can optionally include that the electrically conductive material includes at least one of a group of electrically conductive materials, the group including copper, silver, aluminum, and an alloy of one or more of the above materials .

In Beispiel 26 kann der Gegenstand eines der Beispiele 22 bis 25 optional aufweisen, dass das elektrisch leitende Material mit einem weiteren elektrisch leitenden Material beschichtet ist, das mindestens eines aus einer Gruppe von elektrisch leitenden Materialien enthält, wobei die Gruppe Zinn, Zink, Nickel, Silber, Palladium und Gold aufweist.In Example 26, the subject matter of any of Examples 22-25 can optionally include the electrically conductive material being coated with another electrically conductive material that includes at least one of a group of electrically conductive materials, the group being tin, zinc, nickel, silver, palladium and gold.

In Beispiel 27 kann der Gegenstand aus einem der Beispiele 22 bis 26 optional zusätzlich Isoliermaterial enthalten, das entlang der Seitenwände des Chips angeordnet ist, wobei das Isoliermaterial optional die Seitenwände des Chips vollständig bedeckt.In Example 27, the article of any of Examples 22 to 26 can optionally additionally include insulating material disposed along the sidewalls of the chip, with the insulating material optionally completely covering the sidewalls of the chip.

In Beispiel 28 kann der Gegenstand eines der Beispiele 22 bis 27 optional ferner ein Verkapselungsmaterial aufweisen, das über dem verformbaren Träger angeordnet ist.In Example 28, the article of any one of Examples 22-27 can optionally further comprise an encapsulating material disposed over the deformable support.

In Beispiel 29 kann der Gegenstand eines der Beispiele 22 bis 28 optional ferner aufweisen, dass der Chipkontakt des Chips einen Vorsprung mit einer vordefinierten Form bildet, und dass die Schicht eine Öffnung mit einer vordefinierten Form aufweist, die zu dem Vorsprung passt.In example 29, the subject matter of any one of examples 22 to 28 can optionally further comprise that the chip contact of the chip forms a projection with a predefined shape, and that the layer has an opening with a predefined shape that fits the projection.

In Beispiel 30 kann der Gegenstand eines der Beispiele 22 bis 29 optional zusätzlich ein Klebematerial enthalten, das zwischen dem Träger und dem Chip angeordnet ist.In Example 30, the subject matter of any one of Examples 22 to 29 can optionally additionally include an adhesive material disposed between the carrier and the chip.

In Beispiel 31 kann der Gegenstand von Beispiel 30 optional aufweisen, dass das Klebematerial über und/oder unter der Schicht aus elektrisch leitendem Material angeordnet ist.In Example 31, the subject matter of Example 30 can optionally include the adhesive material being disposed over and/or under the layer of electrically conductive material.

In Beispiel 32 kann der Gegenstand eines der Beispiele 22 bis 31 optional ferner aufweisen, dass die Schicht eine Dicke in einem Bereich von 5 µm bis 250 µm aufweist.In example 32, the subject matter of any one of examples 22 to 31 can optionally further comprise that the layer has a thickness in a range of 5 μm to 250 μm.

In Beispiel 33 kann der Gegenstand eines der Beispiele 22 bis 32 optional eine zusätzliche Schicht aus einem elektrisch leitfähigen Material auf dem Träger auf einer Seite des Trägers, die der Schicht gegenüberliegt, aufweisen.In Example 33, the article of any one of Examples 22 to 32 can optionally have an additional layer of an electrically conductive material on the backing on a side of the backing opposite the layer.

In Beispiel 34 kann der Gegenstand von Beispiel 33 optional ferner mindestens einen sich durch den Träger erstreckenden Kontakt aufweisen, der die Schicht und die zusätzliche Schicht elektrisch leitend verbindet.In Example 34, the subject matter of Example 33 can optionally further include at least one contact extending through the backing that electrically conductively connects the layer and the additional layer.

In Beispiel 35 kann der Gegenstand von Beispiel 33 oder 34 optional aufweisen, dass die Schicht dicker ist als die zusätzliche Schicht, oder umgekehrt.In Example 35, the subject matter of Example 33 or 34 can optionally include the layer being thicker than the additional layer, or vice versa.

In Beispiel 36 kann der Gegenstand eines der Beispiele 33 bis 35 optional aufweisen, dass die Schicht eine Dicke zwischen 5 µm und 50 µm und die zusätzliche Schicht eine Dicke zwischen mehr als 50 µm und 250 µm hat, oder umgekehrt.In Example 36, the article of any of Examples 33 to 35 can optionally have the layer having a thickness between 5 µm and 50 µm and the additional layer having a thickness between more than 50 µm and 250 µm, or vice versa.

In Beispiel 37 kann der Gegenstand aus einem der Beispiele 22 bis 36 optional zusätzlich Verbindungsmaterial in mindestens einem vordefinierten Bereich zwischen der Schicht und dem Chip enthalten.In Example 37, the subject matter of any of Examples 22 to 36 can optionally include additional bonding material in at least one predefined region between the layer and the chip.

In Beispiel 38 kann der Gegenstand von Beispiel 37 optional aufweisen, dass das Verbindungsmaterial mindestens eines aus einer Gruppe von Verbindungsmaterialien einschließlich Lot, elektrisch leitfähigem Klebstoff und elektrisch leitfähigem Sintermaterial enthält.In Example 38, the subject matter of Example 37 may optionally include that the bonding material includes at least one of a group of bonding materials including solder, electrically conductive adhesive, and electrically conductive sintered material.

Obwohl die Erfindung insbesondere unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben wurde, sollte der Fachmann verstehen, dass verschiedene Änderungen in Form und Detail darin vorgenommen werden können, ohne vom Geist und Umfang der Erfindung, wie er durch die beigefügten Ansprüche definiert ist, abzuweichen. While the invention has been particularly shown and described with reference to specific embodiments, it should be understood by those skilled in the art that various changes in form and detail may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

Der Umfang der Erfindung ist daher durch die beigefügten Ansprüche angegeben, und alle Änderungen, die in den Bedeutungs- und Äquivalenzbereich der Ansprüche fallen, sollen daher mitumfasst sein.The scope of the invention is, therefore, indicated by the appended claims and all changes which come within the meaning and range of equivalency of the claims are therefore intended to be embraced.

Claims (20)

Verfahren zum Herstellen eines Chipgehäuses, wobei das Verfahren aufweist: Bereitstellen eines verformbaren Trägers mit einer darauf ausgebildeten Schicht aus einem elektrisch leitfähigen Material; und formschlüssiges Anbringen des verformbaren Trägers an einem Chip, um den Chip zumindest teilweise mit dem verformbaren Träger zu umschließen; wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert; und wobei die Schicht eine Umverteilungsschicht bildet.A method of manufacturing a chip package, the method comprising: providing a deformable substrate having a layer of electrically conductive material formed thereon; and positively attaching the deformable carrier to a chip to at least partially enclose the chip with the deformable carrier; wherein the layer at least partially physically contacts the chip such that the layer electrically contacts a chip contact of the chip; and the layer forming a redistribution layer. Verfahren nach Anspruch 1, wobei der Chip einen weiteren Chipkontakt aufweist; und wobei der weitere Chipkontakt und ein Teil der Schicht auf derselben Seite des Chipgehäuses freigelegt sind.procedure after claim 1 , wherein the chip has a further chip contact; and where the further chip contact and part of the layer are exposed on the same side of the chip package. das Verfahren nach Anspruch 1 oder 2, wobei die Schicht eine strukturierte Schicht ist.the procedure after claim 1 or 2 , wherein the layer is a structured layer. das Verfahren nach einem der Ansprüche 1 bis 3, wobei das elektrisch leitfähige Material mindestens eines aus einer Gruppe von elektrisch leitfähigen Materialien aufweist, wobei die Gruppe aufweist: Kupfer; Silber; Aluminium; und eine Legierung aus einem oder mehreren der oben genannten Materialien.the procedure according to one of the Claims 1 until 3 wherein the electrically conductive material comprises at least one of a group of electrically conductive materials, the group comprising: copper; Silver; Aluminum; and an alloy of one or more of the above materials. Verfahren nach einem der Ansprüche 1 bis 4, ferner aufweisend: Anordnen von Isoliermaterial entlang Seitenwänden des Chips; wobei das Isoliermaterial optional die Seitenwände des Chips vollständig bedeckt.Procedure according to one of Claims 1 until 4 , further comprising: disposing insulating material along sidewalls of the chip; optionally wherein the insulating material completely covers the sidewalls of the chip. Verfahren nach Anspruch 5, wobei das Isoliermaterial entlang der Seitenwände des Chips vor dem formschlüssigen Anbringen des formbaren Trägers am Chip angeordnet wird.procedure after claim 5 wherein the insulating material is disposed along the sidewalls of the chip prior to keying the moldable carrier to the chip. Verfahren nach Anspruch 5, wobei das Anordnen des Isoliermaterials entlang der Seitenwände des Chips aufweist: Anordnen des Isoliermaterials in einem vordefinierten Bereich auf dem Träger über der Schicht aus elektrisch leitfähigem Material vor dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip.procedure after claim 5 , wherein placing the insulating material along the sidewalls of the chip comprises placing the insulating material in a predefined area on the carrier over the layer of electrically conductive material prior to keying the deformable carrier onto the chip. Verfahren nach einem der Ansprüche 1 bis 7, ferner aufweisend: Anordnen eines Verkapselungsmaterials auf dem verformbaren Träger nach dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip.Procedure according to one of Claims 1 until 7 , further comprising: arranging an encapsulation material on the deformable carrier after the form-fitting attachment of the deformable carrier on the chip. Verfahren nach einem der Ansprüche 1 bis 8, wobei der Chipkontakt des Chips einen Vorsprung mit einer vordefinierten Form bildet; und wobei die Schicht eine Öffnung mit einer vordefinierten Form aufweist, die mit dem Vorsprung übereinstimmt.Procedure according to one of Claims 1 until 8th , wherein the chip contact of the chip forms a protrusion with a predefined shape; and wherein the layer has an opening with a predefined shape that conforms to the protrusion. Verfahren nach einem der Ansprüche 1 bis 9, ferner aufweisend: Anbringen eines Klebematerials auf dem Träger vor dem formschlüssigen Anbringen des verformbaren Trägers auf dem Chip.Procedure according to one of Claims 1 until 9 , further comprising: applying an adhesive material to the carrier before positively attaching the deformable carrier to the chip. Verfahren nach Anspruch 10, wobei das Anbringen des Klebstoffs ein Bedrucken, z. B. Schablonendruck, Siebdruck, Tintenstrahldruck und/oder Sprühen aufweist.procedure after claim 10 , wherein the application of the adhesive involves printing, e.g. stencil printing, screen printing, ink jet printing and/or spraying. Verfahren nach einem der Ansprüche 1 bis 11, wobei die Schicht eine Dicke in einem Bereich von 5 µm bis 250 µm aufweist.Procedure according to one of Claims 1 until 11 , the layer having a thickness in a range from 5 µm to 250 µm. Verfahren nach einem der Ansprüche 1 bis 12, das ferner aufweist: Ausbilden einer zusätzlichen Schicht aus einem elektrisch leitfähigen Material auf dem Träger auf einer Seite des Trägers, die der Schicht gegenüberliegt.Procedure according to one of Claims 1 until 12 , further comprising: forming an additional layer of an electrically conductive material on the carrier on a side of the carrier opposite to the layer. Verfahren nach Anspruch 13, das ferner aufweist: Ausbilden mindestens eines sich durch den Träger erstreckenden Kontakts, der die Schicht und die zusätzliche Schicht elektrisch leitend verbindet.procedure after Claim 13 , further comprising: forming at least one contact extending through the carrier, which electrically conductively connects the layer and the additional layer. Verfahren nach Anspruch 13 oder 14, wobei die Schicht dicker ist als die zusätzliche Schicht, oder umgekehrt.procedure after Claim 13 or 14 , where the layer is thicker than the additional layer, or vice versa. Verfahren nach Anspruch 15, wobei das Bilden der dickeren Schicht ein Bilden einer Basisschicht, die optional die gleiche Dicke wie die dünnere Schicht hat, und ein Galvanisieren der Basisschicht mit weiterem elektrisch leitfähigem Material aufweist, wodurch die Dicke der Basisschicht erhöht wird, um die dickere Schicht zu bilden.procedure after claim 15 wherein forming the thicker layer comprises forming a base layer, optionally having the same thickness as the thinner layer, and electroplating the base layer with further electrically conductive material, thereby increasing the thickness of the base layer to form the thicker layer. Verfahren nach einem der Ansprüche 13 bis 16, wobei die Schicht eine Dicke zwischen 5 µm und 50 µm hat und die zusätzliche Schicht eine Dicke zwischen mehr als 50 µm und 250 µm hat oder umgekehrt.Procedure according to one of Claims 13 until 16 , wherein the layer has a thickness between 5 µm and 50 µm and the additional layer has a thickness between more than 50 µm and 250 µm or vice versa. Verfahren nach einem der Ansprüche 1 bis 17, das ferner aufweist: Anordnen von Verbindungsmaterial in mindestens einem vordefinierten Bereich auf der Schicht.Procedure according to one of Claims 1 until 17 , further comprising: placing bonding material in at least one predefined area on the layer. Verfahren nach Anspruch 18, wobei das Verbindungsmaterial mindestens eines aus einer Gruppe von Verbindungsmaterialien aufweist: Lötmittel; elektrisch leitfähiger Klebstoff; und ein elektrisch leitfähiges Sintermaterial.procedure after Claim 18 wherein the bonding material comprises at least one of a group of bonding materials: solder; electrically conductive adhesive; and an electrically conductive sintered material. Chipgehäuse, aufweisend: einen Chip, der mindestens einem Chipkontakt aufweist; einen verformbaren Träger mit einer darauf ausgebildeten Schicht aus einem elektrisch leitenden Material, der an den Chip angeformt ist und den Chip teilweise umschließt; wobei die Schicht den Chip zumindest teilweise physisch kontaktiert, so dass die Schicht einen Chipkontakt des Chips elektrisch kontaktiert; und wobei die Schicht eine Umverteilungsschicht bildet.Chip package comprising: a chip having at least one chip contact; a deformable carrier having a layer of electrically conductive material formed thereon, molded to the chip and partially enclosing the chip; wherein the layer at least partially physically contacts the chip such that the layer electrically contacts a chip contact of the chip; and the layer forming a redistribution layer.
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