DE102020115680A1 - LESEZUSAMMENFüGUNG UND M ULTICAST-RÜCKFÜHRUNG FÜR EINEN GETEILTEN LOKALEN SPEICHER - Google Patents

LESEZUSAMMENFüGUNG UND M ULTICAST-RÜCKFÜHRUNG FÜR EINEN GETEILTEN LOKALEN SPEICHER Download PDF

Info

Publication number
DE102020115680A1
DE102020115680A1 DE102020115680.4A DE102020115680A DE102020115680A1 DE 102020115680 A1 DE102020115680 A1 DE 102020115680A1 DE 102020115680 A DE102020115680 A DE 102020115680A DE 102020115680 A1 DE102020115680 A1 DE 102020115680A1
Authority
DE
Germany
Prior art keywords
memory
read request
units
read
graphics
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020115680.4A
Other languages
English (en)
Inventor
Joydeep Ray
Subramaniam Maiyuran
Varghese George
Vivek Kumar Ilanchelian
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE102020115680A1 publication Critical patent/DE102020115680A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0842—Multiuser, multiprocessor or multiprocessing cache systems for multiprocessing or multitasking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0855—Overlapped cache accessing, e.g. pipeline
    • G06F12/0857—Overlapped cache accessing, e.g. pipeline by multiple requestors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0631—Configuration or reconfiguration of storage systems by allocating resources to storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/54—Interprogram communication
    • G06F9/544—Buffers; Shared memory; Pipes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1028—Power efficiency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1041—Resource optimization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/45—Caching of specific data in cache memory
    • G06F2212/455—Image or video data
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Image Generation (AREA)

Abstract

Es wird ein Graphikprozessor für allgemeine Zwecke beschrieben, der einen ersten Satz von Recheneinheiten, einen zweiten Satz von Recheneinheiten und einen Speicher, der mit dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten gekoppelt ist, umfasst. Der Speicher ist dafür ausgelegt, eine erste Leseanforderung an einen Adressblock des Speichers mit einer zweiten Leseanforderung an den Adressblock des Speichers zusammenzufügen, um die Anzahl der Speicherzugriffe auf eine Speicherbank in Zusammenhang mit dem Adressblock zu verringern. Der Graphikprozessor kann auch einen Speicher-Arbiter aufweisen, der zusammengefügte Lesevorgänge zu den Recheneinheiten in Zusammenhang mit den zusammengefügten Lesevorgängen Multicast-übertragen kann.

Description

  • HINTERGRUND
  • Sehr dichte Berechnungen in der Art von Matrixmultiplikationen sind übliche Bauteile vieler Maschinenlern- und Hochleistungs-Rechenarbeitslasten. Diese Rechenbauteile weisen häufig eine erhebliche sowohl räumliche als auch zeitliche Datenwiederverwendung auf. Die Leistungsfähigkeit solcher Bauteile kann durch die Rate begrenzt werden, mit der Daten den Ausführungseinheiten aus dem Speicher zugeführt werden können. Wenn Arbeitslasten beispielsweise parallel von vielen Recheneinheiten, die sich einen gemeinsamen Datenspeicher in der Art eines geteilten L I-Caches oder eines geteilten lokalen Speichers (SLM) teilen, verarbeitet werden, können mehrere Leseanforderungen für einen gegebenen Datenblock zu verschiedenen Zeitpunkten von den verschiedenen Recheneinheiten am gemeinsamen Datenspeicher ankommen. Die getrennte Bedienung dieser Anforderungen führt zu mehrfachen Datenzugriffen vom Speicher-Array sowie mehrfachen Datenrückführungen zu Ausführungseinheiten, was zu Ineffizienzen bei der Ressourcenverwendung sowie zu einer Erhöhung des Stromverbrauchs führt.
  • Im Allgemeinen können lokale Daten-Caches durch Bereitstellen eines lokalen Speichers für mehrere Recheneinheiten, die sich gemeinsame Daten teilen, einen gewissen Grad an Datenkoaleszenz bereitstellen. Ein Daten-Cache dient jedoch nur dem Zweck des Verhinderns mehrfacher Abrufe von der nächsten Hierarchieebene. Daten-Caches verhindern nicht mehrfache Datenlesevorgänge und Datenübertragungen und verbrauchen für jede Zugriffsanforderung Ressourcen und Strom.
  • Figurenliste
  • Damit die vorstehend erwähnten Merkmale der vorliegenden Ausführungsformen detailliert verstanden werden können, kann eine eingehendere Beschreibung der vorstehend kurz zusammengefassten Ausführungsformen anhand der Ausführungsformen, von denen einige in den anliegenden Zeichnungen dargestellt sind, erhalten werden. Es ist jedoch zu verstehen, dass die anliegenden Zeichnungen nur typische Ausführungsformen zeigen und daher nicht als ihren Schutzumfang einschränkend auszulegen sind. Es zeigen:
    • 1 ein Blockdiagramm eines Verarbeitungssystems gemäß einer Ausführungsform,
    • die 2A - 2D Rechensysteme und Graphikprozessoren, die durch hier beschriebene Ausführungsformen bereitgestellt werden,
    • die 3A - 3C Blockdiagramme zusätzlicher Graphikprozessor- und Rechenbeschleunigerarchitekturen, die durch hier beschriebene Ausführungsformen bereitgestellt werden,
    • 4 ein Blockdiagramm einer Graphikverarbeitungsmaschine 410 eines Graphikprozessors gemäß einigen Ausführungsformen,
    • die 5A - 5B eine Thread-Ausführungslogik, die ein Feld in einem Graphikprozessorkern verwendeter Verarbeitungselemente gemäß hier beschriebenen Ausführungsformen aufweist,
    • 6 eine zusätzliche Ausführungseinheit gemäß einer Ausführungsform,
    • 7 ein Blockdiagramm von Graphikprozessor-Befehlsformaten gemäß einigen Ausführungsformen,
    • 8 ein Blockdiagramm eines Graphikprozessors gemäß einer anderen Ausführungsform,
    • die 9A - 9B ein Graphikprozessor-Befehlsformat und eine Befehlssequenz gemäß einigen Ausführungsformen,
    • 10 eine beispielhafte Graphiksoftwarearchitektur für ein Datenverarbeitungssystem gemäß einigen Ausführungsformen,
    • 11A ein Blockdiagramm eines IP-Kementwicklungssystems gemäß einer Ausführungsform,
    • 11B eine seitliche Schnittansicht einer Integrierte-Schaltungs-Baugruppenanordnung gemäß einigen hier beschriebenen Ausführungsformen,
    • 11C eine Baugruppenanordnung, die mehrere Einheiten mit einem Substrat verbundener Hardwarelogik-Chiplets aufweist,
    • 11D eine Baugruppenanordnung, die untereinander austauschbare Chiplets aufweist, gemäß einer Ausführungsform,
    • die 12 - 13 beispielhafte integrierte Schaltungen und zugeordnete Graphikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hier beschriebenen Ausführungsformen,
    • 14 ein Blockdiagramm eines Rechensystems, das einen Satz von Recheneinheiten und einen geteilten Speicher aufweist, gemäß einer Ausführungsform,
    • die 15A - 15B eine Zähltafel für einen geteilten lokalen Speicher und eine Betriebs-Pipeline gemäß einer Ausführungsform,
    • 16 ein Verfahren zum Zusammenfügen von Leseanforderungen für einen geteilten Speicher gemäß einer Ausführungsform,
    • 17 einen Speicher-Arbiter mit Multicast-Unterstützung für SLM-Daten gemäß einer Ausführungsform,
    • 18 ein Verfahren zur Multicast-Übertragung von Leserücklaufdaten für zusammengefügte Leseanforderungen zu einem geteilten Speicher gemäß einer Ausführungsform und
    • 19 ein Blockdiagramm einer Rechenvorrichtung mit einem Graphikprozessor gemäß einer Ausführungsform.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Hier beschriebene Ausführungsformen sehen Systeme und Verfahren zum Ermöglichen des Zusammenführens mehrerer Anforderungen von verschiedenen Ausführungseinheiten zu einem gegebenen Datenblock vor, wodurch die Zugriffskosten und Datenübertragungskosten in Zusammenhang mit den mehreren Anforderungen verringert werden können. Ohne eine Änderung der Anwendungsebenensoftware führen die hier beschriebenen Optimierungen zu einem effizienteren Betrieb der Recheneinheiten sowie zu einem geringeren Betriebsenergiebedarf, was zu einer höheren Leistungsfähigkeit bei gleichen oder geringeren Stromverbrauchsniveaus führt. Zusätzlich können mehrere Rücklaufdatenübertragungen in eine einzige Broadcast- oder Multicast-Übertragung zu den mehreren Anforderungen umgewandelt werden, wodurch eine effizientere Verwendung des Rücklaufdatenbusses bereitgestellt wird, während der Betriebsenergiebedarf des Systems verringert wird.
  • Mehrere Anforderungen an den SLM können durch das SLM-Modul durch die Verwendung einer Lese-Zähltafel zusammengeführt werden. Am SLM ankommende Anforderungen werden zur Lese-Zähltafel addiert. Gemäß einer Ausführungsform wird, falls am SLM eine zusätzliche Anforderung empfangen wird, die mit einer anhängigen Anforderung übereinstimmt, die zusätzliche Anforderung mit der anhängigen Anforderung zusammengeführt. Gemäß einer Ausführungsform werden Anforderungsfenster verwendet, wobei Anforderungen, die innerhalb des Zeitfensters empfangen werden, nicht vor Ende des Fensters abgeschlossen werden, um mehr Zeit für das Zusammenführen mehrerer eingehender Anforderungen zu ermöglichen. Die Länge des Fensters kann abhängig vom für eine Arbeitslast erwarteten Ausmaß der Datenwiederverwendung als Kompromiss zwischen Effizienz und Latenz dynamisch eingestellt werden.
  • Rücklaufnachrichten für Leseanforderungen können durch Speicher-Arbiter kombiniert werden, die den Zugriff auf den SLM, Cache-Speicher und Systemspeicher ermöglichen. Die Speicher-Arbiter können einen Zugriff auf den SLM durch Recheneinheiten ermöglichen. Wenn mehrere Anforderungen an den SLM am SLM zusammengeführt werden, können Rücklaufnachrichten zu den mehreren Anforderern als einzelne Multicast-Übertragung statt als getrennte Nachrichten an die einzelnen Anforderer ausgeführt werden.
  • Für die Zwecke der Erklärung werden zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verständnis der verschiedenen nachstehend beschriebenen Ausführungsformen bereitzustellen. Fachleute auf dem Gebiet werden jedoch verstehen, dass die Ausführungsformen ohne einige dieser spezifischen Einzelheiten verwirklicht werden können. In anderen Fällen sind wohlbekannte Strukturen und Vorrichtungen in Blockdiagrammform dargestellt, um das Unklarmachen der zugrunde liegenden Prinzipien zu vermeiden und ein gründlicheres Verständnis von Ausführungsformen bereitzustellen. Wenngleich einige der folgenden Ausführungsformen mit Bezug auf einen Graphikprozessor beschrieben werden, können die hier beschriebenen Techniken und Lehren auf verschiedene Typen von Schaltungen oder Halbleitervorrichtungen, einschließlich Verarbeitungsvorrichtungen für allgemeine Zwecke oder Graphikverarbeitungsvorrichtungen, angewendet werden. Ein hier vorkommender Verweis auf „eine einzige Ausführungsform“ oder „eine Ausführungsform“ gibt an, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, das oder die in Verbindung oder Zusammenhang mit der Ausführungsform beschrieben wird, in wenigstens einer dieser Ausführungsformen enthalten sein kann. Die Instanzen des Begriffs „gemäß einer Ausführungsform“ an verschiedenen Stellen in der Patentschrift beziehen sich jedoch nicht notwendigerweise alle auf dieselbe Ausführungsform.
  • In der folgenden Beschreibung und den Ansprüchen können die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen verwendet werden. Es sei bemerkt, dass diese Begriffe nicht als Synonyme füreinander vorgesehen sind. „Gekoppelt“ wird verwendet, um anzugeben, dass zwei oder mehr Elemente, die in direktem physischen oder elektrischen Kontakt miteinander stehen können oder nicht, zusammenwirken oder interagieren. „Verbunden“ wird verwendet, um das Herstellen einer Kombination zwischen zwei oder mehr Elementen, die miteinander gekoppelt sind, anzugeben.
  • In der folgenden Beschreibung bieten die 1 - 13 einen Überblick über ein beispielhaftes Datenverarbeitungssystem und eine beispielhafte Graphikprozessorlogik, welche verschiedene Ausführungsformen umfasst oder sich darauf bezieht. Die 14 - 19 stellen spezifische Einzelheiten der verschiedenen Ausführungsformen bereit. Einige Aspekte der folgenden Ausführungsformen werden mit Bezug auf einen Graphikprozessor beschrieben, während andere Aspekte mit Bezug auf einen Prozessor für allgemeine Zwecke in der Art einer Zentralverarbeitungseinheit (CPU) beschrieben werden. Ähnliche Techniken und Lehren können auf andere Typen von Schaltungen oder Halbleitervorrichtungen angewendet werden, einschließlich eines Prozessors mit vielen integrierten Kernen, eines GPU-Clusters oder einer oder mehrerer Instanzen eines feldprogrammierbaren Gate-Arrays (FPGA), jedoch ohne Einschränkung darauf. Die Lehren sind allgemein auf jeden Prozessor oder jede Maschine anwendbar, der oder die Bilder (beispielsweise Sample, Pixel), Vertex-Daten oder Geometriedaten manipuliert oder verarbeitet.
  • Systemüberblick
  • 1 ist ein Blockdiagramm eines Verarbeitungssystems 100 gemäß einer Ausführungsform. Das System 100 kann in einem Einzelprozessor-Desktopsystem, einem Mehrprozessor-Workstationsystem oder einem Serversystem mit einer großen Anzahl von Prozessoren 102 oder Prozessorkernen 107 verwendet werden. Gemäß einer Ausführungsform ist das System 100 eine Verarbeitungsplattform, die in eine integrierte System-on-a-Chip(SoC)-Schaltung zur Verwendung in mobilen, handgehaltenen oder eingebetteten Vorrichtungen beispielsweise innerhalb von Internet-of Things(IoT)-Vorrichtungen mit einer drahtgebundenen oder drahtlosen Verbindbarkeit mit einem lokalen oder Weitbereichsnetz aufgenommen ist.
  • Gemäß einer Ausführungsform kann das System 100 Folgendes aufweisen, damit koppeln oder darin integriert sein: eine serverbasierte Spielplattform, eine Spielkonsole, einschließlich einer Spiel- und Medienkonsole, eine mobile Spielkonsole, eine handgehaltene Spielkonsole oder eine Online-Spielkonsole. Gemäß einigen Ausführungsformen ist das System 100 Teil eines Mobiltelefons, eines Smartphones, einer Tablet-Rechenvorrichtung oder einer mobilen mit dem Internet verbundenen Vorrichtung in der Art eines Laptops mit einer geringen inneren Speicherkapazität. Das Verarbeitungssystem 100 kann auch Folgendes aufweisen, damit gekoppelt sein oder darin integriert sein: eine tragbare Vorrichtung in der Art einer tragbaren Smartwatch-Vorrichtung, einer Smart-Brille oder eines Kleidungsstücks, das zusätzliche Augmented-Reality(AR)- oder Virtual-Reality(VR)-Merkmale aufweist, um visuelle, auditive oder taktile Ausgaben zur Ergänzung visueller, auditiver oder taktiler Erfahrungen der realen Welt bereitzustellen oder auf andere Weise Text, Audio, Graphiken, Video, holographische Bilder oder Video oder eine taktile Rückmeldung bereitzustellen, eine andere Augmented-Reality(AR)-Vorrichtung oder eine andere Virtual-Reality(VR)-Vorrichtung. Gemäß einigen Ausführungsformen weist das Verarbeitungssystem 100 ein Fernsehgerät oder eine Settop-Box-Vorrichtung auf oder ist Teil davon. Gemäß einer Ausführungsform kann das System 100 ein selbstfahrendes Fahrzeug in der Art eines Busses, eines Sattelschleppers, eines Personenkraftfahrzeugs, eines Flugzeugs oder Gleiters mit Motorantrieb oder mit elektrischem Leistungszyklus (oder eine Kombination davon) aufweisen, damit koppeln oder darin integriert sein. Das selbstfahrende Fahrzeug kann das System 100 verwenden, um die um das Fahrzeug erfasste Umgebung zu verarbeiten.
  • Gemäß einigen Ausführungsformen weisen der eine oder die mehreren Prozessoren 102 jeweils einen oder mehrere Prozessorkerne 107 zur Verarbeitung von Befehlen auf, die, wenn sie ausgeführt werden, Operationen für System- oder Benutzersoftware ausführen. Gemäß einigen Ausführungsformen ist wenigstens einer von dem einen oder den mehreren Prozessorkernen 107 dafür ausgelegt, einen spezifischen Befehlssatz 109 zu verarbeiten. Gemäß einigen Ausführungsformen kann der Befehlssatz 109 eine Berechnung mit einem komplexen Befehlssatz (CISC), eine Berechnung mit einem reduzierten Befehlssatz (RISC) oder eine Berechnung durch ein sehr langes Befehlswort (VLIW) erleichtern. Ein oder mehrere Prozessorkerne 107 können einen anderen Befehlssatz 109 verarbeiten, der Befehle zur Erleichterung der Emulation anderer Befehlssätze aufweisen kann. Der Prozessorkern 107 kann auch andere Verarbeitungsvorrichtungen in der Art eines digitalen Signalprozessors (DSP) aufweisen.
  • Gemäß einigen Ausführungsformen weist der Prozessor 102 einen Cache-Speicher 104 auf. Abhängig von der Architektur kann der Prozessor 102 einen einzigen internen Cache oder mehrere Ebenen eines internen Caches aufweisen. Gemäß einigen Ausführungsformen wird der Cache-Speicher zwischen verschiedenen Komponenten des Prozessors 102 geteilt. Gemäß einigen Ausführungsformen verwendet der Prozessor 102 auch einen externen Cache (beispielsweise einen Level-3(L3)-Cache oder Last Level Cache (LLC)) (nicht dargestellt), die unter Verwendung bekannter Cache-Kohärenztechniken zwischen Prozessorkernen 107 geteilt werden können. Eine Registerdatei 106 kann zusätzlich in den Prozessor 102 aufgenommen sein und verschiedene Registertypen zum Speichern verschiedener Datentypen aufweisen (beispielsweise Ganzzahlregister, Gleitkommaregister, Statusregister und ein Befehlszeigerregister). Einige Register können Register für allgemeine Zwecke sein, während andere Register für den Entwurf des Prozessors 102 spezifisch sein können.
  • Gemäß einigen Ausführungsformen sind ein oder mehrere Prozessoren 102 mit einem oder mehreren Schnittstellenbussen 110 gekoppelt, um Kommunikationssignale in der Art von Adress-, Daten- oder Steuersignalen zwischen dem Prozessor 102 und anderen Komponenten im System 100 zu übertragen. Der Schnittstellenbus 110 kann gemäß einer Ausführungsform ein Prozessorbus in der Art einer Version des Direct-Media-Interface(DMI)-Busses sein. Prozessorbusse sind jedoch nicht auf den DMI-Bus beschränkt und können einen oder mehrere Peripheriekomponentenverbindungsbusse (beispielsweise PCI, PCI-Express), Speicherbusse oder andere Typen von Schnittstellenbussen einschließen. Gemäß einer Ausführungsform weisen der eine oder die mehreren Prozessoren 102 eine integrierte Speichersteuereinrichtung 116 und einen Plattformsteuereinrichtungs-Hub 130 auf. Die Speichersteuereinrichtung 116 erleichtert die Kommunikation zwischen einer Speichervorrichtung und anderen Komponenten des Systems 100, während der Plattformsteuereinrichtungs-Hub (PCH) 130 Verbindungen zu E/A-Vorrichtungen über einen lokalen E/A-Bus bereitstellt.
  • Die Speichervorrichtung 120 kann eine Dynamischer-Direktzugriffsspeicher(DRAM)-Vorrichtung, eine Statischer-Direktzugriffsspeicher(SRAM)-Vorrichtung, eine Flash-Speichervorrichtung, eine Phasenänderungs-Speichervorrichtung oder eine andere Speichervorrichtung mit einer geeigneten Funktionsweise, um als Prozessspeicher zu dienen, sein. Gemäß einer Ausführungsform kann die Speichervorrichtung 120 als Systemspeicher für das System 100 wirken, um Daten 122 und Befehle 121 zu speichern, die zu verwenden sind, wenn der eine oder die mehreren Prozessoren 102 eine Anwendung oder einen Prozess ausführen. Die Speichersteuereinrichtung 116 koppelt auch mit einem optionalen externen Graphikprozessor 118, der mit dem einen oder den mehreren Graphikprozessoren 108 in den Prozessoren 102 kommunizieren kann, um Graphik- und Medienoperationen auszuführen. Gemäß einigen Ausführungsformen können Graphik-, Medien- und/oder Rechenoperationen durch einen Beschleuniger 112 unterstützt werden, der ein Coprozessor ist, welcher dafür ausgelegt sein kann, einen spezialisierten Satz von Graphik-, Medien- oder Rechenoperationen auszuführen. Beispielsweise ist der Beschleuniger 112 gemäß einer Ausführungsform ein Matrixmultiplikationsbeschleuniger, der verwendet wird, um Maschinenlern- oder Rechenoperationen zu optimieren. Gemäß einer Ausführungsform ist der Beschleuniger 112 ein Raytracing-Beschleuniger, der verwendet werden kann, um Raytracing-Operationen in Zusammenarbeit mit dem Graphikprozessor 108 auszuführen. Gemäß einer Ausführungsform kann an Stelle des Beschleunigers 112 oder in Zusammenarbeit mit diesem ein externer Beschleuniger 119 verwendet werden.
  • Gemäß einigen Ausführungsformen kann eine Anzeigevorrichtung 111 mit dem einen oder den mehreren Prozessoren 102 verbinden. Die Anzeigevorrichtung 111 kann eine oder mehrere von einer internen Anzeigevorrichtung, wie bei einer mobilen elektronischen Vorrichtung oder einer Laptopvorrichtung, oder eine externe Anzeigevorrichtung, die über eine Anzeigeschnittstelle (beispielsweise DisplayPort usw.) angebracht ist, sein. Gemäß einer Ausführungsform kann die Anzeigevorrichtung 111 eine am Kopf angebrachte Anzeige (HMD) in der Art einer stereoskopischen Anzeigevorrichtung zur Verwendung bei Virtual-Reality(VR)-Anwendungen oder Augmented-Reality(AR)-Anwendungen sein.
  • Gemäß einigen Ausführungsformen ermöglicht der Plattformsteuereinrichtungs-Hub 130 Peripheriegeräten, sich über einen schnellen E/A-Bus mit der Speichervorrichtung 120 und dem Prozessor 102 zu verbinden. Die E/A-Peripheriegeräte umfassen eine Audiosteuereinrichtung 146, eine Netzsteuereinrichtung 134, eine Firmwareschnittstelle 128, einen Drahtlostransceiver 126, Berührungssensoren 125, eine Datenspeichervorrichtung 124 (beispielsweise einen nichtflüchtigen Speicher, einen flüchtigen Speicher, ein Festplattenlaufwerk, einen Flash-Speicher, NAND, 3D-NAND, 3D-XPoint usw.), sind jedoch nicht darauf beschränkt. Die Datenspeichervorrichtung 124 kann über eine Speicherschnittstelle (beispielsweise SATA) oder über einen Peripheriebus in der Art eines Peripheriekomponentenverbindungsbusses (beispielsweise PCI, PCI-Express) verbinden. Die Berührungssensoren 125 können Touchscreen-Sensoren, Drucksensoren oder Fingerabdrucksensoren einschließen. Der Drahtlostransceiver 126 kann ein WiFi-Transceiver, ein Bluetooth-Transceiver oder ein Mobilnetz-Transceiver in der Art eines 3G-, 4G-, 5G- und/oder Long-Term-Evolution(LTE)-Transceivers sein. Die Firmware-Schnittstelle 128 ermöglicht eine Kommunikation mit System-Firmware und kann beispielsweise eine einheitliche erweiterbare Firmware-Schnittstelle (UEFI) sein. Die Netzsteuereinrichtung 134 kann eine Netzverbindung mit einem festverdrahteten Netz ermöglichen. Gemäß einigen Ausführungsformen koppelt eine Hochleistungs-Netzsteuereinrichtung (nicht dargestellt) mit dem Schnittstellenbus 110. Die Audiosteuereinrichtung 146 ist gemäß einer Ausführungsform eine Mehrkanal-High-Definition-Audiosteuereinrichtung. Gemäß einer Ausführungsform weist das System 100 eine optionale Legacy-E/A-Steuereinrichtung 140 zur Kopplung von Legacy-(beispielsweise Personal System 2 (PS/2))-Vorrichtungen mit dem System auf. Der Plattformsteuereinrichtungs-Hub 130 kann auch mit einer oder mehreren Universeller-Serieller-Bus-(USB)-Steuereinrichtungen 142 zur Verbindung mit Eingabevorrichtungen in der Art von Tastatur-und-Maus-Kombinationen 143, einer Kamera 144 oder anderer USB-Eingabevorrichtungen verbinden.
  • Es sei bemerkt, dass das dargestellte System 100 als beispielhaft und nicht als einschränkend anzusehen ist und dass auch andere Typen von Datenverarbeitungssystemen, die anders ausgelegt sind, verwendet werden können. Beispielsweise kann eine Instanz der Speichersteuereinrichtung 116 und des Plattformsteuereinrichtungs-Hubs 130 in einen diskreten externen Graphikprozessor in der Art des externen Graphikprozessors 118 integriert sein. Gemäß einer Ausführungsform können sich der Plattformsteuereinrichtungs-Hub 130 und/oder die Speichersteuereinrichtung 116 außerhalb des einen oder der mehreren Prozessoren 102 befinden. Beispielsweise kann das System 100 eine externe Speichersteuereinrichtung 116 und einen Plattformsteuereinrichtungs-Hub 130 aufweisen, die als Speichersteuereinrichtungs-Hub und Peripheriesteuereinrichtungs-Hub innerhalb eines System-Chipsatzes, der in Kommunikation mit dem einen oder den mehreren Prozessoren 102 steht, ausgelegt sein können.
  • Beispielsweise können Leiterplatten („Sleds“) verwendet werden, auf denen Komponenten in der Art von CPUs, Speicher und andere Komponenten angeordnet sind, welche für eine erhöhte thermische Leistungsfähigkeit ausgelegt sind. Bei einigen Beispielen befinden sich Verarbeitungskomponenten in der Art der Prozessoren auf der Oberseite eines Sleds, während sich nahe gelegener Speicher in der Art von DIMM-Modulen an der Unterseite des Sleds befindet. Infolge der durch diesen Entwurf bereitgestellten verbesserten Luftströmung können die Komponenten mit höheren Frequenzen und Leistungsniveaus arbeiten als bei typischen Systemen, wodurch die Leistungsfähigkeit erhöht wird. Ferner sind die Sleds dafür ausgelegt, blind mit Strom- und Datenkommunikationskabeln in einem Rack zusammenzupassen, wodurch ihre Fähigkeit verbessert wird, schnell entfernt, aufgerüstet, neu installiert und/oder ersetzt zu werden. Ähnlich sind einzelne Komponenten, die sich auf den Sleds befinden, wie Prozessoren, Beschleuniger, Speicher und Datenspeichervorrichtungen, dafür ausgelegt, infolge ihres erhöhten Abstands voneinander leicht aufgerüstet zu werden. Gemäß der der Erläuterung dienenden Ausführungsform weisen die Komponenten zusätzlich Hardwareattestierungsmerkmale zum Beweisen ihrer Authentizität auf.
  • Ein Rechenzentrum kann eine Einzelnetzarchitektur („Fabric“) verwenden, die mehrere andere Netzarchitekturen einschließlich Ethernet und Omni-Path einschließt. Die Sleds können über optische Fasern, die eine höhere Bandbreite und niedrigere Latenz bereitstellen als typische Twisted-Pair-Kabel (beispielsweise Kategorie 5, Kategorie 5e, Kategorie 6 usw.), mit Switches gekoppelt sein. Infolge der Zwischenverbindungen mit hoher Bandbreite und niedriger Latenz und der Netzarchitektur kann das Rechenzentrum bei der Verwendung Ressourcen in der Art von Speicher, Beschleunigern (beispielsweise GPUs, Graphikbeschleunigern, FPGAs, ASICs, neuronale Netze und/oder Beschleuniger für künstliche Intelligenz usw.) und Datenspeicher-Laufwerken, die physisch nicht aggregiert sind, poolen und sie Rechenressourcen (beispielsweise Prozessoren) nach Bedarf bereitstellen, wodurch es den Rechenressourcen ermöglicht wird, auf die gepoolten Ressourcen zuzugreifen, als ob sie lokal wären.
  • Eine Stromversorgung oder -quelle kann dem System 100 oder einer hier beschriebenen Komponente oder einem hier beschriebenen System Spannung und/oder Strom bereitstellen. Bei einem Beispiel weist die Stromversorgung einen AC-zu-DC(Wechselstrom-zu-Gleichstrom)-Adapter zum Einstecken in eine Wandsteckdose auf. Dieser Wechselstrom kann von einer Stromquelle auf der Grundlage erneuerbarer Energie (beispielsweise Solarenergie) stammen. Bei einem Beispiel weist die Stromquelle eine Gleichstromquelle in der Art eines externen AC-zu-DC-Wandlers auf. Bei einem Beispiel weist die Stromquelle oder die Stromversorgung Drahtlosladehardware zum Laden durch die Nähe zu einem ladenden Feld auf. Bei einem Beispiel kann die Stromquelle eine innere Batterie, eine Wechselstromversorgung, eine bewegungsbasierte Stromversorgung, eine Solarstromversorgung oder eine Brennstoffzellenquelle aufweisen.
  • Die 2A - 2D zeigen Rechensysteme und Graphikprozessoren, die durch hier beschriebene Ausführungsformen bereitgestellt werden. Die Elemente aus den 2A - 2D, welche die gleichen Bezugszahlen (oder Namen) aufweisen wie die Elemente einer anderen hier angeführten Figur, können ähnlich zu den hier beschriebenen arbeiten oder funktionieren, sind jedoch nicht darauf beschränkt.
  • 2A ist ein Blockdiagramm einer Ausführungsform eines Prozessors 200 mit einem oder mehreren Prozessorkernen 202A - 202N, einer integrierten Speichersteuereinrichtung 214 und einem integrierten Graphikprozessor 208. Der Prozessor 200 kann zusätzliche Kerne bis zum zusätzlichen Kern 202N und einschließlich diesem aufweisen, wie durch die in gestrichelten Linien angegebenen Kästchen repräsentiert ist. Jeder der Prozessorkerne 202A - 202N weist eine oder mehrere interne Cache-Einheiten 204A - 204N auf. Gemäß einigen Ausführungsformen hat jeder Prozessorkern auch Zugriff auf eine oder mehrere geteilte gecachte Einheiten 206. Die internen Cache-Einheiten 204A - 204N und die geteilten Cache-Einheiten 206 repräsentieren eine Cache-Speicherhierarchie innerhalb des Prozessors 200. Die Cache-Speicherhierarchie kann wenigstens eine Ebene eines Befehls- und Daten-Caches innerhalb jedes Prozessorkerns und eine oder mehrere Ebenen eines geteilten Caches mittlerer Ebene in der Art eines Level-2(L2)-, Level-3(L3)-, Level-4(L4)-Caches oder einer anderen Cache-Ebene aufweisen, wobei die höchste Cache-Ebene vor dem externen Speicher als LLC klassifiziert wird. Gemäß einigen Ausführungsformen hält die Cache-Kohärenzlogik die Kohärenz zwischen den verschiedenen Cache-Einheiten 206 und 204A - 204N aufrecht.
  • Gemäß einigen Ausführungsformen kann der Prozessor 200 auch einen Satz aus einer oder mehreren Bussteuereinheiten 216 und einen Systemagentenkern 210 aufweisen. Die eine oder die mehreren Bussteuereinheiten 216 verwalten einen Satz von Peripheriebussen in der Art eines oder mehrerer PCI- oder PCI-Express-Busse. Der Systemagentenkern 210 stellt den verschiedenen Prozessorkomponenten eine Verwaltungsfunktionalität bereit. Gemäß einigen Ausführungsformen weist der Systemagentenkern 210 eine oder mehrere integrierte Speichersteuereinrichtungen 214 zur Behandlung des Zugriffs auf verschiedene externe SpeicherVorrichtungen (nicht dargestellt) auf.
  • Gemäß einigen Ausführungsformen weisen einer oder mehrere der Prozessorkerne 202A - 202N eine Unterstützung für ein gleichzeitiges Multi-Threading auf. Gemäß einer solchen Ausführungsform weist der Systemagentenkern 210 Komponenten zur Koordination und für den Betrieb der Kerne 202A - 202N während der Multi-Thread-Verarbeitung auf. Der Systemagentenkern 210 kann zusätzlich eine Leistungssteuereinheit (PCU) aufweisen, die Logik und Komponenten zum Regeln des Leistungszustands der Prozessorkerne 202A - 202N und des Graphikprozessors 208 aufweist.
  • Gemäß einigen Ausführungsformen weist der Prozessor 200 zusätzlich einen Graphikprozessor 208 zur Ausführung von Graphikverarbeitungsoperationen auf. Gemäß einigen Ausführungsformen koppelt der Graphikprozessor 208 mit dem Satz geteilter Cache-Einheiten 206 und dem Systemagentenkern 210, einschließlich der einen oder der mehreren integrierten Speichersteuereinrichtungen 214. Gemäß einigen Ausführungsformen weist der Systemagentenkern 210 auch eine Anzeigesteuereinrichtung 211 zur Steuerung der Graphikprozessorausgabe an eine oder mehrere angeschlossene Anzeigen auf. Gemäß einigen Ausführungsformen kann die Anzeigesteuereinrichtung 211 auch ein getrenntes Modul sein, das über wenigstens eine Zwischenverbindung mit dem Graphikprozessor gekoppelt ist, oder in den Graphikprozessor 208 integriert sein.
  • Gemäß einigen Ausführungsformen wird eine ringbasierte Verbindungseinheit 212 zur Verbindung der internen Komponenten des Prozessors 200 verwendet. Es kann jedoch auch eine alternative Verbindungseinheit verwendet werden, wie eine Punkt-zu-Punkt-Verbindung, eine geschaltete Verbindung oder andere Techniken, einschließlich auf dem Fachgebiet wohlbekannter Techniken. Gemäß einigen Ausführungsformen koppelt der Graphikprozessor 208 über eine E/A-Strecke 213 mit der Ringzwischenverbindung 212.
  • Die beispielhafte E/A-Strecke 213 repräsentiert wenigstens eine von mehreren Ausführungen von E/A-Verbindungen, einschließlich einer Baugruppen-E/A-Verbindung, welche die Kommunikation zwischen verschiedenen Prozessorkomponenten und einem eingebetteten Hochleistungs-Speichermodul 218 in der Art eines eDRAM-Moduls erleichtert. Gemäß einigen Ausführungsformen können die jeweiligen Prozessorkerne 202A - 202N und der Graphikprozessor 208 eingebettete Speichermodule 218 als geteilten Last Level Cache verwenden.
  • Gemäß einigen Ausführungsformen sind die Prozessorkerne 202A - 202N homogene Kerne, welche die gleiche Befehlssatzarchitektur ausführen. Gemäß einer anderen Ausführungsform sind die Prozessorkerne 202A - 202N in Bezug auf die Befehlssatzarchitektur (ISA) heterogen, wobei einer oder mehrere der Prozessorkerne 202A - 202N einen ersten Befehlssatz ausführen, während wenigstens einer der anderen Kerne eine Teilmenge des ersten Befehlssatzes oder einen anderen Befehlssatz ausführt. Gemäß einer Ausführungsform sind die Prozessorkerne 202A - 202N in Bezug auf die Mikroarchitektur heterogen, wobei einer oder mehrere der Kerne mit einem höheren Stromverbrauch mit einem oder mehreren Leistungskernen mit einem geringeren Stromverbrauch koppeln. Gemäß einigen Ausführungsformen sind die Prozessorkerne 202A - 202N in Bezug auf die Rechenfähigkeit heterogen. Zusätzlich kann der Prozessor 200 auf einem oder mehreren Chips oder als integrierte SoC-Schaltung mit den dargestellten Komponenten zusätzlich zu anderen Komponenten implementiert werden.
  • 2B ist ein Blockdiagramm einer Hardwarelogik eines Graphikprozessorkerns 219 gemäß einigen hier beschriebenen Ausführungsformen. Elemente aus 2B, welche die gleichen Bezugszahlen (oder Namen) aufweisen wie die Elemente einer anderen hier angeführten Figur, können ähnlich zu den hier beschriebenen arbeiten oder funktionieren, sind jedoch nicht darauf beschränkt. Der Graphikprozessorkern 219, der manchmal als Kern-Slice bezeichnet wird, kann durch einen oder mehrere Graphikkerne innerhalb eines modularen Graphikprozessors gegeben sein. Der Graphikprozessorkern 219 dient als Beispiel eines Graphikkern-Slices, und ein hier beschriebener Graphikprozessor kann auf der Grundlage von Ziel-Stromverbrauchs- und Leistungsfähigkeitsrichtlinien mehrere Graphikkern-Slices aufweisen. Jeder Graphikprozessorkern 219 kann einen Festfunktionsblock 230 aufweisen, der mit mehreren auch als Unter-Slices, die modulare Blöcke von Logik für allgemeine Zwecke und Festfunktionslogik aufweisen, bezeichneten Unterkernen 221A - 221F gekoppelt ist.
  • Gemäß einigen Ausführungsformen weist der Festfunktionsblock 230 eine Geometrie/Festfunktions-Pipeline 231 auf, die beispielsweise bei Graphikprozessorimplementationen mit einer geringeren Leistungsfähigkeit und/oder einem geringeren Stromverbrauch von allen Unterkernen im Graphikprozessorkern 219 geteilt werden kann. Gemäß verschiedenen Ausführungsformen weist die Geometrie/Festfunktions-Pipeline 231 eine 3D-Festfunktions-Pipeline (beispielsweise 3D-Pipeline 312, wie in 3 und 4, wie nachstehend beschrieben), eine Video-Frontend-Einheit, einen Thread-Spawner und einen Thread-Abfertiger und einen Unified-Return-Buffer-Manager, der Unified Return Buffers (beispielsweise den Unified Return Buffer 418 in 4, wie nachstehend beschrieben) behandelt, auf.
  • Gemäß einer Ausführungsform weist der Festfunktionsblock 230 auch eine Graphik-SoC-Schnittstelle 232, eine Graphikmikrosteuereinrichtung 233 und eine Medien-Pipeline 234 auf. Die Graphik-SoC-Schnittstelle 232 stellt eine Schnittstelle zwischen dem Graphikprozessorkern 219 und anderen Prozessorkernen innerhalb einer System-on-a-Chipintegrierten-Schaltung bereit. Die Graphikmikrosteuereinrichtung 233 ist ein programmierbarer Subprozessor, der konfigurierbar ist, um verschiedene Funktionen des Graphikprozessorkerns 219, einschließlich Thread-Abfertigung, -Planung und -Unterbrechung, zu behandeln. Die Medien-Pipeline 234 (beispielsweise die Medien-Pipeline 316 aus 3A und 4) weist Logik zur Vereinfachung der Decodierung, Codierung, Vorverarbeitung und/oder Nachverarbeitung von Multimediadaten, einschließlich Bild- und Videodaten, auf. Die Medien-Pipeline 234 implementiert Medienoperationen durch Anfragen an Rechen- oder Abtastlogik innerhalb der Unterkeme 221 - 221F.
  • Gemäß einer Ausführungsform ermöglicht die SoC-Schnittstelle 232 dem Graphikprozessorkern 219, mit Anwendungsprozessorkernen (beispielsweise CPUs) für allgemeine Zwecke und/oder anderen Komponenten innerhalb eines SoCs zu kommunizieren, einschließlich Speicherhierarchieelementen in der Art eines geteilten Last-Level-Cache-Speichers, des System-RAMs und/oder eines eingebetteten On-Chip- oder On-Package-DRAMs. Die SoC-Schnittstelle 232 kann auch eine Kommunikation mit Festfunktionsvorrichtungen innerhalb des SoCs in der Art von Kamerabilderzeugungs-Pipelines ermöglichen, und sie ermöglicht die Verwendung von globalen atomaren Speichereinheiten, die zwischen dem Graphikprozessorkern 219 und CPUs innerhalb des SoCs geteilt werden können, und/oder implementiert diese. Die SoC-Schnittstelle 232 kann auch Stromverwaltungssteuerungen für den Graphikprozessorkern 219 implementieren und eine Schnittstelle zwischen einer Takt-Domäne des Graphikkerns 219 und anderen Takt-Domänen innerhalb des SoCs ermöglichen. Gemäß einer Ausführungsform ermöglicht die SoC-Schnittstelle 232 den Empfang von Befehlspuffern von einem Befehls-Streamer und einem globalen Thread-Abfertiger, die dafür ausgelegt sind, Befehle und Anweisungen jedem von einem oder mehreren Graphikkernen innerhalb eines Graphikprozessors bereitzustellen. Die Befehle und Anweisungen können zur Medien-Pipeline 234, wenn Medienoperationen auszuführen sind, oder zu einer Geometrie- und Festfunktions-Pipeline (beispielsweise Geometrie- und Festfunktions-Pipeline 231, Geometrie- und Festfunktions-Pipeline 237), wenn Graphikverarbeitungsoperationen auszuführen sind, übermittelt werden.
  • Die Graphikmikrosteuereinrichtung 233 kann dafür ausgelegt sein, verschiedene Planungs- und Verwaltungsaufgaben für den Graphikprozessorkern 219 auszuführen. Gemäß einer Ausführungsform kann die Graphikmikrosteuereinrichtung 233 eine Graphik- und/oder Rechenarbeitslastplanung auf den verschiedenen parallelen Graphikmaschinen innerhalb der Ausführungseinheits(EU)-Felder 222A - 222F, 224A - 224F innerhalb der Unterkerne 221A - 221F ausführen. Bei diesem Planungsmodell kann Host-Software, die auf einem CPU-Kern eines den Graphikprozessorkern 219 aufweisenden SoCs ausgeführt wird, Arbeitslasten bei einem von mehreren Graphikprozessor-Benachrichtigungssignalen, wodurch eine Planungsoperation an der geeigneten Graphikmaschine herbeigeführt wird, zuweisen. Planungsoperationen umfassen das Bestimmen, welche Arbeitslast als nächstes auszuführen ist, das Übermitteln einer Arbeitslast zu einem Befehls-Streamer, das Unterbrechen existierender Arbeitslasten, die auf einer Maschine laufen, das Überwachen des Fortschritts einer Arbeitslast und das Benachrichtigen von Host-Software, wenn eine Arbeitslast abgeschlossen wurde. Gemäß einer Ausführungsform kann die Graphikmikrosteuereinrichtung 233 auch Zustände mit geringer Leistungsaufnahme oder Bereitschaftszustände für den Graphikprozessorkern 219 erleichtern, wodurch der Graphikprozessorkern 219 mit der Fähigkeit versehen wird, Register innerhalb des Graphikprozessorkerns 219 über Zustandsübergänge mit geringer Leistungsaufnahme unabhängig vom Betriebssystem und/oder von Graphiktreibersoftware am System einzusparen und wiederherzustellen.
  • Der Graphikprozessorkern 219 kann eine größere oder kleinere Anzahl als die dargestellten Unterkeme 221A - 221F und bis zu N modulare Unterkeme aufweisen. Für jeden Satz von N Unterkernen kann der Graphikprozessorkern 219 auch eine Geteilte-Funktionen-Logik 235, einen geteilten und/oder Cache-Speicher 236, eine Geometrie/Festfunktions-Pipeline 237 sowie eine zusätzliche Festfunktionslogik 238 zur Beschleunigung verschiedener Graphik- und Rechenverarbeitungsoperationen aufweisen. Die Geteilte-Funktionen-Logik 235 kann Logikeinheiten in Zusammenhang mit der Geteilte-Funktionen-Logik 420 aus 4 (beispielsweise eine Sampler-, Mathematik- und/oder Inter-Thread-Kommunikationslogik) aufweisen, die von den jeweiligen N Unterkernen innerhalb des Graphikprozessorkerns 219 geteilt werden können. Der geteilte und/oder Cache-Speicher 236 kann ein Last-Level-Cache für den Satz von N Unterkernen 221A - 221F innerhalb des Graphikprozessorkerns 219 sein und auch als geteilter Speicher, der von mehreren Unterkernen zugänglich ist, dienen. Die Geometrie/Festfunktions-Pipeline 237 kann an Stelle der Geometrie/Festfunktions-Pipeline 231 innerhalb des Festfunktionsblocks 230 aufgenommen sein und die gleichen oder ähnliche Logikeinheiten aufweisen.
  • Gemäß einer Ausführungsform weist der Graphikprozessorkern 219 eine zusätzliche Festfunktionslogik 238 auf, die verschiedene Festfunktions-Beschleunigungslogiken zur Verwendung durch den Graphikprozessorkern 219 aufweisen kann. Gemäß einer Ausführungsform weist die zusätzliche Festfunktionslogik 238 eine zusätzliche Geometrie-Pipeline zur Verwendung beim Nur-Positions-Shading auf. Beim Nur-Positions-Shading existieren zwei Geometrie-Pipelines, nämlich die Vollständige-Geometrie-Pipeline innerhalb der Geometrie/Festfunktions-Pipeline 238, 231 und eine Aussortier-Pipeline, die eine zusätzliche Geometrie-Pipeline ist, die in der zusätzlichen Festfunktionslogik 238 enthalten sein kann. Gemäß einer Ausführungsform ist die Aussortier-Pipeline eine herunterskalierte Version der vollständigen Geometrie-Pipeline. Die vollständige Pipeline und die Aussortier-Pipeline können verschiedene Instanzen derselben Anwendung ausführen, wobei jede Instanz einen getrennten Kontext aufweist. Ein Nur-Positions-Shading kann lange Aussortierläufe verworfener Dreiecke verbergen, wodurch das Shading in manchen Fällen früher abgeschlossen werden kann. Beispielsweise und gemäß einer Ausführungsform kann die Aussortier-Pipeline-Logik innerhalb der zusätzlichen Festfunktionslogik 238 Positions-Shader parallel mit der Hauptanwendung ausführen und erzeugt im Allgemeinen kritische Ergebnisse schneller als die vollständige Pipeline, weil die Aussortier-Pipeline nur die Positionsattribute der Vertices abruft und shadet, ohne eine Rasterung und ein Rendern der Pixel in den Framebuffer auszuführen. Die Aussortier-Pipeline kann die erzeugten kritischen Ergebnisse verwenden, um Sichtbarkeitsinformationen für alle Dreiecke ohne Berücksichtigung, ob diese Dreiecke aussortiert wurden, zu berechnen. Die vollständige Pipeline (die in diesem Fall als Replay-Pipeline bezeichnet werden kann) kann die Sichtbarkeitsinformationen für das Überspringen der aussortierten Dreiecke verwenden, um nur die sichtbaren Dreiecke zu shaden, die schließlich an die Rasterungsphase übergeben werden.
  • Gemäß einer Ausführungsform kann die zusätzliche Festfunktionslogik 238 auch eine Maschinenlern-Beschleunigungslogik in der Art einer Festfunktions-Matrixmultiplikationslogik für Implementationen einschließlich Optimierungen für das Training und das Inferencing beim Maschinenlernen aufweisen.
  • Innerhalb jedes Graphikunterkerns 221A - 221F befindet sich ein Satz von Ausführungsressourcen, die zur Ausführung von Graphik-, Medien- und Rechenoperationen ansprechend auf Anforderungen durch Graphik-Pipeline, Medien-Pipeline oder Shader-Programme verwendet werden können. Die Graphikunterkerne 221A - 221F weisen mehrere EU-Felder 222A - 222F, 224A - 224F, eine Thread-Abfertigungs- und Inter-Thread-Kommunikations(TD/IC)-Logik 223A - 223F, einen 3D(beispielsweise Textur)-Sampler 225A - 225F, einen Medien-Sampler 206A - 206F, einen Shader-Prozessor 227A - 227F und einen geteilten lokalen Speicher (SLM) 228A - 228F auf. Die EU-Felder 222A - 222F, 224A - 224F weisen jeweils mehrere Ausführungseinheiten auf, wobei es sich um Graphikverarbeitungseinheiten für allgemeine Zwecke handelt, die in der Lage sind, Gleitkomma- und Ganzzahl/Festpunkt-Logikoperationen im Dienst einer Graphik-, Medien- oder Rechenoperation, einschließlich Graphik-, Medien- oder Rechen-Shader-Programmen, auszuführen. Die TD/IC-Logik 223A - 223F führt lokale Thread-Abfertigungs- und Thread-Steueroperationen für die Ausführungseinheiten innerhalb eines Unterkerns aus und erleichtert die Kommunikation zwischen Threads, die auf den Ausführungseinheiten des Unterkerns ausgeführt werden. Der 3D-Sampler 225A - 225F kann Textur- oder andere sich auf 3D-Graphiken beziehende Daten in den Speicher lesen. Der 3D-Sampler kann Texturdaten auf verschiedene Arten auf der Grundlage eines konfigurierten Abtastzustands und des Texturformats in Zusammenhang mit einer gegebenen Textur lesen. Der Medien-Sampler 206A - 206F kann ähnliche Leseoperationen auf der Grundlage des Typs und des Formats in Zusammenhang mit Mediendaten ausführen. Gemäß einer Ausführungsform kann jeder Graphikunterkern 221A - 221F alternativ einen vereinheitlichten 3D- und Medien-Sampler aufweisen. Threads, die auf den Ausführungseinheiten innerhalb jedes der Unterkerne 221A - 221F ausgeführt werden, können den geteilten lokalen Speicher 228A - 228F innerhalb jedes Unterkerns verwenden, um zu ermöglichen, dass Threads, die innerhalb einer Threads-Gruppe ausgeführt werden, unter Verwendung eines gewöhnlichen Pools eines On-Chip-Speichers ausgeführt werden.
  • 2C zeigt eine Graphikverarbeitungseinheit (GPU) 239, die dedizierte Sätze in Mehrkerngruppen 240A - 240N angeordneter Graphikverarbeitungsressourcen aufweist. Wenngleich nur die Einzelheiten einer einzigen Mehrkerngruppe 240A bereitgestellt werden, ist zu verstehen, dass die anderen Mehrkerngruppen 240B - 240N mit den gleichen oder ähnlichen Sätzen von Graphikverarbeitungsressourcen versehen sein können.
  • Wie dargestellt, kann eine Mehrkerngruppe 240A einen Satz von Graphikkernen 243, einen Satz von Tensorkernen 244 und einen Satz von Raytracing-Kernen 245 aufweisen. Ein Planer/Abfertiger 241 plant die Graphik-Threads zur Ausführung auf den verschiedenen Kernen 243, 244, 245 und fertigt diese ab. Ein Satz von Registerdateien 242 speichert Operandenwerte, die von den Kernen 243, 244, 245 verwendet werden, wenn sie die Graphik-Threads ausführen. Diese können beispielsweise Natürliche-Zahlen-Register zum Speichern von Werten natürlicher Zahlen, Gleitkommaregister zum Speichern von Gleitkommawerten, Vektorregister zum Speichern paketierter Datenelemente (Datenelemente natürlicher Zahlen und/oder Gleitkommawerte) und Kachelregister zum Speichern von Tensor-/Matrixwerten einschließen. Gemäß einer Ausführungsform sind die Kachelregister als kombinierte Sätze von Vektorregistern implementiert.
  • Ein oder mehrere kombinierte Level-1(L1)-Caches und geteilte Speichereinheiten 247 speichern Graphikdaten in der Art von Texturdaten, Vertexdaten, Pixeldaten, Ray-Daten, Begrenzungsvolumendaten usw. lokal innerhalb jeder Mehrkerngruppe 240A. Eine oder mehrere Textureinheiten 247 können auch verwendet werden, um Texturierungsoperationen auszuführen, wie eine Texturabbildung und ein Textur-Sampling. Ein Level-2(L2)-Cache 253, der von allen Mehrkerngruppen 240A - 240N oder einer Teilmenge davon geteilt verwendet wird, speichert Graphikdaten und/oder Befehle für mehrere gleichzeitige Graphik-Threads. Wie dargestellt, kann der L2-Cache 253 von mehreren Mehrkerngruppen 240A - 240N geteilt verwendet werden. Eine oder mehrere Speichersteuereinrichtungen 248 koppeln die GPU 239 mit einem Speicher 249, wobei es sich um einen Systemspeicher (beispielsweise DRAM) und/oder einen dedizierten Graphikspeicher (beispielsweise GDDR6-Speicher) handeln kann.
  • Die Ein-/Ausgabe(E/A)-Schaltungsanordnung 250 koppelt die GPU 239 mit einer oder mehreren E/A-Vorrichtungen 252 in der Art digitaler Signalprozessoren (DSP), Netzsteuereinrichtungen oder Benutzereingabevorrichtungen. Eine On-Chip-Zwischenverbindung kann verwendet werden, um die E/A-Vorrichtungen 252 mit der GPU 239 und dem Speicher 249 zu koppeln. Eine oder mehrere E/A-Speicherverwaltungseinheiten (IOMMUs) 251 der E/A-Schaltungsanordnung 250 koppeln die E/A-Vorrichtungen 252 direkt mit dem Systemspeicher 249. Gemäß einer Ausführungsform verwaltet die IOMMU 251 mehrere Sätze von Seitentabellen zur Abbildung virtueller Adressen auf physische Adressen im Systemspeicher 249. Gemäß dieser Ausführungsform können sich die E/A-Vorrichtungen 252, die eine oder die mehreren CPU 246 und die eine oder die mehreren GPU 239 den gleichen virtuellen Adressraum teilen.
  • Gemäß einer Implementation unterstützt die IOMMU 251 Virtualisierung. In diesem Fall kann sie einen ersten Satz von Seitentabellen zum Abbilden virtueller Gast-/Graphikadressen auf physische Gast-/Graphikadressen und einen zweiten Satz von Seitentabellen zum Abbilden der physischen Gast-/Graphikadressen auf physische System-/Host-Adressen (beispielsweise innerhalb des Systemspeichers 249) verwalten. Die Basisadressen sowohl des ersten als auch des zweiten Satzes von Seitentabellen können in Steuerregistern gespeichert werden und bei einem Kontextwechsel ausgetauscht werden (so dass beispielsweise der neue Kontext mit Zugriff auf den relevanten Satz von Seitentabellen versehen wird). Wenngleich dies in 2C nicht dargestellt ist, kann jeder der Kerne 243, 244, 245 und/oder der Mehrkerngruppen 240A - 240N Translation-Lookaside-Buffer (TLBs) zum Cachen von Gast-virtuell-zu-Gast-physisch-Übersetzungen, von Gast-physisch-zu-Host-physisch-Übersetzungen und von Gast-virtuell-zu-Host-physisch-Übersetzungen aufweisen.
  • Gemäß einer Ausführungsform sind die CPUs 246, GPUs 239 und E/A-Vorrichtungen 252 auf einem einzigen Halbleiterchip und/oder Halbleitergehäuse integriert. Der dargestellte Speicher 249 kann auf demselben Chip integriert sein oder über eine Off-Chip-Schnittstelle mit den Speichersteuereinrichtungen 248 gekoppelt sein. Gemäß einer Implementation umfasst der Speicher 249 GDDR6-Speicher, der sich mit anderen Speichern auf der Ebene des physischen Systems den gleichen virtuellen Adressraum teilt, wenngleich die der Erfindung zugrunde liegenden Prinzipien nicht auf diese spezifische Implementation beschränkt sind.
  • Gemäß einer Ausführungsform weisen die Tensorkerne 244 mehrere Ausführungseinheiten auf, die spezifisch dafür ausgelegt sind, Matrixoperationen auszuführen, welche die grundlegende Rechenoperation sind, die für die Ausführung von Deep-Learning-Operationen verwendet wird. Beispielsweise können gleichzeitige Matrixmultiplikationsoperationen für das Training und Inferencing neuronaler Netze verwendet werden. Die Tensorkerne 244 können eine Matrixverarbeitung unter Verwendung einer Vielzahl von Operandengenauigkeiten, einschließlich Gleitkomma mit einfacher Genauigkeit (beispielsweise 32 Bits), Gleitkomma mit halber Genauigkeit (beispielsweise 16 Bits), Ganzzahlwörter (16 Bits), Bytes (8 Bits) und Halb-Bytes (4 Bits), ausführen. Gemäß einer Ausführungsform extrahiert eine Implementation eines neuronalen Netzes Merkmale jeder gerenderten Szene, wobei möglicherweise Einzelheiten von mehreren Frames kombiniert werden, um ein endgültiges Bild hoher Qualität zu bilden.
  • Bei Deep-Learning-Implementationen können parallele Matrixmultiplikationsoperationen für die Ausführung auf den Tensorkernen 244 geplant werden. Das Training neuronaler Netze erfordert insbesondere eine erhebliche Anzahl von Matrix-Skalarproduktoperationen. Zur Verarbeitung einer Skalarproduktformulierung einer N x N x N-Matrixmultiplikation können die Tensorkerne 244 wenigstens N Skalarprodukt-Verarbeitungselemente aufweisen. Bevor die Matrixmultiplikation beginnt, wird eine gesamte Matrix in Kachelregister geladen und wird wenigstens eine Spalte einer zweiten Matrix in jedem Zyklus für N Zyklen geladen. In jedem Zyklus werden N Skalarprodukte verarbeitet.
  • Matrixelemente können abhängig von der bestimmten Implementation bei unterschiedlichen Genauigkeiten gespeichert werden, einschließlich 16-Bit-Wörtern, 8-Bit-Bytes (beispielsweise INT8) und 4-Bit-Halb-Bytes (beispielsweise INT4). Unterschiedliche Genauigkeitsmodi können für die Tensorkerne 244 spezifiziert werden, um zu gewährleisten, dass die wirksamste Genauigkeit für unterschiedliche Arbeitslasten verwendet wird (beispielsweise in der Art von Inferencing-Arbeitslasten, die eine Quantisierung zu Bytes und Halb-Bytes tolerieren können).
  • Gemäß einer Ausführungsform beschleunigen die Raytracing-Kerne 245 Raytracing-Operationen sowohl für Echtzeit-Raytracing- als auch für Nicht-Echtzeit-Raytracing-Implementationen. Insbesondere weisen die Raytracing-Kerne 245 eine Strahlenverlaufs-/Schnittschaltungsanordnung zur Ausführung einer Strahlenverlaufsuntersuchung unter Verwendung von Begrenzungsvolumenhierarchien (BVHs) und zur Identifikation von Schnittpunkten zwischen Strahlen und in die BVH-Volumina eingeschlossenen Grundformen auf. Die Raytracing-Kerne 245 können auch eine Schaltungsanordnung zur Ausführung eines Tiefentestens und einer Aussonderung (beispielsweise unter Verwendung einer Z-Buffer oder ähnlichen Anordnung) aufweisen. Gemäß einer Implementation führen die Raytracing-Kerne 245 zusammen mit den hier beschriebenen Bild-Rauschunterdrückungstechniken Verlaufs- und Schnittoperationen aus, wobei zumindest ein Teil davon auf den Tensorkernen 244 ausgeführt werden kann. Beispielsweise implementieren die Tensorkerne 244 gemäß einer Ausführungsform ein neuronales Deep-Learning-Netz zur Ausführung einer Rauschunterdrückung an von den Raytracing-Kernen 245 erzeugten Frames. Die CPU(s) 246, die Graphikkerne 243 und/oder die Raytracing-Kerne 245 können jedoch auch alle Rauschunterdrückungs- und/oder Deep-Leaming-Algorithmen oder einen Teil davon implementieren.
  • Zusätzlich kann, wie vorstehend beschrieben, ein verteilter Ansatz zur Rauschunterdrückung verwendet werden, wobei sich die GPU 239 in einer Rechenvorrichtung befindet, die über ein Netz oder eine schnelle Zwischenverbindung mit anderen Rechenvorrichtungen gekoppelt ist. Gemäß dieser Ausführungsform teilen sich die miteinander verbundenen Rechenvorrichtungen Daten für das Lernen/das Training eines neuronalen Netzes, um die Geschwindigkeit zu verbessern, mit der das Gesamtsystem lernt, eine Rauschunterdrückung für verschiedene Typen von Bild-Frames und/oder verschiedene Graphikanwendungen auszuführen.
  • Gemäß einer Ausführungsform verarbeiten die Raytracing-Kerne 245 alle BVH-Verläufe und Strahl-Grundform-Schnitte, wodurch verhindert wird, dass die Graphikkerne 243 mit tausenden von Befehlen pro Strahl überlastet werden. Gemäß einer Ausführungsform weist jeder Raytracing-Kern 245 einen ersten Satz spezialisierter Schaltungsanordnungen zur Ausführung von Begrenzungskästchentests (beispielsweise für Verlaufsoperationen) und einen zweiten Satz spezialisierter Schaltungsanordnungen zur Ausführung der Strahl-Dreieck-Schnitttests (beispielsweise einander schneidende Strahlen, deren Verlauf verfolgt wurde) auf. Dementsprechend kann die Mehrkerngruppe 240A gemäß einer Ausführungsform einfach eine Strahlsonde absenden und führen die Raytracing-Kerne 245 unabhängig Strahlverlaufs- und Schnittuntersuchungen aus und geben Trefferdaten (beispielsweise ein Treffer, kein Treffer, mehrere Treffer usw.) an den Thread-Kontext zurück. Die anderen Kerne 243, 244 werden freigegeben, um andere Graphik- oder Rechenoperationen auszuführen, während die Raytracing-Kerne 245 die Verlaufs- und Schnittoperationen ausführen.
  • Gemäß einer Ausführungsform weist jeder Raytracing-Kern 245 eine Verlaufseinheit zur Ausführung von BVH-Testoperationen und eine Schnitteinheit, die Strahl-Grundform-Schnitttests ausführt, auf. Die Schnitteinheit erzeugt eine „Treffer“-, „Kein-Treffer“- oder „Mehrere-Treffer“-Antwort, welche sie dem geeigneten Thread bereitstellt. Während der Verlaufs- und Schnittoperationen werden die Ausführungsressourcen der anderen Kerne (beispielsweise Graphikkerne 243 und Tensorkerne 244) freigegeben, um andere Formen von Graphikoperationen auszuführen.
  • Gemäß einer bestimmten nachstehend beschriebenen Ausführungsform wird ein hybrider Rasterungs-/Raytracing-Ansatz verwendet, bei dem Arbeit zwischen den Graphikkernen 243 und den Raytracing-Kernen 245 verteilt wird.
  • Gemäß einer Ausführungsform weisen die Raytracing-Kerne 245 (und/oder andere Kerne 243, 244) Hardwareunterstützung für einen Raytracing-Befehlssatz in der Art von DirectX Ray Tracing (DXR) von Microsoft, der einen DispatchRays-Befehl aufweist, sowie Strahlerzeugungs-, Nächstgelegener-Treffer-, Irgendein-Treffer- und Kein-Treffer-Shader auf, welche die Zuweisung eindeutiger Shader-Sätze und Texturen für jedes Objekt ermöglichen. Eine andere Raytracing-Plattform, die von den Raytracing-Kernen 245, den Graphikkernen 243 und den Tensorkernen 244 unterstützt werden kann, ist Vulkan 1.1.85. Es ist jedoch zu verstehen, dass die der Erfindung zugrunde liegenden Prinzipien nicht auf eine bestimmte Raytracing-ISA beschränkt sind.
  • Die verschiedenen Kerne 245, 244, 243 können im Allgemeinen einen Raytracing-Befehlssatz unterstützen, der Befehle/Funktionen zur Strahlerzeugung, für nächstgelegene Treffer, irgendein Treffer, Strahl-Grundform-Schnitt, Pro-Grundform- und hierarchische Begrenzungskästchenbildung, kein Treffer, Besuch und Ausnahmen aufweist. Insbesondere weist eine Ausführungsform Raytracing-Befehle für die Ausführung der folgenden Funktionen auf:
    • Strahlerzeugung - Strahlerzeugungsbefehle können für jedes Pixel, jedes Sample oder eine andere Zuweisung benutzerdefinierter Arbeit ausgeführt werden.
    • Nächstgelegener Treffer - ein Nächstgelegener-Treffer-Befehl kann ausgeführt werden, um den nächstgelegenen Schnittpunkt eines Strahls mit Grundformen innerhalb einer Szene zu lokalisieren.
    • Irgendein Treffer - ein Irgendein-Treffer-Befehl identifiziert mehrere Schnittpunkte zwischen einem Strahl und Grundformen innerhalb einer Szene, um möglicherweise einen neuen nächstgelegenen Schnittpunkt zu identifizieren.
    • Schnitt - ein Schnittbefehl führt einen Strahl-Grundform-Schnitttest aus und gibt ein Ergebnis aus.
    • Pro-Grundform-Begrenzungskästchenbildung - dieser Befehl bildet ein Begrenzungskästchen um eine gegebene Grundform oder Gruppe von Grundformen (beispielsweise wenn eine neue BVH oder eine andere Beschleunigungsdatenstruktur gebildet wird).
    • Kein Treffer - gibt an, dass ein Strahl die gesamte Geometrie innerhalb einer Szene oder ein spezifiziertes Gebiet einer Szene verfehlt.
    • Besuch - gibt die nachgeordneten Volumina an, die ein Strahl durchquert.
    • Ausnahmen - gibt verschiedene Typen von Ausnahme-Handlern an (beispielsweise für verschiedene Fehlerbedingungen aufgerufen).
  • 2D ist ein Blockdiagramm einer Graphikverarbeitungseinheit (GPGPU) 270 für allgemeine Zwecke, die als Graphikprozessor und/oder Rechenbeschleuniger ausgelegt sein kann, gemäß hier beschriebenen Ausführungsformen. Die GPGPU 270 kann sich über ein oder mehrere System- und/oder Speicherbusse mit Host-Prozessoren (beispielsweise einer oder mehreren CPU(s) 246) und Speicher 271, 272 verbinden. Gemäß einer Ausführungsform ist der Speicher 271 ein Systemspeicher, der von der einen oder den mehreren CPU(s) 246 geteilt verwendet werden kann, während der Speicher 272 ein Vorrichtungsspeicher ist, welcher der GPGPU 270 dediziert zugewiesen ist. Gemäß einer Ausführungsform können Komponenten innerhalb der GPGPU 270 und des Vorrichtungsspeichers 272 in Speicheradressen abgebildet werden, worauf die eine oder die mehreren CPU(s) 246 zugreifen können. Der Zugriff auf Speicher 271 und 272 kann durch eine Speichersteuereinrichtung 268 erleichtert werden. Gemäß einer Ausführungsform weist die Speichersteuereinrichtung 268 eine interne Direktspeicherzugriffs(DMA)-Steuereinrichtung 269 auf oder kann Logik zur Ausführung von Operationen aufweisen, die andernfalls durch eine DMA-Steuereinrichtung ausgeführt werden würden.
  • Die GPGPU 270 weist mehrere Cache-Speicher, einschließlich eines L2-Caches 253, eines L1-Caches 254, eines Befehls-Caches 255 und eines geteilten Speichers 256 auf, wobei zumindest ein Teil davon auch als Cache-Speicher partitioniert sein kann. Die GPGPU 270 weist auch mehrere Recheneinheiten 260A - 260N auf. Jede Recheneinheit 260A - 260N weist einen Satz von Vektorregistern 261, Skalarregistern 262, Vektorlogikeinheiten 263 und Skalarlogikeinheiten 264 auf. Die Recheneinheiten 260A - 260N können auch einen lokalen geteilten Speicher 265 und einen Programmzähler 266 aufweisen. Die Recheneinheiten 260A - 260N können mit einem Konstanten-Cache 267 koppeln, der verwendet werden kann, um konstante Daten zu speichern, wobei es sich um Daten handelt, die sich während der Ausführung des Kernel- oder Shader-Programms auf der GPGPU 270 nicht ändern. Gemäß einer Ausführungsform ist der Konstanten-Cache 267 ein Skalardaten-Cache und können gecachte Daten direkt in die Skalarregister 262 abgerufen werden.
  • Während des Betriebs können die eine oder die mehreren CPU(s) 246 Befehle in Register oder Speicher in der GPGPU 270 schreiben, die in einen zugänglichen Adressraum abgebildet wurde. Die Befehlsprozessoren 257 können die Befehle aus Registern oder Speicher lesen und feststellen, wie diese Befehle innerhalb der GPGPU 270 verarbeitet werden. Ein Thread-Abfertiger 258 kann dann verwendet werden, um Threads an die Recheneinheiten 260A - 260N zu übergeben, um diese Befehle auszuführen. Jede Recheneinheit 260A - 260N kann Threads unabhängig von den anderen Recheneinheiten ausführen. Zusätzlich kann jede Recheneinheit 260A - 260N unabhängig für eine bedingte Berechnung ausgelegt werden und die Ergebnisse der Berechnung bedingt an den Speicher ausgeben. Die Befehlsprozessoren 257 können die eine oder die mehreren CPU(s) 246 unterbrechen, wenn die übergebenen Befehle abgeschlossen sind.
  • Die 3A - 3C zeigen Blockdiagramme zusätzlicher Graphikprozessor- und Rechenbeschleunigerarchitekturen, die durch hier beschriebene Ausführungsformen bereitgestellt werden. Die Elemente aus den 3A - 3C, welche die gleichen Bezugszahlen (oder Namen) aufweisen wie die Elemente einer anderen hier angeführten Figur, können ähnlich zu den hier beschriebenen arbeiten oder funktionieren, sind jedoch nicht darauf beschränkt.
  • 3A ist ein Blockdiagramm eines Graphikprozessors 300, wobei es sich um eine diskrete Graphikverarbeitungseinheit oder einen mit mehreren Verarbeitungskernen oder anderen Halbleitervorrichtungen in der Art von Speichervorrichtungen oder Netzschnittstellen, jedoch ohne Einschränkung darauf, integrierten Graphikprozessor handeln kann. Gemäß einigen Ausführungsformen kommuniziert der Graphikprozessor über eine speicherabgebildete E/A-Schnittstelle mit Registern auf dem Graphikprozessor und mit in den Prozessorspeicher gegebenen Befehlen. Gemäß einigen Ausführungsformen weist der Graphikprozessor 300 eine Speicherschnittstelle 314 zum Zugriff auf den Speicher auf. Die Speicherschnittstelle 314 kann eine Schnittstelle zu einem lokalen Speicher, zu einem oder mehreren internen Caches, zu einem oder mehreren geteilten externen Caches und/oder zum Systemspeicher sein.
  • Gemäß einigen Ausführungsformen weist der Graphikprozessor 300 auch eine Anzeigesteuereinrichtung 302 zur Steuerung der Anzeige an eine Anzeigevorrichtung 318 ausgegebener Daten auf. Die Anzeigesteuereinrichtung 302 weist Hardware für eine oder mehrere Überlagerungsebenen für die Anzeige und Zusammensetzung mehrerer Videoschichten oder Benutzerschnittstellenelemente auf. Die Anzeigevorrichtung 318 kann eine interne oder externe Anzeigevorrichtung sein. Gemäß einer Ausführungsform ist die Anzeigevorrichtung 318 eine am Kopf angebrachte Anzeigevorrichtung in der Art einer Virtual-Reality(VR)-Anzeigevorrichtung oder einer Augmented-Reality(AR)-Anzeigevorrichtung. Gemäß einigen Ausführungsformen weist der Graphikprozessor 300 eine Videocodecmaschine 306 zur Codierung, Decodierung oder Transcodierung von Medien zu, von oder zwischen einem oder mehreren Mediencodierformaten auf, welche Moving-Picture-Experts-Group(MPEG)-Formate in der Art von MPEG-2, Advanced-Video-Coding(AVC)-Formate in der Art von H.264/MPEG-4 AVC, H.265/HEVC, Alliance for Open Media (AOMedia) VP8, VP9 sowie die Society-of-Motion-Picture-&-Television-Engineers(SMPTE)-421M/VC-1- und Joint-Photographic-Experts-Group(JPEG)-Formate in der Art von JPEG und Motion-JPEG(MJPEG)-Formate einschließen, jedoch nicht darauf beschränkt sind.
  • Gemäß einigen Ausführungsformen weist der Graphikprozessor 300 eine Blockbildübertragungs(BLIT)-Maschine 304 zur Ausführung zweidimensionaler (2D-) Rasterungsoperationen, einschließlich beispielsweise von Bitgrenzen-Blockübertragungen, auf. Gemäß einer Ausführungsform werden jedoch 2D-Graphikoperationen unter Verwendung einer oder mehrerer Komponenten der Graphikverarbeitungsmaschine (GPE) 310 ausgeführt. Gemäß einigen Ausführungsformen ist die GPE 310 eine Rechenmaschine zur Ausführung von Graphikoperationen unter Einschluss dreidimensionaler (3D-) Graphikoperationen und Medienoperationen.
  • Gemäß einigen Ausführungsformen weist die GPE 310 eine 3D-Pipeline 312 zur Ausführung von 3D-Operationen in der Art eines Renderns dreidimensionaler Bilder und Szenen unter Verwendung von Verarbeitungsfunktionen, die auf 3D-Grundformen (beispielsweise Rechteck, Dreieck usw.) wirken, auf. Die 3D-Pipeline 312 weist programmierbare und Festfunktionselemente auf, die verschiedene Aufgaben innerhalb des Elements ausführen und/oder Ausführungs-Threads an einem 3D-/Medienuntersystem 315 hervorbringen. Wenngleich die 3D-Pipeline 312 verwendet werden kann, um Medienoperationen auszuführen, weist eine Ausführungsform der GPE 310 auch eine Medien-Pipeline 316 auf, die spezifisch für die Ausführung von Medienoperationen in der Art einer Videonachbearbeitung und einer Bildverbesserung verwendet wird.
  • Gemäß einigen Ausführungsformen weist die Medien-Pipeline 316 Festfunktions- oder programmierbare Logikeinheiten zur Ausführung einer oder mehrerer spezialisierter Medienoperationen in der Art einer Videodecodierbeschleunigung, eines Video-Deinterlacings und einer Videocodierbeschleunigung an Stelle der Videocodecmaschine 306 oder für diese auf. Gemäß einigen Ausführungsformen weist die Medien-Pipeline 316 zusätzlich eine Thread-Hervorbringungseinheit zur Hervorbringung von Threads zur Ausführung auf dem 3D-/Medienuntersystem 315 auf. Die hervorgebrachten Threads führen Berechnungen für die Medienoperationen auf einer oder mehreren im 3D-/Medienuntersystem 315 enthaltenen Graphikausführungseinheiten aus.
  • Gemäß einigen Ausführungsformen weist das 3D-/Medienuntersystem 315 Logik zur Ausführung von der 3D-Pipeline 312 und der Medien-Pipeline 316 hervorgebrachter Threads auf. Gemäß einer Ausführungsform senden die Pipelines Thread-Ausführungsanforderungen zum 3D-/Medienuntersystem 315, das eine Thread-Abfertigungslogik zur Arbitrierung und Abfertigung der verschiedenen Anforderungen von verfügbaren Thread-Ausführungsressourcen aufweist. Die Ausführungsressourcen weisen ein Feld von Graphikausführungseinheiten zur Verarbeitung der 3D- und Medien-Threads auf. Gemäß einigen Ausführungsformen weist das 3D-/Medienuntersystem 315 einen oder mehrere interne Caches für Thread-Befehle und Daten auf. Gemäß einigen Ausführungsformen weist das Untersystem auch einen geteilten Speicher, einschließlich Registern und eines adressierbaren Speichers, auf, um Daten zwischen Threads zu teilen und ausgegebene Daten zu speichern.
  • 3B zeigt einen Graphikprozessor 320 mit einer gekachelten Architektur gemäß hier beschriebenen Ausführungsformen. Gemäß einer Ausführungsform weist der Graphikprozessor 320 einen Graphikverarbeitungsmaschinen-Cluster 322 mit mehreren Instanzen der Graphikverarbeitungsmaschine 310 aus 3A innerhalb einer Graphikmaschinenkachel 310A - 310D auf. Die jeweiligen Graphikmaschinenkacheln 310A - 310D können durch einen Satz von Kachelzwischenverbindungen 323A - 323F miteinander verbunden sein. Jede Graphikmaschinenkachel 310A - 310D kann auch über Speicherzwischenverbindungen 325A - 325D mit einem Speichermodul oder einer Speichervorrichtung 326A - 326D verbunden sein. Die Speichervorrichtungen 326A - 326D können eine beliebige Graphikspeichertechnologie verwenden. Beispielsweise können die Speichervorrichtungen 326A - 326D ein Graphikspeicher mit doppelter Datenrate (GDDR-Speicher) sein. Die Speichervorrichtungen 326A - 326D sind gemäß einer Ausführungsform Hohe-Bandbreite-Speicher-(HBM)-Module, die sich auf einem Die mit ihrer jeweiligen Graphikmaschinenkachel 310A - 310D befinden können. Gemäß einer Ausführungsform sind die Speichervorrichtungen 326A - 326D gestapelte Speichervorrichtungen, die auf ihrer jeweiligen Graphikmaschinenkachel 310A - 310D gestapelt sein können. Gemäß einer Ausführungsform befinden sich jede Graphikmaschinenkachel 310A - 310D und ihr zugeordneter Speicher 326A - 326D auf getrennten Chiplets, die an einen Basis-Die oder ein Basissubstrat gebondet sind, wie in weiteren Einzelheiten in den 11B - 11D beschrieben wird.
  • Der Graphikverarbeitungsmaschinen-Cluster 322 kann sich mit einer On-Chip- oder On-Package-Fabric-Zwischenverbindung 324 verbinden. Die Fabric-Zwischenverbindung 324 kann eine Kommunikation zwischen Graphikmaschinenkacheln 310A - 310D und Komponenten in der Art des Videocodecs 306 und einer oder mehrerer Kopiermaschinen 304 ermöglichen. Die Kopiermaschinen 304 können verwendet werden, um Daten aus, in und zwischen den Speichervorrichtungen 326A - 326D und Speicher außerhalb des Graphikprozessors 320 (beispielsweise Systemspeicher) zu verschieben. Die Fabric-Zwischenverbindung 324 kann auch verwendet werden, um die Graphikmaschinenkacheln 310A - 310D zu verbinden. Der Graphikprozessor 320 kann optional eine Anzeigesteuereinrichtung 302 aufweisen, um eine Verbindung mit einer externen Anzeigevorrichtung 318 zu ermöglichen. Der Graphikprozessor kann auch als Graphik- oder Rechenbeschleuniger ausgelegt sein. In der Beschleunigerkonfiguration können die Anzeigesteuereinrichtung 302 und die Anzeigevorrichtung 318 fortgelassen sein.
  • Der Graphikprozessor 320 kann sich über eine Host-Schnittstelle 328 mit einem Host-System verbinden. Die Host-Schnittstelle 328 kann eine Kommunikation zwischen dem Graphikprozessor 320, dem Systemspeicher und/oder anderen Systemkomponenten ermöglichen. Die Host-Schnittstelle 328 kann beispielsweise ein PCI-Expressbus oder ein anderer Typ einer Host-System-Schnittstelle sein.
  • 3C zeigt einen Rechenbeschleuniger 330 gemäß hier beschriebenen Ausführungsformen. Der Rechenbeschleuniger 330 kann Architekturähnlichkeiten mit dem Graphikprozessor 320 aus 3B aufweisen und ist für die Rechenbeschleunigung optimiert. Ein Rechenmaschinencluster 332 kann einen Satz von Rechenmaschinenkacheln 340A - 340D aufweisen, die eine Ausführungslogik aufweisen, die für parallele oder vektorbasierte Rechenoperationen für allgemeine Zwecke optimiert ist. Gemäß einigen Ausführungsformen weisen die Rechenmaschinenkacheln 340A - 340D keine Festfunktions-Graphikverarbeitungslogik auf, wenngleich gemäß einer Ausführungsform eine oder mehrere der Rechenmaschinenkacheln 340A - 340D Logik zur Ausführung einer Medienbeschleunigung aufweisen können. Die Rechenmaschinenkacheln 340A - 340D können sich über Speicherzwischenverbindungen 325A - 325D mit Speicher 326A - 326D verbinden. Der Speicher 326A - 326D und die Speicherzwischenverbindungen 325A - 325D können eine ähnliche Technologie wie im Graphikprozessor 320 sein oder davon verschieden sein. Die Graphikrechenmaschinenkacheln 340A - 340D können auch über einen Satz von Kachelzwischenverbindungen 323A - 323F miteinander verbunden sein und durch eine Fabric-Zwischenverbindung 324 angeschlossen und/oder miteinander verbunden sein. Gemäß einer Ausführungsform weist der Rechenbeschleuniger 330 einen großen L3-Cache 336 auf, der als ein vorrichtungsweiter Cache ausgelegt sein kann. Der Rechenbeschleuniger 330 kann sich auch ähnlich wie der Graphikprozessor 320 aus 3B über eine Host-Schnittstelle 328 mit einem Host-Prozessor und Speicher verbinden.
  • Graphikverarbeitungsmaschine
  • 4 ist ein Blockdiagramm einer Graphikverarbeitungsmaschine 410 eines Graphikprozessors gemäß einigen Ausführungsformen. Gemäß einer Ausführungsform ist die Graphikverarbeitungsmaschine (GPE) 410 eine Version der in 3A dargestellten GPE 310 und kann auch eine Graphikmaschinenkachel 310A - 310D aus 3B repräsentieren. Elemente aus 4, welche die gleichen Bezugszahlen (oder Namen) aufweisen wie die Elemente einer anderen hier angeführten Figur, können ähnlich zu den hier beschriebenen arbeiten oder funktionieren, sind jedoch nicht darauf beschränkt. Beispielsweise sind die 3D-Pipeline 312 und die Medien-Pipeline 316 aus 3A dargestellt. Die Medien-Pipeline 316 ist bei einigen Ausführungsformen der GPE 410 optional und kann in der GPE 410 nicht explizit enthalten sein. Beispielsweise und gemäß zumindest einer Ausführungsform ist ein getrennter Medien- und/oder Bildprozessor mit der GPE 410 gekoppelt.
  • Gemäß einigen Ausführungsformen koppelt die GPE 410 mit einem Befehls-Streamer 403 oder weist diesen auf, welcher der 3D-Pipeline 312 und/oder der Medien-Pipeline 316 einen Befehlsstrom bereitstellt. Gemäß einigen Ausführungsformen ist der Befehls-Streamer 403 mit einem Speicher gekoppelt, wobei es sich um den Systemspeicher oder einen oder mehrere interne Cache-Speicher und geteilte Cache-Speicher handeln kann. Gemäß einigen Ausführungsformen empfängt der Befehls-Streamer 403 Befehle vom Speicher und sendet die Befehle zur 3D-Pipeline 312 und/oder zur Medien-Pipeline 316. Die Befehle sind von einem Ringbuffer, der Befehle für die 3D-Pipeline 312 und die Medien-Pipeline 316 speichert, abgerufene Leitlinien. Gemäß einer Ausführungsform kann der Ringbuffer zusätzlich Stapelbefehlspuffer aufweisen, welche Stapel mehrerer Befehle speichern. Die Befehle für die 3D-Pipeline 312 können auch Bezüge auf im Speicher gespeicherte Daten aufweisen, einschließlich Vertex- und Geometriedaten für die 3D-Pipeline 312 und/oder Bilddaten und Speicherobjekte für die Medien-Pipeline 316, jedoch ohne Einschränkung darauf. Die 3D-Pipeline 312 und die Medien-Pipeline 316 verarbeiten die Befehle und Daten durch Ausführen von Operationen über Logik innerhalb der jeweiligen Pipelines oder durch Übergeben eines oder mehrerer Ausführungs-Threads an ein Graphikkern-Feld 414. Gemäß einer Ausführungsform weist das Graphikkern-Feld 414 einen oder mehrere Blöcke von Graphikkernen (beispielsweise Graphikkern(e) 415A, Graphikkern(e) 415B) auf, wobei jeder Block einen oder mehrere Graphikkerne aufweist. Jeder Graphikkern weist einen Satz von Graphikausführungsressourcen auf, welcher eine Ausführungslogik für allgemeine Zwecke und eine graphikspezifische Ausführungslogik zur Ausführung von Graphik- und Rechenoperationen sowie eine Festfunktions-Texturverarbeitungs- und/oder Maschinenlern- und Künstliche-Intelligenz-Beschleunigungs-Logik aufweist.
  • Gemäß verschiedenen Ausführungsformen kann die 3D-Pipeline 312 eine Festfunktions- und programmierbare Logik zur Verarbeitung eines oder mehrerer Shader-Programme in der Art von Vertex-Shadern, Geometrie-Shadern, Pixel-Shadern, Fragment-Shadern, Rechen-Shadern oder anderen Shader-Programmen durch Verarbeiten der Befehle und Übergeben von Ausführungs-Threads an das Graphikkern-Feld 414 aufweisen. Das Graphikkern-Feld 414 stellt einen vereinheitlichten Block von Ausführungsressourcen zur Verwendung bei der Verarbeitung dieser Shader -Programme bereit. Eine Mehrzweck-Ausführungslogik (beispielsweise Ausführungseinheiten) innerhalb des einen oder der mehreren Graphikkerne 415A - 414B des Graphikkern-Felds 414 weist eine Unterstützung für verschiedene 3D-API-Shader-Sprachen auf und kann mehrere gleichzeitige Ausführungs-Threads in Zusammenhang mit mehreren Shadern ausführen.
  • Gemäß einigen Ausführungsformen weist das Graphikkern-Feld 414 eine Ausführungslogik zur Ausführung von Medienfunktionen in der Art einer Video- und/oder Bildverarbeitung auf. Gemäß einer Ausführungsform weisen die Ausführungseinheiten eine Logik für allgemeine Zwecke auf, die programmierbar ist, um parallele Rechenoperationen für allgemeine Zwecke zusätzlich zu Graphikverarbeitungsoperationen auszuführen. Die Logik für allgemeine Zwecke kann Verarbeitungsoperationen parallel oder in Zusammenhang mit der Logik für allgemeine Zwecke innerhalb des einen oder der mehreren Prozessorkerne 107 aus 1 oder der Kerne 202A - 202N wie in 2A ausführen.
  • Von Threads, die auf dem Graphikkern-Feld 414 ausgeführt werden, erzeugte Daten können an einen Speicher in einem Unified Return Buffer (URB) 418 ausgegeben werden. Der URB 418 kann Daten für mehrere Threads speichern. Gemäß einigen Ausführungsformen kann der URB 418 verwendet werden, um Daten zwischen verschiedenen Threads, die auf dem Graphikkern-Feld 414 ausgeführt werden, zu übertragen. Gemäß einigen Ausführungsformen kann der URB 418 zusätzlich für die Synchronisation zwischen Threads auf dem Graphikkern-Feld und Festfunktionslogik innerhalb der Geteilte-Funktionen-Logik 420 verwendet werden.
  • Gemäß einigen Ausführungsformen ist das Graphikkern-Feld 414 skalierbar, so dass es eine veränderliche Anzahl von Graphikkernen aufweist, die jeweils eine veränderliche Anzahl von Ausführungseinheiten auf der Grundlage des Zielstromverbrauchs- und Leistungsfähigkeitsniveaus der GPE 410 aufweisen. Gemäß einer Ausführungsform sind die Ausführungsressourcen dynamisch skalierbar, so dass sie nach Bedarf aktiviert oder deaktiviert werden können.
  • Das Graphikkern-Feld 414 koppelt mit der Geteilte-Funktionen-Logik 420, die mehrere Ressourcen aufweist, die zwischen den Graphikkernen im Graphikkern-Feld geteilt werden. Die geteilten Funktionen innerhalb der Geteilte-Funktionen-Logik 420 sind Hardwarelogikeinheiten, die dem Graphikkern-Feld 414 eine spezialisierte ergänzende Funktionalität bereitstellen. Gemäß verschiedenen Ausführungsformen weist die Geteilte-Funktionen-Logik 420 eine Sampler-Logik 421, eine Mathematik-Logik 422 und eine Inter-Thread-Kommunikations(ITC)-Logik 423 auf, ist jedoch nicht darauf beschränkt. Zusätzlich implementieren einige Ausführungsformen einen oder mehrere Caches 425 innerhalb der Geteilte-Funktionen-Logik 420.
  • Eine geteilte Funktion wird zumindest in einem Fall implementiert, in dem kein ausreichender Bedarf zur Aufnahme einer gegebenen spezialisierten Funktion in das Graphikkern-Feld 414 besteht. Stattdessen wird eine einzelne Instanz dieser spezialisierten Funktion als autonome Entität in der Geteilte-Funktionen-Logik 420 implementiert und zwischen den Ausführungsressourcen innerhalb des Graphikkern-Felds 414 geteilt. Der genaue Satz von Funktionen, die zwischen dem Graphikkern-Feld 414 geteilt werden und innerhalb des Graphikkern-Felds 414 enthalten sind, ändert sich zwischen Ausführungsformen. Gemäß einigen Ausführungsformen können spezifische geteilte Funktionen innerhalb der Geteilte-Funktionen-Logik 420, die extensiv vom Graphikkern-Feld 414 verwendet werden, in die Geteilte-Funktionen-Logik 416 innerhalb des Graphikkern-Felds 414 aufgenommen werden. Gemäß verschiedenen Ausführungsformen kann die Geteilte-Funktionen-Logik 416 innerhalb des Graphikkern-Felds 414 einige Logik oder die gesamte Logik innerhalb der Geteilte-Funktionen-Logik 420 aufweisen. Gemäß einer Ausführungsform können alle Logikelemente innerhalb der Geteilte-Funktionen-Logik 420 innerhalb der Geteilte-Funktionen-Logik 416 des Graphikkern-Felds 414 dupliziert werden. Gemäß einer Ausführungsform wird die Geteilte-Funktionen-Logik 420 zugunsten der Geteilte-Funktionen-Logik 416 innerhalb des Graphikkern-Felds 414 ausgeschlossen.
  • Ausführungseinheiten
  • Die 5A - 5B zeigen eine Thread-Ausführungslogik 500, die ein Feld in einem Graphikprozessorkern verwendeter Verarbeitungselemente gemäß hier beschriebenen Ausführungsformen aufweist. Elemente aus den 5A - 5B, welche die gleichen Bezugszahlen (oder Namen) aufweisen wie die Elemente einer anderen hier angeführten Figur, können ähnlich zu den hier beschriebenen arbeiten oder funktionieren, sind jedoch nicht darauf beschränkt. Die 5A - 5B zeigen einen Überblick über die Thread-Ausführungslogik 500, die für die in 2B mit jedem Unterkern 221A - 221F dargestellte Hardwarelogik repräsentativ sein kann. 5A repräsentiert eine Ausführungseinheit innerhalb eines Graphikprozessors für allgemeine Zwecke, während 5B eine Ausführungseinheit repräsentiert, die innerhalb eines Rechenbeschleunigers verwendet werden kann.
  • Wie in 5A dargestellt ist, weist die Thread-Ausführungslogik 500 gemäß einigen Ausführungsformen einen Shader-Prozessor 502, einen Thread-Abfertiger 504, einen Befehls-Cache 506, ein skalierbares Ausführungseinheitsfeld einschließlich mehrerer Ausführungseinheiten 508A - 508N, einen Sampler 510, einen geteilten lokalen Speicher 511, einen Daten-Cache 512 und einen Daten-Port 514 auf. Gemäß einer Ausführungsform kann das skalierbare Ausführungseinheitsfeld durch Aktivieren oder Deaktivieren einer oder mehrerer Ausführungseinheiten (beispielsweise jeglicher der Ausführungseinheiten 508A, 508B, 508C, 508D bis 508N-1 und 508N) auf der Grundlage der Rechenanforderungen einer Arbeitslast dynamisch skalieren. Gemäß einer Ausführungsform sind die enthaltenen Komponenten durch ein Verbindungsnetz, das die jeweiligen Komponenten verknüpft, verbunden. Gemäß einigen Ausführungsformen weist die Thread-Ausführungslogik 500 eine oder mehrere Verbindungen zum Speicher in der Art des Systemspeichers oder Cache-Speichers durch einen oder mehrere vom Befehls-Cache 506, Daten-Port 514, Sampler 510 und von den Ausführungseinheiten 508A - 508N auf. Gemäß einigen Ausführungsformen ist jede Ausführungseinheit (beispielsweise 508A) eine autonome programmierbare Recheneinheit für allgemeine Zwecke, die in der Lage ist, mehrere gleichzeitige Hardware-Threads auszuführen, während mehrere Datenelemente für jeden Thread parallel verarbeitet werden. Gemäß verschiedenen Ausführungsformen ist das Feld der Ausführungseinheiten 508A - 508N skalierbar, so dass es jede beliebige Anzahl einzelner Ausführungseinheiten aufweist.
  • Gemäß einigen Ausführungsformen werden die Ausführungseinheiten 508A - 508N in erster Linie zur Ausführung von Shader-Programmen verwendet. Ein Shader-Prozessor 502 kann die verschiedenen Shader-Programme verarbeiten und Ausführungs-Threads in Zusammenhang mit den Shader-Programmen über einen Thread-Abfertiger 504 abfertigen. Gemäß einer Ausführungsform weist der Thread-Abfertiger Logik zum Arbitrieren von Thread-Einleitungsanforderungen von den Graphik- und Medien-Pipelines und zum Instanziieren der angeforderten Threads auf einer oder mehreren Ausführungseinheiten in den Ausführungseinheiten 508A - 508N auf. Beispielsweise kann eine Geometrie-Pipeline Vertex-, Tesselation- oder Geometrie-Shader an die Thread-Ausführungslogik für die Verarbeitung übergeben. Gemäß einigen Ausführungsformen kann der Thread-Abfertiger 504 auch Laufzeit-Thread-Hervorbringungsanforderungen von den ausführenden Shader-Programmen verarbeiten.
  • Gemäß einigen Ausführungsformen unterstützen die Ausführungseinheiten 508A - 508N einen Befehlssatz, der eine native Unterstützung für viele Standard-3D-Graphik-Shader-Befehle aufweist, so dass Shader-Programme aus Graphikbibliotheken (beispielsweise Direct 3D und OpenGL) mit minimaler Übersetzung ausgeführt werden. Die Ausführungseinheiten unterstützen eine Vertex- und Geometrieverarbeitung (beispielsweise Vertex-Programme, Geometrieprogramme, Vertex-Shader), eine Pixelverarbeitung (beispielsweise Pixel-Shader, Fragment-Shader) und eine Verarbeitung für allgemeine Zwecke (beispielsweise Rechen- und Medien-Shader). Jede der Ausführungseinheiten 508A - 508N ist zu einer Mehrere-Probleme-einzelner-Befehl-mehrere-Daten(SIMD)-Ausführung in der Lage, und eine Mehr-Thread-Operation ermöglicht angesichts von Speicherzugriffen mit höherer Latenz eine wirksame Ausführungsumgebung. Jeder Hardware-Thread innerhalb jeder Ausführungseinheit weist eine dedizierte Registerdatei hoher Bandbreite und einen zugeordneten unabhängigen Thread-Zustand auf. Die Ausführung erfolgt Mehrere-Probleme-pro-Takt auf Pipelines, die zu Ganzzahl-, Einfache-Genauigkeit- und Doppelte-Genauigkeit-Gleitkommaoperationen in der Lage sind, eine SIMD-Zweig-Fähigkeit aufweisen, und zu logischen Operationen, transzendenten Operationen und anderen verschiedenen Operationen in der Lage sind. Während auf Daten vom Speicher oder eine der geteilten Funktionen gewartet wird, veranlasst die Abhängigkeitslogik innerhalb der Ausführungseinheiten 508A - 508N einen wartenden Thread, zu schlafen, bis die angeforderten Daten zurückgegeben wurden. Während der wartende Thread schläft, können Hardware-Ressourcen der Verarbeitung anderer Threads zugewiesen werden. Beispielsweise kann eine Ausführungseinheit während einer Verzögerung in Zusammenhang mit einer Vertex-Shader-Operation Operationen für ein Pixel-Shader-, Fragment-Shader- oder Shader-Programm eines anderen Typs, einschließlich eines anderen Vertex-Shaders, ausführen. Verschiedene Ausführungsformen können dafür geeignet sein, eine Ausführung unter Verwendung eines Einzelner-Befehl-mehrere-Threads (SIMT) als Alternative zur Verwendung von SIMD oder zusätzlich zur Verwendung von SIMD zu verwenden. Ein Bezug auf einen SIMD-Kern oder eine SIMD-Operation kann auch für SIMT gelten oder für SIMD in Kombination mit SIMT gelten.
  • Jede der Ausführungseinheiten 508A - 508N arbeitet an Feldern von Datenelementen. Die Anzahl der Datenelemente ist die „Ausführungsgröße“ oder die Anzahl der Kanäle für den Befehl. Ein Ausführungskanal ist eine logische Ausführungseinheit für den Datenelementzugriff, die Maskierung und die Flusssteuerung innerhalb von Befehlen. Die Anzahl der Kanäle kann von der Anzahl der physischen Rechenlogikeinheiten (ALU) oder Gleitkommaeinheiten (FPU) für einen bestimmten Graphikprozessor unabhängig sein. Gemäß einigen Ausführungsformen unterstützen die Ausführungseinheiten 508A - 508N ganzzahlige und Gleitkomma-Datentypen.
  • Der Ausführungseinheits-Befehlssatz weist SIMD-Befehle auf. Die verschiedenen Datenelemente können als ein paketierter Datentyp in einem Register gespeichert werden, und die Ausführungseinheit verarbeitet die verschiedenen Elemente auf der Grundlage der Datengröße der Elemente. Wenn auf einem 256-Bit-breiten Vektor gearbeitet wird, werden beispielsweise die 256 Bits des Vektors in einem Register gespeichert und arbeitet die Ausführungseinheit an dem Vektor als vier getrennte 54-Bit-paketierte Datenelemente (Quad-Wort(QW)-Größen-Datenelemente), acht getrennte 32-Bit-paketierte Datenelemente (Doppelwort(DW)-Größen-Datenelemente), sechzehn getrennte 16-Bit-paketierte Datenelemente (Wort(W)-Größen-Datenelemente) oder zweiunddreißig getrennte 8-Bit-Datenelemente (Byte(B)-Größen-Datenelemente). Es sind jedoch auch andere Vektorbreiten und Registergrößen möglich.
  • Gemäß einer Ausführungsform können eine oder mehrere Ausführungseinheiten zu einer vereinigten Ausführungseinheit 509A - 509N mit einer den vereinigten EU gemeinsamen Thread-Steuerlogik (507A - 507N) kombiniert werden. Mehrere EU können zu einer EU-Gruppe vereinigt werden. Jede EU in der vereinigten EU-Gruppe kann dafür ausgelegt sein, einen getrennten SIMD-Hardware-Thread auszuführen. Die Anzahl der EU in einer vereinigten EU-Gruppe kann von Ausführungsformen abhängen. Zusätzlich können verschiedene SIMD-Breiten pro EU ausgeführt werden, einschließlich SIMD8, SIMD16 und SIMD32, jedoch ohne Einschränkung darauf. Jede vereinigte Graphikausführungseinheit 509A - 509N weist wenigstens zwei Ausführungseinheiten auf. Beispielsweise weist die vereinigte Ausführungseinheit 509A eine erste EU 508A, eine zweite EU 508B und eine Thread-Steuerlogik 507A, die der ersten EU 508A und der zweiten EU 508B gemeinsam ist, auf. Die Thread-Steuerlogik 507A steuert Threads, die auf der vereinigten Graphikausführungseinheit 509A ausgeführt werden, wodurch es jeder EU innerhalb der vereinigten Ausführungseinheiten 509A - 509N ermöglicht wird, unter Verwendung eines gemeinsamen Befehlszeigerregisters zu arbeiten.
  • Ein oder mehrere interne Befehls-Caches (beispielsweise 506) sind in der Thread-Ausführungslogik 500 enthalten, um Thread-Befehle für die Ausführungseinheiten zu cachen. Gemäß einigen Ausführungsformen sind ein oder mehrere Daten-Caches (beispielsweise 512) aufgenommen, um Thread-Daten während der Thread-Ausführung zu cachen. Threads, die auf der Ausführungslogik 500 ausgeführt werden, können auch explizit gemanagte Daten im geteilten lokalen Speicher 511 speichern. Gemäß einigen Ausführungsformen ist ein Sampler 510 aufgenommen, um eine Texturabtastung für 3D-Operationen und eine Medienabtastung für Medienoperationen bereitzustellen. Gemäß einigen Ausführungsformen weist der Sampler 510 eine spezialisierte Textur- oder Medienabtastfunktionalität zur Verarbeitung von Textur- oder Mediendaten während des Abtastprozesses, bevor die abgetasteten Daten einer Ausführungseinheit bereitgestellt werden, auf.
  • Während der Ausführung senden die Graphik- und Medien-Pipelines Thread-Initialisierungsanforderungen über die Thread-Hervorbringungs- und -Abfertigungslogik zur Thread-Ausführungslogik 500. Sobald eine Gruppe geometrischer Objekte verarbeitet und zu Pixeldaten gerastert wurde, wird die Pixelprozessorlogik (beispielsweise Pixel-Shader-Logik, Fragment-Shader-Logik usw.) innerhalb des Shader-Prozessors 502 aufgerufen, um ferner Ausgangsinformationen zu berechnen und zu bewirken, dass Ergebnisse in Ausgabeflächen geschrieben werden (beispielsweise Farbbuffer, Tiefenbuffer, Stencil-Buffer usw.). Gemäß einigen Ausführungsformen berechnet ein Pixel-Shader oder Fragment-Shader die Werte der verschiedenen Vertex-Attribute, die über das gerasterte Objekt zu interpolieren sind. Gemäß einigen Ausführungsformen führt die Pixelprozessorlogik innerhalb des Shader-Prozessors 502 dann ein Anwendungsprogrammierschnittstellen(API)-zugeführte-Pixel- oder Fragment-Shader-Programm aus. Zur Ausführung des Shader-Programms übergibt der Shader-Prozessor 502 Threads über den Thread-Abfertiger 504 an eine Ausführungseinheit (beispielsweise 508A). Gemäß einigen Ausführungsformen verwendet der Shader-Prozessor 502 eine Texturabtastlogik im Sampler 510 zum Zugriff auf Texturdaten in Texturkarten, die im Speicher gespeichert sind. Rechenoperationen an den Texturdaten und den eingegebenen Geometriedaten berechnen Pixelfarbdaten für jedes geometrische Fragment oder schließen ein oder mehrere Pixel von der Weiterverarbeitung aus.
  • Gemäß einigen Ausführungsformen stellt der Daten-Port 514 einen Speicherzugriffsmechanismus für die Thread-Ausführungslogik 500 zur Ausgabe verarbeiteter Daten an den Speicher zur Weiterverarbeitung auf einer Graphikprozessor-Ausgabe-Pipeline bereit. Gemäß einigen Ausführungsformen weist der Daten-Port 514 einen oder mehrere Cache-Speicher (beispielsweise Daten-Cache 512) auf oder koppelt damit, um Daten für den Speicherzugriff über den Daten-Port zu cachen.
  • Gemäß einer Ausführungsform kann die Ausführungslogik 500 auch ein Raytracer 505 aufweisen, der eine Raytracing-Beschleunigungsfunktionalität bereitstellen kann. Der Raytracer 505 kann einen Raytracing-Befehlssatz unterstützen, der Befehle/Funktionen zur Strahlerzeugung aufweist. Der Raytracing-Befehlssatz kann dem Raytracing-Befehlssatz, der von den Raytracing-Kernen 245 in 2C unterstützt wird, ähneln oder davon verschieden sein.
  • 5B zeigt beispielhafte interne Einzelheiten einer Ausführungseinheit 508 gemäß Ausführungsformen. Eine Graphikausführungseinheit 508 kann eine Befehlsabrufeinheit 537, ein allgemeines Registerdateifeld (GRF) 524, ein Architekturregisterdateifeld (ARF) 526, einen Thread-Arbiter 522, eine Sendeeinheit 530, eine Zweigeinheit 532, einen Satz von SIMD-Gleitkommaeinheiten (FPU) 534 und gemäß einer Ausführungsform einen Satz dedizierter Ganzzahl-SIMD-ALU 535 aufweisen. Die GRF 524 und ARF 526 weisen den Satz allgemeiner Registerdateien und Architekturregisterdateien in Zusammenhang mit jedem gleichzeitigen Hardware-Thread, der in der Graphikausführungseinheit 508 aktiv sein kann, auf. Gemäß einer Ausführungsform wird der Pro-Thread-Architekturzustand in der ARF 526 aufrechterhalten, während Daten, die während der Thread-Ausführung verwendet werden, in der GRF 524 gespeichert werden. Der Ausführungszustand jedes Threads, einschließlich der Befehlszeiger für jeden Thread, können in Thread-spezifischen Registern in der ARF 526 gehalten werden.
  • Gemäß einer Ausführungsform weist die Graphikausführungseinheit 508 eine Architektur auf, die eine Kombination eines gleichzeitigen Mehr-Threadings (SMT) und eines feinkörnigen verschachtelten Mehr-Threadings (IMT) ist. Die Architektur weist eine modulare Konfiguration auf, die zur Entwurfszeit auf der Grundlage einer Zielanzahl gleichzeitiger Threads und der Anzahl der Register pro Ausführungseinheit fein abgestimmt werden kann, wobei Ausführungseinheitsressourcen über die für die Ausführung mehrerer gleichzeitiger Threads verwendete Logik verteilt werden. Die Anzahl der Logik-Threads, die von der Graphikausführungseinheit 508 ausgeführt werden können, ist nicht auf die Anzahl der Hardware-Threads beschränkt, und es können jedem Hardware-Thread mehrere Logik-Threads zugewiesen werden.
  • Gemäß einer Ausführungsform kann die Graphikausführungseinheit 508 mehrere Befehle gemeinsam ausgeben, die jeweils voneinander verschieden sein können. Der Thread-Arbiter 522 des Graphikausführungseinheits-Threads 508 kann die Befehle zur Ausführung auf eine von der Sendeeinheit 530, der Zweigeinheit 532 oder der einen oder der mehreren SIMD FPU 534 geben. Jeder Befehls-Thread kann auf 128 Register für allgemeine Zwecke innerhalb der GRF 524 zugreifen, wobei jedes Register 32 Bytes speichern kann, die als SIMD-8-Element-vektor von 32-Bit-Datenelementen zugänglich sind. Gemäß einer Ausführungsform hat jeder Ausführungseinheits-Thread Zugriff auf 4 kBytes innerhalb der GRF 524, wenngleich Ausführungsformen nicht darauf beschränkt sind und gemäß anderen Ausführungsformen mehr oder weniger Registerressourcen bereitgestellt werden können. Gemäß einer Ausführungsform ist die Graphikausführungseinheit 508 in sieben Hardware-Threads unterteilt, die unabhängig Rechenoperationen ausführen können, wenngleich die Anzahl der Threads pro Ausführungseinheit gemäß Ausführungsformen auch variieren kann. Beispielsweise werden gemäß einer Ausführungsform bis zu 16 Hardware-Threads unterstützt. Gemäß einer Ausführungsform, bei der sieben Threads auf 4 kBytes zugreifen können, kann die GRF 524 insgesamt 28 kBytes speichern. Wenn 16 Threads auf 4 kBytes zugreifen können, kann das GRF 524 insgesamt 64 kBytes speichern. Flexible Adressierungsmodi können es ermöglichen, dass Register gemeinsam adressiert werden, um breitere Register wirksam zu bilden oder ausgreifende rechteckige Blockdatenstrukturen zu repräsentieren.
  • Gemäß einer Ausführungsform werden Speicheroperationen, Sampler-Operationen und andere Systemkommunikationen mit längerer Latenz über „Sende“-Befehle übermittelt, die von der Nachrichtenübermittlungs-Sendeeinheit 530 ausgeführt werden. Gemäß einer Ausführungsform werden Zweigbefehle an eine dedizierte Zweigeinheit 532 übermittelt, um die SIMD-Divergenz und schließliche Konvergenz zu erleichtern.
  • Gemäß einer Ausführungsform weist die Graphikausführungseinheit 508 eine oder mehrere SIMD-Gleitkommaeinheiten (FPU(s)) 534 zur Ausführung von Gleitkommaoperationen auf. Gemäß einer Ausführungsform unterstützen die FPU(s) 534 auch eine Ganzzahlberechnung. Gemäß einer Ausführungsform können die eine oder die mehreren FPU 534 bis zu einer Anzahl von M 32-Bit-Gleitkomma(oder Ganzzahl)-Operationen SIMD-ausführen oder bis zu 2M 16-Bit-Ganzzahl- oder 16-Bit-Gleitkommaoperationen SIMD-ausführen. Gemäß einer Ausführungsform stellt wenigstens eine der FPU(s) eine erweiterte mathematische Fähigkeit zur Unterstützung transzendenter mathematischer Funktionen hohen Durchsatzes und 54-Bit-Gleitkommaoperationen mit doppelter Genauigkeit bereit. Gemäß einigen Ausführungsformen ist auch ein Satz von 8-Bit-Ganzzahl-SIMD-ALUs 535 vorhanden und kann spezifisch optimiert werden, um Operationen in Zusammenhang mit Maschinenlernberechnungen auszuführen.
  • Gemäß einer Ausführungsform können Felder mehrerer Instanzen der Graphikausführungseinheit 508 in einer Graphikunterkerngruppe (beispielsweise einem Unter-Slice) instanziiert werden. Im Interesse der Skalierbarkeit können Produktarchitekten die genaue Anzahl der Ausführungseinheiten pro Unterkerngruppe wählen. Gemäß einer Ausführungsform kann die Ausführungseinheit 508 Befehle über mehrere Ausführungskanäle ausführen. Gemäß einer weiteren Ausführungsform wird jeder auf der Graphikausführungseinheit 508 ausgeführte Thread auf einem anderen Kanal ausgeführt.
  • 6 zeigt eine zusätzliche Ausführungseinheit 600 gemäß einer Ausführungsform. Die Ausführungseinheit 600 kann eine rechenoptimierte Ausführungseinheit zur Verwendung beispielsweise in einer Rechenmaschinenkachel 340A - 340D wie in 3C sein, ist jedoch nicht darauf beschränkt. Varianten der Ausführungseinheit 600 können auch in einer Graphikmaschinenkachel 310A - 310D wie in 3B verwendet werden. Gemäß einer Ausführungsform weist die Ausführungseinheit 600 eine Thread-Steuereinheit 601, eine Thread-Zustandseinheit 602, eine Befehls-Abruf-/Vorabrufeinheit 603 und eine Befehlsdecodiereinheit 604 auf. Die Ausführungseinheit 600 weist zusätzlich eine Registerdatei 606 auf, die Register speichert, die Hardware-Threads innerhalb der Ausführungseinheit zugewiesen werden können. Die Ausführungseinheit 600 weist zusätzlich eine Sendeeinheit 607 und eine Verzweigungseinheit 608 auf. Gemäß einer Ausführungsform können die Sendeeinheit 607 und die Verzweigungseinheit 608 gleichzeitig als Sendeeinheit 530 und als Verzweigungseinheit 532 der Graphikausführungseinheit 508 aus 5B wirken.
  • Die Ausführungseinheit 600 weist auch eine Recheneinheit 610 auf, die mehrere verschiedene Typen funktioneller Einheiten aufweist. Gemäß einer Ausführungsform weist die Recheneinheit 610 eine ALU-Einheit 611 auf, die ein Array von Rechenlogikeinheiten aufweist. Die ALU-Einheit 611 kann dafür ausgelegt sein, 64-Bit-, 32-Bit- und 16-Bit-Ganzzahl- und Gleitkommaoperationen auszuführen. Ganzzahl- und Gleitkommaoperationen können gleichzeitig ausgeführt werden. Die Recheneinheit 610 kann auch ein systolisches Array 612 und eine Mathematikeinheit 613 aufweisen. Das systolische Array 612 weist ein W-breites und D-tiefes Netz von Datenverarbeitungseinheiten auf, die verwendet werden können, um in systolischer Weise vektor- oder andere datenparallele Operationen auszuführen. Gemäß einer Ausführungsform kann das systolische Array 612 dafür ausgelegt sein, Matrixoperationen in der Art von Matrix-Skalarproduktoperationen auszuführen. Gemäß einer Ausführungsform unterstützt das systolische Array 612 16-Bit-Gleitkommaoperationen sowie 8-Bit- und 4-Bit-Ganzzahloperationen. Gemäß einer Ausführungsform kann das systolische Array 612 dafür ausgelegt sein, Maschinenlernoperationen zu beschleunigen. Gemäß solchen Ausführungsformen kann das systolische Array 612 mit Unterstützung für das bfloat-16-Bit-Gleitkommaformat ausgelegt sein. Gemäß einer Ausführungsform kann eine Mathematikeinheit 613 zur effizienten und weniger Energie als die ALU-Einheit 611 verbrauchenden Ausführung einer spezifischen Teilmenge mathematischer Operationen aufgenommen sein. Die Mathematikeinheit 613 kann eine Variante einer Mathematiklogik aufweisen, die in der Geteilte-Funktionen-Logik einer Graphikverarbeitungsmaschine vorgefunden werden kann, die von anderen Ausführungsformen bereitgestellt wird (beispielsweise Mathematiklogik 422 der Geteilte-Funktionen-Logik 420 aus 4). Gemäß einer Ausführungsform kann die Mathematikeinheit 613 dafür ausgelegt sein, 32-Bit- und 64-Bit-Gleitkommaoperationen auszuführen.
  • Die Thread-Steuereinheit 601 weist Logik zur Steuerung der Ausführung von Threads innerhalb der Ausführungseinheit auf. Die Thread-Steuereinheit 601 kann eine Thread-Arbitrierungslogik zum Einleiten, Unterbrechen und Präemptieren der Ausführung von Threads innerhalb der Ausführungseinheit 600 aufweisen. Die Thread-Zustandseinheit 602 kann verwendet werden, um den Thread-Zustand für Threads zu speichern, die für die Ausführung auf der Ausführungseinheit 600 zugewiesen werden. Das Speichern des Thread-Zustands innerhalb der Ausführungseinheit 600 ermöglicht die schnelle Präemption von Threads, wenn diese Threads blockiert oder inaktiv werden. Die Befehls-Abruf-/Vorabrufeinheit 603 kann Befehle von einem Befehls-Cache der Ausführungslogik höherer Ebene (beispielsweise Befehls-Cache 506 wie in 5A) abrufen. Die Befehls-Abruf-/Vorabrufeinheit 603 kann auch auf der Grundlage einer Analyse gegenwärtig ausgeführter Threads Vorabrufsanforderungen für in den Befehls-Cache zu ladende Befehle ausgeben. Die Befehlsdecodiereinheit 604 kann verwendet werden, um von den Recheneinheiten auszuführende Befehle zu decodieren. Gemäß einer Ausführungsform kann die Befehlsdecodiereinheit 604 als Sekundärdecodierer zur Decodierung komplexer Befehle zu Mikrooperationsbestandteilen verwendet werden.
  • Die Ausführungseinheit 600 weist zusätzlich eine Registerdatei 606 auf, die von Hardware-Threads verwendet werden kann, die auf der Ausführungseinheit 600 ausgeführt werden. Register in der Registerdatei 606 können über die für die Ausführung mehrerer gleichzeitiger Threads innerhalb der Recheneinheit 610 der Ausführungseinheit 600 verwendete Logik unterteilt werden. Die Anzahl der Logik-Threads, die von der Graphikausführungseinheit 600 ausgeführt werden können, ist nicht auf die Anzahl der Hardware-Threads beschränkt, und es können jedem Hardware-Thread mehrere Logik-Threads zugewiesen werden. Die Größe der Registerdatei 606 kann auf der Grundlage der Anzahl der unterstützten Hardware-Threads zwischen Ausführungsformen variieren. Gemäß einer Ausführungsform kann eine Registerumbenennung zur dynamischen Zuordnung von Registern zu Hardware-Threads verwendet werden.
  • 7 ist ein Blockdiagramm, das Graphikprozessor-Befehlsformate 700 gemäß einigen Ausführungsformen zeigt. Gemäß einer oder mehreren Ausführungsformen unterstützen die Graphikprozessor-Ausführungseinheiten einen Befehlssatz mit Befehlen in mehreren Formaten. Die durch durchgezogene Linien angegebenen Kästchen zeigen die Komponenten, die im Allgemeinen in einem Ausführungseinheitsbefehl enthalten sind, während die gestrichelten Linien Komponenten aufweisen, die optional sind oder die nur in einer Teilmenge der Befehle enthalten sind. Gemäß einigen Ausführungsformen besteht das beschriebene und dargestellte Befehlsformat 700 aus Makrobefehlen, und zwar in der Hinsicht, dass es sich dabei um Befehle handelt, die der Ausführungseinheit zugeführt werden, im Gegensatz zu Mikrooperationen, die sich aus einer Befehlsdecodierung ergeben, sobald der Befehl verarbeitet wird.
  • Gemäß einigen Ausführungsformen unterstützen die Graphikprozessor-Ausführungseinheiten nativ Befehle in einem 128-Bit-Befehlsformat 710. Ein kompaktiertes 64-Bit-Befehlsformat 730 ist für einige Befehle auf der Grundlage des ausgewählten Befehls, Befehlsoptionen und der Anzahl der Operanden verfügbar. Das native 128-Bit-Befehlsformat 710 stellt Zugriff auf alle Befehlsoptionen bereit, während einige Optionen und Operationen auf das 64-Bit-Format 730 beschränkt sind. Die im 64-Bit-Format 730 verfügbaren nativen Befehle hängen von der Ausführungsform ab. Gemäß einigen Ausführungsformen wird der Befehl teilweise unter Verwendung eines Satzes von Indexwerten in einem Indexfeld 713 kompaktiert. Die Ausführungseinheitshardware referenziert einen Satz von Kompaktierungstabellen auf der Grundlage der Indexwerte und verwendet die Kompaktierungstabellenausgaben zur Rekonstruktion eines nativen Befehls im 128-Bit-Befehlsformat 710. Es können auch andere Befehlsgrößen und -formate verwendet werden.
  • Für jedes Format definiert ein Befehlsoperationscode 712 die Operation, welche die Ausführungseinheit ausführen soll. Die Ausführungseinheiten führen jeden Befehl parallel über die mehreren Datenelemente jedes Operanden aus. Beispielsweise führt die Ausführungseinheit ansprechend auf einen Addierbefehl eine gleichzeitige Addieroperation über jeden Farbkanal, der ein Texturelement oder Bildelement repräsentiert, aus. Standardmäßig führt die Ausführungseinheit jeden Befehl über alle Datenkanäle der Operanden aus. Gemäß einigen Ausführungsformen ermöglicht ein Befehlssteuerfeld 714 eine Steuerung bestimmter Ausführungsoptionen in der Art der Kanalauswahl (beispielsweise Prädikation) und der Datenkanalreihenfolge (beispielsweise Vermischung). Für Befehle im 128-Bit-Befehlsformat 710 begrenzt ein Ausführungsgrößenfeld 716 die Anzahl der Datenkanäle, die parallel ausgeführt werden. Gemäß einigen Ausführungsformen steht das Ausführungsgrößenfeld 716 für eine Verwendung im kompakten 64-Bit-Befehlsformat 730 nicht zur Verfügung.
  • Einige Ausführungseinheitsbefehle haben bis zu drei Operanden, einschließlich zweier Quelloperanden src0 720, src1 722 und ein Ziel 718. Gemäß einigen Ausführungsformen unterstützen die Ausführungseinheiten Doppelzielbefehle, worin eines der Ziele implizit ist. Datenmanipulationsbefehle können einen dritten Quelloperanden (beispielsweise SRC2 724) aufweisen, wobei der Befehlsoperationscode 712 die Anzahl der Quelloperanden bestimmt. Der letzte Quelloperand eines Befehls kann ein mit dem Befehl übergebener unmittelbarer (beispielsweise hart codierter) Wert sein.
  • Gemäß einigen Ausführungsformen weist das 128-Bit-Befehlsformat 710 ein Zugriffs-/Adressmodusfeld 726 auf, das beispielsweise spezifiziert, ob ein direkter Registeradressierungsmodus oder ein indirekter Registeradressierungsmodus verwendet wird. Wenn ein direkter Registeradressierungsmodus verwendet wird, wird die Registeradresse eines oder mehrerer Operanden direkt durch Bits im Befehl bereitgestellt.
  • Gemäß einigen Ausführungsformen weist das 128-Bit-Befehlsformat 710 ein Zugriffs-/Adressmodusfeld 726 auf, das einen Adressmodus und/oder einen Zugriffsmodus für den Befehl spezifiziert. Gemäß einer Ausführungsform wird der Zugriffsmodus verwendet, um eine Datenzugriffsausrichtung für den Befehl zu definieren. Einige Ausführungsformen unterstützen Zugriffsmodi unter Einschluss eines 16-Byte-ausgerichteten Zugriffsmodus und eines 1-Byte-ausgerichteten Zugriffsmodus, wobei die Byteausrichtung des Zugriffsmodus die Zugriffsausrichtung des Befehlsoperanden festlegt. Beispielsweise kann der Befehl in einem ersten Modus eine Byte-ausgerichtete Adressierung für Quell- und Zieloperanden verwenden, und in einem zweiten Modus eine 16-Byte-ausgerichtete Adressierung für alle Quell- und Zieloperanden verwenden.
  • Gemäß einer Ausführungsform legt der Adressmodusabschnitt des Zugriffs-/Adressmodusfelds 726 fest, ob der Befehl eine direkte oder indirekte Adressierung verwenden soll. Wenn der direkte Registeradressierungsmodus verwendet wird, stellen Bits im Befehl direkt die Registeradresse eines oder mehrerer Operanden bereit. Wenn der indirekte Registeradressierungsmodus verwendet wird, kann die Registeradresse eines oder mehrerer Operanden auf der Grundlage eines Adressregisterwerts und eines unmittelbaren Adressfelds im Befehl berechnet werden.
  • Gemäß einigen Ausführungsformen werden Befehle auf der Grundlage von Operationscode-712-Bitfeldern gruppiert, um die Operationscodedecodierung 740 zu vereinfachen. Für einen 8-Bit-Operationscode ermöglichen es die Bits 4, 5 und 6, dass die Ausführungseinheit den Typ des Operationscodes bestimmt. Die dargestellte genaue Operationscodegruppierung dient lediglich als Beispiel. Gemäß einigen Ausführungsformen weist eine Verschiebungs- und Logikoperationscodegruppe 742 Datenverschiebungs- und Logikbefehle (beispielsweise Verschieben (mov), Vergleichen (cmp)) auf. Gemäß einigen Ausführungsformen teilt sich die Verschiebungs- und Logikgruppe 742 die fünf höchstwertigen Bits (MSB), wobei Verschiebungs(mov)-Befehle in der Form 0000xxxxb vorliegen und Logikbefehle in der Form 0001xxxxb vorliegen. Eine Ablaufsteuerungs-Befehlsgruppe 744 (beispielsweise Aufrufen, Springen (jmp)) weist Befehle in der Form OOlOxxxxb (beispielsweise 0x20) auf. Eine vermischte Befehlsgruppe 746 weist eine Mischung von Befehlen unter Einschluss von Synchronisationsbefehlen (beispielsweise Warten, Senden) in der Form 0011xxxxb (beispielsweise 0x30) auf. Eine parallele mathematische Befehlsgruppe 748 weist komponentenweise Rechenbefehle (beispielsweise Addieren, Multiplizieren (mul)) in der Form 0100xxxxb (beispielsweise 0x40) auf. Die parallele mathematische Gruppe 748 führt die Rechenoperationen parallel über Datenkanäle aus. Die Vektormathematikgruppe 750 weist Rechenbefehle (beispielsweise dp4) in der Form 0101xxxxb (beispielsweise 0x50) auf. Die Vektormathematikgruppe führt Berechnungen in der Art von Skalarproduktberechnungen an Vektoroperanden aus. Die dargestellte Operationscodedecodierung 740 kann gemäß einer Ausführungsform verwendet werden, um festzustellen, welcher Teil einer Ausführungseinheit verwendet wird, um einen decodierten Befehl auszuführen. Beispielsweise können einige Befehle als systolische Befehle zugewiesen werden, die von einem systolischen Array ausgeführt werden. Andere Befehle in der Art von Raytracing-Befehlen (nicht dargestellt) können zu einem Raytracing-Kern oder einer Raytracing-Logik innerhalb eines Slices oder einer Partition der Ausführungslogik geleitet werden.
  • Graphik-Pipeline
  • 8 ist ein Blockdiagramm einer anderen Ausführungsform eines Graphikprozessors 800. Elemente aus 8, welche die gleichen Bezugszahlen (oder Namen) aufweisen wie die Elemente einer anderen hier angeführten Figur, können ähnlich zu den hier beschriebenen arbeiten oder funktionieren, sind jedoch nicht darauf beschränkt.
  • Gemäß einigen Ausführungsformen weist der Graphikprozessor 800 eine Geometrie-Pipeline 820, eine Medien-Pipeline 830, eine Anzeigemaschine 840, eine Thread-Ausführungslogik 850 und eine Renderausgabe-Pipeline 870 auf. Gemäß einigen Ausführungsformen ist der Graphikprozessor 800 ein Graphikprozessor innerhalb eines Mehrkern-Verarbeitungssystems, das einen oder mehrere Verarbeitungskerne für allgemeine Zwecke aufweist. Der Graphikprozessor wird durch Registerschreibvorgänge in ein oder mehrere Steuerregister (nicht dargestellt) oder durch Befehle, die über eine Ringverbindung 802 an den Graphikprozessor 800 ausgegeben werden, gesteuert. Gemäß einigen Ausführungsformen koppelt die Ringverbindung 802 den Graphikprozessor 800 mit anderen Verarbeitungskomponenten in der Art anderer Graphikprozessoren oder Prozessoren für allgemeine Zwecke. Befehle von der Ringverbindung 802 werden durch einen Befehls-Streamer 803 interpretiert, der Befehle einzelnen Komponenten der Geometrie-Pipeline 820 oder der Medien-Pipeline 830 zuführt.
  • Gemäß einigen Ausführungsformen leitet der Befehls-Streamer 803 den Betrieb eines Vertex-Abrufers 805, der Vertex-Daten aus dem Speicher liest und vom Befehls-Streamer 803 bereitgestellte Vertex-Verarbeitungsbefehle ausführt. Gemäß einigen Ausführungsformen stellt der Vertex-Abrufer 805 einem Vertex-Shader 807, der an jedem Vertex eine Koordinatenraumtransformation und Lichtoperationen ausführt, Vertex-Daten bereit. Gemäß einigen Ausführungsformen führen der Vertex-Abrufer 805 und der Vertex-Shader 807 Vertex-Verarbeitungsbefehle durch Übergeben von Ausführungs-Threads an Ausführungseinheiten 852A - 852B über einen Thread-Abfertiger 831 aus.
  • Gemäß einigen Ausführungsformen sind die Ausführungseinheiten 852A - 852B ein Feld von Vektorprozessoren mit einem Befehlssatz zur Ausführung von Graphik- und Medienoperationen. Gemäß einigen Ausführungsformen weisen die Ausführungseinheiten 852A - 852B einen angegliederten L1-Cache 851 auf, der für jedes Feld spezifisch ist oder zwischen den Feldern geteilt wird. Der Cache kann als Daten-Cache, Befehls-Cache oder einzelner Cache ausgelegt sein, der unterteilt ist, um Daten und Befehle in verschiedenen Partitionen aufzunehmen.
  • Gemäß einigen Ausführungsformen weist die Geometrie-Pipeline 820 Tesselationskomponenten zur Ausführung einer hardwarebeschleunigten Tesselation von 3D-Objekten auf. Gemäß einigen Ausführungsformen konfiguriert ein programmierbarer Hull-Shader 811 die Tesselationsoperationen. Ein programmierbarer Domain-Shader 817 stellt eine Backend-Beurteilung der Tesselationsausgabe bereit. Ein Tesselator 813 arbeitet auf Anweisung des Hull-Shaders 811 und enthält Logik für spezielle Zwecke zur Erzeugung eines Satzes detaillierter geometrischer Objekte auf der Grundlage eines groben geometrischen Modells, das der Geometrie-Pipeline 820 als Eingabe bereitgestellt wird. Gemäß einigen Ausführungsformen können Tesselationskomponenten (beispielsweise Hull-Shader 811, Tesselator 813 und Domain-Shader 817) umgangen werden, wenn die Tesselation nicht verwendet wird.
  • Gemäß einigen Ausführungsformen können vollständige geometrische Objekte durch einen Geometrie-Shader 819 über einen oder mehrere Threads verarbeitet werden, die an Ausführungseinheiten 852A - 852B übergeben werden, oder sie können direkt zum Clipper 829 weitergeleitet werden. Gemäß einigen Ausführungsformen bearbeitet der Geometrie-Shader ganze geometrische Objekte statt Vertices oder Abschnitte von Vertices wie in vorhergehenden Stufen der Graphik-Pipeline. Falls die Tesselation deaktiviert wird, empfängt der Geometrie-Shader 819 eine Eingabe vom Vertex-Shader 807. Gemäß einigen Ausführungsformen ist der Geometrie-Shader 819 durch ein Geometrie-Shader-Programm programmierbar, um eine Geometrie-Tesselation auszuführen, falls die Tesselationseinheiten deaktiviert werden.
  • Vor der Rasterung bearbeitet ein Clipper 829 Vertex-Daten. Der Clipper 829 kann ein Festfunktions-Clipper oder ein programmierbarer Clipper mit Clipping- und Geometrie-Shader-Funktionen sein. Gemäß einigen Ausführungsformen veranlasst eine Rasterungs- und Tiefentestkomponente 873 in der Renderausgabe-Pipepline 870 Pixel-Shader, die geometrischen Objekte in Pro-Pixel-Repräsentationen umzuwandeln. Gemäß einigen Ausführungsformen ist die Pixel-Shader-Logik in der Thread-Ausführungslogik 850 enthalten. Gemäß einigen Ausführungsformen kann eine Anwendung die Rasterungs- und Tiefentestkomponente 873 umgehen und auf nicht gerasterte Vertex-Daten über eine Stromausgabeeinheit 823 zugreifen.
  • Der Graphikerzeuger 800 hat einen Verbindungsbus, ein Verbindungsnetz oder einen anderen Verbindungsmechanismus, der es ermöglicht, Daten und Nachrichten zwischen den Hauptkomponenten des Prozessors zu übertragen. Gemäß einigen Ausführungsformen verbinden sich die Ausführungseinheiten 852A - 852B und zugeordnete Logikeinheiten (beispielsweise L1-Cache 851, Sampler 854, Textur-Cache 858 usw.) über einen Daten-Port 856 zur Ausführung eines Speicherzugriffs und einer Kommunikation mit Renderausgabe-Pipeline-Komponenten des Prozessors. Gemäß einigen Ausführungsformen weisen der Sampler 854, die Caches 851, 858 und die Ausführungseinheiten 852A - 852B jeweils getrennte Speicherzugriffswege auf. Gemäß einer Ausführungsform kann der Textur-Cache 858 auch als ein Sampler-Cache ausgelegt sein.
  • Gemäß einigen Ausführungsformen enthält die Renderausgabe-Pipeline 870 eine Rasterungs- und Tiefentestkomponente 873, die Vertex-basierte Objekte in eine zugeordnete pixelbasierte Repräsentation umwandelt. Gemäß einigen Ausführungsformen weist die Rasterungslogik eine Fenster-/Maskierungseinheit zur Ausführung einer Festfunktions-Dreiecks- und Linienrasterung auf. Ein zugeordneter Render-Cache 878 und Tiefen-Cache 879 sind gemäß einigen Ausführungsformen auch verfügbar. Eine Pixeloperationskomponente 877 führt pixelbasierte Operationen an den Daten aus, wenngleich in einigen Fällen Pixeloperationen in Zusammenhang mit 2D-Operationen (beispielsweise Bitblockbildübertragungen mit Überblenden) von der 2D-Maschine 841 ausgeführt werden oder zur Anzeigezeit durch Überlagerungsanzeigeebenen von der Anzeigesteuereinrichtung 843 ersetzt werden. Gemäß einigen Ausführungsformen ist ein geteilter L3-Cache 875 für alle Graphikkomponenten verfügbar, wodurch das Teilen von Daten ohne die Verwendung von Hauptsystemspeicher ermöglicht wird.
  • Gemäß einigen Ausführungsformen weist die Graphikprozessor-Medien-Pipeline 830 eine Medienmaschine 837 und ein Video-Frontend 834 auf. Gemäß einigen Ausführungsformen empfängt das Video-Frontend 834 Pipeline-Befehle vom Befehls-Streamer 803. Gemäß einigen Ausführungsformen weist die Medien-Pipeline 830 einen getrennten Befehls-Streamer auf. Gemäß einigen Ausführungsformen verarbeitet das Video-Frontend 834 Medienbefehle, bevor sie zur Medienmaschine 837 gesendet werden. Gemäß einigen Ausführungsformen weist die Medienmaschine 837 eine Thread-Hervorbringungsfunktionalität zur Hervorbringung von Threads auf, um sie über den Thread-Abfertiger 831 zur Thread-Ausführungslogik 850 zu übermitteln.
  • Gemäß einigen Ausführungsformen weist der Graphikprozessor 800 eine Anzeigemaschine 840 auf. Gemäß einigen Ausführungsformen befindet sich die Anzeigemaschine 840 außerhalb des Prozessors 800 und koppelt über die Ringverbindung 802 oder einen anderen Verbindungsbus oder ein anderes Verbindungsnetz mit dem Graphikprozessor. Gemäß einigen Ausführungsformen weist die Anzeigemaschine 840 eine 2D-Maschine 841 und eine Anzeigesteuereinrichtung 843 auf. Gemäß einigen Ausführungsformen enthält die Anzeigemaschine 840 Logik für spezielle Zwecke, die in der Lage ist, unabhängig von der 3D-Pipeline zu arbeiten. Gemäß einigen Ausführungsformen ist die Anzeigesteuereinrichtung 843 mit einer Anzeigevorrichtung (nicht dargestellt) verbunden, wobei es sich um eine systemintegrierte Anzeigevorrichtung handeln kann, wie bei einem Laptopcomputer, oder um eine externe Anzeigevorrichtung, die über einen Anzeigevorrichtungsverbinder angeschlossen ist.
  • Gemäß einigen Ausführungsformen sind die Geometrie-Pipeline 820 und die Medien-Pipeline 830 konfigurierbar, um Operationen auf der Grundlage mehrerer Graphik- und Medienprogrammierschnittstellen auszuführen, und für keine Anwendungsprogrammierschnittstelle (API) spezifisch. Gemäß einigen Ausführungsformen übersetzt Treibersoftware für den Graphikprozessor API-Aufrufe, die für eine bestimmte Graphik- oder Medienbibliothek spezifisch sind, in Befehle, die durch den Graphikprozessor verarbeitet werden können. Gemäß einigen Ausführungsformen wird Unterstützung für die Open-Graphics-Library(OpenGL)-, Open-Computing-Language(OpenCL)- und/oder die Vulkan-Graphics-and-Compute-API, die alle von Khronos Group sind, bereitgestellt. Gemäß einigen Ausführungsformen kann Unterstützung auch für die Direct3D-Bibliothek von Microsoft Corporation bereitgestellt werden. Gemäß einigen Ausführungsformen kann eine Kombination dieser Bibliotheken unterstützt werden. Eine Unterstützung kann auch für die Open Source Computer Vision Library (OpenCV) bereitgestellt werden. Eine künftige API mit einer kompatiblen 3D-Pipeline würde auch unterstützt werden, falls eine Abbildung von der Pipeline der künftigen API auf die Pipeline des Graphikprozessors vorgenommen werden kann.
  • Graphik- Pipeline-Programmierung
  • 9A ist ein Blockdiagramm, das ein Graphikprozessor-Befehlsformat 900 gemäß einigen Ausführungsformen zeigt. 9B ist ein Blockdiagramm, das eine Graphikprozessor-Befehlssequenz 910 gemäß einer Ausführungsform zeigt. Die in durchgezogenen Linien dargestellten Kästchen in 9A zeigen die Komponenten, die allgemein in einem Graphikbefehl enthalten sind, während die gestrichelten Linien Komponenten aufweisen, die optional sind oder nur in einer Teilmenge der Graphikbefehle enthalten sind. Das beispielhafte Graphikprozessor-Befehlsformat 900 aus 9A weist Datenfelder zur Identifikation eines Clients 902, eines Befehlsoperationscodes (opcodes) 904 und Daten 906 für den Befehl auf. Ein Sub-Operationscode 905 und eine Befehlsgröße 908 sind auch in einigen Befehlen enthalten.
  • Gemäß einigen Ausführungsformen spezifiziert der Client 902 die Client-Einheit der Graphikvorrichtung, welche die Befehlsdaten verarbeitet. Gemäß einigen Ausführungsformen untersucht ein Graphikprozessor-Befehlsparser das Client-Feld jedes Befehls zur Bestimmung der Weiterverarbeitung des Befehls und zum Weiterleiten der Befehlsdaten zur geeigneten Client-Einheit. Gemäß einigen Ausführungsformen weisen die Graphikprozessor-Client-Einheiten eine Speicherschnittstelleneinheit, eine Render-Einheit, eine 2D-Einheit, eine 3D-Einheit und eine Medieneinheit auf. Jede Client-Einheit weist eine entsprechende Verarbeitungs-Pipeline auf, welche die Befehle verarbeitet. Sobald der Befehl von der Client-Einheit empfangen wird, liest die Client-Einheit den Operationscode 904 und, falls vorhanden, den Sub-Operationscode 905, um die auszuführende Operation festzulegen. Die Client-Einheit führt den Befehl unter Verwendung von Informationen im Datenfeld 906 aus. Für einige Befehle wird eine explizite Befehlsgröße 908 zur Spezifikation der Größe des Befehls erwartet. Gemäß einigen Ausführungsformen bestimmt der Befehlsparser automatisch die Größe wenigstens einiger der Befehle auf der Grundlage des Befehls-Operationscodes. Gemäß einigen Ausführungsformen werden Befehle durch Mehrfache eines Doppelworts ausgerichtet. Es können auch andere Befehlsformate verwendet werden.
  • Das Flussdiagramm in 9B zeigt eine beispielhafte Graphikprozessor-Befehlssequenz 910. Gemäß einigen Ausführungsformen verwendet Software oder Firmware eines Datenverarbeitungssystems gemäß einer Ausführungsform eines Graphikprozessors eine Version der Befehlssequenz, die wie dargestellt einen Satz von Graphikoperationen einrichtet, ausführt und beendet. Eine Musterbefehlssequenz wird nur als Beispiel dargestellt und beschrieben, weil Ausführungsformen nicht auf diese spezifischen Befehle oder diese Befehlssequenz beschränkt sind. Überdies können die Befehle als Befehlsstapel in einer Befehlssequenz erteilt werden, so dass der Graphikprozessor die Befehlssequenz zumindest teilweise gleichzeitig verarbeitet.
  • Gemäß einigen Ausführungsformen kann die Graphikprozessor-Befehlssequenz 910 mit einem Pipeline-Räumungsbefehl 912 beginnen, um zu bewirken, dass jede aktive Graphik-Pipeline die gegenwärtig anhängigen Befehle für die Pipeline beendet. Gemäß einigen Ausführungsformen arbeiten die 3D-Pipeline 922 und die Medien-Pipeline 924 nicht gleichzeitig. Die Pipeline-Räumung wird ausgeführt, um zu bewirken, dass die aktive Graphik-Pipeline jegliche anhängigen Befehle abschließt. Ansprechend auf eine Pipeline-Räumung pausiert der Befehlsparser für den Graphikprozessor die Befehlsverarbeitung, bis die aktiven Zeichnungsmaschinen anhängige Operationen abgeschlossen haben und die relevanten Lese-Caches ungültig gemacht wurden. Optional können jegliche Daten im Render-Cache, die als „schmutzig“ markiert sind, in den Speicher geräumt werden. Gemäß einigen Ausführungsformen kann der Pipeline-Räumungsbefehl 912 für die Pipeline-Synchronisation verwendet werden oder verwendet werden, bevor der Graphikprozessor in einen Zustand mit geringer Leistungsaufnahme versetzt wird.
  • Gemäß einigen Ausführungsformen wird ein Pipeline-Wählbefehl 913 verwendet, wenn es eine Befehlssequenz erforderlich macht, dass der Graphikprozessor explizit zwischen Pipelines schaltet. Gemäß einigen Ausführungsformen ist ein Pipeline-Wählbefehl 913 nur einmal innerhalb eines Ausführungszusammenhangs erforderlich, bevor Pipeline-Befehle erteilt werden, es sei denn, dass der Zusammenhang Befehle für beide Pipelines ausgeben soll. Gemäß einigen Ausführungsformen ist ein Pipeline-Räumungsbefehl 912 unmittelbar vor einem Pipeline-Schalten über den Pipeline-Wählbefehl 913 erforderlich.
  • Gemäß einigen Ausführungsformen konfiguriert ein Pipeline-Steuerbefehl 914 eine Graphik-Pipeline für den Betrieb und wird verwendet, um die 3D-Pipeline 922 und die Medien-Pipeline 924 zu programmieren. Gemäß einigen Ausführungsformen konfiguriert der Pipeline-Steuerbefehl 914 den Pipeline-Zustand für die aktive Pipeline. Gemäß einer Ausführungsform wird der Pipeline-Steuerbefehl 914 für die Pipeline-Synchronisation und für das Löschen von Daten aus einem oder mehreren Cache-Speichern innerhalb der aktiven Pipeline vor der Verarbeitung eines Befehlsstapels verwendet.
  • Gemäß einigen Ausführungsformen werden Retum-Buffer-Zustandsbefehle 916 verwendet, um einen Satz von Return-Buffern für die jeweiligen Pipelines für das Schreiben von Daten zu konfigurieren. Einige Pipeline-Operationen erfordern das Zuweisen, die Auswahl oder die Konfiguration eines oder mehrerer Return-Buffer, in welche die Operationen Zwischendaten während der Verarbeitung schreiben. Gemäß einigen Ausführungsformen verwendet der Graphikprozessor auch einen oder mehrere Return-Buffer zum Speichern von ausgegebenen Daten und zur Ausführung einer Kommunikation zwischen Threads. Gemäß einigen Ausführungsformen umfasst der Return-Buffer-Zustand 916 das Auswählen der Größe und der Anzahl der Return-Buffer zur Verwendung für einen Satz von Pipeline-Operationen.
  • Die restlichen Befehle in der Befehlssequenz unterscheiden sich auf der Grundlage der aktiven Pipeline für Operationen. Auf der Grundlage einer Pipeline-Bestimmung 920 wird die Befehlssequenz für die 3D-Pipeline 922 beginnend mit dem 3D-Pipeline-Zustand 930 oder die Medien-Pipeline 924 beginnend mit dem Medien-Pipeline-Zustand 940 eingerichtet.
  • Die Befehle zur Konfiguration des 3D-Pipeline-Zustands 930 umfassen 3D-Zustandsfestlegungsbefehle für den Vertex-Buffer-Zustand, den Vertex-Elementzustand, den Konstante-Farbe-Zustand, den Tiefenbufferzustand und andere Zustandsvariablen, die zu konfigurieren sind, bevor 3D-Grundformbefehle verarbeitet werden. Die Werte dieser Befehle werden zumindest teilweise auf der Grundlage der bestimmten gerade verwendeten 3D-API festgelegt. Gemäß einigen Ausführungsformen sind 3D-Pipeline-Zustands-930-Befehle auch in der Lage, selektiv bestimmte Pipeline-Elemente zu deaktivieren oder zu umgehen, falls diese Elemente nicht verwendet werden.
  • Gemäß einigen Ausführungsformen wird der 3D-Grundform-932-Befehl verwendet, um 3D-Grundformen zuzuweisen, die von der 3D-Pipeline zu verarbeiten sind. Befehle und zugeordnete Parameter, die durch den 3D-Grundform-932-Befehl an den Graphikprozessor übergeben werden, werden zur Vertex-Abruffunktion in der Graphik-Pipeline weitergeleitet. Die Vertex-Abruffunktion verwendet die 3D-Grundform-932-Befehlsdaten für die Erzeugung von Vertex-Datenstrukturen. Die Vertex-Datenstrukturen werden in einem oder mehreren Return-Buffern gespeichert. Gemäß einigen Ausführungsformen wird der 3D-Grundform-932-Befehl zur Ausführung von Vertex-Operationen an 3D-Grundformen über Vertex-Shader verwendet. Zur Verarbeitung von Vertex-Shadern übergibt die 3D-Pipeline 922 Shader-Ausführungs-Threads an die Graphikprozessor-Ausführungseinheiten.
  • Gemäß einigen Ausführungsformen wird die 3D-Pipeline 922 durch einen Ausführungsbefehl oder ein Ausführungsereignis 934 ausgelöst. Gemäß einigen Ausführungsformen löst ein Registerschreibvorgang eine Befehlsausführung aus. Gemäß einigen Ausführungsformen wird die Ausführung durch einen „Go“- oder „Kick“-Befehl in der Befehlssequenz ausgelöst. Gemäß einer Ausführungsform wird die Befehlsausführung durch die Verwendung eines Pipeline-Synchronisationsbefehls zum Räumen der Befehlssequenz durch die Graphik-Pipeline ausgelöst. Die 3D-Pipeline führt eine Geometrieverarbeitung für die 3D-Grundformen aus. Sobald die Operationen abgeschlossen sind, werden die sich ergebenden geometrischen Objekte gerastert und färbt die Pixelmaschine die sich ergebenden Pixel. Zusätzliche Befehle zur Steuerung des Pixel-Shadings und Pixel-Backend-Operationen können für diese Operationen auch aufgenommen werden.
  • Gemäß einigen Ausführungsformen folgt die Graphikprozessor-Befehlssequenz 910 dem Weg der Medien-Pipeline 924, wenn Medienoperationen ausgeführt werden. Im Allgemeinen hängt die spezifische Verwendung und die spezifische Art der Programmierung für die Medien-Pipeline 924 von den auszuführenden Medien- oder Rechenoperationen ab. Spezifische Mediendecodieroperationen können während der Mediendecodierung an die Medien-Pipeline ausgelagert werden. Gemäß einigen Ausführungsformen kann die Medien-Pipeline auch umgangen werden und kann eine Mediendecodierung ganz oder teilweise unter Verwendung von Ressourcen ausgeführt werden, die von einem oder mehreren Verarbeitungskernen für allgemeine Zwecke bereitgestellt werden. Gemäß einer Ausführungsform weist die Medien-Pipeline auch Elemente für Operationen einer Graphikprozessoreinheit für allgemeine Zwecke (GPGPU) auf, wobei der Graphikprozessor zur Ausführung von SIMD-Vektoroperationen unter Verwendung von Rechen-Shader-Programmen verwendet wird, die sich nicht explizit auf das Rendern von Graphikgrundformen beziehen.
  • Gemäß einigen Ausführungsformen ist die Medien-Pipeline 924 ähnlich ausgelegt wie die 3D-Pipeline 922. Ein Satz von Befehlen zur Konfiguration des Medien-Pipeline-Zustands 940 wird vor den Medienobjektbefehlen 942 zur Befehlswarteschlange übermittelt oder in diese gegeben. Gemäß einigen Ausführungsformen weisen Befehle für den Medien-Pipeline-Zustand 940 Daten zur Konfiguration der Medien-Pipeline-Elemente, die für die Verarbeitung der Medienobjekte verwendet werden, auf. Dies umfasst Daten zur Konfiguration der Videodecodier- und Videocodierlogik innerhalb der Medien-Pipeline in der Art eines Codier- oder Decodierformats. Gemäß einigen Ausführungsformen unterstützen Befehle für den Medien-Pipeline-Zustand 940 auch die Verwendung eines oder mehrerer Zeiger auf „indirekte“ Zustandselemente, die einen Stapel von Zustandseinstellungen enthalten.
  • Gemäß einigen Ausführungsformen liefern Medienobjektbefehle 942 Zeiger auf Medienobjekte zur Verarbeitung durch die Medien-Pipeline. Die Medienobjekte umfassen Speicherpuffer, die zu verarbeitende Videodaten enthalten. Gemäß einigen Ausführungsformen müssen alle Medien-Pipeline-Zustände vor der Erteilung eines Medienobjektbefehls 942 gültig sein. Sobald der Pipeline-Zustand konfiguriert wurde und Medienobjektbefehle 942 in eine Warteschlange eingereiht wurden, wird die Medien-Pipeline 924 durch einen Ausführungsbefehl 944 oder ein gleichwertiges Ausführungsereignis (beispielsweise Registerschreiben) ausgelöst. Die Ausgabe von der Medien-Pipeline kann dann durch von der 3D-Pipeline 922 oder der Medien-Pipeline 924 bereitgestellte Operationen nachbearbeitet werden. Gemäß einigen Ausführungsformen werden GPGPU-Operationen in ähnlicher Weise wie Medienoperationen konfiguriert und ausgeführt.
  • Graphiksoftwarearchitektur
  • 10 zeigt eine beispielhafte Graphiksoftwarearchitektur für ein Datenverarbeitungssystem 1000 gemäß einigen Ausführungsformen. Gemäß einigen Ausführungsformen weist die Softwarearchitektur eine 3D-Graphikanwendung 1010, ein Betriebssystem 1020 und wenigstens einen Prozessor 1030 auf. Gemäß einigen Ausführungsformen weist der Prozessor 1030 einen Graphikprozessor 1032 und einen oder mehrere Prozessorkerne 1034 für allgemeine Zwecke auf. Die Graphikanwendung 1010 und das Betriebssystem 1020 werden jeweils im Systemspeicher 1050 des Datenverarbeitungssystems ausgeführt.
  • Gemäß einigen Ausführungsformen enthält die 3D-Graphikanwendung 1010 ein oder mehrere Shader-Programme, die Shader-Befehle 1012 aufweisen. Die Shader-Sprachbefehle können in einer Shader-Sprache hoher Ebene in der Art der High-Level Shader Language (HLSL) von Direct3D, der OpenGL Shader Language (GLSL) usw. vorliegen. Die Anwendung weist auch ausführbare Befehle 1014 in einer für die Ausführung durch den Prozessorkern 1034 für allgemeine Zwecke geeigneten Maschinensprache auf. Die Anwendung weist auch durch Vertex-Daten definierte Graphikobjekte 1016 auf.
  • Gemäß einigen Ausführungsformen ist das Betriebssystem 1020 ein Microsoft®-Windows®-Betriebssystem von Microsoft Corporation, ein proprietäres UNIX-artiges Betriebssystem oder ein Open-Source-UNIX-artiges Betriebssystem unter Verwendung einer Variante des Linux-Kerns. Das Betriebssystem 1020 kann eine Graphik-API 1022 in der Art der Direct3D-API, der OpenGL-API oder der Vulkan-API unterstützen. Wenn die Direct3D-API verwendet wird, verwendet das Betriebssystem 1020 einen Frontend-Shader-Compiler 1024 zur Kompilierung jeglicher Shader-Befehle 1012 in HLSL in eine Shader-Sprache niedrigerer Ebene. Die Kompilierung kann eine Just-in-time(JIT)-Kompilerung sein, oder die Anwendung kann eine Shader-Vorkompilierung ausführen. Gemäß einigen Ausführungsformen werden Shader hoher Ebene während der Kompilierung der 3D-Graphikanwendung 1010 in Shader niedrigerer Ebene kompiliert. Gemäß einigen Ausführungsformen werden die Shader-Befehle 1012 in einer Zwischenform bereitgestellt, wie einer Version der von der Vulkan-API verwendeten Standard Portable Intermediate Representation (SPIR).
  • Gemäß einigen Ausführungsformen enthält der Benutzermodus-Graphiktreiber 1026 einen Backend-Shader-Compiler 1027 zum Umwandeln der Shader-Befehle 1012 in eine hardwarespezifische Repräsentation. Wenn die OpenGL-API verwendet wird, werden Shader-Befehle 1012 in der GLSL-Sprache hoher Ebene zur Kompilierung an den Benutzermodus-Graphiktreiber 1026 übergeben. Gemäß einigen Ausführungsformen verwendet der Benutzermodus-Graphiktreiber 1026 Betriebssystemkernmodusfunktionen 1028 zur Kommunikation mit einem Kernmodus-Graphiktreiber 1029. Gemäß einigen Ausführungsformen kommuniziert der Kernmodus-Graphiktreiber 1029 mit dem Graphikprozessor 1032 zur Übermittlung von Befehlen und Anweisungen.
  • IP-Kernimplementationen
  • Ein oder mehrere Aspekte wenigstens einer Ausführungsform können durch repräsentativen Code implementiert werden, der auf einem maschinenlesbaren Medium gespeichert ist, wodurch Logik innerhalb einer integrierten Schaltung in der Art eines Prozessors repräsentiert und/oder definiert wird. Beispielsweise kann das maschinenlesbare Medium Befehle aufweisen, die verschiedene Logiken innerhalb des Prozessors repräsentieren. Wenn sie von einer Maschine gelesen werden, können die Befehle die Maschine veranlassen, die Logik zur Ausführung der hier beschriebenen Techniken zu bilden. Solche Repräsentationen, die als „IP-Kerne“ bekannt sind, sind wiederverwendbare Logikeinheiten für eine integrierte Schaltung, die auf einem physischen, maschinenlesbaren Medium als Hardwaremodell, das die Struktur der integrierten Schaltung beschreibt, gespeichert werden können. Das Hardwaremodell kann verschiedenen Kunden oder Herstellungseinrichtungen zugeführt werden, welche das Hardwaremodell auf Herstellungsmaschinen laden, welche die integrierte Schaltung herstellen. Die integrierte Schaltung kann so hergestellt werden, dass sie in Zusammenhang mit jeglichen der hier beschriebenen Ausführungsformen beschriebene Operationen ausführt.
  • 11A ist ein Blockdiagramm, das ein IP-Kernentwicklungssystem 1100 zeigt, das für die Herstellung einer integrierten Schaltung zur Ausführung von Operationen gemäß einer Ausführungsform verwendet werden kann. Das IP-Kernentwicklungssystem 1100 kann für die Erzeugung modularer wiederverwendbarer Entwürfe verwendet werden, die in einen größeren Entwurf aufgenommen oder zur Bildung einer gesamten integrierten Schaltung (beispielsweise einer SoC-integrierten-Schaltung) verwendet werden können. Eine Entwurfseinrichtung 1130 kann eine Softwaresimulation 1110 eines IP-Kernentwurfs in einer Programmiersprache hoher Ebene (beispielsweise C/C++) erzeugen. Die Softwaresimulation 1110 kann verwendet werden, um das Verhalten des IP-Kerns unter Verwendung eines Simulationsmodells 1112 zu entwickeln, zu testen und zu überprüfen. Das Simulationsmodell 1112 kann Funktions-, Verhaltens- und/oder Zeitsimulationen aufweisen. Ein Registerübertragungsebenen(RTL)-Entwurf 1115 kann dann vom Simulationsmodell 1112 erzeugt oder synthetisiert werden. Der RTL-Entwurf 1115 ist eine Abstraktion des Verhaltens der integrierten Schaltung, welche den Fluss von Digitalsignalen zwischen Hardwareregistern, einschließlich der zugeordneten Logik, die unter Verwendung der modellierten Digitalsignale ausgeführt wird, modelliert. Zusätzlich zu einem RTL-Entwurf 1115 können auch Entwürfe niedrigerer Ebene auf der Logikebene oder der Transistorebene erzeugt, entworfen oder synthetisiert werden. Demgemäß können die bestimmten Einzelheiten des anfänglichen Entwurfs und der Simulation variieren.
  • Der RTL-Entwurf 1115 oder eine Entsprechung kann ferner durch die Entwurfseinrichtung zu einem Hardwaremodell 1120, das in einer Hardwarebeschreibungssprache (HDL) vorliegen kann, oder zu einer anderen Repräsentation physischer Entwurfsdaten synthetisiert werden. Die HDL kann ferner simuliert oder getestet werden, um den IP-Kernentwurf zu überprüfen. Der IP-Kernentwurf kann zur Auslieferung an eine Herstellungseinrichtung 1165 einer dritten Partei unter Verwendung eines nicht flüchtigen Speichers 1140 (beispielsweise Festplatte, Flash-Speicher oder irgendein nichtflüchtiges Speichermedium) gespeichert werden. Alternativ kann der IP-Kernentwurf (beispielsweise über das Internet) über eine Drahtverbindung 1150 oder eine drahtlose Verbindung 1160 übertragen werden. Die Herstellungseinrichtung 1165 kann dann eine integrierte Schaltung herstellen, die zumindest teilweise auf dem IP-Kernentwurf beruht. Die hergestellte integrierte Schaltung kann dafür ausgelegt werden, Operationen gemäß zumindest einer hier beschriebenen Ausführungsform auszuführen.
  • 11B zeigt eine seitliche Schnittansicht einer Integrierte-Schaltungs-Baugruppenanordnung 1170 gemäß einigen hier beschriebenen Ausführungsformen. Die Integrierte-Schaltungs-Baugruppenanordnung 1170 zeigt eine Implementation eines oder mehrerer Prozessoren oder Beschleunigervorrichtungen, wie hier beschrieben. Die Baugruppenanordnung 1170 weist mehrere Einheiten von Hardwarelogik 1172, 1174 auf, die mit einem Substrat 1180 verbunden sind. Die Logik 1172, 1174 kann zumindest teilweise in einer konfigurierbaren Logik- oder Festfunktionalitäts-Logikhardware implementiert sein und einen oder mehrere Abschnitte eines oder mehrerer Prozessorkerne, eines oder mehrerer Graphikprozessoren oder anderer hier beschriebener Beschleunigervorrichtungen aufweisen. Jede Logikeinheit 1172, 1174 kann innerhalb eines Halbleiter-Dies implementiert und über eine Verbindungsstruktur 1173 mit dem Substrat 1180 gekoppelt werden. Die Verbindungsstruktur 1173 kann dafür ausgelegt sein, elektrische Signale zwischen der Logik 1172, 1174 und dem Substrat 1180 zu übertragen und Verbindungen aufweisen, die Kontakthöcker oder -säulen einschließen können, jedoch nicht darauf beschränkt sind. Gemäß einigen Ausführungsformen kann die Verbindungsstruktur 1173 dafür ausgelegt sein, elektrische Signale beispielsweise in der Art von Ein-/Ausgabe(E/A)-Signalen und/oder Strom- oder Massesignalen in Zusammenhang mit dem Betrieb der Logik 1172, 1174 zu übertragen. Gemäß einigen Ausführungsformen ist das Substrat 1180 ein epoxidbasiertes Laminatsubstrat. Das Substrat 1180 kann gemäß anderen Ausführungsformen andere geeignete Typen von Substraten aufweisen. Die Baugruppenanordnung 1170 kann über eine Baugruppenverbindung 1183 mit anderen elektrischen Vorrichtungen verbunden sein. Die Baugruppenverbindung 1183 kann mit einer Fläche des Substrats 1180 gekoppelt sein, um elektrische Signale zu anderen elektrischen Vorrichtungen in der Art einer Hauptplatine, eines anderen Chipsatzes oder eines Mehrchipmoduls zu übertragen.
  • Gemäß einigen Ausführungsformen sind die Logikeinheiten 1172, 1174 elektrisch mit einer Bridge 1182 gekoppelt, die dafür ausgelegt ist, elektrische Signale zwischen den Logiken 1172, 1174 zu übertragen. Die Bridge 1182 kann eine dichte Verbindungsstruktur sein, die einen Weg für elektrische Signale bereitstellt. Die Bridge 1182 kann ein Bridge-Substrat aufweisen, das aus Glas oder einem geeigneten Halbleitermaterial besteht. Elektrische Leitungswegmerkmale können auf dem Bridge-Substrat ausgebildet sein, um eine Chip-zu-Chip-Verbindung zwischen den Logiken 1172, 1174 bereitzustellen.
  • Wenngleich zwei Logikeinheiten 1172, 1174 und eine Bridge 1182 dargestellt sind, können hier beschriebene Ausführungsformen mehr oder weniger Logikeinheiten auf einem oder mehreren Dies aufweisen. Der eine oder die mehreren Dies können durch null oder mehr Bridges verbunden sein, weil die Bridge 1182 fortgelassen werden kann, wenn die Logik auf einem einzigen Die ausgebildet ist. Alternativ können mehrere Dies oder Logikeinheiten durch eine oder mehrere Bridges verbunden werden. Zusätzlich können mehrere Logikeinheiten, Dies und Bridges in anderen möglichen Konfigurationen, einschließlich dreidimensionaler Konfigurationen, miteinander verbunden werden.
  • 11C zeigt eine Baugruppenanordnung 1190, die mehrere Einheiten mit einem Substrat 1180 (beispielsweise Basis-Die) verbundener Hardwarelogik-Chiplets aufweist. Eine Graphikverarbeitungseinheit, ein Parallelprozessor und/oder ein Rechenbeschleuniger, wie hier verwendet, kann aus verschiedenen Silicium-Chiplets, die getrennt hergestellt werden, zusammengesetzt werden. In diesem Zusammenhang ist ein Chiplet eine zumindest teilweise gekapselte integrierte Schaltung, die verschiedene Logikeinheiten aufweist, die mit anderen Chiplets zu einer größeren Baugruppe zusammengesetzt werden können. Ein diversifizierter Satz von Chiplets mit verschiedenen IP-Kernlogiken kann zu einer einzigen Vorrichtung zusammengesetzt werden. Zusätzlich können die Chiplets unter Verwendung einer aktiven Verdrahtungslagentechnologie in einen Basis-Die oder ein Basis-Chiplet integriert werden. Die hier beschriebenen Konzepte ermöglichen die Verbindung und Kommunikation zwischen den verschiedenen IP-Formen innerhalb der GPU. IP-Kerne können unter Verwendung verschiedener Prozesstechnologien hergestellt und während der Herstellung zusammengesetzt werden, wodurch die Komplexität des Zusammenführens mehrerer IPs, insbesondere auf einem großen SoC mit mehreren IP-Spielarten, zum selben Herstellungsprozess vermieden wird. Die Ermöglichung der Verwendung der Prozesstechnologien verbessert die Zeit bis zur Markteinführung und bietet eine kostenwirksame Art zur Erzeugung mehrerer Produkt-SKUs. Zusätzlich sind die nicht aggregierten IPs besser dafür geeignet, unabhängig stromgeschaltet zu werden, und können Komponenten, die bei einer gegebenen Arbeitslast nicht verwendet werden, abgeschaltet werden, wodurch der Gesamtstromverbrauch verringert wird.
  • Die Hardwarelogik-Chiplets können Hardwarelogik-Chiplets 1172 für spezielle Zwecke, Logik- oder E/A-Chiplets 1174 und/oder Speicher-Chiplets 1175 umfassen. Die Hardwarelogik-Chiplets 1172 und die Logik- oder E/A-Chiplets 1174 können zumindest teilweise in konfigurierbarer Logik- oder Festfunktionalitätslogik-Hardware implementiert werden und einen oder mehrere Teile von jeglichen des einen oder der mehreren Prozessorkerne, des einen oder der mehreren Graphikprozessoren, des einen oder der mehreren Parallelprozessoren oder anderer Beschleunigervorrichtungen, wie hier beschrieben, aufweisen. Die Speicher-Chiplets 1175 können ein DRAM(beispielsweise GDDR, HBM)-Speicher oder ein Cache(SRAM)-Speicher sein.
  • Jedes Chiplet kann als ein getrennter Halbleiter-Die hergestellt werden und über eine Verbindungsstruktur 1173 mit dem Substrat 1180 gekoppelt werden. Die Verbindungsstruktur 1173 kann dafür ausgelegt sein, elektrische Signale zwischen den verschiedenen Chiplets und Logik innerhalb des Substrats 1180 zu übertragen. Die Verbindungsstruktur 1173 kann Zwischenverbindungen beispielsweise in der Art von Kontakthöckern oder -säulen, jedoch ohne Einschränkung darauf, aufweisen. Gemäß einigen Ausführungsformen kann die Verbindungsstruktur 1173 dafür ausgelegt sein, elektrische Signale beispielsweise in der Art von Ein-/Ausgabe(E/A)-Signalen und/oder Strom- oder Massesignalen in Zusammenhang mit dem Betrieb der Logik-, E/A- und Speicher-Chiplets zu übertragen.
  • Gemäß einigen Ausführungsformen ist das Substrat 1180 ein epoxidbasiertes Laminatsubstrat. Das Substrat 1180 kann gemäß anderen Ausführungsformen andere geeignete Typen von Substraten aufweisen. Die Baugruppenanordnung 1190 kann über eine Baugruppenverbindung 1183 mit anderen elektrischen Vorrichtungen verbunden sein. Die Baugruppenverbindung 1183 kann mit einer Fläche des Substrats 1180 gekoppelt sein, um elektrische Signale zu anderen elektrischen Vorrichtungen in der Art einer Hauptplatine, eines anderen Chipsatzes oder eines Mehrchipmoduls zu übertragen.
  • Gemäß einigen Ausführungsformen können ein Logik- oder E/A-Chiplet 1174 und ein Speicher-Chiplet 1175 elektrisch über eine Bridge 1187 gekoppelt sein, die dafür ausgelegt ist, elektrische Signale zwischen dem Logik- oder E/A-Chiplet 1174 und einem Speicher-Chiplet 1175 zu übertragen. Die Bridge 1187 kann eine dichte Verbindungsstruktur sein, die einen Weg für elektrische Signale bereitstellt. Die Bridge 1187 kann ein Bridge-Substrat aufweisen, das aus Glas oder einem geeigneten Halbleitermaterial besteht. Elektrische Leitungswegmerkmale können auf dem Bridge-Substrat ausgebildet sein, um eine Chip-zu-Chip-Verbindung zwischen dem Logik- oder E/A-Chiplet 1174 und einem Speicher-Chiplet 1175 bereitzustellen. Die Bridge 1187 kann auch als Silicium-Bridge oder Zwischenverbindungs-Bridge bezeichnet werden. Beispielsweise ist die Bridge 1187 gemäß einigen Ausführungsformen eine eingebettete Mehr-Die-Zwischenverbindungs-Bridge (EMIB). Gemäß einigen Ausführungsformen kann die Bridge 1187 einfach eine direkte Verbindung von einem Chiplet zu einem anderen Chiplet sein.
  • Das Substrat 1180 kann Hardwarekomponenten für die E/A 1191, den Cache-Speicher 1192 und andere Hardwarelogik 1193 aufweisen. Ein Fabric 1185 kann in das Substrat 1180 eingebettet sein, um eine Kommunikation zwischen den verschiedenen Logik-Chiplets und der Logik 1191, 1193 innerhalb des Substrats 1180 zu ermöglichen. Gemäß einer Ausführungsform können die E/A 1191, das Fabric 1185, Cache-, Bridge- und andere Hardwarelogik 1193 in einen Basis-Die integriert sein, der auf das Substrat 1180 geschichtet ist.
  • Gemäß verschiedenen Ausführungsformen kann eine Baugruppenanordnung 1190 eine geringere oder eine größere Anzahl von Komponenten und Chiplets aufweisen, die über ein Fabric 1185 oder eine oder mehrere Bridges 1187 miteinander verbunden sind. Die Chiplets innerhalb der Baugruppenanordnung 1190 können in einer 3D- oder 2,5D-Anordnung eingerichtet sein. Im Allgemeinen können Bridge-Strukturen 1187 verwendet werden, um eine Punkt-zu-Punkt-Verbindung beispielsweise zwischen Logik- oder E/A-Chiplets und Speicher-Chiplets zu ermöglichen. Das Fabric 1185 kann zur Verbindung der verschiedenen Logik- und/oder E/A-Chiplets (beispielsweise der Chiplets 1172, 1174, 1191, 1193) mit anderen Logik- und/oder E/A-Chiplets verwendet werden. Gemäß einer Ausführungsform kann der Cache-Speicher 1192 innerhalb des Substrats als globaler Cache für die Baugruppenanordnung 1190, Teil eines verteilten globalen Caches oder dedizierter Cache für das Fabric 1185 wirken.
  • 11D zeigt eine Baugruppenanordnung 1194, die untereinander austauschbare Chiplets 1195 aufweist, gemäß einer Ausführungsform. Die untereinander austauschbaren Chiplets 1195 können zu standardisierten Slots auf einem oder mehreren Basis-Chiplets 1196, 1198 zusammengesetzt werden. Die Basis-Chiplets 1196, 1198 können durch eine Bridge-Zwischenverbindung 1197 gekoppelt werden, die den anderen hier beschriebenen Bridge-Zwischenverbindungen ähneln kann und beispielsweise eine EMIB sein kann. Speicher-Chiplets können auch über eine Bridge-Zwischenverbindung mit Logik- oder E/A-Chiplets verbunden werden. E/A- und Logik-Chiplets können über ein Zwischenverbindungs-Fabric kommunizieren. Die Basis-Chiplets können jeweils einen oder mehrere Slots in einem standardisierten Format für eine von Logik oder E/A oder Speicher/Cache unterstützen.
  • Gemäß einer Ausführungsform können SRAM- und Stromzufuhrschaltungen in einem oder mehreren der Basis-Chiplets 1196, 1198 hergestellt werden, die unter Verwendung einer anderen Prozesstechnologie als die untereinander austauschbaren Chiplets 1195, die auf die Basis-Chiplets gestapelt sind, hergestellt werden können. Beispielsweise können die Basis-Chiplets 1196, 1198 unter Verwendung einer größeren Prozesstechnologie hergestellt werden, während die untereinander austauschbaren Chiplets unter Verwendung einer kleineren Prozesstechnologie hergestellt werden können. Eines oder mehrere der untereinander austauschbaren Chiplets 1195 kann aus einem oder mehreren Speicher(beispielsweise DRAM)-Chiplets bestehen. Auf der Grundlage der für das Produkt, welches die Baugruppenanordnung 1194 verwendet, angestrebten Leistungsaufnahme und/oder Leistungsfähigkeit können für die Baugruppenanordnung 1194 unterschiedliche Speicherdichten ausgewählt werden. Zusätzlich können Logik-Chiplets mit einer anderen Anzahl oder einem anderen Typ funktioneller Einheiten bei der Montage auf der Grundlage der für das Produkt angestrebten Leistungsaufnahme und/oder Leistungsfähigkeit ausgewählt werden. Zusätzlich können Chiplets, die IP-Logikkerne unterschiedlicher Typen enthalten, in die untereinander austauschbaren Chiplet-Slots eingefügt werden, wodurch hybride Prozessorentwürfe ermöglicht werden, die IP-Blöcke unterschiedlicher Technologien mischen und anpassen können.
  • Beispielhafte System-on-a-Chip-integrierte-Schaltung
  • Die 12 - 13 zeigen beispielhafte integrierte Schaltungen und zugeordnete Graphikprozessoren, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden können, gemäß verschiedenen hier beschriebenen Ausführungsformen. Zusätzlich zum Dargestellten können andere Logiken und Schaltungen aufgenommen werden, einschließlich zusätzlicher Graphikprozessoren/-kerne, Peripherieschnittstellen-Steuereinrichtungen oder Prozessorkerne für allgemeine Zwecke.
  • 12 ist ein Blockdiagramm, das eine beispielhafte System-on-a-Chip-integrierte-Schaltung 1200 zeigt, die unter Verwendung eines oder mehrerer IP-Kerne hergestellt werden kann, gemäß einer Ausführungsform. Die beispielhafte integrierte Schaltung 1200 weist einen oder mehrere Anwendungsprozessoren 1205 (beispielsweise CPUs) und wenigstens einen Graphikprozessor 1210 auf und kann zusätzlich einen Bildprozessor 1215 und/oder einen Videoprozessor 1220 aufweisen, die jeweils ein modularer IP-Kern von derselben oder mehreren verschiedenen Entwurfseinrichtungen sein können. Die integrierte Schaltung 1200 weist eine Peripherie- oder Buslogik, einschließlich einer USB-Steuereinrichtung 1225, einer UART-Steuereinrichtung 1230, einer SPI/SDIO-Steuereinrichtung 1235 und einer I2S/I2C-Steuereinrichtung 1240, auf. Zusätzlich kann die integrierte Schaltung eine Anzeigevorrichtung 1245 aufweisen, die mit einer oder mehreren von einer High-Definition-Multimedia-Interface(HDMI)-Steuereinrichtung 1250 und einer Mobile-Industry-Processor-Interface(MIPI)-Anzeigeschnittstelle 1255 gekoppelt ist. Speicher kann durch ein Flash-Speicheruntersystem 1260 einschließlich eines Flash-Speichers und einer Flash-Speichersteuereinrichtung, bereitgestellt sein. Die Speicherschnittstelle kann durch eine Speichersteuereinrichtung 1265 zum Zugriff auf SDRAM- oder SRAM-Speichervorrichtungen bereitgestellt sein. Einige integrierte Schaltungen weisen zusätzlich eine eingebettete Sicherheitsmaschine 1270 auf.
  • Die 13A - 13B sind Blockdiagramme, die beispielhafte Graphikprozessoren zur Verwendung mit einem SoC zeigen, gemäß hier beschriebenen Ausführungsformen. 13A zeigt einen beispielhaften Graphikprozessor 1310 einer System-on-a-Chip-integrierten-Schaltung, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß einer Ausführungsform. 13B zeigt einen zusätzlichen beispielhaften Graphikprozessor 1340 einer System-on-a-Chip-integrierten-Schaltung, der unter Verwendung eines oder mehrerer IP-Kerne hergestellt sein kann, gemäß einer Ausführungsform. Der Graphikprozessor 1310 aus 13A ist ein Beispiel eines Graphikprozessorkerns mit geringer Leistungsaufnahme. Der Graphikprozessor 1340 aus 13B ist ein Beispiel eines Graphikprozessorkerns mit höherer Leistungsfähigkeit. Jeder der Graphikprozessoren 1310, 1340 kann eine Variante des Graphikprozessors 1210 aus 12 sein.
  • Wie in 13A dargestellt ist, weist der Graphikprozessor 1310 einen Vertex-Prozessor 1305 und einen oder mehrere Fragmentprozessoren 1315A - 1315N (beispielsweise 1315A, 1315B, 1315C, 1315D bis 1315N-1 und 1315N) auf. Der Graphikprozessor 1310 kann verschiedene Shader-Programme über eine getrennte Logik ausführen, so dass der Vertex-Prozessor 1305 optimiert ist, Operationen für Vertex-Shader-Programme auszuführen, während der eine oder die mehreren Fragmentprozessoren 1315A - 1315N Fragment(beispielsweise Pixel)-Shading-Operationen für Fragment- oder Pixel-Shader-Programme ausführen. Der Vertex-Prozessor 1305 führt die Vertex-Verarbeitungsstufe der 3D-Graphik-Pipeline aus und erzeugt Grundform- und Vertex-Daten. Der eine oder die mehreren Fragmentprozessoren 1315A - 1315N verwenden die durch den Vertex-Prozessor 1305 erzeugten Grundform- und Vertex-Daten zur Erzeugung eines Framebuffers, der auf einer Anzeigevorrichtung angezeigt wird. Gemäß einer Ausführungsform sind der eine oder die mehreren Fragmentprozessoren 1315A - 1315N dafür optimiert, Fragment-Shader-Programme auszuführen, wie sie in der OpenGL-API vorgesehen sind, welche verwendet werden können, um ähnliche Operationen wie ein Pixel-Shader-Programm auszuführen, das in der Direct3D-API vorgesehen ist.
  • Der Graphikprozessor 1310 weist zusätzlich eine oder mehrere Speicherverwaltungseinheiten (MMUs) 1320A - 1320B, Caches 1325A - 1325B und Schaltungsverbindungen 1330A - 1330B auf. Die eine oder die mehreren MMUs 1320A - 1320B stellen eine Abbildung von virtuellen auf physische Adressen für den Graphikprozessor 1310 bereit, einschließlich für den Vertex-Prozessor 1305 und/oder den einen oder die mehreren Fragmentprozessoren 1315A - 1315N, die im Speicher gespeicherte Vertex- oder Bild-/Texturdaten zusätzlich zu in dem einen oder den mehreren Caches 1325A - 1325B gespeicherten Vertex- oder Bild-/Texturdaten referenzieren können. Gemäß einer Ausführungsform können die eine oder die mehreren MMUs 1320A - 1320B mit anderen MMUs innerhalb des Systems synchronisiert werden, einschließlich einer oder mehrerer MMUs in Zusammenhang mit dem einen oder den mehreren Anwendungsprozessoren 1205, dem Bildprozessor 1215 und/oder dem Videoprozessor 1220 aus 12, so dass jeder Prozessor 1205 - 1220 an einem geteilten oder vereinheitlichten virtuellen Speichersystem teilnehmen kann. Die eine oder die mehreren Schaltungsverbindungen 1330A - 1330B ermöglichen es dem Graphikprozessor 1310, sich gemäß Ausführungsformen entweder über einen internen Bus des SoCs oder über eine direkte Verbindung mit anderen IP-Kernen innerhalb des SoCs zu verbinden.
  • Wie in 13B dargestellt ist, weist der Graphikprozessor 1340 die eine oder die mehreren MMUs 1320A - 1320B, Caches 1325A - 1325B und Schaltungsverbindungen 1330A - 1330B des Graphikprozessors 1310 aus 13A auf. Der Graphikprozessor 1340 weist einen oder mehrere Shader-Kerne 1355A - 1355N (beispielsweise 1455A, 1355B, 1355C, 1355D, 1355E, 1355F bis 1355N-1 und 1355N) auf, wodurch eine vereinheitlichte Shader-Kernarchitektur bereitgestellt wird, bei der ein einziger Kern oder Kerntyp alle Typen eines programmierbaren Shader-Codes, einschließlich eines Shader-Programmcodes zur Implementierung von Vertex-Shadern, Fragment-Shadern und/oder Rechen-Shadern, ausführen kann. Die genaue Anzahl der vorhandenen Shader-Kerne kann sich zwischen Ausführungsformen und Implementationen unterscheiden. Zusätzlich weist der Graphikprozessor 1340 einen Zwischenkernaufgabenmanager 1345, der als Thread-Abfertiger zur Übergabe von Ausführungs-Threads an einen oder mehrere Shader-Kerne 1355A - 1355N wirkt, und eine Kachelerzeugungseinheit 1358 zur Beschleunigung von Kachelungsoperationen für ein kachelbasiertes Rendern auf, wobei Renderoperationen für eine Szene im Bildraum unterteilt werden, beispielsweise um eine lokale räumliche Kohärenz innerhalb einer Szene auszunutzen oder die Verwendung interner Caches zu optimieren.
  • Rechen- und Speichersystem mit Unterstützung für zusammengefügte Multicast-Lesevorgänge
  • 14 ist ein Blockdiagramm eines Rechensystems 1400, das einen Satz von Recheneinheiten und einen geteilten Speicher aufweist, gemäß einer Ausführungsform. Gemäß einer Ausführungsform weist das Rechensystem 400 mehrere Gruppen von Recheneinheiten 1402A - 1402B, einen Block eines geteilten lokalen Speichers (SLM 1406), einen Sampler 1408 und eine Rechen-Cluster-Schnittstelle (HDC 1410) auf. Andere Komponenten können gemäß anderen Ausführungsformen aufgenommen sein. Das Rechensystem 1400 ist eine Variante eines Unterkerns oder eines Unter-Slices 221, wie in 2B dargestellt ist, es kann jedoch auch in andere hier beschriebene GPU-Architekturen aufgenommen sein.
  • Die mehreren Gruppen von Recheneinheiten 1402A - 1402B können eine erste Gruppe von Recheneinheiten 1402A und eine zweite Gruppe von Recheneinheiten 1402A einschließen, sind jedoch nicht darauf beschränkt. Die Gruppen von Recheneinheiten können beispielsweise Unter-Slices von Ausführungseinheiten, Recheneinheits-Cluster, Streaming-Multiprozessoren oder andere Typen von Graphikrecheneinheiten für allgemeine Zwecke sein. Beispielsweise sind die Recheneinheiten gemäß einer Ausführungsform Ausführungseinheiten, die in Zeilen angeordnet sind, wobei jede Zeile beispielsweise zwei, vier, acht oder eine beliebige Anzahl von Ausführungseinheiten aufweist. Gemäß einer Ausführungsform weist eine einzige logische Recheneinheit mehrere vereinigte Ausführungseinheiten auf. In einer vereinigten Ausführungseinheit wird die Rechenlogik mehrerer Ausführungseinheiten durch einen einzigen Block einer Steuerlogik gesteuert, der den Ausführungszustand für jeden Thread aufrechterhält, der auf den vereinigten Ausführungseinheiten ausgeführt wird. Die Recheneinheiten können auch als Streaming-Multiprozessoren oder Partitionen eines Streaming-Multiprozessors ausgelegt sein.
  • Gemäß einer Ausführungsform können die mehreren Gruppen von Recheneinheiten 1402A - 1402B für einen systolischen Betrieb ausgelegt sein, wobei die mehreren Gruppen von Recheneinheiten zusammen eine Arbeitslast abarbeiten. Beispielsweise können Matrixoperationen in systolischer Weise ausgeführt werden, wobei Operationen für Elemente einer Matrix über die Gruppen von Recheneinheiten verteilt werden, um Operationen in der Art einer vereinigten Matrixmultiplikation und Akkumulation oder systolischer Punktprodukte auszuführen. Während systolischer Operationen kann ein systolischer Broadcast 1403 von Zwischendaten zwischen den Recheneinheiten ausgeführt werden. Gemäß einer Ausführungsform können die Zwischendaten über den SLM zwischen Recheneinheiten geteilt werden.
  • Gemäß einer Ausführungsform kann jede Gruppe von Recheneinheiten Daten vom SLM 1406 über einen Satz von Speicher-Arbitern 1404A - 1404B empfangen. Die Speicher-Arbiter 1404A - 1404B weisen Hardwarelogik zum Sortieren und Priorisieren von Zugriffsanforderungen auf den SLM 1406, den Sampler 1408 und über die HDC 1410 auf. Die HDC 1410 kann mit Cache-Speicher in der Art eines L1-, L2- oder L3-Cache-Speichers verbinden. Der SLM 1406, der Sampler 1408 und die L1-, L2- oder L3-Cache-Speicher können jeweils SRAM-Speicher sein. Gemäß einer Ausführungsform kann die Daten-Cluster-Schnittstelle auch mit einem größeren Block eines geteilten Speichers verbinden, der mit anderen Gruppen von Recheneinheiten geteilt wird (beispielsweise geteilter Speicher/Cache-Speicher 236 wie in 2B).
  • Die verschiedenen Speichertechnologien können Anforderungen mit unterschiedlichen Raten bedienen. Gemäß einer Ausführungsform kann der SLM 1406 256 Bytes pro Takt bereitstellen, wobei 128 Bytes pro Takt jedem Speicher-Arbiter 1404A - 1404B bereitgestellt werden. Gemäß einer Ausführungsform liegen die 128 von einem Arbiter empfangenen Bytes in Form von zwei Eingängen vor, die jeweils 2 x 32 Bytes pro Takteingang empfangen können. Der Sampler 1408 kann 128 Bytes pro Takt bereitstellen, wobei 64 Bytes pro Takt jedem Speicher-Arbiter bereitgestellt werden. Die HDC 1410 kann 64 Bytes pro Takt unterstützen, wobei 32 Bytes pro Takt jedem Speicher-Arbiter bereitgestellt werden. Gemäß einer Ausführungsform kann jeder Speicher-Arbiter 1404A - 1404B jeder Gruppe von Recheneinheiten über mehrere Datenbusse 128 Bytes pro Takt bereitstellen. Diese Datenraten sind für alle Ausführungsformen beispielhaft und nicht einschränkend, weil Ausführungsformen eine lokale Speicherhierarchie mit unterschiedlichen Datenraten aufweisen können.
  • Hier beschriebene Ausführungsformen ermöglichen SLM-Multicast über eine SLM-Zähltafel. Gemäß einer Ausführungsform wird eine Zähltafel zum SLM hinzugefügt, um Anforderungen zu verfolgen, die von den verschiedenen Recheneinheiten eingehen. Anforderungen für denselben Datenblock können zusammengefügt werden, und es kann ein einziger Datum-Broadcast zu jeder Recheneinheit, die den Datenblock anfordert, vorgenommen werden.
  • Lesezusammenfügung für SLM-Lesevorgänge zum selben Adressblock
  • 15A zeigt eine Geteilter-lokaler-Speicher-Betriebs-Pipeline gemäß einer Ausführungsform. Die SLM-Pipeline weist mehrere Pipeline-Stufen auf. Gemäß einer Ausführungsform umfassen die Pipeline-Stufen eine Eingangs-FIFO-Stufe 1504, eine Adressberechnungsstufe 1506, eine erste Kreuzschienenstufe 1508, einen Satz von Speicherbänken 1510, eine zweite Kreuzschienenstufe 1512, eine Datenpufferstufe 1514 und eine Ausgangs-FIFO-Stufe 1516. Die Eingangs-FIFO-Stufe 1504 akzeptiert über einen oder mehrere First-in-first-out(FIFO)-Puffer eingehende Speicheranforderungen. Die Adressberechnungsstufe 1506 übersetzt eine externe SLM-Adresse in eine interne Adresse für den SLM. Die interne Adresse ermöglicht die Bestimmung der einen oder der mehreren Speicherbänke im Satz von Speicherbänken 1510, worin sich die angeforderten Daten befinden. Die erste Kreuzschienenstufe 1508 leitet die Zugriffsanforderung an eine oder mehrere von dem Satz von Speicherbänken 1510 weiter. Die zweite Kreuzschienenstufe 1512 leitet Daten, die vom Satz von Speicherbänken 1510 zurückzugeben sind, zur Datenpufferstufe 1514 weiter. Die zurückgegebenen Daten können über die Ausgangs-FIFO-Stufe 1516 geleitet werden.
  • Gemäß einer Ausführungsform ist eine Speicherzugriffs-Zähltafel hinzugefügt, die alle ausstehenden Blockleseanforderungen für den SLM verfolgt. Eine beispielhafte Zähltafel 1502 ist in 15B dargestellt. Die Zähltafel 1502 kann eine Anforderungskennung 1520 zur Identifikation einer Zugriffsanforderung sowie eine Recheneinheitskennung 1522, eine Thread-Kennung 1524 und einen Adressblock 1526 in Zusammenhang mit der Zugriffsanforderung speichern. Gemäß einer Ausführungsform wird, wenn eine Leseanforderung am SLM ankommt und die Zähltafel nicht voll ist, ein Zähltafeleintrag (beispielsweise 1530, 1540, 1550) zugeordnet und wird die Anforderung zur Zähltafel hinzugefügt. Wenn eine neue Anforderung empfangen wird, wird sie mit den existierenden Zähltafeleinträgen verglichen. Falls der Adressbereich des neuen Eintrags mit dem Adressbereich eines ausstehenden Blocklesevorgangs übereinstimmt, kann der neue Lesevorgang mit dem ausstehenden Lesevorgang zusammengefügt werden. Beispielsweise ist der Eintrag 1550 für die Anforderung 0x02 eine Anforderung zum Lesen desselben Adressblocks wie Eintrag 1530. Demgemäß kann der SLM die Anforderungen 0x02 und 0x00 zusammenfügen und einen einzigen Zugriff auf den Satz von Speicherbänken 1510 für beide Anforderungen ausführen, wodurch die Anzahl der Bankzugriffe verringert wird.
  • Gemäß einer Ausführungsform werden Zähltafeleinträge aufrechterhalten, während eine Anforderung anhängig ist, und es kann eine Zusammenfügung auftreten, falls eine zusätzliche Anforderung am SLM empfangen wird, die mit einer anhängigen Anforderung übereinstimmt. Gemäß einer Ausführungsform werden Anforderungsfenster verwendet, so dass Anforderungen, die innerhalb des Zeitfensters empfangen werden, erst nach Ende des Fensters abgeschlossen werden, um mehr Zeit zu ermöglichen, damit mehrere eingehende Anforderungen zusammengeführt werden können. Die Länge des Fensters kann abhängig vom für eine Arbeitslast erwarteten Ausmaß der Datenwiederverwendung als Kompromiss zwischen Effizienz und Latenz dynamisch eingestellt werden.
  • Gemäß einer Ausführungsform können mehrere Leseanforderungen von einem Speicher-Arbiter in einer einzigen Antwort zusammengeführt werden. Der SLM kann eine einzige Rücklaufnachricht zum Speicher-Arbiter senden, der eine Bitmaske aufweist, welche alle zusammengefügten Anforderungen von einer Recheneinheit und/oder von der Recheneinheit ausgeführter Threads identifiziert. Der Speicher-Arbiter kann dann einen Leserücklauf für die zusammengefügten Leseanforderungen zu den Recheneinheiten und/oder Threads, die durch die Zusammenfügungsmaske identifiziert wurden, übertragen. Gemäß einer Ausführungsform können Anforderungen von einem einzigen Speicher-Arbiter zusammengefügt werden. Gemäß einer Ausführungsform können Anforderungen von mehreren Speicher-Arbitern zusammengefügt werden. Beispielsweise können Anforderungen von mehreren Arbitern durch einen einzigen Zugriff auf eine oder mehrere gemeinsame Speicherbänke verarbeitet werden und können mehrere Rücklaufanforderungen zu den mehreren Arbitern gesendet werden. Falls sich die mehreren Speicher-Arbiter einen Rücklaufbus teilen, kann ein einziger Leserücklauf über den geteilten Bus übertragen und von den mehreren Speicher-Arbitern empfangen werden.
  • Gemäß einer Ausführungsform wird der Zähltafeleintrag aufgehoben, wenn eine Antwortnachricht über einen Rücklaufnachrichtenbus zu einem Speicher-Arbiter gesendet wird. Zu dieser Zeit kann die Rücklaufnachricht-Verarbeitungslogik im SLM prüfen, um festzustellen, ob jegliche Zusammenfügungen für die Leseanforderung in Zusammenhang mit der Rücklaufnachricht ausgeführt wurden. Eine Zusammenfügungsmaske für die Rücklaufnachricht wird mit der Rücklaufnachricht über den Rücklaufbus übertragen. Gemäß einer Ausführungsform ist die Zusammenfügungsmaske eine Bitmaske, welche die Recheneinheit und Thread-Kennungen angibt, für welche Nachrichten zusammengefügt wurden. Die Zusammenfügungsmaske kann als neues Feld oder als Ersatz für existierende oder reservierte Felder zu einem Rücklaufbus-Tag-Feld hinzugefügt werden. Beispielsweise können die Recheneinheits-/Thread-Kennungen für die Zusammenfügungsmaske ein Recheneinheits-/Thread-Kennungsfeld bei früheren Rücklaufbusimplementationen ersetzen.
  • Gemäß einer Ausführungsform ist die maximale Anzahl der Einträge in der Zähltafel gleich der maximalen Anzahl der sich auf dem Wege befindenden Blocklesenachrichten in der SLM-Pipeline, einschließlich der Anzahl der Einträge, die im Eingangs-FIFO gespeichert werden können. Implementationen können jedoch eine geringere Größe der Zähltafel verwenden. Falls eine kleinere Zähltafel verwendet wird und die Zähltafel voll ist, wenn eine neue Blockleseanforderung ankommt, wird die neue Anforderung nicht in die Zähltafel eingetragen, wodurch verhindert wird, dass nachfolgende Einträge mit diesem Eintrag zusammengefügt werden. Der neue Eintrag kann aber dennoch mit einem existierenden Zähltafeleintrag zusammengefügt werden, selbst wenn die Zähltafel voll ist.
  • 16 zeigt ein Verfahren 1600 zum Zusammenfügen von Leseanforderungen für einen geteilten Speicher gemäß einer Ausführungsform. Das Verfahren 1600 kann durch Steuerlogik für einen geteilten Speicher (beispielsweise SLM), wie hier beschrieben, ausgeführt werden. Gemäß einer Ausführungsform umfasst das Verfahren 1600, dass die Steuerlogik des geteilten Speichers eine Operation 1602 ausgeführt, um zu ermöglichen, dass der geteilte Speicher eine erste Lese-anforderung empfängt.. Die Steuerlogik kann dann Operation 1604 ausführen, um eine zweite Leseanforderung am geteilten Speicher zu empfangen, während die erste Leseanforderung anhängig ist. Abgesehen von der ersten und der zweiten Leseanforderung können auch mehrere zusätzliche Leseanforderungen empfangen werden. Wenn die jeweiligen Leseanforderungen empfangen werden, kann ein Zähltafeleintrag für die Anforderung erzeugt werden, wie in 15B dargestellt ist. Auf der Grundlage der Zähltafeleinträge kann die Steuerlogik feststellen, ob sich mehrere anhängige Leseanforderungen auf den gleichen Adressbereich beziehen. Beispielsweise kann die Steuerlogik Operation 1605 ausführen, um festzustellen, ob sich die erste und die zweite Leseanforderung auf den gleichen Adressblock beziehen. Falls sich die erste und die zweite Leseanforderung nicht auf den gleichen Adressblock beziehen, kann Operation 1608 ausgeführt werden, um die zweite Leseanforderung getrennt von der ersten Leseanforderung zu verarbeiten. Falls sich die erste und die zweite Leseanforderung auf den gleichen Adressblock beziehen, kann Operation 1606 ausgeführt werden, um die zweite Leseanforderung mit der ersten Leseanforderung zusammenzufügen. Das Zusammenfügen der zweiten Leseanforderung mit der ersten Leseanforderung bedeutet, dass nur ein Zugriff auf die den angeforderten Adressblock speichernden Speicherbänke vorgenommen zu werden braucht, um sowohl die erste als auch die zweite Leseanforderung zu erfüllen.
  • Gemäß einer Ausführungsform werden Anforderungsfenster verwendet, wobei Anforderungen, die innerhalb des Zeitfensters empfangen werden, nicht vor Ende des Fensters abgeschlossen werden, um mehr Zeit für das Zusammenführen mehrerer eingehender Anforderungen zu ermöglichen. Die Länge des Fensters kann abhängig vom für eine Arbeitslast erwarteten Ausmaß der Datenwiederverwendung als Kompromiss zwischen Effizienz und Latenz dynamisch eingestellt werden. Wenn die Recheneinheiten beispielsweise für systolische Operationen in der Art von Matrixmultiplikationsoperationen mit mehreren Recheneinheiten ausgelegt sind, kann ein Anforderungsfenster für die Latenz in Zusammenhang mit einer systolischen Übertragung zwischen Gruppen von Recheneinheiten, die mit dem geteilten lokalen Speicher gekoppelt sind, abgestimmt werden.
  • Gemäß einer Ausführungsform führen Speicher-Arbiter, welche die Recheneinheiten mit dem SLM verbinden, die Ergebnisse mehrerer zusammengefügter Lesevorgänge durch individuelle Übertragungen zu den Threads und/oder Recheneinheiten, die den Lesevorgang angefordert haben, zurück. Gemäß einer Ausführungsform können die Leseergebnisse statt durch individuelle Übertragungen durch eine einzige Multicast-Rücklaufnachricht zu jedem Thread und/oder jeder Recheneinheit, der oder die einem zusammengefügten Lesevorgang zugeordnet ist, zurückgeführt werden.
  • Multicast-Rückführung zusammengefügter Lesevorgänge
  • 17 zeigt einen Speicher-Arbiter 1700 mit Multicast-Unterstützung für SLM-Daten gemäß einer Ausführungsform. Wenngleich ein Multicast von SLM-Daten beschrieben wird, kann der Speicher-Arbiter 1700 gemäß einigen Ausführungsformen auch eine Multicast-Unterstützung für andere Speichervorrichtungen bereitstellen, die das Zusammenführen von Leseanforderungen unterstützen. Der Speicher-Arbiter 1700 kann jeden der Speicher-Arbiter 1404A - 1404B aus 14 repräsentieren und stellt eine Speicherschnittstelle zwischen den Recheneinheiten 1402A - 1402B und dem SLM 1406, dem Sampler 1408 und der HDC 1410 bereit.
  • Der dargestellte Abschnitt des Speicher-Arbiters 1700 ist der Datenrücklaufweg, der Rücklaufdaten mehreren Sätzen von Recheneinheiten/Ausführungseinheiten/Multiprozessoren bereitstellt, die als EU-Schnittstellen 1720A - 1720D, 1721A - 1721D repräsentiert sind. Vom Sampler, vom SLM und von der HDC ankommende Daten können in Sampler-Eingangspuffern 1704A - 1704B, in SLM-Eingangspuffern 1705A - 1705B und in HDC-Eingangspuffern 1706A - 1706B gespeichert werden. Der Speicher-Arbiter 1700 weist auch Thread-Dispatch-Local(TDL)-Puffer 1703A - 1703B auf, die Daten speichern, um die Abfertigung von Threads zur Ausführung über Thread/Broadcast-FIFOs 1709A - 1709B zu ermöglichen. Der Speicher-Arbiter 1700 weist auch einen Zähltafel-Löscheingang 1702 auf, der verwendet werden kann, um ein Zähltafel-Löschereignis zu den Recheneinheits/EU-Schnittstellen 1720A - 1720D, 1721A - 1721D zu senden, um Zähltafeln innerhalb der Recheneinheiten zu löschen. Der Zähltafel-Löscheingang 1702 kann verwendet werden, um Recheneinheits-Zähltafeln zu löschen, die von der hier beschriebenen SLM-Zähltafel 1502 verschieden sind.
  • Gemäß einer Ausführungsform weist der Speicher-Arbiter 1700 einen Satz von Tag-FIFOs 1712A - 1712B für jede Rechen-/Ausführungseinheit auf. Die Tag-FIFOs 1712A - 1712B können Speicherpuffer sein, die zwei Schreib- und vier Lese-Ports aufweisen. Die Tag-FIFO-Einträge können Daten und Tag-Metadaten, die zur Verfolgung der Thread-Kennung verwendet werden, und eine Allgemeine-Registerdatei(GRF)-Adresse für Multicast-Übertragungen speichern, weil der Multicast auf verschiedene Threads oder GRF-Adressen innerhalb einer Recheneinheit abzielen kann. Wenn Multicast-SLM-Daten durch die vom SLM zurückgegebene Zusammenfügungsmaske erkannt werden, kann der Speicher-Arbiter einen Eintrag in die Tag-FIFOs vornehmen, die den Recheneinheiten entsprechen, die am Multicast teilnehmen. Gemäß einer Ausführungsform speichern die Tag-FIFO-Einträge nur Tag-Daten und werden die SLM-Daten in den SLM-Puffern 1705A - 1705B gehalten, bis sie durch die Recheneinheits/EU-Schnittstellen 1720A - 1720D, 1721A - 1721D gelesen oder übertragen werden. Gemäß einer Ausführungsform wird ein getrennter Multicast-Puffer verwendet, um Daten in Zusammenhang mit einem zusammengefügten Lesevorgang zu speichern, die durch Multicast zu den Recheneinheiten zu übertragen sind.
  • Gemäß einer Ausführungsform werden Multicast-Tag-FIFOs 1710A - 1710B hinzugefügt, um Multicast-SLM-Einträge zu verfolgen und/oder Daten für die Multicast-Übertragung zu speichern. Die Multicast-Tag-FIFOs 1710A - 1710B werden so verwendet, dass Multicast-Dateneinträge erst freigelegt werden, wenn alle Recheneinheiten, die am Multicast teilnehmen, die Multicast-Daten empfangen haben. Wenn ein Eintrag in einen Multicast-Tag-FIFO geladen wird, wird auch ein Zählwert geladen, der die Anzahl der am Multicast teilnehmenden Recheneinheiten angibt. Ein Multicast-Bit im geeigneten Eintrag in den Pro-Recheneinheits-Tag-FIFOs 1712A - 1712B wird auch markiert, wenn der Eintrag geladen wird. Wenn der Eintrag den Kopf des Pro-EU-FIFOs erreicht, kann das Multicast-Bit von jedem Pro-Recheneinheits-Tag-FIFO verwendet werden, um den Zählwert in den konsolidierten Multicast-Tag-FIFOs 1710A - 1710B zu dekrementieren.
  • Gemäß einigen Ausführungsformen umfasst das Ermöglichen der Unterstützung für den Multicast von SLM-Daten eine Umwandlung der SLM-Schnittstelle von einer 2 x 32-Bytes-pro-Takt-Eingabe zu einer 64-Bytes-pro-Takt-Eingabe. Die 64-Bytes-pro-Takt-Übertragungen ermöglichen es, dass SLM-Daten und Tag-Beschreiber-Metadaten in einer einzigen Eingangsnachricht vom SLM empfangen werden. 32 Bytes der SLM-Daten und/oder Metadaten können über die SLM-Datenschreib-Ports 1711A - 1711B in die Multicast-Tag-FIFOs 1710A - 1710B geschrieben werden. 32 Bytes der SLM-Daten können auch über Schreib-Ports 1708A - 1708B, die mit den Sampler-Eingangspuffern 1704A - 1704B geteilt verwendet werden, geschrieben werden. Wähler 1707A - 1707B können verwendet werden, um zwischen den Sampler-Eingangspuffern 1704A - 1704B und den SLM-Puffern 1705A - 1705B zu wählen, wenn in die Multicast-Tag-FIFOs 1710A - 1710B geschrieben wird. Der Satz von Tag-FIFOs 1712A - 1712B für jede Rechen-/Ausführungseinheit kann mit zwei 32-Byte-Bussen koppeln, um die oberen und unteren 32 Bytes vom SLM zu empfangen, wobei ein getrennter Eingang für die Eingabe von den Sampler-Datenpuffern 1704A - 1704B bereitgestellt wird. Gemäß einer Ausführungsform weisen die Tag-FIFOs 1712A - 1712B zwei Schreib-Ports pro Recheneinheit auf und können einen internen Wähler zum Auswählen zwischen Sampler- und SLM-Daten für einen der Schreib-Ports aufweisen.
  • 18 zeigt ein Verfahren 1800 zur Multicast-Übertragung von Leserücklaufdaten für zusammengefügte Leseanforderungen zu einem geteilten Speicher gemäß einer Ausführungsform. Das Verfahren 1800 kann durch Steuerlogik innerhalb eines Speicher-Arbiters (beispielsweise Speicher-Arbiters 1700), wie hier beschrieben, ausgeführt werden. Das Verfahren 1800 weist eine Operation 1802 auf, in der der Speicher-Arbiter eine einen zusammengefügten Lesevorgang angebende Leserücklaufnachricht empfängt. Das Verfahren 1800 weist zusätzlich eine Operation 1804 zum Speichern von Leserücklaufdaten und Metadaten für einen zusammengefügten Lesevorgang in einem Multicast-Tag- und/oder Datenpuffer auf. Die Steuerung kann dann an Operation 1806 übergeben werden, die eine Multicast-Übertragung von Leserücklaufdaten für den zusammengefügten Lesevorgang für jede Recheneinheit und/oder jeden Thread ausführt, die oder der durch die Leserücklauf-Metadaten als mit dem zusammengefügten Lesevorgang assoziiert angegeben wird. Das Verfahren 1800 weist zusätzlich eine Operation 1808 auf, die Leserücklaufdaten bewahrt, bis alle Empfangsrecheneinheiten die Leserücklaufdaten empfangen.
  • Zusätzliche beispielhafte Rechenvorrichtung
  • 19 ist ein Blockdiagramm einer Rechenvorrichtung 1900, die einen Graphikprozessor 1904 aufweist, gemäß einer Ausführungsform. Die Rechenvorrichtung 1900 kann eine Rechenvorrichtung in der Art des Datenverarbeitungssystems 100 aus 1 sein und in 14 dargestellte Komponenten aufweisen. Die Rechenvorrichtung 1900 kann auch eine Kommunikationsvorrichtung sein oder darin enthalten sein, wie eine Settop-Box (beispielsweise internetbasierte Kabelfernseh-Settop-Boxen usw.), auf dem globalen Positionsbestimmungssystem (GPS) beruhende Vorrichtungen usw. Die Rechenvorrichtung 1900 kann auch durch mobile Rechenvorrichtungen gegeben sein oder darin enthalten sein, wie Mobiltelefone, Smartphones, persönliche digitale Assistenten (PDAs), Tabletcomputer, Laptopcomputer, e-Lesegeräte, Smart-Fernsehgeräte, Fernsehplattformen, tragbare Vorrichtungen (beispielsweise Brillen, Uhren, Armbänder, Smartcards, Schmuck, Kleidungsstücke usw.), Medienabspielgeräte usw. Die Rechenvorrichtung 1900 schließt gemäß einer Ausführungsform beispielsweise eine mobile Rechenvorrichtung ein, die eine integrierte Schaltung („IC“) in der Art eines System-ona-Chip („SoC“ oder „SOC“), worin verschiedene integrierte Hardware- und/oder Softwarekomponenten der Rechenvorrichtung 1900 auf einem einzigen Chip integriert sind, verwendet.
  • Die Rechenvorrichtung 1900 weist einen Graphikprozessor 1904 auf. Der Graphikprozessor 1904 repräsentiert einen beliebigen hier beschriebenen Graphikprozessor. Der Graphikprozessor weist eine oder mehrere Graphikmaschinen, Graphikprozessorkerne und andere hier beschriebene Graphikausführungsressourcen auf. Diese Graphikausführungsressourcen können in Formen präsentiert werden, welche Folgende einschließen, jedoch nicht auf diese beschränkt sind: Ausführungseinheiten, Shader-Maschinen, Fragmentprozessoren, Vertexprozessoren, Streaming-Multiprozessoren, Graphikprozessor-Cluster oder eine Sammlung von Rechenressourcen, die für die Verarbeitung von Graphikressourcen oder Bildressourcen oder für die Ausführung von Rechenoperationen für allgemeine Zwecke in einem heterogenen Prozessor geeignet sind.
  • Gemäß einer Ausführungsform weist der Graphikprozessor 1904 einen Cache 1914 auf, der ein einziger Cache sein kann oder in mehrere Cache-Speichersegmente unterteilt sein kann, einschließlich einer beliebigen Anzahl von L1-, L2-, L3- oder L4-Caches, Render-Caches, Tiefen-Caches, Sampler-Caches und/oder Shader-Einheit-Caches, jedoch ohne Einschränkung darauf. Gemäß einigen Ausführungsformen weist der Graphikprozessor 1904 eine GPGPU-Maschine 1944 auf, die einen geteilten lokalen Speicher (SLM 1934) und eine zugeordnete Steuerlogik 1935, einen Sampler 1924 und eine zugeordnete Steuerlogik 1925, einen Satz von Speicher-Arbitern 1942 und einen oder mehrere Blöcke von Recheneinheiten (beispielsweise Recheneinheit 1950, Recheneinheit 1955) aufweist. Die dargestellten Komponenten können zur Bereitstellung der Techniken der verschiedenen hier beschriebenen Ausführungsformen verwendet werden, einschließlich des Ausführens von Lesezusammenfügungen am SLM 1934 und des Ausführens einer Multicast-Rückgabe von Lesedaten durch die Speicher-Arbiter 1942.
  • Wie dargestellt, kann die Rechenvorrichtung 1900 gemäß einer Ausführungsform und zusätzlich zum Graphikprozessor 1904 ferner eine beliebige Anzahl oder einen beliebigen Typ von Hardwarekomponenten und/oder Softwarekomponenten aufweisen, einschließlich eines Anwendungsprozessors 1906, eines Speichers 1908 und von Ein-/Ausgabe(E/A)-Quellen 1910, jedoch ohne Einschränkung darauf. Der Anwendungsprozessor 1906 kann mit einer Hardware-Graphik-Pipeline, wie mit Bezug auf 3 dargestellt, interagieren, um Graphik-Pipeline-Funktionalität zu teilen. Verarbeitete Daten werden in einem Puffer in der Hardware-Graphik-Pipeline gespeichert, und Zustandsinformationen werden im Speicher 1908 gespeichert. Die resultierenden Daten können zu einer Anzeigesteuereinrichtung zur Ausgabe über eine Anzeigevorrichtung in der Art der Anzeigevorrichtung 318 aus 3A übertragen werden. Die Anzeigevorrichtung kann von verschiedenen Typen sein, beispielsweise Kathodenstrahlröhre (CRT), Dünnfilmtransistor (TFT), Flüssigkristallanzeige (LCD), Organische-Leuchtdioden-(OLED)-Feld usw., und sie kann dafür ausgelegt sein, einem Benutzer Informationen über eine graphische Benutzerschnittstelle anzuzeigen.
  • Der Anwendungsprozessor 1906 kann einen oder mehrere Prozessoren einschließen, in der Art des einen oder der mehreren Prozessoren 102 aus 1, und er kann die Zentralverarbeitungseinheit (CPU) sein, die zumindest teilweise zur Ausführung eines Betriebssystems (OS) 1902 für die Rechenvorrichtung 1900 verwendet wird. Das OS 1902 kann als Schnittstelle zwischen Hardware- und/oder physischen Ressourcen der Rechenvorrichtung 1900 und einem oder mehreren Benutzern dienen. Das OS 1902 kann Treiberlogik für verschiedene Hardwarevorrichtungen in der Rechenvorrichtung 1900 aufweisen, einschließlich einer Graphiktreiberlogik 1922 in der Art des Benutzermodus-Graphiktreibers 1026 und/oder des Kernmodus-Graphiktreibers 1029 aus 10.
  • Es wird erwogen, dass der Graphikprozessor 1904 gemäß einigen Ausführungsformen als Teil des Anwendungsprozessors 1906 (beispielsweise als Teil eines physischen CPU-Pakets) existieren kann, wobei in diesem Fall zumindest ein Teil des Speichers 1908 vom Anwendungsprozessor 1906 und vom Graphikprozessor 1904 geteilt werden kann, wenngleich zumindest ein Teil des Speichers 1908 ausschließlich für den Graphikprozessor 1904 vorgesehen sein kann oder der Graphikprozessor 1904 einen getrennten Speicherbereich aufweisen kann. Der Speicher 1908 kann einen vorab zugewiesenen Bereich eines Puffers (beispielsweise Framebuffer) umfassen, Durchschnittsfachleute auf dem Gebiet werden jedoch verstehen, dass die Ausführungsformen nicht darauf beschränkt sind und dass ein beliebiger Speicher verwendet werden kann, auf den von der unteren Graphik-Pipeline zugegriffen werden kann. Der Speicher 1908 kann verschiedene Formen eines Direktzugriffsspeichers (RAMs) (beispielsweise SDRAM, SRAM usw.) einschließen, welcher eine Anwendung umfasst, die den Graphikprozessor 1904 zum Rendern einer Desktop- oder 3D-Graphikszene verwendet. Ein Speichersteuereinrichtungs-Hub in der Art der Speichersteuereinrichtung 116 aus 1 kann auf Daten im Speicher 1908 zugreifen und sie zum Graphikprozessor 1904 für die 3D-Graphik-Pipeline-Verarbeitung weiterleiten. Der Speicher 1908 kann anderen Komponenten innerhalb der Rechenvorrichtung 1900 verfügbar gemacht werden. Beispielsweise können jegliche von verschiedenen E/A-Quellen 1910 der Rechenvorrichtung 1900 empfangene Daten (beispielsweise eingegebene Graphikdaten) im Speicher 1908 zwischengespeichert werden, bevor sie bei der Implementation eines Softwareprogramms oder einer Softwareanwendung von einem oder mehreren Prozessoren (beispielsweise dem Anwendungsprozessor 1906) verarbeitet werden. Ähnlich werden Daten, für die ein Softwareprogramm feststellt, dass sie von der Rechenvorrichtung 1900 durch eine oder mehrere Rechensystem-Schnittstellen zu einer äußeren Entität gesendet werden sollten oder in einem internen Speicherelement gespeichert werden sollten, häufig im Speicher 1908 zwischengespeichert, bevor sie übertragen oder gespeichert werden.
  • Die E/A-Quellen können Vorrichtungen in der Art von Touchscreens, Berührungsfeldern, Touchpads, virtuellen oder gewöhnlichen Tastaturen, virtuellen oder gewöhnlichen Mäusen, Ports, Verbindern, Netzvorrichtungen oder dergleichen einschließen und über einen Plattformsteuereinrichtungs-Hub 130, wie in 1 gezeigt, angebracht werden. Zusätzlich können die E/A-Quellen 1910 eine oder mehrere E/A-Vorrichtungen einschließen, die für die Übertragung von Daten zur Rechenvorrichtung 1900 (beispielsweise einem Netzadapter) und/oder von dieser oder für einen großen nichtflüchtigen Speicher innerhalb der Rechenvorrichtung 1900 (beispielsweise Festplattenlaufwerk) implementiert sind. Benutzereingabevorrichtungen, einschließlich alphanumerischer und anderer Tasten, können für die Übermittlung von Informationen und Befehlsauswahlen zum Graphikprozessor 1904 verwendet werden. Ein anderer Typ einer Benutzereingabevorrichtung ist eine Cursorsteuerung in der Art einer Maus, eines Trackballs, eines Touchscreens, eines Touchpads oder von Cursorrichtungstasten zur Übermittlung von Richtungsinformationen und Befehlsauswahlen zur GPU und zum Steuern der Cursorbewegung auf der Anzeigevorrichtung. Kamera- und Mikrofon-Arrays der Rechenvorrichtung 1900 können zur Beobachtung von Gesten, zur Aufzeichnung von Audio und Video und zum Empfangen und Senden visueller Befehle und Audiobefehle verwendet werden.
  • E/A-Quellen 1910, die als Netzschnittstellen ausgelegt sind, können Zugang zu einem Netz in der Art eines LANs, eines Weitbereichsnetzes (WAN), eines Großstadtnetzes (MAN), eines persönlichen Netzes (PAN), Bluetooth, eines Cloud-Netzes, eines Zellular- oder Mobilfunknetzes (beispielsweise 3rd Generation (3G), 4th Generation (4G) usw.), eines Intranets, des Internets usw. bereitstellen. Die eine oder die mehreren Netzschnittstellen können beispielsweise eine Drahtlosnetzschnittstelle mit einer oder mehreren Antennen einschließen. Die eine oder die mehreren Netzschnittstellen können beispielsweise auch eine festverdrahtete Netzschnittstelle zur Kommunikation mit fernen Vorrichtungen über ein Netzkabel, das beispielsweise ein Ethernet-Kabel, ein Koaxialkabel, ein faseroptisches Kabel, ein serielles Kabel oder ein paralleles Kabel sein kann, einschließen.
  • Eine oder mehrere Netzschnittstellen können Zugang zu einem LAN bereitstellen, beispielsweise durch Übereinstimmung mit IEEE-802.11-Standards, und/oder die Drahtlosnetzschnittstelle kann Zugang zu einem persönlichen Netz bereitstellen, beispielsweise durch Übereinstimmung mit Bluetooth-Standards. Andere Drahtlosnetzschnittstellen und/oder -protokolle, einschließlich vorhergehender und nachfolgender Versionen des Standards, können auch unterstützt werden. Zusätzlich zu oder an Stelle einer Kommunikation über die Drahtlos-LAN-Standards können eine oder mehrere Netzschnittstellen eine Drahtloskommunikation beispielsweise unter Verwendung von Zeitgetrenntlage-Mehrfachzugriff(TDMA)-Protokollen, Protokollen des globalen Systems für Mobilkommunikationen (GSM), Codegetrenntlage-Mehrfachzugriff(CDMA)-Protokollen und/oder eines anderen Typs von Drahtloskommunikationsprotokollen bereitstellen.
  • Es sei bemerkt, dass ein weniger oder besser ausgerüstetes System als das vorstehend beschriebene Beispiel für bestimmte Implementationen bevorzugt werden kann. Daher kann die Konfiguration der Rechenvorrichtung 1900 abhängig von zahlreichen Faktoren, wie Preisrandbedingungen, Leistungsfähigkeitsanforderungen, technologischen Anforderungen oder anderen Umständen, von Implementation zu Implementation variieren. Beispiele umfassen (ohne Einschränkung) eine mobile Vorrichtung, einen persönlichen digitalen Assistenten, eine mobile Rechenvorrichtung, ein Smartphone, ein Mobiltelefon, einen Handset, einen Einweg-Pager, einen Zweiwege-Pager, eine Nachrichtenübertragungsvorrichtung, einen Computer, einen Personalcomputer (PC), einen Desktopcomputer, einen Laptopcomputer, einen Notebookcomputer, einen handgehaltenen Computer, einen Tabletcomputer, einen Server, ein Server-Array oder eine Server-Farm, einen Web-Server, einen Netz-Server, einen Internet-Server, eine Workstation, einen Minicomputer, einen Großrechner, einen Supercomputer, ein Netzgerät, ein Web-Gerät, ein verteiltes Rechensystem, Mehrprozessorsysteme, prozessorbasierte Systeme, Endverbraucherelektronik, programmierbare Endverbraucherelektronik, ein Fernsehgerät, ein Digitalfernsehgerät, eine Settop-Box, einen drahtlosen Zugangspunkt, eine Basisstation, eine Teilnehmerstation, ein mobiles Teilnehmerzentrum, eine Funknetz-Steuereinrichtung, einen Router, einen Hub, ein Gateway, eine Bridge, einen Switch, eine Maschine oder Kombinationen davon.
  • Ausführungsformen können als eines oder eine Kombination der Folgenden implementiert werden: ein oder mehrere Mikrochips oder integrierte Schaltungen, die unter Verwendung einer Hauptplatine verbunden sind, eine festverdrahtete Logik, Software, die von einer Speichervorrichtung gespeichert ist und von einem Mikroprozessor ausgeführt wird, Firmware, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder ein feldprogrammierbares Gate-Array (FPGA). Der Begriff „Logik“ kann beispielsweise Software oder Hardware und/oder Kombinationen von Software und Hardware einschließen.
  • Ausführungsformen können beispielsweise als ein Computerprogrammprodukt bereitgestellt werden, das ein oder mehrere maschinenlesbare Medien aufweisen kann, worauf maschinenausführbare Befehle gespeichert sind, die, wenn sie von einer oder mehreren Maschinen in der Art eines Computers, eines Computernetzes oder anderer elektronischer Vorrichtungen ausgeführt werden, dazu führen können, dass die eine oder die mehreren Maschinen Operationen gemäß hier beschriebenen Ausführungsformen ausführen. Ein maschinenlesbares Medium kann Disketten, optische Scheiben, CD-ROMs (Compact-Disc-Nurlesespeicher) und magnetooptische Scheiben, ROMs, RAMs, EPROMs (löschbare programmierbare Nurlesespeicher), EEPROMs (elektrisch löschbare programmierbare Nurlesespeicher), magnetische oder optische Karten, Flash-Speicher oder einen anderen Typ eines nichtflüchtigen maschinenlesbaren Mediums, das zum Speichern maschinenausführbarer Befehle geeignet ist, einschließen, ist jedoch nicht darauf beschränkt.
  • Überdies können Ausführungsformen als Computerprogrammprodukt heruntergeladen werden, wobei das Programm durch ein oder mehrere Datensignale, die in einer Trägerwelle oder einem anderen Ausbreitungsmedium verkörpert und/oder moduliert sind, über eine Kommunikationsstrecke (beispielsweise ein Modem und/oder eine Netzverbindung) von einem fernen Computer (beispielsweise einem Server) zu einem anfordernden Computer (beispielsweise einem Client) übertragen werden kann.
  • Ein hier vorkommender Bezug auf „eine einzige Ausführungsform“ oder „eine Ausführungsform“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die in Zusammenhang mit der Ausführungsform beschrieben wird, in zumindest einer Ausführungsform der Erfindung enthalten sein kann. Die Erscheinungen des Ausdrucks „gemäß einer Ausführungsform“ an verschiedenen Stellen in der Patentschrift beziehen sich nicht notwendigerweise alle auf dieselbe Ausführungsform. Die in den folgenden Figuren dargestellten Prozesse können durch Verarbeitungslogik, die Hardware (beispielsweise Schaltungsanordnung, dedizierte Logik usw.), Software (als Befehle auf einem nicht flüchtigen maschinenlesbaren Speichermedium) oder eine Kombination von Hardware und Software umfasst, ausgeführt werden. Es wird detailliert auf verschiedene Ausführungsformen Bezug genommen, wovon Beispiele in den anliegenden Zeichnungen dargestellt sind. In der folgenden detaillierten Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Durchschnittsfachleute auf dem Gebiet werden jedoch verstehen, dass die vorliegende Erfindung ohne diese spezifischen Einzelheiten verwirklicht werden kann. In anderen Fällen wurden unbekannte Verfahren, Prozeduren, Komponenten, Schaltungen und Netze nicht detailliert beschrieben, um Aspekte der Ausführungsformen nicht unnötig zu verdecken.
  • Es wird auch verständlich sein, dass, wenngleich die Begriffe erster, zweiter usw. hier verwendet werden können, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe eingeschränkt werden sollen. Diese Begriffe werden lediglich verwendet, um ein Element von einem anderen zu unterscheiden. Beispielsweise könnte ein erster Kontakt als ein zweiter Kontakt bezeichnet werden und könnte ähnlich ein zweiter Kontakt als ein erster Kontakt bezeichnet werden, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Der erste Kontakt und der zweite Kontakt sind beide Kontakte, sie sind jedoch nicht derselbe Kontakt.
  • Die hier verwendete Terminologie dient lediglich der Beschreibung bestimmter Ausführungsformen und soll nicht für alle Ausführungsformen einschränkend sein. Die Singularformen „ein/eine/eines“ und „der/die/das“ sollen, wie sie in der Beschreibung der Erfindung und den anliegenden Ansprüchen verwendet werden, auch die Pluralformen einschließen, es sei denn, dass der Zusammenhang klar etwas anderes angibt. Es ist auch zu verstehen, dass der Begriff „und/oder“, wie er hier verwendet wird, jegliche und alle möglichen Kombinationen eines oder mehrerer der zugeordneten aufgelisteten Bestandteile bezeichnet und einschließt. Es ist ferner zu verstehen, dass die Begriffe „umfasst“ und/oder „umfassend“, wenn sie in dieser Patentschrift verwendet werden, das Vorhandensein erwähnter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, jedoch nicht das Vorhandensein oder das Hinzufügen eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen davon ausschließen.
  • Der Begriff „falls“ kann, wie hier verwendet, abhängig vom Zusammenhang als „wenn“ oder „nach“ oder „ansprechend auf eine Feststellung“ oder „ansprechend auf eine Erkennung“ bedeutend ausgelegt werden. Ähnlich kann der Ausdruck „falls festgestellt wird“ oder „falls [eine erwähnte Bedingung oder ein erwähntes Ereignis] erkannt wird“ abhängig vom Zusammenhang als „nach der Feststellung“ oder „ansprechend auf die Feststellung“ oder „nach der Erkennung [der erwähnten Bedingung oder des erwähnten Ereignisses]“ oder „ansprechend auf die Erkennung [der erwähnten Bedingung oder des erwähnten Ereignisses]“ bedeutend ausgelegt werden.
  • Hier beschriebene Ausführungsformen sahen einen Befehl und zugeordnete Logik zur Ermöglichung einer Lesezusammenfügung und einer Multicast-Rückgabe von Lesedaten vor. Die folgenden Klauseln und/oder Beispiele betreffen spezifische Ausführungsformen oder Beispiele davon. Spezifische Einzelheiten in den Beispielen können an beliebiger Stelle in einer oder mehreren Ausführungsformen verwendet werden. Die verschiedenen Merkmale der verschiedenen Ausführungsformen oder Beispiele können auf verschiedene Arten kombiniert werden, wobei einige Merkmale aufgenommen und andere ausgeschlossen sind, um einer Vielzahl verschiedener Anwendungen Rechnung zu tragen. Beispiele können Gegenstände in der Art eines Verfahrens, von Mitteln zum Ausführen von Schritten des Verfahrens, von wenigstens einem maschinenlesbaren Medium, das Befehle aufweist, die, wenn sie von einer Maschine ausgeführt werden, die Maschine veranlassen, Schritte des Verfahrens auszuführen, oder einer Vorrichtung oder eines Systems gemäß hier beschriebenen Ausführungsformen und Beispielen aufweisen. Verschiedene Komponenten können Mittel zum Ausführen der beschriebenen Operationen oder Funktionen sein.
  • Eine Ausführungsform sieht einen Graphikprozessor für allgemeine Zwecke vor, der einen ersten Satz von Recheneinheiten, einen zweiten Satz von Recheneinheiten und einen Speicher, der zwischen dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten geteilt wird, umfasst. Der Speicher ist dafür ausgelegt, eine erste Leseanforderung an einen Adressblock des Speichers mit einer zweiten Leseanforderung an den Adressblock des Speichers zusammenzufügen, um die Anzahl der Speicherzugriffe auf eine Speicherbank in Zusammenhang mit dem Adressblock zu verringern.
  • Eine Ausführungsform sieht ein Verfahren vor, welches Folgendes umfasst: Empfangen einer ersten Leseanforderung an einem Speicher, wobei der Speicher zwischen einem ersten Satz von Recheneinheiten und einem zweiten Satz von Recheneinheiten eines Graphikprozessors für allgemeine Zwecke geteilt wird, Empfangen einer zweiten Leseanforderung am Speicher, während die erste Leseanforderung anhängig ist, Feststellen, dass ein Adressblock in Zusammenhang mit der ersten Leseanforderung mit dem Adressblock in Zusammenhang mit der zweiten Leseanforderung übereinstimmt, und Zusammenfügen der zweiten Leseanforderung mit der ersten Leseanforderung.
  • Eine Ausführungsform sieht ein Graphikverarbeitungssystem für allgemeine Zwecke vor, welches eine Speichervorrichtung und einen Graphikprozessor für allgemeine Zwecke, der mit der Speichervorrichtung gekoppelt ist, umfasst. Der Graphikprozessor für allgemeine Zwecke weist einen ersten Satz von Recheneinheiten, einen zweiten Satz von Recheneinheiten, einen Speicher, der mit dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten gekoppelt ist, und einen Speicher-Arbiter, der mit dem ersten Satz von Recheneinheiten, dem zweiten Satz von Recheneinheiten und dem Speicher gekoppelt ist, auf. Der Speicher ist dafür ausgelegt, eine erste Leseanforderung an einen Adressblock des Speichers mit einer zweiten Leseanforderung an den Adressblock des Speichers zusammenzufügen, um die Anzahl der Speicherzugriffe auf eine Speicherbank in Zusammenhang mit dem Adressblock zu verringern. Der Speicher-Arbiter ist dafür ausgelegt, eine Leserücklaufnachricht vom Speicher zu empfangen, wobei die Leserücklaufnachricht Lesedaten für die erste Leseanforderung und die zweite Leseanforderung aufweist, und die Leserücklaufnachricht zu Recheneinheiten innerhalb des ersten Satzes von Recheneinheiten oder des zweiten Satzes von Recheneinheiten in Zusammenhang mit der ersten Leseanforderung und der zweiten Leseanforderung zu senden. Die Leserücklaufnachricht kann als eine einzige Multicast-Nachricht übertragen werden.
  • Fachleute werden anhand der vorstehenden Beschreibung verstehen, dass die breiten Techniken der Ausführungsformen in einer Vielzahl von Formen implementiert werden können. Daher sollte, wenngleich die Ausführungsformen in Zusammenhang mit bestimmten Beispielen davon beschrieben wurden, der wahre Geltungsbereich der Ausführungsformen nicht darauf begrenzt sein, weil andere Modifikationen sachkundigen Anwendern bei der Betrachtung der Zeichnungen, der Beschreibung und der folgenden Ansprüche verständlich werden.

Claims (20)

  1. Graphikprozessor für allgemeine Zwecke, welcher Folgendes umfasst: einen ersten Satz von Recheneinheiten, einen zweiten Satz von Recheneinheiten und einen Speicher, der mit dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten gekoppelt ist, wobei der Speicher dazu dient, eine erste Leseanforderung an einen Adressblock des Speichers mit einer zweiten Leseanforderung an den Adressblock des Speichers zusammenzufügen, um die Anzahl der Speicherzugriffe auf eine Speicherbank in Zusammenhang mit dem Adressblock zu verringern.
  2. Graphikprozessor für allgemeine Zwecke nach Anspruch 1, wobei der Speicher eine Zähltafel zum Speichern eines ersten Eintrags für die erste Leseanforderung und eines zweiten Eintrags für die zweite Leseanforderung aufweist und der Speicher dazu dient, die erste Leseanforderung nach der Feststellung, dass der erste Eintrag und der zweite Eintrag einen übereinstimmenden Adressblock aufweisen, mit der zweiten Leseanforderung zusammenzufügen.
  3. Graphikprozessor für allgemeine Zwecke nach Anspruch 2, wobei der erste Eintrag für die erste Leseanforderung und der zweite Eintrag für die zweite Leseanforderung dazu dienen, eine Kennung für eine Recheneinheit oder einen Thread in Zusammenhang mit der jeweiligen Leseanforderung zu speichern.
  4. Graphikprozessor für allgemeine Zwecke nach einem der Ansprüche 1-3, wobei die erste Leseanforderung einem ersten Thread des ersten Satzes von Recheneinheiten zugeordnet ist und die zweite Leseanforderung einem zweiten Thread des ersten Satzes von Recheneinheiten zugeordnet ist.
  5. Graphikprozessor für allgemeine Zwecke nach einem der Ansprüche 1-3, wobei die erste Leseanforderung einem ersten Thread des ersten Satzes von Recheneinheiten zugeordnet ist und die zweite Leseanforderung einem zweiten Thread des zweiten Satzes von Recheneinheiten zugeordnet ist.
  6. Graphikprozessor für allgemeine Zwecke nach einem der Ansprüche 1-5, welcher ferner einen Speicher-Arbiter umfasst, der mit dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten gekoppelt ist, wobei der Speicher über den Speicher-Arbiter mit dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten gekoppelt ist.
  7. Graphikprozessor für allgemeine Zwecke nach Anspruch 6, wobei der Speicher-Arbiter einen Thread-Abfertigungspuffer und einen Thread-Abfertigungsbus zum Abfertigen von Threads zur Ausführung für den ersten Satz von Recheneinheiten und den zweiten Satz von Recheneinheiten aufweist.
  8. Graphikprozessor für allgemeine Zwecke nach Anspruch 6 oder 7, wobei der Speicher-Arbiter dazu dient, ein Leseergebnis für die erste Leseanforderung und die zweite Leseanforderung durch Multicast zu übertragen.
  9. Graphikprozessor für allgemeine Zwecke nach Anspruch 8, wobei der Speicher dazu dient, eine Bitmaske und eine Leserücklaufnachricht zum Speicher-Arbiter zu senden, die Leserücklaufnachricht das Leseergebnis für die erste Leseanforderung und die zweite Leseanforderung aufweist und die Bitmaske Recheneinheiten oder Threads in Zusammenhang mit der Leserücklaufnachricht angibt.
  10. Graphikprozessor für allgemeine Zwecke nach Anspruch 9, wobei der Speicher-Arbiter dazu dient, das Leseergebnis für die erste Leseanforderung und die zweite Leseanforderung auf der Grundlage der Bitmaske durch Multicast zu übertragen.
  11. Graphikprozessor für allgemeine Zwecke nach Anspruch 10, wobei der Speicher-Arbiter einen oder mehrere Puffer zum Speichern von Multicast-Daten, bevor die Multicast-Daten von den Recheneinheiten empfangen werden, aufweist, wobei Daten im einen oder in den mehreren Puffern gehalten werden, bis jede Recheneinheit in Zusammenhang mit einer Multicast-Übertragung die Multicast-Daten empfängt.
  12. Verfahren, welches Folgendes umfasst: Empfangen einer ersten Leseanforderung an einem Speicher, wobei der Speicher zwischen einem ersten Satz von Recheneinheiten und einem zweiten Satz von Recheneinheiten eines Graphikprozessors für allgemeine Zwecke geteilt wird, Empfangen einer zweiten Leseanforderung am Speicher, während die erste Leseanforderung anhängig ist, Feststellen, dass ein Adressblock in Zusammenhang mit der ersten Leseanforderung mit dem Adressblock in Zusammenhang mit der zweiten Leseanforderung übereinstimmt, und Zusammenfügen der zweiten Leseanforderung mit der ersten Leseanforderung.
  13. Verfahren nach Anspruch 12, wobei beim Zusammenfügen der zweiten Leseanforderung mit der ersten Leseanforderung ein Zugriff auf einen oder mehrere Speicherbänke des Speichers für die erste Leseanforderung und die zweite Leseanforderung ausgeführt wird.
  14. Verfahren nach Anspruch 12 oder 13, wobei ferner festgestellt wird, dass ein Adressblock in Zusammenhang mit der ersten Leseanforderung vom Adressblock in Zusammenhang mit der zweiten Leseanforderung abweicht und getrennte Zugriffe auf die eine oder die mehreren Speicherbänke für die erste Leseanforderung und die zweite Leseanforderung ausgeführt werden.
  15. Verfahren nach einem der Ansprüche 12-14, wobei ferner ein Leserücklauf für eine zusammengefügte Anforderung gesendet wird, wobei der Leserücklauf eine Zusammenfügungsmaske zur Angabe mehrerer Empfänger für den Leserücklauf aufweist.
  16. Verfahren nach Anspruch 15, wobei die Zusammenfügungsmaske eine Bitmaske ist, die mehrere Recheneinheiten oder Threads in Zusammenhang mit dem Leserücklauf identifiziert.
  17. Verfahren nach Anspruch 16, welches ferner Folgendes umfasst: Empfangen des Leserücklaufs für die zusammengefügte Anforderung an einem Speicher-Arbiter, der mit den mehreren Recheneinheiten oder Threads in Zusammenhang mit dem Leserücklauf gekoppelt ist, und Multicast-Übertragung des Leserücklaufs zu den mehreren Recheneinheiten oder Threads in Zusammenhang mit dem Leserücklauf.
  18. Graphikverarbeitungssystem für allgemeine Zwecke, welches Folgendes umfasst: eine Speichervorrichtung und einen Graphikprozessor für allgemeine Zwecke, der mit der Speichervorrichtung gekoppelt ist, wobei der Graphikprozessor für allgemeine Zwecke Folgendes aufweist: einen ersten Satz von Recheneinheiten, einen zweiten Satz von Recheneinheiten, einen Speicher, der mit dem ersten Satz von Recheneinheiten und dem zweiten Satz von Recheneinheiten gekoppelt ist, wobei der Speicher dazu dient, eine erste Leseanforderung an einen Adressblock des Speichers mit einer zweiten Leseanforderung an den Adressblock des Speichers zusammenzufügen, um die Anzahl der Speicherzugriffe auf eine Speicherbank in Zusammenhang mit dem Adressblock zu verringern, und einen Speicher-Arbiter, der mit dem ersten Satz von Recheneinheiten, dem zweiten Satz von Recheneinheiten und dem Speicher gekoppelt ist, wobei der Speicher-Arbiter dazu dient, eine Leserücklaufnachricht vom Speicher zu empfangen, wobei die Leserücklaufnachricht Lesedaten für die erste Leseanforderung und die zweite Leseanforderung aufweist, und die Leserücklaufnachricht zu Recheneinheiten innerhalb des ersten Satzes von Recheneinheiten oder des zweiten Satzes von Recheneinheiten in Zusammenhang mit der ersten Leseanforderung und der zweiten Leseanforderung zu senden.
  19. Graphikverarbeitungssystem für allgemeine Zwecke nach Anspruch 18, wobei der Speicher-Arbiter dazu dient, die Leserücklaufnachricht zu den Recheneinheiten innerhalb des ersten Satzes von Recheneinheiten oder des zweiten Satzes von Recheneinheiten in Zusammenhang mit der ersten Leseanforderung und der zweiten Leseanforderung als einzelne Multicast-Nachricht zu senden.
  20. Graphikverarbeitungssystem für allgemeine Zwecke nach Anspruch 19, wobei der Speicher-Arbiter dazu dient, die einzelne Multicast-Nachricht zu von einer Bitmaske, die vom Speicher empfangen wurde, identifizierten Recheneinheiten zu senden.
DE102020115680.4A 2019-06-24 2020-06-15 LESEZUSAMMENFüGUNG UND M ULTICAST-RÜCKFÜHRUNG FÜR EINEN GETEILTEN LOKALEN SPEICHER Pending DE102020115680A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/449,545 2019-06-24
US16/449,545 US10970808B2 (en) 2019-06-24 2019-06-24 Shared local memory read merge and multicast return

Publications (1)

Publication Number Publication Date
DE102020115680A1 true DE102020115680A1 (de) 2020-12-24

Family

ID=73654403

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020115680.4A Pending DE102020115680A1 (de) 2019-06-24 2020-06-15 LESEZUSAMMENFüGUNG UND M ULTICAST-RÜCKFÜHRUNG FÜR EINEN GETEILTEN LOKALEN SPEICHER

Country Status (3)

Country Link
US (1) US10970808B2 (de)
CN (1) CN112130752A (de)
DE (1) DE102020115680A1 (de)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210184795A1 (en) * 2019-12-16 2021-06-17 Nvidia Corporation Accelerated parallel processing of 5g nr signal information
CN112835823B (zh) * 2021-01-25 2022-03-01 无锡众星微系统技术有限公司 存储控制器应答发送方法
CN112965663A (zh) * 2021-03-05 2021-06-15 上海寒武纪信息科技有限公司 对数据块的存储空间进行复用的方法和相关产品
US11803311B2 (en) * 2021-03-31 2023-10-31 Advanced Micro Devices, Inc. System and method for coalesced multicast data transfers over memory interfaces
CN112988241A (zh) * 2021-05-18 2021-06-18 中国人民解放军海军工程大学 一种异构多核处理器及其数据流处理方法
CN115905088B (zh) * 2022-12-27 2023-07-14 声龙(新加坡)私人有限公司 一种数据收集结构、方法、芯片和系统
CN117132450B (zh) * 2023-10-24 2024-02-20 芯动微电子科技(武汉)有限公司 一种可实现数据共享的计算装置和图形处理器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030035371A1 (en) * 2001-07-31 2003-02-20 Coke Reed Means and apparatus for a scaleable congestion free switching system with intelligent control
US20060129740A1 (en) * 2004-12-13 2006-06-15 Hermann Ruckerbauer Memory device, memory controller and method for operating the same
US8089966B2 (en) * 2009-04-22 2012-01-03 Samsung Electronics Co., Ltd. System and method for filtering a data packet using a combined filter
US9009414B2 (en) * 2010-09-21 2015-04-14 Texas Instruments Incorporated Prefetch address hit prediction to reduce memory access latency
US8385354B2 (en) * 2011-07-18 2013-02-26 Telefonaktiebolaget L M Ericsson (Publ) Scalable hardware mechanism to implement time outs for pending POP requests to blocking work queues
US8630286B2 (en) * 2011-09-30 2014-01-14 Broadcom Corporation System and method for improving multicast performance in banked shared memory architectures
US20150081967A1 (en) * 2013-09-18 2015-03-19 Hewlett-Packard Development Company, L.P. Management of storage read requests
US10204047B2 (en) * 2015-03-27 2019-02-12 Intel Corporation Memory controller for multi-level system memory with coherency unit
US9864604B2 (en) * 2015-06-04 2018-01-09 Oracle International Corporation Distributed mechanism for clock and reset control in a microprocessor
US10089115B2 (en) * 2016-07-07 2018-10-02 Intel Corporation Apparatus to optimize GPU thread shared local memory access
JP2018120305A (ja) * 2017-01-23 2018-08-02 東芝メモリ株式会社 半導体記憶装置及びその制御方法
JP6880402B2 (ja) * 2017-05-10 2021-06-02 富士通株式会社 メモリアクセス制御装置及びその制御方法

Also Published As

Publication number Publication date
CN112130752A (zh) 2020-12-25
US10970808B2 (en) 2021-04-06
US20200402198A1 (en) 2020-12-24

Similar Documents

Publication Publication Date Title
DE112020000874T5 (de) Systeme und Methoden zum Aktualisieren von speicherseitigen Caches in einer Multi-GPU-Konfiguration
DE102020120372A1 (de) Programmierbare wandlungshardware
DE102020115680A1 (de) LESEZUSAMMENFüGUNG UND M ULTICAST-RÜCKFÜHRUNG FÜR EINEN GETEILTEN LOKALEN SPEICHER
DE102019120661A1 (de) Videoverfeinerungsmechanismus
DE102019119102A1 (de) Spärliche repräsentation für voxel
DE112020000464T5 (de) Mehrfachkachel-grafikprozessor-rendering
DE102019117495A1 (de) System und verfahren zur 3d-blob-klassifizierung und -übertragung
DE102020121814A1 (de) Vorrichtung und Verfahren zum Verwenden von Dreieckspaaren und gemeinsam genutzten Transformationsschaltungen zum Verbessern der Strahlverfolgungsleistung
DE102020107080A1 (de) Grafiksysteme und Verfahren zum Beschleunigen von Synchronisation mittels feinkörniger Abhängigkeitsprüfung und Planungsoptimierungen basierend auf verfügbarem gemeinsam genutztem Speicherplatz
DE102019101118A1 (de) Anweisung und Logik für systolisches Skalarprodukt mit Akkumulation
DE102020129623A1 (de) Blickgedämpfter virtueller desktop
DE102020132272A1 (de) Verfahren und vorrichtung zum codieren basierend auf schattierungsraten
DE102020132871A1 (de) Verbessern von hierarchischer tiefenpuffer-cullingeffizienz durch maskenakkumulation
DE102020124872A1 (de) Verwendung von innere-abdeckung-informationen durch eine konservative-rasterung-pipeline zum aktivieren von earlyz für eine konservative rasterung
DE102020131704A1 (de) Multikachelspeicherverwaltungsmechanismus
DE102020130880A1 (de) Mechanismus zur partitionierung eines geteilten lokalen speichers
DE102020126177A1 (de) Verfahren und vorrichtung zum planen der threadreihenfolge, um den cache-wirkungsgrad zu verbessern
DE102020130865A1 (de) Anweisungen und logik für vektor-multiplikation-addition mit zero-skipping
DE102020115578A1 (de) Management von partiellem schreiben in einer grafik-enginemit mehreren kacheln
DE102020105902A1 (de) Hardware-indexzuordnungsmechanismus
DE102020129625A1 (de) Seitentabellen-mapping-mechanismus
DE102020113400A1 (de) Registerteilungsmechanismus
DE102020134334A1 (de) Vorrichtung und verfahren zur quantisierten konvergenten richtungsbasierten strahlsortierung
DE102020113789A1 (de) Asynchroner ausführungsmechanismus
DE112018003999T5 (de) Verfahren und Vorrichtung für effiziente Verarbeitung von abgeleiteten einheitlichen Werten in einem Grafikprozessor