DE102020102697A1

DE102020102697A1 - Verfahren und Vorrichtung zur Gleichtaktminimalen Ansteuerung eines differentiellen Datenbusses mit high-side-seitiger mehrstufiger Treiberstärkenregelung

Info

Publication number: DE102020102697A1
Application number: DE102020102697.8A
Authority: DE
Inventors: Angel Jose Soto; Michael Fiedler; Tilo Grohmann
Original assignee: Elmos Semiconductor SE
Current assignee: Elmos Semiconductor SE
Priority date: 2019-02-19
Filing date: 2020-02-04
Publication date: 2020-08-20

Abstract

Die Erfindung betrifft ein Verfahren zur Verminderung der Gleichtakterzeugung in einem differentiellen Datenbus. Durch eine mehrstufige Regelung der Treiberstärke im High-Side-Pfad werden die Flanken synchronisiert.

Description

Oberbegriff
Die Erfindung richtet sich auf ein Verfahren und eine zugehörige Vorrichtung zur Verminderung der Gleichtakterzeugung in einem differentiellen Datenbus.
Allgemeine Einleitung
Der CAN Datenbus ist ein weit verbreitetes Bussystem in automobilen Rechnerverbundsystemen. Basis des CAN-Datenbusses sind zwei Datenbusleitungen (CH, CL), eine erste Datenbusleitung (CH) und eine zweite Datenbusleitung (CL). Der CAN Bus besitzt im Wesentlichen zwei Zustände seiner Datenleitungen (CH, CL). In einem ersten Zustand nimmt der CAN-Datenbus einen sogenannten rezessiven Zustand an. Bei diesem liegen die Spannungspotenziale der beiden Datenleitungen (CH, CL) in etwa auf dem gleichen Potenzial, dem rezessiven Potenzial (CLH_rez). Wir verweisen hier auf 1. Die Treiber der Busknoten sind dann ausgeschaltet und eine Hilfseinrichtung des CAN-Datenbusses zwingt die Datenbusleitungen (CH, CL) dann jeweils mit Hilfe relative hochohmiger Spanungsquellen auf das besagte rezessive Spannungspotenzial (CLH_rez).
Das hier vorgestellte Verfahren ist aber auf diesen Datenbustyp nicht beschränkt.
In 2 ist ein beispielhafter Treiber aus dem Stand der Technik dargestellt. Der beispielhafte Treiber aus dem Stand der Technik umfasst einen oberen Schalter (TH), der bevorzugt ein P-Kanal-MOS-Transistor ist und der die erste Datenleitung (CH) der beiden Datenleitungen (CH, CL) des differentiellen Datenbusses auf ein hohes Potenzial (CH_dom), bevorzugt die Versorgungsspannung (VCC), oberhalb des besagten rezessiven Spannungspotenzials (CLH_rez) ziehen kann. (Siehe hierzu auch 1.) Der beispielhafte Treiber aus dem Stand der Technik umfasst einen unteren Schalter (TL), der bevorzugt ein N-Kanal-MOS-Transistor ist und der die zweite Datenleitung (CL) der beiden Datenleitungen (CH, CL) des differentiellen Datenbusses auf ein niedriges Potenzial (CL_dom), bevorzugt die Versorgungsmasse (GND), unterhalb des besagten rezessiven Spannungspotenzials (CLH_rez) ziehen kann.
Der obere Schalter (TH) und der untere Schalter (TL) werden im Stand der Technik durch ein bevorzugt gemeinsames Sendesignal (TX) gesteuert.
Ist das Sendesignal (TX) inaktiv, so sind der obere Schalter (TH) und der untere Schalter (TL) gesperrt. Trifft dies auf alle Busknoten im Bussystem zu, so zieht ein am Bus vorzugsweise vorhandenes, hier nicht eingezeichnetes Widerstandsnetzwerk als beispielhafte Hilfseinrichtung die erste Datenleitung (CH) und die zweite Datenleitung (CL) auf das besagte mittlere rezessive Potenzial (CLH_rez).
Ist das Sendesignal (TX) aktiv, so sind der obere Schalter (TH) und der untere Schalter (TL) geschlossen, also niederohmig leitend. Hierdurch wird die erste Datenleitung (CH) auf das höhere Potenzial (CH_dom), also bevorzugt das Versorgungspannungspotenzial (VCC), angehoben, während die zweite Datenleitung (CL) auf das niedrigere Potenzial (CL_dom), also bevorzugt die Versorgungsmasse (GND), abgesenkt wird. Das besagte rezessive Potenzial (CLH_rez) des Widerstandsnetzwerks wird dabei überschrieben, da der Innenwiderstand des beispielhaften Widerstandsnetzwerkes höher ist. Dieser Zustand des Datenbusses wird im Folgenden dominanter Zustand genannt. Der Verlauf des Potentials (V) des Spannungspotenzials (V_CH) der ersten Datenleitung (CH) ist in der 1 mit V_CH bezeichnet. Es handelt sich um das Potenzial (V_CH) der ersten Datenleitung (CH) gegenüber einer Bezugsmasse (typ. GND). Der Verlauf des Potentials (V) des Spannungspotenzials (V_CL) der zweiten Datenleitung (CL) ist in der 1 mit V_CL bezeichnet. Es handelt sich um das Potenzial (V_CL) der zweiten Datenleitung (CL) gegenüber einer Bezugsmasse (typ. GND). Dieser Wechsel vom rezessiven Zustand in den dominanten Zustand ist in 1 gegen die Zeit (t) dargestellt.
Der Innenwiderstand der Spannungsquellen, die die Buspotenziale im rezessiven Zustand bestimmen ist höher als der Innenwiderstand der Spannungsquellen, die die Buspotenziale im dominanten Zustand bestimmen. Ein Wechsel vom rezessiven Buszustand in den dominanten Buszustand, im Folgenden Einschaltvorgang genannt, hat bei gleichem Kapazitätsbelag der ersten Datenbusleitung (CH) und der zweiten Datenbusleitung (CL) daher eine kleinere Einschaltzeitkonstante als ein Wechsel vom dominanten Buszustand in den rezessiven Buszustand, im Folgenden Ausschaltvorgang genannt. Die Zeitkonstante für den Ausschaltvorgang wird im Folgenden Ausschaltzeitkonstante genannt.
Da es sich um ein differentielles Datenbussystem handelt, ist die EMV-Abstrahlung zwar geringer als die EMV-Abstrahlung eines Eindrahtdatenbussystems. Im Detail kommt es aber in der Realität trotzdem zu Problemen:

Durch die Asymmetrie zwischen der Einschaltzeitkonstante und der Ausschaltzeitkonstante kommt es zu Oberwellen.

Durch die Asymmetrie im Schaltverhalten zwischen dem ersten Schalter (TH) und dem zweiten Schalter (TL) kommt es zur Einmodulation eines Gleichtaktanteils, sodass der Datenbus sich bezüglich dieses Gleichtaktanteils der Datenbusmodulation wie ein Eindrahtdatenbus verhält und erhebliche Strahlungsanteile erzeugt und abstrahlt. Werden beispielsweise ein P-MOS-Transistor als erster Schalter (TH) und ein N-MOS-Transistor als zweiter Schalter (TL) verwendet, so kommt es beispielsweise bereits durch die unterschiedlichen Beweglichkeiten zu Abweichungen. Dieser Zusammenhang wurde im Rahmen der Ausarbeitung der Erfindung als zu lösendes Problem erkannt, um das eigentliche Problem der EMV-Abstrahlung zu vermindern.
Aus der US 6 324 044 B1 sind Verzögerungsanpassungen für die Steuersignale eines high-side-seitigen und einen low-side-seitigen Treibertransistors in Abhängigkeit von der Lage der Flanken bekannt. Allerdings wird diese Verzögerung lediglich durch hartes, pegelgesteuertes Abschalten erreicht. Dies hat den Nachteil, dass die Verzögerung nicht über mehrere Messungen hinweg, beispielsweise mit einem PID-Regler oder einem P-Regler oder einem PI-Regler optimiert werden kann. In der technischen Lehre der US 6 324 044 B1werden die Treiber abgeschaltet (englisch disconnected). Diese harte Abschaltung verhindert die gewünschte Regelbarkeit.
Aus der DE 10 2013 219 176 A1 ist eine Treiberschaltung für einen Digitalsignal-Übertragungsbus bekannt. Aus der DE 10 2014 209 694 A1 sind eine Teilnehmerstation für ein Bussystem und ein Verfahren zur Erhöhung der Störfestigkeit im Bereich der elektromagnetischen Verträglichkeit für eine Teilnahmestation bekannt. Aus der US 2014 / 0 156 893 A1 sind ein System, eine Vorrichtung und ein Verfahren zur zeitlichen Kontrolle der zeitlichen Busflankenlage auf einem CAN Bus bekannt.
Aufgabe
Dem Vorschlag liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen die den obigen Nachteil einer Gleichtakterzeugung durch Treiberasymmetrien nicht oder nur vermindert aufweist und ggf. weitere Vorteile aufweist.
Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 gelöst.
Lösung der Aufgabe
Grundidee der Erfindung ist es, das aktuelle Potenzial der ersten Datenleitung (CH) mittels einer Messvorrichtung (MB) zu erfassen und einen ersten Potenzialmesswert (PMH) zu erhalten sowie das Potenzial der zweiten Datenleitung (CL) mittels der Messvorrichtung (MB) zu erfassen und einen zweiten Potenzialmesswert (PML) zu erhalten und die Eigenschaften des Bustreibers dann so durch eine Gegenregelung zu verändern, dass das Problem nicht mehr oder nur noch vermindert auftritt.
Bevorzugt wird aus dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) ein Gleichtaktmesswert (MS) ermittelt, der naturgemäß dann von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) abhängt.
Die Erfindung wird anhand der beispielhaften 3 weiter erläutert.
Eine erste Lösung, die in 3 beispielhaft dargestellt ist, ist nun, den ersten Schalter (TH) mit einem ersten verzögerten Sendesignal (TXDH), das um einen ersten zeitlichen Verzögerungswert (ΔtH) gegenüber dem Sendesignal (TX) verzögert ist, anzusteuern und den zweiten Schalter (TL) mit einem zweiten verzögerten Sendesignal (TXDL), das um einen zweiten zeitlichen Verzögerungswert (ΔtL) gegenüber dem Sendesignal (TX) verzögert ist, anzusteuern. Eine Steuerung (CTR) regelt dabei die erste zeitliche Verzögerung (ΔtH) mittels einer ersten Zeitverzögerungskontrollleitung (DCLH) und die zweite zeitliche Verzögerung (ΔtL) mittels einer zweiten Zeitverzögerungskontrollleitung (DCLL) in der Art, dass das Gleichtaktsignal auf dem Datenbus (CH, CL) minimiert wird. Diese Regelung der ersten zeitlichen Verzögerung (ΔtH) und der zweiten zeitlichen Verzögerung (ΔtL) erfolgt dabei durch die Steuerung (CRT) in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) und/oder dem Gleichtaktmesswert (MS).
Ist also die Flanke auf der ersten Datenbusleitung (CH) gegenüber der Flanke auf der zweiten Datenbusleitung (CL) verzögert, so wird entweder die Verzögerung des ersten verzögerten Sendesignals (TXDH) gegenüber dem Sendesignal (TX) vermindert oder die Verzögerung des zweiten verzögerten Sendesignals (TXDL) gegenüber dem Sendesignal (TX) vergrößert. Eine Mischform der Regelung ist natürlich denkbar. Bevorzugt versucht die Steuerung den Regelbereich stets so auszunutzen, dass für beide Regelungsformen noch bis zu den Grenzen der Regelung genügend Spielraum bleibt.
Ist dem gegenüber die Flanke auf der zweiten Datenbusleitung (CL) gegenüber der Flanke auf der ersten Datenbusleitung (CH) verzögert, so wird entweder die Verzögerung des zweiten verzögerten Sendesignals (TXDL) gegenüber dem Sendesignal (TX) vermindert oder die Verzögerung des ersten verzögerten Sendesignals (TXDH) gegenüber dem Sendesignal (TX) vergrößert. Eine Mischform der Regelung ist natürlich denkbar. Bevorzugt versucht die Steuerung den Regelberiech stets so auszunutzen, dass für beide Regelungsformen noch bis zu den Grenzen der Regelung genügend Spielraum bleibt.
Neben der Regelung der zeitlichen Verzögerungswerte (ΔtH, ΔtL) existiert noch eine zweite Lösungsmöglichkeit, die bevorzugt in Kombination mit der ersten Lösung eingesetzt wird, da dann der Regelungsbereich vergrößert wird. Erfindungsgemäß wurde somit ebenfalls erkannt, dass statt einer verzögerten Ansteuerung auch die Treiberstärke des ersten Schalters (TH) und/oder die Treiberstärke des zweiten Schalters (TL) in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und/oder von dem zweiten Potenzialmesswert (PML) bzw. dem Gleichtaktmesswert (MS) variiert werden kann. Dies wird anhand der 4 und 6 dargestellt. Die Treiberstärkenregelung kann beispielsweise dadurch erreicht werden, dass der erste Schalter (TH) in mehrere erste Subschalter (TH₁, TH₂, TH₃) aufgespalten wird, die jeder für sich einen Einschaltwiderstand aufweisen, und/oder dass der zweite Schalter (TL) in mehrere zweite Subschalter (TL₁, TL₂, TL₃) aufgespalten wird, die jeder für sich einen Einschaltwiderstand aufweisen (siehe 6). Der erste Schalter (TH) weist also mindestens drei, bevorzugt mehr als drei verschiedene Treiberstärken auf.
Eine erste Stärkenkontrollvorrichtung (STRH) leitet hierzu das Sendesignal (TX) nur auf einen Bruchteil der mehreren ersten Subschalter (TH₁, TH₂, TH₃), wodurch nicht die gesamte verfügbare Treiberstärke des ersten Schalters (TH), der durch die mehreren ersten Subschalter (TH₁, TH₂, TH₃) gebildet wird, zur Verfügung steht. Hierzu spaltet die erste Stärkenkontrollvorrichtung (STRH) das Sendesignal (TX) in mehrere erste modifizierte Schaltsignale auf, die zusammen das erste modifiziertes Schaltsignal (TDXTH) in Form eines Schaltbusses mehrerer Leitungen bilden. Jedem der ersten Subschalter (TH₁, TH₂, TH₃) ist dabei eine Leitung des ersten modifizierten Schaltsignals (TDXTH) zur Ansteuerung seiner Steuerelektrode zugeordnet. Die erste Stärkenkontrollvorrichtung (STRH) steuert also in Abhängigkeit von dem Wert einer ersten Treiberstärkenkontrollleitung (SCLH), die durch die Steuerung (CTR) gespeist wird nur einen Teil der Leitungen des ersten modifizierten Schaltsignals (TDXTH) mit dem Sendesignal (TX) an, während die erste Stärkenkontrollvorrichtung (STRH) die restlichen Leitungen des ersten modifizierten Schaltsignals (TDXTH) auf ein solches Potenzial legt, dass die restlichen ersten Subschalter (TH₁, TH₂, TH₃), die den restlichen Leitungen des ersten modifizierten Schaltsignals (TDXTH) zugeordnet sind, gesperrt sind.
Eine zweite Stärkenkontrollvorrichtung (STRL) leitet nun das Sendesignal (TX) nur auf einen Bruchteil der mehreren zweiten Subschalter (TH₁, TH₂, TH₃), wodurch nicht die gesamte verfügbare Treiberstärke des zweiten Schalters (TL), der durch die mehreren zweiten Subschalter (TL₁, TL₂, TL₃) gebildet wird, zur Verfügung steht. Hierzu spaltet die zweite Stärkenkontrollvorrichtung (STRL) das Sendesignal (TX) in mehrere zweite modifizierte Schaltsignale auf, die zusammen das zweite modifizierte Schaltsignal (TDXTL) in Form eines Schaltbusses mehrerer Leitungen bilden. Jedem der zweiten Subschalter (TL₁, TL₂, TL₃) ist dabei eine Leitung des zweiten modifizierten Schaltsignals (TDXTL) zur Ansteuerung seiner Steuerelektrode zugeordnet. Die zweite Stärkenkontrollvorrichtung (STRL) steuert also in Abhängigkeit von dem Wert einer zweiten Treiberstärkenkontrollleitung (SCLL), die durch die Steuerung (CTR) gespeist wird nur einen Teil der Leitungen des zweiten modifizierten Schaltsignals (TDXTL) mit dem Sendesignal (TX) an, während die zweite Stärkenkontrollvorrichtung (STRL) die restlichen Leitungen des zweiten modifizierten Schaltsignals (TDXTL) auf ein solches Potenzial legt, dass die restlichen zweiten Subschalter (TL₁, TL₂, TL₃), die den restlichen Leitungen des zweiten modifizierten Schaltsignals (TDXTL) zugeordnet sind, gesperrt sind. Der zweite Schalter (TL) weist also mindestens drei, bevorzugt mehr als drei verschiedene Treiberstärken auf.
Durch das Nichtzurverfügungstellen der vollen Treiberstärke wird die Rampe beim Übergang vom rezessiven zum dominanten Buszustand in ihrer Form verändert, was auf eine Verzögerung hinausläuft. Dieses Nichtzurverfügungstellen der vollen Treiberstärke und damit die Steuerung der Treiberstärke erfolgt somit ebenfalls in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und/oder von dem zweiten Potenzialmesswert (PML) und/oder dem Gleichtaktmesswert (MS).
Die Steuerung (CTR) regelt dabei die Treiberstärke des ersten Schalters (TH) mittels einer der besagten Treiberstärkenkontrollleitung (SCLH) in der Art, dass das Gleichtaktsignal bevorzugt in Form des Gleichtaktmesswerts (MS) auf dem Datenbus (CH, CL) minimiert wird. Dabei selektiert die erste Stärkenkontrollvorrichtung (STRH), welcher der ersten Subschalter (TH₁, TH₂, TH₃) mittels eines aktiven Sendesignals (TX) eingeschaltet werden kann oder nicht. Dabei hängt diese Selektion der ersten Stärkenkontrollvorrichtung (STRH) von dem Zustand bzw. dem aktuellen Wert der besagten ersten Treiberstärkenkontrollleitung (SCLH) der Steuerung (CTR) ab. Bei der ersten Treiberstärkenkontrollleitung (SCLH) handelt es sich bevorzugt um einen digitalen Datenbus. Im einfachsten Fall kann es sich aber auch nur um eine einzelne Leitung handeln.
Die Steuerung (CTR) regelt in analoger Weise die Treiberstärke des zweiten Schalters (TL) mittels einer zweiten Treiberstärkenkontrollleitung (SCLL) in der Art, dass das Gleichtaktsignal bevorzugt in Form des Gleichtaktmesswerts (MS) auf dem Datenbus (CH, CL) minimiert wird. Dabei selektiert eine zweite Stärkenkontrollvorrichtung (STRL), welcher der zweiten Subschalter (TL₁, TL₂, TL₃) mittels eines aktiven Sendesignals (TX) eingeschaltet werden kann oder nicht. Dabei hängt diese Selektion der zweiten Stärkenkontrollvorrichtung (STRL) von dem Zustand der besagten zweiten Treiberstärkenkontrollleitung (SCLL) der Steuerung (CTR) ab. Bei der zweiten Treiberstärkenkontrollleitung (SCLL) handelt es sich bevorzugt um einen digitalen Datenbus. Im einfachsten Fall kann es sich aber auch nur um eine einzelne Leitung handeln.
Bevorzugt regelt die Steuerung (CTR) die Treiberstärke des ersten Schalters (TH) mittels der ersten Treiberstärkenkontrollleitung (SCLH) und des zweiten Schalters (TL) mittels der zweiten Treiberstärkenkontrollleitung (SCLL) in der Art in Abhängigkeit von dem ersten Potenzialmesswert (PMH) des Potenzials (V_CH ) auf der ersten Datenleitung und/oder von dem zweiten Potenzialmesswert (PML) des Potenzials (V_CL ) auf der zweiten Datenleitung (CL) gemeinsam, so dass das Gleichtaktsignal bevorzugt in Form des Gleichtaktmesswerts (MS) auf dem Datenbus (CH, CL) minimiert wird.
Die Gleichtaktspannung in Form des Gleichtaktmesswerts (MS) wird bevorzugt durch die Versorgungsspannung geteilt und so ein erster Messwert ermittelt. Dieser Messwert wird im Folgenden Symmetrieparameter (V_sym) genannt.
Der Symmetrieparameter wird wie folgt ermittelt: $V_{sym} = (PMH + PML) / V_{_{CC}}$
In dem Beispiel der 1 ist der Verlauf des Spannungspotenzials (V_CH ) auf der ersten Datenleitung (CH) um ca. 10 ns gegenüber dem Spannungspotenzialverlauf (V_CL ) auf der zweiten Datenleitung (CL) verzögert.
Die differentielle Spannung auf dem differentiellen Datenbus wird berechnet zu: $V_{Diff} = V_{CH} - V_{CL}$
Durch Tiefpassfilterung des Symmetrieparameters (V_sym) erhält man einen gefilterten differentiellen Symmetrieparameter (V_Diff,min). Aus dem gefilterten differentiellen Symmetrieparameter (V_Diff,min) wird der erste Schwellwert wie folgt berechnet: $U_{TH_H} = (V_{DIFF, min} / R_{L}) t_{res} / C_{out_H}$
Hierbei steht R_L für den Arbeitswiderstandswert zwischen der ersten Datenleitung (CH) und der zweiten Datenleitung (CL).
Die zeitliche Größe (tres) wird als frei wählbare Größe als Design-Ziel vorgegeben. Diese zeitliche Größe Design (tres) ist eine Zielgröße für die kürzeste zeitliche Verzögerung zwischen einer Spannungsrampe auf der ersten Datenleitung (CH) und einer Spannungsrampe auf der anderen Seite der zweiten Datenleitung (CL).
Die Kapazität C_{out_H} stellt dabei die Kapazität der ersten Datenleitung (CH) bezogen auf Signalgrund, d.h. auf das Bezugspotenzial dar.
Die Kapazität C_{out_L} stellt dabei die Kapazität der zweiten Datenleitung (CL) bezogen auf Signalgrund, d.h. auf das Bezugspotenzial dar.
Für den zweiten Schwellwert kann eine analoge Schwellspannung berechnet werden: $U_{TH_L} = - (V_{DIFF, min} / R_{L}) t_{res} / C_{out_L}$
Die Gleichtaktspannung ist als Referenzspannung nicht geeignet, da sie typischerweise nicht stabil genug ist.
Statt der Gleichtaktspannung kann der Symmetrieparameter $V_{sym} = (PMH + PML) / V_{CC}$
benutzt werden. Bei richtiger Ansteuerung ist der Symmetrieparameter (V_sym) konstant 1. Dieser Wert 1 ist der Regelungszielwert.
Der Symmetrieparameter V_sym zeigt in Abhängigkeit von der Flankenrichtung und von dem Typ der Daten-Bit-Kante auf dem Datenbus Spannungsspitzen. Mit einer Daten-Bit-Kante ist hier der Übergang von einem rezessiven Zustand des Datenbusses zu einem dominanten Zustand des Datenbusses gemeint und/oder der Übergang von einem dominanten Zustand des Datenbusses zu einem rezessiven Zustand des Datenbusses gemeint.
Typischerweise vergleicht ein erster Komparator (CMPH) den Symmetrieparameter (V_sym) mit dem ersten Schwellwert (U_{TH_H}) zum Erzeugen eines ersten Komparatorausgangssignals (CMPOH) und ein zweiter Komparator den Symmetrieparameter (V_sym) mit dem zweiten Schwellwert (U_{TH_L}) zum Erzeugen eines zweiten Komparatorausgangssignals (CMPOL).
Ein erster Tiefpassfilter (F1) erzeugt einen tiefpassgefilterten Symmetrieparameter (V_symL) aus dem Symmetrieparameter (V_sym) durch Tiefpassfilterung.
Es wird empfohlen die Filterparameter des ersten Tiefpasses (F1) und seiner Konstruktion in der Art zu wählen, dass die Grenzfrequenz f_{cutt of} des Tiefpasses bevorzugt um einen Faktor 2 höher liegt als die höchste mögliche Datenfrequenz fdata. Eine bevorzugte Realisierung kann beispielsweise ein Tiefpassfilter zweiter Ordnung mit einer Grenzfrequenz f_{cutt of} von 0,5MHz für 2,5MHz f_Data Datenrate (=Faktor 2) darstellen. Eine Sample & Hold Vorrichtung hat hierbei die gleiche technische Wirkung wie ein Tiefpassfilter, wenn sie zu den richtigen Zeitpunkten betätigt wird.
Die erste erfindungsgemäße Methode, die oben vorgestellt wurde, kann in Form einer einfachen Fragestellung zusammengefasst werden: Gibt es einen Spannungspuls auf dem Signal des Symmetrieparameters (V_sym) oder nicht? Sofern eine wie auch immer geartete Spike-Detektionsvorrichtung (SPD) einen solchen Spannungspuls detektiert, so wird je nach Polarität des Spannungspulses und je nach Art der Datenflanke (rezessiv zu dominant oder dominant zu rezessiv) die Verzögerung eines der verzögerten Steuersignale (TDXH, TDXL) verringert und/oder die Verzögerung des jeweils anderen verzögerten Steuersignals der verzögerten Steuersignale (TDXH, TDXL) vergrößert, sodass sie Spannungsspitze auf dem Symmetriesignal (V_sym) in der Folge verschwindet oder zumindest minimiert wird. Bevorzugt findet diese Verminderung / Erhöhung der Verzögerung in der Form statt, dass die Verzögerung bei Auftreten eines Spanungspulses stets um den gleichen Wert verändert wird.
Die zweite Methode, die oben beschrieben ist, kann in Form einer einfachen Fragestellung zusammengefasst werden: Gibt es ein Spannungspuls auf dem Signal des Symmetrieparameters (V_sym) oder nicht? Sofern eine wie auch immer geartete Spike-Detektionsvorrichtung (SPD) einen solchen Spannungspuls detektiert, so wird je nach Polarität des Spannungspulses und je nach Art der Datenflanke (rezessiv zu dominant oder dominant zu rezessiv) die Treiberstärke eines der Schalter (TH, TL) verringert und/oder die Treiberstärke des jeweils anderen Schalters der Schalter (TH, TL) vergrößert, sodass sie Spannungsspitze auf dem Symmetriesignal (V_sym) in der Folge verschwindet. Bevorzugt findet diese Verminderung / Erhöhung der Treiberstärke der Schalter (TH, TL) in der Form statt, dass die Verminderung / Erhöhung der Treiberstärke der Schalter (TH, TL) bei Auftreten eines Spannungspulses auf dem Signal des Symmetrieparameters (V_sym) stets um den gleichen Wert verändert wird.
VARIANTE 1
Eine erste Variante entspricht dem oberen Teil der 3.
Eine erste Variante der Erfindung ist somit ein Verfahren zur Verminderung der Gleichtakterzeugung in einem differentiellen Datenbus (CL; CH) mit einer ersten Datenleitung (CH) und mit einer zweiten Datenleitung (CL) und mit einem ersten Schalter (TH), der zum Verbinden der ersten Datenleitung (CH) mit einer ersten Versorgungsspannung (VCC) in Abhängigkeit von einem ersten modifizierten Schaltsignal (TDXTH) dient oder vorgesehen ist, und mit einem zweiten Schalter (TL), der zum Verbinden der zweiten Datenleitung (CL) mit einer zweiten Versorgungsspannung (GND) in Abhängigkeit von einem zweiten modifizierten Schaltsignal (TDXTL) dient oder vorgesehen ist. Das erste modifizierte Schaltsignal (TDXH) und das zweite modifizierte Schaltsignal (TDXL) hängen von einem Sendesignal (TX) ab. Der Datenbus (CL, CH) kann einen rezessiven Zustand und einen dominanten Zustand einnehmen. Das Verfahren der Variante 1 umfasst die Schritte:

• Erfassen des Potenzials (V_CH ) der ersten Datenbusleitung (CH) zur Ermittlung eines ersten Potenzialmesswertes (PMH);
• Erfassen des Potenzials (V_CL ) der zweiten Datenbusleitung (CL) zur Ermittlung eines zweiten Potenzialmesswertes (PML);
• Verzögern des Sendesignals (TX) zu einem ersten verzögerten Sendesignal (TDXH) um einen ersten zeitlichen Verzögerungswert (ΔtH), wobei der erste zeitliche Verzögerungswert (ΔtH) von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) abhängt;
• Verwenden des ersten verzögerten Sendesignals (TDXH) als erstes modifiziertes Schaltsignal (TDXTH);
• Steuern des ersten Schalters (TH) mit dem ersten modifizierten Schaltsignal (TDXTH).

Eine erste Verfeinerung der Verfahrensvariante 1 umfasst zusätzlich die Bestimmung eines Symmetrieparameters (V_sym) in Abhängigkeit von dem ersten Potentialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) statt des Schrittes des Verzögerns des Sendesignals (TX) zu einem ersten verzögerten Sendesignal (TDXH) um einen ersten zeitlichen Verzögerungswert (ΔtH), wobei der erste zeitliche Verzögerungswert (ΔtH) von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) abhängt, den Schritt des Verzögerns des Sendesignals (TX) zu einem ersten verzögerten Sendesignal (TDXLH) um einen ersten zeitlichen Verzögerungswert (ΔtH), wobei der erste zeitliche Verzögerungswert (ΔtH) von dem Symmetrieparameter (V_sym) abhängt. Diese Verfahrensvariante umfasst dann somit die Schritte:

• Erfassen des Potenzials der ersten Datenbusleitung (CH) zur Ermittlung eines ersten Potenzialmesswertes (PMH);
• Erfassen des Potenzials der zweiten Datenbusleitung (CL) zur Ermittlung eines zweiten Potenzialmesswertes (PML);
• Bestimmung eines Symmetrieparameters (V_sym) in Abhängigkeit von dem ersten Potentialmesswert (PMH) und dem zweiten Potenzialmesswert (PML);
• Verzögern des Sendesignals (TX) zu einem ersten verzögerten Sendesignal (TDXLH) um einen ersten zeitlichen Verzögerungswert (ΔtH), wobei der erste zeitliche Verzögerungswert (ΔtH) von dem Symmetrieparameter (V_sym) abhängt;
• Verwenden des ersten verzögerten Sendesignals (TDXH) als erstes modifiziertes Schaltsignal (TDXTH);
• Steuern des ersten Schalters (TH) mit dem ersten modifizierten Schaltsignal (TDXTH).

Bei einer zweiten Verfeinerung der Verfahrensvariante 1 in Form einer Verfeinerung der ersten Verfeinerung der Verfahrensvariante 1 wird der Symmetrieparameter (V_sym) aus dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) gemäß der Formel V_sym=(PMH + PML)/V_CC gebildet. Dabei ist Vcc der Potenzialwert der Versorgungsspannung gegenüber dem Bezugspotenzial (z.B. GND).
Bei einer dritten Verfeinerung der Verfahrensvariante 1 in Form einer Verfeinerung der ersten Verfeinerung der Verfahrensvariante 1 und/oder in Form einer Verfeinerung der zweiten Verfeinerung der Verfahrensvariante 1 weist das vorgeschlagene Verfahren den Schritt des Erzeugens eines gefilterten differentiellen Symmetrieparameter (V_Diff,min) aus dem Symmetriesignal (V_sym) durch Tiefpassfilterung und die Verwendung des differentiellen Symmetrieparameters (V_Diff,min) für die Ermittlung eines ersten Schwellwerts (U_{TH_H}) auf.
Bei einer vierten Verfeinerung der Verfahrensvariante 1 in Form einer Verfeinerung der dritten Verfeinerung der Verfahrensvariante 1 wird der erste Schwellwert (U_TH__H) gemäß der Formel U_{TH_H}=(V_Diff,min / R_L) t_res /C_{out_H} ermittelt.
Bei einer fünften Verfeinerung der Verfahrensvariante 1 in Form einer Verfeinerung der dritten Verfeinerung und/oder der vierten Verfeinerung wird zusätzlich ein Vergleich des Symmetriesignals (V_sym) mit dem ersten Schwellwert (U_{TH_H}) durchgeführt, insbesondere mittels eines ersten Komparators (CMPH), zur Ermittlung eines ersten Vergleichswertes in Form eines ersten Komparatorausgangssignals (CMPOH) des ersten Komparators (CMPH). Statt des Schrittes Verzögern des Sendesignals (TX) zu einem zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert (ΔtL), wobei der zweite zeitliche Verzögerungswert (ΔtL) von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) abhängt, wird nun ein Schritt des Verzögerns des Sendesignals (TX) zu einem zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert (ΔtL) ausgeführt, wobei der zweite zeitliche Verzögerungswert (ΔtL) von dem ersten Vergleichswert in Form des ersten Komparatorausgangssignals des ersten Komparators (CMPH) abhängt.
VARIANTE 2
Diese Variante entspricht dem unteren Teil der 3.
Die zweite Variante ist ein Verfahren zur Verminderung der Gleichtakterzeugung in einem differentiellen Datenbus (CL, CH) mit einer ersten Datenleitung (CH) und mit einer zweiten Datenleitung (CL). Mindestens ein Treiber, der an den Datenbus angeschlossen ist, weist den ersten Schalter (TH), der zum Verbinden der ersten Datenleitung (CH) mit einer ersten Versorgungsspannung (VCC) in Abhängigkeit von einem ersten modifizierten Schaltsignal (TDXTH) dient oder vorgesehen ist, und den zweiten Schalter (TL), der zum Verbinden der zweiten Datenleitung (CL) mit einer zweiten Versorgungsspannung (GND) in Abhängigkeit von einem zweiten modifizierten Schaltsignal (TDXTL) dient oder vorgesehen ist, auf. Das erste modifizierte Schaltsignal (TDXH) und das zweite modifizierte Schaltsignal (TDXL) hängen wieder von einem Sendesignal (TX) ab. Der Datenbus (CL, CH) kann einen rezessiven Zustand und einen dominanten Zustand einnehmen. Das Verfahren der Variante 2 weist die folgenden Schritte auf:

• Erfassen des Potenzials (V_CH ) der ersten Datenbusleitung (CH) zur Ermittlung eines ersten Potenzialmesswertes (PMH);
• Erfassen des Potenzials (V_CL ) der zweiten Datenbusleitung (CL) zur Ermittlung eines zweiten Potenzialmesswertes (PML);
• Verzögern des Sendesignals (TX) zu einem zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert (ΔtL), wobei der zweite zeitliche Verzögerungswert (ΔtL) von dem ersten Potenzialmesswert (V_CH ) und dem zweiten Potenzialmesswert (V_CL ) abhängt;
• Verwenden des zweiten verzögerten Sendesignals (TDXL) als zweites modifiziertes Schaltsignal (TDXTL);
• Steuern des zweiten Schalters (TL) mit dem zweiten modifizierten Schaltsignal (TDXTL);

Bei einer ersten Verfeinerung der zweiten Variante erfolgt zusätzlich die Bestimmung eines Symmetrieparameters (V_sym) in Abhängigkeit von dem ersten Potentialmesswert (PMH) und dem zweiten Potenzialmesswert (PML). Der Schritt des Verzögerns des Sendesignals (TX) zu einem zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert (ΔtL), wobei der zweite zeitliche Verzögerungswert (ΔtL) von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) abhängt wird nun anders ausgeführt. Statt dessen erfolgt nun in Abwandlung des Grundverfahrens der zweiten Verfahrensvariante ein Verzögern des Sendesignals (TX) zu einem zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert (ΔtL), wobei der zweite zeitliche Verzögerungswert (ΔtL) nun jedoch von dem zusätzlich ermittelten Symmetrieparameter (V_sym) abhängt;
Bevorzugt wird dabei in einer zweiten Verfeinerung der Symmetrieparameter (V_sym) aus dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) gemäß der Formel V_sym=(PMH + PML)/V_CC gebildet (mit Vcc als Potenzialwert der Versorgungsspannung).
Eine dritte Verfeinerung umfasst das Erzeugen eines gefilterten differentiellen Symmetrieparameters (V_Diff,min) aus dem Signal des Symmetrieparameters (V_sym) durch Tiefpassfilterung und die Verwendung des gefilterten differentiellen Symmetrieparameters (V_Diff,min) für die Ermittlung eines zweiten Schwellwerts (U_{TH_L}).
In einer vierten Verfeinerung wird der zweite Schwellwert (U_{TH_L}) gemäß der Formel U_{TH_L}=(V_Diff,min / R_L) t_res /C_{out_L} ermittelt.
In einer fünften Verfeinerung wird ein Vergleich des Symmetriesignals (V_sym) mit dem zweiten Schwellwert (U_{TH_L}), insbesondere mittels eines zweiten Komparators (CMPL), zur Ermittlung eines zweiten Vergleichswertes in Form eines zweiten Komparatorausgangssignals des zweiten Komparators (CMPH) durchgeführt. Der Schritt des Verzögerns des Sendesignals (TX) zu einem zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert (ΔtL), wobei der zweite zeitliche Verzögerungswert (ΔtL) von dem ersten Potenzialmesswert (V_CH) und dem zweiten Potenzialmesswert (V_CL) abhängt, wird in dieser Form nun nicht durchgeführt. Vielmehr erfolgt statt dieses Schrittes ein Verzögern des Sendesignals (TX) zu einem zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert (ΔtL), wobei der zweite zeitliche Verzögerungswert (ΔtL) nun jedoch von dem zweiten Vergleichswert abhängt.
VARIANTE 3
Diese Variante entspricht der 3.
Eine dritte Variante kombiniert das Verfahren der ersten Variante mit einem Verfahren der zweiten Variante. Eine entsprechende Vorrichtung ist in 3 dargestellt.
VARIANTE 4
Diese Variante entspricht dem oberen Teil der 4.
Eine vierte Variante des Verfahrens ist ein Verfahren zur Verminderung der Gleichtakterzeugung in einem differentiellen Datenbus (CL, CH) mit einer ersten Datenleitung (CH) und mit einer zweiten Datenleitung (CL). Ein an den Datenbus angeschlossener Treiber umfasst einen ersten Schalter (TH) zum Verbinden der ersten Datenleitung (CH) mit einer ersten Versorgungsspannung (VCC) in Abhängigkeit von einem ersten modifizierten Schaltsignal (TDXTH), der eine erste Treiberstärke aufweist, und einen zweiten Schalter (TL) zum Verbinden der zweiten Datenleitung (CL) mit einer zweiten Versorgungsspannung (GND) in Abhängigkeit von einem zweiten modifizierten Schaltsignal (TDXTL)), der eine zweite Treiberstärke aufweist. Das erste modifizierte Schaltsignal (TDXH) und das zweite modifizierte Schaltsignal (TDXL) hängen von einem Sendesignal (TX) ab. Der Datenbus (CL, CH) kann einen rezessiven Zustand und einen dominanten Zustand einnehmen. Diese vierte Variante des Verfahrens umfasst die Schritte:

• Erfassen des Potenzials (V_CH ) der ersten Datenbusleitung (CH) zur Ermittlung eines ersten Potenzialmesswertes (PMH);
• Erfassen des Potenzials (V_CL ) der zweiten Datenbusleitung (CL) zur Ermittlung eines zweiten Potenzialmesswertes (PML);
• Ändern der ersten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML).

In einer ersten Verfeinerung des vierten Verfahrens erfolgt die Bestimmung eines Symmetrieparameters (V_sym) in Abhängigkeit von dem ersten Potentialmesswert (PMH) und dem zweiten Potenzialmesswert (PML). Der Verfahrensschritt des Änderns der ersten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) wird in dieser ersten Verfeinerung der vierten Variante so nicht durchgeführt. Stattdessen erfolgt ein Ändern der ersten Treiberstärke in Abhängigkeit von dem Symmetrieparameter (V_sym).
Gemäß einer zweiten Verfeinerung der vierten Variante wird der Symmetrieparameter (V_sym) aus dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) gemäß der Formel V_sym=(PML + PMH)/V_CC gebildet (mit Vcc als Potenzialwert der Versorgungsspannung).
In einer dritten Verfeinerung der vierten Variante umfasst das Verfahren das Erzeugen eines gefilterten differentiellen Symmetrieparameters (V_Diff,min) aus dem Symmetriesignal (V_sym) durch Tiefpassfilterung und die Verwendung des differentiellen Symmetrieparameters (V_Diff,min) für die Ermittlung eines ersten Schwellwerts (U_{TH_H}).
In einer vierten Verfeinerung der vierten Variante wird er erste Schwellwert (U_TH__H) gemäß der Formel U_{TH_H}=(V_Diff,min / R_L) t_res /C_{out_H} ermittelt.
In einer fünften Verfeinerung der vierten Variante des Verfahrens erfolgt ein Vergleich des Symmetriesignals (V_sym) mit dem ersten Schwellwert (U_{TH_H}), insbesondere mittels eines ersten Komparators (CMPH), zur Ermittlung eines ersten Vergleichswertes, insbesondere in Form der Erzeugung eines ersten Komparatorausgangssignals (CMPOH) des ersten Komparators (CMPH). Der Schritt des Änderns der ersten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) wird in dieser Verfeinerung der vierten Variante so nicht durchgeführt. Stattdessen erfolgt ein Ändern der ersten Treiberstärke in Abhängigkeit von dem ersten Vergleichswert, also insbesondere in Abhängigkeit von dem ersten Komparatorausgangssignal (CMPOH) des ersten Komparators (CMPH).
VARIANTE 5
Diese Variante entspricht dem unteren Teil der 4.
Eine fünfte Variante des Verfahrens ist ein Verfahren zur Verminderung der Gleichtakterzeugung in einem differentiellen Datenbus mit einer ersten Datenleitung (CH) und mit einer zweiten Datenleitung (CL). Ein an den Datenbus angeschlossener Treiber umfasst einen ersten Schalter (TH) zum Verbinden der ersten Datenleitung (CH) mit einer ersten Versorgungsspannung (VCC) in Abhängigkeit von einem ersten modifizierten Schaltsignal (TDXTH)), der eine erste Treiberstärke aufweist, und einen zweiten Schalter (TL) zum Verbinden der zweiten Datenleitung (CL) mit einer zweiten Versorgungsspannung (GND) in Abhängigkeit von einem zweiten modifizierten Schaltsignal (TDXTL)), der eine zweite Treiberstärke aufweist. Das erste modifizierte Schaltsignal (TDXH) und das zweite modifizierte Schaltsignal (TDXL) hängen von einem Sendesignal (TX) ab. Der Datenbus kann einen rezessiven Zustand und einen dominanten Zustand einnehmen. Die fünfte Variante des Verfahrens umfasst die Schritte:

• Erfassen des Potenzials (V_CH ) der ersten Datenbusleitung (CH) zur Ermittlung eines ersten Potenzialmesswertes (PMH);
• Erfassen des Potenzials (V_CL ) der zweiten Datenbusleitung (CL) zur Ermittlung eines zweiten Potenzialmesswertes (PML);
• Verzögern des Sendesignals (TX) zu einem zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert zu erhalten, wobei der zweite zeitliche Verzögerungswert von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) abhängt;
• Ändern der zweiten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML).

In einer ersten Verfeinerung der fünften Variante des Verfahrens erfolgt eine Bestimmung eines Symmetrieparameters (V_sym) in Abhängigkeit von dem ersten Potentialmesswert (PMH) und dem zweiten Potenzialmesswert (PML). Der Schritt des Änderns der zweiten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) erfolgt in dieser Verfeinerung der fünften Variante nun nicht in dieser Form. Vielmehr erfolgt nun ein Ändern der zweiten Treiberstärke in Abhängigkeit von dem Symmetrieparameter (V_sym).
In einer zweiten Verfeinerung der fünften Variante des Verfahrens wird der Symmetrieparameter (V_sym) aus dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) gemäß der Formel V_sym=(PMH + PML)/V_CC gebildet (mit Vcc als Potenzialwert der Versorgungsspannung).
In einer dritten Verfeinerung der fünften Variante des Verfahrens erfolgt ein Erzeugen eines gefilterten differentiellen Symmetrieparameters (V_Diff,min) aus dem Symmetriesignal (V_sym) durch Tiefpassfilterung und die Verwendung des differentiellen Symmetrieparameters (V_Diff,min) für die Ermittlung eines zweiten Schwellwerts (U_{TH_L});
In einer vierten Verfeinerung der fünften Variante des Verfahrens wird der zweite Schwellwert (U_{TH_L}) gemäß der Formel U_{TH_L}=(V_Diff,min / R_L) t_res /C_{out_L} ermittelt.
In einer fünften Verfeinerung der fünften Variante des Verfahrens erfolgt ein Vergleich des Symmetriesignals (V_sym) mit dem zweiten Schwellwert (U_{TH_L}), insbesondere mittels eines zweiten Komparators, zur Ermittlung eines ersten Vergleichswertes, insbesondere in Form eines zweiten Komparatorausgangssignals (CMPOL) des zweiten Komparators (CMPL). Der Schritt des Änderns der zweiten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und von dem zweiten Potenzialmesswert (PML) wird so nicht durchgeführt, stattdessen erfolgt ein Ändern der zweiten Treiberstärke in Abhängigkeit von dem zweiten Vergleichswert, also insbesondere kann dies in Abhängigkeit von dem zweiten Komparatorausgangssignals (CMPOL) des zweiten Komparators (CMPL) geschehen.
VARIANTE 6
Diese Variante entspricht der 4.
Eine sechste Variante kombiniert das Verfahren der vierten Variante mit einem Verfahren der fünften Variante.
VARIANTE 7
Diese Variante entspricht dem oberen Teil der 5.
Eine siebte Variante kombiniert die Verfahren der ersten bis sechsten Variante miteinander.
Schließlich sei noch erwähnt, dass eine entsprechende Vorrichtung vorgesehen werden kann, die die erste bis siebte Verfahrensvariante durchführt.
Eine solche Vorrichtung, ein Treiber für einen solchen Datenbus (CL, CH) weist im Vollausbau einen ersten Schalter (TH) auf, der bevorzugt aus mehreren Subschaltern (TH₁, TH₂, TH₃) besteht, und einen zweiten Schalter (TL) auf, der bevorzugt aus mehreren Subschaltern (TL₁, TL₂, TL₃) besteht.
Sie weist bevorzugt eine erste Zeitverzögerungskontrollleitung (DLYH) auf, die das Sendesignal (TX) zum ersten verzögerten Sendesignal (TDXH) um einen ersten zeitlichen Verzögerungswert (ΔtH) verzögert. Der erste zeitliche Verzögerungswert (ΔtH) hängt dabei von dem Wert auf einer ersten Zeitverzögerungskontrollleitung (DCLH) der Vorrichtung ab.
Sie weist bevorzugt eine zweite Zeitverzögerungskontrollleitung (DLYL) auf, die das Sendesignal (TX) zum zweiten verzögerten Sendesignal (TDXL) um einen zweiten zeitlichen Verzögerungswert (ΔtL) verzögert. Der zweite zeitliche Verzögerungswert (ΔtL) hängt dabei von dem Wert auf einer zweiten Zeitverzögerungskontrollleitung (DCLL) der Vorrichtung ab.
Sie weist eine erste Stärkenkontrollvorrichtung (STRH) auf, die das erste verzögerte Sendesignal (TDXH) auf die ersten Subschalter (TH₁, TH₂, TH₃) in Abhängigkeit von dem Wert der ersten Treiberstärkenkontrollleitung (SCLH) in Form eines ersten modifizierten Schaltsignals (TDXTH) verteilt. Das erste modifizierte Schaltsignal (TDXTH) ist dabei bevorzugt ein Bus aus Leitungen, wobei jedem Steueranschluss jedes ersten Subschalters (TH₁, TH₂, TH₃) jeweils eine der Leitungen des ersten modifizierten Schaltsignals (TDXTH) zugeordnet ist. Je nach Wert der ersten Treiberstärkenkontrollleitung (SCLH) werden einige der Leitungen des ersten modifizierten Schaltsignals (TDXTH) mit dem verzögerten Sendesignal (TDXH) verbunden, wodurch die zugehörigen ersten Subschalter der ersten Subschalter (TH₁, TH₂, TH₃) bei Aktivität des Sendesignals (TX) aktiv werden. Die anderen Leitungen des ersten modifizierten Schaltsignals (TDXTH) werden so geschaltet, dass die zugehörigen ersten Subschalter der ersten Subschalter (TH₁, TH₂, TH₃) auch bei Aktivität des Sendesignals (TX) nicht aktiv werden. Hierdurch wird die Treiberstärke modelliert. Andere Formen der Treiberstärkenmodifikation z.B. über Stromquellen, deren Stromstärke durch die erste Treiberstärkenkontrollleitung (SCLH) geregelt wird, sind denkbar.
Die Vorrichtung weist eine zweite Stärkenkontrollvorrichtung (STRL) auf, die das zweite verzögerte Sendesignal (TDXL) auf die zweiten Subschalter (TL₁, TL₂, TL₃) in Abhängigkeit von dem Wert der zweiten Treiberstärkenkontrollleitung (SCLL) in Form eines zweiten modifizierten Schaltsignals (TDXTL) verteilt. Das zweite modifizierte Schaltsignal (TDXTL) ist dabei bevorzugt ein Bus aus Leitungen, wobei jedem Steueranschluss jedes zweiten Subschalters (TL₁, TL₂, TL₃) jeweils eine der Leitungen des zweiten modifizierten Schaltsignals (TDXTL) zugeordnet ist. Je nach Wert der zweiten Treiberstärkenkontrollleitung (SCLL) werden einige der Leitungen des zweiten modifizierten Schaltsignals (TDXTL) mit dem verzögerten Sendesignal (TDXL) verbunden, wodurch die zugehörigen zweiten Subschalter der zweiten Subschalter (TL₁, TL₂, TL₃) bei Aktivität des Sendesignals (TX) aktiv werden. Die anderen Leitungen des zweiten modifizierten Schaltsignals (TDXTL) werden so geschaltet, dass die zugehörigen zweiten Subschalter der zweiten Subschalter (TL₁, TL₂, TL₃) auch bei Aktivität des Sendesignals (TX) nicht aktiv werden. Hierdurch wird die Treiberstärke des zweiten Schalters (TL) modelliert. Andere Formen der Treiberstärkenmodifikation z.B. über Stromquellen, deren Stromstärke durch die zweite Treiberstärkenkontrollleitung (SCLL) geregelt wird, sind denkbar.
Eine Steuerung (CTR), die Teil der Vorrichtung ist, stellt den ersten zeitlichen Verzögerungswert (ΔtH) der ersten Zeitverzögerungskontrollleitung (DLYH) und den zweiten zeitlichen Verzögerungswert (ΔtL) der zweiten Zeitverzögerungskontrollleitung (DLYL) ein.
Des Weiteren stellt die Steuerung (CTR) die erste Treiberstärke des ersten Schalters (TH) und die zweite Treiberstärke des zweiten Schalters (TH) ein. Hierzu stellt sie den Wert der ersten Treiberstärkenkontrollleitung (SCLH) und den Wert der zweiten Treiberstärkenkontrollleitung (SCLL) ein.
Die Steuerung stellt den Wert der ersten Treiberstärkenkontrollleitung (SCLH) und den Wert der zweiten Treiberstärkenkontrollleitung (SCLL) und den ersten zeitlichen Verzögerungswert (ΔtH) der ersten Zeitverzögerungskontrollleitung (DLYH) und den zweiten zeitlichen Verzögerungswert (ΔtL) der zweiten Zeitverzögerungskontrollleitung (DLYL) in Abhängigkeit von einem Gleichtaktmesswert (MS) ein.
Die Vorrichtung verfügt über eine Messvorrichtung (MB) zur Erfassung des Potenzials (V_CH ) der ersten Datenleitung (CH) in Form eines ersten Potenzialmesswerts (PMH) und zur Erfassung des Potenzials (V_CL ) der zweiten Datenleitung (CL) in Form eines zweiten Potenzialmesswerts (PML). Die Messvorrichtung (MB) ermittelt bevorzugt daraus einen Gleichtaktmesswert (MS). Typischerweise entspricht dieser Gleichtaktmesswert (MS) dem Symmetrieparameter (V_sym). Die Steuerung umfasst bevorzugt einen ersten Filter (F1) der den Geleichtaktmesswert (MS) bzw. den Symmetrieparameter (V_sym) zu einem gefilterten differentiellen Symmetrieparameters (V_Diff,min) filtert. Die Steuerung verfügt über eine Schaltschwellenerzeugung, die aus dem gefilterten differentiellen Symmetrieparameter (V_Diff,min) bevorzugt einen ersten Schwellwert (U_{TH_H}) und einen zweiten Schwellwert (U_{TH_L}) erzeugt.
Ein erster Komparator (CMPH) vergleicht den Geleichtaktmesswert (MS) bzw. den Symmetrieparameter (V_sym) mit dem ersten Schwellwert (U_TH__H) und erzeugt ein erstes Vergleichsergebnis in Form eines ersten Komparatorausgangssignals (CMPOH) des ersten Komparators (CMPH).
Ein zweiter Komparator (CMPL) vergleicht den Geleichtaktmesswert (MS) bzw. den Symmetrieparameter (V_sym) mit dem zweiten Schwellwert (U_{TH_L}) und erzeugt ein zweites Vergleichsergebnis in Form eines zweiten Komparatorausgangssignals (CMPOL) des ersten Komparators (CMPH).
Die Steuerung stellt den bevorzugt dann Wert der ersten Treiberstärkenkontrollleitung (SCLH) und den ersten zeitlichen Verzögerungswert (ΔtH) der ersten Zeitverzögerungskontrollleitung (DLYH) in Abhängigkeit von dem ersten Vergleichsergebnis in Form des Wertes des ersten Komparatorausgangssignals (CMPOH) des ersten Komparators (CMPH) ein. Beispielsweise kann mit jedem Puls auf dem ersten Komparatorausgangssignal (CMPOH) für jede Datenflanke jeweils die erste Verzögerungszeit (ΔtH) reduziert werden und/oder die Treiberstärke des ersten Schalters (TH) erhöht werden und mit jedem Puls auf dem zweiten Komparatorausgangssignal (CMPOL) für jede Datenflanke jeweils die erste Verzögerungszeit (ΔtH) erhöht werden und/oder die Treiberstärke des ersten Schalters (TH) erniedrigt werden.
Die Steuerung stellt bevorzugt dann den Wert der zweiten Treiberstärkenkontrollleitung (SCLL) und den zweiten zeitlichen Verzögerungswert (ΔtL) der zweiten Zeitverzögerungskontrollleitung (DLYL) in Abhängigkeit von dem zweiten Vergleichsergebnis in Form des Wertes des zweiten Komparatorausgangssignals (CMPOL) des zweiten Komparators (CMPL) ein. Beispielsweise kann mit jedem Puls auf dem zweiten Komparatorausgangssignal (CMPOL) für jede Datenflanke jeweils die zweite Verzögerungszeit (ΔtL) reduziert werden und/oder die Treiberstärke des zweiten Schalters (TL) erhöht werden und mit jedem Puls auf dem ersten Komparatorausgangssignal (CMPOH) für jede Datenflanke jeweils die zweite Verzögerungszeit (ΔtL) erhöht werden und/oder die Treiberstärke des zweiten Schalters (TL) erniedrigt werden.
Vorteil
Ein solcher Treiber für einen solchen Datenbus erzeugt weniger Gleichtaktanteile, da die Ansteuerung durch die Regelung synchronisiert wird. Die Vorteile sind hierauf aber nicht beschränkt.
Figurenliste

1 zeigt den zeitlichen Verlauf des ersten Datenleitungspotenzials (V_CH ) der ersten Datenleitung (CH) und den zeitlichen Verlauf des zweiten Datenleitungspotenzials (V_CL ) der zweiten Datenleitung (CL) beim Übergang vom rezessiven in den dominanten Datenbuszustand.
2 zeigt einen Datenbustreiber entsprechend dem in der Einleitung beschriebenen Stand der Technik (SdT).
3 zeigt einen erfindungsgemäßen Datenbustreiber mit Regelung der Verzögerung.
4 zeigt einen erfindungsgemäßen Datenbustreiber mit Regelung der Treiberstärke.
5 zeigt einen erfindungsgemäßen Datenbustreiber mit Regelung der Verzögerung und der Treiberstärke.
6 zeigt einen ersten Schalter (TH) und einen zweiten Schalter (TL), die dazu eingerichtet und vorgesehen sind, mit verschiedenen Treiberstärken die erste Datenleitung (CH) bzw. die zweite Datenleitung (CL) zu laden. Das erste modifizierte Sendesignal (TDXTH) und das zweite modifizierte Sendesignal (TDXTL) sind mit ihren Leitungen als Busse in einzelne Leitungen aufgelöst dargestellt.

Bezugszeichenliste

CH: erste Datenbusleitung des differentiellen Datenbusses;
CL: zweite Datenbusleitung des differentiellen Datenbusses;
CH_dom: höheres Potenzial der ersten Datenleitung (CH), das die erste Datenleitung (CH) im dominanten Zustand des Datenbusses annimmt;
CL_dom: niedriges Potenzial der zweiten Datenleitung (CL), das die zweite Datenleitung (CL) im dominanten Zustand des Datenbusses annimmt;
CLH_rez: rezessives Potenzial. Das rezessive Potenzial nehmen die erste Datenbusleitung (CH) und die zweite Datenbusleitung (CL) im rezessiven Zustand des differentiellen Datenbusses an;
CMPH: erster Komparator. Der erste Komparator erzeugt das erste Komparatorausgangssignal (CMPOH) durch Vergleich des Symmetrieparameters (V_sym) mit dem ersten Schwellwert (U_TH__H);
CMPL: zweiter Komparator. Der zweite Komparator erzeugt das zweite Komparatorausgangssignal (CMPOL) durch Vergleich des Symmetrieparameters (V_sym) mit dem zweiten Schwellwert (U_{TH_L});
CMPOH: erstes Komparatorausgangssignal des ersten Komparators (CMPH);
CMPOL: zweites Komparatorausgangssignal des zweiten Komparators (CMPL);
C_{out_H}: Kapazität der ersten Datenleitung (CH) bezogen auf Signalgrund, d.h. auf das Bezugspotenzial;
C_{out_L}: Kapazität der zweiten Datenleitung (CL) bezogen auf Signalgrund, d.h. auf das Bezugspotenzial;
CTR: Steuerung;
ΔtH: erster zeitlicher Verzögerungswert um den das Sendesignal (TX) zum ersten verzögerten Sendesignal (TDXH) in einer ersten Zeitverzögerungskontrollleitung (DLYH) verzögert wird;
ΔtL: zweiter zeitlicher Verzögerungswert um den das Sendesignal (TX) zum zweiten verzögerten Sendesignal (TDXL) in einer ersten Zeitverzögerungskontrollleitung (DLYH) verzögert wird;
DCLH: erste Zeitverzögerungskontrollleitung mit der die Steuerung (CTR) den ersten zeitlichen Verzögerungswert (ΔtH) der ersten Zeitverzögerungskontrollleitung (DLYH) einstellt;
DCLL: zweite Zeitverzögerungskontrollleitung mit der die Steuerung (CTR) den zweiten zeitlichen Verzögerungswert (ΔtL) der zweiten Zeitverzögerungskontrollleitung (DLYL) einstellt;
DLYH: erste Zeitverzögerungskontrollleitung (DLYH), die das Sendesignal (TX) zum ersten verzögerten Sendesignal (TDXH) um einen ersten zeitlichen Verzögerungswert (ΔtH) verzögert. Der erste zeitliche Verzögerungswert (ΔtH) hängt dabei von dem Wert auf einer ersten Zeitverzögerungskontrollleitung (DCLH) ab.
F1: erster Tiefpassfilter;
f_{cutt of}: Grenzfrequenz des ersten Tiefpasses (F1);
fdata: höchste mögliche Datenfrequenz;
GND: Versorgungsmasse;
MB: Messvorrichtung;
MS: Gleichtaktmesswert;
PMH: erster Potenzialmesswert;
PML: zweiter Potenzialmesswert;
R_L: Arbeitswiderstandswert zwischen der ersten Datenleitung (CH) und der zweiten Datenleitung (CL);
SCLH: erste Treiberstärkenkontrollleitung;
SCLL: zweite Treiberstärkenkontrollleitung;
SPD: Spike Detektionsvorrichtung;
STRH: erste Stärkenkontrollvorrichtung;
STRL: zweite Stärkenkontrollvorrichtung;
TDXH: erstes verzögertes Sendesignal;
TDXL: zweites verzögertes Sendesignal;
TDXTH: erstes modifiziertes Schaltsignal;
TDXTL: zweites modifiziertes Schaltsignal;
TH: erster Schalter;
TH₁: erster Subschalter der ersten Subschalter des ersten Schalters (TH);
TH₂: zweiter Subschalter der ersten Subschalter des ersten Schalters (TH);
TH₃: dritter Subschalter der ersten Subschalter des ersten Schalters (TH);
TH_n: n-ter Subschalter der ersten Subschalter des ersten Schalters (TH);
TL: zweiter Schalter;
TL₁: erster Subschalter der zweiten Subschalter des zweiten Schalters (TL);
TL₂: zweiter Subschalter der zweiten Subschalter des zweiten Schalters (TL);
TL₃: dritter Subschalter der zweiten Subschalter des zweiten Schalters (TL);
TL_n: n-ter Subschalter der zweiten Subschalter des zweiten Schalters (TL);
t_res: zeitliche Größe Design. Die zeitliche Größe Design(t_res) wird als frei wählbare Größe als Entwurfsziel vorgegeben. Sie ist eine Zielgröße für die kürzeste zeitliche Verzögerung zwischen einer Spannungsrampe auf der ersten Datenleitung (CH) und einer Spannungsrampe auf der anderen Seite der zweiten Datenleitung (CL);
TX: Sendesignal;
U_{TH_H}: erster Schwellwert;
U_{TH_L}: zweiter Schwellwert;
V_CC: Versorgungsspannung oder Versorgungsspannungsleitung;
V_CL: Potenzial der zweiten Datenleitung (CL) gegenüber einer Bezugsmasse (typ. GND);
V_CH: Potenzial der ersten Datenleitung (CH) gegenüber einer Bezugsmasse (typ. GND);
V_Diff: differentielle Spannung auf dem Datenbus. Sie ist definiert als V_Diff=V_CH-V_CL;
V_Diff,min: gefilterter Symmetrieparameter;
V_symL: tiefpassgefilterter Symmetrieparameter;
V_sym: Symmetrieparameter;

ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 6324044 B1 [0011]
US 6324044 [0011]
DE 102013219176 A1 [0012]
DE 102014209694 A1 [0012]

Claims

Verfahren zur Verminderung der Gleichtakterzeugung in einem differentiellen Datenbus - mit einer ersten Datenleitung (CH) und - mit einer zweiten Datenleitung (CL) und - mit einem ersten Schalter (TH) zum Verbinden der ersten Datenleitung (CH) mit einer ersten Versorgungsspannung (VCC) in Abhängigkeit von einem ersten modifizierten Schaltsignal (TDXTH), der eine erste Treiberstärke aufweist, und - mit einem zweiten Schalter (TL) zum Verbinden der zweiten Datenleitung (CL) mit einer zweiten Versorgungsspannung (GND) in Abhängigkeit von einem zweiten modifizierten Schaltsignal (TDXTL), der eine zweite Treiberstärke aufweist, und - wobei das erste modifizierte Schaltsignal (TDXH) und das zweite modifizierte Schaltsignal (TDXL) von einem Sendesignal (TX) abhängen und - wobei der Datenbus einen rezessiven Zustand und einen dominanten Zustand einnehmen kann mit den Schritten - Erfassen des Potenzials (V_CH) der ersten Datenbusleitung (CH) zur Ermittlung eines ersten Potenzialmesswertes (PMH); - Erfassen des Potenzials (V_CL) der zweiten Datenbusleitung (CL) zur Ermittlung eines zweiten Potenzialmesswertes (PML); - Ändern der ersten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML), - wobei der erste Schalter (TH) mindestens drei Treiberstärken aufweist.
Verfahren nach Anspruch 1 mit den zusätzlichen Schritten - Bestimmung eines Symmetrieparameters (V_sym) in Abhängigkeit von dem ersten Potentialmesswert (PMH) und dem zweiten Potenzialmesswert (PML); - statt des Schrittes Ändern der ersten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML), Ändern der ersten Treiberstärke in Abhängigkeit von dem Symmetrieparameter (V_sym);
Verfahren nach Anspruch 2 - wobei der Symmetrieparameter (V_sym) aus dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML) gemäß der Formel V_sym=(PMH + +PML)/V_CC gebildet wird (mit Vcc als Potenzialwert der Versorgungsspannung).
Verfahren nach einem oder mehreren der Ansprüche 2 bis 3 umfassend die zusätzlichen Schritte: - Erzeugen eines gefilterten differentiellen Symmetrieparameters (V_Diff,min) aus dem Symmetriesignal (V_sym) durch Tiefpassfilterung; - Verwendung des differentiellen Symmetrieparameters (V_Diff,min) für die Ermittlung eines ersten Schwellwerts (U_{TH_H});
Verfahren nach Anspruch 4 - wobei der erste Schwellwert (U_{TH_H}) gemäß der Formel U_{TH_H}=(V_Diff,min / R_L) tres /C_{out_H} ermittelt wird.
Verfahren nach einem oder mehreren der Ansprüche 4 bis 5 umfassend die zusätzlichen Schritte: - Vergleich des Symmetriesignals (V_sym) mit dem ersten Schwellwert (U_{TH_H}), insbesondere mittels eines ersten Komparators (CMPH), zur Ermittlung eines ersten Vergleichswertes, insbesondere in Form der Erzeugung eines ersten Komparatorausgangssignals (CMPOH) des ersten Komparators (CMPH); - statt des Schrittes Ändern der ersten Treiberstärke in Abhängigkeit von dem ersten Potenzialmesswert (PMH) und dem zweiten Potenzialmesswert (PML), Ändern der ersten Treiberstärke in Abhängigkeit von dem ersten Vergleichswert, also insbesondere in Abhängigkeit von dem ersten Komparatorausgangssignal (CMPOH) des ersten Komparators (CMPH).