DE102019217879A1 - CONNECTING STRUCTURE FOR UPPER ELECTRODE - Google Patents

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Abstract

Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf Verbindungsstrukturen und Herstellungsverfahren für obere Elektroden. Die Struktur umfasst: ein unteres Metallisierungsmerkmal; ein oberes Metallisierungsmerkmal; eine untere Elektrode in direktem Kontakt mit dem unteren Metallisierungsmerkmal; wenigstens ein Schaltmaterial über der unteren Elektrode; eine obere Elektrode über dem wenigstens einen Schaltmaterial; und eine selbstausgerichtete Via-Verbindung in Kontakt mit der oberen Elektrode und dem oberen Metallisierungsmerkmal.The present invention relates to semiconductor structures, and in particular to connection structures and manufacturing methods for upper electrodes. The structure includes: a lower metallization feature; an upper metallization feature; a lower electrode in direct contact with the lower metallization feature; at least one switching material over the lower electrode; an upper electrode over the at least one switching material; and a self-aligned via connection in contact with the top electrode and the top metallization feature.

Description

GEBIET DER ERFINDUNGFIELD OF THE INVENTION

Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf Speicher, die in Verbindungsstrukturen von integrierten Schaltungen (ICs) eingebettet sind, sowie auf Herstellungsverfahren.The present invention relates to semiconductor structures and, in particular, to memories which are embedded in connection structures of integrated circuits (ICs), and to production processes.

HINTERGRUNDBACKGROUND

Bei den derzeitigen Methoden zur Bildung einer Verbindung für eine obere Elektrode in eingebetteten Speichervorrichtungen, wie RRAM (Resistive RAM), PRAM (Phase-change RAM), MRAM (Magnetic RAM), FRAM (Ferroelectric RAM) usw., gibt es viele Herausforderungen. Diese Speichervorrichtungen beinhalten eine untere Metallisierung und eine obere Metallisierung, mit einer oberen Elektrode, Schaltmaterial(en) und eine untere Elektrode zwischen diesen Metallschichten.There are many challenges with current methods of forming a connection for an upper electrode in embedded memory devices such as RRAM (resistive RAM), PRAM (phase change RAM), MRAM (magnetic RAM), FRAM (ferroelectric RAM), etc. These memory devices include a lower metallization and an upper metallization, with an upper electrode, switching material (s) and a lower electrode between these metal layers.

Beispielsweise besteht eine Herausforderung bei der Herstellung der Verbindung der oberen Elektrode während der Damascene-Linienätzung zur Freilegung der oberen Elektrode. Bei diesem subtraktiven Verfahren existiert ein enges Prozessfenster für den Ätzsubtraktionsprozess. Ist die Ätzung zu flach, weist die Verbindung einen hohen Widerstand auf. Wenn die Ätzung zu tief ist, besteht die Gefahr eines Kurzschlusses zur Schaltschicht. Um diesen Problemen zu begegnen, wird die obere Elektrode oft dicker gemacht, was wiederum den Bedarf an einer zusätzlichen Overlay-Maske erhöht, wenn das obere Elektrodenmaterial zu dick ist, um optisch transparent zu sein.For example, there is a challenge in connecting the top electrode during Damascene line etching to expose the top electrode. This subtractive process has a narrow process window for the etching subtraction process. If the etch is too shallow, the connection has a high resistance. If the etching is too deep, there is a risk of a short circuit to the switching layer. To address these problems, the top electrode is often made thicker, which in turn increases the need for an additional overlay mask if the top electrode material is too thick to be optically transparent.

Es gibt auch Herausforderungen in den Herstellungsprozessen der oberen Elektrodenverbindung, wenn ein Via-Öffnungsstrukturierungsverfahren (anstelle der Linie) verwendet wird. Bei dieser Art von Prozess kann die Via auf der oberen Elektrode landen, lange bevor Non-Memory-Vias auf der darunter liegenden Metallebene gelandet sind. In diesem Fall tritt im Ätzprozess ein hoher Verlust in der oberen Elektrode auf. Daher wird eine dickere obere Elektrode verwendet, was die gleichen Probleme verursacht, wie oben beschrieben sind. Diese Art der Verbindung der oberen Elektrode wird auch durch Skalierung begrenzt, da die Höhe der Speicherbits viel geringer sein muss als eine einzige Via-Höhe.There are also challenges in the upper electrode interconnect fabrication processes when using a via opening patterning method (instead of the line). In this type of process, the via can land on the top electrode long before non-memory vias have landed on the underlying metal level. In this case, there is a large loss in the upper electrode in the etching process. Therefore, a thicker top electrode is used, which causes the same problems as described above. This type of connection of the upper electrode is also limited by scaling, since the height of the memory bits must be much less than a single via height.

ZUSAMMENFASSUNGSUMMARY

In einem Aspekt der Erfindung umfasst eine Struktur: ein unteres Metallisierungsmerkmal; ein oberes Metallisierungsmerkmal; eine untere Elektrode in direktem Kontakt mit dem unteren Metallisierungsmerkmal; ein oder mehrere Schaltmaterialien über der unteren Elektrode; eine obere Elektrode über dem einen oder mehreren Schaltmaterialien; und eine selbstausgerichtete Via-Verbindung in Kontakt mit der oberen Elektrode und dem oberen Metallisierungsmerkmal.In one aspect of the invention, a structure includes: a lower metallization feature; an upper metallization feature; a lower electrode in direct contact with the lower metallization feature; one or more switching materials over the lower electrode; an upper electrode over the one or more switching materials; and a self-aligned via connection in contact with the top electrode and the top metallization feature.

In einem Aspekt der Erfindung umfasst eine Struktur: eine Speichervorrichtung, umfassend: eine erste Metallisierungsschicht; eine zweite Metallisierungsschicht; und eine vertikale Säule, die die erste Metallisierungsschicht mit der zweiten Metallisierungsschicht verbindet, wobei die vertikale Säule eine selbstausgerichtete Via-Verbindung in Kontakt mit einer oberen Elektrode, der vertikalen Säule und der zweiten Metallisierungsschicht aufweist; und eine Peripherievorrichtung oder Logikvorrichtung, die das untere Metallisierungsmerkmal und das obere Metallisierungsmerkmal umfasst, die durch eine Verbindungsstruktur miteinander verbunden sind, die frei von der selbstausgerichteten Via-Verbindung und der vertikalen Säule ist.In one aspect of the invention, a structure includes: a memory device comprising: a first metallization layer; a second metallization layer; and a vertical column connecting the first metallization layer to the second metallization layer, the vertical column having a self-aligned via connection in contact with an upper electrode, the vertical column and the second metallization layer; and a peripheral device or logic device that includes the lower metallization feature and the upper metallization feature that are interconnected by a connection structure that is free of the self-aligned via connection and the vertical column.

In einem Aspekt der Erfindung umfasst ein Verfahren: ein Bilden einer vertikalen Säule, die eine untere Elektrode, ein oder mehrere Schaltmaterialien, eine obere Elektrode und ein Maskenmaterial auf der oberen Elektrode umfasst; ein Bilden eines dielektrischen Zwischenschichtmaterials über der vertikalen Säule; ein Öffnen des dielektrischen Zwischenschichtmaterials, um das Maskenmaterial freizulegen; ein selektives Entfernen des Maskenmaterials über der oberen Elektrode, um eine selbstausgerichtete Via zu bilden; ein Bilden einer Verbindung durch ein abgeschiedenes leitfähiges Material in der selbstausgerichteten Via-Verbindung, die die obere Elektrode kontaktiert; und ein Bilden einer Metallisierung auf dem leitenden Material.In one aspect of the invention, a method includes: forming a vertical column that includes a lower electrode, one or more switching materials, an upper electrode, and a mask material on the upper electrode; forming an interlayer dielectric material over the vertical column; opening the interlayer dielectric material to expose the mask material; selectively removing the mask material over the top electrode to form a self-aligned via; forming a bond through a deposited conductive material in the self-aligned via bond that contacts the top electrode; and forming a metallization on the conductive material.

FigurenlisteFigure list

Die vorliegende Erfindung ist in der nachfolgenden ausführlichen Beschreibung beschrieben, wobei auf die erwähnte Vielzahl von Zeichnungen als nicht beschränkende Beispiele für exemplarische Ausführungsformen der vorliegenden Erfindung verwiesen wird.

  • 1 zeigt unter anderem eine obere Elektrode, ein Schaltmaterial und eine untere Elektrode sowie entsprechende Herstellungsverfahren gemäß den Aspekten der vorliegenden Erfindung.
  • 2 zeigt eine Post-Damascene-Lithographie und Ätzstrukturierung zur Herstellung von Graben- und Via-Strukturen gemäß den Aspekten der vorliegenden Erfindung.
  • 3 zeigt unter anderem eine selbstausgerichtete Via, die zu einer oberen Elektrode ausgerichtet ist, und entsprechende Herstellungsprozesse gemäß den Aspekten der vorliegenden Erfindung.
  • 4 zeigt unter anderem eine Postmetallisierungsstruktur innerhalb der selbstausgerichteten Via und entsprechende Herstellungsprozesse gemäß den Aspekten der vorliegenden Erfindung.
  • Die 5 und 6 zeigen eine alternative Struktur mit einem Abstandshaltermaterial, das die selbstausgerichtete Via und die jeweiligen Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung definiert.
  • Die 7 und 8 zeigen eine alternative Struktur mit einem Liner-Material, das die selbstausgerichtete Via und die jeweiligen Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung definiert.
  • 9 zeigt eine weitere alternative Struktur mit dem Abstandshaltermaterial und dem Liner-Material, das die selbstausgerichtete Via festlegt, und die jeweiligen Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung.
The present invention is described in the detailed description below, reference being made to the abovementioned plurality of drawings as non-limiting examples of exemplary embodiments of the present invention.
  • 1 shows, among other things, an upper electrode, a switching material and a lower electrode, and corresponding manufacturing methods according to the aspects of the present invention.
  • 2nd FIG. 4 shows post damascene lithography and etch patterning for fabricating trench and via structures in accordance with aspects of the present invention.
  • 3rd shows, among other things, a self-aligned via that is aligned with an upper electrode and corresponding manufacturing processes according to aspects of the present invention.
  • 4th shows, among other things, a post-metallization structure within the self-aligned via and corresponding manufacturing processes according to the aspects of the present invention.
  • The 5 and 6 Figure 12 shows an alternative structure with a spacer material that defines the self-aligned via and the respective manufacturing methods according to an additional aspect of the present invention.
  • The 7 and 8th show an alternative structure with a liner material that defines the self-aligned via and the respective manufacturing methods according to an additional aspect of the present invention.
  • 9 Figure 10 shows another alternative structure with the spacer material and liner material that defines the self-aligned via and the respective manufacturing methods according to an additional aspect of the present invention.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die vorliegende Erfindung bezieht sich auf Halbleiterstrukturen und insbesondere auf Verbindungsstrukturen und Herstellungsverfahren für obere Elektroden. Genauer gesagt, bietet die vorliegende Erfindung robuste Verbindungsstrukturen zur Verdrahtung von oberen Elektroden von Speichervorrichtungen, die in Metallschichten eingebettet sind, und Herstellungsverfahren. Die Verbindungsstruktur der oberen Elektrode kann in Speichervorrichtungen wie RRAM, PRAM und MRAM als anschauliche, nicht einschränkende Beispiele implementiert werden.The present invention relates to semiconductor structures, and in particular to connection structures and manufacturing methods for upper electrodes. More specifically, the present invention provides robust interconnect structures for wiring top electrodes of memory devices embedded in metal layers and manufacturing methods. The top electrode interconnect structure can be implemented in memory devices such as RRAM, PRAM, and MRAM as illustrative, non-limiting examples.

Vorteilhafterweise bietet die vorliegende Erfindung ein Mittel, um die Dicke der Materialien der oberen Elektrode zu verringern, mit einem geringeren Widerstand der oberen Elektrode zur Verbindung mit den oberen Leitungsschichten. Darüber hinaus bietet die vorliegende Erfindung ein breiteres Prozessfenster für die obere Metallverbindung zur oberen Elektrode, bei niedrigeren Kosten im Vergleich zu einem Doppel-Via-Strukturierungsprozess. Die hierin beschriebenen Prozesse sehen auch eine selbstbildende Via für die obere Elektrodenverbindungsstruktur vor. Darüber hinaus gibt es wenig bis gar keine Defekte, wie beispielsweise nichtflüchtige harte Polymere zur Via-Strukturierung. Darüber hinaus bietet die Implementierung der hierin offenbarten Strukturen und Verfahren die Freiheit, Hartmasken, wie z.B. TiN, zu entfernen, die für die Dual-Damascene-Strukturierung verwendet werden, wobei Metalle der oberen Elektroden während des Nassätzens oder der Reinigungsprozesse geschützt sind.Advantageously, the present invention provides a means to reduce the thickness of the upper electrode materials, with a lower resistance of the upper electrode for connection to the upper conductive layers. In addition, the present invention provides a wider process window for the top metal connection to the top electrode, at a lower cost compared to a double via patterning process. The processes described herein also provide a self-forming via for the top electrode connection structure. In addition, there are little to no defects, such as non-volatile hard polymers for via structuring. In addition, the implementation of the structures and methods disclosed herein provides the freedom to use hard masks such as e.g. To remove TiN used for dual damascene structuring, protecting metals from the upper electrodes during wet etching or cleaning processes.

In Ausführungsformen stellt die obere Elektrode einen Teil einer Verbindungsstruktur zwischen unteren und oberen Metallstrukturen dar. Die Verbindungsstruktur umfasst beispielsweise ein oberes Metall, das mit Säulenmerkmalen einer oberen Elektrode unter Verwendung eines selbstbildenden Strukturierungsprozesses verbunden ist. Die Verbindungsstruktur zu den oberen Elektroden kann ohne Via-Photomaske gebildet werden, was zu erheblichen Kosteneinsparungen führt. In weiteren Ausführungsformen entsteht die selbstbildende Via der oberen Elektrode aus Opferhartmaskenmaterialien auf der Oberseite der oberen Elektrode, die bereits für die Lithographie und Ätzstrukturierung der oberen Elektrode eingesetzt werden. In Ausführungsformen können die Hartmaskenmaterialien nach der Bildung der oberen Elektrode / Schaltmaterialien / unteren Elektrode verbleiben und dann selektiv durch Trocken- oder Nassätzprozesse entfernt werden, die bei Strukturierungsprozessen für die Verbindungsstrukturen zur oberen Metallschicht (z.B. nach Abscheidungs- und Planarisierungsprozessen des dielektrischen Materials zwischen den Ebenen) aufgedeckt werden. Die selbstbildende Via umfasst verschiedene Arten von Merkmalen mit dielektrischen Linern oder Abstandshaltern in Beispielen.In embodiments, the upper electrode forms part of a connection structure between lower and upper metal structures. The connection structure comprises, for example, an upper metal that is connected to column features of an upper electrode using a self-forming structuring process. The connection structure to the upper electrodes can be formed without a via photomask, which leads to considerable cost savings. In further embodiments, the self-forming via of the upper electrode is made from sacrificial hard mask materials on the upper side of the upper electrode, which are already used for the lithography and etching structuring of the upper electrode. In embodiments, the hard mask materials can remain after the formation of the upper electrode / switching materials / lower electrode and then can be selectively removed by dry or wet etching processes which are used in structuring processes for the connection structures to the upper metal layer (for example after deposition and planarization processes of the dielectric material between the levels ) are revealed. The self-forming via includes various types of features with dielectric liners or spacers in examples.

Die Strukturen der vorliegenden Erfindung können auf verschiedene Weise mit einer Reihe von verschiedenen Werkzeugen hergestellt werden. Im Allgemeinen werden die Verfahren und Werkzeuge jedoch verwendet, um Strukturen mit Abmessungen im Mikrometer- und Nanometerbereich zu bilden. Die Verfahren, d.h. die Technologien, die zur Herstellung der Strukturen der vorliegenden Erfindung verwendet werden, wurden aus der Technologie der integrierten Schaltung (IC) übernommen. So werden die Strukturen beispielsweise auf Wafern gebildet und in Materialschichten realisiert, die durch photolithografische Prozesse auf der Oberseite eines Wafers strukturiert werden. Insbesondere die Herstellung der Strukturen erfolgt aus drei Grundbausteinen: (i) Abscheiden von dünnen Materialschichten auf einem Substrat, (ii) Aufbringen einer strukturierten Maske auf die Schichten durch photolithografische Bildgebung und (iii) selektives Ätzen der Schichten auf die Maske.The structures of the present invention can be made in a variety of ways using a variety of different tools. In general, however, the methods and tools are used to form structures with dimensions in the micrometer and nanometer range. The procedures, i.e. the technologies used to fabricate the structures of the present invention have been adopted from integrated circuit (IC) technology. For example, the structures are formed on wafers and implemented in layers of material that are structured by photolithographic processes on the top of a wafer. In particular, the structures are produced from three basic components: (i) depositing thin layers of material on a substrate, (ii) applying a structured mask to the layers by means of photolithographic imaging and (iii) selective etching of the layers on the mask.

1 zeigt unter anderem eine obere Elektrode, ein Schaltmaterial und eine untere Elektrode, sowie entsprechende Herstellungsverfahren gemäß den Aspekten der vorliegenden Erfindung. Die Struktur 10 von 1 umfasst genauer gesagt ein unteres Metallisierungsmerkmal 12, z.B. leitfähige Verdrahtungsstrukturen, eingebettet in ein Isolatormaterial 14. In Ausführungsformen können die leitenden Verdrahtungsstrukturen 12 leitfähige Verdrahtungsstrukturen 12a für Logik- oder Peripheriegeräte und leitfähige Verdrahtungsstrukturen 12b für Speicher-Bit-Zellanordnungen aufweisen. Die leitfähigen Verdrahtungsstrukturen 12a, 12b können aus allen konventionell verwendeten Metall- oder Metalllegierungswerkstoffen gebildet werden. So können beispielsweise die leitfähigen Verdrahtungsstrukturen 12a, 12b aus Kupfer gebildet sein. Das Isolatormaterial 14 kann beispielsweise ein Material auf Oxidbasis sein. In Ausführungsformen kann das Isolatormaterial 14 z.B. SiO2, TEOS, FTEOS, Low-k- oder ultra-Low-k-SiCOH, etc. sein. 1 shows, among other things, an upper electrode, a switching material and a lower electrode, and corresponding manufacturing methods according to the aspects of the present invention. The structure 10th from 1 more specifically includes a lower metallization feature 12 , for example conductive wiring structures, embedded in an insulator material 14 . In embodiments, the conductive wiring structures 12 conductive wiring structures 12a for logic or peripheral devices and conductive wiring structures 12b for memory bit cell arrays. The conductive wiring structures 12a , 12b can from all conventionally used metal or metal alloy materials are formed. For example, the conductive wiring structures 12a , 12b be made of copper. The insulator material 14 can be an oxide-based material, for example. In embodiments, the insulator material 14 eg SiO 2 , TEOS, FTEOS, low-k or ultra-low-k SiCOH, etc.

In Ausführungsformen werden die leitfähigen Verdrahtungsstrukturen 12a, 12b durch konventionelle Lithographie-, Ätz- und Abscheidungsverfahren gebildet, die dem Fachmann bekannt sind. So wird beispielsweise ein über dem Isolatormaterial 14 gebildeter Lack der Energie (Licht) ausgesetzt, um eine Struktur (Öffnung) zu bilden. Ein Ätzprozess mit einer selektiven Chemie, z.B. ein reaktives lonenätzen (RIE), wird verwendet, um einen oder mehrere Gräben im Isolatormaterial 14 durch die Öffnungen des Lacks zu bilden. Der Lack kann dann durch ein herkömmliches Sauerstoffveraschungsverfahren oder andere bekannte Entfernungsmittel entfernt werden. Nach der Entfernung des Lacks kann das leitfähige Material mit allen gängigen Abscheidungsverfahren abgeschieden werden, wie z.B. einer chemischen Gasphasenabscheidung (CVD). Jegliches Restmaterial auf der Oberfläche des Isolatormaterials 14 kann durch konventionelle chemisch-mechanische Polierverfahren (CMP) entfernt werden.In embodiments, the conductive wiring structures 12a , 12b formed by conventional lithography, etching and deposition methods known to those skilled in the art. For example, one over the insulator material 14 formed paint exposed to energy (light) to form a structure (opening). An etching process using a selective chemistry, such as a reactive ion etching (RIE), is used to cut one or more trenches in the insulator material 14 through the openings of the paint. The paint can then be removed by a conventional oxygen ashing process or other known removal means. After the varnish has been removed, the conductive material can be deposited using all common deposition methods, such as chemical vapor deposition (CVD). Any residual material on the surface of the insulator material 14 can be removed by conventional chemical mechanical polishing (CMP).

Mit weiterer Bezugnahme auf 1 kann nach der Bildung der leitenden Verdrahtungsstrukturen 12 eine Ätzstoppschicht oder Diffusionssperrschicht 16 auf der Oberfläche des Isolatormaterials 14 14 über den leitenden Verdrahtungsstrukturen 12 abgeschieden werden. Die Ätzsperrschicht oder Diffusionssperrschicht 16 kann z.B. Nitride wie SiCN, SiN, AIN, etc. sein. In der Ätzstoppschicht oder Diffusionssperrschicht 16 wird eine Öffnung gebildet, um eine Oberfläche der leitfähigen Verdrahtungsstrukturen 12b freizulegen.With further reference to 1 can after the formation of the conductive wiring structures 12 an etch stop layer or diffusion barrier layer 16 on the surface of the insulator material 14 14 over the conductive wiring structures 12 be deposited. The etch barrier or diffusion barrier 16 can be, for example, nitrides such as SiCN, SiN, AIN, etc. In the etch stop layer or diffusion barrier layer 16 an opening is formed around a surface of the conductive wiring structures 12b to expose.

Über der Ätzstoppschicht oder Diffusionssperrschicht 16 werden nacheinander ein unteres Elektrodenmaterial 18, Schaltmaterial(ien) 20, ein oberes Elektrodenmaterial 22 und ein Hartmaskenmaterial 24 abgeschieden. In Ausführungsformen kann die Abscheidung dieser Materialien durch jeden herkömmlichen Abscheidungsprozess erfolgen, umfassend z.B. eine physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD) plasmaunterstützte CVD (PECVD) -Prozesse, eine Atomlagenabscheidung (ALD) usw. Das untere Elektrodenmaterial 18 steht in direktem elektrischen Kontakt zu den leitfähigen Verdrahtungsstrukturen 12b.Over the etch stop layer or diffusion barrier layer 16 become a lower electrode material in succession 18th , Switching material (ien) 20, an upper electrode material 22 and a hard mask material 24th deposited. In embodiments, these materials can be deposited by any conventional deposition process including, for example, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma enhanced CVD (PECVD) processes, atomic layer deposition (ALD), etc. The bottom electrode material 18th is in direct electrical contact with the conductive wiring structures 12b .

Die Materialien 18, 20, 22 können beispielsweise TiN, TaN, WN, AI, Ru, Ir, Pt, Ag, Au, Co, W, Cu oder eine Kombination von mehrschichtigen leitfähigen Schichten sein. Das Hartmaskenmaterial 24 an der oberen Elektrode 22 kann kohlenstoffbasierte organische Stoffe wie CxHy, CxHyNz, Oxide wie SixOy, AlxOy, SiOxCy, High-k-Oxid, Nitride wie SixNy, SiOxNy, AlxNy, AlOxNy, AlOxNy, amorph oder Poly-Si oder deren mehrfach gestapelte Materialien darstellen. In weiteren Ausführungsformen kann das Hartmaskenmaterial 24 eine einzelne Schicht oder einen mehrlagigen Film mit einem Oxid, einem Nitrid, einem Si und einem organischen Material in Kombination mit einem der hierin beschriebenen Materialien darstellen. Die Materialien 18, 20, 22 und 24 werden durch konventionelle Lithographie- und Ätzverfahren zu vertikalen Säulen 26 mit vertikal ausgerichteten Seitenwänden strukturiert. Die vertikalen Säulen 26 stehen in direktem Kontakt mit den leitfähigen Verdrahtungsstrukturen 12b.The materials 18th , 20th , 22 can be, for example, TiN, TaN, WN, Al, Ru, Ir, Pt, Ag, Au, Co, W, Cu or a combination of multilayer conductive layers. The hard mask material 24th on the top electrode 22 can carbon-based organic substances such as C x H y , C x H y N z , oxides such as Si x O y , Al x O y , SiO x C y , high-k oxide, nitrides such as Si x N y , SiO x N y, Al x N y, AlO x N y, AlO x N y, amorphous or poly-Si, or their multi-stacked materials represent. In further embodiments, the hard mask material 24th constitute a single layer or multilayer film with an oxide, a nitride, a Si and an organic material in combination with any of the materials described herein. The materials 18th , 20th , 22 and 24th become vertical columns using conventional lithography and etching processes 26 structured with vertically aligned side walls. The vertical columns 26 are in direct contact with the conductive wiring structures 12b .

Mit weiterem Bezug auf 1 wird ein dielektrisches Material 28 über den vertikalen Säulen 26 und der Ätzsperrschicht oder Diffusionssperrschicht 16 abgeschieden. Das dielektrische Material 28 kann ein Oxidmaterial wie SiO2, TEOS, FTEOS, Low-K oder Ultra-Low-SiCOH usw. oder eine beliebige Kombination derselben sein. Das dielektrische Material 28 kann durch einen konventionellen CVD-, PECVD- oder ALD-Prozess abgeschieden werden, gefolgt von einem Planarisierungsprozess. In Ausführungsformen kann der Planarisierungsprozess ein CMP-Prozess oder Zurückätzungsprozess sein. Alternativ kann das dielektrische Material 28 durch einen Spin-on- und Härtungs/Trocknungsprozess aufgebracht werden.With further reference to 1 becomes a dielectric material 28 above the vertical columns 26 and the etch barrier or diffusion barrier 16 deposited. The dielectric material 28 can be an oxide material such as SiO 2 , TEOS, FTEOS, Low-K or Ultra-Low-SiCOH etc. or any combination thereof. The dielectric material 28 can be deposited by a conventional CVD, PECVD or ALD process, followed by a planarization process. In embodiments, the planarization process may be a CMP process or an etch back process. Alternatively, the dielectric material 28 applied by a spin-on and curing / drying process.

2 zeigt ein Post-Damascene-Lithographie- und Ätzstrukturierungsverfahren zur Herstellung eines Grabens Mx+1 und einer Via Vx. Genauer gesagt, können in 2 der Graben Mx+1 und die Via Vx durch einen Dual-Damascene- oder mehreren einzelnen Damascene-Prozessen gebildet werden. In Ausführungsformen kann die Ätzstoppschicht oder Diffusionssperrschicht 16 vor dem Entfernen des Hartmaskenmaterials 24 entweder im Via Vx verbleiben oder daraus entfernt werden. In Ausführungsformen kann der Ätzprozess für den Graben Mx+1 breiter sein als der Materialstapel, z.B. vertikale Säule 26, was verbesserte Ränder für ein selbstausrichtendes Merkmal ermöglicht. Durch die Via Vx wird eine Oberfläche der leitenden Verdrahtungsstruktur 12a freigelegt. 2nd shows a post damascene lithography and etching structuring method for producing a trench Mx + 1 and a via Vx. More specifically, in 2nd the trench Mx + 1 and the Via Vx are formed by a dual damascene or several individual damascene processes. In embodiments, the etch stop layer or diffusion barrier layer 16 before removing the hard mask material 24th either remain in Via Vx or be removed from it. In embodiments, the etching process for the trench Mx + 1 can be wider than the material stack, eg vertical column 26 , which allows for improved margins for a self-aligning feature. Via Vx becomes a surface of the conductive wiring structure 12a exposed.

In 3 wird das Hartmaskenmaterial 24 durch einen Trocken- oder Nassätzprozess entfernt. Der Trocken- oder Nassätzprozess ist selektiv auf das Material des Hartmaskenmaterials 24 abgestimmt, so dass keine Maskierungsschritte erforderlich sind. Das Entfernen des Hartmaskenmaterials 24 erzeugt eine selbstausgerichtete Via 30, die die obere Elektrode 22 freilegt. In Ausführungsformen kann die Ätzstoppschicht oder Diffusionssperrschicht 16 während oder nach dem Entfernen des Hartmaskenmaterials entfernt werden. In beiden Situationen wird durch das Entfernen der Ätzstoppschicht oder der Diffusionssperrschicht 16 die Oberfläche der leitfähigen Verdrahtungsstruktur 12a freigelegt.In 3rd becomes the hard mask material 24th removed by a dry or wet etching process. The dry or wet etching process is selective to the material of the hard mask material 24th coordinated so that no masking steps are required. Removing the hard mask material 24th creates a self-aligned via 30th that the top electrode 22 exposed. In embodiments, the etch stop layer or diffusion barrier layer 16 removed during or after removal of the hard mask material. In both situations, removing the etch stop layer or the diffusion barrier layer 16 the surface of the conductive wiring structure 12a exposed.

4 stellt eine Postmetallisierungsstruktur und entsprechende Herstellungsprozesse gemäß den Aspekten der vorliegenden Erfindung dar. In Ausführungsformen wird ein leitfähiges Material 32 innerhalb der selbstausgerichteten Via 30, dem Graben Mx+1 und der Via Vx abgeschieden. Das leitfähige Material 32 innerhalb der selbstausgerichteten Via 30 stellt eine Verbindung 29 in direktem elektrischen Kontakt mit der oberen Elektrode 22 und dem oberen Metall Mx+1 dar. Dies kann ohne zusätzliche Maskierungsschritte erreicht werden. Die Verbindung 29 wird ausgerichtete vertikale Seitenwände mit der vertikalen Säulenstruktur 26 aufweisen. Die Metallisierung kann Metalle wie Cu, W, AI, Co, Ru usw. in Kombination mit Diffusionsbarrierenmaterialien wie TiN, TaN, WN usw. für Verbindungs- und Verdrahtungsstrukturen verwenden. Nach der Metallisierung, z.B. der Abscheidung eines Metall und Barrierematerials(bzw. Materialien), wird ein CMP-Prozess eingesetzt, um überschüssige Materialien zu entfernen. 4th illustrates a post-metallization structure and corresponding manufacturing processes according to aspects of the present invention. In embodiments, a conductive material 32 within the self-aligned Via 30th , the trench Mx + 1 and the Via Vx. The conductive material 32 within the self-aligned Via 30th makes a connection 29 in direct electrical contact with the top electrode 22 and the upper metal Mx + 1. This can be achieved without additional masking steps. The connection 29 becomes aligned vertical side walls with the vertical column structure 26 exhibit. The metallization can use metals such as Cu, W, Al, Co, Ru, etc. in combination with diffusion barrier materials such as TiN, TaN, WN, etc. for connection and wiring structures. After metallization, eg the deposition of a metal and barrier material (or materials), a CMP process is used to remove excess materials.

Die 5 und 6 zeigen eine alternative Struktur mit einem Abstandshaltermaterial und entsprechenden Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung. In der in 5 dargestellten Struktur 10a ist auf einer Seitenwand des Hartmaskenmaterials 24 auf der vertikalen Säule 26 ein Abstandshaltermaterial 24a vorgesehen. In Ausführungsformen kann das Abstandhaltermaterial 24a abgeschieden werden, nachdem das Hartmaskenmaterial 24 abgeschieden und durch konventionelle Abscheidungs-, Lithographie- und Ätzverfahren strukturiert wurde. Das Abstandhaltermaterial 24a kann ein Nitridmaterial wie SixNy, SiCxNy, AlxNy, SiOxNy, AlOxNy, etc. oder ein Oxidmaterial wie SiOx, SiOxCy, TiOx, AlOx usw. sein.The 5 and 6 show an alternative structure with a spacer material and corresponding manufacturing methods according to an additional aspect of the present invention. In the in 5 structure shown 10a is on a side wall of the hard mask material 24th on the vertical pillar 26 a spacer material 24a intended. In embodiments, the spacer material 24a be deposited after the hard mask material 24th deposited and structured by conventional deposition, lithography and etching processes. The spacer material 24a x can be a nitride, such as Si x N y, SiC x N y, Al x N y, SiO x N y, AlO x N y, etc. or an oxide material such as SiO, SiO x C y, TiO x, AlO x, etc. be.

In 6 werden der Graben Mx+1 und die Via Vx unter Verwendung eines Dual-Damascene-Prozesses oder mehrerer einzelner Damascene-Prozesse gebildet, wie in Bezug auf 2 beschrieben ist. Das Hartmaskenmaterial 24 wird durch ein Trocken- oder Nassätzverfahren, wie in Bezug auf 3 beschrieben ist, entfernt. Dabei wird jedoch das Abstandshaltermaterial 24a nicht entfernt und definiert (umgibt) die selbstausgerichtete Via 30. In Ausführungsformen wird das leitfähige Material 32 innerhalb der selbstausgerichteten Via 30, des Grabens Mx+1 und der Via Vx abgeschieden, wie in Bezug auf 4 ausführlich beschrieben ist. In dieser Ausführungsform weist die Verbindung 29 einen gestuften oder schmaleren Querschnitt auf als das Profil der vertikalen Säulenstruktur 26.In 6 Trench M x + 1 and Via Vx are formed using a dual damascene process or multiple individual damascene processes, as in relation to FIG 2nd is described. The hard mask material 24th is by a dry or wet etching process, such as in relation to 3rd is removed. However, the spacer material 24a does not remove and define (surround) the self-aligned via 30th . In embodiments, the conductive material 32 within the self-aligned Via 30th , the trench Mx + 1 and the Via Vx, as related to 4th is described in detail. In this embodiment, the connection points 29 a stepped or narrower cross section than the profile of the vertical column structure 26 .

Die 7 und 8 zeigen eine alternative Struktur mit einem Liner-Material und entsprechende Herstellungsverfahren gemäß einem zusätzlichen Aspekt der vorliegenden Erfindung. In der in 7 dargestellten Struktur 10b ist an einer Seitenwand der gesamten vertikalen Säule 26 ein Liner-Material 24b vorgesehen, z.B. an den Materialien 18, 20, 22, 24. In Ausführungsformen wird das Liner-Material 24b auf der vertikalen Säule 26 durch einen konventionellen Abscheidungsprozess, z.B. CVD, mit einer Dicke von etwa 1 nm bis etwa 5 nm abgeschieden. Das Liner-Material 24b kann ein Nitridmaterial wie SixNy, SiCxNy, AlxNy, SiOxNy, AlOxNy usw. oder ein Oxidmaterial wie SiOx, SiOxCy, TiOx, AlOx usw. sein. Nach dem Abscheiden des Liner-Materials 24b wird ein anisotroper Ätzprozess durchgeführt, um das Liner-Material 24b von horizontalen Oberflächen der Struktur 10a zu entfernen, z.B. über das Hartmaskenmaterial 24 und die Ätzstoppschicht oder Diffusionsbarriereschicht 16.The 7 and 8th show an alternative structure with a liner material and corresponding manufacturing methods according to an additional aspect of the present invention. In the in 7 structure shown 10b is on one side wall of the entire vertical column 26 a liner material 24b provided, for example on the materials 18th , 20th , 22 , 24th . In embodiments, the liner material 24b on the vertical pillar 26 deposited by a conventional deposition process, for example CVD, with a thickness of approximately 1 nm to approximately 5 nm. The liner material 24b may be a nitride material such as Si x N y, SiC x N y, be Al x N y, SiO x N y, AlO x N y, etc., or an oxide material such as SiO x, SiO x C y, TiO x, AlO x, etc. . After separating the liner material 24b an anisotropic etching process is performed on the liner material 24b of horizontal surfaces of the structure 10a to remove, for example over the hard mask material 24th and the etch stop layer or diffusion barrier layer 16 .

In 8 wird das dielektrische Material 28 über der vertikalen Säule 26 (einschließlich des Liner-Materials 24b) und der Ätzsperrschicht oder Diffusionssperrschicht 16 abgeschieden, wie in 1 beschrieben ist. Der Graben Mx+1 und Via Vx werden unter Verwendung eines Dual-Damascene- oder mehrerer einzelner Damascene-Prozesse gebildet, wie in Bezug auf 2 beschrieben ist. Das Hartmaskenmaterial wird durch ein Trocken- oder Nassätzverfahren entfernt, wie in Bezug auf 3 beschrieben ist. Dabei wird jedoch das Liner-Material 24b nicht entfernt, wodurch die selbstausgerichtete Via 30 festgelegt (umgeben) wird. In Ausführungsformen wird das leitfähige Material 32 innerhalb der selbstausgerichteten Via 30, dem Graben Mx+1 und der Via Vx abgeschieden, wie in Bezug auf 4 ausführlich beschrieben ist. Die Verbindung 29 wird vertikale Seitenwände aufweisen, die zu der vertikalen Säulenstruktur 26 ausgerichtete sind.In 8th becomes the dielectric material 28 above the vertical pillar 26 (including the liner material 24b) and the etch barrier or diffusion barrier 16 deposited as in 1 is described. The trench Mx + 1 and Via Vx are formed using a dual damascene or multiple individual damascene processes, as in relation to FIG 2nd is described. The hard mask material is removed by a dry or wet etch process, as with respect to FIG 3rd is described. However, the liner material 24b not removed, causing the self-aligned via 30th is defined (surrounded). In embodiments, the conductive material 32 within the self-aligned Via 30th , the trench Mx + 1 and the Via Vx, as related to 4th is described in detail. The connection 29 will have vertical side walls that add to the vertical column structure 26 are aligned.

9 stellt eine alternative Struktur 10c und entsprechende Herstellungsverfahren gemäß weiteren Aspekten der vorliegenden Erfindung dar. In Ausführungsformen umfasst die alternative Struktur 10c einen doppelten Abstandshalter, der die selbstausgerichtete Via 30 festlegt, d.h. das Abstandshaltermaterial 24a und das Liner-Material 24b. Wie für den Fachmann verständlich ist, sind die Herstellungsverfahren zum Konstruieren der Struktur 10c von 9 eine Kombination der Strukturen und jeweiligen Herstellungsverfahren der 5-8 auf, so dass hierin keine weitere Erklärung erforderlich ist. 9 represents an alternative structure 10c and corresponding manufacturing methods according to further aspects of the present invention. In embodiments, the alternative structure includes 10c a double spacer, which is the self-aligned Via 30th specifies, ie the spacer material 24a and the liner material 24b . As will be understood by those skilled in the art, the manufacturing processes for constructing the structure are 10c from 9 a combination of the structures and respective manufacturing processes of the 5-8 on, so no further explanation is required here.

Das/die oben beschriebene(n) Verfahren wird/sind bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (d.h. als einzelner Wafer mit mehreren unverpackten Chips), als nackter Chip oder in verpackter Form vertrieben werden. Im letzteren Fall wird der Chip in einem einzigen Chipgehäuse (z.B. einem Kunststoffträger, mit Leitungen, die an einer Hauptplatine oder einem anderen höherwertigen Träger befestigt sind) oder in einem Multichipgehäuse (z.B. einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder (a) eines Zwischenprodukts, wie beispielsweise einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann jedes Produkt sein, das integrierte Schaltungschips beinhaltet, von Spielzeug und anderen Low-End-Anwendungen bis hin zu fortschrittlichen Computerprodukten mit einem Display, einer Tastatur oder einem anderen Eingabegerät und einem zentralen Prozessor.The method (s) described above is / are used in the manufacture of integrated circuit chips. The resulting integrated circuit chips can be sold by the manufacturer in the form of raw wafers (i.e. as a single wafer with several unpackaged chips), as a bare chip or in packaged form. In the latter case, the chip is mounted in a single chip housing (e.g. a plastic carrier with cables attached to a motherboard or other higher quality carrier) or in a multichip housing (e.g. a ceramic carrier with surface connections and / or buried connections). In any event, the chip is then integrated with other chips, discrete circuit elements, and / or other signal processing devices as part of either (a) an intermediate product, such as a motherboard, or (b) an end product. The end product can be any product that includes integrated circuit chips, from toys and other low-end applications to advanced computer products with a display, keyboard, or other input device and a central processor.

Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zur Veranschaulichung vorgelegt, sollen aber nicht erschöpfend oder auf die offenbarten Ausführungsformen beschränkt sein. Viele Modifikationen und Variationen werden für die gewöhnlichen Fertigkeiten in der Kunst offensichtlich sein, ohne vom Umfang und Geist der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber den auf dem Markt befindlichen Technologien am besten zu erläutern oder anderen mit gewöhnlichen Kenntnissen in der Kunst zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen.The descriptions of the various embodiments of the present invention have been presented for purposes of illustration, but are not intended to be exhaustive or limited to the embodiments disclosed. Many modifications and variations will be apparent to ordinary skill in art without departing from the scope and spirit of the described embodiments. The terminology used herein was chosen to best explain the principles of the embodiments, the practical application or the technical improvement over the technologies on the market or to enable others with ordinary knowledge in the art to understand the embodiments disclosed herein.

Claims (20)

Struktur, umfassend: ein unteres Metallisierungsmerkmal; ein oberes Metallisierungsmerkmal; eine untere Elektrode in direktem Kontakt mit der unteren Metallisierung; wenigstens ein Schaltmaterial über der unteren Elektrode; eine obere Elektrode über dem wenigstens einen Schaltmaterial; und eine selbstausgerichtete Via-Verbindung in Kontakt mit der oberen Elektrode und dem oberen Metallisierungsmerkmal.Structure comprising: a lower metallization feature; an upper metallization feature; a lower electrode in direct contact with the lower metallization; at least one switching material over the lower electrode; an upper electrode over the at least one switching material; and a self-aligned via connection in contact with the top electrode and the top metallization feature. Struktur nach Anspruch 1, wobei die Struktur eine Speichervorrichtung ist.Structure after Claim 1 , wherein the structure is a storage device. Struktur nach Anspruch 2, wobei die Speichervorrichtung ein RRAM (Resistive RAM), PRAM (Phase-Change RAM) oder MRAM (Magnetic RAM) ist.Structure after Claim 2 wherein the memory device is RRAM (Resistive RAM), PRAM (Phase Change RAM) or MRAM (Magnetic RAM). Struktur nach Anspruch 2, ferner umfassend eine Peripherievorrichtung oder Logikvorrichtung, umfassend das untere Metallisierungsmerkmal und das obere Metallisierungsmerkmal, die durch eine Verbindungsstruktur ohne dazwischenliegende Materialien miteinander verbunden sind.Structure after Claim 2 , further comprising a peripheral device or logic device, comprising the lower metallization feature and the upper metallization feature, which are connected to one another by a connecting structure without any intermediate materials. Struktur nach Anspruch 1, wobei die selbstausgerichtete Via-Verbindung eine selbstbildende selbstausgerichtete Via ist, die die obere Elektrode freilegt.Structure after Claim 1 , wherein the self-aligned via connection is a self-forming self-aligned via that exposes the top electrode. Struktur nach Anspruch 5, ferner umfassend ein Abstandshaltermaterial, das die selbstbildende, selbstausgerichtete Via festlegt und die selbstausgerichtete Via-Verbindung umgibt.Structure after Claim 5 , further comprising a spacer material that defines the self-forming, self-aligned via and surrounds the self-aligned via connection. Struktur nach Anspruch 5, ferner umfassend ein Liner-Material, das die selbstbildende, selbstausgerichtete Via festlegt und die obere Elektrode, das wenigstens eine Schaltmaterial, die untere Elektrode und die selbstausgerichtete Via-Verbindung umgibt.Structure after Claim 5 , further comprising a liner material that defines the self-forming, self-aligned via and surrounds the upper electrode, the at least one switching material, the lower electrode and the self-aligned via connection. Struktur nach Anspruch 7, ferner umfassend ein Abstandshaltermaterial auf einer Innenseite des Liner-Materials, das die selbstbildende, selbstausgerichtete Via festlegt und die selbstausgerichtete Via-Verbindung umgibt.Structure after Claim 7 , further comprising a spacer material on an inside of the liner material that defines the self-forming, self-aligned via and surrounds the self-aligned via connection. Struktur nach Anspruch 1, wobei die obere Elektrode aus einem oder mehreren leitfähigen Materialien gebildet ist, umfassend: TiN, TaN, WN, AI, Ru, Ir, Pt, Ag, Au, Co, W, Cu oder deren Kombination von mehrlagigen Filmen.Structure after Claim 1 wherein the top electrode is formed from one or more conductive materials comprising: TiN, TaN, WN, Al, Ru, Ir, Pt, Ag, Au, Co, W, Cu, or their combination of multilayer films. Struktur nach Anspruch 1, wobei die untere Elektrode, das wenigstens eine Schaltmaterial, die obere Elektrode und die selbstausgerichtete Via-Verbindung vertikal ausgerichtete Seitenwände aufweisen, die eine vertikale Säulenstruktur bilden.Structure after Claim 1 , wherein the lower electrode, the at least one switching material, the upper electrode and the self-aligned via connection have vertically aligned side walls that form a vertical column structure. Struktur, umfassend: eine Speichervorrichtung, umfassend: eine erste Metallisierungsschicht; eine zweite Metallisierungsschicht; und eine vertikale Säule, die die erste Metallisierungsschicht mit der zweiten Metallisierungsschicht verbindet, wobei die vertikale Säule eine selbstausgerichtete Via-Verbindung in Kontakt mit einer oberen Elektrode der vertikalen Säule und der zweiten Metallisierungsschicht umfasst; und eine Peripherievorrichtung oder Logikvorrichtung, die das untere Metallisierungsmerkmal und das obere Metallisierungsmerkmal umfasst, die durch eine Verbindungsstruktur miteinander verbunden sind, die frei von der selbstausgerichteten Via-Verbindung und der vertikalen Säule ist.Structure comprising: a storage device comprising: a first metallization layer; a second metallization layer; and a vertical column connecting the first metallization layer to the second metallization layer, the vertical column comprising a self-aligned via connection in contact with an upper electrode of the vertical column and the second metallization layer; and a peripheral device or logic device that includes the lower metallization feature and the upper metallization feature that are interconnected by a connection structure that is free of the self-aligned via connection and the vertical column. Struktur nach Anspruch 11, wobei die Speichervorrichtung ein RRAM (Resistive RAM), PRAM (Phase-Change RAM) oder MRAM (Magnetic RAM) ist. Structure after Claim 11 wherein the memory device is RRAM (Resistive RAM), PRAM (Phase Change RAM) or MRAM (Magnetic RAM). Struktur nach Anspruch 11, wobei die selbstausgerichtete Via-Verbindung in einer selbstbildenden, selbstausgerichteten Via ist, die die obere Elektrode freilegt.Structure after Claim 11 , wherein the self-aligned via connection is in a self-forming, self-aligned via that exposes the top electrode. Struktur nach Anspruch 13, ferner umfassend ein Abstandhaltermaterial, das die selbstbildende, selbstausgerichtete Via festlegt und die selbstausgerichtete Via-Verbindung umgibt.Structure after Claim 13 , further comprising a spacer material that defines the self-forming, self-aligned via and surrounds the self-aligned via connection. Struktur nach Anspruch 13, wobei die vertikale Säule einen schmaleren Querschnitt an der selbstbildenden, selbstausgerichteten Via der oberen Elektrode aufweist.Structure after Claim 13 , wherein the vertical column has a narrower cross-section on the self-forming, self-aligned via of the upper electrode. Struktur nach Anspruch 14, ferner umfassend ein Liner-Material, das die selbstbildende, selbstausgerichtete Via festlegt und die vertikale Säule und die selbstausgerichtete Via-Verbindung umgibt.Structure after Claim 14 , further comprising a liner material that defines the self-forming, self-aligned via and surrounds the vertical column and the self-aligned via connection. Struktur nach Anspruch 11, wobei die vertikale Säule und die selbstausgerichtete Via-Verbindung vertikal ausgerichtete Seitenwände aufweisen, die eine vertikale Säulenstruktur bilden.Structure after Claim 11 , wherein the vertical pillar and the self-aligned via connection have vertically aligned side walls that form a vertical pillar structure. Verfahren, umfassend: ein Bilden einer vertikalen Säule, umfassend eine untere Elektrode, wenigstens ein Schaltmaterial, eine obere Elektrode und ein Maskenmaterial auf der oberen Elektrode; ein Bilden eines dielektrischen Zwischenschichtmaterials über der vertikalen Säule; ein Öffnen des dielektrischen Zwischenschichtmaterials, um das Maskenmaterial freizulegen; ein selektives Entfernen des Maskenmaterials über der oberen Elektrode, um eine selbstausgerichtete Via zu bilden; ein Bilden einer Verbindung durch abgeschiedenes leitfähiges Material in der selbstausgerichteten Via-Verbindung, die die obere Elektrode kontaktiert; und ein Bilden einer Metallisierung auf dem leitfähigen Material.Process comprising: forming a vertical column comprising a lower electrode, at least one switching material, an upper electrode and a mask material on the upper electrode; forming an interlayer dielectric material over the vertical column; opening the interlayer dielectric material to expose the mask material; selectively removing the mask material over the top electrode to form a self-aligned via; forming a bond through deposited conductive material in the self-aligned via bond that contacts the top electrode; and forming a metallization on the conductive material. Verfahren nach Anspruch 18, wobei das Hartmaskenmaterial organische Stoffe auf Kohlenstoffbasis, Oxide, Nitride, amorphe oder Poly-Si oder Kombinationen davon sind.Procedure according to Claim 18 , wherein the hard mask material is organic substances based on carbon, oxides, nitrides, amorphous or poly-Si or combinations thereof. Verfahren nach Anspruch 18, ferner umfassend einen Abstandshalter und/oder einen Liner auf dem Maskenmaterial vor der Entfernung und wobei, bei der Entfernung, der Abstandshalter und/oder der Liner die selbstausgerichtete Via-Verbindung festlegen.Procedure according to Claim 18 , further comprising a spacer and / or a liner on the mask material prior to removal and wherein, upon removal, the spacer and / or liner define the self-aligned via connection.
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