DE102019120605B4 - MEMORY CIRCUIT AND METHOD OF PRODUCTION THEREOF - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 92
- 238000000034 method Methods 0.000 title claims description 62
- 238000013461 design Methods 0.000 claims description 208
- 239000004065 semiconductor Substances 0.000 claims description 20
- 238000003860 storage Methods 0.000 claims description 12
- 229910044991 metal oxide Inorganic materials 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 description 59
- 238000010586 diagram Methods 0.000 description 21
- 239000000758 substrate Substances 0.000 description 14
- 239000010410 layer Substances 0.000 description 13
- 230000008569 process Effects 0.000 description 10
- 238000012545 processing Methods 0.000 description 10
- 239000002019 doping agent Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 7
- 238000004891 communication Methods 0.000 description 5
- 238000004590 computer program Methods 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000012938 design process Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- -1 oxide Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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- G06F30/00—Computer-aided design [CAD]
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
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- G11—INFORMATION STORAGE
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- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
- G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
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Abstract
Speicherschaltung, aufweisend:eine erste Lesevorrichtung (102), die mit einer ersten Bitleitung (BL, 420a) verbunden ist, wobei die erste Lesevorrichtung aufweist:einen ersten Transistor (N3, N3-0), der mit einer ersten Wortleitung (WLR, WLRo) verbunden ist; undeinen zweiten Transistor (N4, N4-0), der mit der ersten Wortleitung (WLR, WLRo) verbunden ist; undeine erste Programmiervorrichtung (104), die mit der ersten Lesevorrichtung (102) verbunden ist, wobei die erste Programmiervorrichtung (104) aufweist:einen dritten Transistor (N1, N1-0), der mit einer zweiten Wortleitung (WLP, WLPo) verbunden ist; undeinen vierten Transistor (N2, N2-0), der mit der zweiten Wortleitung (WLP, WLPo) verbunden ist;wobei:der erste Transistor (N3, N3-0) einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss aufweist; undder zweite Transistor (N4, N4-0) einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss aufweist,der erste Anschluss des ersten Transistors (N3, N3-0), der erste Anschluss des zweiten Transistors (N4, N4-0) und die erste Wortleitung (WLR, WLRo) miteinander verbunden sind,der zweite Anschluss des ersten Transistors (N3, N3-0) mit dem zweiten Anschluss des zweiten Transistors (N4, N4-0) verbunden ist, undder dritte Anschluss des ersten Transistors (N3, N3-0) mit mindestens dem dritten Anschluss des zweiten Transistors (N4, N4-0) verbunden ist.A memory circuit comprising: a first sense device (102) coupled to a first bit line (BL, 420a), the first sense device comprising: a first transistor (N3, N3-0) coupled to a first word line (WLR, WLRo ) connected is; anda second transistor (N4, N4-0) connected to the first word line (WLR, WLRo); anda first programming device (104) connected to the first reading device (102), the first programming device (104) comprising:a third transistor (N1, N1-0) connected to a second word line (WLP, WLPo). ; anda fourth transistor (N2, N2-0) connected to the second word line (WLP, WLPo);wherein:the first transistor (N3, N3-0) has a first terminal, a second terminal and a third terminal; andthe second transistor (N4, N4-0) has a first terminal, a second terminal and a third terminal,the first terminal of the first transistor (N3, N3-0), the first terminal of the second transistor (N4, N4-0) and the first word line (WLR, WLRo) are connected together,the second terminal of the first transistor (N3, N3-0) is connected to the second terminal of the second transistor (N4, N4-0), andthe third terminal of the first transistor ( N3, N3-0) is connected to at least the third connection of the second transistor (N4, N4-0).
Description
HINTERGRUNDBACKGROUND
Die Industrie für integrierte Halbleiterschaltungen (IC-Industrie) hat eine breite Vielfalt von Vorrichtungen hervorgebracht, um Probleme in einer Anzahl von verschiedenen Bereichen zu lösen. Einige dieser Vorrichtungen, beispielsweise Speicherzellen, sind zur Speicherung von Daten ausgebildet. Ein nichtflüchtiger Speicher ist eine Art von Speicher, der programmiert ist, um Daten darin aufzuzeichnen. Ein nichtflüchtiger Speicher ist in der Lage, Daten zu behalten, nachdem die Energieversorgung unterbrochen wird. Es gibt verschiedene Arten von nichtflüchtigen Speichern, unter anderem beispielsweise einen mehrmals programmierbaren Speicher (wird auch als MTP-Speicher bezeichnet), einen einmal programmierbaren (OTP) Speicher oder dergleichen. In Zeiten, in denen Speicherzellen zusehends kleiner und komplexer werden, wird auch der Widerstand von Leiterbahnen innerhalb dieser Vorrichtungen verändert, was sich auf die Eigenschaften dieser Vorrichtungen und die Speicherzellengesamtleistung auswirkt.The semiconductor integrated circuit (IC) industry has spawned a wide variety of devices to solve problems in a number of different areas. Some of these devices, such as memory cells, are designed to store data. Non-volatile memory is a type of memory that is programmed to record data therein. A non-volatile memory is able to retain data after the power supply is interrupted. There are various types of non-volatile memory, including, for example, memory that can be programmed many times (also referred to as MTP memory), memory that can be programmed once (OTP), or the like. As memory cells become progressively smaller and more complex, the resistance of conductive lines within those devices is also changing, affecting the characteristics of those devices and the overall memory cell performance.
Die
Die
Figurenlistecharacter list
Aspekte der vorliegenden Offenbarung sind am besten aus der folgenden ausführlichen Beschreibung zu verstehen, wenn diese in Zusammenschau mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabgetreu gezeichnet sind. In Wirklichkeit können die Abmessungen der verschiedenen Merkmale im Interesse eines besseren Verständnisses der Erläuterungen willkürlich vergrößert oder verkleinert sein.
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1A ist ein Schaltbild einer Speicherzelle gemäß einigen Ausführungsformen. -
1B ist ein Schaltbild einer äquivalenten Speicherzellenschaltung gemäß einigen Ausführungsformen. -
2A ist ein Schaltbild eines Speicherzellenarrays gemäß einigen Ausführungsformen. -
2B ist ein Schaltbild eines Speicherzellenarrays gemäß einigen Ausführungsformen. -
2C ist ein Schaltbild eines Speicherzellenarrays gemäß einigen Ausführungsformen. -
3 ist ein Schaltbild eines Speicherzellenarrays gemäß einigen Ausführungsformen. -
4A-4C sind Ansichten eines Layoutdesigns gemäß einigen Ausführungsformen. -
5A-5C sind schematische Ansichten eines Layoutdesigns gemäß einigen Ausführungsformen. -
6 ist eine schematische Ansicht eines Layoutdesigns gemäß einigen Ausführungsformen. -
7A ,7B ,7C ,7D und7E sind Querschnittansichten einer integrierten Schaltung gemäß einigen Ausführungsformen. -
8 ist ein Flussdiagramm eines Verfahrens zum Ausbilden oder Herstellen einer Speicherschaltung gemäß einigen Ausführungsformen. -
9 ist ein Flussdiagramm eines Verfahrens zum Generieren eines Layoutdesigns einer Speicherschaltung gemäß einigen Ausführungsformen. -
10 ist eine schematische Ansicht eines Systems zum Entwerfen eines IC-Layoutdesigns gemäß einigen Ausführungsformen. -
11 ist ein Blockdiagramm eines IC-Fertigungssystems und eines zugehörigen IC-Fertigungsflusses gemäß mindestens einer Ausführungsform der vorliegenden Offenbarung.
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1A 12 is a circuit diagram of a memory cell, according to some embodiments. -
1B 12 is a circuit diagram of an equivalent memory cell circuit, according to some embodiments. -
2A 12 is a circuit diagram of a memory cell array, according to some embodiments. -
2 B 12 is a circuit diagram of a memory cell array, according to some embodiments. -
2C 12 is a circuit diagram of a memory cell array, according to some embodiments. -
3 12 is a circuit diagram of a memory cell array, according to some embodiments. -
4A- 10 are views of a layout design according to some embodiments.4C -
5A-5C 12 are schematic views of a layout design according to some embodiments. -
6 12 is a schematic view of a layout design, according to some embodiments. -
7A ,7B ,7C ,7D and7E 12 are cross-sectional views of an integrated circuit, according to some embodiments. -
8th -
9 1 is a flow diagram of a method for generating a layout design of a memory circuit, according to some embodiments. -
10 12 is a schematic view of a system for creating an IC layout design, according to some embodiments. -
11 Figure 12 is a block diagram of an IC manufacturing system and associated IC fabricator flow according to at least one embodiment of the present disclosure.
AUSFÜHRLICHE BESCHREIBUNGDETAILED DESCRIPTION
Die folgende Offenbarung stellt verschiedene Ausführungsformen oder Beispiele zum Implementieren von Merkmalen des vorgesehenen Gegenstandes bereit. Nachstehend werden konkrete Beispiele für Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Andere Komponenten, Materialien, Werte, Schritte, Anordnungen oder dergleichen werden in Erwägung gezogen. Beispielsweise kann in der folgenden Beschreibung die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, derart, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Verständlichkeit und schreibt nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.The following disclosure provides various embodiments or examples for implementing features of the provided subject matter. Specific examples of components, materials, values, steps, configurations, or the like are described below in order to simplify the present disclosure. Other components, materials, values, steps, arrangements, or the like are contemplated. For example, in the following description, formation of a first feature over or on top of a second feature may include embodiments in which the first and second features are formed in direct contact and also include embodiments in which additional features are formed between the first and second features may be formed such that the first and second features may not be in direct contact. In addition, the present disclosure may repeat reference numbers and/or letters in the various examples. This repetition is for the purpose of simplicity and understanding and does not automatically dictate a relationship between the various embodiments and/or configurations discussed.
Ferner können räumlich relative Begriffe wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Beschreibung in diesem Dokument verwendet werden, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en), wie in den Figuren dargestellt, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb mit einschließen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die in diesem Dokument verwendeten räumlich relativen Bezeichnungen können desgleichen dementsprechend interpretiert werden.Furthermore, for ease of description, spatially relative terms such as “beneath”, “below”, “lower”, “above”, “upper” and the like may be used throughout this document to indicate the relationship of one element or feature to another element (s) or feature (s) as shown in the figures to describe. The spatially relative terms are intended to encompass different orientations of the device in use or operation in addition to the orientation depicted in the figures. The device may be otherwise oriented (rotated 90 degrees or in other orientations) and the spatially relative terms used in this document may likewise be interpreted accordingly.
Gemäß manchen Ausführungsformen weist eine Speicherschaltung eine erste Lesevorrichtung, die mit einer ersten Bitleitung verbunden ist, und eine erste Programmiervorrichtung, die mit der ersten Lesevorrichtung verbunden ist, auf. Bei manchen Ausführungsformen weist die erste Lesevorrichtung einen ersten Transistor, der mit einer ersten Wortleitung verbunden ist, und einen zweiten Transistor, der mit der ersten Wortleitung verbunden ist, auf. Bei manchen Ausführungsformen weist die erste Programmiervorrichtung einen dritten Transistor, der mit einer zweiten Wortleitung verbunden ist, und einen vierten Transistor, der mit der zweiten Wortleitung verbunden ist, auf. Bei manchen Ausführungsformen sind der erste Transistor und der zweite Transistor dazu ausgebildet, die erste Wortleitung gemeinsam zu nutzen. Bei manchen Ausführungsformen sind der dritte Transistor und der vierte Transistor dazu ausgebildet, die zweite Wortleitung gemeinsam zu nutzen.According to some embodiments, a memory circuit comprises a first reading device connected to a first bit line and a first programming device connected to the first reading device. In some embodiments, the first reading device includes a first transistor connected to a first wordline and a second transistor connected to the first wordline. In some embodiments, the first programming device includes a third transistor connected to a second wordline and a fourth transistor connected to the second wordline. In some embodiments, the first transistor and the second transistor are configured to share the first wordline. In some embodiments, the third transistor and the fourth transistor are configured to share the second wordline.
Bei manchen Ausführungsformen ist der zweite Transistor mit dem ersten Transistor parallel geschaltet. Bei manchen Ausführungsformen weisen durch Parallelschalten des ersten Transistors und des zweiten Transistors und gemeinsames Nutzen der ersten Wortleitung der erste Transistor und der zweite Transistor einen Ersatzwiderstand auf, der kleiner als ein Einzelwiderstand des ersten Transistors und des zweiten Transistors ist. Da der Ersatzwiderstand des ersten Transistors und des zweiten Transistors reduziert wird, wird daher ein Lesestrom oder ein Schreibstrom der Speicherschaltung erhöht, was dazu führt, dass die Speicherschaltung eine verglichen mit anderen Lösungen verbesserte Lese- oder Schreibleistung aufweist.In some embodiments, the second transistor is connected in parallel with the first transistor. In some embodiments, by connecting the first transistor and the second transistor in parallel and sharing the first wordline, the first transistor and the second transistor have an equivalent resistance that is less than an individual resistance of the first transistor and the second transistor. Therefore, since the equivalent resistance of the first transistor and the second transistor is reduced, a read current or a write current of the memory circuit is increased, resulting in the memory circuit having improved read or write performance compared to other solutions.
Bei manchen Ausführungsformen ist der dritte Transistor mit dem vierten Transistor parallel geschaltet. Bei manchen Ausführungsformen weisen durch Parallelschalten des dritten Transistors und des vierten Transistors und gemeinsames Nutzen der zweiten Wortleitung der dritte Transistor und der vierte Transistor einen Ersatzwiderstand auf, der kleiner als ein Einzelwiderstand des dritten Transistors und des vierten Transistors ist. Da der Ersatzwiderstand des dritten Transistors und des vierten Transistors reduziert wird, wird daher ein Lesestrom oder ein Schreibstrom der Speicherschaltung erhöht, was dazu führt, dass die Speicherschaltung eine verglichen mit anderen Lösungen verbesserte Lese- oder Schreibleistung aufweist.In some embodiments, the third transistor is connected in parallel with the fourth transistor. In some embodiments, by connecting the third transistor and the fourth transistor in parallel and sharing the second wordline, the third transistor and the fourth transistor have an equivalent resistance that is less than an individual resistance of the third transistor and the fourth transistor. Therefore, since the equivalent resistance of the third transistor and the fourth transistor is reduced, a read current or a write current of the memory circuit is increased, resulting in the memory circuit having improved read or write performance compared to other solutions.
SPEICHERZELLEMEMORY CELL
Bei manchen Ausführungsformen ist die Speicherzelle 100A eine Antifuse-Speicherzelle. Bei manchen Ausführungsformen ist die Speicherzelle 100A eine Fuse-Speicherzelle. Bei manchen Ausführungsformen wird die Speicherzelle 100A auch als einmal programmierbare (OTP) Speicherzelle bezeichnet. Die Speicherzelle 100A weist eine Leseschaltung 102 und eine Programmierschaltung 104 auf. Die Leseschaltung 102 ist zwischen der Programmierschaltung 104 und einer Bitleitung BL angebunden. Ein Anschluss der Leseschaltung 102 ist mit der Bitleitung BL verbunden, um Daten von/zu der Bitleitung BL zu empfangen/senden. Die Speicherzelle 100A ist dazu ausgebildet, basierend auf dem Widerstand der Programmierschaltung 104 der Speicherzelle eine logische „1“ oder eine logische „0“ zu speichern. Andere Arten von Speicher fallen in den Umfang verschiedener Ausführungsformen.In some embodiments,
Die Leseschaltung 102 weist mindestens einen n-Metalloxidhalbleiter(NMOS)-Transistor N1 oder einen NMOS-Transistor N2 auf. Die Programmierschaltung 104 weist mindestens einen NMOS-Transistor N3 oder einen NMOS-Transistor N4 auf. Andere Transistoren oder Transistorarten oder andere Anzahlen von Transistoren in mindestens der Leseschaltung 102 oder der Programmierschaltung 104 fallen in den Umfang der vorliegenden Offenbarung. Beispielsweise weist bei manchen Ausführungsformen mindestens die Leseschaltung 102 oder die Programmierschaltung 104 einen oder mehrere p-MOS(PMOS)-Transistoren auf.The
Bei manchen Ausführungsformen sind die Transistoren in der Programmierschaltung 104 miteinander parallel geschaltet. Beispielsweise sind bei manchen Ausführungsformen der NMOS-Transistor N1 und der NMOS-Transistor N2 miteinander parallel geschaltet.In some embodiments, the transistors in the
Bei manchen Ausführungsformen sind die Transistoren in der Leseschaltung 102 miteinander parallel geschaltet. Beispielsweise sind bei manchen Ausführungsformen der NMOS-Transistor N1 und der NMOS-Transistor N2 miteinander parallel geschaltet.In some embodiments, the transistors in
Ein erster Source/Drain-Anschluss des NMOS-Transistors N3 und ein erster Source/Drain-Anschluss des NMOS-Transistors sind miteinander verbunden und sind ferner mit der Bitleitung BL verbunden. Ein Gate-Anschluss des NMOS-Transistors N3 und ein Gate-Anschluss des NMOS-Transistors N4 sind miteinander verbunden und sind ferner mit der Lesewortleitung WLR verbunden. Jeder von einem zweiten Source/Drain-Anschluss des NMOS-Transistors N3, einem zweiten Source/Drain-Anschluss des NMOS-Transistors, einem zweiten Source/Drain-Anschluss des NMOS-Transistors N1, einem zweiten Source/Drain-Anschluss des NMOS-Transistors N2 sind miteinander verbunden.A first source/drain of the NMOS transistor N3 and a first source/drain of the NMOS transistor are connected to each other and are further connected to the bit line BL. A gate of the NMOS transistor N3 and a gate of the NMOS transistor N4 are connected to each other and are further connected to the read word line WLR. Each of a second NMOS transistor N3 source/drain, a second NMOS transistor source/drain, a second NMOS transistor N1 source/drain, a second NMOS transistor N1 source/drain Transistors N2 are connected together.
Ein erster Source/Drain-Anschluss des NMOS-Transistors N1 und ein erster Source/Drain-Anschluss des NMOS-Transistors N2 sind miteinander verbunden. Ein Gate-Anschluss des NMOS-Transistors N1 und ein Gate-Anschluss des NMOS-Transistors N2 sind miteinander verbunden und sind ferner mit einer Programmierwortleitung WLP verbunden.A first source/drain of the NMOS transistor N1 and a first source/drain of the NMOS transistor N2 are connected to each other. A gate of the NMOS transistor N1 and a gate of the NMOS transistor N2 are connected to each other and are further connected to a programming word line WLP.
Die Bezugsbezeichnung WLR in der vorliegenden Offenbarung bezeichnet in der gesamten Beschreibung eine Lesewortleitung. Die Bezugsbezeichnung WLP in der vorliegenden Offenbarung bezeichnet in der gesamten Beschreibung eine Programmierwortleitung. Bei manchen Ausführungsformen gibt, wenn Lesewortleitungsmerkmale als WLR0 und WLR1 bezeichnet werden, Lesewortleitung WLR0 und WLR1 an, dass zwei verschiedene Lesewortleitungen (z.B. WLR0 und WLR1) von entsprechenden Speicherzellen beschrieben werden. In ähnlicher Weise gibt, wenn Programmierwortleitungsmerkmale als WLP0 und WLP1 bezeichnet werden, Programmierwortleitung WLP0 und WLP1 an, dass zwei verschiedene Programmierwortleitungen (z.B. WLP0 und WLP1) von entsprechenden Speicherzellen beschrieben werden.Reference WLR in the present disclosure denotes a read word line throughout the specification. The reference designation WLP in the present disclosure denotes a programming word line throughout the specification. In some embodiments, when read word line features are referred to as WLR0 and WLR1, read word line WLR0 and WLR1 indicates that two different read word lines (e.g., WLR0 and WLR1) are written from corresponding memory cells. Similarly, when programming word line features are denoted as WLP0 and WLP1, programming word line WLP0 and WLP1 indicates that two different programming word lines (e.g., WLP0 and WLP1) are written from corresponding memory cells.
Bei manchen Ausführungsformen wird die Lesewortleitung WLR auch als „Auswahlwortleitung“, „Wortleitungs-Gate-Leitung“ und dergleichen bezeichnet. Bei manchen Ausführungsformen wird die Programmierwortleitung WLP auch als „Programmier-Gate-Leitung“, „Antifuse-Gate-Leitung“, „Antifuse-Steuerleitung“ und dergleichen bezeichnet.In some embodiments, the read word line WLR is also referred to as a "select word line", "word line gate line", and the like. In some embodiments, the programming wordline WLP is also referred to as "programming gate line", "antifuse gate line", "antifuse control line" and the like.
Bei manchen Ausführungsformen werden die NMOS-Transistoren N3 und N4 auch als „Auswahltransistoren“ bezeichnet, und die NMOS-Transistoren N1 und N2 werden auch als „Programmiertransistoren“ bezeichnet.In some embodiments, NMOS transistors N3 and N4 are also referred to as "select transistors" and NMOS transistors N1 and N2 are also referred to as "programming transistors".
Bei manchen Ausführungsformen umfasst ein Programmiervorgang der Speicherzelle 100A Bereitstellen einer Massespannung (z.B. oV) zu der Bitleitung BL, Bereitstellen einer Auswahlspannung Vdd zu der Lesewortleitung WLR und Bereitstellen einer Programmierspannung Vp zu der Programmierwortleitung WLP. Bei manchen Ausführungsformen ist die Größe der Programmierspannung Vp größer als jene der Auswahlspannung Vdd.In some embodiments, a programming operation of
Beim Programmiervorgang wird bei manchen Ausführungsformen, wenn die NMOS-Transistoren N3 und N4 als Reaktion darauf, dass die Auswahlspannung Vdd an die Lesewortleitung WLR angelegt wird und die Massespannung an die Bitleitung BL angelegt wird, eingeschaltet werden, die Programmierspannung Vp an eine Gate-Oxidschicht (z.B. Gate-Oxidschicht 760 wie in
Bei manchen Ausführungsformen wird während eines Lesevorgangs der Speicherzelle 100A die Massespannung (z.B. oV) der Bitleitung BL bereitgestellt, die Auswahlspannung Vdd wird der Lesewortleitung WLR bereitgestellt, und eine Lesespannung Vr wird der Programmierwortleitung WLP bereitgestellt. Bei dem Lesevorgang erzeugen bei manchen Ausführungsformen, wenn die NMOS-Transistoren N3 und N4 als Reaktion auf die Auswahlspannung Vdd eingeschaltet werden, die NMOS-Transistoren N1 und N2 einen Lesestrom als Reaktion auf die Lesespannung Vr. Somit erzeugt die Speicherzelle 100A den Lesestrom, der durch die NMOS-Transistoren N3 und N4 zu der Bitleitung BL fließt. Bei manchen Ausführungsformen ist basierend auf einer Größe des Lesestroms, der durch die Bitleitung BL fließt, ein Abtastverstärker (nicht dargestellt), der mit der Speicherzelle 100A verbunden ist, in der Lage, die in der Speicherzelle 100A gespeicherten Daten richtig zu bestimmen. Bei manchen Ausführungsformen ist die Größe der Auswahlspannung Vdd dieselbe wie jene der Lesespannung Vr.In some embodiments, during a read operation of the
Die oben genannten Implementierungen der Leseschaltung 102 und der Programmierschaltung 104 dienen Zwecken der Veranschaulichung. Verschiedene andere Implementierungen der Leseschaltung 102 und der Programmierschaltung 104 fallen in den in Erwägung gezogenen Umfang der vorliegenden Offenbarung. Beispielsweise werden bei manchen Ausführungsformen in Abhängigkeit von verschiedenen Fertigungsprozessen die Leseschaltung 102 und die Programmierschaltung 104 mit anderen MOS-Transistortypen, beispielsweise unter anderem mit Finnen-Feldeffekttransistoren (FinFETs) oder dergleichen, implementiert.The above implementations of
Die Ausgestaltung der Antifuse-Speicherzelle 100A, wie sie oben für Programmier- und Lesevorgänge dargestellt ist, wird ebenfalls für Zwecke der Veranschaulichung dargelegt. Verschiedene andere Ausgestaltungen der Antifuse-Speicherzelle 100A fallen in den in Erwägung gezogenen Umfang der vorliegenden Offenbarung. Beispielsweise werden bei manchen Ausführungsformen einer oder mehreren von der Bitleitung BL, der Programmierwortleitung WLP oder der Lesewortleitung WLR andere Spannungswerte bereitgestellt.The configuration of
Wie in
In ähnlicher Weise ist bei manchen Ausführungsformen, da der Ersatzwiderstand der NMOS-Transistoren N1-0 und N2-0 kleiner als der Einzelwiderstand der NMOS-Transistoren N1-0 und N2-0 ist, während eines Schreibvorgangs ein Schreibstrom (nicht dargestellt), der mindestens der Speicherzelle 100A, dem Speicherzellenarray 200A-200C (
Bei manchen Ausführungsformen ist die äquivalente Schaltung 100B der Speicherzelle 100A für einen Lesevorgang der Speicherzelle 100A dargestellt. Im Vergleich mit der Speicherzelle 100A aus
Im Vergleich mit der Speicherzelle 100A aus
Bei manchen Ausführungsformen werden während eines Lesevorgangs die NMOS-Transistoren N3 und N4 eingeschaltet, und die Widerstände R1 und R2 (z.B. die NMOS-Transistoren N1 und N2) leiten einen entsprechenden Lesestrom Ireadi und Iread2 durch entsprechende NMOS-Transistoren N3 und N4 und den Widerstand RBL zu der Bitleitung BL weiter.In some embodiments, during a read operation, NMOS transistors N3 and N4 are turned on and resistors R1 and R2 (eg, NMOS transistors N1 and N2) conduct a respective read current Ireadi and Iread2 through respective NMOS transistors N3 and N4 and the resistor R BL to the bit line BL.
Die Widerstände R1 und R2 sind miteinander parallel geschaltet. In ähnlicher Weise sind die NMOS-Transistoren N3 und N4 miteinander parallel geschaltet.The resistors R1 and R2 are connected in parallel with each other. Similarly, NMOS transistors N3 and N4 are connected in parallel with each other.
Der Widerstand R1 ist zwischen dem Source-Anschluss des NMOS-Transistors N4 und der Programmierwortleitung WLP angebunden. Ein Lesestrom Ireadi ist dazu ausgebildet, durch den Widerstand R1 und den NMOS-Transistor N4 zu dem Knoten 106 zu fließen.Resistor R1 is connected between the source of NMOS transistor N4 and programming word line WLP. A read current Ireadi is configured to flow to
Der Widerstand R2 ist zwischen dem Source-Anschluss des NMOS-Transistors N3 und der Programmierwortleitung WLP angebunden. Ein Lesestrom Iread2 ist dazu ausgebildet, durch den Widerstand R2 und den NMOS-Transistor N3 zu dem Knoten 106 zu fließen.The resistor R 2 is connected between the source of the NMOS transistor N3 and the programming word line WLP. A read current Iread2 is configured to flow to
Der Knoten 106 ist mit den Drain-Anschlüssen der NMOS-Transistoren N3 und N4 bei dem Knoten 106 verbunden. Der Knoten 106 ist auch durch den Widerstand RBL mit der Bitleitung BL verbunden. Der Lesestrom bei dem Knoten 106 ist gleich der Summe aus den Leseströmen Ireadi und Iread2 oder der Lesestrom IreadT. Mit anderen Worten sind die Widerstände R1 und R2 und die entsprechenden NMOS-Transistoren N3 und N4 in einer Stromteilerkonfiguration ausgebildet.
Wie in
In ähnlicher Weise wird bei manchen Ausführungsformen, da der Ersatzwiderstand Req (nicht gekennzeichnet) der Speicherzelle 100A kleiner als der Widerstand des Widerstands R1 oder des Widerstands R2 ist, während eines Schreibvorgangs ein Schreibstrom (nicht dargestellt), welcher der Speicherzelle 100A oder den NMOS-Transistoren N1 und N2 bereitgestellt wird, erhöht. Bei manchen Ausführungsformen führt Erhöhen des Schreibstroms (nicht dargestellt), welcher der Speicherzelle 100A bereitgestellt wird, dazu, dass die Speicherzelle 100A eine im Vergleich mit anderen Lösungen verbesserte Schreibleistung aufweist.Similarly, in some embodiments, since the equivalent resistance Req (not labeled) of
SPEICHERZELLENARRAYMEMORY CELL ARRAY
Das Speicherzellenarray 200A weist eine Speicherzelle 202, eine Speicherzelle 204, eine Bitleitung BLo, eine Lesewortleitung WLR1, eine Lesewortleitung WLR1, eine Programmierwortleitung WLP0 und eine Programmierwortleitung WLP1 auf.
Die Programmierwortleitung WLP0, die Lesewortleitung WLR0 und die Bitleitung BLo sind der entsprechenden Programmierwortleitung WLP, Lesewortleitung WLR und Bitleitung BL aus
Die Speicherzellen 202 und 204 sind nebeneinander angeordnet und sind mit verschiedenen Lesewortleitungen sowie verschiedenen Programmierwortleitungen verbunden. Die Speicherzelle 202 ist mit der Lesewortleitung WLR0 und der Programmierwortleitung WLP0 verbunden. Die Speicherzelle 204 ist mit der Lesewortleitung WLR1 und der Programmierwortleitung WLP1 verbunden. Die Speicherzellen 202 und 204 sind an Knoten 206 bzw. 208 mit derselben Bitleitung BLo verbunden.The
Die Speicherzelle 202 weist eine Ausgestaltung auf, die jener der Speicherzelle 100A aus
Die Speicherzelle 202 weist die NMOS-Transistoren N1-0, N2-0, N3-0 und N4-0 auf. Die Gate-Anschlüsse der NMOS-Transistoren N1-0, N2-0 sind mit der Programmierwortleitung WLP0 verbunden. Die Gate-Anschlüsse der NMOS-Transistoren N3-0, N4-0 sind mit der Lesewortleitung WLR0 verbunden.
Die Speicherzelle 204 ist eine Variante der Speicherzelle 100A oder der Speicherzelle 202. Beispielsweise ist die Speicherzelle 204 ein Spiegelbild der Speicherzelle 202 in Bezug auf eine Y-Achse Y. Daher sind die Verbindungen der NMOS-Transistoren N1-1, N2-1, N3-1 und N4-1 den entsprechenden Verbindungen der entsprechenden NMOS-Transistoren N1, N2, N3 und N4 aus
Die Speicherzelle 204 weist die NMOS-Transistoren N1-1, N2-1, N3-1 und N4-1 auf. Die Gate-Anschlüsse der NMOS-Transistoren N1-1, N2-1 sind mit der Programmierwortleitung WLP1 verbunden. Die Gate-Anschlüsse der NMOS-Transistoren N3-1, N4-1 sind mit der Lesewortleitung WLR1 verbunden.
Ein Source/Drain-Anschluss von jedem der NMOS-Transistoren N3-0, N4-0, N3-1 und N4-1 ist mit derselben Bitleitung BLo verbunden. Je ein Source/Drain-Anschluss von jedem der NMOS-Transistoren N3-0 und N4-0 sind miteinander verbunden und ferner an dem Knoten 206 mit der Bitleitung BLo verbunden. Je ein Source/Drain-Anschluss von jedem der NMOS-Transistoren N3-1 und N4-1 sind miteinander verbunden und ferner an dem Knoten 208 mit der Bitleitung BLo verbunden.A source/drain of each of the NMOS transistors N3-0, N4-0, N3-1 and N4-1 is connected to the same bit line BLo. A source/drain terminal of each of the NMOS transistors N3-0 and N4-0 are connected together and further connected at
Die NMOS-Transistoren N1-0 und N2-0 der Speicherzelle 202 und die NMOS-Transistoren N1-1 und N2-1 der Speicherzelle 204 sind auf entgegengesetzten Seiten des Speicherzellenarrays 200A angeordnet.NMOS transistors N1-0 and N2-0 of
Das Speicherzellenarray 200B ist eine Variante des Speicherzellenarrays 200A. Im Vergleich mit dem Speicherzellenarray 200A ersetzt die Speicherzelle 202' die Speicherzelle 202, die Speicherzelle 204' ersetzt die Speicherzelle 204, und daher wird auf eine ähnliche ausführliche Beschreibung verzichtet.
Im Vergleich mit der Speicherzelle 202 weist die Speicherzelle 202' keine NMOS-Transistoren N2-0 und N4-0 auf. Im Vergleich mit der Speicherzelle 204 weist die Speicherzelle 202' ferner NMOS-Transistoren N6-1 und N5-1 auf.Compared to
Bei manchen Ausführungsformen sind die Verbindungen der NMOS-Transistoren N6-1, N5-1 ähnlich entsprechenden Verbindungen von entsprechenden NMOS-Transistoren N4-1, N2-1 oder entsprechenden NMOS-Transistoren N3-1 und N4-1 aus
Wie in
In ähnlicher Weise wird bei manchen Ausführungsformen, da der Ersatzwiderstand der NMOS-Transistoren N1-1, N2-1 und N5-1 kleiner als der Einzelwiderstand der NMOS-Transistoren N1-1, N2-1 und N5-1 ist, während eines Schreibvorgangs ein Schreibstrom (nicht dargestellt), der mindestens der Speicherzelle 204' bereitgestellt wird, erhöht. Bei manchen Ausführungsformen führt das Erhöhen des Schreibstroms (nicht dargestellt), der mindestens der Speicherzelle 204' bereitgestellt wird, dazu, dass mindestens die Speicherzelle 204' eine im Vergleich mit anderen Lösungen verbesserte Schreibleistung aufweist.Similarly, in some embodiments, since the equivalent resistance of NMOS transistors N1-1, N2-1, and N5-1 is less than the individual resistance of NMOS transistors N1-1, N2-1, and N5-1, during a write operation a write current (not shown) provided to at least memory cell 204' is increased. In some embodiments, increasing the write current (not shown) provided to at least memory cell 204' results in at least memory cell 204' having improved write performance compared to other solutions.
Bei manchen Ausführungsformen ermöglicht, indem in der Speicherzelle 202' und der Speicherzelle 204' andere Transistoranzahlen vorgesehen werden, das Speicherzellenarray 200B eine flexible Ausgestaltung, die basierend auf der Anwendung anpassbar ist. Bei manchen Ausführungsformen ermöglicht beispielsweise Einbinden einer Speicherzelle 202' von kleinerer Größe, aber auch Einbinden einer größeren Speicherzelle 204', die eine bessere Lese- oder eine bessere Schreibleistung als die Speicherzelle 202' aufweist, verglichen mit anderen Lösungen, die weniger flexible Ausgestaltungen aufweisen, eine Hybridlösung, die basierend auf der Anwendung anpassbar ist. Ferner weist bei manchen Ausführungsformen mindestens die Speicherzelle 204' oder die Speicherzelle 202' sogar noch mehr Transistoren als die in
Das Speicherzellenarray 200C ist eine Variante des Speicherzellenarrays 200A. Im Vergleich mit dem Speicherzellenarray 200A ersetzt die Speicherzelle 202'' die Speicherzelle 202, die Speicherzelle 204" ersetzt die Speicherzelle 204, und daher wird auf eine ähnliche ausführliche Beschreibung verzichtet.
Im Vergleich mit der Speicherzelle 204 weist die Speicherzelle 204'' nicht die NMOS-Transistoren N2-1 und N4-1 auf. Im Vergleich mit der Speicherzelle 202 weist die Speicherzelle 202'' ferner die NMOS-Transistoren N6-0 und N5-0 auf.Compared to
Bei manchen Ausführungsformen sind die Verbindungen der NMOS-Transistoren N6-0, N5-0 entsprechenden Verbindungen von entsprechenden NMOS-Transistoren N4-0, N2-0 oder entsprechenden NMOS-Transistoren N3-0 und N4-0 aus
Wie in
In ähnlicher Weise wird bei manchen Ausführungsformen, da der Ersatzwiderstand der NMOS-Transistoren N1-0, N2-0 und N5-0 kleiner als der Einzelwiderstand der NMOS-Transistoren N1-0, N2-0 und N5-0 ist, während eines Schreibvorgangs ein Schreibstrom (nicht dargestellt), der mindestens der Speicherzelle 202'' bereitgestellt wird, erhöht. Bei manchen Ausführungsformen führt das Erhöhen des Schreibstroms (nicht dargestellt), der mindestens der Speicherzelle 202'' bereitgestellt wird, dazu, dass mindestens die Speicherzelle 202'' eine im Vergleich mit anderen Lösungen verbesserte Schreibleistung aufweist.Similarly, in some embodiments, since the equivalent resistance of NMOS transistors N1-0, N2-0, and N5-0 is less than the individual resistance of NMOS transistors N1-0, N2-0, and N5-0, during a write operation a write current (not shown) provided to at least memory cell 202'' is increased. In some embodiments, increasing the write current (not shown) provided to at least memory cell 202'' results in at least memory cell 202'' having improved write performance compared to other solutions.
Bei manchen Ausführungsformen ermöglicht, indem andere Transistoranzahlen in der Speicherzelle 202'' und der Speicherzelle 204'' vorgesehen werden, das Speicherzellenarray 200C eine flexible Ausgestaltung, die basierend auf der Anwendung anpassbar ist. Bei manchen Ausführungsformen ermöglicht beispielsweise Einbinden einer Speicherzelle 204'' von kleinerer Größe, aber auch Einbinden einer größeren Speicherzelle 202'', die eine bessere Lese- oder eine bessere Schreibleistung als die Speicherzelle 204'' aufweist, verglichen mit anderen Lösungen, die weniger flexible Ausgestaltungen aufweisen, eine Hybridlösung, die basierend auf der Anwendung anpassbar ist. Ferner weist bei manchen Ausführungsformen mindestens die Speicherzelle 202'' sogar noch mehr Transistoren als die in
Beispielsweise ist die Speicherzelle 100A aus
Das Speicherzellenarray 300 weist ein Array aus Speicherzellen 302[0,0], 302[0,1], ..., 302[M-1,N-1] (gemeinsam als "Array aus Speicherzellen 302'' bezeichnet) mit M Zeilen und N Spalten auf, wobei N eine positive Ganzzahl ist, die der Anzahl von Spalten in dem Array aus Speicherzellen 302 entspricht, und M eine positive Ganzzahl ist, die der Anzahl von Zeilen in dem Array aus Speicherzellen 302 entspricht. Die Zeilen aus Zellen in dem Array aus Speicherzellen 302 sind in einer ersten Richtung X angeordnet. Die Spalten aus Zellen in dem Array aus Speicherzellen 302 sind in einer zweiten Richtung Y angeordnet. Die zweite Richtung Y unterscheidet sich von der ersten Richtung X. Bei manchen Ausführungsformen verläuft die zweite Richtung Y im rechten Winkel zu der ersten Richtung X. Die Speicherzelle 100A aus
Bei manchen Ausführungsformen weist jede Speicherzelle 302[0,0], 302[0,1], ..., 302[M-1,N-1] in dem Array aus Speicherzellen 302 eine entsprechende Speicherzelle 100A ausIn some embodiments, each memory cell 302[0,0], 302[0,1],..., 302[M-1,N-1] in the array of
Verschiedene Typen von Speicherzellen in dem Array aus Zellen 302 fallen in den in Erwägung gezogenen Umfang der vorliegenden Offenbarung. Verschiedene Ausgestaltungen des Arrays aus Speicherzellen 302 fallen in den in Erwägung gezogenen Umfang der vorliegenden Offenbarung. Ferner weist bei manchen Ausführungsformen das Array aus Speicherzellen 302 mehrere Gruppen aus verschiedenen Typen von Speicherzellen auf.Various types of memory cells in the array of
Das Speicherzellenarray 300 weist ferner N Programmierwortleitungen WLP[0], ... WL[N-i] (gemeinsam als Satz von Programmierwortleitungen WLP' bezeichnet) und N Lesewortleitungen WLR[o], ... WLR[N-i] (gemeinsam als Lesewortleitung WLR' bezeichnet) auf. Jede Spalte 0, ..., N-1 in dem Array aus Zellen 302 ist von einer entsprechenden Programmierwortleitung WLP[o], ... WLP[N-1] und einer entsprechenden Lesewortleitung WLR[0], ... WLR[N-1] überlappt. Jede Programmierwortleitung WLP' oder Lesewortleitung WLR' erstreckt sich in der zweiten Richtung Y und verläuft über einer Spalte aus Zellen (z.B. Spalte 0, ..., N-1). Bei manchen Ausführungsformen ist die Programmierwortleitung WLP aus
Das Speicherzellenarray 300 weist ferner M Bitleitungen BL[0], ... BL[M-1] (gemeinsam als Bitleitungen BL' bezeichnet) auf. Jede Zeile 0, ..., M-1 in dem Array aus Zellen 302 ist von einer entsprechenden Bitleitung BL[0],..., BL[M-i] überlappt. Jede Bitleitung BL' erstreckt sich in der ersten Richtung X und über eine entsprechende Zeile aus Zellen (z.B. Zeile 0, ..., M-1). Bei manchen Ausführungsformen ist die Bitleitung BL aus
Andere Ausgestaltungen des Speicherzellenarrays 300 fallen in den in Erwägung gezogenen Umfang der vorliegenden Offenbarung.Other configurations of
LAYOUTDESIGN DES SPEICHERZELLENARRAYSLAYOUT DESIGN OF MEMORY CELL ARRAY
Das Layoutdesign 400 weist Aktivregion-Layoutstrukturen 402a und 402b (gemeinsam als „Satz von Aktivregion-Layoutstrukturen 402“ bezeichnet) auf, die sich in einer ersten Richtung X erstrecken. Die Aktivregion-Layoutstrukturen 402a, 402b des Satzes von Aktivregion-Layoutstrukturen 402 sind in einer zweiten Richtung Y, die von der ersten Richtung X verschieden ist, voneinander getrennt. Der Satz von Aktivregion-Layoutstrukturen 402 ist verwendbar, um einen entsprechenden Satz von Aktivregionen 702 (
Bei manchen Ausführungsformen ist die Aktivregion-Layoutstruktur 402a des Satzes von Aktivregion-Layoutstrukturen 402 verwendbar, um Source- und Drain-Regionen von jedem von dem NMOS-Transistor N1-0, dem NMOS-Transistor N2-0, dem NMOS-Transistor N3-0 und dem NMOS-Transistor N4-0 aus
Bei manchen Ausführungsformen ist der Satz von Aktivregion-Layoutstrukturen 402 auf einer ersten Layout-Ebene angeordnet. Bei manchen Ausführungsformen entspricht die erste Layout-Ebene einer aktiven Ebene oder einer OD-Ebene von einem oder mehreren von dem Layoutdesign 400 oder 600 (
Andere Ausgestaltungen oder Mengen von Strukturen in dem Satz von Aktivregion-Layoutstrukturen 402 fallen in den Umfang der vorliegenden Offenbarung.Other configurations or sets of structures in the set of active
Das Layoutdesign 400 weist ferner mindestens die Gate-Layoutstruktur 404a, 404b, 4040, 404d, 404e oder 404f (gemeinsam als „Satz von Gate-Layoutstrukturen 404“ bezeichnet) auf, die sich in der zweiten Richtung Y erstreckt.The
Bei manchen Ausführungsformen ist jede der Layoutstrukturen des Satzes von Gate-Layoutstrukturen 404 von einer benachbarten Layoutstruktur des Satzes von Gate-Layoutstrukturen 404 in der ersten Richtung X um einen „Poly-Pitch“ (nicht gekennzeichnet) getrennt. Der Satz von Gate-Layoutstrukturen 404 ist verwendbar, um einen entsprechenden Satz von Gates 704 (
Der Satz von Gate-Layoutstrukturen 404 ist auf einer zweiten Layoutebene angeordnet. Bei manchen Ausführungsformen ist die zweite Layoutebene von der ersten Layoutebene verschieden. Bei manchen Ausführungsformen entspricht die zweite Layoutebene einer POLY-Ebene von einem oder mehreren der Layoutdesigns 400 oder 600 (
Der Satz von Gate-Layoutstrukturen 404 überlappt den Satz von Aktivregion-Layoutstrukturen 402. Der Satz von Aktivregion-Layoutstrukturen 402 ist unter dem Satz von Gate-Layoutstrukturen 404. Bei manchen Ausführungsformen ist die Gate-Layoutstruktur 404a über einer ersten Seite des Layoutdesigns 400 angeordnet, und die Gate-Layoutstruktur 404f ist über einer zweiten Seite des Layoutdesigns 400, die der ersten Seite entgegengesetzt ist, angeordnet. Bei manchen Ausführungsformen überlappt die Gate-Layoutstruktur 404a eine erste Seite von jeder der Aktivregion-Layoutstrukturen 402a und 402b, und die Gate-Layoutstruktur 404f überlappt eine zweite Seite von jeder der Aktivregion-Layoutstrukturen 402a und 402b.The set of
Die Gate-Layoutstruktur 404b ist verwendbar, um den Gate-Anschluss des NMOS-Transistors N1-0 und den Gate-Anschluss des NMOS-Transistors N2-0 aus
Die Gate-Layoutstruktur 404c ist verwendbar, um den Gate-Anschluss des NMOS-Transistors N3-0 und den Gate-Anschluss des NMOS-Transistors N4-0 aus
Die Gate-Layoutstruktur 404d ist verwendbar, um den Gate-Anschluss des NMOS-Transistors N3-1 und den Gate-Anschluss des NMOS-Transistors N4-1 aus
Die Gate-Layoutstruktur 404e ist verwendbar, um den Gate-Anschluss des NMOS-Transistors N1-1 und den Gate-Anschluss des NMOS-Transistors N2-1 aus
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz von Gate-Layoutstrukturen 404 fallen in den Umfang der vorliegenden Offenbarung.Other configurations, arrangements on other layout levels or sets of structures in the set of
Das Layoutdesign 400 weist ferner mindestens die Metall-über-Diffusions-Layoutstruktur 410a, 410b, 410c, 410d oder 410e (gemeinsam als "Satz von Metall-über-Diffusions-Layoutstrukturen 410'' bezeichnet) auf, die sich in der zweiten Richtung Y erstreckt. Mindestens eine der Layoutstrukturen des Satzes von Metall-über-Diffusions-Layoutstrukturen 410 überlappt den Satz von Aktivregion-Layoutstrukturen 402.The
Der Satz von Metall-über-Diffusions-Layoutstrukturen 410 ist verwendbar, um einen entsprechenden Satz von Kontakten 710 (
Bei manchen Ausführungsformen ist jede der Layoutstrukturen des Satzes von Metall-über-Diffusions-Layoutstrukturen 410 von einer benachbarten Layoutstruktur des Satzes von Metall-über-Diffusions-Layoutstrukturen 410 in mindestens der ersten Richtung X getrennt. Bei manchen Ausführungsformen ist jede der Layoutstrukturen des Satzes von Metall-über-Diffusions-Layoutstrukturen 410 zwischen einem Paar von Gate-Layoutstrukturen des Satzes von Gate-Layoutstrukturen 402 angeordnet. Beispielsweise ist die Metall-über-Diffusions-Layoutstruktur 410a zwischen den Gate-Layoutstrukturen 404a und 404b angeordnet.In some embodiments, each of the layout patterns of the set of metal-
Bei manchen Ausführungsformen ist der Satz von Metall-über-Diffusions-Layoutstrukturen 410 auf einer dritten Layoutebene angeordnet. Bei manchen Ausführungsformen entspricht die dritte Layoutebene einer Metall-über-Diffusions(MD)-Ebene von einem oder mehreren der Layoutdesigns 400 oder 600 (
Bei manchen Ausführungsformen ist die Metall-über-Diffusions-Layoutstruktur 410a verwendbar, um mindestens einen Drain-Anschluss oder einen Source-Anschluss von jedem von dem NMOS-Transistor N1-0 und dem NMOS-Transistor N2-0 aus
Bei manchen Ausführungsformen ist die Metall-über-Diffusions-Layoutstruktur 410b verwendbar, um mindestens einen Drain-Anschluss oder einen Source-Anschluss von jedem von dem NMOS-Transistor N1-0, dem NMOS-Transistor N2-0, dem NMOS-Transistor N3-0 und dem NMOS-Transistor N4-0 aus
Bei manchen Ausführungsformen ist die Metall-über-Diffusions-Layoutstruktur 410c verwendbar, um mindestens einen Drain-Anschluss oder einen Source-Anschluss von jedem von dem NMOS-Transistor N3-0, dem NMOS-Transistor N4-0, dem NMOS-Transistor N3-1 und dem NMOS-Transistor N4-1 aus
Bei manchen Ausführungsformen ist die Metall-über-Diffusions-Layoutstruktur 410d verwendbar, um mindestens einen Drain-Anschluss oder einen Source-Anschluss von jedem von dem NMOS-Transistor N3-1, dem NMOS-Transistor N4-1, dem NMOS-Transistor N1-1 und dem NMOS-Transistor N2-1 aus
Bei manchen Ausführungsformen ist die Metall-über-Diffusions-Layoutstruktur 4100 verwendbar, um mindestens einen Drain-Anschluss oder einen Source-Anschluss von jedem von dem NMOS-Transistor N1-1 und dem NMOS-Transistor N2-1 aus
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz von Metall-über-Diffusions-Layoutstrukturen 410 fallen in den Umfang der vorliegenden Offenbarung.Other configurations, arrangements at other layout levels, or sets of structures in the set of metal-
Das Layoutdesign 400 weist ferner mindestens Leitmerkmal-Layoutstrukturen 420a, 420b, 420C oder 420d (in der Folge als „Satz von Leitmerkmal-Layoutstrukturen 420“ bezeichnet) auf, die sich in der ersten Richtung X erstrecken. Bei manchen Ausführungsformen erstreckt sich der Satz von Leitmerkmal-Layoutstrukturen 420 in zwei Richtungen (z.B. erste Richtung X oder zweite Richtung Y).The
Der Satz von Leitmerkmal-Layoutstrukturen 420 ist verwendbar, um einen entsprechenden Satz von leitfähigen Strukturen 720 (
Der Satz von Leitmerkmal-Layoutstrukturen 420 überlappt mindestens den Satz von Gate-Layoutstrukturen 204 oder den Satz von Metall-über-Diffusions-Layoutstrukturen 210. Der Satz von Leitmerkmal-Layoutstrukturen 420 ist auf einer vierten Layoutebene angeordnet. Bei manchen Ausführungsformen ist die vierte Layoutebene von mindestens der ersten Layoutebene, der zweiten Layoutebene oder der dritten Layoutebene verschieden. Bei manchen Ausführungsformen entspricht die vierte Layoutebene einer Metall-Null(Mo)-Ebene von einem oder mehreren der Layoutdesigns 400 oder 600 (
Bei manchen Ausführungsformen überlappt die Leitmerkmal-Layoutstruktur 420a jede der Gate-Layoutstrukturen in dem Satz von Gate-Layoutstrukturen 404 und jede der Metall-über-Diffusions-Layoutstrukturen in dem Satz von Metall-über-Diffusions-Layoutstrukturen 410. Die Leitmerkmal-Layoutstruktur 420b überlappt die Gate-Layoutstrukturen 404b, 404c, 404d und 404e und die Metall-über-Diffusions-Layoutstrukturen 410b, 410c und 410d. Die Leitmerkmal-Layoutstruktur 420c überlappt die Gate-Layoutstrukturen 404a, 404b und 404c und die Metall-über-Diffusions-Layoutstrukturen 410a und 410b. Die Leitmerkmal-Layoutstruktur 420d überlappt die Gate-Layoutstrukturen 404d, 404e und 404f und die Metall-über-Diffusions-Layoutstrukturen 410d und 410e.In some embodiments, the conductive
Andere Ausgestaltungen oder Mengen von Strukturen in dem Satz von Leitmerkmal-Layoutstrukturen 420 fallen in den Umfang der vorliegenden Offenbarung.Other configurations or sets of structures in the set of routing
Das Layoutdesign 400 weist ferner mindestens eine Durchkontaktierungs-Layoutstruktur 430a, 430b oder 430c (gemeinsam als „Satz von Durchkontaktierungs-Layoutstrukturen 430“ bezeichnet) auf. Der Satz von Durchkontaktierungs-Layoutstrukturen 430 ist verwendbar, um einen entsprechenden Satz von Durchkontaktierungen 730 (
Bei manchen Ausführungsformen ist der Satz von Durchkontaktierungs-Layoutstrukturen 430 zwischen dem Satz von Leitmerkmal-Layoutstrukturen 420 und dem Satz von Gate-Layoutstrukturen 404. Die Durchkontaktierungs-Layoutstrukturen 430a, 43ob, 430c sind zwischen entsprechenden Leitmerkmal-Layoutstrukturen 420b, 420c, 420d und entsprechenden Gate-Layoutstrukturen 404c, 404b, 404e. Bei manchen Ausführungsformen ist die Durchkontaktierungs-Layoutstruktur 430a, 430b, 430c angeordnet, wo eine entsprechende Leitmerkmal-Layoutstruktur 420b, 420c, 420d entsprechende Gate-Layoutstrukturen 404c, 404b, 404e überlappt.In some embodiments, the set of via
Der Satz von Durchkontaktierungs-Layoutstrukturen 430 ist auf einer Durchkontaktierungs-über-Gate(VG)-Ebene von einem oder mehreren der Layoutdesigns 400 oder 600 (
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz von Durchkontaktierungs-Layoutstrukturen 430 fallen in den Umfang der vorliegenden Offenbarung.Other configurations, arrangements at other layout levels, or sets of structures in the set of via
Das Layoutdesign 400 weist ferner mindestens die Durchkontaktierungs-Layoutstruktur 432a (gemeinsam als „Satz von Durchkontaktierungs-Layoutstrukturen 432“ bezeichnet) auf. Der Satz von Durchkontaktierungs-Layoutstrukturen 432 ist verwendbar, um einen entsprechenden Satz von Durchkontaktierungen 732 (
Bei manchen Ausführungsformen ist der Satz von Durchkontaktierungs-Layoutstrukturen 432 zwischen dem Satz von Leitmerkmal-Layoutstrukturen 420 und dem Satz von Metall-über-Diffusions-Layoutstrukturen 410. Die Durchkontaktierungs-Layoutstruktur 432a ist zwischen der entsprechenden Leitmerkmal-Layoutstruktur 420a und den entsprechenden Metall-über-Diffusions-Layoutstrukturen 410c. Bei manchen Ausführungsformen ist die Durchkontaktierungs-Layoutstruktur 432a angeordnet, wo die entsprechende Leitmerkmal-Layoutstruktur 420a die entsprechenden Metall-über-Diffusions-Layoutstrukturen 410c überlappt.In some embodiments, the set of via
Der Satz von Durchkontaktierungs-Layoutstrukturen 432 ist auf einer Durchkontaktierung-über-Diffusions(VD)-Ebene von einem oder mehreren von den Layoutdesigns 400 oder 600 (
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Satz von Durchkontaktierungs-Layoutstrukturen 432 fallen in den Umfang der vorliegenden Offenbarung.Other configurations, arrangements at other layout levels, or sets of structures in the set of via
Das Layoutdesign 400 weist ferner eine Speicherzellenregion 401 und eine Speicherzellenregion 401' auf.The
Bei manchen Ausführungsformen ist die Speicherzellenregion 401 (
Bei manchen Ausführungsformen weist die Speicherzellenregion 401 die Layoutstrukturen des Layoutdesigns 400 auf, die verwendbar sind, um die Speicherzelle 202 des Speicherzellenarrays 200A aus
Bei manchen Ausführungsformen weist die Speicherzellenregion 401' die Layoutstrukturen des Layoutdesigns 400 auf, die verwendbar sind, um die Speicherzelle 204 des Speicherzellenarrays 200A aus
Die Speicherzellenregion 401 weist die Regionen 406a und 406b auf. Bei manchen Ausführungsformen weist die Region 406a die Layoutstrukturen des Layoutdesigns 400 auf, die verwendbar sind, um den NMOS-Transistor N1-0 und den NMOS-Transistor N3-o der Speicherzelle 202 aus
Bei manchen Ausführungsformen weist die Region 406a mindestens die Gate-Layoutstruktur 404a, die Gate-Layoutstruktur 404b, die Gate-Layoutstruktur 404c, einen Abschnitt der Aktivregion-Layoutstruktur 402a, die Metall-über-Diffusions-Layoutstruktur 410a, die Metall-über-Diffusions-Layoutstruktur 410b, mindestens einen Abschnitt der Metall-über-Diffusions-Layoutstruktur 410c, die Durchkontaktierungs-Layoutstruktur 430a, die Durchkontaktierungs-Layoutstruktur 432a, die Leitmerkmal-Layoutstruktur 420a oder die Leitmerkmal-Layoutstruktur 420b auf.In some embodiments,
Bei manchen Ausführungsformen weist die Region 406b mindestens die Gate-Layoutstruktur 404a, die Gate-Layoutstruktur 404b, die Gate-Layoutstruktur 404c, einen Abschnitt der Aktivregion-Layoutstruktur 402b, die Metall-über-Diffusions-Layoutstruktur 410a, die Metall-über-Diffusions-Layoutstruktur 410b, mindestens einen Abschnitt der Metall-über-Diffusions-Layoutstruktur 410c, die Durchkontaktierungs-Layoutstruktur 43ob, die Durchkontaktierungs-Layoutstruktur 432a, die Leitmerkmal-Layoutstruktur 420a oder die Leitmerkmal-Layoutstruktur 420c auf.In some embodiments,
Die Speicherzellenregion 401' weist die Regionen 408a und 408b auf. Bei manchen Ausführungsformen weist die Region 408a die Layoutstrukturen des Layoutdesigns 400 auf, die verwendbar sind, um den NMOS-Transistor N3-1 und den NMOS-Transistor N1-1 der Speicherzelle 202 aus
Bei manchen Ausführungsformen weist die Region 408a die Gate-Layoutstruktur 404d, die Gate-Layoutstruktur 404e, die Gate-Layoutstruktur 404f, einen anderen Abschnitt der Aktivregion-Layoutstruktur 402a, die Metall-über-Diffusions-Layoutstruktur 410d, die Metall-über-Diffusions-Layoutstruktur 4100, mindestens einen Abschnitt der Metall-über-Diffusions-Layoutstruktur 4100, die Durchkontaktierungs-Layoutstruktur 432a, die Leitmerkmal-Layoutstruktur 420a oder die Leitmerkmal-Layoutstruktur 420b auf.In some embodiments,
Bei manchen Ausführungsformen weist die Region 408b mindestens die Gate-Layoutstruktur 404d, die Gate-Layoutstruktur 404e, die Gate-Layoutstruktur 404f, einen anderen Abschnitt der Aktivregion-Layoutstruktur 402b, die Metall-über-Diffusions-Layoutstruktur 410d, die Metall-über-Diffusions-Layoutstruktur 4100, mindestens einen Abschnitt der Metall-über-Diffusions-Layoutstruktur 4100, die Durchkontaktierungs-Layoutstruktur 430c, die Durchkontaktierungs-Layoutstruktur 432a, die Leitmerkmal-Layoutstruktur 420a oder die Leitmerkmal-Layoutstruktur 420d auf.In some embodiments,
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Layoutdesign 400 fallen in den Umfang der vorliegenden Offenbarung. Beispielsweise kann bei manchen Ausführungsformen das Layoutdesign 400 derart modifiziert werden, dass es andere Anzahlen von mindestens der Region 406a oder der Region 406b (siehe z.B.
Das Layoutdesign 500A ist eine andere Darstellung des Layoutdesigns 400 aus
Die Speicherzellenregion 502 weist die Region 506a und die Region 506b auf. Bei manchen Ausführungsformen sind die Regionen 506a und 506b entsprechenden Regionen 406a und 406b ähnlich, und daher wird auf eine ähnliche ausführliche Beschreibung verzichtet. Bei manchen Ausführungsformen weist jede von der Region 506a und der Region 506b eine entsprechende Programmiertransistorregion MNP und eine entsprechende Lesetransistorregion MNR auf.
Wie in
Die Speicherzellenregion 504 weist die Region 508a und die Region 508b auf. Bei manchen Ausführungsformen sind die Regionen 508a und 508b den entsprechenden Regionen 408a und 408b ähnlich, und daher wird auf eine ähnliche ausführliche Beschreibung verzichtet. Bei manchen Ausführungsformen weist jede von der Region 508a und der 508b eine entsprechende Programmiertransistorregion MNP und eine entsprechende Lesetransistorregion MNR auf.
Wie in
Bei manchen Ausführungsformen ist eine Anzahl von Programmiertransistorregionen MNP in mindestens der Region 506a, 506b, 508a oder 508b gleich einer Anzahl von Lesetransistorregionen MNR in mindestens der Region 506a, 506b, 508a oder 508b. Bei manchen Ausführungsformen ist eine Anzahl von Programmtransistorregionen MNP in mindestens der Region 506a, 506b, 508a oder 508b von einer Anzahl von Lesetransistorregionen MNR in mindestens der Region 506a, 506b, 508a oder 508b verschieden.In some embodiments, a number of programming transistor regions MNP in at least
Bei manchen Ausführungsformen ist eine Anzahl von Programmiertransistorregionen MNP in mindestens der Region 506a, 506b, 508a oder 508b gleich einer Anzahl von Programmiertransistorregionen MNP in einer anderen der Regionen 506a, 506b, 508a oder 508b. Bei manchen Ausführungsformen ist eine Anzahl von Programmiertransistorregionen MNP in mindestens 506a, 506b, 508a oder 508b von einer Anzahl von Programmiertransistorregionen MNP in einer anderen der Regionen 506a, 506b, 508a oder 508b verschieden.In some embodiments, a number of programming transistor regions MNP in at least
Bei manchen Ausführungsformen ist eine Anzahl von Lesetransistorregionen MNR in mindestens der Region 506a, 506b, 508a oder 508b gleich einer Anzahl von Lesetransistorregionen MNR in einer anderen der Regionen 506a, 506b, 508a oder 508b. Bei manchen Ausführungsformen ist eine Anzahl von Lesetransistorregionen MNR in mindestens der Region 506a, 506b, 508a oder 508b von einer Anzahl von Lesetransistorregionen MNR in einer anderen der Regionen 506a, 506b, 508a oder 508b verschieden.In some embodiments, a number of read transistor regions MNR in at least
Bei manchen Ausführungsformen stellt das Layoutdesign 500B eine Anzahl von Regionen (506a') in der Speicherzellenregion 502' dar, die anders ist als eine Anzahl von Regionen (508a', 508b', 508c') in der Speicherzellenregion 504'. Bei manchen Ausführungsformen ist eine Anzahl von Regionen (506a') in der Speicherzellenregion 502' kleiner als eine Anzahl von Regionen (508a', 508b', 508c') in der Speicherzellenregion 504'. Bei manchen Ausführungsformen ist eine Anzahl von Regionen (506a') in der Speicherzellenregion 502' größer als eine Anzahl von Regionen (508a', 508b', 508c') in der Speicherzellenregion 504'.In some embodiments,
Bei manchen Ausführungsformen ermöglicht das Layoutdesign 500B, durch Aufweisen anderer Anzahlen von Regionen in der Speicherzellenregion 502' und der Speicherzellenregion 504', ein flexibleres Design als andere Lösungen.In some embodiments, by having different numbers of regions in memory cell region 502' and memory cell region 504',
Das Layoutdesign 500B ist eine Variante des Layoutdesigns 400 aus
Die Speicherzellenregion 502' weist eine Region 506a' auf. Die Region 506a' ist eine Variante der Region 506a aus
Wie in
Andere Anzahlen von Regionen fallen in den Umfang der vorliegenden Offenbarung. Beispielsweise weist bei manchen Ausführungsformen die Speicherzellenregion 502' eine Anzahl von Regionen auf, die von 1 Region (z.B. Region 506a') verschieden ist.Other numbers of regions are within the scope of the present disclosure. For example, in some embodiments, memory cell region 502' has a number of regions other than 1 region (e.g.,
Die Speicherzellenregion 504' weist eine Region 508a', eine Region 508b', eine Region 508c' auf. Die Regionen 508a' und 508b' sind eine Variante der entsprechenden Regionen 508a und 508b aus
Wie in
Andere Anzahlen von Regionen fallen in den Umfang der vorliegenden Offenbarung. Beispielsweise weist bei manchen Ausführungsformen die Speicherzellenregion 504' eine Anzahl von Regionen auf, die von 3 Regionen (z.B. Region 508a', Region 508b' oder Region 508c') verschieden ist.Other numbers of regions are within the scope of the present disclosure. For example, in some embodiments, memory cell region 504' has a number of regions other than 3 regions (e.g.,
Bei manchen Ausführungsformen weist jede der Regionen 506a', 508a', 508b' und 508c' eine entsprechende Programmiertransistorregion MNP und eine entsprechende Lesetransistorregion MNR auf.In some embodiments, each of the
Bei manchen Ausführungsformen kann eine Anzahl von Programmiertransistorregionen MNP oder eine Anzahl von Lesetransistorregionen MNR in mindestens der Region 506a', 508a', 508b' oder 508c' ähnlich der oben stehenden Beschreibung für
Das Layoutdesign 500B ist eine Variante des Layoutdesigns 500B aus
Im Vergleich mit dem Layoutdesign 500A ersetzt die Speicherzellenregion 502'' die Speicherzellenregion 502 und die Speicherzellenregion 504'' ersetzt die Speicherzellenregion 504, die Regionen 506a'', 506b'' ersetzen die entsprechenden Regionen 506a, 506b, die Region 508a'' ersetzt die Region 508a, die Region 506c'' ist der Region 502a ähnlich, und daher wird auf eine ähnliche ausführliche Beschreibung verzichtet.Compared to the
Bei manchen Ausführungsformen ermöglicht das Layoutdesign 500C, durch Aufweisen anderer Anzahlen von Regionen in der Speicherzellenregion 502'' und der Speicherzellenregion 504'', ein flexibleres Design als andere Lösungen.In some embodiments, by having different numbers of regions in memory cell region 502'' and memory cell region 504'',
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Layoutdesign 500A, 500B oder 500C fallen in den Umfang der vorliegenden Offenbarung.Other configurations, arrangements at other layout levels, or sets of structures in the
Bei manchen Ausführungsformen stellt das Layoutdesign 600 aus
Das Layoutdesign 600A ist eine Variante des Layoutdesigns 400 aus
Das Layoutdesign 600 weist ein erstes Layoutdesign 602, ein zweites Layoutdesign 604 und eine Gate-Layoutstruktur 606 auf.The layout design 600 includes a
Bei manchen Ausführungsformen entspricht das erste Layoutdesign 602 dem Layoutdesign 400 aus
Bei manchen Ausführungsformen ist das zweite Layoutdesign 604 dem ersten Layoutdesign 602 ähnlich, und daher wird auf eine ähnliche ausführliche Beschreibung verzichtet. Beispielsweise ist bei manchen Ausführungsformen das zweite Layoutdesign 604 ein um die X-Achse gedrehtes Spiegelbild des Layoutdesigns 602.In some embodiments, the
Die Gate-Layoutstruktur 606 ist mindestens einer Gate-Layoutstruktur des Satzes von Gate-Layoutstrukturen 404 aus
Bei manchen Ausführungsformen ist das Layoutdesign 600 verwendbar, um 4 benachbarte Speicherzellen in dem Speicherzellenarray 300, die in derselben Zeile angeordnet sind, herzustellen. Beispielsweise ist bei manchen Ausführungsformen das erste Layoutdesign 602 verwendbar, um die Speicherzellen 302[0,0] und 302[0,1] herzustellen, und das zweite Layoutdesign 604 ist verwendbar, um die Speicherzellen 302[0,2] und 302[0,3] herzustellen. Bei manchen Ausführungsformen ist das erste Layoutdesign 602 verwendbar, um andere Speicherzellen als die Speicherzellen 302[0,0] und 302[0,1] in dem Speicherzellenarray 300 herzustellen, und das zweite Layoutdesign 604 ist verwendbar, um andere Speicherzellen als die Speicherzellen 302[0,2] und 302[0,3] in dem Speicherzellenarray 300 herzustellen.In some embodiments, the layout design 600 can be used to fabricate 4 adjacent memory cells in the
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Strukturen in dem Layoutdesign 600 fallen in den Umfang der vorliegenden Offenbarung.Other configurations, arrangements at other layout levels, or sets of structures in the layout design 600 are within the scope of the present disclosure.
INTEGRIERTE SCHALTUNGINTEGRATED CIRCUIT
Komponenten, die gleich oder ähnlich jenen in einer oder mehreren von
Die integrierte Schaltung 700 wird durch das Layoutdesign 400 oder 600 hergestellt. Die strukturellen Beziehungen, umfassend Ausrichtung, Längen und Breiten, sowie die Ausgestaltungen der integrierten Schaltung 700 aus
Die integrierte Schaltung 700 weist mindestens die Aktivregion 712a, 712b, 712c, 712d oder 712e (gemeinsam als "Satz von Aktivregionen 712'' bezeichnet) in einer Wannenregion 702a auf. Bei manchen Ausführungsformen ist die Wannenregion 702a in einem Substrat 750. Bei manchen Ausführungsformen weist das Substrat 750 ein Siliziumsubstrat oder ein Substrat aus beliebigen anderen anwendbaren Halbleitermaterialien auf. Bei manchen Ausführungsformen weist die Wannenregion 702a einen p-Dotierstoff oder einen n-Dotierstoff auf.The
Der Satz von Aktivregionen 712 erstreckt sich in der zweiten Richtung Y und ist auf der ersten Layoutebene der integrierten Schaltung 700 angeordnet. Alle Aktivregionen des Satzes von Aktivregionen 712 sind voneinander in der ersten Richtung X getrennt. Bei manchen Ausführungsformen wird der Satz von Aktivregionen 712 der integrierten Schaltung 700 als Oxiddefinitions(OD)-Region bezeichnet, welche die Source- oder Drain-Diffusionsregionen der integrierten Schaltung 700 definiert. Bei manchen Ausführungsformen weist der Satz von Aktivregionen 712 einen n-Dotierstoff in der Wannenregion 702a (z.B. p-Typ) auf und entspricht Source- oder Drain-Regionen der NMOS-Transistoren N2-0, N2-1, N4-o oder N4-1 aus
Die integrierte Schaltung 700 weist mindestens die Aktivregion 714a, 714b, 714c, 714d oder 714e (gemeinsam als „Satz von Aktivregionen 714“ bezeichnet) in einer Wannenregion 702b auf. Bei manchen Ausführungsformen ist die Wannenregion 702b in dem Substrat 750. Bei manchen Ausführungsformen weist die Wannenregion 702b einen n-Dotierstoff oder einen p-Dotierstoff auf.The
Der Satz von Aktivregionen 714 erstreckt sich in der zweiten Richtung Y und ist auf der ersten Layoutebene der integrierten Schaltung 700 angeordnet. Alle Aktivregionen des Satzes von Aktivregionen 714 sind in der ersten Richtung X voneinander getrennt. Bei manchen Ausführungsformen wird der Satz von Aktivregionen 714 der integrierten Schaltung 700 als OD-Region bezeichnet, welche die Source- oder Drain-Diffusionsregionen der integrierten Schaltung 700 definiert. Bei manchen Ausführungsformen weist der Satz von Aktivregionen 714 einen n-Dotierstoff in der Wannenregion 702b (z.B. p-Typ) auf und entspricht den Source- oder Drain-Regionen der NMOS-Transistoren N1-0, N1-1, N3-0 oder N3-1 aus
Die integrierte Schaltung 700 weist ferner mindestens eine Gate-Oxidschicht 760 auf, die sich in der ersten Richtung X erstreckt. Bei manchen Ausführungsformen bedeckt die Gate-Oxidschicht 760 eine obere Oberfläche der Wannenregion 750. Bei manchen Ausführungsformen weist die Gate-Oxidschicht 760 ein Isoliermaterial, ein dielektrisches Material oder dergleichen auf.The
Die integrierte Schaltung 700 weist ferner mindestens das Gate 704a, 704b, 704c, 704d, 704e oder 704f (gemeinsam als „Satz von Gates 704“ bezeichnet) auf, das sich in der zweiten Richtung Y erstrecket, mindestens die Gate-Oxidschicht 760 überlappt und auf der zweiten Layoutebene der integrierten Schaltung 700 angeordnet ist. Bei manchen Ausführungsformen überlappt der Satz von Gates 704 den Satz von Aktivregionen 712 und 714.The
Jedes der Gates des Satzes von Gates 704 ist von einem benachbarten Gate des Satzes von Gates 404 in der zweiten Richtung Y um einen Poly-Pitch (nicht dargestellt) getrennt.Each of the gates of the set of
Das Gate 704b entspricht dem Gate der NMOS-Transistoren N1-0 und N2-0 aus
Bei manchen Ausführungsformen ist das Gate 704b mindestens die Programmierwortleitung WLP aus
Andere Mengen oder Ausgestaltungen des Satzes von Gates 704 fallen in den Umfang der vorliegenden Offenbarung.Other amounts or configurations of the set of
Die integrierte Schaltung 700 weist ferner mindestens den Kontakt 710a, 710b, 710c, 710d oder 710e (gemeinsam als „Satz von Kontakten 710“ bezeichnet) auf, der sich in der zweiten Richtung Y erstreckt, den Satz von Aktivregionen 712 und 714 überlappt und auf der dritten Layoutebene der integrierten Schaltung 700 angeordnet ist.The
Bei manchen Ausführungsformen ist jeder der Kontakte 710a, 710b, 710c, 710d, 710e des Satzes von Kontakten 710 in mindestens der ersten Richtung X von einem benachbarten Kontakt des Satzes von Kontakten 710 getrennt.In some embodiments, each of the
Bei manchen Ausführungsformen verbindet der Kontakt 710a die Aktivregionen 712a und 714a elektrisch. Bei manchen Ausführungsformen ist der Kontakt 710a ein Source- oder Drain-Anschluss des NMOS-Transistors N1-0 und ein Source- oder Drain-Anschluss des NMOS-Transistors N2-0 aus
Bei manchen Ausführungsformen verbindet der Kontakt 710b die Aktivregionen 712b und 714b elektrisch. Bei manchen Ausführungsformen ist der Kontakt 710b ein Source- oder Drain-Anschluss des NMOS-Transistors N1-0, ein Source- oder Drain-Anschluss des NMOS-Transistors N2-0, ein Source- oder Drain-Anschluss des NMOS-Transistors N3-o oder ein Source- oder Drain-Anschluss des NMOS-Transistors N4-o aus
Bei manchen Ausführungsformen verbindet der Kontakt 710c die Aktivregionen 712c und 714c elektrisch. Bei manchen Ausführungsformen ist der Kontakt 710c ein Source- oder Drain-Anschluss des NMOS-Transistors N3-1, ein Source- oder Drain-Anschluss des NMOS-Transistors N4-1, ein Source- oder Drain-Anschluss des NMOS-Transistors N3-0 oder ein Source- oder Drain-Anschluss des NMOS-Transistors N4-0 aus
Bei manchen Ausführungsformen verbindet der Kontakt 710d die Aktivregionen 712d und 714d elektrisch. Bei manchen Ausführungsformen ist der Kontakt 710d ein Source- oder Drain-Anschluss des NMOS-Transistors N3-1, ein Source- oder Drain-Anschluss des NMOS-Transistors N4-1, ein Source- oder Drain-Anschluss des NMOS-Transistors N1-1 oder ein Source- oder Drain-Anschluss des NMOS-Transistors N2-1 aus
Bei manchen Ausführungsformen verbindet der Kontakt 710d die Aktivregionen 712d und 714d elektrisch. Bei manchen Ausführungsformen ist der Kontakt 710d ein Source- oder Drain-Anschluss des NMOS-Transistors N2-1 und ein Source- oder Drain-Anschluss des NMOS-Transistors N1-1 aus
Andere Mengen oder Ausgestaltungen des Satzes von Kontakten 710 fallen in den Umfang der vorliegenden Offenbarung.Other amounts or configurations of the set of
Die integrierte Schaltung 700 weist ferner mindestens die leitende Struktur 720a, 720b, 720c oder 720d (gemeinsam als „Satz von leitenden Strukturen 720“ bezeichnet) auf, die sich mindestens in der ersten Richtung X erstrecken. Der Satz von leitenden Strukturen 720 ist auf der vierten Layoutebene angeordnet. Bei manchen Ausführungsformen ist die vierte Layoutebene der integrierten Schaltung 700 die Metall-Null(Mo)-Ebene. Bei manchen Ausführungsformen ist die Mo-Ebene über mindestens der Aktivregion, der POLY-Ebene oder der MD-Ebene der integrierten Schaltung 700 angeordnet. Andere Layoutebenen fallen in den Umfang der vorliegenden Offenbarung.The
Bei manchen Ausführungsformen ist die leitende Struktur 720a mindestens die Bitleitung BLo aus
Der Satz von leitenden Strukturen 720 überlappt mindestens den Satz von Gates 704 oder den Satz von Kontakten 710. Bei manchen Ausführungsformen überlappt die leitende Struktur 720a jedes der Gates in dem Satz von Gate-Layoutstrukturen 404 und jeden der Kontakte in dem Satz von Kontakten 710.The set of
Die leitende Struktur 720b überlappt die Gates 704b, 704c, 704d und 704e und die Kontakte 710b, 7100 und 710d. Die leitende Struktur 720c überlappt die Gates 704a, 704b und 704c und die Kontakte 710a und 710b. Die leitende Struktur 720d überlappt die Gates 704d, 704e und 704f und die Kontakte 710d und 710e.
Andere Mengen oder Ausgestaltungen des Satzes von leitenden Strukturen 720 fallen in den Umfang der vorliegenden Offenbarung.Other amounts or configurations of the set of
Die integrierte Schaltung 700 weist ferner mindestens die Durchkontaktierung 730a, 730b oder 730c (gemeinsam als „Satz von Durchkontaktierungen 730“ bezeichnet) auf, die sich in einer dritten Richtung Z erstreckt.The
Bei manchen Ausführungsformen verbindet der Satz von Durchkontaktierungen 730 mindestens eine leitende Struktur des Satzes von leitenden Strukturen 720 mit mindestens einem Gate des Satzes von Gates 704 elektrisch.In some embodiments, set of
Bei manchen Ausführungsformen ist der Satz von Durchkontaktierungen 730 zwischen dem Satz von leitenden Strukturen 720 und dem Satz von Gates 704 angeordnet. Die Durchkontaktierung 730a, 730b, 730c ist zwischen der entsprechenden leitenden Struktur 720b, 720c, 720d und dem entsprechenden Gate 704c, 704b, 704e. Bei manchen Ausführungsformen ist die Durchkontaktierung 730a, 730b, 730c angeordnet, wo eine entsprechende leitende Struktur 720b, 720c, 720d ein entsprechendes Gate 704c, 704b, 704e überlappt.In some embodiments, the set of
Der Satz von Durchkontaktierungen 730 ist auf der VG-Ebene der integrierten Schaltung 700 angeordnet. Andere Layoutebenen fallen in den Umfang der vorliegenden Offenbarung.The set of
Bei manchen Ausführungsformen ist die leitende Struktur 720b, 720c, 720d durch die entsprechende Durchkontaktierung 730a, 730b, 730c mit dem entsprechenden Gate 704c, 704b, 704e elektrisch verbunden.In some embodiments, the
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 730 fallen in den Umfang der vorliegenden Offenbarung.Other configurations, arrangements at other layout levels, or quantities of vias in the set of
Die integrierte Schaltung 700 weist ferner mindestens eine Durchkontaktierung 732a (gemeinsam als „Satz von Durchkontaktierungen 732“ bezeichnet) auf, die sich in der dritten Richtung Z erstreckt.The
Bei manchen Ausführungsformen verbindet der Satz von Durchkontaktierungen 732 elektrisch mindestens eine leitende Struktur des Satzes von leitenden Strukturen 720 mit mindestens einem Kontakt des Satzes von Kontakten 710. Bei manchen Ausführungsformen ist die leitende Struktur 720a durch die Durchkontaktierung 732a elektrisch mit dem Kontakt 7100 verbunden.In some embodiments, set of
Bei manchen Ausführungsformen ist der Satz von Durchkontaktierungen 732 zwischen dem Satz von leitenden Strukturen 720 und dem Satz von Kontakten 710. Die Durchkontaktierung 732a ist zwischen der leitenden Struktur 720a und dem Kontakt 710c. Bei manchen Ausführungsformen ist die Durchkontaktierung 732a dort angeordnet, wo die leitende Struktur 720a den Kontakt 7100 überlappt.In some embodiments, the set of
Der Satz von Durchkontaktierungen 732 ist auf der VD-Ebene der integrierten Schaltung 700 angeordnet. Andere Layoutebenen fallen in den Umfang der vorliegenden Offenbarung.The set of
Andere Ausgestaltungen, Anordnungen auf anderen Layoutebenen oder Mengen von Durchkontaktierungen in dem Satz von Durchkontaktierungen 732 fallen in den Umfang der vorliegenden Offenbarung.Other configurations, arrangements at other layout levels, or quantities of vias in the set of
Bei manchen Ausführungsformen sind mindestens das Gate 704a, das Gate 704b, das Gate 704c, die Aktivregion 712a, die Aktivregion 712b, ein Abschnitt der Aktivregion 712c, die Aktivregion 714a, die Aktivregion 714b, ein Abschnitt der Aktivregion 714c, der Kontakt 710a, der Kontakt 710b, ein Abschnitt des Kontakts 710c, die Durchkontaktierung 730a, die Durchkontaktierung 730b, die Durchkontaktierung 730c, die Durchkontaktierung 732a, das Leitmerkmal 720a, das Leitmerkmal 720b oder das Leitmerkmal 720c Teil einer Speicherzelle 790a.In some embodiments, at
Bei manchen Ausführungsformen sind mindestens das Gate 704d, das Gate 704e, das Gate 704f, ein Abschnitt der Aktivregion 712c, die Aktivregion 712d, die Aktivregion 712e, ein Abschnitt der Aktivregion 714c, die Aktivregion 714d, die Aktivregion 714e, ein Abschnitt des Kontakts 710c, der Kontakt 710d, der Kontakt 710e, die Durchkontaktierung 730c, die Durchkontaktierung 732a, das Leitmerkmal 720a oder das Leitmerkmal 720d Teil einer Speicherzelle 790b.In some embodiments, at
Bei manchen Ausführungsformen sind Speicherzellen 790a und 790b entsprechenden Speicherzellen 202 und 204 aus
VERFAHRENPROCEEDINGS
In Vorgang 802 des Verfahrens 800 wird ein Layoutdesign einer Speicherschaltung generiert. Der Vorgang 802 wird durch eine Verarbeitungsvorrichtung (z.B. den Prozessor 1002 (
In Vorgang 804 des Verfahrens 800 wird die Speicherschaltung basierend auf dem Layoutdesign hergestellt. Bei manchen Ausführungsformen umfasst der Vorgang 804 des Verfahrens 800 das Herstellen von mindestens einer Maske basierend auf dem Layoutdesign und das Herstellen der Speicherschaltung basierend auf der mindestens einen Maske.In
Bei manchen Ausführungsformen ist das Layoutdesign 400, 500A-500C oder 600 eine Standardzelle. Bei manchen Ausführungsformen werden ein oder mehrere der Vorgänge 802 oder 804 nicht durchgeführt.In some embodiments,
In Vorgang 902 des Verfahrens 900 wird ein erstes Programmiervorrichtungslayout generiert oder platziert. Bei manchen Ausführungsformen weist das erste Programmiervorrichtungslayout mindestens die Region 406a, 406b, 408a oder 408b auf. Bei manchen Ausführungsformen umfasst das Generieren des ersten Programmiervorrichtungslayouts das Generieren eines ersten Transistorlayoutdesigns, das dem Herstellen eines ersten Transistors der ersten Programmiervorrichtung entspricht, und das Generieren eines zweiten Transistorlayoutdesigns, das dem Herstellen eines zweiten Transistors der ersten Programmiervorrichtung entspricht. Bei manchen Ausführungsformen weist der erste Transistor der ersten Programmiervorrichtung von Vorgang 902 mindestens den NMOS-Transistor N1-0, N2-0, N1-1 oder N2-1 auf. Bei manchen Ausführungsformen sind der erste Transistor und der zweite Transistor von Verfahren 900 dazu ausgebildet, ein erstes Gate gemeinsam zu nutzen, und sind miteinander parallel geschaltet. Bei manchen Ausführungsformen wird der Vorgang 902 für jede Region (406a, 406b, 408a, 408b), die ein Transistorlayoutdesign wie in
In Vorgang 904 des Verfahrens 900 wird ein erstes Lesevorrichtungslayout generiert oder platziert. Bei manchen Ausführungsformen weist das erste Lesevorrichtungslayout mindestens die Region 406a, 406b, 408a oder 408b auf. Bei manchen Ausführungsformen umfasst das Generieren des ersten Lesevorrichtungslayouts das Generieren eines dritten Transistorlayoutdesigns, das dem Herstellen eines dritten Transistors der ersten Lesevorrichtung entspricht, und das Generieren eines vierten Transistorlayoutdesigns, das dem Herstellen eines vierten Transistors der ersten Lesevorrichtung entspricht. Bei manchen Ausführungsformen weist der dritte Transistor der ersten Lesevorrichtung von Vorgang 904 mindestens den NMOS-Transistor N3-0, N4-0, N3-1 oder N4-1 auf. Bei manchen Ausführungsformen sind der dritte Transistor und der vierte Transistor von Verfahren 900 dazu ausgebildet, ein zweites Gate gemeinsam zu nutzen und sind miteinander parallel geschaltet. Bei manchen Ausführungsformen ist das erste Lesevorrichtungslayout dem ersten Lesevorrichtungslayout benachbart. Bei manchen Ausführungsformen wird der Vorgang 904 für jede Region (406a, 406b, 408a, 408b), die ein Transistorlayoutdesign wie in
Bei manchen Ausführungsformen umfasst mindestens der Vorgang 902 oder 904 ferner das Generieren oder Platzieren einer ersten Aktivregion-Layoutstruktur und einer zweiten Aktivregion-Layoutstruktur, die sich in die erste Richtung X erstrecken, auf der ersten Layoutebene angeordnet sind und in der zweiten Richtung Y voneinander getrennt sind. Bei manchen Ausführungsformen weist die erste Aktivregion-Layoutstruktur von Vorgang 902 oder 904 die Aktivregion-Layoutstruktur 402a oder 402b auf. Bei manchen Ausführungsformen weist die zweite Aktivregion-Layoutstruktur von Vorgang 902 oder 904 die Aktivregion-Layoutstruktur 402a oder 402b auf.In some embodiments, at least act 902 or 904 further comprises generating or placing a first active region layout structure and a second active region layout structure extending in the first X direction, arranged on the first layout level and separated in the second Y direction are. In some embodiments, the first active region layout structure of
In Vorgang 906 des Verfahrens 900 wird eine erste Wortleitungs-Layoutstruktur auf dem Layoutdesign 400 oder 600 generiert oder platziert. Bei manchen Ausführungsformen weist die erste Wortleitungs-Layoutstruktur mindestens eine aus dem Satz von Gate-Layoutstrukturen 402 auf.In
In Vorgang 908 des Verfahrens 900 wird eine zweite Wortleitungs-Layoutstruktur auf dem Layoutdesign 400 oder 600 generiert oder platziert. Bei manchen Ausführungsformen weist die zweite Wortleitungs-Layoutstruktur mindestens eine aus dem Satz von Gate-Layoutstrukturen 402 auf.In
In Vorgang 910 des Verfahrens 900 wird eine Bitleitungs-Layoutstruktur auf dem Layoutdesign 400 oder 600 generiert oder platziert. Bei manchen Ausführungsformen weist die Bitleitungs-Layoutstruktur mindestens eine aus dem Satz von Leitmerkmal-Layoutstrukturen 420 auf. Bei manchen Ausführungsformen umfasst der Vorgang 910 Generieren oder Platzieren eines Satzes von Leitmerkmal-Layoutstrukturen. Bei manchen Ausführungsformen weist der Satz von Leitmerkmal-Layoutstrukturen von Vorgang 910 den Satz von Leitmerkmal-Layoutstrukturen 420 auf.In
In Vorgang 912 des Verfahrens 900 wird ein Satz von Durchkontaktierungs-Layoutstrukturen auf dem Layoutdesign 400 oder 600 generiert oder platziert. Bei manchen Ausführungsformen weist der Satz von Durchkontaktierungs-Layoutstrukturen mindestens eine aus dem Satz von Durchkontaktierungs-Layoutstrukturen 430 oder 432 auf.In
In Vorgang 914 des Verfahrens 900 wird ein Satz von Metall-über-Diffusions-Layoutstrukturen auf dem Layoutdesign 400 oder 600 generiert oder platziert. Bei manchen Ausführungsformen weist der Satz von Metall-über-Diffusions-Layoutstrukturen mindestens eine aus dem Satz von Metall-über-Diffusions-Layoutstrukturen 410 auf.In
Bei manchen Ausführungsformen werden einer oder mehrere der Vorgänge 902, 904, 906, 908, 910, 912 oder 914 nicht durchgeführt.In some embodiments, one or more of
Einer oder mehrere der Vorgänge der Verfahren 800-900 werden mittels einer Verarbeitungsvorrichtung durchgeführt, die dazu ausgebildet ist, Anweisungen zum Herstellen einer Speicherschaltung, beispielsweise der Speicherzelle 100A, des Speicherzellenarrays 200A-200C oder mindestens einer Speicherzelle des Arrays von Zellen 302 des Speicherzellenarrays 300, oder einer integrierten Schaltung, beispielweise der integrierten Schaltung 700, auszuführen.One or more of the acts of methods 800-900 are performed by a processing device configured to process instructions for fabricating a memory circuit, such as
Bei manchen Ausführungsformen werden ein oder mehrere Vorgänge der Verfahren 800-900 mittels derselben Verarbeitungsvorrichtung durchgeführt wie jener, die in einem oder mehreren anderen Vorgängen der Verfahren 800-900 verwendet wird. Bei manchen Ausführungsformen wird, um einen oder mehrere Vorgänge der Verfahren 800-900 durchzuführen, eine andere Verarbeitungsvorrichtung als jene verwendet, die verwendet wird, um eine oder mehrere andere Vorgänge der Verfahren 800-900 durchzuführen.In some embodiments, one or more acts of methods 800-900 are performed using the same processing device as that used in one or more other acts of methods 800-900. In some embodiments, to perform one or more acts of methods 800-900, a different processing device than that used to perform one or more other acts of methods 800-900 is used.
Bei manchen Ausführungsformen ist der Prozessor 1002 eine Zentraleinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.In some embodiments,
Bei manchen Ausführungsformen ist das computerlesbare Speichermedium 1004 ein(e) elektronische(s), magnetische(s), optische(s), elektromagnetische(s), Infrarot-System und/oder ein Halbleiter-System (oder Einrichtung oder Vorrichtung). Beispielsweise weist das computerlesbare Speichermedium 1004 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine austauschbare Computerdiskette, einen Random-Access-Speicher (RAM), einen Nur-Lese-Speicher (ROM), eine feste Magnetplatte und/oder eine optische Platte auf. Bei manchen Ausführungsformen, die sich optischer Platten bedienen, weist das computerlesbare Speichermedium 1004 einen Compact-Disk-Nur-Lese-Speicher (CD-ROM), einen Compact-Disk-Lese/Schreib-Speicher (CD-R/W) und/oder eine digitale Videoplatte (DVD) auf.In some embodiments, computer-
Bei manchen Ausführungsformen speichert das Speichermedium 1004 den Computerprogrammcode 1006, der dazu ausgebildet ist, zu bewirken, dass das System 1000 das Verfahren 800 oder 900 durchführt. Bei manchen Ausführungsformen speichert das Speichermedium 1004 auch Informationen, die zum Durchführen des Verfahrens 800 oder 900 benötigt werden, sowie Informationen, die während der Durchführung des Verfahrens 800 oder 900 generiert werden, beispielsweise Layoutdesign 1016 und Benutzeroberfläche 1018 und Produktionseinheit 1020, und/oder einen Satz von ausführbaren Anweisungen, um den Betrieb des Verfahrens 800 oder 900 durchzuführen. Bei manchen Ausführungsformen umfasst das Layoutdesign 1016 eine oder mehrere Layoutstrukturen des Layoutdesigns 400 oder 600.In some embodiments,
Bei manchen Ausführungsformen speichert das Speichermedium 1004 Anweisungen (z.B. den Computerprogrammcode 1006) zur Kopplung mit Produktionsmaschinen. Die Anweisungen (z.B. der Computerprogrammcode 1006) ermöglichen, dass der Prozessor 1002 Produktionsanweisungen generiert, die von den Produktionsmaschinen gelesen werden können, um das Verfahren 800 oder 900 während eines Produktionsprozesses effektiv umzusetzen.In some embodiments,
Das System 1000 weist die E/A-Schnittstelle 1010 auf. Die E/A-Schnittstelle 1010 ist mit externen Schaltungen verbunden. Bei manchen Ausführungsformen weist die E/A-Schnittstelle 1010 eine Tastatur, ein Tastenfeld, eine Maus, einen Trackball, ein Trackpad und/oder Cursorrichtungstasten zum Übermitteln von Informationen und Befehlen an den Prozessor 1002 auf.
Das System 1000 weist auch die Netzwerkschnittstelle 1012 auf, die mit dem Prozessor 1002 verbunden ist. Die Netzwerkschnittstelle 1012 ermöglicht, dass das System 1000 mit dem Netzwerk 1014 kommunizieren kann, mit dem ein oder mehrere andere Computersysteme verbunden sind. Als Netzwerkschnittstelle 1012 können verwendet werden: drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder drahtgebundene Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-13104. Bei manchen Ausführungsformen ist das Verfahren 800 oder 900 in zwei oder mehreren Systemen 1000 implementiert, und Informationen wie Layoutdesign, Benutzerschnittstelle und Produktionseinheit werden durch das Netzwerk 1014 zwischen den verschiedenen Systemen 1000 ausgetauscht.The
Das System 1000 ist dazu ausgebildet, Informationen, die ein Layoutdesign betreffen, durch die E/A-Schnittstelle 1010 oder die Netzwerkschnittstelle 1012 zu empfangen. Die Informationen werden durch den Bus 1008 zu dem Prozessor 1002 übertragen, um ein Layoutdesign zum Herstellen eines IC (z.B. die Speicherzelle 100A, das Speicherzellenarray 200A-200C, mindestens eine Speicherzelle des Arrays aus Zellen 302 des Speicherzellenarrays 300 oder die integrierte Schaltung 700) zu bestimmen. Das Layoutdesign wird dann in dem computerlesbaren Medium 1004 als Layoutdesign 1016 gespeichert. Das System 1000 ist dazu ausgebildet, Informationen, die eine Benutzeroberfläche betreffen, durch die E/A-Schnittstelle 1010 oder die Netzwerkschnittstelle 1012 zu empfangen. Die Informationen werden in dem computerlesbaren Medium 1004 als Benutzeroberfläche 1018 gespeichert. Das System 1000 ist dazu ausgebildet, Informationen, die eine Produktionseinheit betreffen, durch die E/A-Schnittstelle 1010 oder die Netzwerkschnittstelle 1012 zu empfangen. Die Informationen werden in dem computerlesbaren Medium 1004 als Produktionseinheit 1020 gespeichert. Bei manchen Ausführungsformen weist die Produktionseinheit 1020 Produktionsinformationen auf, die von dem System 1000 genutzt werden.The
Bei manchen Ausführungsformen ist das Verfahren 800 oder 900 als eigenständige Softwareanwendung zur Ausführung durch einen Prozessor implementiert. Bei manchen Ausführungsformen ist das Verfahren 800 oder 900 als Softwareanwendung, die ein Teil einer zusätzlichen Softwareanwendung ist, implementiert. Bei manchen Ausführungsformen ist das Verfahren 800 oder 900 als Plugin für eine Softwareanwendung implementiert. Bei manchen Ausführungsformen ist das Verfahren 800 oder 900 als Softwareanwendung, die ein Abschnitt eines EDA-Tools ist, implementiert. Bei manchen Ausführungsformen ist das Verfahren 800 oder 900 als Softwareanwendung implementiert, die durch ein EDA-Tool verwendet wird. Bei manchen Ausführungsformen wird das EDA-Tool verwendet, um ein Layoutdesign der integrierten Schaltungsvorrichtung zu generieren. Bei manchen Ausführungsformen wird das Layoutdesign auf einem nichtflüchtigen computerlesbaren Medium gespeichert. Bei manchen Ausführungsformen wird das Layoutdesign durch Verwendung eines Tools, beispielsweise des von der CADENCE DESIGN SYSTEMS, Inc. beziehbaren VIRTUOSO® oder eines anderen geeigneten Layoutgenerier-Tools, generiert. Bei manchen Ausführungsformen wird das Layoutdesign basierend auf einer Netzliste generiert, die basierend auf dem schematischen Design erstellt wird. Bei manchen Ausführungsformen wird das Verfahren 800 oder 900 durch eine Fertigungsvorrichtung implementiert, um eine integrierte Schaltung mittels eines Satzes von Masken herzustellen, die basierend auf einem oder mehreren von dem System 1000 generierten Layoutdesigns hergestellt werden. Bei manchen Ausführungsformen ist das System 1000 eine Fertigungsvorrichtung, um eine integrierte Schaltung durch Verwendung eines Satzes von Masken herzustellen, die basierend auf einem oder mehreren Layoutdesigns der vorliegenden Offenbarung hergestellt werden. Bei manchen Ausführungsformen generiert das System 1000 aus
In
Das Design-Haus (oder Design-Team) 1120 generiert ein IC-Designlayout 1122. Das IC-Designlayout 1122 beinhaltet verschiedene geometrische Strukturen, die für eine IC-Vorrichtung 1160 ausgebildet sind. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, welche die verschiedenen Komponenten der herzustellenden IC-Vorrichtung 1160 bilden. Die verschiedenen Schichten bilden in Kombination verschiedene IC-Merkmale. Beispielsweise weist ein Abschnitt des IC-Designlayouts 1122 verschiedene IC-Merkmale auf, beispielweise eine Aktivregion, eine Gate-Elektrode, eine Source-Elektrode und eine Drain-Elektrode, Metallleiterbahnen oder Durchkontaktierungen einer Zwischenschichtverbindung und Öffnungen für Kontaktflecken, die in einem Halbleitersubstrat (beispielsweise einem Siliziumwafer) und verschiedenen auf dem Halbleitersubstrat angeordneten Materialschichten auszubilden sind. Das Design-Haus 1120 implementiert ein geeignetes Entwurfsverfahren, um das IC-Designlayout 1122 auszubilden. Das Entwurfsverfahren umfasst eines oder mehrere von logischem Design, physischem Design oder Platzieren und Routen. Das IC-Designlayout 1122 befindet sich in einer oder mehreren Datendateien mit Informationen über die geometrischen Strukturen. Beispielsweise kann das IC-Designlayout 1122 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt werden.The design house (or design team) 1120 generates an
Das Maskenhaus 1130 beinhaltet Datenerstellung 1132 und Maskenherstellung 1134. Das Maskenhaus 1130 bedient sich des IC-Designlayouts 1122, um eine oder mehrere Masken herzustellen, die zum Herstellen der verschiedenen Schichten der IC-Vorrichtung 1160 gemäß dem IC-Designlayout 1122 zu verwenden sind. Das Maskenhaus 1130 führt die Maskendatenerstellung 1132 durch, wobei das IC-Designlayout 1122 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskendatenerstellung 1132 stellt die RDF für die Maskenherstellung 1134 bereit. Die Maskenherstellung 1134 beinhaltet einen Maskenschreiber. Ein Maskenschreiber wandelt die RDF in ein Bild auf einem Substrat, beispielsweise auf einer Maske (Retikel) oder einem Halbleiterwafer, um. Das Designlayout wird durch die Maskendatenerstellung 1132 bearbeitet, um spezifischen Eigenschaften des Maskenschreibers und/oder Anforderungen des IC-Fab 1140 zu entsprechen. In
Bei manchen Ausführungsformen umfasst die Maskendatenerstellung 1132 optische Nahbereichskorrektur (OPC), die sich Lithographieverstärkungsmethoden bedient, um Bildfehler, beispielsweise jene, die aus Beugung, Interferenz, anderen Prozesseffekten und dergleichen entstehen können, zu kompensieren. OPC stimmt das IC-Designlayout 1122 ab. Bei manchen Ausführungsformen umfasst die Maskendatenerstellung 1132 ferner Auflösungsverbesserungsmethoden (RET), beispielsweise Schrägbeleuchtung, Subauflösungs-Hilfsmerkmale, Phasenverschiebungsmasken, andere geeignete Methoden und dergleichen oder Kombinationen daraus. Bei manchen Ausführungsformen wird auch inverse Lithographietechnologie (ILT) verwendet, die OPC als inverse Bildgebungsaufgabenstellung behandelt.In some embodiments,
Bei manchen Ausführungsformen umfasst die Maskendatenerstellung 1132 ein Maskenregelprüfprogramm (MRC), welches das IC-Designlayout, das Prozessen in der OPC unterzogen wurde, mit einem Satz von Maskenerstellungsregeln prüft, die bestimmte geometrische und/oder konnektivitätsbezogene Einschränkungen enthalten, um bestimmte Ränder sicherzustellen, um Variabilität in Halbleiterfertigungsprozessen zu berücksichtigen, und dergleichen. Bei manchen Ausführungsformen modifiziert das MRC das IC-Designlayout, um Einschränkungen während der Maskenherstellung 1134 zu kompensieren, was einen Teil der Modifikationen rückgängig machen kann, die von der OPC vorgenommen wurden, um Maskenerstellungsregeln zu erfüllen.In some embodiments, the
Bei manchen Ausführungsformen weist die Maskendatenerstellung 1132 eine Lithografieprozessprüfung (LPC) auf, welche die Verarbeitung simuliert, die von dem IC-Fab 1140 implementiert wird, um die IC-Vorrichtung 1160 herzustellen. Die LPC simuliert diese Verarbeitung basierend auf dem IC-Designlayout 1122, um eine simulierte hergestellte Vorrichtung, beispielsweise die IC-Vorrichtung 1160, zu erstellen. Die Verarbeitungsparameter bei der LPC-Simulation können Parameter, die verschiedenen Prozessen des IC-Fertigungszyklus zugeordnet sind, Parameter, die Werkzeugen zugeordnet sind, die zur Fertigung des IC verwendet werden, und/oder andere Aspekte des Fertigungsprozesses umfassen. Die LPC berücksichtigt verschiedene Faktoren, beispielsweise Luftbildkontrast, Tiefenschärfe („DOF“), Maskenfehlerverstärkungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen daraus. Bei manchen Ausführungsformen sind, nachdem eine simulierte hergestellte Vorrichtung mittels LPC erstellt wurde, wenn die simulierte Vorrichtung der Form nach nicht genug entspricht, um Designregeln zu erfüllen, OPC und/oder MRC zu wiederholen, um das IC-Designlayout 1122 weiter zu verfeinern.In some embodiments,
Es sollte sich verstehen, dass die vorangehende Beschreibung der Maskendatenerstellung 1132 der Übersichtlichkeit halber vereinfacht wurde. Bei manchen Ausführungsformen weist die Datenerstellung 1132 zusätzliche Merkmale, beispielsweise eine Logikoperation (LOP), auf, um das IC-Designlayout gemäß den Fertigungsregeln zu modifizieren. Darüber hinaus können die Prozesse, die auf das IC-Designlayout 1122 während der Datenerstellung 1132 angewandt werden, in mehreren verschiedenen Reihenfolgen ausgeführt werden.It should be understood that the foregoing description of
Nach der Maskendatenerstellung 1132 und während der Maskenherstellung 1134 werden eine Maske oder eine Gruppe von Masken basierend auf dem modifizierten IC-Designlayout hergestellt. Bei manchen Ausführungsformen wird ein Elektronenstrahl (E-Strahl) oder ein Mechanismus aus mehreren E-Strahlen verwendet, um eine Struktur auf einer Maske (Fotomaske oder Retikel) basierend auf dem modifizierten IC-Designlayout auszubilden. Die Maske kann in verschiedenen Technologien ausgebildet werden. Bei manchen Ausführungsformen wird die Maske mittels binärer Technologie ausgebildet. Bei manchen Ausführungsformen weist eine Maskenstruktur undurchsichtige Regionen und durchsichtige Regionen auf. Ein Strahl, beispielsweise ein ultravioletter (UV) Strahl, der verwendet wird, um die bildsensible Materialschicht (z.B. Photoresist), mit der ein Wafer beschichtet wurde, zu belichten, wird durch die undurchsichtige Region blockiert und durch die durchsichtigen Regionen durchgelassen. Bei einem Beispiel weist eine binäre Maske ein durchsichtiges Substrat (z.B. Quarzglas) und ein undurchsichtiges Material (z.B. Chrom), mit dem die undurchsichtigen Regionen der Maske beschichtet sind, auf. Bei einem anderen Beispiel wird die Maske durch Verwendung einer Phasenverschiebungstechnologie ausgebildet. Bei der Phasenverschiebungsmaske (PSM) sind verschiedene Merkmale in der auf der Maske ausgebildeten Struktur dazu ausgebildet, eine geeignete Phasendifferenz aufzuweisen, um die Auflösung und die Bildgebungsqualität zu verbessern. Bei verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine alternierende PSM sein. Die durch die Maskenherstellung 1134 generierte(n) Maske(n) wird(werden) in einer Reihe von Prozessen verwendet. Beispielsweise wird(werden) (eine) derartige Maske(n) in einem Ionenimplantationsprozess, um verschiedene dotierte Regionen in dem Halbleiterwafer auszubilden, in einem Ätzprozess, um verschiedene Ätzregionen in dem Halbleiterwafer auszubilden, und/oder in anderen geeigneten Prozessen verwendet.After
Der IC-Fab 1140 ist eine IC-Herstellungsentität, welche eine oder mehrere Fertigungseinrichtungen für die Herstellung einer Reihe verschiedener IC-Produkte aufweist. Bei manchen Ausführungsformen ist der IC-Fab 1140 eine Halbleiter-Foundry. Beispielsweise kann eine Fertigungseinrichtung für die Front-End-Fertigung einer Vielzahl von IC-Produkten (Front-End-of-Line(FEOL)-Fertigung) vorhanden sein, während eine zweite Fertigungseinrichtung für die Back-End-Fertigung für die Verbindung der IC-Produkte miteinander und das Packaging (Back-End-of-Line(BEOL)-Fertigung) sorgt und eine dritte Fertigungseinrichtung andere Dienste für die Foundry-Entität erbringen kann.The
Der IC-Fab 1140 verwendet die Maske (oder Masken), die durch das Maskenhaus 1130 hergestellt werden, um die IC-Vorrichtung 1160 herzustellen. Somit verwendet der IC-Fab 1140 mindestens indirekt das IC-Designlayout 1122, um die IC-Vorrichtung 1160 herzustellen. Bei manchen Ausführungsformen wird ein Halbleiterwafer 1142 durch den IC-Fab 1140 durch Verwendung der Maske (oder Masken) hergestellt, um die IC-Vorrichtung 1160 auszubilden. Der Halbleiterwafer 1142 weist ein Siliziumsubstrat oder ein anderes geeignetes Substrat auf, auf dem Materialschichten ausgebildet sind. Der Halbleiterwafer weist ferner eine oder mehrere verschiedene dotierte Regionen, dielektrische Merkmale, Mehrebenenverbindungen und dergleichen auf (die an nachfolgenden Fertigungsschritten ausgebildet werden).The
Das System 1100 ist als das Design-Haus 1120, das Maskenhaus 1140 oder den IC-Fab 1140 als gesonderte Komponenten oder Entitäten aufweisend dargestellt. Allerdings versteht es sich, dass eines oder mehrere von dem Designhaus 1120, dem Maskenhaus 1130 oder dem IC-Fab 1140 Teil derselben Komponente oder Entität sind.The
Details bezüglich eines Fertigungssystems für integrierte Schaltungen (IC) (z.B. System 1100 aus
Durchschnittsfachleute werden ohne Weiteres erkennen können, dass eine oder mehrere der offenbarten Ausführungsformen einen oder mehrere der oben dargelegten Vorteile erfüllen. Nach Lektüre der vorhergehenden Beschreibung werden Durchschnittsfachleute in der Lage sein, verschiedene Änderungen, Ersetzungen durch Äquivalente und verschiedene andere Ausführungsformen, welche in diesem Dokument im Großen und Ganzen offenbart werden, vorzunehmen. Demnach ist beabsichtigt, dass der hierfür gewährte Schutz nur durch die in den beiliegenden Ansprüchen und Äquivalenten davon enthaltene Definition einschränkt wird.Those of ordinary skill in the art will readily appreciate that one or more of the disclosed embodiments can provide one or more advantages set forth above. After reading the foregoing description, those of ordinary skill in the art will be able to make various changes, substitutions for equivalents, and various other embodiments broadly disclosed in this document. Accordingly, it is intended that the protection accorded thereto be limited only by the definition contained in the appended claims and equivalents thereof.
Ein Aspekt dieser Beschreibung betrifft eine Speicherschaltung. Bei manchen Ausführungsformen weist die Speicherschaltung eine erste Lesevorrichtung und eine erste Programmiervorrichtung auf. Bei manchen Ausführungsformen ist die erste Lesevorrichtung mit einer ersten Bitleitung verbunden. Bei manchen Ausführungsformen ist die erste Programmiervorrichtung mit der ersten Lesevorrichtung verbunden. Bei manchen Ausführungsformen weist die erste Lesevorrichtung einen ersten Transistor, der mit einer ersten Wortleitung verbunden ist, und einen zweiten Transistor, der mit der ersten Wortleitung verbunden ist, auf. Bei manchen Ausführungsformen weist die erste Programmiervorrichtung einen dritten Transistor, der mit einer zweiten Wortleitung verbunden ist, und einen vierten Transistor, der mit der zweiten Wortleitung verbunden ist, auf. Bei manchen Ausführungsformen ist der zweite Transistor mit dem ersten Transistor parallel geschaltet. Bei manchen Ausführungsformen ist der vierte Transistor mit dem dritten Transistor parallel geschaltet. Bei manchen Ausführungsformen weist der erste Transistor einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. Bei manchen Ausführungsformen weist der zweite Transistor einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. Bei manchen Ausführungsformen sind der erste Anschluss des ersten Transistors, der erste Anschluss des zweiten Transistors und die erste Wortleitung miteinander verbunden. Bei manchen Ausführungsformen ist der zweite Anschluss des ersten Transistors mit dem zweiten Anschluss des zweiten Transistors verbunden. Bei manchen Ausführungsformen ist der dritte Anschluss des ersten Transistors mit mindestens dem dritten Anschluss des zweiten Transistors verbunden. Bei manchen Ausführungsformen weist der dritte Transistor einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. Bei manchen Ausführungsformen weist der vierte Transistor einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. Bei manchen Ausführungsformen sind der erste Anschluss des dritten Transistors, der erste Anschluss des vierten Transistors und die zweite Wortleitung miteinander verbunden. Bei manchen Ausführungsformen sind der zweite Anschluss des dritten Transistors, der zweite Anschluss des vierten Transistors, der dritte Anschluss des ersten Transistors und der dritte Anschluss des zweiten Transistors miteinander verbunden. Bei manchen Ausführungsformen sind der dritte Anschluss des dritten Transistors, der dritte Anschluss des vierten Transistors und die erste Bitleitung miteinander verbunden. Bei manchen Ausführungsformen weist die Speicherschaltung ferner eine zweite Lesevorrichtung und eine zweite Programmiervorrichtung auf. Bei manchen Ausführungsformen ist die zweite Lesevorrichtung mit der ersten Bitleitung verbunden. Bei manchen Ausführungsformen weist die zweite Lesevorrichtung einen fünften Transistor, der mit einer dritten Wortleitung verbunden ist, und einen sechsten Transistor, der mit der dritten Wortleitung verbunden ist, auf. Bei manchen Ausführungsformen ist die zweite Programmiervorrichtung mit der zweiten Lesevorrichtung verbunden. Bei manchen Ausführungsformen weist die zweite Programmiervorrichtung einen siebten Transistor, der mit einer vierten Wortleitung verbunden ist, und einen achten Transistor, der mit der vierten Wortleitung verbunden ist, auf. Bei manchen Ausführungsformen weist der fünfte Transistor einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. Bei manchen Ausführungsformen weist der sechste Transistor einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. Bei manchen Ausführungsformen sind der erste Anschluss des fünften Transistors, der erste Anschluss des sechsten Transistors und die erste Wortleitung miteinander verbunden. Bei manchen Ausführungsformen ist der zweite Anschluss des fünften Transistors mit dem zweiten Anschluss des sechsten Transistors verbunden. Bei manchen Ausführungsformen ist der dritte Anschluss des fünften Transistors mit mindestens dem dritten Anschluss des sechsten Transistors verbunden. Bei manchen Ausführungsformen weist der siebte Transistor einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. Bei manchen Ausführungsformen weist der achte Transistor einen ersten Anschluss, einen zweiten Anschluss und einen dritten Anschluss auf. Bei manchen Ausführungsformen sind der erste Anschluss des siebten Transistors, der erste Anschluss des achten Transistors und die zweite Wortleitung miteinander verbunden. Bei manchen Ausführungsformen sind der zweite Anschluss des siebten Transistors, der zweite Anschluss des achten Transistors, der dritte Anschluss des fünften Transistors und der dritte Anschluss des sechsten Transistors miteinander verbunden. Bei manchen Ausführungsformen sind der dritte Anschluss des siebten Transistors, der dritte Anschluss des achten Transistors und die erste Bitleitung miteinander verbunden. Bei manchen Ausführungsformen weist jeder von dem ersten Transistor, dem zweiten Transistor, dem dritten Transistor und dem vierten Transistor einen n-Metalloxidhalbleiter(NMOS)-Transistor auf. Bei manchen Ausführungsformen weist jeder von dem ersten Transistor, dem zweiten Transistor, dem dritten Transistor und dem vierten Transistor einen p-Metalloxidhalbleiter(PMOS)-Transistor auf.One aspect of this description relates to a memory circuit. In some embodiments, the memory circuit includes a first reading device and a first programming device. In some embodiments, the first reading device is connected to a first bit line. In some embodiments, the first programming device is connected to the first reading device. In some embodiments, the first reading device includes a first transistor connected to a first wordline and a second transistor connected to the first wordline. In some embodiments, the first programming device includes a third transistor connected to a second wordline and a fourth transistor connected to the second wordline. In some embodiments, the second transistor is connected in parallel with the first transistor. In some embodiments, the fourth transistor is connected in parallel with the third transistor. In some embodiments, the first transistor has a first terminal, a second terminal, and a third terminal. In some embodiments, the second transistor has a first terminal, a second terminal, and a third terminal. In some embodiments, the first terminal of the first transistor, the first terminal of the second transistor and the first word line are connected to each other. In some embodiments, the second terminal of the first transistor is connected to the second terminal of the second transistor. In some embodiments, the third terminal of the first transistor is connected to at least the third terminal of the second transistor. In some embodiments, the third transistor has a first terminal, a second terminal, and a third terminal. In some embodiments, the fourth transistor has a first terminal, a second terminal, and a third terminal. In some embodiments, the first terminal of the third transistor, the first terminal of the fourth transistor and the second word line are connected to each other. In some embodiments, the second terminal of the third transistor, the second terminal of the fourth transistor, the third terminal of the first transistor, and the third terminal of the second transistor are connected together. In some embodiments, the third terminal of the third transistor, the third terminal of the fourth transistor, and the first bit line are connected to each other. In some embodiments, the memory circuit further includes a second reading device and a second programming device. In some embodiments, the second reading device is connected to the first bit line. In some embodiments, the second reading device includes a fifth transistor connected to a third wordline and a sixth transistor connected to the third wordline. In some embodiments, the second programming device is connected to the second reading device. In some embodiments, the second programming device includes a seventh transistor connected to a fourth wordline and an eighth transistor connected to the fourth wordline. In some embodiments, the fifth transistor has a first terminal, a second terminal, and a third terminal. In some embodiments, the sixth transistor has a first terminal, a second terminal, and a third terminal. In some embodiments, the first terminal of the fifth transistor, the first terminal of the sixth transistor and the first word line are connected to each other. In some embodiments, the second terminal of the fifth transistor is connected to the second terminal of the sixth transistor. In some embodiments, the third terminal of the fifth transistor is connected to at least the third terminal of the sixth transistor. In some embodiments, the seventh transistor has a first terminal, a second terminal, and a third terminal. at man In some embodiments, the eighth transistor has a first connection, a second connection and a third connection. In some embodiments, the first connection of the seventh transistor, the first connection of the eighth transistor and the second word line are connected to one another. In some embodiments, the second terminal of the seventh transistor, the second terminal of the eighth transistor, the third terminal of the fifth transistor, and the third terminal of the sixth transistor are connected together. In some embodiments, the third terminal of the seventh transistor, the third terminal of the eighth transistor and the first bit line are connected to each other. In some embodiments, each of the first transistor, the second transistor, the third transistor, and the fourth transistor comprises an n-metal oxide semiconductor (NMOS) transistor. In some embodiments, each of the first transistor, the second transistor, the third transistor, and the fourth transistor comprises a p-metal oxide semiconductor (PMOS) transistor.
Ein weiterer Aspekt dieser Beschreibung betrifft ein Speicherzellenarray. Bei manchen Ausführungsformen weist das Speicherzellenarray eine erste Bitleitung, eine erste Wortleitung, eine zweite Wortleitung und eine erste Speicherzelle auf. Bei manchen Ausführungsformen erstreckt sich die erste Bitleitung in einer ersten Richtung. Bei manchen Ausführungsformen erstreckt sich die erste Wortleitung in einer von der ersten Richtung verschiedenen zweiten Richtung. Bei manchen Ausführungsformen erstreckt sich die zweite Wortleitung in der zweiten Richtung. Bei manchen Ausführungsformen ist die erste Speicherzelle mit der ersten Bitleitung, der ersten Wortleitung und der zweiten Wortleitung verbunden. Bei manchen Ausführungsformen weist die erste Speicherzelle eine erste Lesevorrichtung und eine erste Programmiervorrichtung auf. Bei manchen Ausführungsformen ist die erste Lesevorrichtung mit der ersten Bitleitung und der zweiten Wortleitung verbunden. Bei manchen Ausführungsformen ist die erste Programmiervorrichtung mit der ersten Wortleitung und der ersten Lesevorrichtung verbunden. Bei manchen Ausführungsformen weist die erste Programmiervorrichtung einen ersten Transistor und den zweiten Transistor auf. Bei manchen Ausführungsformen ist der erste Transistor mit der ersten Wortleitung verbunden. Bei manchen Ausführungsformen ist der zweite Transistor mit dem ersten Transistor parallel geschaltet und mit der ersten Wortleitung verbunden. Bei manchen Ausführungsformen weist die erste Speicherzelle ferner eine erste Lesevorrichtung, die mit der ersten Bitleitung und der zweiten Wortleitung verbunden ist, auf. Bei manchen Ausführungsformen weist die erste Lesevorrichtung einen dritten Transistor, der mit der zweiten Wortleitung, der ersten Bitleitung, dem ersten Transistor und dem zweiten Transistor verbunden ist, auf. Bei manchen Ausführungsformen weist die erste Lesevorrichtung ferner einen vierten Transistor und den fünften Transistor auf. Bei manchen Ausführungsformen ist der vierte Transistor mit der zweiten Wortleitung, der ersten Bitleitung, dem ersten Transistor und dem zweiten Transistor verbunden. Bei manchen Ausführungsformen ist der fünfte Transistor mit der zweiten Wortleitung, der ersten Bitleitung, dem ersten Transistor und dem zweiten Transistor verbunden. Bei manchen Ausführungsformen sind der vierte Transistor, der fünfte Transistor und der dritte Transistor miteinander parallel geschaltet. Bei manchen Ausführungsformen weist das Speicherzellenarray ferner eine dritte Wortleitung, eine vierte Wortleitung und eine zweite Speicherzelle auf. Bei manchen Ausführungsformen erstreckt sich die dritte Wortleitung in der zweiten Richtung. Bei manchen Ausführungsformen erstreckt sich die vierte Wortleitung in der zweiten Richtung. Bei manchen Ausführungsformen ist die zweite Speicherzelle mit der ersten Bitleitung, der dritten Wortleitung und der vierten Wortleitung verbunden. Bei manchen Ausführungsformen weist die zweite Speicherzelle eine zweite Lesevorrichtung und eine zweite Programmiervorrichtung auf. Bei manchen Ausführungsformen ist die zweite Lesevorrichtung mit der ersten Bitleitung und einer dritten Wortleitung verbunden. Bei manchen Ausführungsformen ist die zweite Programmiervorrichtung mit der vierten Wortleitung und der ersten Lesevorrichtung verbunden. Bei manchen Ausführungsformen ist eine Anzahl von Transistoren in der zweiten Programmiervorrichtung von einer Anzahl von Transistoren in der zweiten Lesevorrichtung verschieden. Bei manchen Ausführungsformen, wobei eine Anzahl von Transistoren in mindestens der zweiten Programmiervorrichtung oder der zweiten Lesevorrichtung von einer Anzahl von Transistoren in mindestens der ersten Programmiervorrichtung oder der ersten Lesevorrichtung verschieden ist. Bei manchen Ausführungsformen ist die erste Speicherzelle ein einmalig programmierbarer (OTP) nichtflüchtiger Speicher (NVM).Another aspect of this specification relates to a memory cell array. In some embodiments, the memory cell array includes a first bit line, a first word line, a second word line, and a first memory cell. In some embodiments, the first bit line extends in a first direction. In some embodiments, the first word line extends in a second direction different from the first direction. In some embodiments, the second wordline extends in the second direction. In some embodiments, the first memory cell is connected to the first bit line, the first word line, and the second word line. In some embodiments, the first memory cell includes a first reading device and a first programming device. In some embodiments, the first reading device is connected to the first bit line and the second word line. In some embodiments, the first programming device is connected to the first word line and the first reading device. In some embodiments, the first programming device includes a first transistor and the second transistor. In some embodiments, the first transistor is connected to the first wordline. In some embodiments, the second transistor is connected in parallel with the first transistor and connected to the first wordline. In some embodiments, the first memory cell further includes a first read device connected to the first bit line and the second word line. In some embodiments, the first reading device includes a third transistor connected to the second wordline, the first bitline, the first transistor, and the second transistor. In some embodiments, the first reading device further includes a fourth transistor and the fifth transistor. In some embodiments, the fourth transistor is connected to the second wordline, the first bitline, the first transistor, and the second transistor. In some embodiments, the fifth transistor is connected to the second wordline, the first bitline, the first transistor, and the second transistor. In some embodiments, the fourth transistor, the fifth transistor, and the third transistor are connected in parallel with each other. In some embodiments, the memory cell array further includes a third word line, a fourth word line, and a second memory cell. In some embodiments, the third word line extends in the second direction. In some embodiments, the fourth wordline extends in the second direction. In some embodiments, the second memory cell is connected to the first bit line, the third word line, and the fourth word line. In some embodiments, the second memory cell includes a second reading device and a second programming device. In some embodiments, the second reading device is connected to the first bit line and a third word line. In some embodiments, the second programming device is connected to the fourth word line and the first reading device. In some embodiments, a number of transistors in the second programming device is different from a number of transistors in the second reading device. In some embodiments, a number of transistors in at least one of the second programming device and the second reading device is different than a number of transistors in at least one of the first programming device and the first reading device. In some embodiments, the first memory cell is a one-time programmable (OTP) non-volatile memory (NVM).
Noch ein anderer Aspekt dieser Beschreibung betrifft ein Verfahren zum Herstellen einer Speicherzellenschaltung. Bei manchen Ausführungsformen umfasst das Verfahren das Generieren eines ersten Programmiervorrichtungslayouts, welches dem Herstellen einer ersten Programmiervorrichtung der Speicherschaltung entspricht, durch einen Prozessor, das Generieren eines ersten Lesevorrichtungslayouts, das dem Herstellen einer ersten Lesevorrichtung der Speicherschaltung entspricht, und das Herstellen der Speicherschaltung basierend auf mindestens dem ersten Programmiervorrichtungslayout oder dem ersten Lesevorrichtungslayout. Bei manchen Ausführungsformen ist das erste Lesevorrichtungslayout dem ersten Lesevorrichtungslayout benachbart. Bei manchen Ausführungsformen umfasst das Generieren des ersten Programmiervorrichtungslayouts das Generieren eines ersten Transistor-Layoutdesigns, das dem Herstellen eines ersten Transistors der ersten Programmiervorrichtung entspricht, und das Generieren eines zweiten Transistor-Layoutdesigns, das dem Herstellen eines zweiten Transistors der ersten Programmiervorrichtung entspricht. Bei manchen Ausführungsformen nutzen der erste Transistor und der zweite Transistor ein erstes Gate gemeinsam und sind miteinander parallel geschaltet. Bei manchen Ausführungsformen umfasst das Verfahren ferner das Generieren eines zweiten Programmiervorrichtungslayouts, das dem Herstellen einer zweiten Programmiervorrichtung der Speicherschaltung entspricht. Bei manchen Ausführungsformen umfasst das Generieren des zweiten Programmiervorrichtungslayouts das Generieren eines dritten Transistor-Layoutdesigns, das dem Herstellen eines dritten Transistors der zweiten Programmiervorrichtung entspricht, und das Generieren eines vierten Transistor-Layoutdesigns, das dem Herstellen eines vierten Transistors der zweiten Programmiervorrichtung entspricht. Bei manchen Ausführungsformen nutzen der dritte Transistor und der vierte Transistor ein zweites Gate gemeinsam, und der dritte Transistor ist mit dem vierten Transistor parallel geschaltet. Bei manchen Ausführungsformen umfasst das Generieren des ersten Transistor-Layoutdesigns, des zweiten Layoutdesigns, des dritten Transistor-Layoutdesigns oder des vierten Layoutdesigns das Generieren einer ersten Aktivregion-Layoutstruktur in einer zweiten Aktivregion-Layoutstruktur und das Generieren eines Satzes von Gate-Layoutstrukturen. Bei manchen Ausführungsformen erstrecken sich die erste Aktivregion-Layoutstruktur und die zweite Aktivregion-Layoutstruktur in einer ersten Richtung, sind auf einer ersten Layoutebene angeordnet und sind in einer zweiten Richtung, die von der ersten Richtung verschieden ist, voneinander getrennt. Bei manchen Ausführungsformen entspricht die erste Aktivregion-Layoutstruktur dem Herstellen einer ersten Aktivregion des ersten Transistors und des dritten Transistors. Bei manchen Ausführungsformen entspricht die zweite Aktivregion-Layoutstruktur dem Herstellen einer zweiten Aktivregion des zweiten Transistors und des vierten Transistors. Bei manchen Ausführungsformen erstreckt sich der Satz von Gate-Layoutstrukturen in einer zweiten Richtung, die von der ersten Richtung verschieden ist. Bei manchen Ausführungsformen überlappt der Satz von Gate-Layoutstrukturen die erste Aktivregion-Layoutstruktur und die zweite Aktivregion-Layoutstruktur. Bei manchen Ausführungsformen ist der Satz von Gate-Layoutstrukturen auf einer zweiten Layoutebene, die von der ersten Layoutebene verschieden ist, angeordnet. Bei manchen Ausführungsformen entspricht der Satz von Gate-Layoutstrukturen dem Herstellen eines Satzes von Gates, der das erste Gate und das zweite Gate beinhaltet.Yet another aspect of this specification relates to a method of fabricating a memory cell circuit. In some embodiments, the method includes generating, by a processor, a first programming device layout corresponding to manufacturing a first programming device of the memory circuit, generating a first reading device layout corresponding to manufacturing a first reading device of the memory circuit, and manufacturing the memory circuit based on at least the first programmer layout or the first reader layout. In some embodiments, the first reader layout is adjacent to the first reader layout. In some embodiments generating the first programming device layout comprises generating a first transistor layout design corresponding to fabricating a first transistor of the first programming device and generating a second transistor layout design corresponding to fabricating a second transistor of the first programming device. In some embodiments, the first transistor and the second transistor share a first gate and are connected in parallel with each other. In some embodiments, the method further includes generating a second programming device layout that corresponds to fabricating a second programming device of the memory circuit. In some embodiments, generating the second programming device layout includes generating a third transistor layout design that corresponds to fabricating a third transistor of the second programming device and generating a fourth transistor layout design that corresponds to fabricating a fourth transistor of the second programming device. In some embodiments, the third transistor and the fourth transistor share a second gate, and the third transistor is connected in parallel with the fourth transistor. In some embodiments, generating the first transistor layout design, the second layout design, the third transistor layout design, or the fourth layout design includes generating a first active region layout structure in a second active region layout structure and generating a set of gate layout structures. In some embodiments, the first active region layout pattern and the second active region layout pattern extend in a first direction, are arranged on a first layout level, and are separated from each other in a second direction different from the first direction. In some embodiments, the first active region layout structure corresponds to fabricating a first active region of the first transistor and the third transistor. In some embodiments, the second active region layout structure corresponds to fabricating a second active region of the second transistor and the fourth transistor. In some embodiments, the set of gate layout structures extends in a second direction that is different than the first direction. In some embodiments, the set of gate layout structures overlaps the first active region layout structure and the second active region layout structure. In some embodiments, the set of gate layout structures is arranged on a second layout level different from the first layout level. In some embodiments, the set of gate layout structures corresponds to fabricating a set of gates that includes the first gate and the second gate.
Claims (20)
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201862720056P | 2018-08-20 | 2018-08-20 | |
US62/720,056 | 2018-08-20 | ||
US16/523,953 US11176969B2 (en) | 2018-08-20 | 2019-07-26 | Memory circuit including a first program device |
US16/523,953 | 2019-07-26 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102019120605A1 DE102019120605A1 (en) | 2020-02-20 |
DE102019120605B4 true DE102019120605B4 (en) | 2022-06-23 |
Family
ID=69320632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102019120605.7A Active DE102019120605B4 (en) | 2018-08-20 | 2019-07-31 | MEMORY CIRCUIT AND METHOD OF PRODUCTION THEREOF |
Country Status (2)
Country | Link |
---|---|
KR (1) | KR102361275B1 (en) |
DE (1) | DE102019120605B4 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102021106752B4 (en) * | 2020-05-29 | 2023-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | MEMORY DEVICE, INTEGRATED CIRCUIT DEVICE AND METHOD |
KR102375585B1 (en) * | 2020-09-11 | 2022-03-16 | 창원대학교 산학협력단 | PMOS-diode type eFuse One-Time programmable cell |
CN114204933A (en) | 2020-11-09 | 2022-03-18 | 台湾积体电路制造股份有限公司 | Integrated circuit and operation method thereof |
DE102021102964A1 (en) * | 2020-11-09 | 2022-05-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | INTEGRATED CIRCUIT AND METHOD OF OPERATION THEREOF |
CN112685989B (en) * | 2021-01-25 | 2024-05-14 | 中国科学院微电子研究所 | Method and device for constructing memory data path layout and storage medium |
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Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
2019
- 2019-07-31 DE DE102019120605.7A patent/DE102019120605B4/en active Active
- 2019-08-16 KR KR1020190100338A patent/KR102361275B1/en active IP Right Grant
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Also Published As
Publication number | Publication date |
---|---|
DE102019120605A1 (en) | 2020-02-20 |
KR20200021413A (en) | 2020-02-28 |
KR102361275B1 (en) | 2022-02-10 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |