DE102019117602B3 - Silicon wafer composite, geometry standard and method for producing a micro component - Google Patents
Silicon wafer composite, geometry standard and method for producing a micro component Download PDFInfo
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Abstract
Die Erfindung betrifft ein Siliziumwaferverbund (10) aus(a) einem (110)-Siliziumwafer (12) und(b) einem (111)-Siliziumwafer (14), der an den (110)-Siliziumwafer angebondet ist.The invention relates to a silicon wafer composite (10) comprising (a) a (110) silicon wafer (12) and (b) a (111) silicon wafer (14) which is bonded to the (110) silicon wafer.
Description
Die Erfindung betrifft ein Geometrie-Normal sowie ein Verfahren zum Herstellen eines Mikrobauteils.The invention relates to a geometry standard and a method for producing a micro component.
Geometrie-Normale werden als Verkörperungen von geometrischen Eigenschafen eines Körpers verwendet. Beispielweise verkörpern Geometrie-Normale Kantenverrundungen oder Stegbreiten in einem optischen Gitter. Beispielsweise werden Geometrie-Normale beim Kalibrieren von Rasterkraftmikroskopen eingesetzt. Um eine möglichst hohe Genauigkeit zu erreichen, sollte das Geometrie-Normal Kanten mit möglichst geringen Kantenradien und bekannten Abmessungen haben. Es ist zudem vorteilhaft, wenn die Flächen, die als Referenzflächen des Geometrie-Normals dienen, eine möglichst geringe Rauheit haben. Diese Ziele sind bei kleinen Geometrie-Normalen nur schwer erreichbar.Geometry normals are used as embodiments of the geometric properties of a body. For example, geometry-normalized edge rounding or web widths embody in an optical grating. For example, geometry standards are used when calibrating atomic force microscopes. In order to achieve the highest possible accuracy, the geometry standard should have edges with the smallest possible edge radii and known dimensions. It is also advantageous if the surfaces that serve as reference surfaces of the geometry standard have the lowest possible roughness. These goals are difficult to achieve with small geometry standards.
Es ist möglich, Geometrie-Normale auf Basis von sogenannten SOI (silicon on insulator)-Wafern herzustellen. Derartige SOI-Wafer werden dadurch hergestellt, dass auf einem Siliziumwafer eine Oxidschicht erzeugt wird. Dann wird auf diese Oxidschicht ein weiterer Wafer aufgebracht. Wird nun eine Ausnehmung in den so entstandenen Siliziumwaferverbund hineingeätzt, so bilden sich glatte Seitenwände der Ausnehmungen.It is possible to produce geometry standards based on so-called SOI (silicon on insulator) wafers. Such SOI wafers are produced by producing an oxide layer on a silicon wafer. Then another wafer is applied to this oxide layer. If a recess is now etched into the silicon wafer composite formed in this way, smooth side walls of the recesses are formed.
Am Boden der Ausnehmungen bilden sich sogenannte Unterätzungen. Der Grund dafür ist, dass der Materialabtrag in Ätzrichtung über die Ätzfront inhomogen erfolgt. Manche Bereiche der Ätzfront erreichen damit die Oxidschicht früher als andere. Es hat sich herausgestellt, dass das Ätzen noch eine vergleichsweise lange Zeit weiter durchgeführt werden muss, selbst wenn die Ätzfront bereits lokal die Oxidschicht erreicht hat. Da die Ätzfront nur noch lokal weiter fortschreitet, kommt es zu einem Ätzfortschritt in Ätzrichtung, aber auch in seitliche Richtung in die Oxidschicht. Die Kante zwischen den Seitenflächen der Ausnehmung und dem Boden hat daher eine nach außen gewölbte Sicke geometrisch unbestimmter Form. Das ist beispielsweise für die Kalibrierung von Cantilevern für Rasterkraftmikroskope unerwünscht.So-called undercuts form on the bottom of the recesses. The reason for this is that the material is removed inhomogeneously in the etching direction via the etching front. Some areas of the etching front thus reach the oxide layer earlier than others. It has been found that the etching has to be carried out for a comparatively long time, even if the etching front has already reached the oxide layer locally. Since the etching front only progresses locally, there is an etching progress in the etching direction, but also in the lateral direction into the oxide layer. The edge between the side surfaces of the recess and the floor therefore has an outwardly curved bead of geometrically undefined shape. This is undesirable, for example, for the calibration of cantilevers for atomic force microscopes.
Das Strukturieren von Halbleiterchips auf Siliziumbasis ist eine etablierte Technik, die beispielsweise in der
Der Erfindung liegt die Aufgabe zugrunde, Nachteile im Stand der Technik zu vermindern.The invention has for its object to reduce disadvantages in the prior art.
Die Erfindung löst das Problem durch ein Geometrie-Normal mit den Merkmalen von Anspruch 1 und ein Geometrie-Normal mit den Merkmalen von Anspruch 6.The invention solves the problem by means of a geometry normal with the features of claim 1 and a geometry normal with the features of claim 6.
Gemäß einem zweiten Aspekt löst die Erfindung das Problem durch ein Verfahren zum Herstellen eines Mikrobauteils mit den Merkmalen von Anspruch 7.According to a second aspect, the invention solves the problem by a method for producing a micro component with the features of claim 7.
Vorteilhaft an der Erfindung ist, dass eine Ausnehmung herstellbar ist, deren Kante zwischen einer Seitenwand und dem Boden eine geringe Kantenverrundung hat. Der Grund ist, dass der (111)-Siliziumwafer eine Ätzstoppschicht darstellt. Anders als bei der Verwendung eines SOI-Wafers kommt es aber zu keiner Unterätzung, weil die (111)-Ebene sowohl in Ätzrichtung als auch in seitliche Richtung ein Weiterätzen verhindert. Bei einem SOI-Wafer wird auch die Oxidschicht vom Ätzmedium angegriffen, das kann bei Verwendung eines (111)-Siliziumwafers nicht passieren.An advantage of the invention is that a recess can be produced, the edge of which has a slight rounded edge between a side wall and the bottom. The reason is that the (111) silicon wafer is an etch stop layer. In contrast to the use of an SOI wafer, there is no undercutting because the (111) plane prevents further etching both in the etching direction and in the lateral direction. In the case of a SOI wafer, the oxide layer is also attacked by the etching medium, which cannot happen when using a (111) silicon wafer.
Im Rahmen der vorliegenden Beschreibung wird unter dem Merkmal, dass der (110)-Siliziumwafer an den anderen Siliziumwafer angebondet ist, insbesondere verstanden, dass keine Zwischenschicht zwischen den beiden Wafern existiert.In the context of the present description, the feature that the (110) silicon wafer is bonded to the other silicon wafer means in particular that there is no intermediate layer between the two wafers.
Insbesondere werden die beiden Siliziumwafer durch Waferbonden miteinander verbunden, beispielsweise sogenannte direktes Waferbonden. Dazu werden zunächst die miteinander zu verbindenden Oberflächen der jeweiligen Siliziumwafer aktiviert, beispielsweise durch Plasmaätzen oder durch eine Mischung aus Schwefelsäure und Wasserstoffperoxid. Danach werden die Siliziumwafer lokal miteinander in Kontakt gebracht, sodass diese sich verbinden. Die Verbindungsstelle breitet sich über die gesamte Verbindungsfläche zwischen den beiden Wafern aus. In einem nachfolgenden Schritt werden die beiden miteinander vorverbundenen Wafer bei 1000 ±100 °C fest miteinander verbunden.In particular, the two silicon wafers are connected to one another by wafer bonding, for example so-called direct wafer bonding. For this purpose, the surfaces of the respective silicon wafers to be joined are first activated, for example by plasma etching or by a mixture of sulfuric acid and hydrogen peroxide. The silicon wafers are then brought into contact locally so that they bond. The connection point spreads over the entire connection area between the two wafers. In a subsequent step, the two pre-bonded wafers are firmly bonded together at 1000 ± 100 ° C.
Es ist auch möglich, die beiden Siliziumwafer durch eutektisches Bonden, Glas-Frit-Bonden oder adhäsives Bonden miteinander zu verbinden, wenn zum Ätzen der Ausnehmung ein Medium verwendet wird, das das Material der entsprechenden Zwischenschicht nicht zu ätzen vermag.It is also possible to connect the two silicon wafers to one another by eutectic bonding, glass frit bonding or adhesive bonding if a medium is used to etch the recess which is not capable of etching the material of the corresponding intermediate layer.
Unter einem Geometrie-Normal wird eine Maßverkörperung für eine geometrische Größe verstanden. Jedes Normal besitzt einen Kalibrierschein, in dem die Eigenschaften der Maßverkörperung beschrieben sind.A geometry standard is understood to be a material measure for a geometric variable. Every standard has a calibration certificate, in which the properties of the material measure are described.
Werden ein (100)-Siliziumwafer und ein (111)-Siliziumwafer, der an den (100)-Siliziumwafer angebondet ist, verwendet bildet sich eine Ausnehmung, deren Seitenfläche nicht senkrecht zum Boden verläuft, was in der Regel weniger erwünscht ist.If a (100) silicon wafer and a (111) silicon wafer which is bonded to the (100) silicon wafer are used, a recess is formed whose side surface is not perpendicular to the floor, which is generally less desirable.
Vorzugsweise hat der (110)-Siliziumwafer eine Dicke von höchstens 300 Nanometer. Geometrie-Normale und andere Strukturen mit einer so geringen Schichtdicke des obersten Siliziumwafers sind besonders empfindlich gegen Unterätzungen. Die Erfindung hat daher in Bezug auf solche Strukturen besonders große Vorteile. The (110) silicon wafer preferably has a thickness of at most 300 nanometers. Geometry normals and other structures with such a thin layer thickness of the uppermost silicon wafer are particularly sensitive to undercuts. The invention therefore has particularly great advantages with regard to such structures.
Der Boden der Ausnehmung eines erfindungsgemäßen Geometrie-Normals hat vorzugsweise eine Rauheit von höchstens 5 Nanometer. Die Rauheit wird durch die Mittenrauheit Ra gemessen.The bottom of the recess of a geometry standard according to the invention preferably has a roughness of at most 5 nanometers. The roughness is measured by the center roughness R a .
Alternativ oder zusätzlich erstreckt sich der Boden der Ausnehmung parallel zu einer Oberfläche des (110)-Siliziumwafers. Es ergibt sich so eine konstante Tiefe der Ausnehmung, was für ein Geometrie-Normal günstig ist.Alternatively or additionally, the bottom of the recess extends parallel to a surface of the (110) silicon wafer. This results in a constant depth of the recess, which is favorable for a geometry standard.
Vorzugsweise hat zumindest eine Oberkante zwischen einer Seitenwand der Ausnehmung und einer Oberfläche des (110)-Siliziumwafers einen Kantenradius von höchstens 20 Nanometer, höchstens 10 Nanometer. Erreichbar sind Kantenradien von wenigen Nanometern. Vorzugseise beträgt da der Kantenradius zumindest 0,5 Nanometer. Derartige kleine Kantenradien sind mit dem oben beschriebenen Siliziumwaferverbund durch Ätzen erreichbar.Preferably, at least one upper edge between a side wall of the recess and a surface of the (110) silicon wafer has an edge radius of at most 20 nanometers, at most 10 nanometers. Edge radii of a few nanometers can be reached. The edge radius is preferably at least 0.5 nanometers. Such small edge radii can be achieved by etching with the silicon wafer composite described above.
Günstig ist es, wenn zumindest eine Unterkante zwischen der Seitenwand der Ausnehmungen und dem Boden der Ausnehmungen einen Kantenradius von höchstens 20 Nanometer, insbesondere höchstens 10 Nanometer, hat. Es ist mit Methoden nach dem Stand der Technik nicht möglich, einen derartig kleinen Kantenradius zu erreichen, da es zu dem oben beschriebenen Effekt des Unterätzens kommt. Durch die erfindungsgemäße Verwendung des Siliziumwaferverbunds zum Herstellen des Geometrie-Normals sind so kleine Kantenradien auch an der Unterkante der Ausnehmungen erreichbar. In der Regel ist der Kantenradius größer als 1 Nanometer.It is favorable if at least one lower edge between the side wall of the recesses and the bottom of the recesses has an edge radius of at most 20 nanometers, in particular at most 10 nanometers. It is not possible with methods according to the prior art to achieve such a small edge radius since the under-etching effect described above occurs. By using the silicon wafer composite according to the invention to produce the geometry standard, small edge radii can also be achieved on the lower edge of the recesses. As a rule, the edge radius is greater than 1 nanometer.
Vorzugsweise hat ein Unterkantenbereich der Seitenwand eine Unterätzungstiefe von höchstens 20 Nanometer, insbesondere höchstens 10 Nanometer. Die Unterätzungstiefe ist der Abstand zwischen der Ausgleichsebene durch diese Seitenwand einerseits und dem äußersten Punkt des Unterkantenbereichs andererseits. Der Unterkantenbereich ist der Bereich in einer Umgebung der Unterkante der Ausnehmung, der eine Unterätzung zeigt.A lower edge region of the side wall preferably has an undercut depth of at most 20 nanometers, in particular at most 10 nanometers. The undercut depth is the distance between the compensation plane through this side wall on the one hand and the outermost point of the lower edge area on the other hand. The lower edge area is the area in a vicinity of the lower edge of the recess that shows an undercut.
Das Geometrie-Normal umfasst vorzugsweise eine Mehrzahl an Stegen, die nebeneinander angeordnet sind und von denen zumindest einer eine Stegbreite von höchstens 200 Nanometer hat. Vorzugsweise haben alle Stege die gleiche Stegbreite und/oder Steghöhe. Derartig schmale Stege sind mit Verfahren nach dem Stand der Technik nicht herstellbar, da die oben beschriebenen Unterätzungen dazu führen, dass die Struktur kollabiert. Die Verwendung des Siliziumwaferverbunds ermöglicht, wie oben beschrieben, ein zumindest im Wesentlichen unterätzungsfreies Herstellen von Strukturen mit einer sehr kleinen Stegbreite.The geometry standard preferably comprises a plurality of webs which are arranged next to one another and at least one of which has a web width of at most 200 nanometers. All of the webs preferably have the same web width and / or web height. Such narrow webs cannot be produced using methods according to the prior art, since the undercuts described above lead to the structure collapsing. As described above, the use of the silicon wafer composite enables structures with a very small web width to be produced, at least essentially without being undercut.
Günstig ist es, wenn ein Steghöhe zumindest eines Stegs höchstens 500 Nanometer, insbesondere höchstens 200 Nanometer, beträgt. Eine derartige Steghöhe führt, insbesondere in Kombination mit einer geringen Stegbreite wie oben beschrieben, zu einer mechanisch anfälligen Struktur, die mit Verfahren aus dem Stand der Technik herstellbar sind.It is expedient if a web height of at least one web is at most 500 nanometers, in particular at most 200 nanometers. Such a web height, in particular in combination with a small web width as described above, leads to a mechanically susceptible structure which can be produced using methods from the prior art.
Gemäß einer bevorzugten Ausführungsform bilden die Stege des Geometrie-Normal ein äquidistantes Gitter. Günstig ist es, wenn ein Verhältnis aus Stegbreite zum lichten Abstand zweiter benachbarter Stege zwischen 0,8 und 1,2 beträgt. Derartige Geometrie-Normale werden beispielsweise für die Kalibrierung von optischen Messgeräten benötigt. Wichtig ist, dass diese eine möglichst geringe Kantenverrundung haben, was mit dem erfindungsgemäßen Verfahren erreichbar ist.According to a preferred embodiment, the webs of the geometry normal form an equidistant grid. It is favorable if a ratio of the web width to the clear distance between two adjacent webs is between 0.8 and 1.2. Geometry standards of this type are required, for example, for the calibration of optical measuring devices. It is important that these have as little edge rounding as possible, which can be achieved with the method according to the invention.
Ein erfindungsgemäßes Verfahren umfasst vorzugsweise die Schritte eines Oxidierens der Oberfläche des (110)-Siliziumwafers, sodass eine Oxidschicht entsteht, und des Abätzen dieser Oxidschicht. Diese Schritte werden vorzugsweise vor dem Aufbringen der Maskierschicht und damit dem Durchführen des Verfahrens gemäß dem unabhängigen Verfahrensanspruch durchgeführt. Auf diese Weise kann die Dicke des (110)-Siliziumwafers prozesssicher auf geringe Dicken eingestellt werden.A method according to the invention preferably comprises the steps of oxidizing the surface of the (110) silicon wafer, so that an oxide layer is formed, and etching off this oxide layer. These steps are preferably carried out before the masking layer is applied and thus the method is carried out in accordance with the independent method claim. In this way, the thickness of the (110) silicon wafer can be reliably set to small thicknesses.
Vorzugsweise werden die Schritte so und/oder so oft durchgeführt, dass der (110)-Siliziumwafer eine Dicke von höchstens 500 Nanometer, insbesondere höchstens 200 Nanometer hat.The steps are preferably carried out so and / or so often that the (110) silicon wafer has a thickness of at most 500 nanometers, in particular at most 200 nanometers.
Im Folgenden wird die Erfindung anhand der beigefügten Zeichnungen näher erläutert. Dabei zeigt
-
1 in den1a bis1 d schematisch ein erfindungsgemäßes Verfahren an einem Siliziumwaferverbund zum Herstellen eines erfindungsgemäßen Geometrie-Normals und in1e einen schematischen Vergleich eines Geometrie-Normals nach Herstellung nach einem Verfahren gemäß dem Stand der Technik (links) und gemäß dem erfindungsgemäßen Verfahren (rechts), -
2a zeigt eine weitere Ausführungsform eines erfindungsgemäßen Geometrie-Normals in Form eines Gitter-Normals und die -
2b ,2c ,2d zeigen schematisch Schritte einer bevorzugten Ausführungsform eines erfindungsgemäßen Verfahrens.
-
1 in the1a to1 d schematically shows a method according to the invention on a silicon wafer composite for producing a geometry standard according to the invention and in1e a schematic comparison of a geometry standard after production by a method according to the prior art (left) and according to the inventive method (right), -
2a shows a further embodiment of a geometry standard according to the invention in the form of a grid normal and the -
2 B ,2c ,2d schematically show steps of a preferred embodiment of a method according to the invention.
Die
Im rechten Teilbild von
Die
Eine Unterkante
BezugszeichenlisteReference list
- 1010th
- SiliziumwaferverbundSilicon wafer composite
- 1212th
- (110)-Siliziumwafer(110) silicon wafers
- 1414
- (111)-Siliziumwafer(111) silicon wafers
- 1616
- MaskierschichtMasking layer
- 1818th
- Geometrie-Normal Geometry normal
- 2020
- UnterätzungUndercut
- 2222
- SeitenwandSide wall
- 2424th
- AusnehmungRecess
- 2626
- Stegweb
- 2828
- Oxidschicht Oxide layer
- 3030th
- OberkanteTop edge
- 3232
- Oberflächesurface
- 3434
- UnterkanteLower edge
- 3636
- Boden ground
- AA
- lichter Abstandclear distance
- BB
- StegbreiteWeb width
- dd
- Dickethickness
- HH
- SteghöheWeb height
- II.
- Laufindex Running index
- KK
- KantenradiusEdge radius
- UU
- UnterätzungstiefeUndercut depth
- VV
- Verhältnisrelationship
Claims (8)
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Application Number | Priority Date | Filing Date | Title |
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Application Number | Priority Date | Filing Date | Title |
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ID=71524773
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DE (1) | DE102019117602B3 (en) |
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US20040113185A1 (en) | 2002-11-18 | 2004-06-17 | Hamamatsu Photonics K.K. | Back illuminated photodiode array, manufacturing method and semiconductor device thereof |
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2019
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R082 | Change of representative |
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|
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