DE102019110541B4

DE102019110541B4 - level shifter

Info

Publication number: DE102019110541B4
Application number: DE102019110541.2A
Authority: DE
Inventors: Chien-yuan Chen; Cheng Lee; Hung-jen Liao; Hau-Tai Shieh
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2018-08-10
Filing date: 2019-04-24
Publication date: 2023-01-26
Anticipated expiration: 2039-04-25
Also published as: DE102019110541A1

Abstract

Pegelumsetzer (104), der so konfiguriert ist, dass er ein Eingangssignal (IN) in einer ersten Spannungsdomäne (VDD) empfängt und ein Ausgangssignal (OUT, OUTB) in einer zweiten Spannungsdomäne (VDDM) ausgibt, wobei der Pegelumsetzer umfasst:einen Eingangsanschluss (102), der zum Empfangen eines Eingangssignals (IN) in einer ersten Spannungsdomäne (VDD) konfiguriert ist;einen ersten Ausgangsanschluss (216);einen zweiten Ausgangsanschluss (218);eine erste Erfassungsschaltung (204), die so konfiguriert ist, dass sie das Eingangssignal (IN) von der ersten Spannungsdomäne (VDD) zu einem ersten Ausgangssignal (OUTB) in der zweiten Spannungsdomäne (VDDM) umsetzt;eine zweite Erfassungsschaltung (206), die so konfiguriert ist, dass sie ein Komplement (INB) des Eingangssignals von der ersten Spannungsdomäne (VDD) zu einem zweiten Ausgangssignal (OUT) in der zweiten Spannungsdomäne (VDDM) umsetzt; undeine Freigabeschaltung (208), die so konfiguriert ist, dass sie in Antwort auf einen ersten Wert eines Freigabesignals (EN, CKC2) Spannungspegel des ersten und des zweiten Ausgangssignals (OUT, OUTB) an dem ersten bzw. dem zweiten Ausgangsanschluss (216, 218) angleicht, undwobei die erste und die zweite Erfassungsschaltung (204, 206) so konfiguriert sind, dass sie in Antwort auf das Eingangssignal (IN) und einen zweiten Wert des Freigabesignals komplementäre Ausgangssignale in der zweiten Spannungsdomäne (VDDM) an dem ersten und dem zweiten Ausgangsanschluss ausgeben;wobei die Freigabeschaltung (208) so konfiguriert ist, dass sie in Antwort auf den ersten Wert des Freigabesignals (EN, CKC2) die Ausgänge auf die Hälfte des Wertes einer zweiten Eingangsspannung angleicht.A level shifter (104) configured to receive an input signal (IN) in a first voltage domain (VDD) and to output an output signal (OUT, OUTB) in a second voltage domain (VDDM), the level shifter comprising:an input terminal ( 102) configured to receive an input signal (IN) in a first voltage domain (VDD);a first output terminal (216);a second output terminal (218);a first detection circuit (204) configured to receive the converts input signal (IN) from the first voltage domain (VDD) to a first output signal (OUTB) in the second voltage domain (VDDM);a second detection circuit (206) configured to receive a complement (INB) of the input signal from the first voltage domain (VDD) to a second output signal (OUT) in the second voltage domain (VDDM); andan enable circuit (208) configured to, in response to a first value of an enable signal (EN, CKC2), output voltage levels of the first and second output signals (OUT, OUTB) at the first and second output terminals (216, 218 ) equalizes, and wherein the first and second detection circuits (204, 206) are configured to generate complementary output signals in the second voltage domain (VDDM) at the first and second in response to the input signal (IN) and a second value of the enable signal outputting an output terminal;wherein the enable circuit (208) is configured to equalize the outputs to half the value of a second input voltage in response to the first value of the enable signal (EN, CKC2).

Description

HINTERGRUNDBACKGROUND

Ein Pegelumsetzer ist eine Vorrichtung, die ein elektronisches Signal von einem Spannungspegel auf einen anderen Spannungspegel umsetzt. Zahlreiche Vorrichtungen, wie z. B. statische Direktzugriffsspeicher (SRAM), führen bestimmte Operationen durch Verwendung von Signalen spezifischer Spannungspegel effizienter und genauer aus. Der für diese Vorrichtungen verwendete Spannungspegel der Signale ist jedoch nicht immer für jede Operation geeignet, die von der Vorrichtung ausgeführt wird. Die Verwendung eines Pegelumsetzers ermöglicht es einer Vorrichtung, den Spannungspegel eines Signals auf einen Wert umzusetzen, der geeigneter ist, die Durchführung einer bestimmten Operation zu verbessern.
Die US 2013 / 0 257 505 A1 beschreibt eine Pegelumsetzer-Schaltung umfassend eine Pegelumsetzereinheit und eine erste Steuereinheit. Die Pegelumsetzereinheit hat einen Eingangsknoten zum Empfangen eines Eingangssignals mit einem vorbestimmten Pegel, einen Ausgangsknoten zum Ausgeben eines Ausgangssignals mit einem gewünschten Pegel und einen komplementären Ausgangsknoten zum Ausgeben eines komplementären Ausgangssignals. Die erste Steuereinheit ist mit der Pegelumsetzereinheit gekoppelt und hat einen ersten Transistor, der zwischen dem komplementären Ausgangsknoten und einem ersten Steuerknoten zum Empfangen eines ersten Steuersignals gekoppelt ist, und einen zweiten Transistor, der zwischen dem Eingangsknoten zum Empfangen des Eingangssignals und einer Masse gekoppelt ist.
Die US 2011 / 0 249 518 A1 beschreibt eine Pegelumsetzerschaltung umfassend einen Eingang zum Empfangen eines ersten zu verschiebenden diskreten Spannungspegels, eine Pegelumsetzereinheit, die mit dem Eingang und einem zweiten diskreten Spannungspegel gekoppelt ist, eine Freigabeeinheit mit einem Freigabeeingang, wobei die Freigabeeinheit mit der Pegelumsetzereinheit gekoppelt ist, und einen Ausgang. Die Pegelumsetzereinheit ist dazu ausgeführt, den Dateneingang mit dem ersten diskreten Spannungspegel in einen zweiten diskreten Spannungspegel umzusetzen. Die Freigabeeinheit ist dazu ausgeführt, selektiv entweder den zweiten diskreten Spannungspegel am Ausgang bereitzustellen oder mindestens einen Teil der Pegelumsetzereinheit vom Ausgang auf der Grundlage des Freigabeeingangs zu entkoppeln.
Die US 2003 / 0 058 023 A1 beschreibt eine Pegelumsetzerschaltung zur Reduktion von Eingangs-Ausgangs-Zeitdifferenzen. Die Pegelumsetzerschaltung kann eine Pegelumsetzereinheit und eine Signalauswahleinheit umfassen. Die Pegelumsetzereinheit kann ein Eingangssignal mit einer ersten Spannung empfangen und komplementäre Signale mit einer zweiten Spannung bereitstellen. Die Signalauswahleinheit kann einen ersten und einen zweiten Signalausbreitungsweg umfassen, um eine Ausgabezeit in Abhängigkeit von einem Eingangssignal zu steuern. Die US 5 483 489 A beschreibt ein Speicher-Array mit zwei Pegelumsetzerschaltungen, wobei die Pegelumsetzerschaltungen aktiviert und deaktiviert werden können. Ein Auswahlsignal wird verwendet, um die Pegelumsetzerschaltungen selektiv zu aktivieren und zu deaktivieren. Eine Verstärkungsschaltung ist mit den Pegelumsetzerschaltungen verbunden, um die Ausgangssignale von den Pegelumsetzerschaltungen zu verstärken, und eine Logikschaltung wird verwendet, um logische Ausgangssignale als Reaktion auf die verstärkten Ausgangssignale von der Verstärkungsschaltung zu erzeugen.A level shifter is a device that converts an electronic signal from one voltage level to another voltage level. Numerous devices, such as Devices such as static random access memories (SRAM) perform certain operations more efficiently and accurately by using signals of specific voltage levels. However, the voltage level of the signals used for these devices is not always suitable for every operation performed by the device. The use of a level shifter allows a device to translate the voltage level of a signal to a value more appropriate to improve the performance of a particular operation.
the U.S. 2013/0 257 505 A1 describes a level shifter circuit comprising a level shifter unit and a first control unit. The level shifter unit has an input node for receiving an input signal of a predetermined level, an output node for outputting an output signal of a desired level, and a complementary output node for outputting a complementary output signal. The first control unit is coupled to the level shifter unit and has a first transistor coupled between the complementary output node and a first control node for receiving a first control signal and a second transistor coupled between the input node for receiving the input signal and a ground.
the U.S. 2011/0 249 518 A1 describes a level shifter circuit comprising an input for receiving a first discrete voltage level to be shifted, a level shifter unit coupled to the input and a second discrete voltage level, an enable unit having an enable input, the enable unit being coupled to the level shifter unit, and an output. The level converter unit is designed to convert the data input with the first discrete voltage level into a second discrete voltage level. The enabling unit is designed to selectively either provide the second discrete voltage level at the output or to decouple at least part of the level shifter unit from the output based on the enabling input.
the U.S. 2003/0 058 023 A1 describes a level shifter circuit for reducing input-output timing differences. The level shifter circuit may include a level shifter unit and a signal selection unit. The level shifter unit can receive an input signal with a first voltage and provide complementary signals with a second voltage. The signal selection unit may include first and second signal propagation paths to control an output timing depending on an input signal. the U.S. 5,483,489 A describes a memory array with two level shifter circuits, where the level shifter circuits can be activated and deactivated. A select signal is used to selectively enable and disable the level shifter circuits. An amplification circuit is connected to the level shifter circuits to amplify the output signals from the level shifter circuits, and a logic circuit is used to generate logic output signals in response to the amplified output signals from the amplification circuit.

ZUSAMMENFASSUNG DER ERFINDUNGSUMMARY OF THE INVENTION

Die vorliegende Erfindung betrifft einen Pegelumsetzer gemäß Anspruch 1, einen Pegelumsetzer gemäß Anspruch 6 und ein Pegelumsetzungsverfahren gemäß Anspruch 13. Bevorzugte Ausführungsformen der Erfindung werden in den abhängigen Ansprüchen angegeben.The present invention relates to a level shifter according to claim 1, a level shifter according to claim 6 and a level shifting method according to claim 13. Preferred embodiments of the invention are given in the dependent claims.

Figurenlistecharacter list

Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.

1 ist ein Blockdiagramm, das Aspekte eines Pegelumsetzers zeigt, der mit einer SRAM-Vorrichtung gemäß einigen Ausführungsformen implementiert ist.
2 ist ein Blockdiagramm, das Aspekte eines Pegelumsetzers gemäß einigen Ausführungsformen zeigt.
3 ist ein Schaltbild eines Pegelumsetzers gemäß einigen Ausführungsformen.
4A ist ein Schaltbild eines Pegelumsetzersystems gemäß einigen Ausführungsformen.
4B ist ein Zeitablaufdiagramm, das beispielhafte Signale eines Pegelumsetzersystems gemäß einigen Ausführungsformen zeigt.
Die 5A bis 5E zeigen den Betrieb des in 4A gezeigten beispielhaften Pegelumsetzersystems gemäß dem Zeitablaufdiagramm von 4B.
6 ist ein Flussdiagramm, das ein Pegelumsetzungsverfahren gemäß einigen Ausführungsformen zeigt.

Aspects of the present disclosure are best understood from the following detailed description when read with the accompanying drawings. Note that, in accordance with industry practice, various features are not drawn to scale. In fact, the dimensions of the various features may be arbitrarily increased or decreased for clarity of description.

1 12 is a block diagram showing aspects of a level shifter implemented with an SRAM device according to some embodiments.
2 12 is a block diagram showing aspects of a level shifter, according to some embodiments.
3 12 is a circuit diagram of a level shifter according to some embodiments.
4A 12 is a circuit diagram of a level shifter system, according to some embodiments.
4B 12 is a timing diagram showing example signals of a level shifter system, according to some embodiments.
the 5A until 5E show the operation of the in 4A shown exemplary level shifter system according to the timing diagram of FIG 4B .
6 12 is a flow chart showing a level translation method according to some embodiments.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.The following disclosure provides many different embodiments or examples to implement various features of the given subject matter. Specific examples of components and arrangements are described below to simplify the present disclosure. These are, of course, only examples and are not intended to be limiting. For example, in the following description, forming a first feature over or on top of a second feature may include embodiments in which the first and second features are formed in face-to-face contact, and may also include embodiments in which additional features are formed between the first feature and the second feature may be formed so that the first and second feature need not be in direct contact. In addition, the present disclosure may repeat reference numbers and/or letters in the various examples. This repetition is for the purpose of simplicity and clarity and does not in itself compel a relationship between the various described embodiments and/or configurations.

Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.Further, spatially relative terms such as "below," "below," "lower," "above," "upper," and the like may be used herein for ease of description to indicate the relationship of one element or feature to one or more others to describe elements or features as shown in the figures. The spatially relative terms are intended to encompass different orientations of the device being used or operated in addition to the orientation shown in the figures. The device may be otherwise oriented (rotated 90 degrees or in a different orientation) and the spatially relative terms used herein also interpreted accordingly.

Pegelumsetzer werden beispielsweise verwendet, um ein Eingangssignal in einer niedrigen Spannungsdomäne in ein Ausgangssignal in einer höheren Spannungsdomäne zur Verwendung durch andere Komponenten in einer Vorrichtung umzusetzen. Beispielsweise bezeichnet eine „Dual-Rail-SRAM-Architektur“ eine SRAM-Baugruppe, bei der die Speicherlogik in einer niedrigen Spannungsdomäne betrieben wird, um Energie zu sparen, während das Speicherarray in der hohen Spannungsdomäne betrieben wird, um die Leistung zu verbessern. Bei solchen Vorrichtungen kann die Speicherverlustleistung verringert werden, die Speicherzugriffszeit kann jedoch beeinträchtigt werden. Der Gewinn bei der Verlustleistung nimmt zu, wenn die Differenz zwischen dem hohen Spannungswert und dem niedrigen Spannungswert zunimmt.Level shifters are used, for example, to convert an input signal in a low voltage domain to an output signal in a higher voltage domain for use by other components in a device. For example, a "dual rail SRAM architecture" refers to an SRAM assembly in which the memory logic operates in a low voltage domain to conserve power, while the memory array operates in the high voltage domain to improve performance. In such devices, memory leakage power can be reduced, but memory access time can be impacted. The gain in power dissipation increases as the difference between the high voltage value and the low voltage value increases.

Herkömmlicherweise besteht jedoch eine Einschränkung bei dem Abstandsbereich der Versorgungsspannungen, da ein Transistor des Pegelumsetzers nicht abgeschaltet werden kann, wenn bestimmte Spannungspegel vorliegen. In einigen offenbarten Ausführungsformen umfasst ein Pegelumsetzer ein differentielles Paar von Erfassungstransistoren, durch das der Abstandsbereich der Versorgungsspannungen vergrößert werden kann. Dies ermöglicht unter anderem, dass die Ausbeute der Vorrichtungen über einen größeren Spannungsbereich hoch bleibt.Conventionally, however, there is a limitation in the spacing range of the supply voltages, since a transistor of the level shifter cannot be turned off when certain voltage levels are present. In some disclosed embodiments, a level shifter includes a differential pair of sense transistors that can increase the spacing range of the supply voltages. Among other things, this allows the yield of the devices to remain high over a larger voltage range.

1 ist ein Blockdiagramm, das eine beispielhafte Implementierung eines Pegelumsetzersystems 100 mit einem Pegelumsetzer 104 gemäß einigen Ausführungsformen zeigt, der mit einer SRAM-Vorrichtung 106 gekoppelt ist. Während in dem Beispiel von 1 die SRAM-Vorrichtung 106 mit dem Pegelumsetzer 104 gekoppelt gezeigt ist, könnte jede Vorrichtung, die einen Pegelumsetzer erfordert, verwendet werden und liegt im Umfang dieser Offenbarung. In dem gezeigten Beispiel wird ein Eingangssignal IN an einem Eingangsanschluss 102 empfangen und an den Pegelumsetzer 104 und die SRAM-Vorrichtung 106 weitergeleitet. Das empfangene Eingangssignal IN liegt in einer ersten, oder VDD-Spannungsdomäne. Der Pegelumsetzer 104 nimmt das Eingangssignal IN und setzt es von der VDD-Domäne zu einer zweiten Spannungsdomäne, der VDDM-Domäne um. Das Ausgangssignal von dem Pegelumsetzer 104 in der VDDM-Domäne wird von der SRAM-Vorrichtung 106 verwendet, um den Betrieb der SRAM-Vorrichtung 106 zu optimieren. Durch die Verwendung von Signalen sowohl in der VDD- als auch in der VDDM-Domäne wird die SRAM-Vorrichtungsleistung, beispielsweise die Speicherzugriffsgeschwindigkeit, erhöht, während der Energieverbrauch minimiert wird. 1 10 is a block diagram showing an example implementation of a level shifter system 100 including a level shifter 104 coupled to an SRAM device 106, according to some embodiments. While in the example of 1 SRAM device 106 is shown coupled to level shifter 104, any device requiring a level shifter could be used and is within the scope of this disclosure. In the example shown, an input signal IN is received at an input terminal 102 and forwarded to the level shifter 104 and the SRAM device 106 . The received input signal IN is in a first, or VDD, voltage domain. The level shifter 104 takes the input signal IN and converts it from the VDD domain to a second voltage domain, the VDDM domain. The output signal from level shifter 104 in the VDDM domain is used by SRAM device 106 to optimize SRAM device 106 operation. By using signals in both the VDD and VDDM domains, SRAM device performance, such as memory access speed, is increased while power consumption is minimized.

2 ist ein Blockdiagramm, das Aspekte eines Beispiels des Pegelumsetzers 104 gemäß einigen Ausführungsformen zeigt. Der Pegelumsetzer 104 ist so konfiguriert, dass er ein Eingangssignal IN am Eingangsanschluss 102 in einer ersten Spannungsdomäne (VDD) empfängt und ein Ausgangssignal OUT und sein Komplement OUTB in einer zweiten Spannungsdomäne (VDDM) an dem ersten und dem zweiten Ausgangsanschluss 216, 218 ausgibt. 2 10 is a block diagram showing aspects of an example of level shifter 104, in accordance with some embodiments. The level shifter 104 is configured to receive an input signal IN at the input terminal 102 in a first voltage domain (VDD) and to output an output signal OUT and its complement OUTB in a second voltage domain (VDDM) at the first and second output terminals 216, 218.

Eine erste Erfassungsschaltung 204 ist mit dem Eingangsanschluss 102 und dem ersten und dem zweiten Ausgangsanschluss 216, 218 verbunden. Die erste Erfassungsschaltung 204 ist so konfiguriert, dass sie das Eingangssignal IN von der ersten Spannungsdomäne (VDD) zu der zweiten Spannungsdomäne (VDDM) umsetzt. Eine zweite Erfassungsschaltung 206 ist ebenfalls mit dem ersten und dem zweiten Ausgangsanschluss 216, 218 verbunden und so konfiguriert, dass sie ein Eingangssignal-Strich INB 322 (ein Komplement des Eingangssignals IN) empfängt, das sich ebenfalls in der VDD-Domäne befindet. Ein erster Inverter 202 ist mit dem Eingangsanschluss 102 verbunden und so konfiguriert, dass er das Komplement des Eingangssignals IN als das Eingangssignal-Strich INB 322 ausgibt. Die erste und die zweite Erfassungsschaltung 204, 206 sind mit einem Spannungsversorgungsanschluss 210 verbunden, der zum Empfangen einer Eingangsspannung VDDM in der zweiten Spannungsdomäne konfiguriert ist. Wie bereits erwähnt, arbeitet der erste Inverter 202 in der VDD-Domäne und ist somit mit einem Spannungsversorgungsanschluss 212 verbunden, der zum Empfangen der VDD-Eingangsspannung konfiguriert ist.A first detection circuit 204 is connected to the input port 102 and the first and second output ports 216,218. The first detection circuit 204 is so configured means that it converts the input signal IN from the first voltage domain (VDD) to the second voltage domain (VDDM). A second detection circuit 206 is also coupled to the first and second output terminals 216, 218 and is configured to receive an input signal dash INB 322 (a complement of the input signal IN) that is also in the VDD domain. A first inverter 202 is connected to the input terminal 102 and configured to output the complement of the input signal IN as the input signal bar INB 322 . The first and second detection circuits 204, 206 are connected to a voltage supply terminal 210 configured to receive an input voltage VDDM in the second voltage domain. As already mentioned, the first inverter 202 operates in the VDD domain and is thus connected to a voltage supply terminal 212 that is configured to receive the VDD input voltage.

Wie weiter unten beschrieben, sind die erste und die zweite Erfassungsschaltung 204, 206 zusätzlich über Kreuz gekoppelt - der erste Ausgangsanschluss 216 der ersten Erfassungsschaltung 204 ist mit einem Eingang der zweiten Erfassungsschaltung 206 verbunden und der zweite Ausgangsanschluss 218 der zweiten Erfassungsschaltung 206 ist mit einem Eingang der ersten Erfassungsschaltung 204 verbunden. Die erste und die zweite Erfassungsschaltung 204, 206 sind so konfiguriert, dass sie das Eingangssignal von der ersten VDD-Domäne zu der VDDM-Spannungsdomäne umsetzen.As described further below, the first and second detection circuits 204, 206 are additionally cross-coupled - the first output terminal 216 of the first detection circuit 204 is connected to an input of the second detection circuit 206 and the second output terminal 218 of the second detection circuit 206 is connected to an input of the first detection circuit 204 is connected. The first and second sensing circuits 204, 206 are configured to convert the input signal from the first VDD domain to the VDDM voltage domain.

Eine Freigabeschaltung 208 ist zwischen die erste Erfassungsschaltung 204 und die zweite Erfassungsschaltung 206 geschaltet. Die Freigabeschaltung 208 umfasst einen Freigabeanschluss 214, der zum Empfangen eines Freigabesignals EN konfiguriert ist. In einigen Ausführungsformen ist das Freigabesignal EN ein Taktimpuls. Die Freigabeschaltung 208 ist so konfiguriert, dass sie den Spannungspegel des ersten und des zweiten Ausgangssignals OUTB, OUT an dem ersten bzw. den zweiten Ausgangsanschlüssen 216, 218 angleicht. In einigen Beispielen gleicht die Freigabeschaltung 204 die Ausgangssignale OUTB, OUT auf einen vorbestimmten Spannungspegel aus. Ein beispielhafter vorbestimmter Spannungspegel ist der halbe Wert der zweiten Eingangsspannung VDDM. Zusätzlich ist die Pegelumsetzerschaltung 104 weiter so konfiguriert, dass sie ist in Antwort auf das Freigabe- und das Eingangssignal komplementäre Ausgangssignale (216, 218) in der zweiten Spannungsdomäne (VDDM) an dem ersten und dem zweiten Ausgangsanschluss ausgibt.An enabling circuit 208 is connected between the first detection circuit 204 and the second detection circuit 206 . The enable circuit 208 includes an enable terminal 214 configured to receive an enable signal EN. In some embodiments, enable signal EN is a clock pulse. The enable circuit 208 is configured to equalize the voltage level of the first and second output signals OUTB, OUT at the first and second output terminals 216, 218, respectively. In some examples, enable circuit 204 equalizes output signals OUTB, OUT to a predetermined voltage level. An exemplary predetermined voltage level is half the value of the second input voltage VDDM. In addition, the level shifter circuit 104 is further configured to provide complementary output signals (216, 218) in the second voltage domain (VDDM) at the first and second output terminals in response to the enable and input signals.

3 ist ein Schaltbild, das weitere Details eines Beispiels des in 2 beschriebenen Pegelumsetzers 104 zeigt. Der erste Inverter 202 besteht aus einem PMOS-Transistor 318 und einem NMOS-Transistor 320. Die erste Erfassungsschaltung 204 umfasst einen zweiten Inverter 330, der aus einem PMOS-Transistor 302 und einem NMOS-Transistor 308 besteht, die mit einem ersten NMOS-Erfassungstransistor 312 gekoppelt sind. Das Gate des ersten Erfassungstransistors 312 ist mit dem Eingangsanschluss 102 gekoppelt und somit zu Empfangen des Eingangssignals IN konfiguriert. 3 is a circuit diagram showing more details of an example of the in 2 described level shifter 104 shows. The first inverter 202 consists of a PMOS transistor 318 and an NMOS transistor 320. The first detection circuit 204 includes a second inverter 330 consisting of a PMOS transistor 302 and an NMOS transistor 308 connected to a first NMOS detection transistor 312 are coupled. The gate of the first sense transistor 312 is coupled to the input terminal 102 and thus configured to receive the input signal IN.

Die zweite Erfassungsschaltung 206 umfasst einen dritten Inverter 332, der aus einem PMOS-Transistor 306 und einem NMOS-Transistor 310 besteht, die mit einem zweiten NMOS-Erfassungstransistor 314 gekoppelt sind. Das Gate des zweiten Erfassungstransistors 314 ist zum Empfangen des komplementären Eingangssignals INB 322 konfiguriert, das von dem ersten Inverter 202 bereitgestellt wird. Der erste und der zweite Erfassungstransistor 312, 314 bilden somit ein differentielles Paar von Erfassungstransistoren.The second sense circuit 206 includes a third inverter 332 consisting of a PMOS transistor 306 and an NMOS transistor 310 coupled to a second NMOS sense transistor 314 . The gate of the second sense transistor 314 is configured to receive the complementary input signal INB 322 provided by the first inverter 202 . The first and second sense transistors 312, 314 thus form a differential pair of sense transistors.

Die Freigabeschaltung 208 umfasst einen PMOS-Transistor 304, der zwischen den ersten und den zweiten Ausgang 216, 218 geschaltet ist. Der Gateanschluss 214 des Transistors 304 ist zum Empfangen eines Freigabesignals verbunden, das im gezeigten Beispiel ein Taktimpuls CKC2 in der VDD-Domäne ist. Zusätzlich umfasst die Freigabeschaltung 208 einen NMOS-Transistor 316 mit einem Gateanschluss 214, der zum Empfangen des Freigabesignals bzw. Taktimpulses CKC2 verbunden ist.The enable circuit 208 includes a PMOS transistor 304 connected between the first and second outputs 216,218. The gate terminal 214 of transistor 304 is connected to receive an enable signal, which in the example shown is a clock pulse CKC2 in the VDD domain. In addition, the enable circuit 208 includes an NMOS transistor 316 having a gate terminal 214 connected to receive the enable signal or clock pulse CKC2.

Wenn das Freigabesignal CKC2 niedrig ist, schaltet die VDD-Spannung am Gate des Transistors 304 den Transistor 304 zumindest teilweise ein, was die Gates der Transistoren 302, 306, 308 und 310 sowie die Ausgangsanschlüsse 216, 218 miteinander verbindet. Das niedrige Freigabesignal CKC2 schaltet auch den Transistor 316 aus, wodurch die gemeinsame Source der Erfassungstransistoren 312, 314 von Masse getrennt werden. Dadurch werden die Signale an dem ersten und dem zweiten Ausgangsanschluss 216, 218 auf zwischen VDDM und Masse, oder etwa die Hälfte von VDDM angeglichen. So wie hier verwendet bedeutet „angleichen“ der Ausgangssignale OUT, OUTB ein Einstellen der Ausgangssignale OUT, OUTB auf ungefähr den gleichen Spannungspegel (d. h. ± 10 %) bei etwa der Hälfte des VDDM-Spannungspegels durch ein Einschalten der Transistoren 304 und 316 der Ausgleichsschaltung 208 in Antwort auf das Freigabesignal CKC2.When enable signal CKC2 is low, the VDD voltage at the gate of transistor 304 at least partially turns transistor 304 on, connecting the gates of transistors 302, 306, 308 and 310 and the output terminals 216, 218 together. The low enable signal CKC2 also turns transistor 316 off, disconnecting the common source of sense transistors 312, 314 from ground. This equalizes the signals at the first and second output terminals 216, 218 to between VDDM and ground, or about half of VDDM. As used herein, "equalizing" the output signals OUT, OUTB means setting the output signals OUT, OUTB to approximately the same voltage level (i.e. ± 10%) at approximately half the VDDM voltage level by turning on transistors 304 and 316 of equalization circuit 208 in response to the enable signal CKC2.

Wenn das Freigabesignal CKC2 hoch ist, schaltet der Transistor 304 aus, trennt die Gates der Transistoren 302, 306, 308 und 310 voneinander und trennt die Ausgangsanschlüsse 216 und 218 voneinander. Ferner verbindet das hohe CKC2-Signal einen gemeinsamen Knoten NCOM zwischen den Transistoren 312, 314 mit Masse. Die erste und die zweite Erfassungsschaltung 204, 206 können dann das am Eingangsanschluss 102 empfangene Eingangssignal IN erfassen. Nun schaltet ein hohes Eingangssignal IN (in der VDD-Domäne) den Erfassungstransistor 312 ein und zieht das Ausgangssignal OUTB nach unten. Das hohe Eingangssignal IN wird ferner von dem ersten Inverter 202 invertiert und vom Gate des Erfassungstransistors 314 als niedriges zweites Eingangssignal INB 322 empfangen. Das niedrige Signal INB 322 schaltet den Erfassungstransistor 314 aus und zieht das Ausgangssignal OUT durch die Transistoren 306, 310 auf den VDDM-Pegel. Wenn das erste Eingangssignal IN niedrig ist, während das Freigabesignal CKC2 hoch ist, wird der erste Erfassungstransistor 312 ausgeschaltet, wodurch das Ausgangssignal OUTB auf den VDDM-Pegel hoch gezogen wird. Das invertierte Eingangssignal INB 322 schaltet den Erfassungstransistor 314 ein und zieht das Ausgangssignal OUT am Ausgangsanschluss 218 nach unten.When enable signal CKC2 is high, transistor 304 turns off, isolating the gates of transistors 302, 306, 308 and 310 from each other and isolates the output ports 216 and 218 from each other. Also, the high CKC2 signal connects a common node NCOM between transistors 312, 314 to ground. The first and second detection circuits 204, 206 can then detect the input signal IN received at the input terminal 102. FIG. Now, a high input signal IN (in the VDD domain) turns on sense transistor 312 and pulls output signal OUTB low. The high input signal IN is further inverted by the first inverter 202 and received by the gate of the sense transistor 314 as the low second input signal INB 322 . The low signal INB 322 turns off the sense transistor 314 and pulls the output signal OUT through transistors 306, 310 to the VDDM level. When the first input signal IN is low while the enable signal CKC2 is high, the first sense transistor 312 is turned off, pulling the output signal OUTB high to the VDDM level. The inverted input signal INB 322 turns on the sense transistor 314 and pulls the output signal OUT at the output terminal 218 low.

4A zeigt ein beispielhaftes Pegelumsetzersystem 500, bei dem der Ausgangsanschluss 218 des Pegelumsetzers 104 mit einem Ausgangs-Flipflop 502 verbunden ist, der in der VDDM-Domäne arbeitet. Der Ausgangs-Flipflop 502 ist mit dem Ausgangsanschluss 218 des Pegelumsetzers 104 gekoppelt, um das Ausgangssignal OUT von dem Pegelumsetzer 104 in der VDDM-Domäne zu empfangen, und speichert das Ausgangssignal zwischen, unter anderem während die Ausgangssignale OUT, OUTB wie oben beschrieben angeglichen werden. 4A 12 shows an example level shifter system 500 in which the output terminal 218 of the level shifter 104 is connected to an output flip-flop 502 operating in the VDDM domain. The output flip-flop 502 is coupled to the output terminal 218 of the level shifter 104 to receive the output signal OUT from the level shifter 104 in the VDDM domain and latches the output signal, among other things while the output signals OUT, OUTB are equalized as described above .

Der Flipflop 502 ist mit dem VDDM-Spannungsanschluss 210 gekoppelt und arbeitet somit in der VDDM-Domäne. Der Flipflop 502 umfasst ferner Taktanschlüsse 402 und 404, die komplementäre Taktsignale CKC und CKT empfangen, sowie einen Ausgangsanschluss 408, der das Flipflop-Ausgangssignal OUT_LATCH bereitstellt. Der Flipflop ist so konfiguriert, dass er in Antwort auf das Taktsignal CKC und sein Komplement CKT das von dem Pegelumsetzer 104 bereitgestellte Ausgangssignal OUT in der VDDM-Spannungsdomäne zwischenspeichert. In einigen Beispielen werden das Taktsignal CKC und das Freigabesignal CKC2 in Phase miteinander betrieben, obwohl sich in der gezeigten Ausführungsform das Freigabesignal CKC2 in der VDD-Domäne befindet, während sich das Flipflop-Taktsignal CKC in der VDDM-Domäne befindet. In weiteren Beispielen könnten der Pegelumsetzer 104 und der Flipflop 502 beide ein gemeinsames Taktsignal in der VDDM-Domäne nutzen.Flip-flop 502 is coupled to VDDM voltage terminal 210 and thus operates in the VDDM domain. Flip-flop 502 further includes clock terminals 402 and 404, which receive complementary clock signals CKC and CKT, and an output terminal 408, which provides flip-flop output signal OUT_LATCH. The flip-flop is configured to latch the output signal OUT provided by the level shifter 104 in the VDDM voltage domain in response to the clock signal CKC and its complement CKT. In some examples, clock signal CKC and enable signal CKC2 are operated in phase with each other, although in the embodiment shown enable signal CKC2 is in the VDD domain while flip-flop clock signal CKC is in the VDDM domain. In other examples, level shifter 104 and flip-flop 502 could both share a common clock signal in the VDDM domain.

Der Flipflop 502 umfasst einen ersten Tri-State-Inverter 410, der so konfiguriert ist, dass er in Antwort auf die Taktsignale CKC, CKT das Ausgangssignal OUT von dem Pegelumsetzer 104 invertiert. Das invertierte Ausgangssignal OUTBX wird an einem Ausgangsknoten 406 des Tri-State-Inverters 410 bereitgestellt. Der erste Tri-State-Inverter 410 umfasst PMOS-Transistoren 504 und 506 und NMOS-Transistoren 508 und 510, die zwischen dem VDDM-Spannungsanschluss 210 und Masse in Reihe geschaltet sind. Die Gateanschlüsse der Transistoren 504 und 510 sind verbunden, um das Ausgangssignal OUT von dem Pegelumsetzer-Ausgangsanschluss 218 zu empfangen, während die Gateanschlüsse der Transistoren 506 und 508 verbunden sind, um die Taktsignale CKT bzw. CKC zu empfangen. Der erste Tri-State-Inverter 410 stellt das komplementäre Flipflop-Ausgangssignal OUTBX bereit, das von einem Inverter 412 empfangen wird, der so konfiguriert ist, dass er das OUTBX-Signal von dem ersten Tri-State-Inverter wieder invertiert. Der zweite Inverter umfasst einen PMOS-Transistor 520 und einen NMOS-Transistor 522, die zwischen dem VDDM-Spannungsanschluss 210 und Masse in Reihe geschaltet sind. Ein zweiter Tri-State-Inverter 414 umfasst PMOS-Transistoren 512 und 514 und NMOS-Transistoren 516 und 518, die zwischen dem VDDM-Spannungsanschluss 210 und Masse in Reihe geschaltet sind. Die Gateanschlüsse der Transistoren 514 und 516 sind verbunden, um die Taktsignale CKC bzw. CKT 402, 404 zu empfangen, während die Gateanschlüsse der Transistoren 512 und 518 den Ausgang des Inverters 412 empfangen, um in Antwort auf die Taktsignale CKC und CKT das OUTBX-Signal zwischenzuspeichern.The flip-flop 502 includes a first tri-state inverter 410 configured to invert the output signal OUT from the level shifter 104 in response to the clock signals CKC, CKT. The inverted output signal OUTBX is provided at an output node 406 of tri-state inverter 410 . The first tri-state inverter 410 includes PMOS transistors 504 and 506 and NMOS transistors 508 and 510 connected in series between the VDDM voltage terminal 210 and ground. The gates of transistors 504 and 510 are connected to receive the output signal OUT from level shifter output terminal 218, while the gates of transistors 506 and 508 are connected to receive clock signals CKT and CKC, respectively. The first tri-state inverter 410 provides the complementary flip-flop output signal OUTBX, which is received by an inverter 412 configured to re-invert the OUTBX signal from the first tri-state inverter. The second inverter includes a PMOS transistor 520 and an NMOS transistor 522 connected in series between the VDDM voltage terminal 210 and ground. A second tri-state inverter 414 includes PMOS transistors 512 and 514 and NMOS transistors 516 and 518 connected in series between the VDDM voltage terminal 210 and ground. The gates of transistors 514 and 516 are connected to receive the clock signals CKC and CKT 402, 404, respectively, while the gates of transistors 512 and 518 receive the output of inverter 412 to provide the OUTBX signal in response to the clock signals CKC and CKT. buffer the signal.

4B ist ein Zeitablaufdiagramm, das beispielhafte Signale des Pegelumsetzers 104 und des Flipflops 502 gemäß den beispielhaften Ausführungsformen zeigt. Die 5A bis 5E zeigen Beispiele des Betriebs des Pegelumsetzersystems 500 auf Grundlage der Signale, die in dem Zeitablaufdiagramm von 4B gezeigt sind. 4B 12 is a timing diagram showing example signals of level shifter 104 and flip-flop 502 according to example embodiments. the 5A until 5E show examples of the operation of the level shifter system 500 based on the signals shown in the timing diagram of FIG 4B are shown.

Während einer ersten Zeitperiode T1 sind die Pegelumsetzer-Ausgangssignale OUT, OUTB auf einen vorbestimmten Spannungspegel angeglichen, wie beispielsweise die Hälfte von VDDM, wie oben beschrieben. 5A zeigt ein Beispiel des Betriebs des Pegelumsetzersystems 500 während der ersten Zeitperiode T1. Wie oben erwähnt, ist während der ersten Zeitperiode T1 das Freigabesignal CKC2 niedrig, so dass die Ausgangssignale OUT, OUTB des Pegelumsetzers 104 angeglichen sind, wie durch die Pfeile zwischen den Invertern 330, 332 gezeigt ist. Das niedrige Freigabesignal CKC2 schaltet zumindest teilweise den Transistor 304 ein und den Transistor 316 aus, wodurch die Ausgangssignale OUT, OUTB auf etwa den halben Wert von VDDM angeglichen werden. So wie hier verwendet bedeutet „angleichen“ der Ausgangssignale OUT, OUTB ein Einstellen der Ausgangssignale OUT, OUTB auf ungefähr den gleichen Spannungspegel (d. h. ± 10 %) bei etwa der Hälfte des VDDM-Spannungspegels durch ein Einschalten der Transistoren 304 und 316 der Ausgleichsschaltung 208 in Antwort auf das Freigabesignal CKC2.During a first time period T1, the level shifter output signals OUT, OUTB are equalized to a predetermined voltage level, such as half of VDDM, as described above. 5A 12 shows an example of the operation of the level shifter system 500 during the first time period T1. As mentioned above, during the first time period T1, the enable signal CKC2 is low so that the output signals OUT, OUTB of the level shifter 104 are equalized as shown by the arrows between the inverters 330, 332. The low enable signal CKC2 at least partially turns on transistor 304 and turns off transistor 316, thereby equalizing the output signals OUT, OUTB to approximately half the value of VDDM. As used here "Equalizing" the output signals OUT, OUTB means setting the output signals OUT, OUTB to approximately the same voltage level (ie ± 10%) at approximately half the VDDM voltage level by turning on transistors 304 and 316 of the equalization circuit 208 in response to the Enable signal CKC2.

Während einer zweiten Zeitperiode T2 geht das Pegelumsetzer-Freigabesignal CKC2 hoch. Wie zuvor erwähnt, ist in den gezeigten Beispielen das Freigabesignal CKC2 in Phase mit dem Flipflop-Taktsignal CKC, das dementsprechend auch während der zweiten Zeitperiode T2 hoch geht, während das komplementäre Flipflop-Taktsignal CKT niedrig geht. Das Eingangssignal IN am Pegelumsetzer-Eingangsanschluss 218 geht während der zweiten Zeitperiode T2 hoch. 5B zeigt den Betrieb des Systems 500 während der zweiten Zeitperiode T2. Das hohe Freigabesignal CKC2 schaltet den Transistor 304 aus und den Transistor 316 ein, was einen Weg von den Erfassungstransistoren 312, 314 zu Masse herstellt. Da das Eingangssignal IN 102 hoch ist, schaltet der erste Erfassungstransistor 312 ein, was wiederum den Ausgang OUTB von seinem ausgeglichenen Zustand auf einen niedrigen Wert (Masse) herunterzieht. Zusätzlich schaltet das invertierte Eingangssignal INB 322 den zweiten Erfassungstransistor 314 aus, wodurch das Ausgangssignal OUT aus seinem ausgeglichenen Zustand auf einen hohen Wert (VDDM) gezogen wird. Somit wurde der Spannungspegel des Eingangswerts IN 102 von der VDD-Domäne zur VDDM-Domäne umgesetzt.During a second time period T2, the level shifter enable signal CKC2 goes high. As previously mentioned, in the examples shown, the enable signal CKC2 is in phase with the flip-flop clock signal CKC, which accordingly also goes high during the second time period T2, while the complementary flip-flop clock signal CKT goes low. The input signal IN at the level shifter input terminal 218 goes high during the second time period T2. 5B shows the operation of the system 500 during the second time period T2. The high enable signal CKC2 turns transistor 304 off and transistor 316 on, providing a path from sense transistors 312, 314 to ground. Since the input signal IN 102 is high, the first sense transistor 312 turns on, which in turn pulls the output OUTB down from its balanced state to a low value (ground). Additionally, the inverted input signal INB 322 turns off the second sense transistor 314, pulling the output signal OUT from its balanced state to a high value (VDDM). Thus, the voltage level of the input value IN 102 has been converted from the VDD domain to the VDDM domain.

Zusätzlich schalten die Flipflop-Taktsignale CKT und CKC den ersten Tri-State-Inverter 410 ein und den zweiten Tri-State-Inverter 414 aus. Das hohe Ausgangssignal OUT wird durch den ersten Tri-State-Inverter 410 des Flipflop 502 invertiert, so dass am Knoten 406 ein niedriges OUTBX-Signal erzeugt wird, das durch den Inverter 412 geleitet und als das hohe Flipflop-Ausgangssignal OUT_LATCH ausgegeben wird.In addition, the flip-flop clock signals CKT and CKC turn the first tri-state inverter 410 on and the second tri-state inverter 414 off. The high output signal OUT is inverted by the first tri-state inverter 410 of flip-flop 502 to produce a low OUTBX signal at node 406 which is passed through inverter 412 and output as the high flip-flop output signal OUT_LATCH.

Unter erneuter Bezugnahme auf 4B gehen während einer dritten Zeitperiode T3 das Freigabesignal CKC2 und das Flipflop-Taktsignal CKC niedrig. Das komplementäre Flipflop-Taktsignal CKT geht dementsprechend hoch. Wie in 5C gezeigt, schalten die Flipflop-Taktsignale CKC, CKT den ersten Tri-State-Inverter 410 aus und den zweiten Tri-State-Inverter ein, unterbrechen den Flipflop-Durchleitungsweg und aktivieren einen Rückkopplungsweg durch den zweiten Tri-State-Inverter 414. Dies speichert das hohe Flipflop-Ausgangssignal OUT_LATCH zwischen, während die Pegelumsetzer-Ausgangssignale OUT, OUTB in Antwort auf das niedrige Freigabesignal CKC2 angeglichen werden. Der Pegelumsetzer 104 kehrt somit in einen ähnlichen Zustand wie den in 5A gezeigten zurück, in dem die Ausgangssignale OUT und OUTB in Vorbereitung auf den nächsten Zyklus angeglichen sind.Referring again to 4B During a third time period T3, enable signal CKC2 and flip-flop clock signal CKC go low. The complementary flip-flop clock signal CKT goes high accordingly. As in 5C As shown, the flip-flop clock signals CKC, CKT turn off the first tri-state inverter 410 and turn on the second tri-state inverter, interrupting the flip-flop conduction path and activating a feedback path through the second tri-state inverter 414. This stores latches the high flip-flop output signal OUT_LATCH while level shifter outputs OUT, OUTB are equalized in response to the low enable signal CKC2. The level shifter 104 thus returns to a state similar to that in FIG 5A shown, in which the output signals OUT and OUTB are equalized in preparation for the next cycle.

In einer vierten Zeitperiode T4, die in 4B gezeigt ist, sind das Flipflop-Taktsignal CKC und das Freigabesignal CKC2 auf hoch geschaltet, während das komplementäre Flipflop-Taktsignal CKT auf niedrig geschaltet ist. Das Eingangssignal IN in der VDD-Domäne bleibt in der vierten Zeitperiode T4 niedrig. 5D zeigt den Betrieb des Pegelumsetzersystems 500 während der vierten Zeitperiode T4, in der das hohe Freigabesignal CKC2 den Transistor 316 einschaltet und den Transistor 304 ausschaltet. In dem Flipflop 502 schalten die Taktsignale CKC und CKT die Transistoren 506 und 508 ein und die Transistoren 304, 514 und 516 sind ausgeschaltet. Das Eingangssignal IN ist niedrig, so dass das invertierte Eingangssignal INB 322 den Erfassungstransistor 314 einschaltet und das Ausgangssignal OUT am Ausgangsanschluss 218 von seinem ausgeglichenen Zustand der Zeitperiode T3 auf einen niedrigen Zustand (Masse) zieht. Da das Eingangssignal IN niedrig ist, ist der Erfassungstransistor 312 ausgeschaltet, wodurch das Ausgangssignal OUTB am Ausgangsanschluss 216 von seinem ausgeglichenen Zustand auf hoch (VDDM) gezogen werden kann. Da der erste Tri-State-Inverter 410 eingeschaltet ist, während sich der zweite Tri-State-Inverter 414 in einem hochohmigen Zustand befindet, ist der Durchleitungsweg des Flipflop 502 aktiv. Dadurch kann der ersten Tri-State-Inverter das Pegelumsetzer-Ausgangssignal OUT invertieren, um ein hohes OUTBX-Signal am Knoten 406 zu erzeugen, das dann vom Inverter 412 invertiert und am Flipflop-Ausgangsanschluss 408 als niedriges Ausgangssignal OUT_LATCH ausgegeben wird.In a fourth time period T4, which 4B As shown, flip-flop clock signal CKC and enable signal CKC2 are switched high, while complementary flip-flop clock signal CKT is switched low. The input signal IN in the VDD domain remains low in the fourth time period T4. 5D 12 shows the operation of level shifter system 500 during the fourth time period T4 in which the high enable signal CKC2 turns transistor 316 on and transistor 304 turns off. In flip-flop 502, clock signals CKC and CKT turn on transistors 506 and 508 and transistors 304, 514 and 516 are off. The input signal IN is low, so the inverted input signal INB 322 turns on the sense transistor 314 and pulls the output signal OUT at the output terminal 218 from its balanced state of time period T3 to a low state (ground). Since the input signal IN is low, the sense transistor 312 is off, allowing the output signal OUTB at the output terminal 216 to be pulled high (VDDM) from its balanced state. Since the first tri-state inverter 410 is on while the second tri-state inverter 414 is in a high impedance state, the conduction path of the flip-flop 502 is active. This allows the first tri-state inverter to invert the level shifter output signal OUT to produce a high OUTBX signal at node 406, which is then inverted by inverter 412 and output at flip-flop output terminal 408 as a low output signal OUT_LATCH.

4B zeigt ferner eine fünfte Zeitperiode T5, in der das Flipflop-Ausgangssignal OUT_LATCH zwischengespeichert ist und die Pegelumsetzer-Ausgänge OUT und OUTB zur Vorbereitung auf den nächsten Zyklus erneut angeglichen werden. 5E zeigt den Betrieb des Systems 500 für die fünfte Zeitperiode T5. In dieser Zeitperiode gehen das Flipflop-Taktsignal CKC und das Freigabesignal CKC2 niedrig und das komplementäre Flipflop-Taktsignal CKT geht hoch. Diese Signale schalten die Transistoren 304, 514 und 516 ein und die Transistoren 316, 506 und 508 aus. Der Pegelumsetzer 104 befindet sich somit in einem ähnlichen Zustand wie dem in 5A gezeigten, in dem die Ausgangssignale OUTB und OUT zur Vorbereitung auf den nächsten Zyklus angeglichen sind. Da sich der erste Tri-State-Inverter 410 zu einem hochohmigen Zustand bewegt und sich der zweite Tri-State-Inverter 414 zu einem aktiven Zustand bewegt, wird der Durchleitungsweg unterbrochen, während der Rückkopplungsweg aktiviert wird. Dies speichert das Stromsignal LATCH_OUT am Flipflop-Ausgangsanschluss 408 zwischen. 4B 12 also shows a fifth time period T5 in which the flip-flop output signal OUT_LATCH is latched and the level shifter outputs OUT and OUTB are re-equalized in preparation for the next cycle. 5E shows the operation of the system 500 for the fifth time period T5. In this time period, the flip-flop clock signal CKC and the enable signal CKC2 go low and the complementary flip-flop clock signal CKT goes high. These signals turn transistors 304, 514 and 516 on and transistors 316, 506 and 508 off. The level shifter 104 is thus in a similar state to that in FIG 5A 1, in which the output signals OUTB and OUT are equalized in preparation for the next cycle. As the first tri-state inverter 410 moves to a high impedance state and the second tri-state inverter 414 moves to an active state, the conduction path is broken while the feedback path is activated. This saves the current signal LATCH_OUT at the flip-flop output terminal 408 between.

6 ist ein Flussdiagramm, das ein Beispiel eines Verfahrens 600 zur Pegelumsetzung gemäß den beispielhaften Ausführungsformen zeigt. Das Verfahren 600 beginnt bei Vorgang 602, bei dem der Pegelumsetzer 104 Ausgangssignale des Pegelumsetzers bei einem vorbestimmten Anfangsspannungspegel an dem ersten und dem zweiten Ausgangsanschluss 216, 218 angleicht. Bei einem Vorgang 604 empfängt der Pegelumsetzer 104 ein Eingangssignal IN 102 in einer ersten Spannungsdomäne an einem Eingangsanschluss. Der Pegelumsetzer 104 empfängt dann bei Vorgang 606 ein Freigabesignal, wie das CKC2-Signal, das den Pegelumsetzer 104 einschaltet, so dass der Pegel des Eingangssignals IN 102 von der VDD-Domäne in die VDDM-Domäne umgesetzt wird. Insbesondere werden die Ausgangsanschlüsse von den angeglichenen Spannungspegeln (zum Beispiel etwa der Hälfte von VDDM) auf Grundlage des Eingangssignals IN und des Freigabesignals CKC2 zu komplementären Ausgangssignalen OUT, OUTB in einer zweiten Spannungsdomäne VDDM umgesetzt, die höher als die erste Spannungsdomäne ist. 6 FIG. 6 is a flowchart showing an example of a method 600 for level translation according to example embodiments. The method 600 begins at operation 602 in which the level shifter 104 equalizes level shifter output signals at a predetermined initial voltage level at the first and second output terminals 216,218. In an operation 604, the level shifter 104 receives an input signal IN 102 in a first voltage domain at an input port. The level shifter 104 then receives an enable signal, such as the CKC2 signal, at operation 606, which turns on the level shifter 104 so that the level of the input signal IN 102 is level shifted from the VDD domain to the VDDM domain. In particular, the output terminals are converted from the adjusted voltage levels (e.g. about half of VDDM) based on the input signal IN and the enable signal CKC2 to complementary output signals OUT, OUTB in a second voltage domain VDDM that is higher than the first voltage domain.

Wie in 4B und den 5A bis 5E gezeigt, wird in einigen Ausführungsformen das Ausgangssignal von dem Pegelumsetzer 104 in der VDDM-Domäne zwischengespeichert.As in 4B and the 5A until 5E As shown, in some embodiments the output signal from the level shifter 104 is latched in the VDDM domain.

Bekannte Pegelumsetzer sind häufig hinsichtlich der Differenz zwischen dem Spannungsbereich der VDDM- und der VDD-Spannungsdomäne beschränkt. Einige offenbarte Ausführungsformen können einen größeren Abstandsbereich der Versorgungsspannung zwischen der ersten und der zweiten Spannungsdomäne bereitstellen. Beispielsweise wird in einigen offenbarten Ausführungsformen der VDD-Spannungsbereich auf Grundlage der Schwellenspannung Vt der Erfassungstransistoren 312, 314 bestimmt. Für einen VDDM-Spannungsbereich von 0 bis 1,0 Volt verwenden einige Ausführungsformen einen VDD-Spannungsbereich von 0 bis weniger als 0,4 Volt. Somit können einige Ausführungsformen eine VDD-Spannung von weniger als 40 % der VDDM-Spannung verwenden.Known level shifters are often limited in the difference between the voltage range of the VDDM and VDD voltage domains. Some disclosed embodiments may provide a larger range of supply voltage spacing between the first and second voltage domains. For example, in some disclosed embodiments, the VDD voltage range is determined based on the threshold voltage Vt of the sense transistors 312,314. For a VDDM voltage range of 0 to 1.0 volts, some embodiments use a VDD voltage range of 0 to less than 0.4 volts. Thus, some embodiments may use a VDD voltage less than 40% of the VDDM voltage.

Claims

A level shifter (104) configured to receive an input signal (IN) in a first voltage domain (VDD) and to output an output signal (OUT, OUTB) in a second voltage domain (VDDM), the level shifter comprising: an input terminal (102) configured to receive an input signal (IN) in a first voltage domain (VDD); a first output port (216); a second output port (218); a first detection circuit (204) configured to convert the input signal (IN) from the first voltage domain (VDD) to a first output signal (OUTB) in the second voltage domain (VDDM); a second detection circuit (206) configured to convert a complement (INB) of the input signal from the first voltage domain (VDD) to a second output signal (OUT) in the second voltage domain (VDDM); and an enable circuit (208) configured to, in response to a first value of an enable signal (EN, CKC2), provide voltage levels of the first and second output signals (OUT, OUTB) at the first and second output terminals (216, 218 ) equals, and wherein the first and second detection circuits (204, 206) are configured to output complementary output signals in the second voltage domain (VDDM) at the first and second output terminals in response to the input signal (IN) and a second value of the enable signal; wherein the enable circuit (208) is configured to equalize the outputs to half the value of a second input voltage in response to the first value of the enable signal (EN, CKC2).

Level shifter (104) to claim 1 , further comprising a first inverter (202) operating in the first voltage domain (VDD) and configured to generate the complement (INB) of the input signal (IN).

Level shifter (104) to claim 2 wherein the first sensing circuit (204) comprises a second inverter (330) coupled to a first NMOS sensing transistor (312), the first sensing transistor (312) being configured to receive the input signal (IN).

Level shifter (104) to claim 3 , wherein the second sensing circuit (206) comprises a third inverter (332) coupled to a second NMOS sensing transistor (314), the second sensing transistor (314) being configured to receive the complement (INB) of the input signal ( IN) from the first inverter (202).

Level shifter (104) to claim 4 wherein the first and second sense transistors (312, 314) comprise a common source pair.

A level shifter (104) configured to receive an input signal (IN) in a first voltage domain (VDD) and to output an output signal (OUT, OUTB) in a second voltage domain (VDDM), the level shifter comprising: an input terminal ( 102) configured to receive an input signal (IN) in a first voltage domain (VDD); a first output port (216); a second output port (218); a first detection circuit (204) configured to convert the input signal (IN) from the first voltage domain (VDD) to a first output signal (OUTB) in the second voltage domain (VDDM); a second detection circuit (206) configured to convert a complement (INB) of the input signal from the first voltage domain (VDD) to a second output signal (OUT) in the second voltage domain (VDDM); and an enable circuit (208) configured to, in response to a first value of an enable signal (EN, CKC2), determine voltage levels of the first and second output signals (OUT, OUTB) at the first and second output terminals (216, 218), wherein the first and second sensing circuits (204, 206) are configured to generate, in response to the input signal (IN) and a second value of the enable signal, complementary output signals in the second voltage domain (VDDM) at the first and the output second output port; wherein the level shifter further comprises a first inverter (202) operating in the first voltage domain (VDD) and configured to generate the complement (INB) of the input signal (IN); wherein the first sensing circuit (204) includes a second inverter (330) different from the first inverter and coupled to a first NMOS sensing transistor (312), and wherein the first sensing transistor (312) is configured to receive the input signal (IN) receives.

Level shifter (104) to claim 6 , wherein the second sensing circuit (206) comprises a third inverter (332) coupled to a second NMOS sensing transistor (314), the second sensing transistor (314) being configured to receive the complement (INB) of the input signal ( IN) from the first inverter (202).

Level shifter (104) to claim 7 wherein the first and second sense transistors (312, 314) comprise a common source pair.

Level shifter (104) according to any one of the preceding claims, wherein the enable signal (EN, CKC2) is a clock pulse (CKC2).

Level shifter (104) according to any one of the preceding claims, wherein the enable signal (EN, CKC2) is in the first voltage domain (VDD).

Level shifter (104) to claim 7 or 8th and any one of the preceding claims, wherein the enable circuit (208) comprises: a PMOS transistor (304) connected between the first and second outputs (216, 218) and having a gate terminal (214) operative to receive the enable signal ( EN, CKC2) is connected; and an NMOS transistor (316) connected between the first and second sensing transistors (312, 314) of the first and second sensing circuits (204, 206) and ground and having a gate terminal (214) used to receive the enable signal (EN, CKC2) is connected.

A level shifter (104) as claimed in any preceding claim, wherein the first voltage domain level (VDD) is less than 40% of the second voltage domain level (VDDM).

A level translation method (600) comprising: receiving (604) an input signal (IN) in a first voltage domain (VDD) at an input terminal (102); receiving (606) an enable signal (EN, CKC2); Equalizing (602) voltage levels of output signals (OUT, OUTB) at a first and a second output terminal (216, 218) when the enable signal (EN, CKC2) assumes a first value, the voltage levels of the output signals being reduced to half the value of a second input voltage are matched; Outputting (608) complementary first and second output signals (OUT, OUTB) in a second voltage domain (VDDM) higher than the first voltage domain (VDD) at the first and second output terminals (216, 218) based on the input signal ( IN) when the enable signal (EN, CKC2) assumes a second value.

Method (600) according to Claim 13 , the method further comprising: latching (610) the first output signal (OUT) with a flip-flop in the second domain (VDDM) in response to a clock signal (CKC), the enable signal (EN, CKC2) and the clock signal (CKC) are in phase with each other.

Method (600) according to Claim 13 or 14 , wherein the enable signal (EN, CKC2) is in the first voltage domain (VDD) and wherein the clock signal is in the second voltage domain (VDDM).

Level translation system (500) comprising: an input terminal (102) configured to receive an input signal (IN) in a first voltage domain (VDD); a clock terminal (214) configured to receive a clock signal (EN, CKC2) having first and second states; a level shifter (104) coupled to the input terminal (102) and configured to adjust first and second output signals (OUT, OUTB) in response to the first clock signal state and in response to the input signal (IN) and the second clock signal state outputs an output signal (OUT) in a second voltage domain (VDDM) that is higher than the first voltage domain (VDD); a flip-flop (502) configured to latch the output signal (OUT) from the level shifter (104) in the second domain (VDDM) in response to the first clock signal state; wherein the level shifter (104) is configured to equalize the first and second outputs (216, 218) to one-half the value of a second input voltage in response to the first clock signal state.

system (500) after Claim 16 , wherein the level shifter (104) comprises: a first detection circuit (204) configured to convert the input signal (IN) from the first voltage domain (VDD) to the second voltage domain (VDDM), the first detection circuit comprising an inverter (330) coupled to a first NMOS sense transistor (312), the first sense transistor (312) being configured to receive the input signal (IN); a second sensing circuit (206) configured to convert the input signal (IN) from the first voltage domain (VDD) to the second voltage domain (VDDM), the second sensing circuit comprising an inverter (332) connected to a second NMOS sense transistor (314), the second sense transistor (314) being configured to receive a complement (INB) of the input signal (IN).

system (500) after Claim 17 wherein the level shifter (104) comprises: first and second output terminals (216, 218) configured to output the first and second output signals (OUT, OUTB), respectively, and an enabling circuit (208) so configured in that it equalizes the first and the second output signal (OUT, OUTB), the enabling circuit having a PMOS transistor (304) which is connected between the first and the second output (216, 218) and has a gate connection (214), connected to the clock terminal and comprising an NMOS transistor (316) arranged between the first and second sensing transistors (312, 314) of the first and second sensing circuits (204, 206) and ground and a gate terminal (214 ) connected to the clock pin.

System (500) according to one of the Claims 16 until 18 , further comprising an inverter (202) coupled to the input terminal (102) and configured to generate a complement (INB) of the input signal (IN).