DE10063307B4

DE10063307B4 - Interception circuit for data and its control method

Info

Publication number: DE10063307B4
Application number: DE10063307A
Authority: DE
Inventors: Kyoichi Nagata
Original assignee: NEC Electronics Corp; NEC Corp
Current assignee: PS4 Luxco SARL
Priority date: 1999-12-22
Filing date: 2000-12-19
Publication date: 2004-02-26
Anticipated expiration: 2020-12-20
Also published as: KR20010068165A; JP3572329B2; US20010006350A1; JP2001185995A; US6661270B2; KR100394841B1; TW504901B; DE10063307A1

Abstract

Auffangschaltung für Daten, umfassend:
einen Eingangsknoten (N0);
ein Master-Flipflop (2) mit einem ersten Signalweg (N2, N3, N1) und einem aus n-Kanal- und p-Kanal-Transistoren gebildeten ersten Übertragungsgatter (4a),
wobei das erste Übertragungsgatter zwischen dem Eingangsknoten und dem ersten Signalweg geschaltet ist, und das erste Übertragungsgatter durch ein erstes Taktsignal (a, b) gesteuert ist;
einen Ausgangsknoten (g);
einen Slave-Flipflop (3) mit einem zweiten Signalweg (N5, N6, N7, N4) und einem aus n-Kanal- und p-Kanal-Transistoren gebildeten zweiten Übertragungsgatter (7b), wobei das zweite Übertragungsgatter zwischen dem ersten Signalweg und dem zweiten Signalweg geschaltet ist und der zweite Signalweg elektrisch mit dem Ausgangsknoten verbunden ist, und das zweite Übertragungsgatter durch das erste Taktsignal gesteuert ist,
dadurch gekennzeichnet,
daß das Slave-Flipflop weiterhin ein aus n-Kanal- und p-Kanal-Transistoren gebildetes drittes Übertragungsgatter (9b) aufweist, das dritte Übertragungsgatter zwischen dem ersten Signalweg und dem zweiten Signalweg geschaltet ist und durch ein vom ersten Taktsignal verschiedenen zweiten Taktsignal (c) gesteuert ist.Data capture circuit comprising:
an input node (N0);
a master flip-flop (2) with a first signal path (N2, N3, N1) and a first transmission gate (4a) formed from n-channel and p-channel transistors,
wherein the first transmission gate is connected between the input node and the first signal path, and the first transmission gate is controlled by a first clock signal (a, b);
an output node (g);
a slave flip-flop (3) with a second signal path (N5, N6, N7, N4) and a second transmission gate (7b) formed from n-channel and p-channel transistors, the second transmission gate between the first signal path and the second signal path is connected and the second signal path is electrically connected to the output node, and the second transmission gate is controlled by the first clock signal,
characterized,
that the slave flip-flop further comprises a third transmission gate (9b) formed from n-channel and p-channel transistors, the third transmission gate is connected between the first signal path and the second signal path and by a second clock signal (c ) is controlled.

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der ErfindungBACKGROUND OF THE INVENTION 1 , Field of the Invention

Die vorliegende Erfindung bezieht sich allgemein auf eine Auffangschaltung für Daten (Daten-Latch). Spezifischer bezieht sich die vorliegende Erfindung auf eine Auffangschaltung für Daten, die mit hoher Geschwindigkeit Daten als Antwort auf mehrere Taktsignale auffangen kann, und außerdem auf ein Verfahren zum Ansteuern einer derartigen Hochgeschwindigkeits-Auffangschaltung für Daten.The present invention relates generally relates to a data latch (data latch). specific The present invention relates to a latch circuit for data, the data at high speed in response to multiple clock signals can catch, and also on a method for driving such a high-speed interception circuit for data.

2. Beschreibung der verwandten Technik2. Description of the relatives technology

Es gibt eine Auffangschaltung für Daten, die Daten als Antwort auf die Ausgabe aus einem ODER-Gatter auffängt, das mehrere Taktsignale empfängt. Die Auffangschaltung wird z. B. in dem Fall verwendet, in dem die Auffangschaltung für Daten bei hoher Geschwindigkeit unter der Bedingung betrieben wird, daß nur ein Taktsignal mit niedriger Frequenz eingespeist werden kann. Eine derartige Bedingung ist z. B. diejenige, in der eine Halbleitervorrichtung mit einer Auffangschaltung für Daten mittels einer Prüfvorrichtung geprüft wird, die die Prüfung mit einer niedrigen Frequenz ausführen kann.There's a catch circuit for data, catches the data in response to the output from an OR gate that receives multiple clock signals. The catch circuit is z. B. used in the case where the Safety circuit for Data operated at high speed under the condition that only a clock signal with a low frequency can be fed. A such condition is e.g. B. the one in which a semiconductor device with a catch circuit for Data using a test device checked who will take the exam can run at a low frequency.

In eine derartige Auffangschaltung für Daten werden zwei Taktsignale eingespeist, deren Frequenzen gleich sind, deren Phasen sich aber um "n" voneinander unterscheiden. Ein durch ODER-Verknüpfung dieser zwei Taktsignale er zeugtes Signal besitzt eine Frequenz, die zweimal höher als die niedrige Frequenz des Taktsignals ist. Selbst wenn nur das Taktsignal mit der niedrigen Frequenz eingespeist werden kann, kann die Halbleiterschaltung bei hoher Geschwindigkeit in einer zu dem Fall ähnlichen Weise betrieben werden, in dem das Taktsignal mit einer hohen Frequenz verwendet wird.In such a catch circuit for data fed two clock signals, the frequencies of which are the same, whose Phases differ from each other by "n". One by ORing this two clock signals he generated signal has a frequency twice higher than is the low frequency of the clock signal. Even if only the clock signal can be fed with the low frequency, the semiconductor circuit operate at high speed in a manner similar to the case in which the clock signal with a high frequency is used.

11 zeigt eine derartige Halbleiterschaltung. Die Halbleiterschaltung der verwandten Technik umfaßt ein NOR-Gatter 101. Sowohl eine erste Taktsignalleitung 102 als auch eine zweite Taktsignalleitung 103 sind mit dem Eingangsanschluß dieses NOR-Gatters 101 verbunden. 11 shows such a semiconductor circuit. The semiconductor circuit of the related art includes a NOR gate 101 , Both a first clock signal line 102 as well as a second clock signal line 103 are connected to the input terminal of this NOR gate 101 connected.

Ein erstes Taktsignal "A" wird in eine erste Signalleitung 102 eingespeist. Die erste Taktsignalleitung 102 entspricht einer derartigen Signalleitung, die verwendet wird, um ein Taktsignal in mehrere Schaltungen einzuspeisen (andere Schaltungen als ein Flipflop 104 sind nicht gezeigt). Ein zweites Taktsignal "B" wird in die zweite Taktsignalleitung 103 eingespeist. Die zweite Taktsignalleitung 103 entspricht einer derartigen Signalleitung, die mit mehreren Schaltungen verbunden ist (andere Schaltungen als ein Flipflop 104 sind nicht gezeigt). Das NOR-Gatter 101 erzeugt ein lokales Taktsignal "C", das eine NOR-Logik zwischen dem ersten Taktsignal "A" und dem zweiten Taktsignal "B" aufweist, wobei es dann dieses erzeugte lokale Taktsignal "C" an ein weiteres Flipflop 106 ausgibt.A first clock signal "A" is in a first signal line 102 fed. The first clock signal line 102 corresponds to such a signal line, which is used to feed a clock signal into several circuits (circuits other than a flip-flop 104 are not shown). A second clock signal "B" is in the second clock signal line 103 fed. The second clock signal line 103 corresponds to such a signal line which is connected to a plurality of circuits (circuits other than a flip-flop 104 are not shown). The NOR gate 101 generates a local clock signal "C", which has a NOR logic between the first clock signal "A" and the second clock signal "B", and then it generates this local clock signal "C" to another flip-flop 106 outputs.

Das Flipflop 104 enthält sowohl ein Master-Flipflop 105 als auch das Slave-Flipflop 106. Das lokale Taktsignal "C" wird sowohl in das Master-Flipflop 105 als auch das Slave-Flipflop 106 eingegeben.The flip-flop 104 contains both a master flip-flop 105 as well as the slave flip-flop 106 , The local clock signal "C" is both in the master flip-flop 105 as well as the slave flip-flop 106 entered.

Ein Eingangssignal "D" wird in das Master-Flipflop 105 eingegeben. Nachdem die Spannung des lokalen Taktsignals "C" von einer "LO"-Spannung in eine "HI"-Spannung überführt worden ist, fixiert das Master-Flipflop 105 ein Auffangsignal "E" für eine Zeitdauer, während der die Spannung des lokalen Taktsignals "C" auf der "HI"-Spannung aufrechterhalten wird. Selbst wenn das Eingangssignal "D" geändert wird, während die Spannung des lokalen Taktsignals "C" auf der HI-Spannung aufrechterhalten wird, wird das Auffangsignal "E" nicht geändert. Während die Spannung des lokalen Taktsignals "C" auf der "LO"-Spannung aufrechterhalten wird, gibt andererseits das Master-Flipflop 105 die Daten des Eingangssignals "D" als das Auffangsignal "E" direkt aus.An input signal "D" is in the master flip-flop 105 entered. After the voltage of the local clock signal "C" has been converted from a "LO" voltage to a "HI" voltage, the master flip-flop is fixed 105 a latch signal "E" for a period of time during which the voltage of the local clock signal "C" is maintained at the "HI" voltage. Even if the input signal "D" is changed while the voltage of the local clock signal "C" is maintained at the HI voltage, the latch signal "E" is not changed. On the other hand, while the voltage of the local clock signal "C" is maintained at the "LO" voltage, the master flip-flop 105 the data of the input signal "D" as the catch signal "E" directly.

Das Slave-Flipflop 106 fängt die Daten des Auffangsignals "E" auf, wenn das lokale Taktsignal "C" ansteigt. Zu diesem Zeitpunkt empfängt das Slave-Flipflop 106 die vom Master-Flipflop 105 gehaltenen Daten. Selbst nachdem die Spannung des lokalen Taktsignals "C" auf die "LO"-Spannung zurückgeführt worden ist, fährt das Slave-Flipflop 106 damit fort, die Daten des Auffangsignals "E" zu halten. Das Slave-Flipflop 106 hält die aufgefangenen Daten kontinuierlich, bis das lokale Taktsignal "E" zum nächsten Mal ansteigt. Das Slave-Flipflop 106 gibt die gehaltenen Daten als ein Ausgangssignal "F" aus.The slave flip-flop 106 collects the data of the catch signal "E" when the local clock signal "C" rises. At this point, the slave flip-flop is receiving 106 that of the master flip-flop 105 held data. Even after the voltage of the local clock signal "C" has been returned to the "LO" voltage, the slave flip-flop drives 106 continue to hold the data of the catch signal "E". The slave flip-flop 106 holds the captured data continuously until the next time the local clock signal "E" rises. The slave flip-flop 106 outputs the held data as an output signal "F".

Insbesondere kann eine derartige Halbleiterschaltung als eine Halbleiterschaltung verwendet werden, die in der normalen Betriebsart und der Prüfbetriebsart selektiv betreibbar ist. In der normalen Betriebsart wird die Halbleiterschaltung als Antwort auf ein Taktsignal betrieben, das in der Halbleitervorrichtung verwendet wird. Die Prüfbetriebsart entspricht einer derartigen Betriebsart, in der die Halbleiterschaltung geprüft wird. Zu diesem Zeitpunkt wird das Taktsignal durch eine Prüfvorrichtung eingespeist.In particular, such Semiconductor circuit used as a semiconductor circuit which can be operated selectively in the normal operating mode and the test operating mode is. In the normal mode, the semiconductor circuit is called Response to a clock signal operated in the semiconductor device is used. The test mode corresponds to such an operating mode in which the semiconductor circuit checked becomes. At this time, the clock signal is checked by a tester fed.

Es gibt einige Fälle, in denen die maximale Betriebsfrequenzder normalen Betriebsart höher als eine derartige Frequenz ist, die von der Prüfvorrichtung eingespeist werden kann. Der folgende Fall ist z. B. vorstellbar. Die maximale Betriebsfrequenz der normalen Betriebsart ist gleich 200 MHz, wohingegen die maximale Frequenz des Taktsignals, die durch die Prüfvorrichtung eingespeist werden kann, gleich 100 MHz ist.There are some cases where the maximum operating frequency of the normal operating mode higher than such a frequency that is input from the tester can. The following case is e.g. B. imaginable. The maximum operating frequency the normal operating mode is equal to 200 MHz, whereas the maximum Frequency of the clock signal which is fed in by the test device can, is equal to 100 MHz.

Was die in 11 gezeigte Halbleitervorrichtung anbelangt, wird in einem derartigen Fall die Frequenz des von der Prüfvorrichtung eingespeisten Taktsignals vervielfacht, wobei dann die Halbleiterschaltung basierend auf diesem Taktsignal betrieben wird, das die vervielfachte Frequenz besitzt. Selbst in einem derartigen Fall, in dem die maximale Betriebsfrequenz der Prüfvorrichtung (z. B. 100 MHz) niedriger als die maximale Betriebsfrequenz der Halbleiterschaltung (z. B. 100 MHz) ist, können folglich die Funktionen der Halbleiterschaltung durch diese Prüfvorrichtung geprüft werden.What the in 11 As far as the semiconductor device shown is concerned, in such a case the frequency of the clock signal fed in by the test device is multiplied, the semiconductor circuit then being operated based on this clock signal which has the multiplied frequency. Even in In such a case, in which the maximum operating frequency of the test device (e.g. 100 MHz) is lower than the maximum operating frequency of the semiconductor circuit (e.g. 100 MHz), the functions of the semiconductor circuit can be tested by this test device.

Die in 11 gezeigte Halbleiterschaltung kann in der Prüfbetriebsart durch die Verwendung des Taktsignals mit der niedrigen Frequenz unter besseren Bedingungen betrieben werden. Diese Halbleiterschaltung. wird jedoch in einem derartigen Fall fehlerhaft betrieben, in dem das Taktsignal mit der hohen Frequenz in der normalen Betriebsart eingespeist wird.In the 11 The semiconductor circuit shown can be operated in the test mode by using the clock signal with the low frequency under better conditions. This semiconductor circuit. is operated erroneously, however, in such a case that the clock signal with the high frequency is fed in the normal mode.

Der Grund, warum ein derartiger fehlerhafter Betrieb der Halbleiterschaltung auftritt, ist wie folgt gegeben: Weil die Kapazität der Signalleitung, die verwendet wird, um das Taktsignal einzuspeisen, groß ist, wird die Übertragungszeit des Taktsignals verlängert. Alternativ wird die Signalform des ansteigenden Signalabschnitts des Taktsignals deformiert. In der in 11 gezeigten bekannten Halbleiterschaltung ist der Grund, aus dem die Kapazität der zum Einspeisen des Taktsignals verwendeten Signalleitung vergrößert ist, der, daß diese bekannte Halbleiterschaltung das NOR-Gatter 101 verwendet. In diesem NOR-Gatter 101 ist die Kapazität des Eingangsanschlusses groß. Deshalb werden sowohl die Kapazität der ersten Taktsignalleitung 102 als auch die Kapazität der zweiten Taktsignalleitung 103 vergrößert. Die Vergrößerung der Kapazität, die die Signalleitung besitzt, kann wahrscheinlich das Auftreten eines fehlerhaften Betriebs in dem Fall hervorrufen, in dem die Halbleiterschaltung bei hoher Geschwindigkeit betrieben wird. Es wird eine derartige Halbleiterschaltung gewünscht, die die Daten als Antwort auf mehrere Taktsignale auffangen kann, während eine Kapazität einer Signalleitung vermindert ist.The reason why such an erroneous operation of the semiconductor circuit occurs is as follows: Because the capacitance of the signal line used to feed the clock signal is large, the transmission time of the clock signal is extended. Alternatively, the waveform of the rising signal portion of the clock signal is deformed. In the in 11 Known semiconductor circuit shown is the reason why the capacity of the signal line used for feeding the clock signal is increased, that this known semiconductor circuit has the NOR gate 101 used. In this NOR gate 101 the input port capacity is large. Therefore, both the capacitance of the first clock signal line 102 as well as the capacitance of the second clock signal line 103 increased. The increase in the capacitance of the signal line is likely to cause malfunction to occur in the case where the semiconductor circuit is operated at high speed. What is desired is such a semiconductor circuit that can capture the data in response to multiple clock signals while reducing the capacitance of a signal line.

In der in 11 gezeigten bekannten Halbleiterschaltung ist außerdem der Ausgang des NOR-Gatters 101 sowohl mit dem Master-Flipflop 105 als auch dem Slave-Flipflop 106 verbunden. Dieses NOR-Gatter 101 erfordert eine derartige Ansteuerungsfähigkeit, durch die sowohl das Master-Flipflop 105 als auch das Slave-Flipflop 106 in einem richtigen Zustand angesteuert werden können. Eine derartige Tatsache, daß die maximale Ansteuerungsfähigkeit einer Verknüpfungsschaltung im Gebrauch groß ist, kann einen Nachteil mit Bezug auf einen Hochgeschwindigkeitsbetrieb einer Halbleiterschaltung bilden.In the in 11 known semiconductor circuit shown is also the output of the NOR gate 101 both with the master flip-flop 105 as well as the slave flip-flop 106 connected. This NOR gate 101 requires such a drive capability, through which both the master flip-flop 105 as well as the slave flip-flop 106 can be controlled in a correct state. Such a fact that the maximum drive capability of a logic circuit is large in use can be a disadvantage with respect to high-speed operation of a semiconductor circuit.

Demzufolge wird eine derartige Halbleiterschaltung, die Daten als Antwort auf mehrere Taktsignale auffangen kann, während die maximale Ansteuerungsfähigkeit einer Verknüpfungsschaltung im Gebrauch vermindert ist, in diesem technischen Gebiet benötigt.Accordingly, such a semiconductor circuit, can capture the data in response to multiple clock signals while the maximum controllability a logic circuit reduced in use, needed in this technical field.

Die DE-A-196 36 083 zeigt eine Flipflopschaltung mit einem Master- und einem Slave-Flipflop, wobei das Slave-Flipflop durch PMOS- und NMOS-Transistoren gebildete Übertragungsgatter aufweist, die durch Taktsignale T1 und T2 gesteuert sind. In einer entsprechenden Flipflopschaltung des Zweiphasentakttyps wird ein Eingangssignal D, welches in den Eingangsanschluss eingegeben wird, bei fallender Taktflanke des Taktsignals T1 in den Master-Flipflop eingegeben und bei steigender Taktflanke des Taktsignals T2 wird ein Ausgangssignal Q an den Ausgangsanschluss mit einer T2-Q-Verzögerung ausgegeben.The DE-A-196 36 083 shows a flip-flop circuit with a master and a slave flip-flop, the slave flip-flop having transmission gates formed by PMOS and NMOS transistors, which are controlled by clock signals T1 and T2. In a corresponding flip-flop circuit of the two-phase clock type, an input signal D, which is input into the input connection, is input into the master flip-flop with a falling clock edge of the clock signal T1, and with a rising clock edge of the clock signal T2, an output signal Q is sent to the output connection with a T2-Q Delay issued.

In der DE 34 90 015 ist eine abfragbare Latch-Schaltung offenbart, welche einen Latch und Schieberegister kombiniert, um eine Zeitbeschränkung auszuschalten.In the DE 34 90 015 discloses an interrogatable latch circuit that combines a latch and shift register to eliminate a time limit.

In der DE 34 43 788 ist eine taktgesteuerte Master-Slave-Kippschaltung offenbart, deren Speicherfähigkeit mittels eines taktgesteuerten Speicherschalters wahlweise beseitigbar und hervorrufbar ist.In the DE 34 43 788 discloses a clock-controlled master-slave multivibrator circuit, the storage capacity of which can optionally be eliminated and caused by means of a clock-controlled memory switch.

Der Erfindung liegt daher die Aufgabe zugrunde, eine im Oberbegriff des Patentanspruchs 1 definierte Auffangschaltung weiterzubilden, die die Daten am Eingangsknoten mit hoher Geschwindigkeit als Antwort auf mehrere Taktsignale auffängt.The invention is therefore the object on the basis of a catch circuit defined in the preamble of claim 1 to further develop the data at the input node at high speed in response to multiple clock signals.

Diese Aufgabe der Erfindung wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Maßnahmen gelöst.This object of the invention will by the specified in the characterizing part of claim 1 activities solved.

Gemäß einem Aspekt der Erfindung gilt es dabei, eine Halbleiterschaltung zum Auffangen von Daten als Antwort auf mehrere Taktsignale zu schaffen, während eine Kapazität einer Signalleitung, die verwendet wird, um diese Taktsignale einzuspeisen, vermindert ist.According to one aspect of the invention it is important to use a semiconductor circuit to collect data in response to multiple clock signals while creating one capacity a signal line used to feed these clock signals is.

Gemäß einem weiteren Aspekt der Erfindung gilt es, eine Halbleiterschaltung zum Auffangen von Daten als Antwort auf mehrere Taktsignale zu schaffen, während die maximale Ansteuerungsfähigkeit einer Verknüpfungsschaltung im Gebrauch vermindert ist. Das aus der ODER-Verknüpfung des ersten Taktsignals und des zweiten Taktsignals erhaltene Ergebnis wird nicht in das Master-Flipflop der Auffangschaltung für Daten der vorliegenden Erfindung eingegeben. Die Last dieser Taktsignalleitungen kann vermindert werden.According to another aspect of The invention relates to a semiconductor circuit for collecting data in response to creating multiple clock signals while the maximum controllability a logic circuit is reduced in use. That from the OR combination of the first clock signal and the second clock signal result obtained is not in the master flip-flop of the data latch of the present invention. The load of these clock signal lines can can be reduced.

Die obigen und andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden ausführlichen Beschreibung offensichtlicher, wenn sie im Zusammenhang mit der beigefügten Zeichnung gegeben wird, worin:The above and other tasks, features and Advantages of the present invention will become apparent from the following detailed Description more obvious when related to the attached Drawing is given, in which:

1 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung einer Auffangschaltung für Daten gemäß einer ersten Ausführungsform der vorliegenden Erfindung zu zeigen; 1 Fig. 10 is a schematic block diagram to show a circuit arrangement of a data latch according to a first embodiment of the present invention;

2 eine Schaltungsanordnung eines Übertragungsgatters zeigt, das in der Auffangschaltung für Daten nach 1 zeigt, das in der Auffangschaltung für Daten nach 1 verwendet wird; 2 shows a circuit arrangement of a transmission gate that is in the data latch 1 shows that in the data latch 1 is used;

3 eine Darstellung ist, um ein Symbol zum Anzeigen des in 2 gezeigten Übertragungsgatters zu erklären; 3 an illustration is about a symbol to display the in 2 explain the transmission gate shown;

4 eine Schaltungsanordnung eines weiteren Übertragungsgatters darstellt, das in der Auffangschaltung nach 1 verwendet wird; 4 represents a circuit arrangement of a further transmission gate that in the catch circuit after 1 is used;

5 eine Darstellung ist, um ein Symbol zum Anzeigen des in 4 gezeigten Übertragungsgatters zu erklären; 5 a representation is to be a symbol for displaying the in 4 explain the transmission gate shown;

6 ein Ablaufplan ist, um die Operation der Auffangschaltung für Daten gemäß der ersten Ausführungsform zu erklären; 6 Fig. 10 is a flowchart for explaining the operation of the data latch according to the first embodiment;

7 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung der Auffangschaltung für Daten gemäß der zweiten Ausführungsform zu zeigen; 7 Fig. 12 is a schematic block diagram to show a circuit arrangement of the data latch circuit according to the second embodiment;

8 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung der Auffangschaltung für Daten gemäß der dritten Ausführungsform zu zeigen; 8th Fig. 10 is a schematic block diagram to show a circuit arrangement of the data latch circuit according to the third embodiment;

9 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung einer Auffangschaltung für Daten gemäß einer vierten Ausführungsform der vorliegenden Erfindung darzustellen; 9 Fig. 10 is a schematic block diagram to illustrate a circuit arrangement of a data latch according to a fourth embodiment of the present invention;

10 ein schematischer Blockschaltplan ist, um eine Schaltungsanordnung einer Auffangschaltung für Daten gemäß einer fünften Ausführungsform der vorliegenden Erfindung darzustellen; und 10 Fig. 10 is a schematic block diagram to illustrate a circuit arrangement of a data latch according to a fifth embodiment of the present invention; and

11 ein schematischer Blockschaltplan ist, um die Schaltungsanordnung einer Auffangschaltung für Daten der verwandten Technik zu zeigen. 11 Fig. 10 is a schematic block diagram to show the circuitry of a related art data latch.

AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMENDETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS

1 zeigt schematisch einen Blockschaltplan einer Halbleiterschaltung, d. h. einer Auffangschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Diese Halbleiterschaltung ist mit einem Inverter und einem Flipflop versehen. Wie in 1 gezeigt ist, ist eine erste Taktsignalleitung 32 mit einem Eingangsanschluß eines Inverters 31 verbunden. Ein Taktsignal "a" wird in die erste Taktsignalleitung 32 eingespeist. Das Taktsignal "a" entspricht einem Signal, das entweder ein "HI"-Potential ("HOCH"-Potential) oder ein "LO"-Potential ("TIEF"-Potential) aufweist. In diesem Fall entspricht das "HI"-Potential einem Stromversorgungspotential, während das "LO"-Potential einem Massepotential entspricht. Es sollte selbstverständlich sein, daß die Signale, die in der folgenden Beschreibung der vorliegenden Erfindung erklärt sind, den Signalen entsprechen, die entweder "HI"-Potential oder "LO"-Potential aufweisen. 1 schematically shows a block diagram of a semiconductor circuit, that is, a latch circuit according to a first embodiment of the present invention. This semiconductor circuit is provided with an inverter and a flip-flop. As in 1 is a first clock signal line 32 with an input terminal of an inverter 31 connected. A clock signal "a" is in the first clock signal line 32 fed. The clock signal "a" corresponds to a signal which has either a "HI" potential ("HIGH" potential) or a "LO" potential ("LOW" potential). In this case, the "HI" potential corresponds to a power supply potential, while the "LO" potential corresponds to a ground potential. It should be understood that the signals explained in the following description of the present invention correspond to the signals having either "HI" potential or "LO" potential.

Der Inverter 31 invertiert das Taktsignal "a", um ein lokales Taktsignal "b" zu erzeugen. In diesem Fall bedeutet der Ausdruck, daß "ein Signal invertiert wird", daß, wenn ein Signal mit einem "HI"-Potential vorhanden ist, der Inverter 31 ein Signal mit einem "LO"-Potential ausgibt, wohingegen der Inverter 31 ein Signal mit einem "HI"-Potential ausgibt, wenn ein Signal mit einem "LO"-Potential vorhanden ist.The inverter 31 inverts the clock signal "a" to generate a local clock signal "b". In this case, the expression that "a signal is inverted" means that when there is a signal with a "HI" potential, the inverter 31 outputs a signal with a "LO" potential, whereas the inverter 31 outputs a signal with a "HI" potential when a signal with a "LO" potential is present.

Das lokale Taktsignal "b" wird in ein Flipflop 1 eingegeben. Ferner wird ein Taktsignal "c" über eine zweite Taktsignalleitung 33 in das Flipflop 1 eingegeben.The local clock signal "b" is converted into a flip-flop 1 entered. Furthermore, a clock signal "c" is sent via a second clock signal line 33 into the flip-flop 1 entered.

Das Flipflop 1 enthält sowohl ein Master-Flipflop 2 als auch ein Slave-Flipflop 3. Das lokale Taktsignal "b" wird in das Master-Flipflop 2 eingegeben. Das lokale Taktsignal "b" entspricht einem derartigen Signal, das durch die Invertierung des obenbeschriebenen Taktsignals "a" erzeugt wird. Folglich wird das Master-Flipflop 2 als Antwort auf das Taktsignal "a" betrieben. Ein weiteres Eingangssignal "d" wird ferner in das Master-Flipflop 2 eingegeben.The flip-flop 1 contains both a master flip-flop 2 as well as a slave flip-flop 3 , The local clock signal "b" is in the master flip-flop 2 entered. The local clock signal "b" corresponds to such a signal which is generated by inverting the clock signal "a" described above. As a result, the master flip-flop 2 operated in response to the clock signal "a". Another input signal "d" is also in the master flip-flop 2 entered.

Das Master-Flipflop 2 enthält einen Auswahlschalter 4. Sowohl ein Eingangsanschluß N0 als auch ein Knoten N1 sind mit dem Eingang des Auswahlschalters 4 verbunden. Der Knoten N0 entspricht einem derartigen Knoten, in den das Eingangssignal "d" eingegeben wird. Der Knoten N1 entspricht einem derartigen Knoten, der die Daten mit positiver Logik der Daten hält, die durch das Master-Flipflop 2 gehalten werden. Ein Erzeugungsprozeß eines Potentials am Knoten N1 wird später erklärt.The master flip-flop 2 contains a selection switch 4 , Both an input terminal N0 and a node N1 are connected to the input of the selection switch 4 connected. The node N0 corresponds to such a node into which the input signal "d" is input. The node N1 corresponds to such a node that holds the data with positive logic of the data by the master flip-flop 2 being held. A generation process of a potential at node N1 will be explained later.

Der Auswahlschalter 4 enthält sowohl ein Übertragungsgatter 4a als auch ein weiteres Übertragungsgatter 4b. Das Übertragungsgatter 4a ist mit dem Eingangsanschluß N0 verbunden. Dieses Transfergatter 4a wird in einen EIN-Zustand gebracht, wenn das lokale Taktsignal "b" das "HI"-Potential besitzt. Zu diesem Zeitpunkt ist der Eingangsanschluß N0 mit einem Knoten N2 verbunden. Das Übertragungsgatter 4a wird in einen AUS-Zustand gebracht, wenn das lokale Taktsignal "b" das "LO"-Potential besitzt. Zu diesem Zeitpunkt ist der Eingangsanschluß N0 nicht mit dem Knoten N2 verbunden.The selector switch 4 contains both a transmission gate 4a as well as another transmission gate 4b , The transmission gate 4a is connected to the input terminal N0. This transfer gate 4a is brought into an ON state when the local clock signal "b" has the "HI" potential. At this time, the input terminal N0 is connected to a node N2. The transmission gate 4a is brought into an OFF state when the local clock signal "b" has the "LO" potential. At this time, input port N0 is not connected to node N2.

Das Übertragungsgatter 4b ist mit dem Knoten N1 verbunden. Dieses Übertragungsgatter 46 wird in einen AUS-Zustand gebracht, wenn das lokale Taktsignal "b" das "HI"- Potential besitzt. Zu diesem Zeitpunkt ist der Knoten N1 nicht mit dem Knoten N2 verbunden. Das Übertragungsgatter 4b wird in einen EIN-Zustand gebracht, wenn das lokale Taktsignal "b" das "LO"-Potential besitzt. Zu diesem Zeitpunkt ist der Knoten N1 mit dem Knoten N2 verbunden.The transmission gate 4b is connected to node N1. This transmission gate 46 is brought into an OFF state when the local clock signal "b" has the "HI" potential. At this point, node N1 is not connected to node N2. The transmission gate 4b is brought into an ON state when the local clock signal "b" has the "LO" potential. At this point, node N1 is connected to node N2.

2 zeigt einen Stromlaufplan des Übertragungsgatters 4a. Das Übertragungsgatter 4a ist mit einem n-Kanal-Transistor 21 und einem p-Kanal-Transistor 22 versehen. Sowohl die Source des n-Kanal-Transistors 21 als auch die Source des p-Kanal-Transistors 22 sind mit einem Source-Anschluß 23 verbunden. Sowohl der Drain des n-Kanal-Transistors 21 als auch der Drain des p-Kanal-Transistors 22 sind mit einem Drain-Anschluß 24 verbunden. Das Gate des n-Kanal-Transistors 21 ist mit einem Gate-Anschluß 25 verbunden. Das Gate des p-Kanal-Transistors 22 ist über einen Inverter 26 mit dem Gate-Anschluß 25 verbunden. 2 shows a circuit diagram of the transmission gate 4a , The transmission gate 4a is provided with an n-channel transistor 21 and a p-channel transistor 22. Both the source of the n-channel transistor 21 and the source of the p-channel transistor 22 have a source connection 23 connected. Both the drain of the n-channel transistor 21 and the drain of the p-channel transistor 22 have a drain connection 24 connected. The gate of the n-channel transistor 21 is connected to a gate 25 connected. The gate of p-channel transistor 22 is through an inverter 26 with the gate connector 25 connected.

Wenn eine HI-Spannung (ein "HI"-Potential) an den Gate-Anschluß 25 angelegt ist, ist der Source-Anschluß 23 des Übertragungsgatters 4a zu dessen Drain-Anschluß 24 elektrisch leitend (EIN-Zustand). Wenn eine LO-Spannung (ein "LO"-Potential) an den Gate-Anschluß 25 dieses Übertragungsgatters 4a angelegt ist, ist dessen Source-Anschluß 23 von dessen Drain-Anschluß 24 elektrisch abgeschnitten (AUS-Zustand) .When a HI voltage (a "HI" potential) is applied to the gate terminal 25 is created, is the source connection 23 of the transmission gate 4a to its drain connection 24 electrically conductive (ON state). When an LO voltage (a "LO" potential) is applied to the gate terminal 25 this transmission gate 4a is created, is its source connection 23 from its drain connection 24 electrically cut off (OFF state).

In dieser Beschreibung der vorliegenden Erfindung ist das in 2 gezeigte Übertragungsgatter 4a durch die Verwendung eines in 3 gezeigten Symbols dargestellt. In diesem Symbol bezeichnen die Linien, die mit den kurzen Seiten eines Rechtecks verbunden sind, das ein Zeichen "TG" umgibt, entweder den Source-Anschluß oder den Drain-Anschluß. Weil der Source-Anschluß und der Drain-Anschluß zueinander elektrisch äquivalent sind, wird keine Unterscheidung getroffen. Eine mit einer langen Seite des Rechtecks verbundene Leitung, das ein Zeichen "TG" umgibt, bezeichnet den Gate-Anschluß.In this description of the present invention, this is in 2 shown transmission gate 4a by using an in 3 shown symbol. In this symbol, the lines connected to the short sides of a rectangle surrounding a character "TG" designate either the source or the drain. No distinction is made because the source and drain are electrically equivalent to each other. A line connected to a long side of the rectangle that surrounds a "TG" character designates the gate terminal.

4 zeigt einen äquivalenten Stromlaufplan des Übertragungsgatters 4b. Dieses Übertragungsgatter 4b besitzt im wesentlichen die gleiche Schaltungsanordnung wie diejenige des oben erklärten Übertragungsgatters 4a. Dieses Übertragungsgatter 4b besitzt den folgenden unterschiedlichen Punkt: Eine Gate-Elektrode eines p-Kanal-Transistors 27 ist direkt mit einem Gate-Anschluß 28 verbunden, während eine Gate-Elektrode eines n-Kanal-Transistors 29 über einen Inverter 30 mit dem Gate-Anschluß 28 verbunden ist. 4 shows an equivalent circuit diagram of the transmission gate 4b , This transmission gate 4b has substantially the same circuit arrangement as that of the transmission gate explained above 4a , This transmission gate 4b has the following different point: A gate electrode of a p-channel transistor 27 is directly connected to a gate connection 28 connected while a gate electrode of an n-channel transistor 29 via an inverter 30 with the gate connector 28 connected is.

Wenn eine HI-Spannung (ein "HI"-Potential) an den Gate-Anschluß 28 angelegt ist, ist der Source-Anschluß 31 des Übertragungsgatters 4b von dessen Drain-Anschluß 32 elektrisch abgeschnitten (AUS-Zustand). Wenn eine LO-Spannung (ein "LO"-Potential) an die Gate-Elektrode 28 dieses Übertragungsgatters 4b angelegt ist, ist dessen Source-Anschluß 31 mit dessen Drain-Anschluß 32 elektrisch verbunden (EIN-Zustand).When a HI voltage (a "HI" potential) is applied to the gate terminal 28 is created, is the source connection 31 of the transmission gate 4b from its drain connection 32 electrically cut off (OFF state). When an LO voltage (a "LO" potential) is applied to the gate electrode 28 this transmission gate 4b is created, is its source connection 31 with its drain connection 32 electrically connected (ON state).

In dieser Beschreibung der vorliegenden Erfindung ist das in 4 gezeigte Übertragungsgatter 4b unter Verwendung eines in 5 gezeigten Symbols dargestellt. In diesem Symbol bezeichnen die Linien, die mit den kurzen Seiten eines Rechtecks verbunden sind, das ein Zeichen "TG" umgibt, entweder den Source-Anschluß oder den Drain-Anschluß. Weil der Source-Anschluß und der Drain-Anschluß zueinander elektrisch äquivalent sind, wird keine Unterscheidung getroffen. Eine mit einem kleinen Kreis verbundene Linie, der mit einer langen Seite dieses Rechtecks in Kontakt gebracht ist, das ein Zeichen "TG" umgibt, bezeichnet einen Gate-Anschluß.In this description of the present invention, this is in 4 shown transmission gate 4b using an in 5 shown symbol. In this symbol, the lines connected to the short sides of a rectangle surrounding a character "TG" designate either the source or the drain. No distinction is made because the source and drain are electrically equivalent to each other. A line connected by a small circle, which is brought into contact with a long side of this rectangle, which surrounds a character "TG", denotes a gate connection.

Sowohl das Übertragungsgatter 4a als auch das Übertragungsgatter 4b werden in einer komplementären Betriebsart betrieben. Im Ergebnis verbindet der Auswahlschalter 4 als Antwort auf das lokale Taktsignal "b" entweder den Eingangsanschluß N0 oder den Knoten N1 mit dem Knoten N2. Wenn sich das lokale Taktsignal "c" auf einem "HI"-Potential befindet, verbindet dieser Auswahlschalter 4 den Eingangsanschluß N0 mit dem Knoten N2. Wenn sich das 1okale Taktsignal "c" auf einem "LO"-Potential befindet, verbindet dieser Auswahlschalter 4 den Knoten N1 mit dem Knoten N2.Both the transmission gate 4a as well as the transmission gate 4b are operated in a complementary operating mode. As a result, the selection switch connects 4 in response to the local clock signal "b" either the input terminal N0 or the node N1 with the node N2. If the local clock signal "c" is at a "HI" potential, this selection switch connects 4 the input terminal N0 to the node N2. If the local clock signal "c" is at a "LO" potential, this selection switch connects 4 node N1 with node N2.

Wie in 1 gezeigt ist, ist der Knoten N2, mit dem der Ausgang des Auswahlschalters 4 verbunden ist, mit einem Eingang eines Inverters 5 verbunden. Der Inverter 5 invertiert das Potential des Knotens N2 und gibt dann das invertierte Potential an einen weiteren Knoten N3 aus. Es sollte in dieser Beschreibung selbstverständlich sein, daß ein Ausdruck, daß ein bestimmtes Element "ein Potential invertiert" die folgenden Bedeutungen besitzt: Wenn ein Potential am Eingangsanschluß dieses Elements gleich einem "HI"-Potential ist, erzeugt dieses Element ein "LO"-Potential, wohingegen dieses Element ein "HI"-Potential erzeugt, wenn ein Potential am Eingangsanschluß dieses Elements gleich einem "LO"-Potential ist. Der Knoten N3 hält die Daten mit negativer Logik der Daten, die vom Master-Flipflop 2 gehalten werden. Das Potential des Knotens N3 wird als ein Auffangsignal "e" mit negativer Logik an das Slave-Flipflop 3 ausgegeben.As in 1 is shown is the node N2 with which the output of the selection switch 4 is connected to an input of an inverter 5 connected. The inverter 5 inverts the potential of node N2 and then outputs the inverted potential to another node N3. It should be understood in this description that an expression that a particular element "inverts a potential" has the following meanings: If a potential at the input terminal of that element is equal to a "HI" potential, this element produces a "LO" - Potential, whereas this element produces a "HI" potential if a potential at the input terminal of this element is equal to a "LO" potential. The node N3 holds the data with negative logic of the data from the master flip-flop 2 being held. The potential of node N3 is sent to the slave flip-flop as a latch signal "e" with negative logic 3 output.

Der Knoten N3 ist mit einem Eingang eines Inverters 6 verbunden. Der Inverter 6 invertiert das Potential des Knotens N3 und gibt dann das invertierte Potential an den Knoten N1 aus. Das Potential am Knoten N1 wird als ein Auffangsignal "f" mit positiver Logik an das Slave-Flipflop 3 ausgegeben.The node N3 is with an input of an inverter 6 connected. The inverter 6 inverts the potential of node N3 and then outputs the inverted potential to node N1. The potential at node N1 is sent to the slave flip-flop as a catch signal "f" with positive logic 3 output.

Sowohl das Auffangsignal "e" mit negativer Logik als auch das Auffangsignal "f" mit positiver Logik werden in das Slave-Flipflop 3 eingegeben. Ferner werden sowohl das lokale Taktsignal "b" als auch das lokale Taktsignal "c" in dieses Slave-Flipflop 3 eingegeben. Das Slave-Flipflop 3 wird als Antwort auf das lokale Taktsignal "b" und das Taktsignal "c" betrieben. In diesem Fall entspricht das lokale Taktsignal "c" einem derartigen Signal, das durch die Invertierung des Taktsignals "a" erzeugt wird. Im Ergebnis wird das Slave-Flipflop 3 als Antwort sowohl auf das Taktsignal "a" als auch das Taktsignal "b" betrieben.Both the catch signal "e" with negative logic and the catch signal "f" with positive logic are in the slave flip-flop 3 entered. Furthermore, both the local clock signal "b" and the local clock signal "c" are in this slave flip-flop 3 entered. The slave flip-flop 3 is operated in response to the local clock signal "b" and the clock signal "c". In this case the local clock signal "c" corresponds to such a signal which is generated by the inversion of the clock signal "a". As a result, the slave flip-flop 3 operated in response to both the clock signal "a" and the clock signal "b".

Das Slave-Flipflop.3 enthält einen Auswahlschalter 7. Der Eingang des Auswahlschalters 7 ist sowohl mit dem im Master-Flipflop 2 enthaltenen Knoten N3 als auch mit einem im Slave-Flipflop 3 enthaltenen Knoten N4 verbunden. Das Auffangsignal "e" mit negativer Logik wird von dem Eingang eingegeben, der mit dem Knoten N3 verbunden ist. Andererseits wird eine Erzeugungsstufe des Potentials am Knoten N4 später erklärt. Der Ausgang des Auswahlschalters 7 ist mit einem Knoten N5 verbunden.The slave flip-flop. 3 contains a selection switch 7 , The input of the selector 7 is both with that in the master flip-flop 2 contained node N3 as well as with one in the slave flip-flop 3 contained nodes N4 connected. The negative logic latch "e" is input from the input connected to node N3. On the other hand, a generation stage of the potential at the node N4 will be explained later. The output of the selection switch 7 is connected to a node N5.

Als Antwort auf das lokale Taktsignal "b" verbindet der Auswahlschalter 7 den Knoten N5 entweder mit dem Knoten N3 oder dem Knoten N4. Wenn sich das lokale Taktsignal "b" auf einem "HI"-Potential befindet, verbindet der Auswahlschalter 7 sowohl den Knoten N4 als auch den Knoten N5 miteinander. In diesem Fall entspricht der Knoten N4 einem derartigen Knoten, in dem die Daten mit negativer Logik der Daten gehalten werden, die vom Slave-Flipflop 3 gehalten werden. Zu diesem Zeitpunkt werden die Daten mit negativer Logik der Daten, die vom Slave-Flipflop 3 gehalten werden, in den Knoten N5 eingegeben. Wenn sich das lokale Taktsignal "b" auf einem "LO"-Potential befindet, verbindet der Auswahlschalter 7 sowohl den Knoten N3 als auch den Knoten N5 miteinander. Zu diesem Zeitpunkt wird das Auffangsignal "e" mit negativer Logik in den Knoten N5 eingegeben.In response to the local clock signal "b", the selection switch connects 7 node N5 with either node N3 or node N4. When the local clock signal "b" is at a "HI" potential, the selection switch connects 7 both the node N4 and the node N5 with each other. In this case, the node N4 corresponds to such a node in which the negative logic data of the data held by the slave flip-flop is held 3 being held. At this point, the data with negative logic is the data from the slave flip-flop 3 are entered into the node N5. When the local clock signal "b" is at a "LO" potential, the selection switch connects 7 both the node N3 and the node N5 with each other. At this time, the latch signal "e" is input to the node N5 with negative logic.

Der Auswahlschalter 7 ist sowohl mit einem Übertragungsgatter 7a als auch einem Übertragungsgatter 7b versehen. Das Übertragungsgatter 7a ist mit dem Knoten N4 verbunden. Das Übertragungsgatter 7b ist mit dem Knoten N3 verbunden. Das Übertragungsgatter 7a besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4a. Das Übertragungsgatter 7b besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4b. Der Auswahlschalter 7 besitzt eine ähnliche Struktur und außerdem eine ähnliche Funktion wie diejenigen des Auswahlschalters 4.The selector switch 7 is both with a transmission gate 7a as well as a transmission gate 7b Mistake. The transmission gate 7a is connected to node N4. The transmission gate 7b is connected to node N3. The transmission gate 7a has the same function and also the same construction as that of the transmission gate 4a , The transmission gate 7b has the same function and also the same construction as that of the transmission gate 4b , The selector switch 7 has a similar structure and also a similar function to that of the selection switch 4 ,

Der Knoten N5 ist mit dem Eingang eines Inverters 8 verbunden. Der Inverter 8 invertiert das Potential des Knotens N5 und gibt dann das invertierte Potential an einen Knoten N6 aus. Der Knoten N6 bildet einen derartigen Knoten, in dem die Daten mit positiver Logik der Daten gehalten werden, die vom Slave-Flipflop 3 gehalten werden. Der Knoten N6 ist mit irgendeinem der Eingänge eines Auswahlschalters 9 verbunden. Der andere Eingang dieses Auswahlschalters 9 ist mit dem Knoten N1 des Master-Flipflops 2 verbunden. Der Ausgang des Auswahlschalters 9 ist mit einem Knoten N7 verbunden.The node N5 is with the input of an inverter 8th connected. The inverter 8th inverts the potential of node N5 and then outputs the inverted potential to a node N6. The node N6 forms such a node in which the data is held with positive logic of the data from the slave flip-flop 3 being held. Node N6 is with any of the inputs of a selector switch 9 connected. The other input of this selector 9 is with node N1 of the master flip-flop 2 connected. The output of the selection switch 9 is connected to a node N7.

Als Antwort auf das Taktsignal "c" verbindet der Auswahlschalter 9 den Knoten N7 entweder mit dem Knoten N1 oder mit dem Knoten N6. Das Taktsignal "c" besitzt die gleiche Zeitperiode wie diejenige des Taktsignals "a", wobei es außerdem eine Phase besitzt, die gegenüber der Phase dieses Taktsignals "a" um "n" verschoben ist. Wenn sich das Taktsignal "c" auf einem "HI"-Potential befindet, verbin det der Auswahlschalter 9 den Knoten N1 mit dem Knoten N7. Zu diesem Zeitpunkt wird das Auffangsignal "f" mit positiver Logik in den Knoten N7 eingegeben. Wenn sich das Taktsignal "c" auf einem "LO"-Potential befindet, verbindet der Auswahlschalter 9 den Knoten N6 mit dem Knoten N7. Zu diesem Zeitpunkt werden die Daten mit positiver Logik der Daten, die vom Slave-Flipflop 3 gehalten werden, in den Knoten N7 eingegeben.In response to the clock signal "c", the selection switch connects 9 node N7 either with node N1 or with node N6. The clock signal "c" has the same time period as that of the clock signal "a", and it also has a phase that is shifted by "n" from the phase of this clock signal "a". When the clock signal "c" is at a "HI" potential, the selection switch connects 9 node N1 with node N7. At this point, positive logic "f" is input to node N7. When the clock signal "c" is at a "LO" potential, the selection switch connects 9 the node N6 with the node N7. At this point, the data with positive logic is the data from the slave flip-flop 3 are entered into the node N7.

Der Auswahlschalter 9 ist sowohl mit einem Übertragungsgatter 9a als auch einem Übertragungsgatter 9b versehen. Das Übertragungsgatter 9a ist mit dem Knoten N6 verbunden. Das Übertragungsgatter 9b ist mit dem Knoten N1 verbunden. Das Übertragungsgatter 9a besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4a. Das Übertragungsgatter 9b besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4b. Der Auswahlschalter 9 besitzt eine ähnliche Struktur und außerdem eine ähnliche Funktion wie diejenigen des Auswahlschalters 4.The selector switch 9 is both with a transmission gate 9a as well as a transmission gate 9b Mistake. The transmission gate 9a is connected to node N6. The transmission gate 9b is connected to node N1. The transmission gate 9a has the same function and also the same construction as that of the transmission gate 4a , The transmission gate 9b has the same function and also the same construction as that of the transmission gate 4b , The selector switch 9 has a similar structure and also a similar function to that of the selection switch 4 ,

Der Knoten N7 ist mit dem Eingang eines Inverters 10 verbunden. Der Inverter 10 invertiert das Potential des Knotens N7 und gibt dann das invertierte Potential an den Knoten N4 aus.The node N7 is with the input of an inverter 10 connected. The inverter 10 inverts the potential of node N7 and then outputs the inverted potential to node N4.

Es wird ein Signalweg verwendet, um den Knoten N4 mit dem Knoten N6 zu verbinden, wobei durch diesen ein Signal vom Knoten N4 über den Auswahlschalter 7 und den Inverter 8 zum Knoten N6 in dieser Reihenfolge übertragen wird. Während das Signal über diesen Weg übertragen wird, wird das Signal invertiert. Außerdem wird ein weiterer Signalweg verwendet, um den Knoten N4 mit dem Knoten N6 zu verbinden, durch den ein Signal vom Knoten N6 über den Auswahlschalter 9 und den Inverter 10 zum Knoten N4 in dieser Reihenfolge übertragen wird. Während das Signal über diesen Weg übertragen wird, wird das Signal invertiert.A signal path is used to connect the node N4 to the node N6, through which a signal from the node N4 via the selection switch 7 and the inverter 8th is transmitted to node N6 in this order. While the signal is being transmitted through this path, the signal is inverted. In addition, another signal path is used to connect node N4 to node N6, through which a signal from node N6 via the selector switch 9 and the inverter 10 is transmitted to node N4 in this order. While the signal is being transmitted through this path, the signal is inverted.

Der Eingang eines AusgangsInverters 11 ist außerdem mit dem Knoten N5 verbunden. Der AusgangsInverter 11 invertiert das Potential des Knotens N5 und gibt dann das invertierte Potential als ein Ausgangssignal "g" aus. Die Daten mit negativer Logik der Daten, die vom Slave-Flipflop 3 gehalten werden, werden in diesem Knoten N5 gehalten. Im Ergebnis werden die vom Slave-Flipflop 3 gehaltenen Daten als .das Ausgangssignal "g" ausgegeben.The input of an output inverter 11 is also connected to node N5. The output inverter 11 inverts the potential of the node N5 and then outputs the inverted potential as an output signal "g". The data with negative logic of the data from the slave flip-flop 3 are held are held in this node N5. As a result, the slave flip-flop 3 held data as .The output signal "g" is output.

Als nächstes werden die Operationen der Halbleiterschaltung gemäß der ersten Ausführungsform der vorliegenden Erfindung beschrieben. Unter Bezugnahme auf einen in 6 gezeigten Ablaufplan werden nun die Operationen der Flipflops erklärt. Es wird angenommen, daß für einen Zeitpunkt "t", für den t < 0 gilt, die Signale mit "LO"-Potentialen als das Taktsignal "a" und das Taktsignal "c" eingegeben werden. Zu diesem Zeitpunkt befindet sich das lokale Taktsignal "b" auf einem "HI"-Potential. Dies ist so, weil dieses lokale Taktsignal "b" einem derartigen Signal entspricht, das durch Invertierung des Taktsignals "a" erzeugt wird.Next, the operations of the semiconductor circuit according to the first embodiment of the present invention will be described. Referring to an in 6 The flow chart shown will now explain the operations of the flip-flops. It is assumed that for a time "t" for which t <0, the signals with "LO" potentials are input as the clock signal "a" and the clock signal "c". At this time, the local clock signal "b" is at a "HI" potential. This is because this local clock signal "b" corresponds to such a signal that is generated by inverting the clock signal "a".

Es wird außerdem angenommen, daß sich für den Zeitpunkt "t", für den t < 0 gilt, so das Eingangssignal "d" auf einem "LO"-Potential befindet. Zu diesem Zeitpunkt ist das Potential am Knoten N2 ein "LO"-Potential. Das ist so, weil das Eingangssignal "d" in den Knoten N2 eingegeben wird. Außerdem ist ein Potential am Knoten N3 ein "HI"-Potential. Dies ist so, weil ein derartiges, durch Invertierung des Potentials des Knotens N2 erhaltenes Potential an den Knoten N3 ausgegeben wird. Ein Potential am Knoten N1 ist ein "LO"-Potential. Dies ist so, weil ein derartiges, durch Invertierung des Potentials des Knotens N3 erhaltenes Potential an den Knoten N1 ausgegeben wird.It is also believed that for the time "t" for where t <0 applies so the input signal "d" is at a "LO" potential. To this At the point in time, the potential at node N2 is a "LO" potential. The is because the input signal "d" is input to the node N2 becomes. Moreover a potential at node N3 is a "HI" potential. This is so because of such, by inverting the potential of the node N2 obtained potential is output at the node N3. A potential there is a "LO" potential at node N1. This is because such a potential obtained by inverting the potential of node N3 is output to the node N1.

Er wird außerdem so angenommen, daß Daten, die ein "LO"-Potential besitzen, vom Slave-Flipflop 3 gehalten werden. Mit anderen Worten, er wird so angenommen, daß vom Knoten N6 und vom Knoten N7 des Slave-Flipflops 3"LO"-Potentiale gehalten werden, wohingegen vom Knoten N4 und vom Knoten N5 "HI"-Potentiale gehalten werden.It is also assumed that data having an "LO" potential is from the slave flip-flop 3 being held. In other words, it is assumed to be from node N6 and node N7 of the slave flip-flop 3 ' LO "potentials are held, whereas node N4 and node N5 hold" HI "potentials.

Der Zeitpunkt 0 ≤ t < t1:
Während der Zeitdauer 0 ≤ t < t1 besitzen sowohl das Taktsignal "a" als auch das zweite lokale Taktsignal "c" "LO"-Potentiale. Das lokale Taktsignal "b" besitzt ein "HI"-Potential. Deshalb ist der Eingangsanschluß N0 mit dem Knoten N2 verbunden. Das Eingangssignal "d" wird in den Knoten N2 eingegeben.The time 0 ≤ t <t1:
During the time period 0 t t <t1, both the clock signal "a" and the second local clock signal "c" have "LO" potentials. The local clock signal "b" has a "HI" potential. Therefore, the input terminal N0 is connected to the node N2. The input signal "d" is input to the node N2.

Das Potential des Eingangssignals "d" wird zu einem Zeitpunkt "0" in ein "HI"-Potential geändert. Das Eingangssignal "d" wird vom Knoten N2 über den Inverter 5, den Knoten 3 und den Inverter 6 zum Knoten 1 in dieser Reihenfolge übertragen. Das Potential dieses Eingangssignals "d" wird durch den Inverter 5 und den Inverter 6 invertiert. Im Ergebnis werden das Potential des Knotens N1 und das Potential des Knotens N4 zum Zeitpunkt t = 0 als Antwort auf das Eingangssignal "d" in "HI"-Potentiale geändert. Das Potential des Auffangsignals "f" mit positiver Logik wird außerdem in ein "HI"-Potential geändert. Das Potential am Knoten N3 wird zum Zeitpunkt t = 0 in ein "LO"-Potential geändert. Dies ist so, weil das Potential am Knoten N3 durch Invertierung des Potentials am Knoten N2 erzeugt wird. Das Potential des Auffangsignals "e" mit negativer Logik wird außerdem in ein "LO"-Potential geändert.The potential of the input signal "d" is changed to a "HI" potential at a time "0". The input signal "d" is from the node N2 via the inverter 5 , the knot 3 and the inverter 6 to the knot 1 transferred in this order. The potential of this input signal "d" is through the inverter 5 and the inverter 6 inverted. As a result, the potential of the node N1 and the potential of the node N4 at time t = 0 are changed to "HI" potentials in response to the input signal "d". The potential of the positive signal latch "f" is also changed to a "HI" potential. The potential at node N3 is changed to a "LO" potential at time t = 0. This is because the potential at node N3 is generated by inverting the potential at node N2. The potential of the catch signal "e" with negative logic is also changed to a "LO" potential.

Andererseits ist im Slave-Flipflop 3 der Knoten N5 mit dem Knoten N4 verbunden. Der Knoten N7 ist mit dem Knoten N6 verbunden. Im Slave-Flipflop 3 ist eine derartige geschlossene Schleife gebildet, durch die ein Signal vom Knoten N4 über den Knoten N5, den Inverter 8, den Knoten N6, den Knoten N7, den Inverter 10 zum Knoten N4 übertragen wird. Das Slave-Flipflop 3 hält kontinuierlich derartige Daten, die zum Zeitpunkt t = 0 mittels dieser geschlossenen Schleife gehalten werden. Mit anderen Worten, sowohl der Knoten N4 als auch der Knoten N5 halten die "HI"-Potentiale, während sowohl der Knoten N6 als auch der Knoten N7 die "LO"-Potentiale halten. Das Ausgangssignal "g" wird durch Invertierung des Potentials am Knoten N5 erzeugt. Mit anderen Worten, das Ausgangssignal "g" gibt kontinuierlich das "LO"-Potential aus.On the other hand is in the slave flip-flop 3 node N5 connected to node N4. Node N7 is connected to node N6. In the slave flip-flop 3 Such a closed loop is formed, through which a signal from node N4 via node N5, the inverter 8th , the node N6, the node N7, the inverter 10 is transmitted to node N4. The slave flip-flop 3 continuously holds data that is held at time t = 0 by means of this closed loop. In other words, both node N4 and node N5 hold the "HI" potentials, while both node N6 and node N7 hold the "LO" potentials. The output signal "g" is generated by inverting the potential at node N5. In other words, the output signal "g" continuously outputs the "LO" potential.

Der Zeitpunkt t1 ≤ t < t2:
Zu einem Zeitpunkt "t1" wird das Potential des Taktsignals "a" von einem "LO"-Potential in ein "HI"-Potential geändert. Das Potential des lokalen Taktsignals "b" wird ein "LO"-Potential.The time t1 ≤ t <t2:
At a time "t1", the potential of the clock signal "a" is changed from a "LO" potential to a "HI" potential. The potential of the local clock signal "b" becomes a "LO" potential.

Der Knoten N2 des Master-Flipflops 2 ist vom Eingangssignal "d" abgeschnitten, wobei er mit dem Knoten N1 verbunden ist. Im Master-Flipflop 2 ist eine derartige geschlossene Schleife gebildet, durch die ein Signal vom Knoten N2 über den Inverter 5, den Knoten N3, den Inverter 6, den Knoten N1 zum Knoten N2 übertragen wird. Das Master-Flipflop 2 hält zum Zeitpunkt "t1" mittels dieser geschlossenen Schleife derartige Daten des Eingangssignals "d". Mit anderen Worten, sowohl der Knoten N1 als auch der Knoten N2 fahren damit fort, die "HI"-Potentiale zu halten, während der Knoten N3 damit fortfährt, das "LO"-Potential zu halten. Das Auffangsignal "f" mit posi tiver Logik erhält einen Zustand mit "HI"-Potential aufrecht, während das Auffangsignal "e" mit negativer Logik einen Zustand mit "LO"-Potential aufrechterhält.The node N2 of the master flip-flop 2 is cut off from input signal "d", being connected to node N1. In the master flip-flop 2 Such a closed loop is formed, through which a signal from node N2 via the inverter 5 , the node N3, the inverter 6 node N1 is transmitted to node N2. The master flip-flop 2 at time "t1" holds such data of the input signal "d" by means of this closed loop. In other words, both node N1 and node N2 continue to hold the "HI" potential while node N3 continues to hold the "LO" potential. The latch signal "f" with positive logic maintains a state with "HI" potential, while the latch signal "e" with negative logic maintains a state with "LO" potential.

Andererseits ist der Knoten N5 des Slave-Flipflops 3 mit dem Knoten N3 des Master-Flipflops 2 verbunden. Das Auffangsignal "e" mit negativer Logik wird zum Zeitpunkt "t1" in das Slave-Flipflop 3 abgerufen. Das Auffangsignal "e" mit negativer Logik wird vom Knoten N5 über den Inverter 8, den Knoten N6, den Knoten N7, den Inverter 10 zum Knoten N4 in dieser Reihenfolge übertragen. Die Potentiale des Knotens N4 und des Knotens N5 werden "LO"-Potentiale, wohingegen die Potentiale des Knotens N6 und des Knotens N7 "HI"-Potentiale werden.On the other hand, node N5 is the slave flip-flop 3 with the node N3 of the master flip-flop 2 connected. The catch signal "e" with negative logic is in the slave flip-flop at time "t1" 3 accessed. The catch signal "e" with negative logic is from the node N5 via the inverter 8th , the node N6, the node N7, the inverter 10 transmitted to node N4 in that order. The potentials of node N4 and node N5 become "LO" potentials, whereas the potentials of node N6 and node N7 become "HI" potentials.

Das Slave-Flipflop 3 gibt die Daten mit negativer Logik des Knotens N5 als das Ausgangssignal "g" aus. Mit anderen Worten, das Slave-Flipflop 3 gibt ein "HI"-Potential als das Ausgangssignal "g" aus. Wenn das lokale Taktsignal "d" ansteigt, fängt das Flipflop 1 auf diese Weise die Daten des Eingangssignals "d" auf, wobei es dann die aufgefangenen Daten als das Ausgangssignal "g" ausgibt.The slave flip-flop 3 outputs the data with negative logic of the node N5 as the output signal "g". In other words, the slave flip-flop 3 outputs a "HI" potential as the output signal "g". When the local clock signal "d" rises, the flip-flop begins 1 in this way the data of the input signal "d", and it then outputs the collected data as the output signal "g".

Der Zeitpunkt t2 ≤ t < t4:
Zu einem Zeitpunkt "t2" wird das Potential des Taktsignals "a" auf ein "LO"-Potential zurückgeführt. Die Potentiale sowohl des Taktsignals "a" als auch des Taktsignals "c" sind "LO"-Potentiale. Das Potential des lokalen Taktsignals "b" ist ein "HI"-Potential.The time t2 ≤ t <t4:
At a time "t2", the potential of the clock signal "a" is returned to a "LO" potential. The potentials of both the clock signal "a" and the clock signal "c" are "LO" potentials. The potential of the local clock signal "b" is a "HI" potential.

Der Knoten N2 des Master-Flipflops 2 ist mit dem Eingangsanschluß N0 verbunden. Das Eingangssignal "d" wird in den Knoten N2 eingegeben. Dieses Eingangssignal "d" wird vom Knoten N2 über den Inverter 5, den Knoten N3, den Inverter 6 zum Knoten N1 in dieser Reihenfolge über tragen.The node N2 of the master flip-flop 2 is connected to the input terminal N0. The input signal "d" is input to the node N2. This input signal "d" is from node N2 via the inverter 5 , the node N3, the inverter 6 transfer to node N1 in this order.

Zu einem Zeitpunkt "t3", der durch t2 < t3 < t4 definiert ist, wird das Potential des Eingangssignals "d" in das "LO"-Potential geändert. Als Antwort auf das Eingangssignal "d" werden zu diesem Zeitpunkt "t3" die Potentiale des Knotens N1 und des Knotens N2 in "LO"-Potentiale geändert. Zum Zeitpunkt "t3" wird das Potential des Knotens N3 in das "HI"-Potential geändert.At a point in time "t3" that is by t2 <t3 <t4 is defined, the potential of the input signal "d" becomes the "LO" potential changed. In response to the input signal "d" will be at this time "t3" the potentials of node N1 and node N2 in "LO" potentials changed. At time "t3", the potential of the node N3 becomes the "HI" potential changed.

Andererseits ist im Slave-Flipflop 3 eine derartige geschlossene Schleife gebildet, durch die das Signal vom Knoten N4 über den Knoten N5, den Inverter 8, den Knoten N6, den Knoten N7, den Inverter 10 zum Knoten N4 in dieser Reihenfolge übertragen wird. Das Slave-Flipflop 3 ruft sowohl das Auffangsignal "f" mit positiver Logik als auch des Auffangsignal "e" mit negativer Logik nicht ab. Das Slave-Flipflop 3 hält kontinuierlich derartige Daten, die bei t = t2 mittels dieser geschlossenen Schleife gehalten worden sind. Mit anderen Worten, nachdem das Potential des Eingangssignals "d" zum Zeitpunkt "t3" zum "LO"-Potential geändert worden ist, halten sowohl der Knoten N4 als auch der Knoten N5 die "LO"-Potentiale aufrecht, wobei außerdem sowohl der Knoten N6 als auch der Knoten N7 die "HI"-Potentiale aufrechterhalten.On the other hand is in the slave flip-flop 3 such a closed loop is formed, through which the signal from node N4 via node N5, the inverter 8th , the node N6, the node N7, the inverter 10 is transmitted to node N4 in this order. The slave flip-flop 3 does not get both the fallback signal "f" with positive logic and the fallback signal "e" with negative logic. The slave flip-flop 3 continuously holds such data that was kept at t = t2 by means of this closed loop are. In other words, after the potential of the input signal "d" is changed to the "LO" potential at the time "t3", both the node N4 and the node N5 maintain the "LO" potential, and also both the node N6 as well as node N7 maintain the "HI" potentials.

Der Zeitpunkt t4 ≤ t < t5:
Zu einem Zeitpunkt "t4" wird das Potential des Taktsignals "c" in ein "HI"-Potential geändert. Das Potential des Taktsignals "a" verbleibt auf einem "LO"-Potential. Das lokale Taktsignal "b" hält den Zustand des "HI"-Potentials aufrecht. Das Eingangssignal "e" wird vom Knoten N2 über den Inverter 5, den Knoten N3, den Inverter 6 zum Knoten N1 in dieser Reihenfolge übertragen. Weil das Eingangssignal "e" den Zustand des "LO"-Potentials aufrecht erhält, halten sowohl der Knoten N1 als auch der Knoten N2 den Zustand des "LO"-Potentials aufrecht, wohingegen der Knoten N3 den Zustand des "HI"-Potentials aufrechterhält. Das Auffangsignal "f" mit positiver Logik hält den Zustand des "LO"-Potentials aufrecht, während das Auffangsignal "e" mit negativer Logik den Zustand des "HI"-Potentials aufrechterhält.The time t4 ≤ t <t5:
At a time "t4", the potential of the clock signal "c" is changed to a "HI" potential. The potential of the clock signal "a" remains at a "LO" potential. The local clock signal "b" maintains the state of the "HI" potential. The input signal "e" is from the node N2 via the inverter 5 , the node N3, the inverter 6 transmitted to node N1 in that order. Because input signal "e" maintains the state of "LO" potential, both node N1 and node N2 maintain the state of "LO" potential, whereas node N3 maintains the state of "HI" potential , Intercept signal "f" with positive logic maintains the state of "LO" potential, whereas intercept signal "e" with negative logic maintains the state of "HI" potential.

Das Slave-Flipflop 3 ruft das Auffangsignal "f" mit positiver Logik ab. Das Auffangsignal "f" mit positiver Logik wird vom Knoten N7 über den Inverter 10, den Knoten 4, den Knoten 5, den Inverter 8 zum Knoten N6 in dieser Reihenfolge übertragen. Die Potentiale sowohl des Knotens N6 als auch des Knotens N7 werden als Antwort auf das Auffangsignal "f" mit positiver Logik in "LO"-Potentiale geändert. Die Potentiale sowohl des Knotens N4 als auch des Knotens N5 werden in "HI"-Potentiale geändert. Das Potential des Ausgangssignals "g" wird in ein "LO"-Potential geändert. Im Ergebnis fängt das Flipflop 1 das Eingangssignal "d" als Antwort auf das prüfende lokale Taktsignal "f" auf, wobei es dann dieses aufgefangene Eingangssignal "d" als das Ausgangssignal "g" ausgibt.The slave flip-flop 3 calls the catch signal "f" with positive logic. The latch signal "f" with positive logic is from the node N7 via the inverter 10 , the knot 4 , the knot 5 , the inverter 8th transmitted to node N6 in that order. The potentials of both node N6 and node N7 are changed to "LO" potentials in response to the catch signal "f" with positive logic. The potentials of both node N4 and node N5 are changed to "HI" potentials. The potential of the output signal "g" is changed to a "LO" potential. As a result, the flip-flop catches 1 the input signal "d" in response to the testing local clock signal "f", and it then outputs this captured input signal "d" as the output signal "g".

Es sollte angemerkt werden, daß zu einem Zeitpunkt t4 < t < t5, wenn der Zustand des Eingangssignals "d" geändert wird, die vom Slave-Flipflop 3 abgerufenen Daten außerdem geändert werden. Dies ist so, weil das Eingangssignal "d" kontinuierlich über das Auffangsignal "f" mit positiver Logik in das Slave-Flipflop 3 eingespeist wird. Um das Flipflop 1 unter normalen Bedingungen zu betreiben, ist die folgende Bedingung erforderlich. Wenn das Potential des Taktsignals "c" das "HI"-Potential wird, wird das Potential des Eingangssignals "d" nicht geändert.It should be noted that at a time t4 <t <t5 when the state of the input signal "d" is changed, that of the slave flip-flop 3 retrieved data can also be changed. This is because the input signal "d" continuously via the catch signal "f" with positive logic into the slave flip-flop 3 is fed. To the flip-flop 1 To operate under normal conditions, the following condition is required. When the potential of the clock signal "c" becomes the "HI" potential, the potential of the input signal "d" is not changed.

Der Zeitpunkt t5 ≤ t < t8:
Zu einem Zeitpunkt "t5" wird das Potential des Taktsignals "a" auf ein "LO"-Potential zurückgeführt. Anschließend wird zu einem Zeitpunkt "t6", der durch t5 < t6 < t8 definiert ist, das l?otential des Taktsignals "a" in ein "HI"-Potential geändert. Das Potential des Taktsignals "a" hält während einer durch t6 < t < t8 definierten Zeitperiode das "HI"-Potential aufrecht.The time t5 ≤ t <t8:
At a time "t5", the potential of the clock signal "a" is returned to a "LO" potential. Then at a time "t6", which is defined by t5 <t6 <t8, the potential of the clock signal "a" is changed to a "HI" potential. The potential of the clock signal "a" maintains the "HI" potential for a period of time defined by t6 <t <t8.

Der Knoten N2 des Master-Flipflops 2 ist vom Eingangssignal "d" abgeschnitten, wobei er mit dem Knoten N1 verbunden ist. Im Master-Flipflop 2 ist eine derartige geschlossene Schleife gebildet, durch die ein Signal vom Knoten N2 über den Inverter 5, den Knoten N3, den Inverter 6, den Knoten N1 zum Knoten N2 übertragen wird. Das Master-Flipflop 2 hält kontinuierlich derartige Daten, die zum Zeitpunkt "t6" mittels dieser geschlossenen Schleife gehalten wurden. Mit anderen Worten, sowohl der Knoten N1 als auch der Knoten N2 halten kontinuierlich "LO"-Potentiale, während der Knoten N3 kontinuierlich das "HI"-Potential hält. Das Auffangsignal "f" mit positiver Logik hält den Zustand des "LO"-Potentials aufrecht, während das Auffangsignal "e" mit negativer Logik den Zustand des "HI"-Potentials aufrechterhält.The node N2 of the master flip-flop 2 is cut off from input signal "d", being connected to node N1. Such a closed loop is formed in the master flip-flop 2, through which a signal from the node N2 via the inverter 5, the node N3, the inverter 6 node N1 is transmitted to node N2. The master flip-flop 2 continuously holds data that was held at time "t6" using this closed loop. In other words, both the node N1 and the node N2 continuously hold "LO" potentials, while the node N3 continuously holds the "HI" potential. Intercept signal "f" with positive logic maintains the state of "LO" potential, whereas intercept signal "e" with negative logic maintains the state of "HI" potential.

Zu einem Zeitpunkt "t7", der durch t6 < t7 < t8 definiert ist, wird das Potential des Eingangssignals "d" in ein "HI"-Potential geändert. Das Master-Flipflop 2 ruft jedoch während einer durch t6 < t < t8 def inierten Zeitperiode das Eingangssignal "d" nicht ab. Zu diesem Zeitpunkt "t7", der durch t6 < t7 < t8 definiert ist, werden die Potentiale sowohil des Auffangsignals "f" mit positiver Logik als auch des Auffangsignals "e" mit negativer Logik nicht geändert, selbst wenn das Potential des Eingangssignals "d" in ein "HI"-Potential geändert wird.At a time "t7", which is defined by t6 <t7 <t8, the potential of the input signal "d" is changed to a "HI" potential. The master flip-flop 2 however, does not fetch input signal "d" during a time period defined by t6 <t <t8. At this time "t7", which is defined by t6 <t7 <t8, the potentials of both the positive signal "f" and the positive logic "e" signal are not changed even if the potential of the input signal "d "is changed to a" HI "potential.

Andererseits ruft das Slave-Flipflop 3 das Auffangsignal "e" mit negativer Logik für eine Zeitdauer ab, während der das lokale Taktsignal "d" auf dem "HI"-Potential aufrechterhalten wird. Innerhalb der durch t6 < t < t8 definierten Zeitperiode wird das Potential des Auffangsignals "e" mit negativer Logik das "HI"-Potential. Zu diesem Zeitpunkt sind sowohl das Potential des Knotens N4 als auch das Potential des Knotens N5 "HI"-Potentiale. Die Potentiale sowohl des Knotens N6 als auch des Knotens N7 sind gleich den "LO"-Potentialen. Das Ausgangssignal "g" hält das "LO"-Potential aufrecht. Im Ergebnis fängt das Flipflop 1 die Daten des Eingangssignal "d" zu einem derartigen Zeitpunkt "t6" auf, wenn das Potential des Taktsignals "a" in das "HI"-Potential geändert wird, wobei es dann diese aufgefangenen Daten als das Ausgangssignal "g" ausgibt.On the other hand, the slave flip-flop calls 3 the latch signal "e" with negative logic for a period of time during which the local clock signal "d" is maintained at the "HI" potential. Within the time period defined by t6 <t <t8, the potential of the catch signal "e" with negative logic becomes the "HI" potential. At this time, both the potential of node N4 and the potential of node N5 are "HI" potentials. The potentials of both node N6 and node N7 are equal to the "LO" potentials. The output signal "g" maintains the "LO" potential. As a result, the flip-flop catches 1 the data of the input signal "d" at such a time "t6" when the potential of the clock signal "a" is changed to the "HI" potential, and then outputs this collected data as the output signal "g".

Selbst wenn das Potential des Eingangssignals "d" geändert wird, während das Potential des Taktsignals "a" gleich dem "HI"-Potential ist, fängt dieses Flipflop 1 derartige Daten auf, die erhalten werden, wenn das Potential des Taktsignals "a" in das "HI"-Potential geändert wird, wobei es dann die aufgefangenen Daten als das Ausgangssignal "g" ausgibt.Even if the potential of the input signal "d" is changed while the potential of the clock signal "a" is equal to the "HI" potential, this flip-flop catches 1 such data obtained when the potential of the clock signal "a" is changed to the "HI" potential, and then outputs the collected data as the output signal "g".

Wie oben erklärt ist, fängt die Auffangschaltung für Daten gemäß einer ersten Ausführungsform der vorliegenden Erfindung in einem derartigen Fall, in dem das Potential entweder des Taktsignals "a" oder des Taktsignals "c" in das "HI"-Potential geändert wird, die Daten des Eingangssignals "d" auf und hält dieses aufgefangene Eingangssignal. Diese Auffangschaltung für Daten kann die Daten des Eingangssignals "d" ohne die Verwendung des NOR-Gatters als Antwort auf ein derartiges Signal auffangen, das durch die ODER-Verknüpfung des Taktsignals "a" und des Taktsignals "c" erzeugt wird.As explained above, the data latch according to a first embodiment of the present invention captures the data in such a case that the potential of either the clock signal "a" or the clock signal "c" is changed to the "HI" potential of the input signal "d" and holds this captured input signal. This data catch circuit can be the data of the one catch signal "d" without using the NOR gate in response to such a signal which is generated by the OR operation of the clock signal "a" and the clock signal "c".

Die Auffangschaltung für Daten gemäß der ersten Ausführungsform verwendet kein derartiges NOR-Gatter, das eine große Kapazität eines seiner Eingangsanschlüsse aufweist. Entweder der Inverter oder das Übertragungsgatter ist mit der Signalleitung verbunden, durch die das Taktsignal übertragen wird. Die Kapazität des Eingangsgatters des Inverters beträgt 60 Prozent der Kapazität des Eingangsgatters des NOR-Gatters. Außerdem ist die Kapazität des Eingangsgatters des Übertragungsgatters kleiner als die Eingangskapazität des NOR-Gatters. In Übereinstimmung mit der Auffangschaltung für Daten der ersten Ausführungsform kann die Kapazität, die mit der Signalleitung verbunden ist, durch die das Taktsignal übertragen wird, kleiner als diejenige der herkömmlichen Auffangschaltung für Daten gemacht werden. Weil die Kapazität, die mit der Signalleitung verbunden ist, durch die das Taktsignal übertragen wird, vermindert ist, kann die Auffangschaltung für Daten der ersten Ausführungsform bei hoher Geschwindigkeit betrieben werden.The data capture circuit according to the first embodiment does not use such a NOR gate which has a large capacity of one of its input connections having. Either the inverter or the transmission gate is with the Signal line connected through which the clock signal is transmitted becomes. The capacity of the input gate of the inverter is 60 percent of the capacity of the input gate of the NOR gate. Moreover is the capacity of the input gate of the transmission gate smaller than the input capacity of the NOR gate. In accordance with the catch circuit for Data of the first embodiment can the capacity which is connected to the signal line through which the clock signal is transmitted becomes smaller than that of the conventional data latch be made. Because the capacity which is connected to the signal line through which the clock signal is transmitted, is reduced, the data latch circuit of the first embodiment operate at high speed.

7 zeigt eine Auffangschaltung für Daten gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 7 Figure 3 shows a data latch according to a second embodiment of the present invention.

Die in 7 gezeigte Auffangschaltung für Daten ist durch die Verwendung einer derartigen Struktur angeordnet, in der sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 in Reihe mit dem Signalweg vorgesehen sind, durch den das Signal vom Knoten N4 zum Knoten N6 übertragen wird. In dieser alternativen Anordnung wird anstelle des Auffangsignals "f" mit positiver Logik das Auffangsignal "e" mit negativer Logik in den Eingang des Auswahlschalters 9 eingegeben.In the 7 Data capture circuit shown is arranged through the use of such a structure in which both the selector switch 7 as well as the selector switch 9 are provided in series with the signal path through which the signal is transmitted from node N4 to node N6. In this alternative arrangement, instead of the catch signal "f" with positive logic, the catch signal "e" with negative logic is input to the selection switch 9 entered.

8 zeigt eine Auffangschaltung für Daten gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 8th Fig. 12 shows a data latch circuit according to a third embodiment of the present invention.

Die in 8 gezeigte Auffangschaltung für Daten ist durch die Verwendung einer derartigen Struktur angeordnet, in der sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 in einer mit dem Signalweg parallelen Weise vorgesehen sind, durch den das Signal vom Knoten N4 zum Knoten N6 übertragen wird. In dieser alternativen Anordnung wird anstelle des Auffangsignals "f" mit positiver Logik das Auffangsignal "e" mit negativer Logik in den Eingang der Auswahlschalter 7 und 9 in einem derartigen Fall eingegeben, in dem sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 zwischen dem Inverter 8 und dem Knoten N4 vorhanden sind. In dem Fall, in dem sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 zwischen dem Inverter 8 und dem Knoten N6 vorhanden sind, wird das Auffangsignal "f" mit positiver Logik in die Eingänge des Auswahlschalters 7 und des Auswahlschalters 9 eingegeben.In the 8th Data capture circuit shown is arranged through the use of such a structure in which both the selector switch 7 as well as the selector switch 9 are provided in a manner parallel to the signal path by which the signal is transmitted from node N4 to node N6. In this alternative arrangement, instead of the catch signal "f" with positive logic, the catch signal "e" with negative logic is input to the selection switches 7 and 9 entered in such a case in which both the selector switch 7 as well as the selector switch 9 between the inverter 8th and the node N4 are present. In the case where both the selector switch 7 as well as the selector switch 9 between the inverter 8th and the node N6 are present, the catch signal "f" with positive logic is applied to the inputs of the selection switch 7 and the selection switch 9 entered.

Außerdem ist die Auffangschaltung für Daten durch die Verwendung einer derartigen Struktur angeordnet, in der sowohl der Auswahlschalter 7 als auch der Auswahlschalter 9 im Signalweg vorgesehen sind, durch den das Signal vom Knoten N6 in den Knoten N4 übertragen wird. In dieser a1-ternativen Anordnung wird anstatt des Auffangsignals "e" mit negativer Logik das Auffangsignal "f" mit positiver Logik in den Eingang des Auswahlschalters 7 eingegeben.In addition, the data latch is arranged through the use of such a structure in which both the selector switch 7 as well as the selector switch 9 are provided in the signal path through which the signal is transmitted from node N6 to node N4. In this a1-alternative arrangement, instead of the catch signal "e" with negative logic, the catch signal "f" with positive logic is input to the selection switch 7 entered.

Es sollte selbstverständlich sein, daß die in 1 gezeigte Auffangschaltung für Daten im Vergleich zu den Auffangschaltungen für Daten, die in 7 und 8 gezeigt sind, derartige Vorzüge wie die Hochgeschwindigkeitsoperationen besitzt. Die in 1 gezeigte Halbleiterschaltung besitzt eine derartige Anordnung, daß sowohl das Auffangsignal "e" mit negativer Logik als auch das Auffangsignal "f" mit positiver Logik durch das Slave- Flipflop 3 abgerufen werden. Die Last ist sowohl auf das Auffangsignal "e" mit negativer Logik als auch auf das Auffangsignal "f" mit positiver Logik verteilt. Weil die Last verteilt ist, wird nur eine der Lasten, die entweder dem Auffangsignal "e" mit negativer Logik oder dem Auffangsignal "f" mit positiver Logik gegeben wird, nicht vergrößert, so daß diese Halbleiterschaltung den Vorzug wie den Hochgeschwindigkeitsbetrieb besitzen kann.It should go without saying that the in 1 The data latch shown in comparison to the data latches shown in 7 and 8th are shown to have such advantages as high-speed operations. In the 1 The semiconductor circuit shown has such an arrangement that both the catch signal "e" with negative logic and the catch signal "f" with positive logic by the slave flip-flop 3 be retrieved. The load is distributed both on the catch signal "e" with negative logic and on the catch signal "f" with positive logic. Because the load is distributed, only one of the loads given to either the negative logic latch "e" or the positive logic latch "f" is not increased, so this semiconductor circuit can be preferred as high-speed operation.

Außerdem kann in der Auffangschaltung für Daten gemäß den ersten bis dritten Ausführungsformen das Slave-Flipflop 3 modifiziert sein, um andere Taktsignale einzugeben. In dieser alternativen Anordnung können mehrere Auswahlschalter verwendet werden, wobei die Gesamtzahl dieser so ausgewählt wird, daß sie gleich einer Gesamtzahl der Taktsignale ist, die in das Slave-Flipflop 3 eingegeben werden. Wenn andere Auswahlschalter zwischen dem Ausgangsanschluß des Inverters 10 und dem Eingangsanschluß des Inverters 8 vorgesehen sind, wird das Auffangsignal "e" mit negativer Logik eingeben. Wenn andere Auswahlschalter zwischen dem Ausgangsanschluß des Inverters 8 und dem Eingangsanschluß des Inverters 10 vorgesehen sind, wird das Auffangsignal "f" mit positiver Logik eingegeben.In addition, in the data latch according to the first to third embodiments, the slave flip-flop 3 be modified to input other clock signals. In this alternative arrangement, multiple selection switches can be used, the total number of which is selected to be equal to a total number of clock signals input into the slave flip-flop 3 can be entered. If other selection switches between the output terminal of the inverter 10 and the input terminal of the inverter 8th are provided, the catch signal "e" is entered with negative logic. If other selection switches between the output terminal of the inverter 8th and the input terminal of the inverter 10 are provided, the catch signal "f" is entered with positive logic.

In dem Fall, in dem weiter andere Taktsignale in das Slave-Flipflop 3 eingegeben werden, besitzen das Taktsignal "a", das Taktsignal "c" und die anderen Taktsignale die gleichen Frequenzen, wobei sie Phasen besitzen, die voneinander verschieden sind. Wird nun vorausgesetzt, daß die Phase des Taktsignals "a" auf "0" gesetzt ist, wobei eine Gesamtzahl des Taktsignals "c" und anderer Taktsignale so ausgewählt ist, daß sie "n" ist (das Symbol "n" ist eine natürliche Zahl), können die Phasen des Taktsignals "c" und der anderen Taktsignale vorzugsweise so ausgewählt werden, daß sie jeweils gleich irgendeinem Wert aus 2πi/(n + 1) sind (das Symbol "i" ist eine natürliche Zahl von 0 bis m). In diesem Fall arbeitet das Flipflop 1 bei einer derartigen Betriebsgeschwindigkeit, die der Betriebsgeschwindigkeit äquivalent ist, die verwirklicht ist, wenn ein Taktsignal mit einer Frequenz eingegeben wird, die n-mal höher als die Frequenz des Taktsignals "a" ist.In the case where other clock signals continue into the slave flip-flop 3 are input, the clock signal "a", the clock signal "c" and the other clock signals have the same frequencies, having phases that are different from each other. Assume now that the phase of the clock signal "a" is set to "0", with a total number of the clock signal "c" and other clock signals being selected to be "n" (the symbol "n" is a natural number ), the phases of the clock signal "c" and the other clock signals can preferably be selected so that they are each equal to any value from 2πi / (n + 1) (the symbol "i" is a natural number from 0 to m). In this case the flip-flop works 1 at such an operating speed equivalent to the operating speed realized when a clock signal with a frequency is entered, which is n times higher than the frequency of the clock signal "a".

9 zeigt eine Auffangschaltung für Daten gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Die Auffangschaltung für Daten der vierten Ausführungsform ist mit einem Puffer und einem Flipflop versehen. Ein Taktsignal "a" wird über eine erste Taktsignalleitung 42 in diesen Puffer 41 eingegeben. Der Puffer 41 ist gebildet, indem ein Inverter in Reihe mit diesen Puffer 41 geschaltet ist. Die Signalform dieses Taktsignals "a" wird deformiert, während dieses Taktsignal über die erste Taktsignalleitung 42 übertragen wird. Der Puffer 41 reproduziert eine Signalform des Taktsignals "a". Der Puffer 41 gibt ein derartiges Signal, das im wesentlichen zum Taktsignal "a" völlig gleich ist, als ein erstes 1okales Taktsignal "h" aus. 9 Fig. 12 shows a data latch circuit according to a fourth embodiment of the present invention. The data latch of the fourth embodiment is provided with a buffer and a flip-flop. A clock signal "a" is sent over a first clock signal line 42 in this buffer 41 entered. The buffer 41 is formed by an inverter in series with this buffer 41 is switched. The waveform of this clock signal "a" is deformed while this clock signal is on the first clock signal line 42 is transmitted. The buffer 41 reproduces a waveform of the clock signal "a". The buffer 41 outputs such a signal, which is essentially identical to the clock signal "a", as a first local clock signal "h".

Das erste lokale Taktsignal "h" wird in das Flipflop 43 eingegeben. Das Flipflop 43 enthält sowohl ein Master-Flipflop 44 als auch ein Slave-Flipflop 45. Als Antwort auf das erste lokale Taktsignal "h" fängt das Master-Flipflop 44 ein Eingangssignal "d" auf, wobei es dann die aufgefangenen Daten hält. Das Master-Flipflop 44 gibt dann die Daten mit negativer Logik der gehaltenen Daten als ein Auffangsignal "e" mit negativer Logik aus.The first local clock signal "h" is in the flip-flop 43 entered. The flip-flop 43 contains both a master flip-flop 44 as well as a slave flip-flop 45 , The master flip-flop catches in response to the first local clock signal "h" 44 an input signal "d", and it then holds the captured data. The master flip-flop 44 then outputs the negative logic data of the held data as a negative logic latch "e".

Sowohl das erste lokale Taktsignal "h" als auch ein zweites Taktsignal "c" werden in das Slave-Flipflop 45 eingegeben. Das Slave-Flipflop 45 fängt das Auffangsignal "e" mit negativer Logik als Antwort auf ein durch ODER-Ver knüpfung zwischen dem ersten lokalen Taktsignal "h" und dem zweiten Taktsignal "c" erzeugtes Signal auf. Das Slave-Flipflop 45 hält die aufgefangenen Daten. Das Slave-Flipflop 45 gibt die gehaltenen Daten als ein Ausgangssignal "g" aus.Both the first local clock signal "h" and a second clock signal "c" are in the slave flip-flop 45 entered. The slave flip-flop 45 catches the catch signal "e" with negative logic in response to a signal generated by an OR operation between the first local clock signal "h" and the second clock signal "c". The slave flip-flop 45 holds the captured data. The slave flip-flop 45 outputs the held data as an output signal "g".

Das Master-Flipflop 44 enthält einen Auswahlschalter 46. Sowohl ein Eingangsanschluß N0 als auch ein Knoten N1 sind mit dem Eingang des Auswahlschalters 46 verbunden. Der Knoten N0 entspricht einem derartigen Knoten, in den ein Eingangssignal "d" eingegeben wird. Der Knoten N1 entspricht einem derartigen Knoten, der die Daten mit positiver Logik der Daten hält, die vom Master-Flipflop 44 gehalten werden. Eine Erzeugungsstufe eines Potentials am Knoten N1 wird später erklärt.The master flip-flop 44 contains a selection switch 46 , Both an input terminal N0 and a node N1 are connected to the input of the selection switch 46 connected. The node N0 corresponds to such a node, into which an input signal "d" is input. The node N1 corresponds to such a node that holds the data with positive logic of the data from the master flip-flop 44 being held. A generation stage of a potential at node N1 will be explained later.

Der Auswahlschalter 46 enthält sowohl ein Übertragungsgatter 46a als auch ein weiteres Übertragungsgatter 46b. Das Übertragungsgatter 46a ist mit dem Eingangsanschluß N0 verbunden. Dieses Übertragungsgatter 46a wird in einen EIN-Zustand gebracht, wenn das erste lokale Taktsignal "b" das "LO"-Potential besitzt. Zu diesem Zeitpunkt ist der Eingangsanschluß N0 mit einem Knoten N2 verbunden. Das Übertragungsgatter 46b wird in einen AUS-Zustand gebracht, wenn das erste lokale Taktsignal "h" das "HI"-Potential besitzt. Zu diesem Zeitpunkt ist der Eingangsanschluß N0 nicht mit dem Knoten N2 verbunden. Das Übertragungsgatter 46a besitzt eine ähnliche Struktur wie diejenige des Übertragungsgatters 4b.The selector switch 46 contains both a transmission gate 46a as well as another transmission gate 46b , The transmission gate 46a is connected to the input terminal N0. This transmission gate 46a is brought into an ON state when the first local clock signal "b" has the "LO" potential. At this time, the input terminal N0 is connected to a node N2. The transmission gate 46b is brought into an OFF state when the first local clock signal "h" has the "HI" potential. At this time, input port N0 is not connected to node N2. The transmission gate 46a has a structure similar to that of the transmission gate 4b ,

Das Übertragungsgatter 46b ist mit dem Knoten N1 verbunden. Dieses Übertragungsgatter 46b wird in einen AUS-Zustand gebracht, wenn das erste lokale Taktsignal "h" das "LO"-Potential besitzt. Zu diesem Zeitpunkt ist der Knoten N1 nicht mit dem Knoten N2 verbunden. Das Übertragungsgatter 46b wird in einen EIN-Zustand gebracht, wenn das lokale Taktsignal "b" das "HI"-Potential besitzt. Zu diesem Zeitpunkt ist der Knoten N1 mit dem Knoten N2 verbunden. Das Übertragungsgatter 46b besitzt eine ähnliche Struktur wie diejenige des Übertragungsgatters 4a.The transmission gate 46b is connected to node N1. This transmission gate 46b is brought into an OFF state when the first local clock signal "h" has the "LO" potential. At this point, node N1 is not connected to node N2. The transmission gate 46b is brought into an ON state when the local clock signal "b" has the "HI" potential. At this point, node N1 is connected to node N2. The transmission gate 46b has a structure similar to that of the transmission gate 4a ,

Der Knoten N2 ist mit einem Eingang eines Inverters 47 verbunden. Der Inverter 47 invertiert das Potential des Knotens N2 und gibt dann das invertierte Potential an den Knoten N3 aus. Der Knoten N3 hält die Daten mit negativer Logik der Daten, die vom Master-Flipflop 44 gehalten werden. Das Potential am Knoten N3 wird als ein Auffangsignal "e" mit negativer Logik an das Slave-Flipflop 45 ausgegeben. Der Knoten N3 ist mit dem Eingang des Inverters 48 verbunden. Der Inverter 48 invertiert das Potential am Knoten N3 und gibt dann das invertierte Potential an den Knoten N1 aus.The node N2 is with an input of an inverter 47 connected. The inverter 47 inverts the potential of node N2 and then outputs the inverted potential to node N3. The node N3 holds the data with negative logic of the data from the master flip-flop 44 being held. The potential at node N3 is sent to the slave flip-flop as a catch signal "e" with negative logic 45 output. The node N3 is with the input of the inverter 48 connected. The inverter 48 inverts the potential at node N3 and then outputs the inverted potential at node N1.

Das Slave-Flipflop 45 enthält ein NOR-Gatter 49. Das NOR-Gatter 49 NOR-verknüpft das erste lokale Taktsignal "h" und das zweite Taktsignal "c", wobei es dann das NOR-verknüpfte Signal als ein zweites lokales Taktsignal "j" ausgibt.The slave flip-flop 45 contains a NOR gate 49 , The NOR gate 49 NOR links the first local clock signal "h" and the second clock signal "c", in which case it then outputs the NOR linked signal as a second local clock signal "j".

Das Slave-Flipflop 45 enthält ferner einen Auswahlschalter 50. Der Eingang des Auswahlschalters 50 ist sowohl mit dem im Master-Flipflop 44 enthaltenen Knoten N3 als auch mit dem im Slave-Flipflop 45 enthaltenen Knoten N4 verbunden. Das Auffangsignal "e" mit negativer Logik wird von dem mit dem Knoten N3 verbundenen Eingang eingegeben. Andererseits wird eine Erzeugungsstufe des Potentials am Knoten N4 später erklärt. Der Ausgang des Auswahlschalters 48 ist mit dem Knoten N5 verbunden.The slave flip-flop 45 also includes a selector switch 50 , The input of the selector 50 is both with that in the master flip-flop 44 contained node N3 as well as with that in the slave flip-flop 45 contained nodes N4 connected. Intercept signal "e" with negative logic is input from the input connected to node N3. On the other hand, a generation stage of the potential at the node N4 will be explained later. The output of the selection switch 48 is connected to node N5.

Als Antwort auf das zweite lokale Taktsignal "j" verbindet der Auswahlschalter 50 den Knoten N5 entweder mit dem Knoten N3 oder mit dem Knoten N4. Wenn das zweite lokale Taktsignal "j" ein "HI"-Potential wird, verbindet der Auswahlschalter 50 sowohl den Knoten N4 als auch den Knoten N5 miteinander. In diesem Fall entspricht der Knoten N4 einem derartigen Knoten, in dem die Daten mit negativer Logik der Daten gehalten werden, die vom Slave-Flipflop 45 gehalten werden. Zu diesem Zeitpunkt werden die Daten mit negativer Logik der Daten eingegeben, die vom Slave-Flipflop 45 gehalten werden. Wenn das zweite lokale Taktsignal "j" ein "LO"-Potential wird, verbindet der Auswahlschalter 50 sowohl den Knoten N3 als auch den Knoten N5 miteinander. Zu diesem Zeitpunkt wird das Auffangsignal "e" mit negativer Logik in den Knoten N5 eingegeben.The selector switch connects in response to the second local clock signal "j" 50 node N5 either with node N3 or with node N4. When the second local clock signal "j" becomes a "HI" potential, the selection switch connects 50 both the node N4 and the node N5 with each other. In this case, the node N4 corresponds to such a node in which the negative logic data of the data held by the slave flip-flop is held 45 being held. At this point, the data is entered with negative logic of the data from the slave flip-flop 45 being held. When the second local clock signal "j" becomes a "LO" potential, the selection switch connects 50 both the node N3 and the node N5 with each other. At this time, the latch signal "e" is input to the node N5 with negative logic.

Der Auswahlschalter 50 ist sowohl mit einem Übertragungsgatter 50a als auch mit einem Übertragungsgatter 50b versehen. Das Übertragungsgatter 50a ist mit dem Knoten N4 verbunden. Das Übertragungsgatter 50b ist mit dem Knoten N3 verbunden. Das Übertragungsgatter 50a besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4a. Das Übertragungsgatter 50b besitzt die gleiche Funktion und außerdem die gleiche Konstruktion wie diejenigen des Übertragungsgatters 4b. Der Auswahlschalter 50 besitzt eine ähnliche Struktur und außerdem eine ähnliche Funktion wie diejenigen des Auswahlschalters 4.The selector switch 50 is both with a transmission gate 50a as well as with a transfer supply gate 50b Mistake. The transmission gate 50a is connected to node N4. The transmission gate 50b is connected to node N3. The transmission gate 50a has the same function and also the same construction as that of the transmission gate 4a , The transmission gate 50b has the same function and also the same construction as that of the transmission gate 4b , The selector switch 50 has a similar structure and also a similar function to that of the selection switch 4 ,

Der Knoten N5 ist mit dem Eingang eines Inverters 51 verbunden. Der Inverter 51 invertiert das Potential des Knotens N5 und gibt dann das invertierte Potential an einen Knoten N6 aus. Der Knoten N6 bildet einen derartigen Knoten, in dem die Daten mit positiver Logik der Daten gehalten werden, die vom Slave-Flipflop 45 gehalten werden.The node N5 is with the input of an inverter 51 connected. The inverter 51 inverts the potential of node N5 and then outputs the inverted potential to a node N6. The node N6 forms such a node in which the data is held with positive logic of the data from the slave flip-flop 45 being held.

Der Knoten N6 ist mit einem Eingang eines Inverters 52 verbunden. Der Inverter 52 invertiert das Potential des Knotens N6 und gibt dann das invertierte Potential an den Knoten N4 aus.The node N6 is with an input of an inverter 52 connected. The inverter 52 inverts the potential of node N6 and then outputs the inverted potential to node N4.

Der Eingang eines AusgangsInverters 53 ist außerdem mit dem Knoten N5 verbunden. Der AusgangsInverter 53 invertiert das Potential des Knotens N5 und gibt dann das invertierte Potential als ein Ausgangssignal "g" aus. Die Daten mit negativer Logik der Daten, die vom Slave-Flipflop 45 gehalten werden, werden in diesem Knoten N5 gehalten. Im Ergebnis werden die vom Slave-Flipflop 45 gehaltenen Daten als das Ausgangssignal "g" ausgegeben.The input of an output inverter 53 is also connected to node N5. The output inverter 53 inverts the potential of the node N5 and then outputs the inverted potential as an output signal "g". The data with negative logic of the data from the slave flip-flop 45 are held are held in this node N5. As a result, the slave flip-flop 45 held data is output as the output signal "g".

Die Operationen der Auffangschaltung für Daten gemäß der vierten Ausführungsform sind im wesentlichen mit denen der Auffangschaltung für Daten gemäß den ersten bis dritten Ausführungsformen völlig gleich. In einem derartigen Fall, in dem das erste Taktsignal "a", das zweite Taktsignal "c" und das Eingangssignal "d", die die in 6 gezeigten Signalformen besitzen, in die Auffangschaltung für Daten der vierten Ausführungsform eingegeben werden, ist die Signalform des Ausgangssignals "g" zu derjenigen der Auffangschaltung für Daten der ersten bis dritten Ausführungsformen völlig gleich.The operations of the data latch according to the fourth embodiment are substantially the same as those of the data latch according to the first to third embodiments. In such a case, in which the first clock signal "a", the second clock signal "c" and the input signal "d", which the in 6 have shown waveforms inputted to the data latch of the fourth embodiment, the waveform of the output signal "g" is exactly the same as that of the data latch of the first to third embodiments.

In der Auffangschaltung für Daten der vierten Ausführungsform ist das durch das NOR-Gatter 49 angesteuerte Element nur der Auswahlschalter 50. Im Ergebnis kann die maximale Ansteuerungsfähigkeit des verwendeten NOR-Gatters im Vergleich zu derjenigen der herkömmlichen Auffangschaltung für Daten vermindert sein. Im Ergebnis kann die Auffangschaltung für Daten der zweiten Ausführungsform den Vorzug des Hochgeschwindigkeitsbetriebs besitzen.In the data latch of the fourth embodiment, this is through the NOR gate 49 controlled element only the selection switch 50 , As a result, the maximum drive capability of the NOR gate used can be reduced compared to that of the conventional data latch. As a result, the data latch of the second embodiment can have the advantage of high-speed operation.

10 zeigt eine Auffangschaltung für Daten gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Die in 10 gezeigte Auffangschaltung für Daten ist so angeordnet, daß verschiedene Schaltungselemente zu der Auffangschaltung für Daten der ersten bis dritten Ausführungsförmen hinzugefügt sind. 10 FIG. 12 shows a data latch according to a fifth embodiment of the present invention. In the 10 The data latch shown is arranged so that various circuit elements are added to the data latch of the first through third embodiments.

Die Auffangschaltung für Daten gemäß der fünften Ausführungsform ist mit einer internen Takterzeugungsschaltung und einem ersten Anschluß und außerdem mit einem zweiten Anschluß versehen. Wie in 10 gezeigt ist, gibt diese interne Takterzeugungsschaltung 34 ein internes Taktsignal "k" an einen Schalter 35 aus. Ein erstes externes Taktsignal "l" wird in den ersten Anschluß 36 eingegeben. per erste Anschluß 36 ist mit dem Schalter 35 verbunden. Der Schalter 35 gibt entweder das interne Taktsignal "k" oder das erste externe Taktsignal "l" als ein Taktsignal "a" aus. Das Taktsignal "a" wird über eine erste Taktsignalleitung 32 in einen Inverter 31 eingegeben. Der Inverter 31 gibt das Taktsignal "a" an ein Flipflop 1 aus.The data latch circuit according to the fifth embodiment is provided with an internal clock generating circuit and a first terminal and also with a second terminal. As in 10 there is this internal clock generating circuit 34 an internal clock signal "k" to a switch 35 out. A first external clock signal "1" is connected to the first connection 36 entered. via the first connection 36 is with the switch 35 connected. The desk 35 outputs either the internal clock signal "k" or the first external clock signal "l" as a clock signal "a". The clock signal "a" is via a first clock signal line 32 into an inverter 31 entered. The inverter 31 outputs the clock signal "a" to a flip-flop 1 out.

Ein zweites externes Taktsignal "m" wird in einen zweiten Anschluß 37 eingegeben. Das zweite externe Taktsignal "m" wird ein Taktsignal "c". Das Taktsignal "c" wird über eine zweite Taktsignalleitung 33 in das Flipflop 1 eingegeben. Dieses Flipflop enthält sowohl ein Master-Flipflop 2 als auch ein Slave-Flipflop 3. Das Flipflop 1 besitzt die gleiche Schaltungsanordnung wie diejenige der Auffangschaltung für Daten gemäß den ersten bis dritten Ausführungsformen, wobei es in einer zu den ersten bis dritten Ausführungsformen ähnlichen Weise betrieben wird.'A second external clock signal "m" is connected to a second connection 37 entered. The second external clock signal "m" becomes a clock signal "c". The clock signal "c" is via a second clock signal line 33 into the flip-flop 1 entered. This flip-flop contains both a master flip-flop 2 as well as a slave flip-flop 3 , The flip-flop 1 has the same circuit arrangement as that of the data latch circuit according to the first to third embodiments, and operates in a manner similar to the first to third embodiments. '

Die Operationen der Auffangschaltung für Daten gemäß der fünften Ausführungsform werden nun beschrieben. In, der Auffangschaltung für Daten der fünften Ausführungsform werden zwei verschiedene Betriebsarten, eine Prüfbetriebsart und die normale Betriebsart selektiv umgeschaltet. Die Prüfbetriebsart entspricht einer derartigen Be triebsart, in der die Auffangschaltung für Daten von einer Prüfvorrichtung geprüft wird. Die normale Betriebsart bedeutet eine derartige Betriebsart, in der eine Halbleitervorrichtung, die die Auffangschaltung für Daten der dritten Ausführungsform enthält, unabhängig betrieben wird.Interrupter operations for data according to the fifth embodiment will now be described. In, the data capture circuit fifth embodiment are two different modes, a test mode and the normal one Operating mode selectively switched. The test mode corresponds to one Be such mode in which the data latch from a tester checked becomes. The normal operating mode means such an operating mode, in the one semiconductor device that is the data latch the third embodiment contains independently is operated.

Zuerst werden nun die Operationen dieser Auffangschaltung für Daten in der Prüfbetriebsart erklärt. Zu diesem Zeitpunkt ist der Schalter 35 in einer derartigen Weise eingestellt, daß die erste Taktsignalleitung 32 mit dem ersten Anschluß 36 verbunden ist. Das erste externe Taktsignal "l" wird von einer (nicht gezeigten) Prüfvorrichtung in den ersten Anschluß 36 eingegeben. Das zweite externe Taktsignal "m" wird von der Prüfvorrichtung in den zweiten Anschluß 37 eingegeben. Sowohl das erste externe Taktsignal "l" als auch des zweite externe Taktsignal "m" besitzen die gleichen Frequenzen, wobei sie außerdem Phasen besitzen, die sich um "n" voneinander unterscheiden. Der Schalter 35 verbindet die erste Taktsignalleitung 32 mit dem ersten Anschluß 36. Das Taktsignal "a" wird das erste externe Taktsignal "l". Das Taktsignal "c" wird das zweite externe Taktsignal "m".First, the operations of this data check mode latch will be explained. At this point is the switch 35 set in such a way that the first clock signal line 32 with the first connection 36 connected is. The first external clock signal "1" is fed into the first connection by a test device (not shown) 36 entered. The second external clock signal "m" is from the test device in the second connection 37 entered. Both the first external clock signal "l" and the second external clock signal "m" have the same frequencies, and they also have phases that differ from one another by "n". The desk 35 connects the first clock signal line 32 with the first connection 36 , The clock signal "a" becomes the first external clock signal "l". The clock signal "c" becomes the second external clock signal "m".

Das Taktsignal "a" wird vom Inverter 31 invertiert, wobei dann das invertierte Taktsignal als das lokale Taktsignal "b" in das Flipflop 1 eingegeben wird. Außerdem wird das Taktsignal "c" in dieses Flipflop 1 eingegeben. Das Flipflop 1 führt die Auffangoperation als Antwort auf das Signal aus, das das Ergebnis der ODER-Verknüpfung zwischen dem Taktsignal "a" und dem Taktsignal "c" ist. Weil sowohl das erste externe Taktsignal "l" als auch das zweite externe Taktsignal "m" die gleichen Frequenzen und außerdem Phasen besitzen, die sich um "n" voneinander unterscheiden, kann das Flipflop 1 bei einer Frequenz ange steuert werden, die zweimal die Frequenz entweder des ersten externen Taktsignals "l" oder der zweiten externen Taktsignals "m" ist.The clock signal "a" is from the inverter 31 inverted, then the inverted clock signal as the local clock signal "b" in the flip-flop 1 input becomes. In addition, the clock signal "c" in this flip-flop 1 entered. The flip-flop 1 performs the capture operation in response to the signal that is the result of the OR operation between clock signal "a" and clock signal "c". Because both the first external clock signal "l" and the second external clock signal "m" have the same frequencies and also phases that differ from one another by "n", the flip-flop can 1 be controlled at a frequency that is twice the frequency of either the first external clock signal "l" or the second external clock signal "m".

Als nächstes werden die Operationen dieser Auffangschaltung für Daten in der normalen Betriebsart erklärt. Zu diesem Zeitpunkt ist der Schalter 35 in einer derartigen Weise eingestellt, daß die erste Taktsignalleitung 32 mit der internen Takterzeugungsschaltung 34 verbunden ist. Das Taktsignal "a" wird das interne Taktsignal "k". Andererseits wird das Potential des zweiten Taktsignalleitung 33 auf einem "LO"-Potential aufrechterhalten. Das Potential des Taktsignals "c" ist auf dem "LO"-Potential fixiert. Das Flipflop 1 führt die Auffangoperation als Antwort auf das Signal aus, das als das Ergebnis der ODER-Verknüpfung aus dem Taktsignal "a" und dem Taktsignal "c" erhalten wird. Im Ergebnis kann das Flipflop 1 bei der Frequenz des internen Taktsignals "k" angesteuert werden.Next, the operations of this data mode latch will be explained. At this point is the switch 35 set in such a way that the first clock signal line 32 with the internal clock generation circuit 34 connected is. The clock signal "a" becomes the internal clock signal "k". On the other hand, the potential of the second clock signal line 33 maintained at a "LO" potential. The potential of the clock signal "c" is fixed at the "LO" potential. The flip-flop 1 performs the trap operation in response to the signal obtained as the result of the OR operation from the clock signal "a" and the clock signal "c". As a result, the flip-flop 1 can be driven at the frequency of the internal clock signal "k".

Ähnlich zur Auffangschaltung für Daten gemäß den ersten bis dritten Ausführungsformen kann die Auffangschaltung für Daten der fünften Ausführungsform die Kapazität der ersten Taktsignalleitung 32 vermindern. Als eine Folge kann in dem Fall, in dem die Auffangschaltung für Daten der fünften Ausführungsform in der normalen Betriebsart betrieben wird, der Hochgeschwindigkeitsbetrieb dieser Auffangschaltung für Daten verwirklicht werden. Weil außerdem die Prüfbetriebsart verwendet wird, selbst wenn die Frequenz des von der Prüfvorrichtung eingespeisten Taktsignals niedrig ist, kann die Auffangschaltung für Daten der fünften Ausführungsform in einem derartigen Hochgeschwindigkeitsbetrieb angesteuert werden, der ähnlich zu dem ist, in dem das Taktsignal mit hoher Frequenz eingespeist wird. Wie oben erklärt ist, kann diese Auffangschaltung für Daten in der normalen Betriebsart im Hochgeschwindigkeitsbetrieb angesteuert werden, während die Auffangschaltung für Daten der dritten Ausführungsform mit der Prüfbetriebsart ausgerüstet ist.Similar to the data latch circuit according to the first to third embodiments, the data latch circuit of the fifth embodiment can the capacitance of the first clock signal line 32 Reduce. As a result, in the case where the data latch of the fifth embodiment is operated in the normal mode, the high speed operation of this data latch can be realized. In addition, because the test mode is used even when the frequency of the clock signal input from the test apparatus is low, the data latch of the fifth embodiment can be driven in such a high-speed operation that is similar to that in which the clock signal is input at high frequency , As explained above, this data latch in the normal mode can be driven in high speed mode, while the data latch in the third embodiment is equipped with the test mode.

Die Auffangschaltung für Daten der fünften Ausführungsform kann außerdem ähnlich zu den ersten bis dritten Ausführungsformen in einer derartigen Weise alternativ angeordnet sein, daß andere externe Taktsignale in das Slave-Flipflop 45 eingegeben werden. In einem derartigen Fall, in dem andere externe Taktsignale in das Slave-Flipflop 45 eingegeben werden, besitzen das erste externe Taktsignal "l", das zweite externe Taktsignal "m" und außerdem die anderen externen Taktsignale die gleiche Frequenzen, wobei sie aber voneinander verschiedene Phasen besitzen. Wird nun vorausgesetzt, daß die Phase des ersten externen Taktsignals "l" auf "0" gesetzt ist, wobei eine Gesamtzahl des zweiten externen Taktsignals "m" und der anderen externen Taktsignale so gewählt wird, daß sie gleich "n" ist (das Symbol "n" ist eine natürliche Zahl), können die Phasen des zweiten Taktsignals "m" und der anderen Taktsignale vorzugsweise so gewählt werden, daß sie jeweils gleich irgendeinem Wert aus 2πi/(n + 1) sind (das Symbol "i" ist eine natürliche Zahl von 0 bis m). In diesem Fall arbeitet das Flipflop 1 bei einer derartigen Betriebsgeschwindigkeit, die zu der Betriebsgeschwindigkeit äquivalent ist, die verwirklicht ist, wenn das Taktsignal eine Frequenz besitzt, die n-ma1 höher als die Frequenz des Taktsignals "a" ist.The data latch of the fifth embodiment may also be alternatively arranged similar to the first to third embodiments in such a manner that other external clock signals are input to the slave flip-flop 45 can be entered. In such a case, in which other external clock signals in the slave flip-flop 45 are input, the first external clock signal "l", the second external clock signal "m" and also the other external clock signals have the same frequencies, but they have different phases. Assume now that the phase of the first external clock signal "l" is set to "0", with a total number of the second external clock signal "m" and the other external clock signals being selected so that it is equal to "n" (the symbol "n" is a natural number), the phases of the second clock signal "m" and the other clock signals can preferably be selected so that they are each equal to any value from 2πi / (n + 1) (the symbol "i" is one natural number from 0 to m). In this case the flip-flop works 1 at such an operating speed equivalent to the operating speed realized when the clock signal has a frequency n-ma1 higher than the frequency of the clock signal "a".

Wie oben ausführlich beschrieben ist, kann gemäß der Auffangschaltung für Daten gemäß der vorliegenden Erfindung die Halbleiterschaltung geschaffen werden, die die Daten als Antwort auf mehrere Taktsignale auffangen kann, während die Kapazität der Signalleitung, die verwendet wird, um das Taktsignal einzuspeisen, weiter vermindert werden kann. Außerdem kann gemäß der Auffangschaltung für Daten gemäß der vorliegenden Erfindung die Halbleiterschaltung geschaffen werden, die die Daten als Antwort auf mehrere Taktsignale auffangen kann, während die maximale Ansteuerungsfähigkeit der Verknüpfungsschaltungen im Gebrauch weiter vermindert werden kann.As described in detail above, according to the latch circuit for data according to the present Invention the semiconductor circuit to be created, the data in response to multiple clock signals while the capacity the signal line that is used to feed the clock signal, can be further reduced. Also, according to the data latch according to the present Invention the semiconductor circuit to be created, the data in response to multiple clock signals while the maximum controllability of the logic circuits can be further reduced in use.

Spezifischer gibt es einen insofern spezifischen Vorzug, als daß die Auffangschaltung für Daten gemäß dieser Ausführungsform als die Auffangschaltung für Daten verwendet wird, die durch das Umschalten zwischen der normalen Betriebsart und der Prüfbetriebsart betrieben wird. Gemäß der Auffangschaltung für Daten der vorliegenden Erfindung kann die Kapazität der Signalleitung vermindert sein. Im Ergebnis kann die Verzögerungszeit des Taktsignals verkürzt sein, selbst wenn das Taktsignal mit der höheren Frequenz (z. B. 200 MHz) in die Auffangschaltung für Daten der vorliegenden Erfindung eingespeist wird, die in der normalen Betriebsart betreibbar ist. Außerdem kann die ansteigende Signalform des Taktsignals steil gemacht werden. Im Ergebnis ist es möglich, den fehlerhaften Betrieb der Auffangschaltung für Daten zu vermeiden. Wie oben erklärt ist, kann diese Auffangschaltung für Daten den Prüfbetrieb mit n-facher Hochgeschwindigkeit in der Prüfbetriebsart ausführen, ohne einen ungünstigen Einfluß auf den Betrieb in der normalen Betriebsart auszuüben, selbst wenn die Schaltung für die Multiplikation mit n in der Auffangschaltung für Daten der vorliegenden Erfindung aufgebaut ist.So there is one more specific specific preference than that the Safety circuit for Data according to this embodiment as the catch circuit for Data is used by switching between normal Operating mode and the test mode is operated. According to the catch circuit for data In the present invention, the capacitance of the signal line can be reduced his. As a result, the delay time of the clock signal is shortened even if the clock signal with the higher frequency (e.g. 200 MHz) into the catch circuit for Data of the present invention is fed into the normal Operating mode is operable. Moreover the rising waveform of the clock signal can be made steep. As a result, it is possible to avoid the erroneous operation of the data latch. As above is explained can this catch circuit for Data the test operation Run at n times the high speed in the test mode without an unfavorable one Influence on to operate in the normal mode even when the circuit for the Multiplication by n in the data latch of the present invention is constructed.

Claims

A data latch, comprising: an input node (N0); a master flip-flop ( 2 ) with a first signal path (N2, N3, N1) and a first transmission gate formed from n-channel and p-channel transistors ( 4a ), the first transmission gate being connected between the input node and the first signal path, and the first transmission gate being controlled by a first clock signal (a, b); an output node (g); a slave flip-flop ( 3 ) with a second signal path (N5, N6, N7, N4) and a second transmission gate formed from n-channel and p-channel transistors ( 7b ), the second transmission gate being connected between the first signal path and the second signal path and the second signal path being electrically connected to the output node, and the second transmission gate being controlled by the first clock signal, characterized in that the slave flip-flop continues to be an off n -Channel and p-channel transistors formed third transmission gate ( 9b ), the third transmission gate is connected between the first signal path and the second signal path and is controlled by a second clock signal (c) different from the first clock signal.

A data latch according to claim 1, wherein the master flip-flop ( 2 ) responds to the first clock signal (a, b) to retrieve a first signal, hold the first signal as binary data and output this first data as a second signal; and the slave flip-flop ( 3 ) responds to an OR operation of the first clock signal and the second clock signal (c) in order to retrieve the second signal, to hold the second data corresponding to the second signal and also to output a third signal which corresponds to the second data.

A data latch according to claim 2, wherein the slave flip-flop ( 3 ) comprises: a first node (N5) receiving the second signal as a voltage; and a second node (N7, N8) receiving the complementary data of the second signal as a voltage; an inverter ( 8th ), which is connected between the first node (N5) and the second node (N7, N8); a first switch ( 7 ) which, in response to the first clock signal (a, b), outputs the second signal to the first node (N5); and a second switch ( 9 ) which, in response to the second clock signal (c), outputs the complementary data of the second signal to the second node (N7, N8).

A data latch according to claim 3, wherein the master flip-flop ( 2 ) comprises: a third node (N3) receiving the first data; and a fourth node (N1) receiving the complementary data of the first data; the first switch ( 7 ) in response to the first clock signal (a, b) connects the third node (N3) to the first node (N5), while the second switch ( 9 ) in response to the second clock signal (c) connects the fourth node (N1) to the second node (N7).

A data latch according to claim 3, wherein the master flip-flop ( 2 ) comprises: a third node (N3) receiving first data; and a fourth node (N1) receiving the complementary data of the first data; the first switch ( 7 ) in response to the first clock signal (a, b) connects the third node (N3) to the first node (N5), while the second switch ( 9 ) in response to the second clock signal (c) connects the third node (N3) to the second node (N $).

A data latch according to claim 3, wherein the master flip-flop ( 2 ) comprises: a third node (N3) receiving the first data; and a fourth node (N1) receiving the complementary data of the first data; the first switch ( 7 ) in response to the first clock signal (a, b) connects the third node (N3) to the first node (N5), while the second switch ( 9 ) in response to the second clock signal (c) connects the third node (N3) to the first node (N5).

Safety circuit for Data according to one of the claims 1 to 6, wherein: both the first clock signal (a, b) and that second clock signal (c) the same frequencies and also phases own that are different from each other.

The data latch circuit according to one of claims 1 to 7, wherein the data latch circuit comprises: an internal clock generating circuit ( 34 ) for generating a third clock signal (k); a first connection ( 36 ), into which a first external clock signal (1) is fed; a second connection ( 37 ), into which a second external clock signal (m) is fed; and a third switch ( 35 ); and the third switch ( 35 ) with both the internal clock generation circuit and the first connection ( 36 ) is connected, and the third switch either the third clock signal (k) or the first external clock signal ( 1 ) outputs as the first clock signal (a, b); and the second connector ( 37 ) outputs the second external clock signal (m) as a second clock signal (c).