DE102018123828B4 - Verfahren zum Betreiben eines Treibers mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall - Google Patents

Verfahren zum Betreiben eines Treibers mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall Download PDF

Info

Publication number
DE102018123828B4
DE102018123828B4 DE102018123828.2A DE102018123828A DE102018123828B4 DE 102018123828 B4 DE102018123828 B4 DE 102018123828B4 DE 102018123828 A DE102018123828 A DE 102018123828A DE 102018123828 B4 DE102018123828 B4 DE 102018123828B4
Authority
DE
Germany
Prior art keywords
power transistor
drain
source voltage
bootstrap
der
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018123828.2A
Other languages
English (en)
Other versions
DE102018123828A1 (de
Inventor
Jörg Krupar
Petrus Devilee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Elmos Semiconductor SE
Original Assignee
Elmos Semiconductor SE
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elmos Semiconductor SE filed Critical Elmos Semiconductor SE
Priority to DE102018123828.2A priority Critical patent/DE102018123828B4/de
Publication of DE102018123828A1 publication Critical patent/DE102018123828A1/de
Application granted granted Critical
Publication of DE102018123828B4 publication Critical patent/DE102018123828B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/06—Modifications for ensuring a fully conducting state
    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0063—High side switches, i.e. the higher potential [DC] or life wire [AC] being directly connected to the switch and not via the load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0081—Power supply means, e.g. to the switch driver

Landscapes

  • Power Conversion In General (AREA)

Abstract

Verfahren zum Betreiben einer Treiberstufe- mit einem ersten Leistungstransistor (M) und- mit einem zweiten Leistungstransistor (M) und- mit einer Bootstrap-Kapazität (C) mit einem ersten Anschluss und einem zweiten Anschluss und- wobei die Bootstrap-Kapazität (C) geladen wird, wenn der zweite Leistungstransistor (M) eingeschaltet ist,- mit den Schritten:- Einschalten (S1) des ersten Leistungstransistors (M) und Ausschalten des zweiten Leistungstransistors (M) zu einem Einschaltzeitpunkt (t);- Erfassen (S2) der U-Spannung am ersten Leistungstransistor (M) und Ermitteln eines zugehörigen Drain-Source-Spannungswerts (V) der Drain-Source-Spannung (U)in einer Aktivzeit (T) nach dem Verstreichen einer Debounce-Zeit (T) nach dem Einschaltzeitpunkt (t);- Vergleich (S3) des so ermittelten Drain-Source-Spannungswert (V) der Drain-Source-Spannung (U)betragsmäßig mit einem ersten Schwellwert (SW1) in der Aktiv-Zeit (T);- Abschalten (S4) des ersten Leistungstransistors (M) und Abschalten (S4) des zweiten Leistungstransistors (M), wenn der Vergleich (S3) ergibt, dass der so innerhalb der Aktivzeit (T) ermittelte Drain-Source-Spannungswert (V) der Drain-Source-Spannung (U)betragsmäßig oberhalb des ersten Schwellwerts (SW1) liegt und- Erfassen (S5) der U-Spannung am ersten Leistungstransistor (M) und Ermitteln eines zugehörigen weiteren Drain-Source-Spannungswert (V) der Drain-Source-Spannung (U)in einer erweiterten Aktivzeit (T) nach dem Verstreichen der Aktivzeit (T) und der Debounce-Zeit (T) nach dem Einschaltzeitpunkt (t);- Vergleich (S6) des so ermittelten weiteren Drain-Source-Spannungswerts (V) der Drain-Source-Spannung (U)betragsmäßig mit einem zweiten Schwellwert (SW2) in der erweiterten Aktiv-Zeit (T)- Abschalten(S7) des ersten Leistungstransistors (M) und Einschalten (S7) des zweiten Leistungstransistors (M), wenn der Vergleich (S6) ergibt, dass der so innerhalb der erweiterten Aktivzeit (T) ermittelte weitere Drain-Source-Spannungswert (V) der Drain-Source-Spannung (U)betragsmäßig oberhalb des zweiten Schwellwerts (SW2) liegt, wobei der zweite Schwellwert (SW2) gleich dem ersten Schwellwert (SW1) sein kann.

Description

  • Oberbegriff
  • Die Erfindung richtet sich auf ein Verfahren zum Nachladen von Bootstrap-Kapazitäten in einer Treiberschaltung.
  • Allgemeine Einleitung
  • Push-Pull-Stufen zum Treiben von elektrischen Lasten werden bevorzugt aus komplementären MOS-Transistorpaaren oder IGBT-Transistorpaaren aufgebaut. Da jedoch die Beweglichkeit der Löcher in etwa nur halb so groß ist, wie die der Elektronen weisen P-Kanal-Transistoren zum einen eine größere Chip-Fläche und zum anderen einen höheren Einschaltwiderstand auf.
  • Aus diesem Grunde werden die P-Kanal-Transistoren, die typischerweise die High-Side-Schalter in den Push-Pull-Stufen darstellen, gerne durch N-Kanal-Transistoren ersetzt.
  • Dabei tritt jedoch das Problem auf, dass bei einer fehlerhaften Ansteuerung ein solcher High-Side-Transistor, der als N-Kanal-Transistor ausgeführt ist, durch einen wie immer gearteten Spannungsabfall an seinem Steueranschluss geöffnet wird und es so zu einem Querstrom in der Push-Pull-Stufe im Fehlerfall kommen kann, was bis zum Brand führen kann.
  • Aus dem Stand der Technik sind hier verschiedene Schaltungen bekannt, die sicherstellen, dass auch bei einem Einbruch der Versorgungsspannung der Gate-Treiber es nicht zu einem unbeabsichtigten Öffnen der High-Side-Transistoren kommen kann.
  • Stand der Technik
  • Der Stand der Technik wird unter Zuhilfenahme der Figuren erläutert.
  • 1 zeigt eine bootstrapversorgte Halbbrücke. Gegenüber dem Stand der Technik zeigt sie noch eine Überwachungseinheit (UV), die ausdrücklich nicht Stand der Technik ist. Trotzdem kann das Problem bereits anhand der 1 erläutert werden. Auf der linken Seite der 1 ist eine integrierte Schaltung (IC) dargestellt. Rechts davon sind alle bezogen auf die integrierte Schaltung (IC) typischerweise externen Bauelemente (CVG , D, CB , MH , ML ) dargestellt. Die integrierte Schaltung (IC) kann natürlich noch weitere Komponenten enthalten, die für die Diskussion der Erfindung und des Stands der Technik unerheblich sind und hier zur Vereinfachung nicht dargestellt oder erwähnt sind. Die Halbbrücke (MH , ML ) selbst besteht aus einem ersten Leistungstransistor (MH ) und einem zweiten Leistungstransistor (ML ). Die integrierte Schaltung (IC) und die Halbbrücke (MH , ML ) werden meist aus der gleichen positiven Versorgungsleitung (US ) mit einer positiven Versorgungsspannung und aus der gleichen negativen Versorgungsleitung (GND) mit einer negativen Versorgungsspannung, gespeist. Aus der Spannungsdifferenz zwischen dem Potenzial der positiven Versorgungsspannungsleitung (Us) und dem Potenzial der negativen Versorgungsspannungsleitung (GND) - typischerweise dem Bezugspotenzial - erzeugt die integrierte Schaltung (IC) mittels einer Spannungsversorgungsschaltung (SV), die typischerweise Teil der integrierten Schaltung (IC) ist, bevorzugt eine Konstantspannung (VVG ) an ihrem Spannungsreglerausgang (VG). Diese Konstantspannung (VVG ) am Spannungsreglerausgang (VG) wird bevorzugt mit der externen Stützkapazität (CVG ) gestützt. Die Konstantspannung (VG ) an der externen Stützkapazität (CVG ) dient als Versorgung für den zweiten Gate-Treiber (GTL ) der integrierten Schaltung (IC), der das Gate des zweiten Leistungstransistors (ML ) über den zweiten Gate-Ansteuerausgang (GL) der integrierten Schaltung (IC) ansteuert. Weiterhin wird aus dieser Konstantspannung (VVG ) am Spannungsreglerausgang (VG) der integrierten Schaltung (IC) die Bootstrapkapazität (CB ) immer dann über die Diode (D) geladen, wenn die Phasenspannung (VPH ) am Phasenausgang (PH) gegen die negative Versorgungsspannungsleitung (GND) auf Bezugspotential liegt. Das ist insbesondere der Fall, wenn der zweite Leistungstransistor (ML ) eingeschaltet und damit leitend ist.
  • Der erste Gate-Treiber (GTH ) der integrierten Schaltung (IC), der das Gate des ersten Leistungstransistors (MH ) über das erste Gate-Ansteuersignal (GH) ansteuert, hat im Gegensatz zum zweiten Gate-Treiber (GTL ) ein schwimmendes Bezugspotential, das Potenzial (VPH ) des Phasenausgangs (PH) gegenüber der negativen Versorgungsspannungsleitung (GND) und muss z.B. das Gate-Potenzial am Spannungsreglerausgang (VGH ) des ersten Gate-Treibers (GTH ) im Fall eines abgeschalteten ersten Leistungstransistors (MH ) immer mit dem Spannungspotenzial (VPH ) am Phasenausgang (VPH ) mitführen, um den ersten Leistungstransistor (MH ) immer sicher auszuschalten. In dem Beispiel der 2 ist der erste Gate-Treiber (GTH ) so eingezeichnet, dass er aus dem Potenzial (VPH ) des Phasenausgangs (PH) und dem Potenzial des Bootstrap-Knotens (BST), also durch die Bootstrap-Kapazität (CBST ), mit elektrischer Energie versorgt wird.
  • Im Falle der Aktivierung des ersten Leistungstransistors (MH ) muss der erste Gate-Treiber (GTH ) ein Potenzial am ersten Gate-Steuersignal (GH) des ersten Gate-Treibers (GTH ) liefern, das um einen konstanten Betrag über dem der Phasenspannung (VPH ) am Phasenausgang (PH) gegen dem Potenzial der negativen Versorgungsspannungsleitung (GND) liegt, um das Gate-Oxid des ersten Leistungstransistors (MH ) nicht durch Überspannung zu zerstören. Dazu wird die Bootstrap-Spannung (VBST ) genutzt. Die Bootstrap-Spannung (VBST ) wird am zusätzlichen Bootstrap-Knoten (BST) der integrierten Schaltung (IC) bevorzugt durch die Spanungsversorgungsschaltung (SV) in der integrierten Schaltung (IC) über die Diode (D) geliefert. Da die Bootstrapkapazität (CB ) immer nur bei eingeschaltetem zweiten Leistungstransistor (ML ) von der Spanungsversorgungsschaltung (SV) über deren Spannungsreglerausgang (VG) geladen wird, wird diese Bootstrapkapazität (CB ) folglich nicht mehr nachgeladen, solange der erste Leistungstransistor (MH ) aktiv ist, da dann der zweite Leistungstransistor (ML ) gesperrt ist, um Querströme in der Halbbrücke (MH , ML ) zu verhindern.
  • Durch die Eigenstromaufnahme der integrierten Schalung (IC) am Bootstrap-Knoten (BST) der integrierten Schaltung (IC) sowie durch externe Leckströme entlädt sich die Bootstrapkapazität (CB ) langsam, solange der erste Leistungstransistor (MH ) aktiv, also leitend ist. Folglich ist die entsprechende Einschaltzeit des ersten Leistungstransistors (MH ) begrenzt und von dem Kapazitätswert der Bootstrapkapazität (CB ) und von Leckströmen und damit von der Temperatur, sowie von anderen streuungsbehafteten Größen abhängig.
  • Im Stand der Technik existieren verschiedene Methoden zum Nachladen der Bootstrapkapazität (CB ). Diese zeichnen sich allesamt durch die Notwendigkeit von zusätzlichen externen sowie analogen Bauelementen innerhalb der integrierten Schaltung (IC) aus und sind damit mit entsprechenden Kosten bei der Herstellung der jeweiligen integrierten Schaltung (IC) verbunden. Sie werden hier nicht weiter erörtert.
  • Überwachungen am Treiber
  • UDS-Überwachung
  • In den vielen Gate-Treibern ist heutzutage eine sogenannte UDS-Überwachung enthalten. Hierbei bezieht sich die Bezeichnung UDS auf die Drain-Source-Spannung am ersten Leistungstransistor (MH ). Überschreitet der Messwert (VDS ) der Drain-Source-Spannung (UDS ) am eingeschalteten ersten Leistungstransistor (MH ) eine bevorzugt konfigurierbare Schwelle, so wird der entsprechende erste Leistungstransistor (MH ) abgeschaltet, sowie eine Fehlermeldung gespeichert, die vom dem typischerweise im System vorhandenen Steuerprozessor abgerufen werden kann und meist aktiv durch diesen zurückgesetzt werden muss, bevor der betreffende erste Gate-Treiber (GTH ) des betreffenden ersten Leistungstransistors (MH ) wieder eingeschaltet werden kann. Eine Konfigurierbarkeit der Schwelle kann ggf. in den verschiedenen integrierten Schaltungen recht unterschiedlich gelöst werden.
  • Eine solche UDS-Überwachung dient typischerweise primär der Detektion von Kurzschlüssen am Phasenausgang (PH) und der Vermeidung von gefährlichen Zuständen im Falle solcher Kurzschlüsse. Sie würde jedoch auch bei zu niedrig werdender Bootstrap-Spannung (VBST ) auslösen, da dann der erste Leistungstransistor (MH ) nicht mehr vollständig durchgesteuert werden kann.
  • Somit ergibt sich das Problem, dass der zweite Leistungstransistor (ML ) regelmäßig eingeschaltet werden muss, um die Bootstrap-Kapazität (CB ) nachzuladen und so eine fehlerhafte Auslösung der Kurzschlusserkennung zu vermeiden. Dies begrenzt den zulässigen Duty-Cycle des durch die Treiberschaltung erzeugten PWM-Signals auf einen Wert unterhalb von 100%, was nicht gewünscht ist und hier verbessert werden soll.
  • Bootstrap-Überwachung
  • Im Stand der Technik existiert auch eine Überwachung der Bootstrap-Spannung (VBST ). Unterschreitet diese Bootstrap-Spannung (VBST ) einen Minimalwert, so wird ebenfalls der erste Leistungstransistor (MH ) abgeschaltet sowie eine Fehlermeldung gespeichert, die wieder vom typischerweise vorhandenen Prozessor abgerufen werden kann und bevorzugt aktiv zurückgesetzt werden muss, bevor der erste Gate-Treiber (GTH ) wieder den ersten Leistungstransistor (MH ) einschalten kann.
  • Die Bootstrap-Überwachung wird eher selten implementiert, da sie zusätzliche Silizium- und Testkosten verursacht und letztendlich der entsprechende Fehler über die zuvor bereits beschriebene UDS-Überwachung mit abgefangenen Handshaking zum automatischen Nachladen der Bootstrap-Kapazität (CB ) führt.
  • Das Handshaking nutzt zur Detektion entweder die UDS-Überwachung oder die Bootstrap-Überwachung. Interfaceseitig wird zwischen der integrierten Schaltung (IC) und dem Prozessor die meist vorhandene Interrupt-Leitung zur Signalisierung eines Fehlers, sowie die standardmäßigen Steuerleitungen zur Aktivierung des ersten Leistungstransistors (MH ) und des zweiten Leistungstransistors (ML ) genutzt.
  • Lediglich in den Digitalteilen der integrierten Schaltung (IC) und des Prozessors sind kleinere Anpassungen zu implementieren.
  • Aus der US 2016 / 0 072 382 A1 ist eine Ansteuerscheltung für eine Halbbrücke bekannt, bei der der Gate-Treiber für das Gate des High-Side-Transistors der Halbbrücke aus einer Ladungspumpe versorgt wird.
  • Aus der US 2013 / 0 265 024 A1 ist eine Schaltung mit einer Bootstrap-Kapazität bekannt.
  • Aus der US 5 949 197 A ist eine Dimm-Schaltung für eine Gasentladungslampe bekannt, bei der ebenfalls eine Halbbrücke verwendet wird.
  • Alle diese Schriften aus dem Stand der Technik lösen das Problem nicht.
  • Aufgabe der Erfindung
  • Der Erfindung liegt daher die Aufgabe zugrunde, eine Lösung zu schaffen, die die obigen Nachteile des Stands der Technik nicht aufweist, in der Lage ist, zwischen einer Nachladung der Boostrap-Kapazität und einem Kurzschluss zu unterscheiden und weitere Vorteile aufweist.
  • Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 gelöst.
  • Lösung der erfindungsgemäßen Aufgabe
  • Modifiziertes Verhalten im Gate-Treiber = Reaktion auf die UDS-Überwachung
  • Die typische unmittelbare Reaktion des Gate-Treibers, 2, bleibt so erhalten, wie meist in der jeweiligen integrierten Schaltung (IC) realisiert: Beim Überschreiten der Detektionsschwelle (TH) durch den Messwert (VDS ) der Drain-Source-Spannung (UDS ) am ersten Leistungstransistor (MH ) wird der erste Leistungstransistor (MH ) sofort durch eine Überwachungsvorrichtung (UV) mittels der ersten Enable-Leitung (ENH ) abgeschaltet sowie die Interrupt-Leitung (INTN) der integrierten Schaltung (IC) zum typischerweise vorhandenen Prozessor aktiviert, um dem Prozessor das Problem zu signalisieren.
  • Im Gegensatz zum bisherigen üblichen Verhalten muss der zweite Gate-Treiber (GTL ) jedoch weiterhin das Aktivieren der zweiten Leistungstransistoren (ML ) der Halbbrücke (MH , ML ) zulassen, um dem Prozessor die Chance zu geben, die Bootstrapkapazität (CB ) nachzuladen. Dies ist im Stand der Technik nämlich gerade nicht der Fall. Hier führt ein Abfall der Bootstrap-Spannung (VBST ) zu einer Kurzschlussfehlererkennung, die zum Abschalten des ersten Gate-Treibers (GTH ) und des zweiten Gate-Treibers (GTL ) und damit zum Sperren des ersten Leistungstransistors (MH ) und des zweiten Leistungstransistors (ML ) führt. Es wurde nun erfindungsgemäß erkannt, dass dieses Verhalten kontraproduktiv ist, da im Falle einer zu geringen Bootstrap-Spannung (VBST ) nicht die Halbbrücke ausgeschaltet werden muss, sondern die Bootstrap-Kapazität (CB ) nachgeladen werden muss. Es wurde darüber hinaus erkannt, dass es nicht sofort zur Zerstörung der Halbbrücke (MH , ML ) kommt, sondern, dass ein erneuter kurzzeitiger Kurzschluss ohne Gefährdung möglich ist und erlaubt werden kann. Die erfindungsgemäße Idee ist es daher, zunächst von einer unzureichenden Ladung der Bootstrap-Kapazität (CB ) auszugehen und zu versuchen, durch Nachladen der Bootstrap-Kapazität (CB ) diesen Fehler zu beheben zu versuchen und erst, wenn dies nicht zum Erfolg führt, den ersten Leistungstransistor (MH ) und den zweiten Leistungstransistor (ML ) zu sperren und dann erst einen Kurzschluss an den Prozessor zu signalisieren.
  • Die integrierte Schaltung (IC) - genauer die Überwachungsvorrichtung (UV) - darf die Halbbrücke (MH , ML ) höchstens dann dauerhaft bis zum aktiven Rücksetzen des Fehlers beispielsweise durch einen geeigneten Registerzugriff des Prozessors abschalten (=sperren), wenn unmittelbar nach dem erneuten Einschalten des ersten Leistungstransistors (MH ) (nach Ablauf der Debounce-Zeit) die UDS-Überwachung erneut anschlägt. In diesem Fall war dann das vorausgegangene Nachladen der Bootstrap-Kapazität (CB ) nicht erfolgreich. War ein Kurzschluss die Ursache für das erstmalige Abschalten, so wird die UDS-Überwachung diesen sofort nach dem nächsten Einschalten nach dem versuchten Nachladen erneut auslösen. Bei zweimaligem Abschalten kurz hintereinander ist mit Sicherheit von einem Kurzschluss auszugehen. Auf diese Weise kann zwischen der Fehlerursache einer entladenen Bootstrap-Kapazität (CB ) und einem Kurzschluss sicher unterschieden werden. Dies hat den Vorteil, dass dann nicht mehr permanent die Bootstrap-Kapazität (CB ) nachgeladen werden muss, sondern diese nur noch bei Bedarf nachgeladen werden muss. Dies wiederum hat zur Folge, dass der maximal mögliche effektive Duty-Cykle sich näher an dem Idealwert eines maximalen Duty-Cycles für die PWM von 100% befindet, da ein präventives Nachladen der Bootstrap-Kapazität (CB ) unterbleibt.
  • Es ist auch eine Variante denkbar, die in 3 dargestellt ist.
  • Dabei wird die Zeit, in der der erste Leistungstransistor (MH ) eingeschaltet ist, in verschiedene Intervalle (TD , TA , TEA ) eingeteilt. Die Zeit beginnt hierbei mit dem Einschalten zum Einschaltzeitpunkt (t0 ). Das Einschalten (t0 ) und die eventuell parametrierbare Debounce-Zeit (TD ) bis zur Berücksichtigung der UDS-Überwachung bleiben dabei unverändert. Die Debounce-Zeit (TD ) dient dazu, dass der erste Leistungstransistor (MH ) vollständig einschalten kann, bevor die UDS-Überwachung aktiviert wird.
  • Die darauffolgende Einteilung soll folgende Funktion haben:
    • • Schlägt die UDS-Überwachung innerhalb der der Debounce-Zeit (TD ) nachfolgenden Aktivzeit (TA ) an, so wird der betreffende erste Leistungstransistor (MH ) oder die Halbbrücke (MH , ML ) abgeschaltet, ein Fehler über die Interrupt-Leitung (INTN) dem Prozessor signalisiert und der erste Leistungstransistor (MH ) kann beispielsweise erst wieder eingeschaltet werden, nachdem aktiv ein entsprechendes Fehlerregister in der integrierten Schaltung durch den Prozessor beschrieben wurde.
    • • Schlägt die UDS-Überwachung innerhalb der der Aktivzeit (TA ) und der Debounce-Zeit (TD ) nachfolgenden erweiterten Aktivzeit (TEA ) an, wird der betreffende erste Leistungstransistor (MH ) abgeschaltet, wie in 2, jedoch kann er, bevorzugt ohne ein Register der integrierten Schaltung (IC) beschreiben zu müssen, wieder vom Prozessor eingeschaltet werden, da in der erweiterten Aktivzeit (TEA ) typischerweise davon ausgegangen werden kann, dass eine Entladung der Bootstrapkapazität (CBST ) die Ursache für die UDS -Detektion war.
  • Die Dauer der Aktivzeit (T) ist bevorzugt konstant und vorzugsweise beispielsweise per Programmierung parametrierbar. Die erweiterte Aktivzeit (TEA ) schließt sich der Aktivzeit (TA ) an und endet stets mit der Deaktivierung des ersten Leistungstransistors (MH ). Wird der erste Leistungstransistor (MH ) nur kurz aktiviert, wie z.B. bei normaler PWM Ansteuerung mit Tastverhältnissen <100%, so wird die erweiterte Aktivzeit (TEA ) ggf. nicht mehr erreicht.
  • Modifikation im Prozessor
  • Die hier beschriebene Reaktion der integrierten Schaltung (IC) könnte theoretisch auch in Software in dem Prozessor zur Steuerung der integrierten Schaltung (IC) implementiert werden. Aufgrund der störenden Latenzzeiten der Interrupt-Routine ist jedoch eine Implementierung in Hardware, am besten im PWM-Generator (PWMG), der das erste PWM-Signal (PWMH) für den ersten Leistungstransistor (MH ) und das zweite PWM-Signal (PWML) für den zweiten Leistungstransistor (ML ) erzeugt, oder in der Überwachungsvorrichtung (UV) empfehlenswert. Überwachungsvorrichtung (UV) und PWM-Generator (PWMG) können eine Einheit bilden und z.B. als Mikrorechner ausgeführt sein.
  • In 4 ist das Interrupt-Signal (INTN) für Störungsmeldungen von der integrierten Schaltung (IC) an den Prozessor dargestellt. Das erste PWM-Signal (PWMH) ist das logische Ansteuersignal des Prozessors an den ersten Gate-Treiber (GTH ) des ersten Leistungstransistors (MH ) zur Aktivierung des ersten Leistungstransistors (MH ). Das zweite PWM-Signal (PWML) ist das logische Ansteuersignal des Prozessors an den zweiten Gate-Treiber (GTL ) des zweiten Leistungstransistors (ML ) zur Aktivierung des zweiten Leistungstransistors (ML ).
  • Gibt der PWM-Generator (PWMG) auf dem Ansteuersignalpaar (GH , GL ) für die Halbbrücke (MH , ML ) ein Tastverhältnis von 100% aus, oder eines oberhalb einer konfigurierbaren Schwelle >90%+x, so wird folgende Reaktion an diesem Ansteuersignalpaar (GL, GH) realisiert:
    • Wird am Interrupt-Eingang (INTN) des Prozessors ein Fehler gemeldet, so schaltet der Prozessor das erste PWM-Ansteuersignal (PWMH) für den ersten Leistungstransistor (MH ) durch entsprechende Signalisierung an die integrierte Schaltung (IC) sofort ab. Dies geschieht beispielsweise durch geeignete Programmierung der Überwachungsvorrichtung (UV) und/oder des PWM-generators (PWMG). Hierdurch geht der erste Leistungstransistor (MH ) in einen abgeschalteten, typischerweise hochohmigen Zustand. (Übergang 1 in 4). Nach Ablauf der für den ersten Gate-Treiber (GTH ) eingestellten Totzeit wird dann das zweite PWM-Ansteuersignal (PWML) für die Ansteuerung des zweiten Leistungstransistors (ML ) für die Dauer der Ladezeit (TL ) aktiviert. Dadurch wird das zweite Gate-Ansteuersignal (GL) zur Ansteuerung des zweiten Leistungstransistors (ML ) aktiviert. Hierdurch wird der Phasenausgang (PH) mit dem Potenzial der negativen Versorgungsspannungsleitung (GND) verbunden und die Bootstrap-Kapazität (CB ) wird über die Diode (D) aus dem Spannungsreglerausgang (VG) der Spanungsversorgungsschaltung (SV) nachgeladen. Die Ladezeit (TL ) ist vorzugsweise über eine Registerprogrammierung eines Registers der integrierten Schaltung konfigurierbar, um sie den Anforderungen der jeweiligen Anwendung flexibel anpassen zu können. Nach Aktivierung des zweiten PWM-Ansteuersignals (PWML) sollte der zweite Gate-Treiber (GTL ) das Fehlersignal über die Interrupt-Leitung (INTN) wieder deaktivieren, um dem Prozessor zu signalisieren, dass der Entsättigungsfehler nun beseitigt ist. Nach Ablauf der Ladezeit (TL ) wird das zweite PWM-Ansteursignal (PWML) wieder deaktiviert. Es schließt sich eine weitere Totzeit zur Vermeidung von Querströmen an, nach deren Ablauf das erste PWM-Ansteuersignal (PWMH) wieder aktiviert wird. Danach befinden sich Prozessor, integrierte Schaltung (IC), deren Treiber und die Halbbrücke (MH , ML ) wieder im ursprünglichen Zustand.
  • Dieses Signalspiel ist auch in gleicher Weise implementierbar, wenn der zweite Gate-Treiber (GTL ) die Bootstrapspannung (VBST ) zwischen Bootstrap-Knoten (BST) und Phasenausgang (PH) selbst überwacht. In diesem Fall würde das Fehlersignal auf der Interrupt-Leitung (INTN) erlöschen, sobald die Bootstrapspannung (VBST ) zwischen Bootstrap-Knoten (BST) und Phasenausgang (PH) wieder einen ausreichenden Wert angenommen hat. Dann kann als weitere Implementierungsvariante anstelle der konstanten Ladezeit (TL ) das Ladeintervall beendet werden, sobald das Fehlersignal (INTN) wieder inaktiv ist oder eine bestimmte Zeit nach Deaktivierung des Fehlersignals vergangen ist.
  • Bestimmte Messungen, wie z.B. Strommessungen, die durch den PWM-Generator (PWMG) normalerweise ausgelöst werden, und die in das Nachladeintervall fallen, sollten für die Dauer des Nachladeintervalls ausgesetzt werden oder vom Ansteueralgorithmus der Applikation als ungültig erkannt werden, um Störungen der Ansteuerung durch das Nachladen zu vermeiden.
  • Beschreibung der Merkmale der Erfindung
  • Der folgende Abschnitt wiederholt die obige Beschreibung in einer anspruchsähnlichen Form.
  • Die Erfindung betrifft eine Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ), einem ersten Gate-Treiber (GTH ), einem zweiten Gate-Treiber (GTL ), einer Spanungsversorgungsschaltung (SV) mit einem Spannungsreglerausgang (VG), einer Diode (D), einer Bootstrap-Kapazität (CB ), einer positiven Versorgungsspannungsleitung (Us), einer negativen Versorgungsspannungsleitung (GND) und einer Überwachungsvorrichtung (UV). Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sind bevorzugt MOS-Transistoren oder IGBT-Transistoren. Andere Leistungshalbleiter kommen sinngemäß auch in Frage. Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sind zu einer Halbbrücke (MH , ML ) mit einem Phasenausgang (PH) zwischen der positiven Versorgungsspannungsleitung (US ) und der negativen Versorgungsspannungsleitung (GND) verschaltet. Der erste Leistungstransistor (MH ) ist mit seinem Drain-Anschluss mit der positiven Versorgungsspannungsleitung (Us) und mit seinem Source-Anschluss mit dem Phasenausgang (PH) verbunden. Der zweite Leistungstransistor (ML ) ist mit seinem Source-Anschluss mit der negativen Versorgungsspannungsleitung (GND) und mit seinem Drain-Anschluss mit dem Phasenausgang (PH) verbunden. Der erste Steueranschluss des ersten Leistungstransistors (MH ) wird mittels eines ersten Gate-Treibers (GTH ) über einen ersten Gate-Treiberausgang (GH) angesteuert. Der zweite Steueranschluss des zweiten Leistungstransistors (ML ) wird mittels eines zweiten Gate-Treibers (GTL ) über einen zweiten Gate-Treiberausgang (GL) angesteuert. Der logische Zustand des ersten Gate-Treiberausgangs (GH) hängt von einem ersten PWM-Ansteuersignal (PWMH) ab. Der logische Zustand des zweiten Gate-Treiberausgangs (GL) hängt von einem zweiten PWM-Ansteuersignal (PWML) ab. Der erste Gate-Treiber (GTH ) wird über einen Bootstrap-Knoten (BST) mit elektrischer Energie zum Einschalten des ersten Leistungstransistors (MH ) zumindest dann versorgt, wenn das Potenzial am Bootstrap-Knoten (BST) bezogen auf das Potenzial der negativen Versorgungsspannungsleitung (GND) oberhalb des Potenzials der positiven Versorgungsspannungsleitung (US ) bezogen auf das Potenzial der negativen Versorgungsspannungsleitung (GND) liegt. Die Diode (D) ist zwischen den Spannungsreglerausgang (VG) und den Bootstrap-Knoten (BST) geschaltet. Die Bootstrap-Kapazität (CB ) ist zwischen den Bootstrap-Knoten (BST) und den Phasenausgang (PH) der Halbbrücke (MH , ML ) geschaltet. Die Überwachungsvorrichtung (UV) erfasst die Potenzialdifferenz zwischen dem Potenzial am Bootstrap-Knoten (BST) und dem Potenzial am Phasenausgang (PH) der Halbbrücke (MH , ML ) und ermittelt einen zugehörigen Bootstrap-Potenzialdifferenzwert (ΔVBST ). Die Überwachungsvorrichtung (UV) vergleicht den so ermittelten Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig mit einem ersten Schwellwert. Die Überwachungsvorrichtung schaltet den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) ab und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) ein, wenn der so ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig unterhalb des ersten Schwellwerts liegt. Liegt nur eine Entladung der bootstrap-Kapazität (CB ) vor, so wird diese nun geladen.
  • Nach einem ersten Abschalten, weil der ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig unterhalb des ersten Schwellwerts lag, schaltet die Überwachungsvorrichtung in einer ersten Modifikation des Vorschlags den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) erneut ein und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) aus, wenn der so ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig dann wieder oberhalb eines zweiten Schwellwerts liegt, der gleich dem ersten Schwellwert sein kann. Dies ermöglicht nun den Test darauf, ob die Bootstrap-Kapazität entladen war und nun wieder geladen ist oder ob ein Kurzschluss vorliegt.
  • Besonders bevorzugt erfolgt dabei das erneute Einschalten nach dem ersten Abschalten erst nach dem Vergehen einer Ladezeit (TL ), damit die Bootstrap-Kapazität (CB ) dann sicher geladen ist.
  • In einer weiteren bevorzugten Ausprägung erfasst daraufhin die Überwachungsvorrichtung (UV) die Potenzialdifferenz zwischen dem Potenzial am Bootstrap-Knoten (BST) und dem Potenzial am Phasenausgang (PH) der Halbbrücke (MH , ML ) erneut und ermittelt einen zugehörigen weiteren Bootstrap-Potenzialdifferenzwert (ΔVBST ). Dabei vergleicht die Überwachungsvorrichtung (UV) den so ermittelten weiteren Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig mit einem weiteren Schwellwert, der gleich dem ersten Schwellwert sein kann. Die Überwachungsvorrichtung schaltet den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) nach dem erneuten Einschalten erneut ab und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) ebenfalls aus, wenn der so ermittelte weitere Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig unterhalb des weiteren Schwellwerts liegt. Dies geschieht, da dann von einem Kurzschluss ausgegangen werden muss.
  • Zweite Variante
  • Statt der Überwachung der Bootstrap-Spannung ist auch die Überwachung der UDS-Spannung im eingeschalteten Zustand des ersten Leistungstransistors (MH ) möglich.
  • Es handelt sich dann wieder um eine Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ), einem ersten Gate-Treiber (GTH ), einem zweiten Gate-Treiber (GTL ), einer Spanungsversorgungsschaltung (SV) mit einem Spannungsreglerausgang (VG), einer Diode (D), einer Bootstrap-Kapazität (CB ), einer positiven Versorgungsspannungsleitung (US ), einer negativen Versorgungsspannungsleitung (GND) und mit einer Überwachungsvorrichtung (UV). Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sind bevorzugt MOS-Transistoren oder IGBT-Transistoren. Andere Leistungshalbleiter kommen sinngemäß auch in Frage. Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sind wieder zu einer Halbbrücke (MH , ML ) mit einem Phasenausgang (PH) zwischen der positiven Versorgungsspannungsleitung (US ) und der negativen Versorgungsspannungsleitung (GND) verschaltet. Der erste Leistungstransistor (MH ) ist wieder mit seinem Drain-Anschluss mit der positiven Versorgungsspannungsleitung (Us) und mit seinem Source-Anschluss mit dem Phasenausgang (PH) verbunden. Der zweite Leistungstransistor (ML ) ist und mit seinem Source-Anschluss mit der negativen Versorgungsspannungsleitung (GND) und mit seinem Drain-Anschluss mit dem Phasenausgang (PH) verbunden. Der erste Steueranschluss des ersten Leistungstransistors (MH ) wird mittels eines ersten Gate-Treibers (GTH ) über einen ersten Gate-Treiberausgang (GH) angesteuert. Der zweite Steueranschluss des zweiten Leistungstransistors (ML ) wird mittels eines zweiten Gate-Treibers (GTL ) über einen zweiten Gate-Treiberausgang (GL) angesteuert. Der logische Zustand des ersten Gate-Treiberausgangs (GH) hängt wieder von einem ersten PWM-Signal (PWMH) ab. Der logische Zustand des zweiten Gate-Treiberausgangs (GL) hängt wieder von einem zweiten PWM-Signal (PWML) ab. Der erste Gate-Treiber (GTH ) wird aus einem Bootstrap-Knoten (BST) mit elektrischer Energie zum Einschalten des ersten Leistungstransistors (MH ) zumindest dann versorgt, wenn das Potenzial am Bootstrap-Knoten (BST) bezogen auf das Potenzial der negativen Versorgungsspannungsleitung (GND) oberhalb des Potenzials der positiven Versorgungsspannungsleitung (Us) bezogen auf das Potenzial der negativen Versorgungsspannungsleitung (GND) liegt. Die Diode (D) ist zwischen den Spannungsreglerausgang (VG) und den Bootstrap-Knoten (BST) geschaltet. Die Bootstrap-Kapazität (CB ) ist zwischen den Bootstrap-Knoten (BST) und den Phasenausgang (PH) der Halbbrücke (MH , ML ) geschaltet. Die Überwachungsvorrichtung (UV) erfasst die Potenzialdifferenz zwischen dem Potenzial am Drain-Anschluss (US ) des ersten Leistungstransistors (MH ) und dem Potenzial am Source (PH) des ersten Leistungstransistors (MH ) und ermittelt einen zugehörigen UDS-Potenzialdifferenzwert. Die Überwachungsvorrichtung (UV) vergleicht den so ermittelten UDS-Potenzialdifferenzwert betragsmäßig mit einer Detektionsschwelle (TH). Die Überwachungsvorrichtung schaltet den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) ab und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) ein, wenn der so ermittelte UDS-Potenzialdifferenzwert betragsmäßig oberhalb der Detektionsschwelle (TH) liegt. Dies ermöglicht wieder das Nachladen der Bootstrap-Kapazität (CB ).
  • In einer ersten Untervariante schaltet die Überwachungsvorrichtung (UV) nach dem vorhergehenden Abschalten, weil der ermittelte UDS-Potenzialdifferenzwert betragsmäßig oberhalb der Detektionsschwelle (TH) lag, den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) ein und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) aus. Dies ermöglicht nun wieder die Prüfung, ob es sich um eine Entladung der Bootstrap-Kapazität (CB ) handelte und ob diese nun geladen ist oder ob es sich um einen Kurzschluss handelt. Die Überwachungsvorrichtung (UV) erfasst dazu wieder die Potenzialdifferenz zwischen dem Potenzial des Drain-Anschlusses (US ) des ersten Leistungstransistors (MH ) und dem Potenzial am Source (PH) des ersten Leistungstransistors (MH ) und ermittelt wieder einen zugehörigen weiteren UDS-Potenzialdifferenzwert. Die Überwachungsvorrichtung (UV) vergleicht wieder den so ermittelten weiteren UDS-Potenzialdifferenzwert betragsmäßig mit einer weiteren Detektionsschwelle, die gleich der Detektionsschwelle (TH) sein kann. Die Überwachungsvorrichtung schaltet dann den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) erneut ab und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) nun auch ab, wenn der so ermittelte weitere UDS-Potenzialdifferenzwert betragsmäßig oberhalb der weiteren Detektionsschwelle liegt, da dann von einem Kurzschluss ausgegangen werden muss.
  • Dritte Variante
  • Die dritte Variante betrifft ebenso eine Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ), einer positiven Versorgungsspannungsleitung (Us), einer negativen Versorgungsspannungsleitung (GND) und einer Überwachungsvorrichtung (UV). Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sind bevorzugt MOS-Transistoren oder IGBT-Transistoren. Andere Leistungshalbleiter kommen sinngemäß auch in Frage. Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sind wieder zu einer Halbbrücke (MH , ML ) mit einem Phasenausgang (PH) zwischen der positiven Versorgungsspannungsleitung (US ) und der negativen Versorgungsspannungsleitung (GND) verschaltet. Die Überwachungsvorrichtung (UV) erfasst die Drain-Source-Spannung (UDS ) am ersten Leistungstransistor (MH ) betragsmäßig und ermittelt einen zugehörigen Drain-Source-Spannungswert (VDS ). Die Überwachungsvorrichtung (UV) oder eine andere Steuereinrichtung vergleicht betragsmäßig den Drain-Source-Spannungswert (VDS ) mit einer Detektionsschwelle (TH). Die Überwachungsvorrichtung (UV) veranlasst beim betragsmäßigen Überschreiten der Detektionsschwelle (TH) durch den Drain-Source-Spannungswert (VDS ) ein erstes Abschalten des ersten Leistungstransistors (MH ) und ein Einschalten des zweiten Leistungstransistors (ML ). Daran anschließend veranlasst die Überwachungsvorrichtung (UV) oder die andere Steuervorrichtung in diesem Fall, insbesondere nach einer Ladezeit (TL ), ein Ausschalten des zweiten Leistungstransistors (ML ) und ein erneutes Einschalten des ersten Leistungstransistors (MH ). Die Überwachungsvorrichtung (UV) erfasst dann die die Drain-Source-Spannung (UDS ) am ersten Leistungstransistor (MH ) nochmals betragsmäßig und ermittelt so einen weiteren Drain-Source-Spannungswert (VDS2 ) (UDS-Spannungswert). Die Überwachungsvorrichtung (UV) vergleicht dann betragsmäßig den weiteren Drain-Source-Spannungswert (VDS2 ) (UDS-Spannungswert) mit einer weiteren Detektionsschwelle, die gleich der Detektionsschwelle (TH) sein kann. Die Überwachungsvorrichtung (UV) veranlasst beim betragsmäßigen erneuten Überschreiten der weiteren Detektionsschwelle durch den weiteren Drain-Source-Spannungswert (VDS2 ) (UDS-Spannungswert) ein zweites Abschalten des ersten Leistungstransistors (MH ).
  • In einer ersten Untervariante veranlasst die Überwachungsvorrichtung (UV) beim betragsmäßigen erneuten Überschreiten der weiteren Detektionsschwelle durch den weiteren Drain-Source-Spannungswert (VDS2 ) auch ein Abschalten des zweiten Leistungstransistors (ML ).
  • Vierte Variante
  • Die vierte Variante stellt wieder eine Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ), einer positiven Versorgungsspannungsleitung (Us), einer negativen Versorgungsspannungsleitung (GND) und einer Überwachungsvorrichtung (UV) dar. Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sind bevorzugt MOS-Transistoren oder IGBT-Transistoren. Andere Leistungshalbleiter kommen sinngemäß auch in Frage. Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sind wieder zu einer Halbbrücke (MH , ML ) mit einem Phasenausgang (PH) zwischen der positiven Versorgungsspannungsleitung (US ) und der negativen Versorgungsspannungsleitung (GND) verschaltet. Die Überwachungsvorrichtung (UV) erfasst betragsmäßig die Drain-Source-Spannung (UDS ) am ersten Leistungstransistor (MH ) und ermittelt einen Drain-Source-Spannungswert (VDS ). Die Überwachungsvorrichtung (UV) vergleicht betragsmäßig den Drain-Source-Spannungswert (VDS ) mit einer Detektionsschwelle (TH). Die Überwachungsvorrichtung (UV) veranlasst beim betragsmäßigen Überschreiten der Detektionsschwelle (TH) durch den Drain-Source-Spannungswert (VDS ), im Folgenden als erstmaliges Überschreiten bezeichnet, ein erstes Abschalten des ersten Leistungstransistors (MH ). Die Überwachungsvorrichtung (UV) oder die andere Steuervorrichtung veranlasst in diesem Fall ein Einschalten des zweiten Leistungstransistors (ML ). Daran anschließend veranlasst die Überwachungsvorrichtung (UV) oder die andere Steuervorrichtung in diesem Fall, insbesondere nach einer Ladezeit (TL ), ein Ausschalten des zweiten Leistungstransistors (ML ) und lässt ein erneutes Einschalten des ersten Leistungstransistors (MH ) zu.
  • In einer ersten Untervariante dieser Variante erfasst nochmals die Überwachungsvorrichtung (UV) betragsmäßig die Drain-Source-Spannung (UDS ) am ersten Leistungstransistor (MH ) nach dem erstmaligen Abschalten bei einem erneuten Abschalten und ermittelt dabei einen weiteren Drain-Source-Spannungswert (VDS2DS) . Die Überwachungsvorrichtung (UV) vergleicht betragsmäßig den weiteren Drain-Source-Spannungswert (VDS2 ) mit einer weiteren Detektionsschwelle, die gleich der Detektionsschwelle (TH) sein kann. Die Überwachungsvorrichtung (UV) veranlasst beim erneuten betragsmäßigen Überschreiten der weiteren Detektionsschwelle durch den weiteren Drain-Source-Spannungswert (VDS2 ) ein zweites Abschalten des ersten Leistungstransistors (MH ).
  • In einer zweiten Untervariante dieser Variante signalisiert die Überwachungsvorrichtung (UV) oder eine andere Teilvorrichtung des Treibers erst beim erneuten betragsmäßigen Überschreiten der Detektionsschwelle (TH) durch den weiteren Drain-Source-Spannungswert (VDS2 ) einen Kurzschluss.
  • In einer dritten Untervariante dieser Variante erfasst nochmals die Überwachungsvorrichtung (UV) betragsmäßig die Drain-Source-Spannung (UDS ) am ersten Leistungstransistor (MH ) nach dem erstmaligen Abschalten des ersten Leistungstransistors (MH ) bei einem erneuten Einschalten des ersten Leistungstransistors (MH ) und ermittelt einen weiteren Drain-Source-Spannungswert (VDS ). Die Überwachungsvorrichtung (UV) vergleicht betragsmäßig den weiteren Drain-Source-Spannungswert (VDS2 ) mit einer weiteren Detektionsschwelle, die gleich der Detektionsschwelle (TH) sein kann. Die Überwachungsvorrichtung (UV) verhält sich dann anschließend beim erneuten betragsmäßigen Unterschreiten der weiteren Detektionsschwelle durch den weiteren Drain-Source-Spannungswert (VDS2 ) im Falle eines Überschreitens wieder so, als wäre es ein erstmaliges Überschreiten.
  • Fünfte Variante
  • Die fünfte Variante betrifft ein Verfahren (siehe 7) zum Betreiben einer Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ) und einer Bootstrap-Kapazität (CB ) mit einem ersten Anschluss und einem zweiten Anschluss. Die Bootstrap-Kapazität (CB ) wird geladen wird, wenn der zweite Leistungstransistor (ML ) eingeschaltet ist. Das Verfahren umfasst die Schritte:
    • • Schritt S21: Einschalten (S21) des ersten Leistungstransistors (MH ) und Ausschalten des zweiten Leistungstransistors (ML ) zu einem Einschaltzeitpunkt (t0 ).
    • • Schritt S22: Erfassen (S22) der Potenzialdifferenz zwischen dem ersten Anschluss und dem zweiten Anschluss der Bootstrap-Kapazität (CB ) und Ermitteln eines zugehörigen Bootstrap-Potenzialdifferenzwerts (ΔVBST );
    • • Schritt S23: Vergleich (S23) des so ermittelten Bootstrap-Potenzialdifferenzwerts (ΔVBST ) betragsmäßig mit einem ersten Schwellwert;
    • • Schritt S24: Erstes Abschalten (S24) des ersten Leistungstransistors (MH ) und erstes Einschalten des zweiten Leistungstransistors (ML ), wenn der Vergleich (S23) ergibt, dass das so ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig unterhalb des ersten Schwellwerts (SW1) liegt. In dem Fall wird zunächst davon ausgegangen, dass es sich aufgrund der Erfahrung in der Regel nicht um einen Kurzschluss, sondern um eine entladene Bootstrap-Kapazität handelt. Im Gegensatz zum Stand der Technik, wird also nicht sofort auf einen Kurzschluss geschlossen.
  • Eine erste Untervariante dieser fünften Variante umfasst die zusätzlichen Schritte:
    • • Schritt S25: erneutes Einschalten (S25) des ersten Leistungstransistors (MH ) nach einem ersten Abschalten aufgrund einer betragsmäßigen Unterschreitung des ersten Schwellwerts (SW1) durch den ermittelten Bootstrap-Potenzialdifferenzwert (ΔVBST ), und erneutes Ausschalten (S25) des zweiten Leistungstransistors (ML ), nach Vergehen der Ladezeit (TL ) seit dem Beginn des Nachladevorgangs mit dem Schritt S24. Es wird also nun davon ausgegangen, dass die Bootstrap-Kapazität (CB ) ausreichend nachgeladen sein sollte. Damit das so ist, ist es vorteilhaft mit dem Beginn dieses Schrittes S25 zu warten, bis eine Ladezeit (TL ) seit dem Beginn des Ladevorgangs mit dem Schritt S24 vergangen ist;
    • • Schritt S26: erneutes Erfassen (S26) der Potenzialdifferenz zwischen dem ersten Anschluss und dem zweiten Anschluss der Bootstrap-Kapazität (CB ) und Ermitteln eines zugehörigen weiteren Bootstrap-Potenzialdifferenzwerts (ΔVBST2 );
    • • Schritt S27: Vergleich (S27) des so ermittelten weiteren Bootstrap-Potenzialdifferenzwerts (ΔVBST2 ) betragsmäßig mit einem weiteren Schwellwert, der gleich dem ersten Schwellwert sein kann.
    • • Schritt S28: Ausschalten (S28) des ersten Leistungstransistors (MH ) und Ausschalten (S28) des zweiten Leistungstransistors (ML ), wenn der so ermittelte weitere Bootstrap-Potenzialdifferenzwert (ΔVBST2 ) betragsmäßig wieder unterhalb eines zweiten Schwellwerts (SW2) liegt, der gleich dem ersten Schwellwert (SW1) sein kann. In diesem Fall wird also davon ausgegangen, dass ein Defekt vorliegt. In diesem Fall wird nicht zwischen der Art des Defekts unterschieden. Das Verfahren ist aber besonders einfach. Es wird also einmal versucht, die Bootstrap-Kapazität nachzuladen und wenn das nicht gelingt, wird ein Fehlerfall angenommen und ein sicherer Zustand eingenommen;
    • • Schritt S29: Einschalten (S29) (= Beibehalten des Zustands aus S25) des ersten Leistungstransistors (MH ) und Ausschalten (S29) des zweiten Leistungstransistors (ML ), wenn der so ermittelte weitere Bootstrap-Potenzialdifferenzwert (ΔVBST2 ) betragsmäßig wieder oberhalb des zweiten Schwellwerts (SW2) liegt.
  • Bevorzugt erfolgt das erneute Einschalten (S29) nach dem ersten Abschalten (S24) erst nach dem Vergehen einer Ladezeit (TL ) für die Bootstrap-Kapazität (CB ).
  • Sechste Variante
  • Die sechste Variante betrifft ein Verfahren (8) zum Betreiben einer Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ) und mit einer Bootstrap-Kapazität (CB ) mit einem ersten Anschluss und einem zweiten Anschluss. Die Bootstrap-Kapazität (CB ) wird wieder geladen, wenn der zweite Leistungstransistor (ML ) eingeschaltet ist. Das vorgeschlagene Verfahren umfasst die Schritte:
    • • Schritt S31: Einschalten des ersten Leistungstransistors (MH ) und Ausschalten des zweiten Leistungstransistors (ML ) zu einem Einschaltzeitpunkt (t0 ). Dieses ist nicht notwendig, wenn der erste Leistungstransistor (MH ) bereits zum Einschaltzeitpunkt (t0 ) eingeschaltet ist und wenn der zweite Leistungstransistor (ML ) bereits zum Einschaltzeitpunkt (t0 ) ausgeschaltet ist;
    • • Schritt S32: Erfassen der UDS-Spannung am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen UDS-Spannungswerts (VDS );
    • • Schritt S33: Vergleich des so ermittelten UDS-Spannungswerts (VDS ) betragsmäßig mit einem ersten Schwellwert (SW1);
    • • Schritt S34: Erstes Abschalten des ersten Leistungstransistors (MH ) und erstes Einschalten des zweiten Leistungstransistors (ML ), wenn der Vergleich ergibt, dass der so ermittelte UDS-Spannungswert (VDS ) betragsmäßig unterhalb des ersten Schwellwerts (SW1) liegt.
  • Eine erste Untervariante dieser sechsten Variante umfasst die Schritte:
    • • Schritt S35: Erneutes Einschalten des ersten Leistungstransistors (MH ) nach dem Schritt S34 und erneutes Ausschalten des zweiten Leistungstransistors (ML ), wobei dies insbesondere nach einer Ladezeit (TL ) erfolgt;
    • • Schritt S36: Erneutes Erfassen der UDS-Spannung (UDS ) am ersten Leistungstransistor (MH ), wenn der erste Leistungstransistor (MH ) eingeschaltet ist und erneutes Ermitteln eines zugehörigen weiteren UDS-Spannungswerts (VDS2 );
    • • Schritt S37: Vergleich des so ermittelten weiteren UDS-Spannungswerts (VDS2 ) betragsmäßig mit einem weiteren Schwellwert (SW2), der gleich dem ersten Schwellwert (SW1) sein kann;
    • • Schritt S38: Erneutes Abschalten des ersten Leistungstransistors (MH ) und erneutes Ausschalten des zweiten Leistungstransistors (ML ) erfolgt, wenn der so ermittelte weitere UDS-Spannungswert (VDS2 ) betragsmäßig oberhalb eines zweiten Schwellwerts (SW2) liegt, der gleich dem ersten Schwellwert (SW1) sein kann;
    • • Schritt S39: Einschalten (S39) (= Beibehalten des Zustands aus S35) des ersten Leistungstransistors (MH ) und Ausschalten (S29) des zweiten Leistungstransistors (ML ), wenn der so ermittelte weitere UDS-Spannungswert (VDS2 ) betragsmäßig wieder unterhalb des zweiten Schwellwerts (SW2) liegt.
  • Bevorzugt erfolgt wieder das erneute Einschalten (S35) nach dem ersten Abschalten (S34) erst nach dem Vergehen einer Ladezeit (TL ).
  • Siebte Variante
  • Die siebte Variante betrifft wieder ein Verfahren (5) zum Betreiben einer Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ) und mit einer Bootstrap-Kapazität (CB ) mit einem ersten Anschluss und einem zweiten Anschluss. Die Bootstrap-Kapazität (CB ) wird wieder geladen, wenn der zweite Leistungstransistor (ML ) eingeschaltet ist. Das Verfahren der siebten Variante weist wieder folgende Schritte auf:
    • • Einschalten (S1) des ersten Leistungstransistors (MH ) und Ausschalten des zweiten Leistungstransistors (ML ) zu einem Einschaltzeitpunkt (t0 );
    • • Erfassen (S2) der UDS-Spannung am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen UDS-Spannungswerts (VDS ) in einer Aktivzeit (TA ) nach dem Verstreichen einer Debounce-Zeit (TD ) nach dem Einschaltzeitpunkt (t0 );
    • • Vergleich (S3) des so ermittelten UDS-Spannungswerts (VDS ) betragsmäßig mit einem ersten Schwellwert (SW1) in der Aktiv-Zeit (TA ) und Abschalten des ersten Leistungstransistors (MH ) und
    • • Abschalten (S4) des zweiten Leistungstransistors (ML ), wenn der Vergleich ergibt, dass der so innerhalb der Aktivzeit (TA ) ermittelte UDS-Spannungswert (VDS ) betragsmäßig oberhalb des ersten Schwellwerts (SW1) liegt. Dieser Schritt findet hier deswegen statt, da bei einem derartig schnellen Auftreten der Verletzung des ersten Schwellwerts (SW1) davon ausgegangen werden muss, dass ein Kurzschluss vorliegt. Daher wird hier auch der zweite Leistungstransistor (ML ) abgeschaltet, da dann ein Querstrom für den möglicherweise vorhandenen Fall eines geschädigten ersten Leistungstransistors (MH ) ausgeschlossen werden soll. Da der Treiber selbst die Notabschaltung durchführt, ist ein schneller Eingriff eines externen Steuerrechners typischerweise nicht erforderlich. Daher wird bevorzugt, die Information, dass durch die Vorrichtung ein Kurzschluss angenommen wird nicht über eine Interrupt-Leitung signalisiert, sondern das Signal der Interrupt-Leitung (INTN) dient nur zur Signalisierung, dass etwas geschehen ist. Die eigentliche Information wird in einem Datenspeicher des Treibers abgelegt, wo sie von dem externen Steuerrechner gelesen werden kann. Der externe Steuerrechner wird dann typischerweise erst versuchen, den ersten Leistungstransistor (MH ) auszuschalten und den zweiten Leistungstransistor (ML ) einzuschalten, um die Bootstrap-Kapazität (CB ) nachzuladen. Erst dann wird er die Treiber-Register über den Datenbus (DB) lesen und den Kurzschluss als solchen erkennen. Damit der Steuerrechner im Falle eines Kurzschlusses den zweiten Leistungstransistor (MH ) nicht einschalten kann, blockiert beispielsweise die Überwachungsvorrichtung (UV) und/oder der PWM-Generator (G) ein solches Einschalten nach dem Auftreten dieses Fehlerfalles, bis ein spezielles, separates Freigabekommando des externen Rechnersystems dieses Einschalten des zweiten Leistungstransistors (ML ) explizit wieder zulässt.; Erfassen (S5) der der UDS-Spannung am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen weiteren UDS-Spannungswerts (VDS2 ) in einer erweiterten Aktivzeit (TEA ) nach dem Verstreichen der Aktivzeit (TA ) und der Debounce-Zeit (TD ) nach dem Einschaltzeitpunkt (t0 );
    • • Vergleich (S6) des so ermittelten weiteren UDS-Spannungswerts (VDS2 ) betragsmäßig mit einem zweiten Schwellwert (SW2) in der erweiterten Aktiv-Zeit (TEA ) und
    • • Abschalten (S7) des ersten Leistungstransistors (MH ) und Einschalten des zweiten Leistungstransistors (ML ), wenn der Vergleich ergibt, dass die so innerhalb der erweiterten Aktivzeit (TEA ) ermittelte weitere UDS-Spannungswert (VDS2 ) betragsmäßig oberhalb des zweiten Schwellwerts (SW2) liegt, wobei der zweite Schwellwert (SW2) gleich dem ersten Schwellwert (SW1) sein kann. Der erste Leistungstransistor (MH ) ist in diesem Fall also nicht ausreichend eingeschaltet, weist einen zu hohen Leistungsumsatz auf und muss daher abgeschaltet werden. Dieser Schritt findet in diesem Falle deswegen statt, da dann davon ausgegangen wird, dass ein Kurzschluss zu einer schnelleren Verletzung der Schwellwerte (SW1, SW2) geführt hätte und es sich somit, da die Verletzung für einen Kurzschluss nicht schnell genug erfolgte, um eine Entladung des Bootstrap-Kondensators (CB ) handeln muss. Für die Nachladung der Bootstrap-Kapazität wird daher in diesem Fall der zweite Leistungstransistor (ML ) eingeschaltet. Der Schritt S7 ist also der Nachladeschritt. Mit dem Abschalten erfolgt typischerweise eine Signalisierung über eine Interrupt-Leitung (INTN). Mit dem Schritt S7 wird somit ein Laden dieser vermutlich entladenen Bootstrap-Kapazität (CB ) gestartet.
  • Eine erste Untervariante dieser siebten Variante (siehe auch 5) betrifft das zeitgesteuerte Nachladen der Bootstrap-Kapazität (CB ) und weist den folgenden zusätzlichen Schritt gegenüber dem Basisverfahren dieser siebten Variante auf:
    • • Einschalten (S8) des ersten Leistungstransistors (MH ) und Abschalten des zweiten Leistungstransistors (ML ) nach einer Ladezeit (TL ), wenn vor dem Verstreichen der Ladezeit (TL ) ein Vergleich des ermittelten weiteren UDS-Spannungswerts (VDS2 ) betragsmäßig mit dem zweiten Schwellwert (SW2) in der erweiterten Aktiv-Zeit (TEA ) ein Abschalten des ersten Leistungstransistors (MH ) und ein Einschalten des zweiten Leistungstransistors (ML ) ausgelöst hatte. Im vorhergehenden Schritt (S7) wurde vermutet, dass es sich um einen entladenen Bootstrap-Kondensator (CB ) handelt. Nun wird das Laden dieser vermutlich zuvor entladenen Bootstrap-Kapazität (CB ) in der Annahme beendet, dass die Bootstrap-Kapazität (CB ) ausreichend geladen ist. Bevorzugt wird dies über die Interrupt-Leitung (INTN) signalisiert.
  • Eine zweite Untervariante einer UDS-Steuerung der Nachladung der Bootstrap-Kapazität (CB ) dieser siebten Variante weist die folgenden zusätzlichen Schritte gegenüber dem Basisverfahren und der ersten Untervariante dieser siebten Variante auf:
    • • Erfassen (S9) der UDS-Spannung (UDS ) am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen dritten UDS-Spannungswerts (VDS3 ) in einer Ladezeit (TL ), die mit dem Abschalten des ersten Leistungstransistors (MH ) und dem Einschalten des zweiten Leistungstransistors (ML ) im vorhergehenden Schritt (S7) beginnt;
    • • Vergleich (S10) des ermittelten dritten UDS-Spannungswerts (VDS3 ) betragsmäßig mit einem dritten Schwellwert (SW3), der gleich dem ersten Schwellwert (SW1) und dem zweiten Schwellwert (SW2) sein kann;
    • • Einschalten (S8) des ersten Leistungstransistors (MH ) und Abschalten des zweiten Leistungstransistors (ML ), wenn vor dem Verstreichen der Ladezeit (TL ) der Vergleich des ermittelten dritten UDS-Spannungswerts (VDS3 ) betragsmäßig mit dem dritten Schwellwert (SW3) ergibt, dass der ermittelte dritte UDS-Spannungswert (VDS3 ) betragsmäßig oberhalb des dritten Schwellwerts (SW3) liegt. Der Ladevorgang der Bootstrap-Kapazität (CB ) wird hier also nicht zeitgesteuert, sondern in Abhängigkeit vom Abschaltzustand des ersten Leistungstransistors (MH ) durchgeführt. Hierdurch wird bei hohen Duty-Cyclen in der Nähe von 100% der jeweilige Duty-Cycle durch das Nachladen der Bootstrap-Kapazität (CB ) nur noch in dem unbedingt nötigen Umfang durchgeführt. Bei einer reinen Zeitsteuerung mit einer Ladezeit (TL ), länger als die maximale Ladezeit, muss ein zeitlicher Vorhalt aus Sicherheitsgründen berücksichtigt werden, um jede Art von Querstrom auszuschließen. Daher ist die Störung im Falle einer reinen Zeitsteuerung massiv größer als bei der hier ebenso vorgeschlagenen Nachlademethode über die UDS-Steuerung, bei der die Unterscheidung zwischen Kurzschlussfall und Nachladefall über den Zeitpunkt des Auftretens der Schwellwertverletzung nach dem Einschalten erfolgt. Die erweiterte Aktivzeit (TEA ) kann übrigens so gewählt werden, dass die Summe der Debounche-Zeit (TD ) plus der Aktivzeit (TA ) plus der erweiterten Aktivzeit (TEA ) gleich der PWM-Periode ist, sodass dann bis auf die Debounce-Zeiten (TD ) stets eine Überwachung stattfindet. Bevorzugt wird die Aktivzeit (TA ) in jeder PWM-Periode durchlaufen, also auch dann, wenn keine Schaltzustandsänderung der Leistungstransistoren (MH , ML ) zwischen zwei PWM-Perioden erfolgt, also die Debounce-Zeit (TD ) zu 0s gesetzt werden kann.
  • Eine dritte Untervariante (siehe auch 6) dieser siebten Variante weist die folgenden zusätzlichen Schritte gegenüber dem Basisverfahren und der ersten und zweiten Untervariante dieser siebten Variante auf:
    • • Erfassen (S9) der UDS-Spannung (UDS ) am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen dritten UDS-Spannungswerts in einer Ladezeit (TL ), die mit dem Abschalten des ersten Leistungstransistors (MH ) und dem Einschalten des zweiten Leistungstransistors (ML ) beginnt;
    • • Vergleich (S10) des ermittelten dritten UDS-Spannungswerts (VDS3 ) betragsmäßig mit einem dritten Schwellwert (SW3), der gleich dem ersten Schwellwert (SW1) und dem dritten Schwellwert (SW3) sein kann;
    • • Abschalten (S11) des ersten Leistungstransistors (MH ) und Abschalten des zweiten Leistungstransistors (ML ), wenn ein Vergleich des ermittelten dritten UDS-Spannungswerts (VDS3 ) betragsmäßig mit einem dritten Schwellwert (SW3) ergibt, dass der ermittelte dritte UDS-Spannungswert (VDS3 ) betragsmäßig unterhalb des dritten Schwellwerts liegt. Hier war also das Nachladen der Bootstrap-Kapazität (CB ) wahrscheinlich nicht erfolgreich oder es liegt doch ein Kurzschluss vor. Daher erfolgt wie im Kurzschlussfall in Schritt S4 hier bevorzugt wieder eine Signalisierung über die Interrupt-Leitung (INTN) und ein Register der Integrierten Schaltung (IC) bzw. der Überwachungsvorrichtung (UV) und/oder des PWM-generators (PWMG). Wie in Schritt S4 verhindern bevorzugt der PWM-Generator (PWMG) und/oder die Überwachungsvorrichtung (UV) das Wiedereinschalten des zweiten Leistungstransistors (ML ) durch einen externen Steuerrechner solange, bis durch einen speziellen Entriegelungsbefehl des externen Steuerrechners über ein spezielles Register ein solches Wiedereinschalten wieder zugelassen wird. Bevorzugt signalisiert die integrierte Schaltung (IC), insbesondere die Überwachungsvorrichtung (UV) und/oder der PWM-Generator (PWMG), in diesem Fehlerfall über ein Register und dem Datenbus (DB) dem externen Steuerrechner einen anderen Fehler-Code als im Falle der Kurzschlusserkennung im Schritt S4.
  • Vorteil der Erfindung
  • Der Hauptvorteil der oben beschriebenen Erfindung ist, dass der erreichbare Duty-Cycle am Phasenausgang (PH) näher an 100% liegt als bei Lösungen im Stand der Technik liegen kann und dass zwischen einer parasitären Entladung der Bootstrap-Kapazität (CB ) und einem Kurzschluss unterschieden werden kann. Kommt die Nachladung der Bootstrap-Kapazität nämlich zu oft vor, unterschreitet also die Periodendauer zwischen zwei Nachladungen eine Mindestnachladeperiode, so lässt dies auf einen Fehler am Bootstrap-Kondensator (CB ) schließen, der ggf. sicherheitsrelevant sein kann und der ggf. separat gemeldet und behandelt werden kann. Diese Unterscheidung ist im Stand der Technik ebenfalls nicht möglich. Die Vorteile sind hierauf aber nicht beschränkt.
  • Figurenliste
    • 1 zeigt ein schematisch vereinfachtes Blockschaltbild der erfindungsgemäßen Treiberstufe.
    • 2 zeigt den Verlauf der Drain-Source-Spannung (VDS ) am ersten Leistungstransistor (MH ) gegenüber der Zeit (t) und den Verlauf des Interrupt-Signals (INTN).
    • 3 zeigt den Verlauf der Bootstrapspannung (VBST-VPH ) und der Gate-Source-Spannung (VGS ) am ersten Leistungstransistor (MH ) gegen die Zeit nach dem Einschalten des ersten Leitungstransistors (MH ) zu einem Einschaltzeitpunkt (T0 ).
    • 4 zeigt den Signalverlauf verschiedener Signale während eines Nachladevorgangs für die Bootstrap-Kapazität (CB ).
    • 5 zeigt den Verfahrensablauf bei einer zeit- und bedarfsgesteuerten Nachladung der Bootstrap-Kapazität (CB ).
    • 6 zeigt den Verfahrensablauf bei einer UDS-gesteuerten- und bedarfsgesteuerten Nachladung der Bootstrap-Kapazität (CB ).
    • 7 zeigt den Verfahrensablauf bei einer über die Bootstrap-Spannung (VBST ) und die Nachladezeit (TL ) gesteuerten Nachladung der Bootstrap-Kapazität (CB ) ohne Unterscheidung zwischen Kurzschlussfall und Defekt der Bootstrap-Kapazität (CB ).
    • 8 zeigt den Verfahrensablauf bei einer über die Drain-Source-Spannung (VDS ) und die Nachladezeit (TL ) gesteuerten Nachladung der Bootstrap-Kapazität (CB ) ohne Unterscheidung zwischen Kurzschlussfall und Defekt der Bootstrap-Kapazität (CB ).
    • 9 zeigt den Verfahrensablauf bei einer über die Bootstrap-Spannung (VBST ) und die Nachladezeit (TL ) gesteuerten Nachladung der Bootstrap-Kapazität (CB ) ohne Abbruchsbedingung.
  • Beschreibung der Figuren
  • 1
    Figur zeigt ein schematisch vereinfachtes Blockschaltbild der erfindungsgemäßen Treiberstufe. Kern der Treiberstufe ist die Halbbrücke (MH , ML ), bestehend aus eine ersten Leistungstransistor (MH ) und einem zweiten Leistungstransistor (ML ). Den Ausgang der Halbbrücke (MH , ML ) bildet der Phasenausgang (PH). Die Steuerelektrode des ersten Leistungstransistors (MH ) wird durch das erste Gate-Steuersignal (GH) gesteuert. Das erste Gate-Steuersignal (GH) wird durch den ersten Gate-Treiber (GTH ) in Abhängigkeit vom ersten PWM-Ansteuersignal (PWMH) für die Ansteuerung der Steuerelektrode des ersten Leistungstransistors (MH ) erzeugt. Dabei wird der erste Gate-Treiber (GTH ) entweder aus der Bootstrap-Kapazität (CB ) oder aus der positiven Versorgungsspannungsleitung (US ) direkt oder indirekt mit elektrischer Energie versorgt. Ist das Potenzial der positiven Versorgungsspannungsleitung (US ) gegenüber dem Bezugspotenzial (GND) zu niedrig, erfolgt die Versorgung des ersten Gate-Treibers (GTH ) aus der Bootstrap-Kapazität (CB ), weshalb die Bootstrapkapazität (CB ) stets ausreichend geladen sein muss. Die Überwachungsvorrichtung (UV) kann ein Abschalten des ersten Leistungstransistors (MH ) über das erste Gate Steuersignal (GH) dadurch erzwingen, dass die Überwachungsvorrichtung (UV) mittels des ersten Enable-Signals (ENH ) dem ersten Gate-Treiber (GTH ) signalisiert, das erste Gate-Steuersignal (GH ) in einen solchen Zustand zu versetzen, dass der erste Leistungstransistor (MH ) abschaltet, also sperrt. Die Steuerelektrode des zweiten Leistungstransistors (ML ) wird durch das zweite Gate-Steuersignal (GL ) gesteuert. Das zweite Gate-Steuersignal (GL ) wird durch den zweiten Gate-Treiber (GTL ) in Abhängigkeit vom zweiten PWM-Ansteuersignal (PWML) für die Ansteuerung der Steuerelektrode (GL ) des zweiten Leistungstransistors (ML ) erzeugt. Dabei wird der zweite Gate-Treiber (GTL ) typischerweise nur aus der positiven Versorgungsspannungsleitung (US ) direkt oder indirekt mit elektrischer Energie versorg. Die Überwachungsvorrichtung (UV) kann ein Abschalten des zweiten Leistungstransistors (ML ) über das zweite Gate Steuersignal (GL) dadurch erzwingen, dass die Überwachungsvorrichtung (UV) mittels des zweiten Enable-Signals (ENL ) dem zweiten Gate-Treiber (GTL ) signalisiert, das erste Gate-Steuersignal (GL ) in einen solchen Zustand zu versetzen, dass der zweite Leistungstransistor (ML ) abschaltet, also sperrt. Eine Spanungsversorgungsschaltung (SV) erzeugt bevorzugt eine Konstantspannung (VVG ) an ihrem Spannungsreglerausgang (VG) gegen das Bezugspotenzial (GND). Diese Konstantspannung (VVG ) wird durch einen Stützkondensator (CVG ) stabilisiert. Der Spannungsreglerausgang (VG) der Spanungsversorgungsschaltung (SV) kann über die Diode (D) den Bootstrap-Kondensator (CB ) laden, wenn der zweite Leistungstransistor (ML ) eingeschaltet ist und der erste Leistungstransistor (MH ) ausgeschaltet ist, da dann der andere Anschluss der Bootstrap-Kapazität (CB ) mit dem Bezugspotenzial (GND) verbunden ist. Der Bootstrap-Kondensator kann die Ausgangsstufe des ersten Gate-treibers (GTH ) insbesondere dann mit elektrischer Energie versorgen, wenn das elektrische Potenzial auf der positiven Versorgungsspannungsleitung (US ) aus welchen Gründen auch immer kurzfristig zusammenbricht. Hierdurch wird ein ausreichend hohes Potenzial für den Steueranschluss des ersten Leistungstransistors (MH ) sichergestellt, wenn dieser ausgeschaltet sein soll. Die Überwachungsvorrichtung (UV) kann zum einen das Potenzial am Bootstrap-Knoten (BST) gegenüber dem Bezugspotenzial überwachen und zum anderen den Spannungsabfall als UDS-Spannung (UDS ) über den ersten Leistungstransistor (MH ) im ausgeschalteten Zustand überwachen. Im Fehlerfall kann eine Abweichung festgestellt werden und die Leistungstransistoren (MH , ML ) können abgeschaltet werden. Der PWM-Generator (PWMG) stellt bevorzugt das erste PWM-Signal (PWMH) für die Ansteuerung des ersten Leistungstransistors (MH ) und das zweite PWM-Signal (PWML) für die Ansteuerung des zweiten Leistungstransistors (ML ) bereit. Im Fehlerfall kommuniziert in diesem Beispiel die Überwachungseinheit mittels einer Interrupt-Leitung (INTN) mit einem nicht eingezeichneten Prozessor.
  • 2
    zeigt den Verlauf der Drain-Source-Spannung (VDS ) am ersten Leistungstransistor (MH ) gegenüber der Zeit (t) und den Verlauf des Interrupt-Signals (INTN) im eingeschalteten Zustand des ersten Leistungstransistors (MH ). Durch eine Entladung des Bootstrap-Kondensators (CB ) kommt es zu einem Anstieg der Drain-Source-Spannung (VDS ) am ersten Leistungstransistor (MH ), da der Transistor nicht mehr ausreichend geöffnet werden kann. Hierdurch steigt sein Einschaltwiderstand an und die Drain-Source-Spannung (VDS ) steigt. Die Überwachungsvorrichtung (UV) erfasst diesen Anstieg und aktiviert das Interrupt-Signal (INTN) bei dem Überschreiten der Detektionsschwelle (TH). Das beispielhafte Interrupt-Signal ist hier als Low-Active gezeichnet.
  • 3
    zeigt den Verlauf der Bootstrapspannung (VBST-VPH ) über der Bootstrap-Kapazität (CB ) und der Gate-Source-Spannung (VGS ) am ersten Leistungstransistor (MH ) gegen die Zeit (t) nach dem Einschalten des ersten Leitungstransistors (MH ) zu einem Einschaltzeitpunkt (T0 ). In der Debouncing-Zeit (TD ) müssen sich die Signale zunächst stabilisieren. Erst dann beginnt die Aktivzeit (TA ). Tritt in dieser Zeit ein Fehler auf, so handelt es sich mit hoher Wahrscheinlichkeit um einen Kurzschluss. Es kann sich aber auch um eine Entladung der Bootstrap-Kapazität (CB ) handeln. In diesem Falle schaltet die Überwachungsvorrichtung (UV) daher zuerst den zweiten Leistungstransistor (ML ) ein und den ersten Leistungstransistor (MH ) aus, da dann die Bootstrap-Kapazität (CB ) aus der Spanungsversorgungsschaltung (SV) über die Diode (D) geladen werden kann. Nach einer Ladezeit (TL ) oder wenn die Spannung über der Bootstrap-Kapazität (CB ) ausreichend ist, schaltet die Überwachungsvorrichtung wieder den ersten Leistungstransistor (MH ) ein und den zweiten Leistungstransistor (ML ) aus. Liegt der Fehler dann immer noch vor, so handelt es sich mit hoher Wahrscheinlichkeit um einen Kurzschluss. Beispielsweise könnte einer der beiden Leistungstransistoren (MH , ML ) durchlegiert sein. Daher werden dann beide Leistungstransistoren (MH , ML ) ausgeschaltet. Es ist auch denkbar einen solchen Fehler in der Aktivzeit grundsätzlich als Kurzschluss zu bewerten und dann sofort beide Leistungstransistoren (MH , ML ) auszuschalten. Tritt ein Fehler in der erweiterten Aktivzeit (TEA ) auf, so handelt es sich mit hoher Wahrscheinlichkeit um einen entladenen Bootstrap-Kondensator (CB ). In dem Fall kann auf das Abschalten des zweiten Leistungstransistors (ML ) ggf. verzichtet werden. Es wird jedoch empfohlen bevorzugt das zweistufige Verfahren zu benutzen.
  • 4
    zeigt den beispielhaften Signalverlauf verschiedener Signale während eines Nachladevorgangs für die Bootstrap-Kapazität (CB). Die Überwachungsvorrichtung (UV) aktiviert als erstes das Interrupt-Signal (INTN). In diesem Beispiel beeinflusst die Überwachungseinheit (UV) mittels dieses Signals (INTN) und ggf. eines oder mehrere weiterer Steuersignale (ST) den PWM-Generator (PWMG). Aufgrund der Wirkkette (1) wird daraufhin in diesem Beispiel durch den PWM-Generator (PWMG) das erste PWM-Signal (PWMH) deaktiviert und der erste Leistungstransistor (MH ) wird abgeschaltet. Alternativ kann diese Anschaltung natürlich auch über das erste Enable-Signal (ENH ) und den ersten Gate-Treiber (GTH ) erfolgen. Nach einer ersten Totzeit (TT1 ), die typischerweise durch den PWM-Generator (PWMG) oder die Überwachungsvorrichtung (UV) sichergestellt wird, wird der zweite Leistungstransistor (ML ) mittels des zweiten PWM-Signals (PWML) eingeschaltet, was das Interrupt-Signal (INTN) mittels der Wirkkette (2) zurücksetzt.
  • 5
    zeigt den Verfahrensablauf bei einer zeit- und bedarfsgesteuerten Nachladung der Bootstrap-Kapazität (CB ).
  • Sie entspricht im Wesentlichen der siebten Verfahrensvariante zum Betreiben einer Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ) und mit einer Bootstrap-Kapazität (CB ) mit einem ersten Anschluss und einem zweiten Anschluss. Die Bootstrap-Kapazität (CB ) wird wieder geladen, wenn der zweite Leistungstransistor (ML ) eingeschaltet ist. DasVerfahren der siebten Variante weist wieder folgende Schritte auf:
    • • Einschalten (S1) des ersten Leistungstransistors (MH ) und Ausschalten des zweiten Leistungstransistors (ML ) zu einem Einschaltzeitpunkt (t0 );
    • • Erfassen (S2) der UDS-Spannung am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen UDS-Spannungswerts (VDS ) in einer Aktivzeit (TA ) nach dem Verstreichen einer Debounce-Zeit (TD ) nach dem Einschaltzeitpunkt (t0 );
    • • Vergleich (S3) des so ermittelten UDS-Spannungswerts (VDS ) betragsmäßig mit einem ersten Schwellwert (SW1) in der Aktiv-Zeit (TA ) und Abschalten des ersten Leistungstransistors (MH ) und
    • • Abschalten (S4) des zweiten Leistungstransistors (ML ), wenn der Vergleich ergibt, dass der so innerhalb der Aktivzeit (TA ) ermittelte UDS-Spannungswert (VDS ) betragsmäßig oberhalb des ersten Schwellwerts (SW1) liegt. Dieser Schritt findet hier deswegen statt, da bei einem derartig schnellen Auftreten der Verletzung des ersten Schwellwerts (SW1) davon ausgegangen werden muss, dass ein Kurzschluss vorliegt. Daher wird hier auch der zweite Leistungstransistor (ML ) abgeschaltet, da dann ein Querstrom für den möglicherweise vorhandenen Fall eines geschädigten ersten Leistungstransistors (MH ) ausgeschlossen werden soll. Da der Treiber selbst die Notabschaltung durchführt, ist ein schneller Eingriff eines externen Steuerrechners typischerweise nicht erforderlich. Daher wird bevorzugt, die Information, dass durch die Vorrichtung ein Kurzschluss angenommen wird nicht über eine Interrupt-Leitung signalisiert, sondern das Signal der Interrupt-Leitung (INTN) dient nur zur Signalisierung, dass etwas geschehen ist. Die eigentliche Information wird in einem Datenspeicher des Treibers abgelegt, wo sie von dem externen Steuerrechner gelesen werden kann. Der externe Steuerrechner wird dann typischerweise erst versuchen, den ersten Leistungstransistor (MH ) auszuschalten und den zweiten Leistungstransistor (ML ) einzuschalten, um die Bootstrap-Kapazität (CB ) nachzuladen. Erst dann wird er die Treiber-Register über den Datenbus (DB) lesen und den Kurzschluss als solchen erkennen. Damit der Steuerrechner im Falle eines Kurzschlusses den zweiten Leistungstransistor (MH ) nicht einschalten kann, blockiert beispielsweise die Überwachungsvorrichtung (UV) und/oder der PWM-Generator (G) ein solches Einschalten nach dem Auftreten dieses Fehlerfalles, bis ein spezielles, separates Freigabekommando des externen Rechnersystems dieses Einschalten des zweiten Leistungstransistors (ML ) explizit wieder zulässt.; Erfassen (S5) der UDS-Spannung am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen weiteren UDS-Spannungswerts (VDS2 ) in einer erweiterten Aktivzeit (TEA ) nach dem Verstreichen der Aktivzeit (TA ) und der Debounce-Zeit (TD ) nach dem Einschaltzeitpunkt (t0 );
    • • Vergleich (S6) des so ermittelten weiteren UDS-Spannungswerts (VDS2 ) betragsmäßig mit einem zweiten Schwellwert (SW2) in der erweiterten Aktiv-Zeit (TEA ) und
    • • Abschalten (S7) des ersten Leistungstransistors (MH ) und Einschalten des zweiten Leistungstransistors (ML ), wenn der Vergleich ergibt, dass der so innerhalb der erweiterten Aktivzeit (TEA ) ermittelte weitere UDS-Spannungswert (VDS2 ) betragsmäßig oberhalb des zweiten Schwellwerts (SW2) liegt, wobei der zweite Schwellwert (SW2) gleich dem ersten Schwellwert (SW1) sein kann. Der erste Leistungstransistor (MH ) ist in diesem Fall also nicht ausreichend eingeschaltet, weist einen zu hohen Leistungsumsatz auf und muss daher abgeschaltet werden. Dieser Schritt findet in diesem Falle deswegen statt, da dann davon ausgegangen wird, dass ein Kurzschluss zu einer schnelleren Verletzung der Schwellwerte (SW1, SW2) geführt hätte und es sich somit, da die Verletzung für einen Kurzschluss nicht schnell genug erfolgte, um eine Entladung des Bootstrap-Kondensators (CB ) handeln muss. Für die Nachladung der Bootstrap-Kapazität wird daher in diesem Fall der zweite Leistungstransistor (ML ) eingeschaltet. Der Schritt S7 ist also der Nachladeschritt. Mit dem Abschalten erfolgt typischerweise eine Signalisierung über eine Interrupt-Leitung (INTN).
    • • Einschalten (S8) des ersten Leistungstransistors (MH ) und Abschalten des zweiten Leistungstransistors (ML ) nach einer Ladezeit (TL ), wenn vor dem Verstreichen der Ladezeit (TL ) ein Vergleich des ermittelten weiteren UDS-Spannungswerts (VDS2 ) betragsmäßig mit dem zweiten Schwellwert (SW2) in der erweiterten Aktiv-Zeit (TEA ) ein Abschalten des ersten Leistungstransistors (MH ) und ein Einschalten des zweiten Leistungstransistors (ML ) ausgelöst hatte. Im vorhergehenden Schritt (S7) wurde vermutet, dass es sich um einen entladenen Bootstrap-Kondensator (CB ) handelt. Nun wird ein Laden dieser vermutlich entladenen Bootstrap-Kapazität (CB ) gestartet.
  • Am Ende der PWM-Periode (TPWM ) beginnt bevorzugt der Zyklus wieder von vorne.
  • 6
    zeigt den Verfahrensablauf bei einer UDS -gesteuerten- und bedarfsgesteuerten Nachladung der Bootstrap-Kapazität (CB ). Sie entspricht im Wesentlichen dem Ablauf der neunten Verfahrensvariante zum Betreiben einer Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ) und mit einer Bootstrap-Kapazität (CB ) mit einem ersten Anschluss und einem zweiten Anschluss. Die Bootstrap-Kapazität (CB ) wird wieder geladen, wenn der zweite Leistungstransistor (ML ) eingeschaltet ist. Das Verfahren der siebten Variante weist folgende Schritte auf:
    • • Einschalten (S1) des ersten Leistungstransistors (MH ) und Ausschalten des zweiten Leistungstransistors (ML ) zu einem Einschaltzeitpunkt (t0 );
    • • Erfassen (S2) der UDS-Spannung am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen UDS-Spannungswerts (VDS ) in einer Aktivzeit (TA ) nach dem Verstreichen einer Debounce-Zeit (TD ) nach dem Einschaltzeitpunkt (t0 );
    • • Vergleich (S3) des so ermittelten UDS-Spannungswerts (VDS ) betragsmäßig mit einem ersten Schwellwert (SW1) in der Aktiv-Zeit (TA ) und Abschalten des ersten Leistungstransistors (MH ) und
    • • Abschalten (S4) des zweiten Leistungstransistors (ML ), wenn der Vergleich ergibt, dass der so innerhalb der Aktivzeit (TA ) ermittelte UDS-Spannungswert (VDS ) betragsmäßig oberhalb des ersten Schwellwerts (SW1) liegt. Dieser Schritt findet hier deswegen statt, da bei einem derartig schnellen Auftreten der Verletzung des ersten Schwellwerts (SW1) davon ausgegangen werden muss, dass ein Kurzschluss vorliegt. Daher wird hier auch der zweite Leistungstransistor (ML ) abgeschaltet, da dann ein Querstrom für den möglicherweise vorhandenen Fall eines geschädigten ersten Leistungstransistors (MH ) ausgeschlossen werden soll. Da der Treiber selbst die Notabschaltung durchführt, ist ein schneller Eingriff eines externen Steuerrechners typischerweise nicht erforderlich. Daher wird bevorzugt, die Information, dass durch die Vorrichtung ein Kurzschluss angenommen wird nicht über eine Interrupt-Leitung signalisiert, sondern das Signal der Interrupt-Leitung (INTN) dient nur zur Signalisierung, dass etwas geschehen ist. Die eigentliche Information wird in einem Datenspeicher des Treibers abgelegt, wo sie von dem externen Steuerrechner gelesen werden kann. Der externe Steuerrechner wird dann typischerweise erst versuchen, den ersten Leistungstransistor (MH ) auszuschalten und den zweiten Leistungstransistor (ML ) einzuschalten, um die Bootstrap-Kapazität (CB ) nachzuladen. Erst dann wird er die Treiber-Register über den Datenbus (DB) lesen und den Kurzschluss als solchen erkennen. Damit der Steuerrechner im Falle eines Kurzschlusses den zweiten Leistungstransistor (MH ) nicht einschalten kann, blockiert beispielsweise die Überwachungsvorrichtung (UV) und/oder der PWM-Generator (G) ein solches Einschalten nach dem Auftreten dieses Fehlerfalles, bis ein spezielles, separates Freigabekommando des externen Rechnersystems dieses Einschalten des zweiten Leistungstransistors (ML ) explizit wieder zulässt. Erfassen (S5) der UDS-Spannung am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen weiteren UDS-Spannungswerts (VDS2 ) in einer erweiterten Aktivzeit (TEA ) nach dem Verstreichen der Aktivzeit (TA ) und der Debounce-Zeit (TD ) nach dem Einschaltzeitpunkt (t0 );
    • • Vergleich (S6) des so ermittelten weiteren UDS-Spannungswerts (VDS2 ) betragsmäßig mit einem zweiten Schwellwert (SW2) in der erweiterten Aktiv-Zeit (TEA ) und
    • • Abschalten (S7) des ersten Leistungstransistors (MH ) und Einschalten des zweiten Leistungstransistors (ML ), wenn der Vergleich ergibt, dass der so innerhalb der erweiterten Aktivzeit (TEA ) ermittelte weitere UDS-Spannungswert (VDS2 ) betragsmäßig oberhalb des zweiten Schwellwerts (SW2) liegt, wobei der zweite Schwellwert (SW2) gleich dem ersten Schwellwert (SW1) sein kann. Der erste Leistungstransistor (MH ) ist in diesem Fall also nicht ausreichend eingeschaltet, weist einen zu hohen Leistungsumsatz auf und muss daher abgeschaltet werden. Dieser Schritt findet in diesem Falle deswegen statt, da dann davon ausgegangen wird, dass ein Kurzschluss zu einer schnelleren Verletzung der Schwellwerte (SW1, SW2) geführt hätte und es sich somit, da die Verletzung für einen Kurzschluss nicht schnell genug erfolgte, um eine Entladung des Bootstrap-Kondensators (CB ) handeln muss. Für die Nachladung der Bootstrap-Kapazität wird daher in diesem Fall der zweite Leistungstransistor (ML ) eingeschaltet. Der Schritt S7 ist also der Nachladeschritt. Mit dem Abschalten erfolgt typischerweise eine Signalisierung über eine Interrupt-Leitung (INTN).
    • • Erfassen (S9) der der UDS-Spannung (UDS ) am ersten Leistungstransistor (MH ) und Ermitteln eines zugehörigen dritten UDS-Spannungswerts (VDS3 ) in einer Ladezeit (TL ), die mit dem Abschalten des ersten Leistungstransistors (MH ) und dem Einschalten des zweiten Leistungstransistors (ML ) im vorhergehenden Schritt (S7) beginnt;
    • • Vergleich (S10) des ermittelten dritten UDS-Spannungswerts (VDS3 ) betragsmäßig mit einem dritten Schwellwert (SW3), der gleich dem ersten Schwellwert (SW1) und dem zweiten Schwellwert (SW2) sein kann;
    • • Einschalten (S8) des ersten Leistungstransistors (MH ) und Abschalten des zweiten Leistungstransistors (ML ), wenn vor dem Verstreichen der Ladezeit (TL ) der Vergleich des ermittelten dritten UDS-Spannungswerts (VDS3 ) betragsmäßig mit dem dritten Schwellwert (SW3) ergibt, dass der ermittelte dritte UDS-Spannungswert (VDS3 ) betragsmäßig oberhalb des dritten Schwellwerts (SW3) liegt. Der Ladevorgang der Bootstrap-Kapazität (CB ) wird hier also nicht zeitgesteuert, sondern in Abhängigkeit vom Abschaltzustand des ersten Leistungstransistors (MH ) durchgeführt. Hierdurch wird bei hohen Duty-Cyclen in der Nähe von 100% der jeweilige Duty-Cycle durch das Nachladen der Bootstrap-Kapazität (CB ) nur noch in dem unbedingt nötigen Umfang durchgeführt. Bei einer reinen Zeitsteuerung mit einer Ladezeit (TL ) länger als die maximale Ladezeit muss ein zeitlicher Vorhalt aus Sicherheitsgründen berücksichtigt werden, um jede Art von Querstrom auszuschließen. Daher ist die Störung im Falle einer reinen Zeitsteuerung massiv größer als bei der hier ebenso vorgeschlagenen Nachlademethode über die UDS-Steuerung, bei der die Unterscheidung zwischen Kurzschlussfall und Nachladefall über den Zeitpunkt des Auftretens der Schwellwertverletzung nach dem Einschalten erfolgt. Die erweiterte Aktivzeit (TEA ) kann übrigens so gewählt werden, dass die Summe der Debounche-Zeit (TD ) plus der Aktivzeit (TA ) plus der erweiterten Aktivzeit (TEA ) gleich der PWM-Periode ist, sodass dann bis auf die Debounce-Zeiten (TD ) stets eine Überwachung stattfindet. Bevorzugt wird die Aktivzeit (TA ) in jeder PWM-Periode durchlaufen, also auch dann, wenn keine Schaltzustandsänderung der Leistungstransistoren (MH , ML ) zwischen zwei PWM-Perioden erfolgt, also die Debounce-Zeit (TD ) zu 0S gesetzt werden kann.
    • • Abschalten (S11) des ersten Leistungstransistors (MH ) und Abschalten des zweiten Leistungstransistors (ML ), wenn ein Vergleich des ermittelten dritten UDS-Spannungswerts (VDS3 ) betragsmäßig mit einem dritten Schwellwert (SW3), der gleich dem ersten Schwellwert (SW1) und dem dritten Schwellwert (SW3) sein kann, ergibt, dass der ermittelte dritte UDS-Spannungswert (VDS3 ) betragsmäßig unterhalb des dritten Schwellwerts liegt. Hier war also das Nachladen der Bootstrap-Kapazität (CB ) nicht erfolgreich oder es liegt doch ein Kurzschluss vor. Daher erfolgt wie im Kurzschlussfall in Schritt S4 hier bevorzugt wieder eine Signalisierung über die Interrupt-Leitung (INTN) und ein Register der Integrierten Schaltung (IC) bzw. der Überwachungsvorrichtung (UV) und/oder des PWM-Generators (PWMG). Wie in Schritt S4 verhindern der PWM-Generator (PWMG) und/oder die Überwachungsvorrichtung (UV) das Wiedereinschalten des zweiten Leistungstransistors (ML ) durch einen externen Steuerrechner solange, bis durch einen speziellen Entriegelungsbefehl des externen Steuerrechners über ein spezielles Register ein solches Wiedereinschalten wieder zugelassen wird. Bevorzugt signalisiert die Integrierte Schaltung (IC), insbesondere die Überwachungsvorrichtung (UV) und/oder der PWM-Generator (PWMG) in diesem Fehlerfall über ein Register und dem Datenbus (DB) dem externen Steuerrechner einen anderen Fehler-Code als im Falle der Kurzschlusserkennung im Schritt S4.
  • 7
    zeigt den Verfahrensablauf bei einer über die Bootstrap-Spannung (VBST ) und die Nachladezeit (TL ) gesteuerten Nachladung der Bootstrap-Kapazität (CB ) ohne Unterscheidung zwischen Kurzschlussfall und Defekt der Bootstrap-Kapazität (CB ).
  • Es wird das Verfahren beispielhaft dargestellt, wie es von einer Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ), einem ersten Gate-Treiber (GTH ), einem zweiten Gate-Treiber (GTL ), mit einer Spanungsversorgungsschaltung (SV) mit einem Spannungsreglerausgang (VG), einer Diode (D), einer Bootstrap-Kapazität (CB ), einer positiven Versorgungsspannungsleitung (US ), einer negativen Versorgungsspannungsleitung (GND) und einer Überwachungsvorrichtung (UV) ausgeführt werden kann. Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sollen wieder zu einer Halbbrücke (MH , ML ) mit einem Phasenausgang (PH) zwischen der positiven Versorgungsspannungsleitung (US ) und der negativen Versorgungsspannungsleitung (GND) verschaltet sein. Es wird hier auf die vorausgehenden Ausführungen verwiesen.
  • In einem ersten Schritt (S21) wird der erste Leistungstransistor (MH ) eingeschaltet und der zweite Leistungstransistor (ML ) ausgeschaltet. Die Überwachungsvorrichtung (UV) erfasst (S22) dann die Potenzialdifferenz zwischen dem Potenzial am Bootstrap-Knoten (BST) und dem Potenzial am Phasenausgang (PH) der Halbbrücke (MH , ML ) und ermittelt (S22) einen zugehörigen Bootstrap-Potenzialdifferenzwert (ΔVBST ). Die Überwachungsvorrichtung (UV) vergleicht in einem weiteren Schritt (S23) dann den so ermittelten Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig mit einem ersten Schwellwert (SW1). Die Überwachungsvorrichtung (UV) schaltet in einem bedingt ausgeführten weiteren Schritt (S24) dann den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) ab (S24) und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) ein (S24), wenn der so ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig in dem Vergleichsschritt (S23) unterhalb des ersten Schwellwerts (SW1) liegt.
  • Einige Zeit nach einem ersten Abschalten (im Schritt S24), der erfolgte, weil die ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) während des Vergleichsschritts (S23) betragsmäßig unterhalb des ersten Schwellwerts (SW1) lag, schaltet die Überwachungsvorrichtung (UV) in einem weiteren Schritt (S25) den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) erneut ein und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) aus. Bevorzugt erfolgt das erneute Einschalten (in Schritt S25) nach dem ersten Abschalten (Schritt S24) erst nach dem Vergehen einer Ladezeit (TL ). Hierbei sollte ein Sicherheitsvorhalt eingehalten werden. Die Überwachungsvorrichtung (UV) erfasst in einem folgenden Schritt (S26) die Potenzialdifferenz zwischen dem Potenzial am Bootstrap-Knoten (BST) und dem Potenzial am Phasenausgang (PH) der Halbbrücke (MH , ML ) erneut und ermittelt einen zugehörigen weiteren Bootstrap-Potenzialdifferenzwert (ΔVBST ). In einem weiteren Schritt (S27) vergleicht die Überwachungsvorrichtung (UV) den so ermittelten weiteren Bootstrap-Potenzialdifferenzwert (ΔVBST2 ) betragsmäßig mit einem weiteren Schwellwert (SW2), der gleich dem ersten Schwellwert (SW1) sein kann. Die Überwachungsvorrichtung schaltet in einem weiteren folgenden Schritt (S28) den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) nach dem erneuten Einschalten (S25) erneut ab und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) ebenfalls aus, wenn der im vorausgehenden Vergleichsschritt (S27) ermittelte weitere Bootstrap-Potenzialdifferenzwert (ΔVBST2 ) betragsmäßig unterhalb des weiteren Schwellwerts (SW2) liegt.
  • 8
    zeigt den Verfahrensablauf bei einer über die Drain-Source-Spannung (VDS ) und die Nachladezeit (TL ) gesteuerten Nachladung der Bootstrap-Kapazität (CB ) ohne Unterscheidung zwischen Kurzschlussfall und Defekt der Bootstrap-Kapazität (CB ).
  • Es wird das Verfahren beispielhaft dargestellt, wie es von einer Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ), einem ersten Gate-Treiber (GTH ), einem zweiten Gate-Treiber (GTL ), mit einer Spanungsversorgungsschaltung (SV) mit einem Spannungsreglerausgang (VG), einer Diode (D), einer Bootstrap-Kapazität (CB ), einer positiven Versorgungsspannungsleitung (US ), einer negativen Versorgungsspannungsleitung (GND) und einer Überwachungsvorrichtung (UV) ausgeführt werden kann. Der erste Leistungstransistor (MH ) und der zweite Leistungstransistor (ML ) sollen wieder zu einer Halbbrücke (MH , ML ) mit einem Phasenausgang (PH) zwischen der positiven Versorgungsspannungsleitung (US ) und der negativen Versorgungsspannungsleitung (GND) verschaltet sein. Es wird hier auf die vorausgehenden Ausführungen verwiesen.
  • In einem ersten Schritt (S31) zu einem Einschaltzeitpunkt (t0 ) wird der erste Leistungstransistor (MH ) eingeschaltet und der zweite Leistungstransistor (ML ) ausgeschaltet. Die Zeit t ist auf diesen Einschaltzeitpunkt (t0 ) bezogen. Zunächst wird die Debounce-Zeit (TD ) abgewartet, damit die Einschwingvorgänge abgeschlossen werden können. In einem nachfolgenden Schritt (S32) erfasst die Überwachungsvorrichtung (UV) die Potenzialdifferenz zwischen dem Potenzial am Drain-Anschluss (US ) des ersten Leistungstransistors (MH ) und dem Potenzial am Source (PH) des ersten Leistungstransistors (MH ) und ermittelt zumindest zeitweise einen zugehörigen Drain-Source-Spannungswert (VDS ) der Drain-Source-Spannung (UDS ), wenn der erste Leistungstransistor (MH ) eingeschaltet ist, was ja in Schritt S31 geschehen ist. Die Überwachungsvorrichtung (UV) vergleicht im nachfolgenden Schritt (S33) den so ermittelten Drain-Source-Spannungswert (VDS ) der Drain-Source-Spannung (UDS ) betragsmäßig mit einer Detektionsschwelle (TH) (einem erster Schwellwert SW1). Die Überwachungsvorrichtung schaltet in einem bedingt folgenden Schritt (S34) den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) ab und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) ein, wenn der so ermittelte Drain-Source-Spannungswert (VDS ) der Drain-Source-Spannung (UDS ) betragsmäßig oberhalb der Detektionsschwelle (TH) (dem ersten Schwellwert SW1) liegt. Hierdurch startet ein Nachladeversuch für die Bootstrap-Kapazität (CB ). Nach einem Abschalten (in Schritt S34), das erfolgte, weil im Vergleichsschritt (S33) der ermittelte UDS-Potenzialdifferenzwert betragsmäßig oberhalb der Detektionsschwelle (TH) (dem ersten Schwellwert SW1) lag (S33), schaltet nach einiger Zeit die Überwachungsvorrichtung (UV) in einem nachfolgenden Schritt (S35) den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) ein und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) aus. Die Überwachungsvorrichtung (UV) erfasst in einem dann folgenden Messschritt (S36) die Potenzialdifferenz zwischen dem Potenzial des Drain-Anschlusses (US ) des ersten Leistungstransistors (MH ) und dem Potenzial am Source (PH) des ersten Leistungstransistors (MH ) erneut und ermittelt einen zugehörigen weiteren Drain-Source-Spannungswert (VDS2 ) der Drain-Source-Spannung (UDS ). Die Überwachungsvorrichtung (UV) vergleicht in einem dann folgenden Vergleichsschritt (S37) den so ermittelten weiteren Drain-Source-Spannungswert (VDS2 ) der Drain-Source-Spannung (UDS ) betragsmäßig mit einer weiteren Detektionsschwelle (einem zweiten Schwellwert SW2), die gleich der Detektionsschwelle (TH) (dem ersten Schwellwert SW1) sein kann. Die Überwachungsvorrichtung (UV) schaltet in einem weiteren bedingten Schritt (S38) den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) erneut ab (S38) und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) nun auch ab (S38), wenn der so ermittelte weitere Drain-Source-Spannungswert (VDS2 ) der Drain-Source-Spannung (UDS ) in dem Vergleichsschritt (S37) betragsmäßig oberhalb der weiteren Detektionsschwelle (dem zweiten Schwellwert SW2) liegt. Es liegt dann ein Kurzschluss oder ein Defekt der Bootstrap-Kapazität (CB ) vor, der mittels der Interrupt-Leitung (INTN) und/oder des Datenbusses (DB) im Zusammenwirken mit speziell gesetzten Registerinformationen innerhalb der integrierten Schaltung (IC) dann an ein übergeordnetes Rechnersystem signalisiert und kommuniziert werden kann.
  • Wenn der so ermittelte weitere Drain-Source-Spannungswert (VDS2 ) der Drain-Source-Spannung (UDS ) in dem Vergleichsschritt (S37) betragsmäßig unterhalb der weiteren Detektionsschwelle (dem zweiten Schwellwert SW2) liegt, ist der Bootstrap-Kondensator (CB ) ausreichend geladen und es liegt dann auch kein Kurzschluss vor. In einem nachfolgenden Schritt (S29) kann der erste Leistungstransistor (MH ) dann sicher eingeschaltet bleiben und der zweite Leitungstransistor (ML ) bleibt ausgeschaltet. Bevorzugt wird dann bis zum Ende der PWM-Periode (TPWM ) bis zur nächsten Messung (S32) gewartet. Für den Fall, dass sich Bei Schritt S31 keine Änderung der Schaltzustände des ersten Leistungstransistors (MH ) und des zweiten Leistungstransistors (ML ) ergibt, kann de Debounce-Zeit (TD ) bevorzugt zu 0s gewählt werden, da keine Einschwingvorgänge notwendig sind.
  • 9
    zeigt den Verfahrensablauf bei einer über die Bootstrap-Spannung (VBST ) und die Nachladezeit (TL ) gesteuerten Nachladung der Bootstrap-Kapazität (CB ) ohne Abbruchsbedingung. Die Figur veranschaulicht ein beispielhaftes Verfahren zum Betreiben einer Treiberstufe mit einem ersten Leistungstransistor (MH ), einem zweiten Leistungstransistor (ML ) und einer Bootstrap-Kapazität (CB ) mit einem ersten Anschluss und einem zweiten Anschluss. Die Bootstrap-Kapazität (CB ) wird geladen, wenn der zweite Leistungstransistor (ML ) eingeschaltet ist. Das Verfahren umfasst die Schritte:
    • Schritt S42: Erfassen der Potenzialdifferenz zwischen dem ersten Anschluss und dem zweiten Anschluss der Bootstrap-Kapazität (CB ) und Ermitteln (S22, S42) eines zugehörigen Bootstrap-Potenzialdifferenzwerts (ΔVBST );
    • Schritt S43: Vergleich des so ermittelten Bootstrap-Potenzialdifferenzwerts (ΔVBST ) betragsmäßig mit einem ersten Schwellwert (SW1);
    • Schritt S44: Abschalten des ersten Leistungstransistors (MH ) und erstes Einschalten (S24, S44) des zweiten Leistungstransistors (ML ), wenn der Vergleichsschritt (S43) ergab, dass der so ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig unterhalb des ersten Schwellwerts (SW1) lag. Hierdurch wird das Nachladen der Bootstrap-Kapazität (CB ) gestartet.
    • Schritt S45: Wiedereinschalten des ersten Leistungstransistors (MH ) nach dem, ersten Abschalten in Schritt S44 aufgrund einer betragsmäßigen Unterschreitung des ersten Schwellwerts (SW1) durch den ermittelten Bootstrap-Potenzialdifferenzwert (ΔVBST ), und erneutes Ausschalten des zweiten Leistungstransistors (ML ), insbesondere nach einer Ladezeit (TL );
    • Schritt S46: Erneutes Erfassen (S46) der Potenzialdifferenz zwischen dem ersten Anschluss und dem zweiten Anschluss der Bootstrap-Kapazität (CB ) und Ermitteln (S46) eines zugehörigen weiteren Bootstrap-Potenzialdifferenzwerts (ΔVBST2 );
    • Schritt S47: Vergleich (S47) des so ermittelten weiteren Bootstrap-Potenzialdifferenzwerts (ΔVBST2 ) betragsmäßig mit einem weiteren Schwellwert (SW2), der gleich dem ersten Schwellwert (SW1) sein kann. Im Gegensatz zu 7 folgt nun aber mit Schritt S44 ein erneutes Ausschalten (S44) des ersten Leistungstransistors (MH ) und ein erneutes Einschalten (S44) des zweiten Leistungstransistors (ML ), wenn der so ermittelte weitere Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig wieder unterhalb eines zweiten Schwellwerts (SW2) liegt, der gleich dem ersten Schwellwert (SW1) sein kann. Es wird hier also so lange Nachgeladen, bis die Bootstrap-Spannung (VBST ) dem zweiten Schwellwert (SW2) entspricht. Dies ist dann sinnvoll, wenn Querströme in der Vorrichtung anders verhindert werden können. Wie zuvor auch, ist es besonders vorteilhaft, wenn das erneute Einschalten in Schritt S45 nach dem ersten Abschalten in Schritt S44 erst nach dem Vergehen einer Ladezeit (TL ) erfolgt.
  • Bezugszeichenliste
    • BST
    Bootstrap-Eingang;
    CVG
    externe Stützkapazität zur Stabilisierung der Konstantspannung (VVG ) am Spannungsreglerausgang (VG) der Spanungsversorgungsschaltung (SV);
    D
    Diode;
    DB
    Datenbus. Über den Datenbus kann ein externer Rechner beispielsweise auf interne Register des integrierten Schaltkreises (IC) und/oder der Überwachungsvorrichtung (UV) und/oder des PWM-Generators (PWMG) zugreifen. Die Datenbusschnittstelle kann beispielsweise zur Signalisierung eines Kurzschlusses und/oder der Entladung bzw. ausreichenden Ladung der Bootstrap-Kapazität (CB ) genutzt werden;
    ΔVBST
    Bootstrap-Potenzialdifferenzwert. Der Bootstrap-Potenzialdifferenzwert wird durch Erfassen der Potenzialdifferenz zwischen dem ersten Anschluss und dem zweiten Anschluss der Bootstrap-Kapazität (CB ) ermittelt. In der Regel stellt er den Spannungswert zwischen diesen Anschlüssen dar. Er wird in den Beispielen der Figuren in den Schritten S22 und S42 ermittelt;
    ΔVBST2
    weiterer Bootstrap-Potenzialdifferenzwert. Der weitere Bootstrap-Potenzialdifferenzwert wird durch Erfassen der Potenzialdifferenz zwischen dem ersten Anschluss und dem zweiten Anschluss der Bootstrap-Kapazität (CB ) ermittelt. In der Regel stellt er den Spannungswert zwischen diesen Anschlüssen dar. Er wird in den Beispielen der Figuren in den Schritten S26 und S46 ermittelt;
    ENH
    erstes Enable-Signal. Das erste Enable-Signal wird von der Überwachungsvorrichtung (UV) dazu benutzt, um dem ersten Gate-Treiber (GTH ) zu signalisieren, dass das erste Gate-Steuersignal (GH) in einen solchen Zustand zu versetzen ist, dass der erste Leistungstransistor (MH ) abschaltet, also sperrt;
    ENL
    zweites Enable-Signal. Das zweite Enable-Signal wird von der Überwachungsvorrichtung (UV) dazu benutzt, um dem zweiten Gate-Treiber (GTL ) zu signalisieren, dass das zweite Gate-Steuersignal (GL) in einen solchen Zustand zu versetzen ist, dass der zweite Leistungstransistor (ML ) abschaltet, also sperrt;
    GND
    negative Versorgungsspannungsleitung. Das Potenzial der negativen Versorgungsspannungsleitung ist in den hier aufgeführten Beispielen das Bezugspotenzial, wenn nicht anders angegeben;
    GH
    erstes Gate-Steuersignal. Das erste Gate-Steuersignal wird durch den ersten Gate-Treiber (GTH ) in Abhängigkeit vom ersten PWM-Ansteuersignal (PWMH) für die Ansteuerung der Steuerelektrode des ersten Leistungstransistors (MH ) erzeugt. Dabei wird der erste Gate-Treiber (GTH ) entweder aus der Bootstrap-Kapazität (CB ) oder aus der positiven Versorgungsspannungsleitung (Us) direkt oder indirekt mit elektrischer Energie versorgt. Ist das Potenzial der positiven Versorgungsspannungsleitung (US ) gegenüber dem Bezugspotenzial (GND) zu niedrig, erfolgt die Versorgung des ersten Gate-Treibers (GTH ) aus der Bootstrap-Kapazität (CB ), weshalb die Bootstrapkapazität stets ausreichend geladen sein muss. Die Überwachungsvorrichtung (UV) kann ein Abschalten des ersten Leistungstransistors (MH ) über das erste Gate Steuersignal (GH) dadurch erzwingen, dass die Überwachungsvorrichtung (UV) mittels des ersten Enable-Signals (ENH ) dem ersten Gate-Treiber (GTH ) signalisiert, das erste Gate-Steuersignal in einen solchen Zustand zu versetzen, dass der erste Leistungstransistor (MH ) abschaltet, also sperrt;
    GL
    zweites Gate-Steuersignal. Das zweite Gate-Steuersignal wird durch den zweiten Gate-Treiber (GTL ) in Abhängigkeit vom zweiten PWM-Ansteuersignal (PWML) für die Ansteuerung der Steuerelektrode des zweiten Leistungstransistors (ML ) erzeugt. Dabei wird der zweite Gate-Treiber (GTL ) typischerweise nur aus der positiven Versorgungsspannungsleitung (Us) direkt oder indirekt mit elektrischer Energie versorgt. Die Überwachungsvorrichtung (UV) kann ein Abschalten des zweiten Leistungstransistors (ML ) über das zweite Gate Steuersignal (GL) dadurch erzwingen, dass die Überwachungsvorrichtung (UV) mittels des zweiten Enable-Signals (ENL ) dem zweiten Gate-Treiber (GTL ) signalisiert, das erste Gate-Steuersignal in einen solchen Zustand zu versetzen, dass der zweite Leistungstransistor (ML ) abschaltet, also sperrt;
    GND
    negative Versorgungsspannungsleitung, deren Potenzial typischerweise das Bezugspotenzial ist;
    GTH
    erster Gate-Treiber. Der erste Gate-Treiber erzeugt das erste Gate-Steuersignal (GH) für die Ansteuerung der Steuerelektrode des ersten Leistungstransistors (MH );
    GTL
    zweiter Gate-Treiber. Der zweite Gate-Treiber erzeugt das zweite Gate-Steuersignal (GL) für die Ansteuerung der Steuerelektrode des zweiten Leistungstransistors (ML ). Der zweite Gate-Treiber wird bevorzugt von der Spanungsversorgungsschaltung (SV) mit elektrischer Energie versorgt;
    IC
    integrierte Schaltung;
    INTN
    Interrupt-Leitung der integrierten Schaltung (IC) zum typischerweise vorhandenen Prozessor. Beispielsweise kann das Interrupt Signal der Interrupt-Leitung durch die Überwachungsvorrichtung (UV) erzeugt werden. Bevorzugt wird ein INTN Signal auf der Interrupt-Leitung als unzureichende Ladung der Bootstrap-Kapazität (CB ) interpretiert, da in diesem Fall nur wenig Zeit für Gegenmaßnahmen besteht. Im Falle eines Kurzschlusses wird zusätzlich zu dem INTN-Signal über die Interrupt-Leitung bevorzugt über den Datenbus (DB) der entsprechende Fehler, der typischerweise kein Bootstrap-Kapazitäts-Ladefehler ist, signalisiert;
    MH
    erster Leistungstransistor;
    MH, ML
    Halbbrücke. Die Halbbrücke wird durch den ersten Leistungstransistor (MH ) und den zweiten Leistungstransistor (ML ) gebildet;
    ML
    zweiter Leistungstransistor;
    PH
    Phasenausgang;
    PWMH
    erstes PWM-Ansteuersignal. Bevorzugt wird das erste PWM-Ansteuersignal vom PWM-Generator (PWMG) mit einer PWM-Periode erzeugt.;
    PWML
    zweites PWM-Ansteuersignal. Bevorzugt wird das zweite PWM-Ansteuersignal vom PWM-Generator (PWMG) mit einer PWM-Periode erzeugt.;
    S1
    erster Verfahrensschritt (5 und 6). Im ersten Verfahrensschritt wird der erste Leistungstransistor (MH ) zu einem Einschaltzeitpunkt (t0 ) eingeschaltet und der zweite Leistungstransistor (ML ) zu diesem Einschaltzeitpunkt (t0 ) ausgeschaltet. Bevorzugt ist der Einschaltzeitpunkt gleich dem Beginn einer PWM-Periode. Der Einschaltzeitpunkt wird also bevorzugt mit der PWM-Periode wiederholt. Zur Vermeidung von Querströmen kann zwischen dem Abschalten von ML und dem Einschalten von MH eine Totzeit eingefügt sein.
    S2
    zweiter Verfahrensschritt (5 und 6). Im zweiten Verfahrensschritt wird nach dem Verstreichen der Debounce-Zeit (TD ) ein Drain-Source-Spannungswert (VDS ) der Drain-Source-Spannung (UDS ) ermittelt.
    S3
    dritter Verfahrensschritt. Im dritten Verfahrensschritt wird der ermittelte Drain-Source-Spannungswert (VDS ) der Drain-Source-Spannung (UDS ) mit einem ersten Schwellwert (SW1) verglichen.
    S4
    vierter Verfahrensschritt. Der vierte Verfahrensschritt wird nur durchgeführt, wenn der Vergleich im dritten Verfahrensschritt ergab, dass der ermittelte Drain-Source-Spannungswert (VDS ) der Drain-Source-Spannung (UDS ) größer als der erste Schwellwert (SW1) ist. In dem Fall ist der erste Leistungstransistor (MH ) nicht voll eingeschaltet und der Spannungsabfall über den ersten Leistungstransistor (MH ) ist zu groß. In dem Fall wird von einem Kurzschluss ausgegangen, da der Fehler zu schnell = in der Aktivzeit (TA ) (siehe auch 3) auftrat. Aus diesem Grund werden im vierten Verfahrensschritt beide Leistungstransistoren (MH , ML ) ausgeschaltet um einen Zurzschlussstrom sicher zu unterbrechen.
    S5
    fünfter Verfahrensschritt (5 und 6). Im fünften Verfahrensschritt wird nach dem Verstreichen der Debounce-Zeit (TD ) und der Aktivzeit (TA ) ein weiterer oder zweiter Drain- Source-Spannungswert (VDS2 ) der Drain-Source-Spannung (UDS ) ermittelt. Liegt auch dieser Wert während der erweiterten Aktivzeit unterhalb eines zweiten Schwellwerts (SW2), so ist die Bootstrap-Kapazität (CB ) ausreichend geladen.
    S6
    sechster Verfahrensschritt. Im sechsten Verfahrensschritt wird der ermittelte weitere oder zweite Drain-Source-Spannungswert (VDS2 ) der Drain-Source-Spannung (UDS ) mit einem zweiten Schwellwert (SW2) verglichen.
    S7
    siebter Verfahrensschritt. Der siebte Verfahrensschritt wird nur durchgeführt, wenn der Vergleich im sechsten Verfahrensschritt ergab, dass der ermittelte weitere oder zweite Drain-Source-Spannungswert (VDS2 ) der Drain-Source-Spannung (UDS ) größer als der zweite Schwellwert (SW2) ist. In dem Fall ist der erste Leistungstransistor (MH ) in der erweiterten Aktivzeit (TEA ) nicht voll eingeschaltet und der Spannungsabfall über den ersten Leistungstransistor (MH ) ist zu groß. In dem Fall wird jedoch nicht von einem Kurzschluss ausgegangen, da der Fehler zu langsam = nicht in der Aktivzeit (TA ) (siehe auch 3 und/oder Schritt S4) auftrat. Aus diesem Grund wird im siebten Verfahrensschritt der erste Leistungstransistor (MH ) ausgeschaltet und der zweite Leitungstransistor (ML ) eingeschaltet, um die Bootstrap-Kapazität (CB ) nachzuladen.
    S8
    achter Verfahrensschritt (5). Im achten Verfahrensschritt wird der erste Leistungstransistor (MH ) nach dem Verstreichen der Ladezeit (TL ) eingeschaltet und der zweite Leistungstransistor (ML ) nach dem Verstreichen der Ladezeit (TL ) ausgeschaltet. Damit wird das Nachladen der Bootstrap-Kapazität (CB ) beendet.
    S9
    neunter Verfahrensschritt (6). Im neunten Verfahrensschritt wird noch während des Nachladens (siehe auch S7) ein dritter Drain-Source-Spannungswert (VDS3 ) der Drain-Source-Spannung (UDS ) ermittelt.
    S10
    zehnter Verfahrensschritt. Im zehnten Verfahrensschritt wird der dritte Drain-Source-Spannungswert (VDS3 ) der Drain-Source-Spannung (UDS ) mit einem dritten Schwellwert (SW3) verglichen.
    S11
    elfter Verfahrensschritt. Im elften Verfahrensschritt ist mehr als die Nachladezeit (TL ) der Bootstrap-Kapazität (CB ) vergangen und trotzdem hat der Drain-Source-Spannungswert (VDS3 ) der Drain-Source-Spannung (UDS ) den dritten Schwellwert (SW3) nicht überschritten. Dies wird dann so interpretiert, dass ein Fehler vorliegt. Dabei kann es sich beispielsweise um einen latenten schwachen Kurzschluss handeln und/oder die Bootstrap-Kapazität konnte aus welchen Gründen auch immer nicht nachgeladen werden. Daher wird dieser Fehlerfall bevorzugt wie ein Kurzschluss behandelt, wobei jedoch bevorzugt eine abweichende Signalisierung an einen externen Rechner erfolgt, so dass dieser Fall von dem Fall im Verfahrensschritt S4 sicher unterschieden werden kann. Analog zum Kurzschlussfall im Schritt S4 erfolgt somit hier ein Abschalten des ersten Leistungstransistors (MH ) und gleichzeitig ein Abschalten des zweiten Leistungstransistors (ML ), da der Vergleich des ermittelten dritten UDS-Spannungswerts (VDS3 ) betragsmäßig mit einem dritten Schwellwert (SW3), der gleich dem ersten Schwellwert (SW1) und dem dritten Schwellwert (SW3) sein kann, ergab, dass der ermittelte dritte UDS-Spannungswert (VDS3 ) betragsmäßig unterhalb des dritten Schwellwerts liegt. Wie bereits erwähnt, erfolgt wie im Kurzschlussfall in Schritt S4 hier bevorzugt wieder eine Signalisierung über die Interrupt-Leitung (INTN) und ein Register der integrierten Schaltung (IC) bzw. der Überwachungsvorrichtung (UV) und/oder des PWM-Generators (PWMG). Wie in Schritt S4 verhindern der PWM-Generator (PWMG) und/oder die Überwachungsvorrichtung (UV) das Wiedereinschalten des zweiten Leistungstransistors (ML ) durch einen externen Steuerrechner solange, bis durch einen speziellen Entriegelungsbefehl des externen Steuerrechners über ein spezielles Register ein solches Wiedereinschalten wieder zugelassen wird. Bevorzugt signalisiert die Integrierte Schaltung (IC), insbesondere die Überwachungsvorrichtung (UV) und/oder der PWM-Generator (PWMG) in diesem Fehlerfall über ein Register und dem Datenbus (DB) dem externen Steuerrechner einen anderen Fehler-Code als im Falle der Kurzschlusserkennung im Schritt S4;
    S21
    Schritt S21: Im Verfahrensschritt S21 wird der erste Leistungstransistor (MH ) zu einem Einschaltzeitpunkt (t0 ) eingeschaltet und der zweite Leistungstransistor (ML ) zu diesem Einschaltzeitpunkt (t0 ) ausgeschaltet. Bevorzugt ist der Einschaltzeitpunkt gleich dem Beginn einer PWM-Periode. Der Einschaltzeitpunkt wird also bevorzugt mit der PWM-Periode wiederholt. Allerdings kann dieser Schritt auch innerhalb einer PWM-Periode nach Ablauf der Ladezeit (TL ) auftreten.
    S22
    Schritt S22: Die Überwachungsvorrichtung (UV) erfasst in Schritt S22 nach Schritt S21 die Potenzialdifferenz zwischen dem Potenzial am Bootstrap-Knoten (BST) und dem Potenzial am Phasenausgang (PH) der Halbbrücke (MH , ML ) und ermittelt einen zugehörigen Bootstrap-Potenzialdifferenzwert (ΔVBST );
    S23
    Schritt S23: Die Überwachungsvorrichtung (UV) vergleicht in Schritt S23 den in Schritt S22 ermittelten Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig mit einem ersten Schwellwert (SW1):
    S24
    Schritt 24: Die Überwachungsvorrichtung (UV) schaltet in Schritt S24 den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) ab und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) ein. Schritt S24 wird ausgeführt, wenn der in Schritt S22 ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig in dem Vergleichsschritt S23 unterhalb des ersten Schwellwerts (SW1) liegt;
    S25
    Schritt S24: Einige Zeit nach einem ersten Abschalten im Schritt S24, der erfolgte, weil die in Schritt 22 ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) während des Vergleichsschritts S23 betragsmäßig unterhalb des ersten Schwellwerts (SW1) lag, schaltet die Überwachungsvorrichtung (UV) in einem weiteren Schritt S25 den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) erneut ein und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) aus. Bevorzugt erfolgt das erneute Einschalten in Schritt S25 nach dem ersten Abschalten in Schritt S24 erst nach dem Ablauf einer Ladezeit (TL ). Hierbei sollte ein Sicherheitsvorhalt eingehalten werden.
    S26
    Die Überwachungsvorrichtung (UV) erfasst in einem auf den Schritt S25 folgenden Schritt S26 die Potenzialdifferenz zwischen dem Potenzial am Bootstrap-Knoten (BST) und dem Potenzial am Phasenausgang (PH) der Halbbrücke (MH , ML ) und ermittelt einen zugehörigen weiteren Bootstrap-Potenzialdifferenzwert (ΔVBST ).
    S27
    In Schritt (S27) vergleicht die Überwachungsvorrichtung (UV) den so ermittelten weiteren Bootstrap-Potenzialdifferenzwert (ΔVBST2 ) betragsmäßig mit einem weiteren Schwellwert (SW2), der gleich dem ersten Schwellwert (SW1) sein kann.
    S28
    Die Überwachungsvorrichtung (UV) schaltet in Schritt S28 den ersten Leistungstransistor (MH ) mittels des ersten Gate-Treibers (GTH ) nach dem erneuten Einschalten in Schritt S25 erneut ab und den zweiten Leistungstransistor (ML ) mittels des zweiten Gate-Treibers (GTL ) ebenfalls aus, wenn der im vorausgehenden Vergleichsschritt S27 der in Schritt S26 ermittelte weitere Bootstrap-Potenzialdifferenzwert (ΔVBST2 ) betragsmäßig unterhalb des weiteren Schwellwerts (SW2) liegt.
    S31
    Schritt S31: Im Verfahrensschritt S31 wird der erste Leistungstransistor (MH ) zu einem Einschaltzeitpunkt (t0 ) eingeschaltet und der zweite Leistungstransistor (ML ) zu diesem Einschaltzeitpunkt (t0 ) ausgeschaltet. Bevorzugt ist der Einschaltzeitpunkt gleich dem Beginn einer PWM-Periode. Der Einschaltzeitpunkt wird also bevorzugt mit der PWM-Periode wiederholt.
    S32
    Schritt S32: Erfassen der UDS-Spannung am ersten Leistungstransistor (MH ), wenn der erste Leistungstransistor (MH ) eingeschaltet (siehe Schritt S31) ist, und Ermitteln eines zugehörigen Drain-Source-Spannungswerts (VDS ) der Drain-Source-Spannung (UDS );
    S33
    Schritt S33: Vergleich des so ermittelten Drain-Source-Spannungswerts (VDS ) der Drain-Source-Spannung (UDS ) betragsmäßig mit einem ersten Schwellwert (SW1);
    S34
    Schritt S34: Erstes Abschalten des ersten Leistungstransistors (MH ) und erstes Einschalten des zweiten Leistungstransistors (ML ), wenn der Vergleichsschritt S33 ergab, dass der in Schritt S32 ermittelte Drain-Source-Spannungswert (VDS ) der Drain-Source-Spannung (UDS ) betragsmäßig oberhalb des ersten Schwellwerts (SW1) liegt.
    S35
    Schritt S35: Einschalten des ersten Leistungstransistors (MH ) nach einem ersten Abschalten in Schritt S34 aufgrund einer vorausgegangenen betragsmäßigen Überschreitung des ersten Schwellwerts (SW1) durch den in Schritt S32 ermittelten Drain-Source-Spannungswert (VDS ) der Drain-Source-Spannung (UDS ), und erneutes Abschalten des zweiten Leistungstransistors (ML ), wobei dies insbesondere nach einer Ladezeit (TL ) erfolgt;
    S36
    Schritt S36: Erfassen der UDS-Spannung am ersten Leistungstransistor (MH ) und erneutes Ermitteln eines zugehörigen weiteren Drain-Source-Spannungswerts (VDS2 ) der Drain-Source-Spannung (UDS );
    S37
    Schritt S37: Vergleich des in Schritt S36 ermittelten weiteren Drain-Source-Spannungswerts (VDS2 ) der Drain-Source-Spannung (UDS ) betragsmäßig mit einem weiteren Schwellwert (SW2), der gleich dem ersten Schwellwert (SW1) sein kann;
    S38
    Schritt S38: Abschalten des ersten Leistungstransistors (MH ) und ein weiteres Ausschalten des zweiten Leistungstransistors (ML ) erfolgt, wenn der in Schritt 36 ermittelte weitere Drain-Source-Spannungswert (VDS2 ) der Drain-Source-Spannung (UDS ) betragsmäßig entsprechend dem Vergleichsschritt S37 oberhalb eines zweiten Schwellwerts (SW2) liegt, der gleich dem ersten Schwellwert (SW1) sein kann.
    S41
    Schritt S41: Im Verfahrensschritt S31 wird der erste Leistungstransistor (MH ) zu einem Einschaltzeitpunkt (t0 ) eingeschaltet und der zweite Leistungstransistor (ML ) zu diesem Einschaltzeitpunkt (t0 ) ausgeschaltet. Bevorzugt ist der Einschaltzeitpunkt gleich dem Beginn einer PWM-Periode. Der Einschaltzeitpunkt wird also bevorzugt mit der PWM-Periode wiederholt.
    S42
    Schritt S42: Erfassen der Potenzialdifferenz zwischen dem ersten Anschluss und dem zweiten Anschluss der Bootstrap-Kapazität (CB ) und Ermitteln eines zugehörigen Bootstrap-Potenzialdifferenzwerts (ΔVBST );
    S43
    Schritt S43: Vergleich des in Schritt 42 ermittelten Bootstrap-Potenzialdifferenzwerts (ΔVBST ) betragsmäßig mit einem ersten Schwellwert (SW1);
    S44
    Schritt S44: Abschalten des ersten Leistungstransistors (MH ) und erstes Einschalten des zweiten Leistungstransistors (ML ), wenn der Vergleichsschritt S43 ergab, dass der in Schritt S42 ermittelte Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig unterhalb des ersten Schwellwerts (SW1) lag. Hierdurch wird das Nachladen der Bootstrap-Kapazität (CB ) gestartet.
    S45:
    Schritt S45: Wiedereinschalten des ersten Leistungstransistors (MH ) nach demersten Abschalten in Schritt S44 aufgrund einer betragsmäßigen Unterschreitung des ersten Schwellwerts (SW1) durch den in Schritt S42 ermittelten Bootstrap-Potenzialdifferenzwert (ΔVBST ), und erneutes Ausschalten des zweiten Leistungstransistors (ML ), insbesondere nach einer Ladezeit (TL ). Es ist besonders vorteilhaft, wenn das erneute Einschalten in Schritt S45 nach dem ersten Abschalten in Schritt S44 erst nach dem Vergehen einer Ladezeit (TL ) erfolgt.
    S46
    Schritt S46: Erfassen der Potenzialdifferenz zwischen dem ersten Anschluss und dem zweiten Anschluss der Bootstrap-Kapazität (CB ) und Ermitteln eines zugehörigen weiteren Bootstrap-Potenzialdifferenzwerts (ΔVBST2 );
    S47
    Schritt S47: Vergleich des in Schritt S46 ermittelten weiteren Bootstrap-Potenzialdifferenzwerts (ΔVBST2 ) betragsmäßig mit einem weiteren Schwellwert (SW2), der gleich dem ersten Schwellwert (SW1) sein kann. Im Gegensatz zu Schritt S37 folgt nun aber mit Schritt S44 ein erneutes Ausschalten des ersten Leistungstransistors (MH ) und ein erneutes Einschalten des zweiten Leistungstransistors (ML ), wenn der in Schritt S45 ermittelte weitere Bootstrap-Potenzialdifferenzwert (ΔVBST ) betragsmäßig im Vergleichsschritt S46 wieder unterhalb eines zweiten Schwellwerts (SW2) liegt, der gleich dem ersten Schwellwert (SW1) sein kann. Es wird hier also so lange nachgeladen, bis die Bootstrap-Spannung (VBST ) dem zweiten Schwellwert (SW2) entspricht. Dies ist dann sinnvoll, wenn Querströme in der Vorrichtung anders verhindert werden können.
    SV
    Spanungsversorgungsschaltung. Die Spannungsversorgungsschaltung (SV) erzeugt bevorzugt eine Konstantspannung (VVG ) an ihrem Spannungsreglerausgang (VG) gegen das Bezugspotenzial (GND);
    SW1
    erster Schwellwert;
    SW2
    zweiter Schwellwert;
    SW3
    dritter Schwellwert;
    ST
    weiteres Steuersignal von der Überwachungsvorrichtung zum PWM Generator (PWMG)
    t
    Zeit bezogen auf den Einschaltzeitpunkt (t0 ) innerhalb einer PWM-Periode (TPWM ).
    t'
    Zeit bezogen auf den Zeitpunkt, zu dem die Nachladung der Bootstrap-Kapazität (CB ) begonnen wurde.
    t0
    Einschaltzeitpunkt. In der Regel ist der Einschaltzeitpunkt (t0 ) gleich dem Beginn jeder PWM-Periode des PWM-Generators (PWMG);
    TA
    Aktivzeit;
    TD
    Debounce-Zeit;
    TEA
    erweiterte Aktivzeit;
    TH
    Detektionsschwelle;
    TL
    Ladezeit;
    TPWM
    PWM-Periode;
    TT1
    erste Totzeit;
    TT2
    zweite Totzeit;
    UDS
    Drain-Source-Spannung am ersten Leistungstransistor (MH ).
    US
    positive Versorgungsleitung (US ) mit einer positiven Versorgungsspannung gegenüber der dem Potenzial der negativen Versorgungsspannungsleitung (GND);
    UV
    Überwachungsvorrichtung;
    VDS
    Drain-Source-Spannungswert der Drain-Source-Spannung (UDS ) am ersten Leistungstransistors (MH );
    VDS2
    weiterer oder zweiter Drain-Source-Spannungswert der Drain-Source-Spannung (UDS ) am ersten Leistungstransistors (MH ). Der zweite Drain-Source-Spannungswert wird zeitlich typischerweise nach der Erfassung des Drain-Source-Spannungswertes (VDS ) erfasst;
    VDS3
    dritter Drain-Source-Spannungswert der Drain-Source-Spannung (UDS ) am ersten Leistungstransistors (MH ). Der dritte Drain-Source-Spannungswert wird zeitlich typischerweise nach der Erfassung des Drain-Source-Spannungswertes (VDS ) und nach der Erfassung des zweiten Drain-Source-Spannungswertes (VDS3 ) erfasst;
    VG
    Spannungsreglerausgang der Spannungsversorgungsschaltung (SV);
    VBST
    Bootstrap-Spannung;
    VGH
    Spannung zwischen dem ersten Gate-Ansteuersignal (VG) und der negativen Versorgungsspannungsleitung (GND);
    VPH
    Phasenspannung (VPH ) am Phasenausgang (PH) gegen das Bezugspotenzial (GND);
    VVG
    Konstantspannung am Spannungsreglerausgang (VG) der Spanungsversorgungsschaltung (SV) gegen das Bezugspotenzial (GND);

Claims (4)

  1. Verfahren zum Betreiben einer Treiberstufe - mit einem ersten Leistungstransistor (MH) und - mit einem zweiten Leistungstransistor (ML) und - mit einer Bootstrap-Kapazität (CB) mit einem ersten Anschluss und einem zweiten Anschluss und - wobei die Bootstrap-Kapazität (CB) geladen wird, wenn der zweite Leistungstransistor (ML) eingeschaltet ist, - mit den Schritten: - Einschalten (S1) des ersten Leistungstransistors (MH) und Ausschalten des zweiten Leistungstransistors (ML) zu einem Einschaltzeitpunkt (t0); - Erfassen (S2) der UDS-Spannung am ersten Leistungstransistor (MH) und Ermitteln eines zugehörigen Drain-Source-Spannungswerts (VDS) der Drain-Source-Spannung (UDS)in einer Aktivzeit (TA) nach dem Verstreichen einer Debounce-Zeit (TD) nach dem Einschaltzeitpunkt (t0); - Vergleich (S3) des so ermittelten Drain-Source-Spannungswert (VDS) der Drain-Source-Spannung (UDS)betragsmäßig mit einem ersten Schwellwert (SW1) in der Aktiv-Zeit (TA); - Abschalten (S4) des ersten Leistungstransistors (MH) und Abschalten (S4) des zweiten Leistungstransistors (ML), wenn der Vergleich (S3) ergibt, dass der so innerhalb der Aktivzeit (TA) ermittelte Drain-Source-Spannungswert (VDS) der Drain-Source-Spannung (UDS)betragsmäßig oberhalb des ersten Schwellwerts (SW1) liegt und - Erfassen (S5) der UDS-Spannung am ersten Leistungstransistor (MH) und Ermitteln eines zugehörigen weiteren Drain-Source-Spannungswert (VDS2) der Drain-Source-Spannung (UDS)in einer erweiterten Aktivzeit (TEA) nach dem Verstreichen der Aktivzeit (TA) und der Debounce-Zeit (TD) nach dem Einschaltzeitpunkt (t0); - Vergleich (S6) des so ermittelten weiteren Drain-Source-Spannungswerts (VDS2) der Drain-Source-Spannung (UDS)betragsmäßig mit einem zweiten Schwellwert (SW2) in der erweiterten Aktiv-Zeit (TEA) - Abschalten(S7) des ersten Leistungstransistors (MH) und Einschalten (S7) des zweiten Leistungstransistors (ML), wenn der Vergleich (S6) ergibt, dass der so innerhalb der erweiterten Aktivzeit (TEA) ermittelte weitere Drain-Source-Spannungswert (VDS2) der Drain-Source-Spannung (UDS)betragsmäßig oberhalb des zweiten Schwellwerts (SW2) liegt, wobei der zweite Schwellwert (SW2) gleich dem ersten Schwellwert (SW1) sein kann.
  2. Verfahren nach dem vorausgehenden Anspruch mit dem Schritt - Einschalten (S8) des ersten Leistungstransistors (MH) und Abschalten (S8) des zweiten Leistungstransistors (ML) nach einer Ladezeit (TL), wenn vor dem Verstreichen der Ladezeit (TL) ein Vergleich (S6) des ermittelten weiteren Drain-Source-Spannungswerts (VDS2) der Drain-Source-Spannung (UDS) betragsmäßig mit dem zweiten Schwellwert (SW2) in der erweiterten Aktiv-Zeit (TEA) ein Abschalten (S7) des ersten Leistungstransistors (MH) und ein Einschalten (S7) des zweiten Leistungstransistors (ML) ausgelöst hatte.
  3. Verfahren nach einem oder mehreren der beiden vorausgehenden Ansprüche mit den Schritten - Erfassen (S9) der UDS-Spannung am ersten Leistungstransistor (MH) und Ermitteln eines zugehörigen dritten Drain-Source-Spannungswerts (VDS3) der Drain-Source-Spannung (UDS) in einer Ladezeit (TL), die mit dem Abschalten (S7) des ersten Leistungstransistors (MH) und dem Einschalten (S7) des zweiten Leistungstransistors (ML) beginnt; - Vergleich (S10) des ermittelten dritten Drain-Source-Spannungswerts (VDS3) der Drain-Source-Spannung (UDS) betragsmäßig mit einem dritten Schwellwert (SW3), der gleich dem ersten Schwellwert (SW2) und dem zweiten Schwellwert (SW2) sein kann; - Einschalten (S8) des ersten Leistungstransistors (MH) und Abschalten (S8) des zweiten Leistungstransistors (ML), wenn vor dem Verstreichen der Ladezeit (TL) der Vergleich (S10) des ermittelten dritten Drain-Source-Spannungswerts (VDS3) der Drain-Source-Spannung (UDS) betragsmäßig mit einem dritten Schwellwert (SW3) ergibt, dass der ermittelte dritte Drain-Source-Spannungswert (VDS3) der Drain-Source-Spannung (UDS) betragsmäßig oberhalb des dritten Schwellwerts (SW3) liegt.
  4. Verfahren nach einem oder mehreren der drei vorausgehenden Ansprüche mit den Schritten - Erfassen (S9) der UDS-Spannung am ersten Leistungstransistor (MH) und Ermitteln eines zugehörigen dritten Drain-Source-Spannungswerts (VDS3) der Drain-Source-Spannung (UDS) nach der Ladezeit (TL), die mit dem Abschalten (S7) des ersten Leistungstransistors (MH) und dem Einschalten (S7) des zweiten Leistungstransistors (ML) beginnt; - Vergleich (S10) des ermittelten dritten Drain-Source-Spannungswerts (VDS3) der Drain-Source-Spannung (UDS) betragsmäßig mit einem dritten Schwellwert (SW3), der gleich dem ersten Schwellwert (SW1) und dem zweiten Schwellwert (SW2) sein kann, - Abschalten (S11) des ersten Leistungstransistors (MH) und Abschalten (S11) des zweiten Leistungstransistors (ML), wenn der Vergleich (S10) des ermittelten dritten Drain-Source-Spannungswerts (VDS3) der Drain-Source-Spannung (UDS) betragsmäßig mit dem dritten Schwellwert (SW3) ergibt, dass der ermittelte dritte Drain-Source-Spannungswert (VDS3) der Drain-Source-Spannung (UDS) nach Verstreichen der Ladezeit (TL) betragsmäßig unterhalb des dritten Schwellwerts (SW3) liegt.
DE102018123828.2A 2018-09-26 2018-09-26 Verfahren zum Betreiben eines Treibers mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall Active DE102018123828B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102018123828.2A DE102018123828B4 (de) 2018-09-26 2018-09-26 Verfahren zum Betreiben eines Treibers mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102018123828.2A DE102018123828B4 (de) 2018-09-26 2018-09-26 Verfahren zum Betreiben eines Treibers mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall

Publications (2)

Publication Number Publication Date
DE102018123828A1 DE102018123828A1 (de) 2020-03-26
DE102018123828B4 true DE102018123828B4 (de) 2020-07-09

Family

ID=69725572

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018123828.2A Active DE102018123828B4 (de) 2018-09-26 2018-09-26 Verfahren zum Betreiben eines Treibers mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall

Country Status (1)

Country Link
DE (1) DE102018123828B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021214521A1 (de) 2021-12-16 2023-06-22 Robert Bosch Gesellschaft mit beschränkter Haftung Vorrichtung, Halbbrücke und Verfahren zum Betreiben einer Vorrichtung

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949197A (en) 1997-06-30 1999-09-07 Everbrite, Inc. Apparatus and method for dimming a gas discharge lamp
US20130265024A1 (en) * 2012-04-05 2013-10-10 Chih-Ning Chen Bootstrap Scheme for BULK-BOOST Converter
US20160072382A1 (en) * 2014-09-10 2016-03-10 Texas Instruments Incorporated Controlling a power supply voltage for a high-side gate driver

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5949197A (en) 1997-06-30 1999-09-07 Everbrite, Inc. Apparatus and method for dimming a gas discharge lamp
US20130265024A1 (en) * 2012-04-05 2013-10-10 Chih-Ning Chen Bootstrap Scheme for BULK-BOOST Converter
US20160072382A1 (en) * 2014-09-10 2016-03-10 Texas Instruments Incorporated Controlling a power supply voltage for a high-side gate driver

Also Published As

Publication number Publication date
DE102018123828A1 (de) 2020-03-26

Similar Documents

Publication Publication Date Title
EP3414778B1 (de) Schutzschaltung für ein photovoltaik (pv)-modul, verfahren zum betrieb der schutzschaltung und photovoltaik (pv)-anlage mit einer derartigen schutzschaltung
DE112014000785B4 (de) Energieversorgungsvorrichtung
EP3361588B1 (de) Verfahren zum betreiben eines elektronischen schutzschalters und elektronischer schutzschalter
EP1943732B1 (de) Elektronische schaltungsanordnung mit einem oder mehreren halbleiter-hauptrelais und deren verwendung
DE102007003447A1 (de) Energieversorgungssteuerung
DE10119225B4 (de) Steuergerät für eine elektrische Last und Verfahren zu dessen Verwendung
DE2325853A1 (de) Batterieschutzschaltung fuer notbeleuchtungssysteme
DE102021122687A1 (de) Anordnung und Verfahren zur Entladung eines Zwischenkreiskondensators
DE112013003405T5 (de) Fahrzeuginterne Leistungsversorgungsvorrichtung
DE19622803B4 (de) Schaltungsanordnung für Hochdruck-Entladungslampe
EP1299933B1 (de) Elektronische schaltung für ein energieversorgungsgerät, insbesondere für ein ladegerät für akkumulatoren
DE102018123828B4 (de) Verfahren zum Betreiben eines Treibers mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall
DE102017129244A1 (de) Leistungsversorgungsvorrichtung mit sanftanlauf und schutz
EP0051722A1 (de) Batterieladesystem, insbesondere für Kraftfahrzeuge
EP2131497B1 (de) Halbleiterschalter mit Kurzschlussabschaltung
DE102018123764B4 (de) Treiber mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall und Verfahren zum Betreiben desselben
EP1024985B1 (de) Schaltungsanordnung zur spannungsüberwachung einer geregelten ausgangsspannung in einem kraftfahrzeug
DE102018123816B4 (de) Treiber mit Mitteln zur Unterscheidung zwischen unzureichender Bootstrap-Kapazitätsnachladung und einem Kurzschlussfehlerfall
DE102018123825B4 (de) Treiber mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall
DE102018123826A1 (de) Verfahren zum Betreiben eines Treibers mit zeitgesteuerter Nachladung der Bootstrap-Kapazität
DE102018123812A1 (de) Treiber mit spannungsgesteuertem Nachladen der Bootstrap-Kapazität
DE102018123827A1 (de) Verfahren zum Betreiben eines Treibers mit spannungsgesteuerter Nachladung der Bootstrap-Kapazität
DE102018123808A1 (de) Treiber mit spannungsgesteuerter Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall
DE102018123769A1 (de) Treiber mit Unterscheidungsmöglichkeit zwischen Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall und Verfahren zum Betreiben desselben
DE102018123814A1 (de) Verfahren zum Betreiben eines Treibers mit einem zeitgesteuerten Nachladen der Bootstrapkapazität und Unterscheidungsmöglichkeit zwischen unzureichender Bootstrap-Kapazitätsnachladung und Kurzschlussfehlerfall

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R081 Change of applicant/patentee

Owner name: ELMOS SEMICONDUCTOR SE, DE

Free format text: FORMER OWNER: ELMOS SEMICONDUCTOR AKTIENGESELLSCHAFT, 44227 DORTMUND, DE

R020 Patent grant now final