DE102018118544B4 - Haftungsverbessernde Strukturen für ein Package - Google Patents

Haftungsverbessernde Strukturen für ein Package Download PDF

Info

Publication number
DE102018118544B4
DE102018118544B4 DE102018118544.8A DE102018118544A DE102018118544B4 DE 102018118544 B4 DE102018118544 B4 DE 102018118544B4 DE 102018118544 A DE102018118544 A DE 102018118544A DE 102018118544 B4 DE102018118544 B4 DE 102018118544B4
Authority
DE
Germany
Prior art keywords
adhesion
aluminum
package
structures
improving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102018118544.8A
Other languages
English (en)
Other versions
DE102018118544A1 (de
Inventor
Wei Cheat Lee
Wei Lee Lim
Evelyn Napetschnig
Frank Renner
Michael Rogalli
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102018118544.8A priority Critical patent/DE102018118544B4/de
Priority to US16/520,597 priority patent/US20200043876A1/en
Priority to CN202411321694.9A priority patent/CN119170574A/zh
Priority to CN201910709904.4A priority patent/CN110783279B/zh
Publication of DE102018118544A1 publication Critical patent/DE102018118544A1/de
Application granted granted Critical
Publication of DE102018118544B4 publication Critical patent/DE102018118544B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07
    • H01L21/4814—Conductive parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/0218—Structure of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/03011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/035—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03614—Physical or chemical etching by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/84424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/8438—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/84399—Material
    • H01L2224/844—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/84438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/84447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/85424—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13062—Junction field-effect transistor [JFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Chemical Treatment Of Metals (AREA)

Abstract

Package (100), das einen elektronischen Chip (102) mit einem Pad (104) und einer dielektrischen Struktur (108) aufweist, die den elektronischen Chip (102) zumindest teilweise abdeckt, wobei das Pad (104) zumindest teilweise mit hydrothermal gewachsenen, haftungsverbessernden Strukturen (106) abgedeckt ist und wobei das Pad (104) und die haftungsverbessernden Strukturen (106) mindestens Aluminium gemeinsam haben, wobei zumindest ein Teil der haftungsverbessernden Strukturen (106) direkt durch die dielektrische Struktur (108) abgedeckt ist.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf Packages und auf ein Verfahren zum Ausbilden eines Halbleiterpackages.
  • Hintergrund der Erfindung
  • Beschreibung des Stands der Technik
  • Ein Package, zum Beispiel für Automobilanwendungen, bietet eine physikalische Aufnahme für einen oder mehrere elektronische Chips, die ein oder mehrere integrierte Schaltungselemente umfassen. Beispiele für integrierte Schaltungselemente von Packages sind ein Feldeffekttransistor, ein Bipolartransistor mit isoliertem Gate (IGBT), eine Diode und passive Komponenten (wie eine Induktivität, eine Kapazität, ein Widerstand). Darüber hinaus können solche Packages auch zur Herstellung eines System-in-Packages verwendet werden.
  • Zur Herstellung eines Packages kann mindestens ein elektronischer Chip durch ein geeignetes Verkapselungsmittel oder eine andere dielektrische Struktur des Packages verkapselt werden.
  • US 2007/0262432 A1 offenbart einen elektronischen Chip mit einem Pad und einer dielektrischen Struktur, die den elektronischen Chip zumindest teilweise abdeckt, wobei das Pad zumindest teilweise mit haftungsverbessernden Strukturen abgedeckt ist und wobei das Pad und die haftungsverbessernden Strukturen Kupfer gemeinsam haben, wobei zumindest ein Teil der haftungsverbessernden Strukturen direkt durch die dielektrische Struktur abgedeckt ist und die haftungsverbessernden Strukturen eine doppelschichtige, inhomogene Schicht bilden.
  • US 8 410 586 B2 offenbart einen elektronischen Chip mit einem Pad. Das Pad besteht aus Aluminium bzw. aus hydroxidangereichertem Aluminiumoxid. Das Pad enthält eine Aktivierungsschicht, die mittels einer Heißwasserbehandlung erzielt wurde. Darüber hinaus ist das Pad mit einer haftungsverbessernden Struktur bedeckt. Die weitere haftungsverbessernde Struktur besteht aus Zirkonium oder Chrom. Über der haftungsverbessernden Struktur ist ferner ein Kunststoffverkapselungsmaterial vorhanden, beispielsweise ein mittels Transferpressen bereitgestelltes Epoxidharz. Das Pad und das Kunststoffverkapselungsmaterial sind durch die haftungsverbessernde Struktur aus Zirkonium oder Chrom voneinander getrennt.
  • Es besteht jedoch noch Potenzial für eine Verbesserung der Zuverlässigkeit eines Packages, insbesondere im Hinblick auf die mechanische Integrität des Packages.
  • Kurzfassung
  • Es kann ein Bedarf an einem Chip-Package bestehen, das mechanisch robust ist.
  • Gemäß einer exemplarischen Ausführungsform ist ein robustes Package vorgesehen, das einen elektronischen Chip mit einem Pad und einer dielektrischen Struktur aufweist, die den elektronischen Chip zumindest teilweise abdeckt, wobei das Pad zumindest teilweise mit hydrothermal gewachsenen, haftungsverbessernden Strukturen abgedeckt ist und wobei das Pad und die haftungsverbessernden Strukturen mindestens Aluminium gemeinsam haben, wobei zumindest ein Teil der haftungsverbessernden Strukturen direkt durch die dielektrische Struktur abgedeckt ist.
  • Gemäß einer weiteren exemplarischen Ausführungsform ist ein Package vorgesehen, das einen Chipträger, einen auf dem Chipträger montierten elektronischen Chip und eine dielektrische Struktur umfasst, die mindestens einen Teil einer Oberfläche mindestens eines der Chipträger und des elektronischen Chips direkt abdeckt, wobei mindestens ein Teil der abgedeckten Oberfläche hydrothermal gewachsene, haftungsverbessernde Strukturen aufweist, die Aluminium aufweisen.
  • Gemäß noch einer weiteren exemplarischen Ausführungsform ist ein Verfahren zum Ausbilden eines Halbleiterpackages vorgesehen, wobei das Verfahren das Bereitstellen einer Oberfläche auf Aluminiumbasis und das Aufrauen der Oberfläche durch Wachsen von haftverbessernden Strukturen, die Aluminium aufweisen, durch einen hydrothermalen Prozess, und ein zumindest teilweises Verkapseln der Oberfläche mit den haftungsverbessernden Strukturen durch eine dielektrische Struktur aufweist, insbesondere durch Gießen, wobei die aufgeraute Oberfläche durch die dielektrische Struktur direkt abgedeckt ist.
  • Gemäß einer exemplarischen Ausführungsform kann eine Oberfläche aus Aluminium durch einen hydrothermalen Prozess behandelt werden, um die Bildung von haftverbessernden Strukturen auszulösen. Letzteres kann in der Lage sein, die Haftung zwischen der abgedeckten Oberfläche und einer darauf gebildeten dielektrischen Struktur zu verbessern. Infolgedessen kann ein Package hergestellt werden, das sehr vorteilhafte Eigenschaften in Bezug auf mechanische Integrität und elektrische Leistung aufweist. Die einwandfreie mechanische Integrität ergibt sich aus der stark unterdrückten Tendenz einer Delamination zwischen Oberfläche und dielektrischer Struktur durch die Bereitstellung der hydrothermal erzeugten haftverbessernden Strukturen. Die vorteilhafte elektrische Integrität ergibt sich daraus, dass eine ordnungsgemäße Verbindung zwischen der Oberfläche und der dielektrischen Struktur gewährleistet werden kann, die unerwünschte Phänomene verhindert, wie ein Eindringen von Feuchtigkeit in kleine Spalte zwischen falsch angeschlossener dielektrischer Struktur und elektrisch leitfähigen Oberflächen im Package. Vorteilhaft ist, dass die genannten aluminiumhaltigen haftungsverbessernden Strukturen auf der aluminiumhaltigen Oberfläche hydrothermal, d.h. durch die Kombination eines wässrigen Mediums und Wärme, hergestellt werden können, d.h. auf einfache Weise und ohne Einbeziehung von Gefahrstoffen. Insbesondere kann es von Vorteil sein, dass für einen solchen hydrothermalen Prozess kein Chrom benötigt wird.
  • So verwendet eine exemplarische Ausführungsform haftungsverbessernde Strukturen, die mittels Temperaturhydrolyse auf Metallflächen auf Aluminiumbasis oder auf mit Al2O3-Schichten abgedeckten Kupferflächen gewachsen sind, als Haftvermittler für robuste Packages. Diese haftungsverbessernden Strukturen können durch optische Inspektion leicht überwacht werden. Die Implementierung kann den Aufwand für den haftungsfördernden Prozess relativ gering halten. Die haftungsverbessernden Strukturen können vorteilhaft als Haftvermittler zwischen dem Pad oder anderen Oberflächen einerseits und einer dielektrischen Struktur wie einem Verkapselungsmittel andererseits eingesetzt werden. Darüber hinaus können hydrothermal gebildete haftverbessernde Strukturen dazu beitragen, ungesunde und gefährliche Stoffe zu reduzieren oder sogar zu beseitigen.
  • Eine Idee einer exemplarischen Ausführungsform ist die Bildung eines Halbleiterpackages mit einer verbesserten Haftung zwischen einem Aluminium-Kontaktpad und einer dielektrischen Struktur (wie beispielsweise einer Formkomponente) des Halbleiterpackages. Auf einer Oberfläche des Aluminium-Kontaktpads kann eine Dendritenstruktur oder eine andere Art von haftverbessernden Strukturen angeordnet werden, um eine raue Oberfläche zu erzeugen. Darüber hinaus können die haftungsverbessernden Strukturen in einem hydrothermalen Prozess wachsen. Insbesondere die gewachsenen haftungsverbessernden Strukturen können eine kostengünstige und qualitativ hochwertige Haftung von Formmassen auf Aluminiumpads oder anderen Oberflächen ermöglichen, die mit den haftungsverbessernden Strukturen abgedeckt sind.
  • Gemäß einer exemplarischen Ausführungsform ist ein Verfahren zum Ausbilden eines Halbleiterpackages vorgesehen, das eine verbesserte Haftung zwischen einem Aluminium-Kontaktpad und einer dielektrischen Struktur, wie beispielsweise einer Formkomponente des Halbleiterpackages, gewährleisten kann. Auf einer Oberfläche des Aluminium-Kontaktpads können Dendritstrukturen oder andere Arten von haftverbessernden Strukturen angeordnet werden, um eine aufgeraute Oberfläche zu erhalten. Vorteilhaft ist, dass die haftungsverbessernden Strukturen in einem hydrothermalen Prozess wachsen können.
  • Beschreibung weiterer exemplarischer Ausführungsformen
  • Im Folgenden werden weitere exemplarische Ausführungsformen der Packages und des Verfahrens erläutert.
  • Im Rahmen der vorliegenden Anwendung kann der Begriff „Package“ insbesondere mindestens einen teilweise oder vollständig verkapselten und/oder beschichteten elektronischen Chip mit mindestens einem direkten oder indirekten externen elektrischen Kontakt bezeichnen.
  • Im Rahmen der vorliegenden Anwendung kann der Begriff „elektronischer Chip“ insbesondere einen Chip (insbesondere einen Halbleiterchip) bezeichnen, der eine elektronische Funktion erfüllt. Der elektronische Chip kann eine aktive elektronische Komponente sein. In einer Ausführungsform ist der Elektronikchip als Steuerungschip, Prozessorchip, Speicherchip, Sensorchip oder mikro-elektromechanisches System (MEMS) konfiguriert. In einer alternativen Ausführungsform ist es auch möglich, dass der elektronische Chip als Leistungshalbleiterchip konfiguriert ist. So kann der elektronische Chip (z.B. ein Halbleiterchip) für Leistungsanwendungen z.B. im Automobilbereich verwendet werden und kann beispielsweise mindestens einen integrierten Bipolartransistor mit isoliertem Gate (IGBT) und/oder mindestens einen Transistor eines anderen Typs (z.B. MOSFET, JFET, etc.) und/oder mindestens eine integrierte Diode aufweisen. Solche integrierten Schaltelemente können beispielsweise in der Siliziumtechnologie oder auf Basis von Breitband-Halbleitern (wie Siliziumkarbid, Galliumnitrid oder Galliumnitrid auf Silizium) hergestellt werden. Ein Halbleiter-Leistungschip kann einen oder mehrere Feldeffekttransistoren, Dioden, Wechselrichterschaltungen, Halbbrücken, Vollbrücken, Treiber, Logikschaltungen, weitere Vorrichtungen usw. umfassen. Der elektronische Chip kann ein nacktes Die sein oder bereits verpackt oder verkapselt. Der elektronische Chip kann aber auch eine passive Komponente wie ein Kondensator oder ein Widerstand sein.
  • Im Rahmen der vorliegenden Anwendung kann der Begriff „Chipträger“ insbesondere eine zumindest teilweise elektrisch leitfähige Struktur bezeichnen, die gleichzeitig als Montageunterlage für einen oder mehrere Elektronikchips dient und auch zur elektrischen Verbindung des oder der Elektronikchips mit einer elektronischen Umgebung des Packages beiträgt. Mit anderen Worten, der Chipträger kann eine mechanische Stützfunktion und eine elektrische Verbindungsfunktion erfüllen. Eine bevorzugte Ausführungsform eines Trägers ist ein Leadframe.
  • Im Rahmen der vorliegenden Anwendung kann der Begriff „haftungsverbessernde Strukturen“ oder haftungsvermittelnde Strukturen insbesondere physikalische Körper bezeichnen, die sich von einer Oberfläche (z.B. einem Pad) aus erstrecken, vorzugsweise zufällig ausgerichtet und/oder vermischt, um die Rauheit im Vergleich zur Rauheit der Oberfläche ohne haftungsverbessernde Strukturen zu erhöhen. Die haftungsverbessernden Strukturen können haftungsverbessernde Fasern sein, die zufällig ausgerichtet sein können und ein Fasernetzwerk bilden können. Insbesondere können sich die haftverbessernden Strukturen mindestens Aluminium mit der Oberfläche teilen, von der aus sie sich erstrecken und/oder mit der sie integral ausgebildet sind. So können beispielsweise Fasern, Filamente, Haare oder Stränge die Haftung verbessern. Beschreibend ausgedrückt, können die haftungsverbessernden Strukturen als Dendriten ausgeführt oder bezeichnet werden.
  • Im Rahmen der vorliegenden Anwendung kann der Begriff „hydrothermaler Prozess“ insbesondere einen Prozess bezeichnen, das das Vorhandensein von Wasser (insbesondere nur oder im Wesentlichen nur Wasser) und Wärmeenergie (insbesondere Wärmeenergie, die durch Erwärmen des Wassers auf eine Temperatur oberhalb der Raumtemperatur und unterhalb der Verdampfungstemperatur bereitgestellt wird) zur Behandlung des Materials einer Aluminiumoberfläche, wie beispielsweise eines Aluminiumpads kombiniert. Vorzugsweise kann der hydrothermale Prozess zur Bildung der haftungsverbessernden Strukturen auf der Basis des Materials der darunter liegenden Oberfläche führen.
  • Im Rahmen der vorliegenden Anwendung kann der Begriff „dielektrische Struktur“ insbesondere ein elektrisch isolierendes Material bezeichnen, das die Oberfläche abdeckt und in (vorzugsweise direktem) Kontakt mit mindestens einem Teil der haftungsverbessernden Strukturen steht. So kann beispielsweise eine solche dielektrische Struktur ein Verkapselungsmittel wie beispielsweise eine Formmasse sein.
  • In einer Ausführungsform umfassen oder bestehen die haftungsverbessernden Strukturen aus haftungsverbessernden Fasern, insbesondere mindestens entweder aus Nano- oder Mikrofasern. Fasern können lange Materialstränge bezeichnen. Die haftungsverbessernden Fasern können zufällig ausgerichtet und vermischt sein, um eine Schicht mit einer rauen Außenfläche zu bilden. Nanofasern können Fasern sein, die eine Dimension im Bereich von Nanometern aufweisen. Mikrofasern können Fasern sein, die eine Dimension im Bereich von Mikrometern aufweisen.
  • Das Package hat eine dielektrische Struktur, die den elektronischen Chip zumindest teilweise direkt abdeckt. Insbesondere kann die dielektrische Struktur zumindest teilweise direkt einen oder mehrere Pads des elektronischen Chips bedecken. Die dielektrische Struktur bedeckt die haftungsverbessernden Strukturen auf dem Pad zumindest teilweise direkt. Zusätzlich kann eine solche dielektrische Struktur auch mindestens einen Teil eines Chipträgers abdecken, auf dem der mindestens eine elektronische Chip montiert werden kann, und/oder mindestens einen Teil eines Verbindungselements, das den elektronischen Chip mit dem Chipträger verbindet.
  • In einer Ausführungsform umfasst oder besteht die dielektrische Struktur aus einem Verkapselungsmittel, das mindestens den elektronischen Chip zumindest teilweise verkapselt. Im Rahmen der vorliegenden Anwendung kann der Begriff „Verkapselung“ insbesondere ein im Wesentlichen elektrisch isolierendes und vorzugsweise wärmeleitendes Material bezeichnen, das einen elektronischen Chip und/oder einen Teil eines Chipträgers und/oder einen Teil eines Verbindungselements umgibt, um mechanischen Schutz, elektrische Isolierung und optional einen Beitrag zur Wärmeabfuhr während des Betriebs zu bieten. Ein solches Verkapselungsmittel kann z.B. eine Formmasse sein. Füllstoffpartikel (z.B. SiO2, Al2O3, Si3N4, BN, A1N, Diamant, etc.), z.B. zur Verbesserung der Wärmeleitfähigkeit, können in eine kunststoffbasierte (z.B. epoxidbasierte) Matrix des Vergussmittels eingebettet werden.
  • Das Bilden der dielektrischen Struktur kann mindestens eines aus einer Gruppe umfassen, die aus Gießen (insbesondere Spritzgießen), Beschichten und Vergießen besteht. Das Gießen kann als ein Herstellungsverfahren bezeichnet werden, bei dem flüssiges oder formbares Rohmaterial unter Verwendung eines starren Rahmens geformt wird, der als Form bezeichnet werden kann. Eine Form kann ein ausgehöhlter Block oder Werkzeugsatz mit einem inneren Hohlvolumen sein, das mit einem flüssigen oder formbaren Material gefüllt ist. Die Flüssigkeit härtet im Inneren der Form aus und nimmt ihre Form an.
  • In einer Ausführungsform umfassen die haftverbessernden Strukturen Aluminiumoxid und/oder Aluminiumhydroxid. Aluminiumoxid kann als chemische Verbindung von Aluminium und Sauerstoff bezeichnet werden (insbesondere mit der chemischen Formel Al2O3). Aluminiumhydroxid kann in Gegenwart von Aluminium und Wasser gebildet werden (und kann insbesondere die chemische Formel Al(OH)3 aufweisen). Aluminiumoxid und/oder Aluminiumhydroxid können während einer hydrothermalen Behandlung von Aluminiummaterial einer Oberfläche in Kontakt mit heißem Wasser gebildet werden.
  • Das Pad besteht aus Aluminium oder weist Aluminium auf. Insbesondere kann das Pad mindestens eines aus reinem Aluminium, Aluminium-Kupfer, Aluminium-Silizium-Kupfer und Kupfer mit einer Aluminiumoxid-Beschichtung umfassen. Wenn das Schütt- oder Basismaterial des Pads Aluminium (und optional ein oder mehrere weitere Materialien wie Kupfer, Silizium usw.) umfasst, kann die Behandlung dieses Pads mit heißem Wasser in einem hydrothermalen Prozess zur Bildung von haftverbessernden Strukturen führen. Es hat sich aber auch gezeigt, dass es möglich ist, ein Pad, das beispielsweise Kupfer als Schüttgut oder Grundmaterial umfasst und mit einer dünnen Oberflächenschicht aus Aluminiumoxid (z.B. mit einer Dicke im Bereich zwischen 1 nm und 20 nm, z.B. 6 nm) abgedeckt ist, hydrothermal zu behandeln, um dadurch haftverbessernde Strukturen zu erzeugen. In der letztgenannten Ausführungsform kann das Aluminiummaterial der Oberflächenschicht in haftungsverbessernde Fasern umgewandelt werden und/oder reagieren. Im Rahmen der Untersuchungen stellte sich heraus, dass es möglich war, dass Dendriten sowohl auf Pads auf Aluminiumbasis als auch auf Kupferpads mit einer darauf atomschichtabgelagerten (ALD, Atomic-Layer-Deposition) Al2O3-Schicht erfolgreich wachsen.
  • In einer Ausführungsform bilden die haftungsverbessernden Strukturen eine im Wesentlichen homogene Schicht. Eine solche im Wesentlichen homogene Schicht kann eine im Wesentlichen konstante Dicke aufweisen und/oder eine im Wesentlichen homogene Dichte über die gesamte Oberfläche aufweisen, die mit den haftverbessernden Strukturen abgedeckt ist. Dadurch wird sichergestellt, dass die geförderte Haftwirkung großflächig mit im Wesentlichen konstanter Intensität wirksam ist. Schwachstellen in Bezug auf die Haftung zwischen dielektrischem Material und der Oberfläche können so vermieden werden.
  • In einer Ausführungsform weisen die haftverbessernden Strukturen eine Höhe in einem Bereich zwischen 50 nm und 1000 nm auf, insbesondere zwischen 100 nm und 300 nm. Hauptauslegungsparameter für die Einstellung der Dicke ist die Behandlungszeit, in der die Oberfläche hydrothermal behandelt wird, insbesondere in heißes Wasser getaucht wird.
  • In einer Ausführungsform umfasst das Package einen Chipträger, auf dem der elektronische Chip montiert ist. So kann beispielsweise ein solcher Chipträger einen Leadframe und/oder eine Keramikplatte umfassen, die auf beiden gegenüberliegenden Hauptflächen mit einer entsprechenden Metallschicht (insbesondere einem Direct-Aluminium-Bonding (DAB)-Substrat und/oder einem Direct-Copper-Bonding (DCB)-Substrat) abgedeckt sind.
  • In einer Ausführungsform ist der Träger ein Leadframe. Ein solcher Leadframe kann eine blechartige metallische Struktur sein, die so strukturiert werden kann, dass sie einen oder mehrere Montageabschnitte zur Montage der einen oder mehreren elektronischen Chips des Packages und einen oder mehrere Leadabschnitte zur elektrischen Verbindung des Packages mit einer elektronischen Umgebung bildet, wenn der oder die elektronischen Chips auf dem Leadframe montiert sind. In einer Ausführungsform kann der Leadframe eine Metallplatte (insbesondere aus Kupfer) sein, die strukturiert werden kann, beispielsweise durch Stanzen oder Ätzen. Die Bildung des Chipträgers als Leadframe ist eine kostengünstige und mechanisch sowie elektrisch sehr vorteilhafte Konfiguration, bei der eine niederohmige Verbindung des mindestens einen elektronischen Chips mit einer robusten Stützfähigkeit des Leadframes kombiniert werden kann. Darüber hinaus kann ein Leadframe zur Wärmeleitfähigkeit des Packages beitragen und die während des Betriebs des/der Elektronikchips entstehende Wärme aufgrund der hohen Wärmeleitfähigkeit des metallischen (insbesondere Kupfer-) Materials des Leadframes ableiten. Ein Leadframe kann beispielsweise Aluminium und/oder Kupfer umfassen.
  • In einer Ausführungsform umfasst das Verfahren das Bilden der haftungsverbessernden Strukturen auf einer elektrisch leitfähigen Oberfläche. Insbesondere kann die aluminiumhaltige Oberfläche, auf der haftungsverbessernde Fasern hydrothermal gewachsen sein können, eine metallische Oberfläche sein (z.B. umfassend metallisches Aluminiummaterial). Es ist jedoch auch möglich, dass der haftvermittelnde Effekt durch hydrothermal wachsende haftvermittelnde Fasern auf einer dielektrischen oder elektrisch isolierenden Oberfläche (z.B. aus dielektrischem Aluminiumoxidmaterial) gebildet wird. Dadurch ist es auch möglich, die Haftung an einer dielektrischen (vorzugsweise aluminiumhaltigen) Oberfläche zu verbessern, die von einer Formmasse in dem Package verkapselt werden soll.
  • In einer bevorzugten Ausführungsform umfasst das Verfahren das Umwandeln von Material der Oberfläche in mindestens einen Teil der haftverbessernden Strukturen. So können beispielsweise die haftverbessernden Strukturen integral mit der Oberfläche gebildet werden, von der aus sie wachsen und sich ausdehnen. Mit anderen Worten, der hydrothermale Prozess kann das Verfahren der hydrothermalen Umwandlung oder Modifizierung von Material der Oberfläche in die haftverbessernden Strukturen umfassen. Somit können die haftungsverbessernden Strukturen (insbesondere haftungsverbessernde Fasern) aus Oberflächenmaterial (insbesondere aus Padmaterial, Chipträgermaterial und/oder Verbindungselementmaterial) hergestellt werden. Insbesondere kann durch hydrothermale Bearbeitung der Oberfläche das Material der Oberfläche selbst modifiziert werden.
  • In einer Ausführungsform umfasst das Verfahren das Bereitstellen eines elektronischen Chips mit einem Pad, das die (insbesondere elektrisch leitfähige) Oberfläche bereitstellt. Ein solches Pad kann einen elektrischen Kontakt zwischen einem Halbleiterdie einerseits und einem elektrisch leitfähigen Verbindungselement (wie beispielsweise einem Bonddraht, einem Bondband oder einer Klemme) andererseits herstellen, das in dem Package eingekapselt ist. Ein Clip kann ein dreidimensional gebogenes plattenartiges Verbindungselement sein, das zwei planare Abschnitte aufweist, die mit einer oberen Hauptfläche des jeweiligen Elektronikchips und einer oberen Hauptfläche des Chipträgers zu verbinden sind, wobei die beiden genannten planaren Abschnitte durch einen schrägen Verbindungsabschnitt miteinander verbunden sind. Alternativ zu einem solchen Clip ist es möglich, einen Bonddraht oder ein Bondband zu verwenden, der ein flexibler, elektrisch leitfähiger Draht- oder Bandformkörper ist, dessen einer Endabschnitt mit der oberen Hauptoberfläche des jeweiligen Chips verbunden ist und dessen gegenüberliegender anderer Endabschnitt elektrisch mit dem Chipträger verbunden ist. Innerhalb des Verkapselungsmittels kann durch das Verbindungselement zwischen einem Chip-Pad an einer oberen Hauptfläche des Chips, das auf einem Montageabschnitt des Trägers einerseits und einem Leitungsabschnitt des Trägers andererseits montiert ist, eine elektrisch leitfähige Verbindung gebildet werden.
  • In einer Ausführungsform umfasst das Package das Verbindungselement, das den elektronischen Chip mit dem Chipträger elektrisch koppelt und eine Oberfläche aufweist, die zumindest teilweise von der dielektrischen Struktur abgedeckt ist. Die abgedeckte Oberfläche des Verbindungselements kann hydrothermal gebildete haftverbessernde Strukturen umfassen. Somit kann die Haftungsvermittlung auch an einem Verbindungselement wie einem Bonddraht, einem Bondband oder einer Klemme erfolgen, das auch durch ein Verkapselungsmittel wie eine Formmasse verkapselt werden kann. Dadurch wird die mechanische Integrität des Packages weiter verbessert.
  • Das Verfahren weist das Bereitstellen der (insbesondere elektrisch leitfähigen) Oberfläche auf Aluminiumbasis auf. Durch einen hydrothermalen Prozess kann dieses Aluminiummaterial dann für die Bildung der haftungsverbessernden Strukturen verwendet werden. Infolgedessen umfassen oder bestehen die haftungsverbessernden Strukturen dann auch aus Aluminiummaterial.
  • Im Folgenden werden einige spezifische Ausführungsformen des hydrothermalen Prozesses beschrieben:
    • In einer Ausführungsform umfasst das Verfahren das Bilden der haftverbessernden Strukturen durch Platzieren der elektrisch leitfähigen Oberfläche in einer heißen (d.h. über Umgebungstemperatur erwärmten) wässrigen Lösung. Eine solche wässrige Lösung kann Wasser umfassen oder aus Wasser bestehen.
    • In einer Ausführungsform umfasst das Verfahren das Erwärmen der wässrigen Lösung auf eine Temperatur in einem Bereich zwischen 50°C und 90°C, insbesondere in einem Bereich zwischen 70°C und 80°C. Die Temperatur des heißen oder erwärmten Wassers sollte hoch genug sein, um eine effiziente Herstellung von haftungsverbessernden Strukturen auf der Grundlage des Materials der darunter liegenden Oberfläche (insbesondere eines darunter liegenden Pads) zu gewährleisten. Andererseits sollte die Temperatur der wässrigen Lösung ausreichend niedrig sein, um ein Verdampfen der wässrigen Lösung zu verhindern. Über den gesamten Temperaturbereich von 50°C bis 90°C können gute Ergebnisse erzielt werden. Im Temperaturbereich zwischen 70°C und 80°C können außergewöhnliche Ergebnisse erzielt werden.
  • In einer Ausführungsform umfasst das Verfahren das Bereitstellen von destilliertem oder gereinigtem Wasser als wässrige Lösung. Destilliertes Wasser kann Wasser bezeichnen, das zu Dampf gekocht und in einem separaten Behälter wieder zu Flüssigkeit kondensiert wurde. Verunreinigungen im Originalwasser, die nicht unter oder am Siedepunkt des Wassers kochen, verbleiben im Originalbehälter. So ist destilliertes Wasser eine Art von gereinigtem Wasser, das vorteilhaft für exemplarische Ausführungsformen verwendet werden kann, worin andere Arten von gereinigtem Wasser auch für die wässrige Lösung verwendet werden können. Reines Wasser kann somit als hochbiokompatibles und hocheffizientes Medium zum Triggern einer hydrothermalen Bildung von haftungsverbessernden Strukturen (insbesondere haftungsverbessernden Fasern oder Dendriten) dienen.
  • In einer Ausführungsform umfasst das Verfahren das Halten der elektrisch leitfähigen Oberfläche (insbesondere eines gesamten elektronischen Chips) in der erwärmten wässrigen Lösung für eine Zeitdauer wischen 1 Minute und 10 Stunden, insbesondere für eine Zeitdauer zwischen 10 Minuten und 3 Stunden. Die Dauer kann als Designparameter verwendet werden, um die Dicke der Schicht von haftverbessernden Strukturen zu definieren. So kann beispielsweise das 10-minütige Halten der Aluminiumpads in 75°C heißem Wasser zur Bildung von haftungsverbessernden Strukturen mit einer Dicke von etwa 500 nm führen.
  • Das Verfahren weist das zumindest teilweise Verkapseln der Oberfläche mit den haftungsverbessernden Strukturen darauf durch die dielektrische Struktur, insbesondere durch Gießen, auf. Nach dem Aufrauen der Oberfläche (insbesondere des Pads) durch die Bildung der haftungsverbessernden Strukturen können diese direkt mit dem Verkapselungsmittel abgedeckt werden. Das Verkapselungsmaterial haftet somit einwandfrei an den haftungsverbessernden Strukturen und gewährleistet so eine hohe mechanische Festigkeit des gesamten vergossenen Packages.
  • In einer Ausführungsform umfasst der mindestens eine elektronische Chip einen Halbleiterchip, insbesondere einen Leistungshalbleiterchip. Insbesondere wenn der mindestens eine elektronische Chip ein Leistungshalbleiterchip ist, kann eine erhebliche Menge an Wärme, die während des Betriebs des Packages erzeugt wird, zu einer thermischen Belastung der elektrischen und mechanischen Schnittstellen des Packages führen. Aufgrund der hierin offenbarten haftungsverbessernden Strukturen kann jedoch auch unter diesen rauen Bedingungen eine Beschädigung des Packages verhindert werden.
  • In einer Ausführungsform enthält der elektronische Chip mindestens einen, insbesondere mindestens drei oder mindestens acht Transistoren (wie Feldeffekttransistoren, insbesondere Metalloxid-Halbleiter-Feldeffekttransistoren). Typischerweise kann der elektronische Chip aus vielen Transistoren bestehen.
  • Als Substrat oder Wafer, das die Grundlage des/der elektronischen Chips bildet, kann ein Halbleitersubstrat, vorzugsweise ein Siliziumsubstrat, verwendet werden.
  • Alternativ kann ein Siliziumoxid oder ein anderes Isolatorsubstrat vorgesehen werden. Es ist auch möglich, ein Germaniumsubstrat oder ein III-V-Halbleitermaterial zu realisieren. Beispielsweise können exemplarische Ausführungsformen in GaN- oder SiC-Technologie realisiert werden.
  • Darüber hinaus können exemplarische Ausführungsformen Standard-Halbleiter-Verarbeitungstechnologien wie geeignete Ätztechnologien (einschließlich isotrope und anisotrope Ätztechnologien, insbesondere Plasmaätzen, Trockenätzen, Nassätzen), Strukturierungstechnologien (die lithographische Masken beinhalten können), Abscheidungstechnologien (wie die chemische Dampfabscheidung (CVD), die plasmaunterstützte chemische Dampfabscheidung (PECVD), die Atomschichtabscheidung (ALD), das Sputtern usw.) nutzen.
  • Die vorgenannten und andere Gegenstände, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung und den beigefügten Ansprüchen, die in Verbindung mit den beigefügten Zeichnungen zu betrachten sind, in denen gleichartige Teile oder Elemente durch gleiche Bezugszeichen gekennzeichnet sind.
  • Kurzbeschreibung der Zeichnungen
  • Die beigefügten Zeichnungen, die ein weiteres Verständnis exemplarischer Ausführungsformen vermitteln und Teil der Spezifikation sind, veranschaulichen exemplarische Ausführungsformen.
  • In den Zeichnungen:
    • 1 zeigt eine Oberflächenmorphologie eines Pads auf Aluminiumbasis, bevor ein hydrothermaler Prozess gemäß einer exemplarischen Ausführungsform durchgeführt wird.
    • 2 zeigt eine Oberflächenmorphologie des Pads auf Aluminiumbasis von 1, nachdem der hydrothermale Prozess gemäß einer exemplarischen Ausführungsform durchgeführt wurde.
    • 3 zeigt eine Seitenansicht von haftungsverbessernden Strukturen auf einem Aluminiumpad, das nach einer exemplarischen Ausführungsform gemäß einem hydrothermalen Prozess hergestellt wurde.
    • 4 zeigt eine Draufsicht von haftungsverbessernden Strukturen auf einem Aluminiumpad, das nach einer exemplarischen Ausführungsform gemäß einem hydrothermalen Prozess hergestellt wurde.
    • 5 zeigt eine Oberfläche auf Aluminiumbasis mit haftungsverbessernden Strukturen gemäß einer exemplarischen Ausführungsform, bevor ein Band hinsichtlich eines Haftungstests angebracht wird.
    • 6 zeigt die Oberfläche auf Aluminiumbasis mit haftungsverbessernden Strukturen aus 5 mit angebrachtem Klebeband hinsichtlich des Haftungstests.
    • 7 zeigt die Oberfläche auf Aluminiumbasis mit haftungsverbessernden Strukturen aus 6 nach Entfernen des Typs hinsichtlich des Haftungstests.
    • 8 zeigt eine Querschnittsansicht eines Packages gemäß einer exemplarischen Ausführungsform.
    • 9 bis 13 zeigen Draufsichten einer Aluminium-Padoberfläche nach einer Wirkzeit von 10 (9), 20 ( 10), 30 (11), 60 (12) bzw. 180 Minuten (13).
    • 14 bis 18 zeigen Seitenansichten der Padoberfläche von
    • 9 bis 13 nach Wirkzeiten von 10 (14), 20 (15), 30 (16), 60 (17) bzw. 180 (18) Minuten.
    • 19 zeigt eine Draufsicht und 20 zeigt eine Seitenansicht einer Padoberfläche nach einer Einwirkung von 20 Minuten eines mit einer Al2O3-Schicht abgedeckten Kupferpads unter Verwendung eines ALD (Atomic Layer Deposition)-Abscheidungsprozesses.
    • 21 zeigt eine Draufsicht und 22 zeigt eine Seitenansicht von Al-O-H-Dendriten auf Kupferpads, die mit einer Al2O3-Schicht abgedeckt sind, die durch ALD gebildet wurde, nachdem 10 Minuten 70°C heißes deionisiertes Wasser aufgesprüht wurde.
    • 23 veranschaulicht eine Querschnittsansicht eines Packages gemäß einer exemplarischen Ausführungsform.
    • 24 veranschaulicht eine Querschnittsansicht eines Packages gemäß einer weiteren exemplarischen Ausführungsform.
    • 25 ist ein Flussdiagramm, das ein Verfahren zum Ausbilden eines Halbleiterpackages gemäß einer exemplarischen Ausführungsform veranschaulicht.
  • Detaillierte Beschreibung der exemplarischen Ausführungsformen
  • Die Darstellung in der Zeichnung ist schematisch.
  • Bevor weitere exemplarische Ausführungsformen näher beschrieben werden, werden einige grundlegende Überlegungen der vorliegenden Erfindung zusammengefasst, auf deren Grundlage exemplarische Ausführungsformen entwickelt wurden.
  • Gemäß einer exemplarischen Ausführungsform können haftungsverbessernde Strukturen (insbesondere Aluminiumoxid-Dendriten) auf einer (insbesondere aluminiumhaltigen) Oberfläche wie einem Pad wachsen, um eine gute Haftung der Formmasse auf dieser Oberfläche zu ermöglichen.
  • Im Bereich des Halbleiterpackages ist eine hohe Zuverlässigkeit erforderlich. Eines der Hauptprobleme ist die Haftung der Formmasse im Package, insbesondere die Haftung zwischen Metallpadbereichen und Formmasse. An dieser Schnittstelle ist es vorteilhaft, eine Oberfläche so rau wie möglich zu gestalten, um beschreibend einen Interdiffusionsbereich zwischen Formmassenharz und Oberfläche zu ermöglichen.
  • Nach einer exemplarischen Ausführungsform kann durch einen sehr einfachen Prozess mit einfacher Chemie ein zuverlässiger Schutz vor einer unerwünschter Delamination des Packages erreicht werden. Es hat sich gezeigt, dass eine gute Homogenität des Wachstums von haftungsverbessernden Strukturen eine gute Haftung ohne Qualitätsprobleme ermöglichen kann. Neben der einfachen Verarbeitung hat ein Verfahren nach einer exemplarischen Ausführungsform auch Vorteile in Bezug auf Arbeitssicherheit und gesundheitliche Einschränkungen durch gesunde und ungefährliche Komponenten. Der einfache Prozess und die dazugehörigen einfachen Werkzeuge ermöglichen die Herstellung mit geringem Aufwand durch preiswertes Material und einfache Werkzeuge bei geringem Platzbedarf.
  • Eine exemplarische Ausführungsform stellt Aluminiumhydroxid-Haftverbesserungsstrukturen (insbesondere haftverbessernde Fasern) her, die in einem hydrothermalen Prozess wachsen und einen geringen Aufwand und eine gesunde Lösung bieten. Die Ergebnisse haben eine sehr gute Konformität und Reproduzierbarkeit des Dendritenwachstums gezeigt. Im Rahmen von Experimenten wurden sowohl Proben mit Pads auf Aluminiumbasis als auch Pads mit Kupferpads mit einer durch ALD hergestellten Al2O3-Schicht untersucht. Die Dendriten wuchsen, indem nackte Chips oder montierte Chips auf dem Leadframe für eine angemessene Zeit in z.B. 75°C heißem Wasser platziert wurden.
  • Exemplarische Ausführungsformen ermöglichen die Herstellung von robusten Packages mit keiner oder extrem geringer Delaminationstendenz. Gleichzeitig können exemplarische Ausführungsformen vorteilhaft verwirklicht werden, ohne dem System weitere Materialien hinzuzufügen, wobei komplizierte gefährliche Prozesse vermieden werden.
  • Generell kann ein Herstellungsverfahren zum Ausbilden eines Halbleiterpackages 100 gemäß einer exemplarischen Ausführungsform, das sich auch auf die nachfolgend näher beschriebene 5 bezieht, wie folgt aussehen:
    • Zunächst kann ein elektronischer Chip 102 mit einem oder mehreren Kontaktflächen 104 versehen werden, die Aluminium umfassen und eine freiliegende elektrisch leitfähige Oberfläche 112 aufweisen. So kann beispielsweise ein entsprechendes Kontaktpad 104 aus Reinaluminium, Aluminium-Kupfer oder Aluminium-Silizium-Kupfer hergestellt werden. Es ist auch möglich, dass ein entsprechendes Kontaktpad 104 aus einer Kupferbasis mit einer dünnen Aluminiumoxidschicht besteht. Aluminiumoxid ist elektrisch isolierend, so dass die Oberfläche 112, auf der später haftverbessernde Strukturen 106 wachsen, auch elektrisch isolierend und nicht elektrisch leitfähig sein kann.
  • Danach kann das Verfahren das Aufrauen einer Oberfläche 112 der einen oder mehreren Kontaktflächen 104 unter Verwendung eines hydrothermalen Prozesses umfassen. Im Rahmen dieses hydrothermalen Prozesses ist es möglich, dass haftungsverbessernde Strukturen 106 (insbesondere haftungsverbessernde Fasern oder Dendritenstrukturen, die Abmessungen in der Größenordnung von Nanometern bis Mikrometern aufweisen können) auf dem Pad 104 und auf der Materialbasis des Pads 104 wachsen. Mit anderen Worten, das Pad 104 selbst kann die Quelle des Materials sein, das die haftungsverbessernden Strukturen 106 bildet, die integral mit dem Pad 104 sind. Daher wandelt der hydrothermale Prozess das Material der Oberfläche 112 hydrothermal in die haftungsverbessernden Strukturen 106 um, damit diese intrinsisch wachsen anstatt dass die haftungsverbessernden Strukturen 106 abgeschieden werden. Infolgedessen können die haftungsverbessernden Strukturen 106, die basierend auf dem Pad 104 (umfassend Aluminium) gebildet wurden, auch Aluminium umfassen. Somit können sowohl die haftungsverbessernden Strukturen 106 als auch das Pad 104 Aluminium umfassen, d.h. mindestens ein chemisches Element (insbesondere Al) gemeinsam haben. Somit können die haftungsverbessernden Strukturen 106 durch Modifizieren oder Umwandeln von Material der Oberfläche 112 des jeweiligen Pads 104 in die haftungsverbessernden Strukturen 106 gebildet werden.
  • Im Hinblick auf den erwähnten hydrothermalen Prozess zum Ausbilden der haftverbessernden Strukturen 106 kann der elektronische Chip 102 mit einem oder mehreren Pads 104 mit der elektrisch leitfähigen Oberfläche 112 in eine heiße wässrige Lösung eingebracht werden, insbesondere in erwärmtes Wasser eingetaucht werden. Vorzugsweise kann die wässrige Lösung auf eine Temperatur vorzugsweise zwischen 70°C und 80°C, z.B. auf 75°C erhitzt werden. Diese Temperaturauswahl kann eine effiziente Bildung der haftungsverbessernden Fasern gewährleisten. Als wässrige Lösung kann deionisiertes Wasser oder destilliertes Wasser verwendet werden. Der elektronische Chip 102 mit dem mindestens einen Pad 104 mit der elektrisch leitfähigen Oberfläche 112 kann in einer wählbaren Zeitdauer von beispielsweise 10 Minuten bis 3 Stunden in die erwärmte wässrige Lösung eingetaucht gehalten werden. Die Dauer, für die der elektronische Chip 102 in das gereinigte Wasser eingetaucht bleibt, bestimmt die Dicke der Schicht aus haftverbessernden Strukturen 106, die integral auf der Oberfläche 112 des jeweiligen Pads 104 ausgebildet werden. Nach der Bildung der haftungsverbessernden Strukturen 112 weist die Oberfläche 112 eine erhöhte Rauheit auf, die die Haftungseigenschaften einer Formmasse oder eines anderen nachfolgend zu bildenden Verkapselungsmittels verbessert.
  • So umfasst das Verfahren das anschließende Verkapseln des elektronischen Chips 102 mit den einen oder mehreren Pads 104, deren Oberfläche 112 mit haftungsverbessernden Strukturen 106 abgedeckt ist, durch ein Verkapselungsmittel als dielektrische Struktur 108, wie beispielsweise eine Formmasse, indem ein Formverfahren ausgeführt wird.
  • 1 zeigt eine Oberflächenmorphologie eines Pads 104 auf Aluminiumbasis, bevor eine freiliegende Oberfläche 112 des Pads 104 gemäß einer exemplarischen Ausführungsform einem hydrothermalen Prozess unterzogen wird. 2 zeigt eine Oberflächenmorphologie des Pads 104 auf Aluminiumbasis aus 1, nachdem der hydrothermale Prozess gemäß einer exemplarischen Ausführungsform auf der Oberfläche 112 haftungsverbessernde Strukturen 106 gebildet hat, d.h. nachdem die haftungsverbessernden Strukturen 106 in Form von Nanofasern gebildet wurden. So veranschaulichen 1 und 2 die Oberflächenmorphologie eines Pads 104 auf Aluminiumbasis vor (1) und nach (2) dem oben beschriebenen hydrothermalen Prozess. 1 und 2 zeigen Rasterelektronenmikroskop-Bilder (REM).
  • Wie aus 2 ersichtlich ist, wurde nach der beschriebenen Behandlung eine homogene Abdeckung der Oberfläche 112 durch die haftungsverbessernden Strukturen 106 vorgefunden.
  • Gemäß der exemplarischen Ausführungsform des Verfahrens, auf das sich 1 und 2 beziehen, wurde ein Becher aus Teflon (Polytetrafluorethylen) 30 Minuten lang mit deionisiertem Wasser (DI-Wasser) übergossen. Danach wurde der Becher mit 80 ml deionisiertem Wasser auf Raumtemperatur gefüllt. Der Becher samt Wasser wurde auf einer Heizplatte auf 75°C erwärmt, und eine Probe, auf der sich haftungsverbessernde Strukturen bilden sollten, wurde in das Wasser getaucht. Nach einer angemessenen Einwirkzeit wurde der Becher von der Heizplatte entfernt, um sich auf Raumtemperatur abkühlen zu können. Die Probe wurde aus dem Becher entnommen.
  • 3 zeigt eine Seitenansicht von haftverbessernden Strukturen 106 auf einem Aluminiumpad 104, das nach einer exemplarischen Ausführungsform gemäß einem hydrothermalen Prozess hergestellt wurde. 4 zeigt eine Draufsicht der haftungsverbessernden Strukturen 106 auf dem Aluminiumpad 104, das nach dieser exemplarischen Ausführungsform gemäß dem hydrothermalen Prozess hergestellt wurde. So zeigen 3 und 4 die haftungsverbessernden Strukturen 106 auf experimentell aufgenommenen Bildern (REM, TEM, Transmissionselektronenmikroskop).
  • Analysen mittels REM, TEM und EDX (energiedispersive Röntgenspektroskopie) zeigen, dass die haftverbessernden Strukturen 106 sehr homogen wachsen, zum Beispiel mit einer Dicke von ca. 200 nm. Wie insbesondere aus 3 ersichtlich ist, bilden die haftungsverbessernden Strukturen 106 eine im Wesentlichen homogene Schicht. Experimentell ist auch zu beobachten, dass die Grenzfläche zwischen Pad 104 und den haftungsverbessernden Strukturen 106 sehr glatt ist, ohne Anzeichen von inhomogener Korrosion. Es kann auch experimentell bestätigt werden, dass die Zusammensetzung ebenfalls homogen ist und dass die haftungsverbessernden Strukturen 106 Aluminium-(hydro)-oxide sind.
  • Die 5 bis 7 zeigen Ergebnisse eines Adhäsionstests einer Oberfläche auf Aluminiumbasis 112 mit haftungsverbessernden Strukturen 106 gemäß einer exemplarischen Ausführungsform.
  • 5 zeigt die Oberfläche 112 auf Aluminiumbasis mit haftungsverbessernden Strukturen 106 gemäß einer exemplarischen Ausführungsform, bevor ein Band hinsichtlich des Haftungstests angebracht wird.
  • 6 zeigt die Oberfläche 112 auf Aluminiumbasis mit den haftungsverbessernden Strukturen 106 von 5 mit angebrachtem Band 170 in einem Abschnitt 172 nur im Hinblick auf den Haftungstest. Ein weiterer Abschnitt 174 wurde nicht durch das Band 170 abgedeckt.
  • 7 zeigt die Oberfläche 112 auf Aluminiumbasis mit den haftungsverbessernden Strukturen 106 von 6 nach dem Entfernen des Bandes 170 hinsichtlich des Haftungstests, d.h. nach dem Entfernen des Bandes 170 vom Abschnitt 172. Wie aus 7 ersichtlich, sind Klebereste 176 sichtbar, die auf eine gute Haftung hinweisen.
  • Der beschriebene Adhäsionstest mit Klebeband 170 zeigt, dass die haftungsverbessernden Strukturen 106 die Haftung erhöhen, während die haftungsverbessernden Strukturen 106 nicht leicht zerstört werden, siehe 5 bis 7.
  • 8 veranschaulicht eine Querschnittsansicht eines Packages 100, das als verkapselter elektronischer Chip 102 auf einem Chipträger 110 gemäß einer exemplarischen Ausführungsform konfiguriert ist. Der elektronische Chip 102 kann ein oder mehrere Pads 104 aufweisen. Genauer gesagt veranschaulicht 8 eine Querschnittsansicht des Packages 100, das als Transistor-Outline (TO)-Package gemäß einer exemplarischen Ausführungsform ausgeführt ist. Das Package 100 ist auf einem Montagesockel 118 montiert, die hier als Leiterplatte (PCB) ausgeführt ist.
  • Der Montagesockel 118 umfasst einen elektrischen Kontakt 134, der als Beschichtung in einem Durchgangsloch des Montagesockels 118 ausgebildet ist. Wenn das Package 100 auf dem Montagesockel 118 montiert wird, wird der Elektronikchip 102 der elektronischen Komponente 100 über den elektrisch leitfähigen Chipträger 110, hier als Leadframe ausgeführt, des Packages 100 mit dem elektrischen Kontakt 134 elektrisch verbunden.
  • Der Elektronikchip 102 (hier als Leistungshalbleiterchip ausgeführt) wird auf dem Chipträger 110 verklebt oder gelötet (z.B. durch elektrisch leitfähigen Klebstoff, Lotpaste, Lötdraht oder Diffusionslöten) (siehe Bezugszeichen 136). Ein Verkapselungsmittel (hier als Formmasse ausgeführt) bildet eine dielektrische Struktur 108 und verkapselt einen Teil des Leadframechipträgers 110 und des Elektronikchips 102. Wie aus 8 ersichtlich ist, ist das Pad 104 auf einer oberen Hauptfläche des Elektronikchips 102 über ein vollständig verkapseltes Verbindungselement 114 mit dem teilweise verkapselten Leadframechipträger 110 elektrisch gekoppelt.
  • Während des Betriebs des Leistungspackages 100 erzeugt der Leistungshalbleiterchip in Form des Elektronikchips 102 Wärme. Um die elektrische Isolierung des elektronischen Chips 102 sicherzustellen und Wärme aus einem Inneren des elektronischen Chips 102 in Richtung einer Umgebung abzuführen, ist eine elektrisch isolierende und wärmeleitende Schnittstellenstruktur 152 vorgesehen, die einen freiliegenden Oberflächenabschnitt des Leadframechipträgers 110 und einen verbundenen Oberflächenabschnitt der dielektrischen Verkapselungsstruktur 108 am Boden des Packages 100 abdeckt. Die wärmeleitende Eigenschaft der Schnittstellenstruktur 152 fördert die Wärmeabfuhr aus dem Elektronikchip 102 über den elektrisch leitenden Leadframechipträger 110 durch die Schnittstellenstruktur 152 und zu einem Wärmeableitkörper 116. Der Wärmeableitungskörper 116, der aus einem hochwärmeleitenden Material wie Kupfer oder Aluminium bestehen kann, weist einen Grundkörper 154 auf, der direkt mit der Schnittstellenstruktur 152 verbunden ist, und er weist eine Vielzahl von Kühlrippen 156 auf, die sich vom Grundkörper 154 aus und parallel zueinander erstrecken, um die Wärme an die Umgebung abzuleiten.
  • Üblicherweise kann ein Package 100 des in 8 dargestellten Typs unter Delamination zwischen Formmaterial der dielektrischen Struktur 108 einerseits und Material der verschiedenen Komponenten (insbesondere Pad 104, Chipträger 110, Verbindungselement 114) des Packages 100 andererseits leiden, das in der dielektrischen Struktur 108 eingekapselt ist und diese direkt berührt. Sehr vorteilhaft ist, dass das Package 100 jede Tendenz der Delamination oder einer schlechte Haftung innerhalb der dielektrischen Struktur 108 zuverlässig verhindert, indem es hydrothermal gebildete haftungsverbessernde Strukturen 106 an einer Schnittstelle zwischen der dielektrischen Struktur 108 einerseits und einem oder mehreren der genannten Bestandteile andererseits bereitstellt. Dies wird im Folgenden näher beschrieben:
  • Zunächst bezogen auf die Einzelheit 180 ist in 8 dargestellt, dass die dielektrische Struktur 108 eine elektrisch leitfähige Oberfläche 112 des Pads 104 des Elektronikchips 102 abgedeckt. Um die Rauheit und damit die Haftungseigenschaften zu verbessern, ist die elektrisch leitfähige Oberfläche 112 mit haftungsverbessernden Strukturen 106 versehen, die als vermischte Nanofasern ausgebildet sind. So kann beispielsweise das Pad 104 aus Aluminium bestehen und die haftungsverbessernden Strukturen 106 können auch Aluminium umfassen, beispielsweise Aluminiumoxid oder Aluminiumhydroxid als Ergebnis eines hydrothermalen Herstellungsverfahrens, wie vorstehend beschrieben. Infolgedessen deckt die dielektrische Struktur 108 direkt freiliegende Abschnitte der haftungsverbessernden Strukturen 106 auf dem Pad 104 ab und haftet daher über deren haftungsverbessernde Strukturen 106 ordnungsgemäß auf dem Pad 104. Die haftungsverbessernden Strukturen 106 können eine Höhe, h, von beispielsweise 500 nm aufweisen.
  • Unter Bezugnahme auf eine weitere Einzelheit 182 umfasst das Package 100 auch hydrothermal gebildete haftverbessernde Strukturen 106, die Aluminium an einer Schnittstelle zwischen dem Leadframechipträger 110 und der dielektrischen Struktur 108 umfassen. Um die haftungsverbessernden Strukturen 106 in entsprechender Weise wie vorstehend auf dem Chipträger 110 beschrieben zu bilden, ist es von Vorteil, dass der Chipträger 110 aus Aluminium besteht oder zumindest Aluminiummaterial auf der Oberfläche 112 aufweist, auf der die haftungsverbessernden Strukturen 106 hydrothermal wachsen. Das Material auf der Oberfläche des Chipträgers 110 kann dann während des hydrothermalen Prozesses in die haftungsverbessernden Strukturen 106 modifiziert oder umgewandelt werden.
  • Noch eine weitere Einzelheit 184 in 8 zeigt das (z.B. Clip- oder Bonddraht-) Verbindungselement 114, das den Chipträger 110 mit dem Pad 104 des Elektronikchips 102 elektrisch verbindet. Wie dargestellt, umfasst das Package 100 weitere hydrothermal gebildete haftungsverbessernde Strukturen 106, die Aluminium an einer Schnittstelle zwischen dem Verbindungselement 114 und der dielektrischen Struktur 108 umfassen. Um die haftungsverbessernden Strukturen 106 in entsprechender Weise wie vorstehend auf dem Verbindungselement 114 beschrieben zu bilden, ist es von Vorteil, dass das Verbindungselement 114 aus Aluminium besteht oder zumindest Aluminiummaterial auf der Oberfläche 112 aufweist, auf der die haftungsverbessernden Strukturen 106 hydrothermal wachsen. Das Material auf der Oberfläche des Verbindungselements 114 kann dann während des hydrothermalen Prozesses in die haftungsverbessernden Strukturen 106 modifiziert oder umgewandelt werden. So weist das Verbindungselement 114, das den elektronischen Chip 102 mit dem Chipträger 110 elektrisch koppelt, auch eine Oberfläche 112 auf, die von der dielektrischen Struktur 108 abgedeckt ist und mit hydrothermal gebildeten haftverbessernden Strukturen 106 versehen ist.
  • Mit Ausführungsformen kann es möglich sein, auf einer Padfläche für Al-basierte Pads 104 und für mit ALD abgedeckte Cu-Pads 104 haftungsverbessernde Strukturen 106 zu bilden. Die homogene Dendritenschicht führt zu einem homogenen optischen Erscheinungsbild, das eine visuelle Kontrolle der Prozesseffizienz ermöglicht.
  • 9 bis 13 zeigen Draufsichten der Aluminium-Padoberfläche nach einer Wirkzeit von 10, 20, 30, 60 bzw. 180 Minuten. Mit anderen Worten, die 9 bis 13 zeigen die Oberflächenmorphologie von Pads 104 auf Aluminiumbasis nach unterschiedlichen Dauern. 14 bis 18 zeigen Seitenansichten dieser Padoberfläche nach Wirkzeiten von 10, 20, 30, 60 und 180 Minuten. In den Seitenansichten werden die Al-O-H Dendriten oder haftverbessernden Strukturen 106 auf Pads 104 auf Aluminiumbasis nach unterschiedlichen Dauern dargestellt (Bilder für 10-60 min vom gebrochenen Wafer mit SEM, Bild für 180 min mit TEM).
  • 19 zeigt eine Draufsicht und 20 zeigt eine Seitenansicht der Oberfläche nach einer Einwirkung von 20 min eines mit einer Al2O3-Schicht abgedeckten Kupferpads 104 unter Verwendung eines ALD-Abscheidungsverfahrens. Die Ober- und Seitenansichten der Al-O-H-Dendriten auf geschützten Kupferpads 104 nach 20 Minuten werden dargestellt (aufgenommen durch TEM).
  • Beide Pads 104 zeigen in der Draufsicht ein Dendritenwachstum, während die Dicken mit der Wirkzeit variieren und die Dicke für das Kupferpad 104 dünner ist, das durch die durch ALDgeformte Al2O3-Schicht abgedeckt ist. Während das auf Aluminium basierende Pad 104 etwa 600 nm dicke Dendriten aufweist, führte der letztere Fall zu einer 50 nm dicken Schicht aus haftungsfördernden Strukturen 106. In allen Fällen ist das Dendritenwachstum sehr homogen. Die Schnittstelle zwischen dem Pad-Metall und den Dendriten ist sehr glatt, ohne Anzeichen von inhomogener Korrosion und mit guter Zusammensetzung.
  • Basierend auf diesen analytischen Erkenntnissen ist es möglich, durch Temperaturhydrolyse gewachsene Al-H-O-Dendriten als Haftvermittler für robuste Packages einzusetzen. Die Analysen und Auswertungen haben gezeigt, dass es möglich ist, dass homogene Dendrite sowohl auf Metallflächen auf Aluminiumbasis als auch auf Kupferflächen wachsen, die mit ALD-Al2O3-Schichten abgedeckt sind.
  • Im Hinblick auf dieses Wachstumsverfahren ist es auch möglich, die Hydrolyse auf Leadframe- (oder allgemeiner auf Chipträger 110-) Ebene durchzuführen. Die Kupferflächen eines Packages 100 können mit einer ALD-Al2O3-Schicht abgedeckt werden, die auf die einzelnen Packagebauteile (z.B. Kupferpad 104, Kupferleadframe oder andere Chipträger 110) aufgebracht werden kann, oder nach einem Drahtbondprozess, z.B. auf das fertige Package 100.
  • 21 zeigt eine Draufsicht von Al-O-H Dendriten auf Kupferpads 104, die mit ALD-Al2O3-Schichten abgedeckt sind, nachdem 10 Minuten 70°C heißes deionisiertes Wasser aufgesprüht wurde. 22 zeigt eine entsprechende Seitenansicht. 21 und 22 zeigen das Ergebnis einer Untersuchung, bei der ein Wafer mit einem durch eine ALD-Al2O3-Schicht geschützten Kupferpad 104 unter hohen Temperaturen auf einem nasschemischen Ätzwerkzeug Feuchtigkeit ausgesetzt wurde. Es zeigt, dass aus einer 6 nm dünnen Schicht dicke Dendriten wachsen.
  • 23 veranschaulicht eine Querschnittsansicht eines Packages 100 gemäß einer exemplarischen Ausführungsform.
  • Das Package 100 von 23 umfasst einen elektronischen Chip 102 mit Pads 104, die mit haftverbessernden Strukturen 106 abgedeckt sind. Die Pads 104 und die haftungsverbessernden Strukturen 106 haben ein chemisches Element, zum Beispiel Aluminium, gemeinsam.
  • 24 veranschaulicht eine Querschnittsansicht eines Packages 100 gemäß einer weiteren exemplarischen Ausführungsform.
  • Das Package 100 von 24 umfasst einen Chipträger 110, einen auf dem Chipträger 110 montierten elektronischen Chip 102 und eine dielektrische Struktur 108, die eine Oberfläche 112 des Chipträgers 110 und des elektronischen Chips 102 abdeckt. Die abgedeckte Oberfläche 112 umfasst hydrothermal gebildete haftverbessernde Strukturen 106.
  • 25 ist ein Flussdiagramm 190, das ein Verfahren zum Ausbilden eines Halbleiterpackages 100 gemäß einer exemplarischen Ausführungsform darstellt.
  • Das Verfahren umfasst das Bereitstellen einer Oberfläche 112 auf Aluminiumbasis (siehe Block 192) und das Aufrauen der Oberfläche 112 durch Bilden von haftungsverbessernden Strukturen 106 durch einen hydrothermalen Prozess (siehe Block 194) .

Claims (16)

  1. Package (100), das einen elektronischen Chip (102) mit einem Pad (104) und einer dielektrischen Struktur (108) aufweist, die den elektronischen Chip (102) zumindest teilweise abdeckt, wobei das Pad (104) zumindest teilweise mit hydrothermal gewachsenen, haftungsverbessernden Strukturen (106) abgedeckt ist und wobei das Pad (104) und die haftungsverbessernden Strukturen (106) mindestens Aluminium gemeinsam haben, wobei zumindest ein Teil der haftungsverbessernden Strukturen (106) direkt durch die dielektrische Struktur (108) abgedeckt ist.
  2. Package (100) gemäß Anspruch 1, - wobei die dielektrische Struktur (108) ein Verkapselungsmittel, insbesondere eine Formmasse, aufweist oder daraus besteht, das den elektronischen Chip (102) zumindest teilweise verkapselt.
  3. Package (100) gemäß einem der Ansprüche 1 bis 2, wobei die haftverbessernden Strukturen (106) zumindest eines aus einer Gruppe aufweisen, die aus Aluminiumoxid und Aluminiumhydroxid besteht.
  4. Package (100) gemäß einem der Ansprüche 1 bis 3, wobei das Pad (104) zumindest entweder reines Aluminium, Aluminium-Kupfer, Aluminium-Silizium-Kupfer oder Kupfer mit einer Aluminiumoxid-Beschichtung aufweist oder daraus besteht.
  5. Package (100) gemäß einem der Ansprüche 1 bis 4, wobei die haftungsverbessernden Strukturen (106) eine im Wesentlichen homogene Schicht bilden.
  6. Package (100) gemäß einem der Ansprüche 1 bis 5, wobei die haftverbessernden Strukturen (106) eine Höhe (h) in einem Bereich zwischen 50 nm und 1000 nm, insbesondere in einem Bereich zwischen 100 nm und 700 nm haben.
  7. Package (100) gemäß einem der Ansprüche 1 bis 6, wobei die haftungsverbessernden Strukturen (106) haftungsverbessernde Fasern, insbesondere zumindest entweder Nano- oder Mikrofasern, aufweisen oder daraus bestehen.
  8. Package (100) mit: - einem Chipträger (110); - einem elektronischen Chip (102), der auf dem Chipträger (110) montiert ist; - einer dielektrischen Struktur (108), die mindestens einen Teil einer Oberfläche (112) zumindest entweder von dem Chipträger (110) oder dem elektronischen Chip (102) direkt abdeckt; - wobei mindestens ein Teil der abgedeckten Oberfläche (112) hydrothermal gewachsene, haftungsverbessernde Strukturen (106) aufweist, die Aluminium aufweisen.
  9. Package (100) gemäß Anspruch 8, mit einem Verbindungselement (114), das den elektronischen Chip (102) mit dem Chipträger (110) elektrisch koppelt und eine Oberfläche (112) aufweist, die zumindest teilweise von der dielektrischen Struktur (108) abgedeckt ist, wobei die abgedeckte Oberfläche (112) des Verbindungselements (114) hydrothermal gebildete haftverbessernde Strukturen (106) aufweist.
  10. Verfahren zum Ausbilden eines Halbleiterpackages (100), wobei das Verfahren folgendes aufweist: - Bereitstellen einer Oberfläche (112) auf Aluminiumbasis; - Aufrauen der Oberfläche (112) durch Wachsen von haftverbessernden Strukturen (106), die Aluminium aufweisen, durch einen hydrothermalen Prozess; - ein zumindest teilweises Verkapseln der Oberfläche (112) mit den haftungsverbessernden Strukturen (106) durch eine dielektrische Struktur (108), insbesondere durch Gießen, wobei die aufgeraute Oberfläche (112) durch die dielektrische Struktur (108) direkt abgedeckt ist.
  11. Verfahren gemäß Anspruch 10, wobei das Verfahren ein Ausbilden der haftverbessernden Strukturen (106) auf einer elektrisch leitenden Oberfläche (112) aufweist.
  12. Verfahren gemäß einem der Ansprüche 10 oder 11, wobei das Verfahren ein Umwandeln von Material der Oberfläche (112) in mindestens einen Teil der haftverbessernden Strukturen (106) aufweist.
  13. Verfahren gemäß einem der Ansprüche 10 bis 12, wobei das Verfahren ein Bereitstellen eines elektronischen Chips (102) mit einem Pad (104) aufweist, wobei das Pad (104) zumindest einen Teil der Oberfläche (112) bildet.
  14. Verfahren gemäß einem der Ansprüche 10 bis 13, wobei das Verfahren ein Ausbilden der haftverbessernden Strukturen (106) durch Platzieren der Oberfläche (112) in einer erwärmten wässrigen Lösung aufweist.
  15. Verfahren gemäß Anspruch 14, wobei das Verfahren zumindest eines von Folgendem aufweist: - wobei das Verfahren ein Erwärmen der wässrigen Lösung auf eine Temperatur in einem Bereich zwischen 50°C und 90°C, insbesondere in einem Bereich zwischen 70°C und 80°C aufweist; - wobei das Verfahren ein Bereitstellen von zumindest gereinigtem Wasser, deionisiertem Wasser oder destilliertem Wasser als die wässrige Lösung aufweist; - wobei das Verfahren ein Halten der Oberfläche (112) in der erwärmten wässrigen Lösung für eine Zeitdauer zwischen 1 Minute und 10 Stunden, insbesondere für eine Zeitdauer zwischen 10 Minuten und 3 Stunden, aufweist.
  16. Verfahren gemäß einem der Ansprüche 10 bis 15, wobei der hydrothermale Prozess ein hydrothermales Umwandeln von Material der Oberfläche (112) in die haftverbessernden Strukturen (106) aufweist.
DE102018118544.8A 2018-07-31 2018-07-31 Haftungsverbessernde Strukturen für ein Package Active DE102018118544B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102018118544.8A DE102018118544B4 (de) 2018-07-31 2018-07-31 Haftungsverbessernde Strukturen für ein Package
US16/520,597 US20200043876A1 (en) 2018-07-31 2019-07-24 Adhesion Enhancing Structures for a Package
CN202411321694.9A CN119170574A (zh) 2018-07-31 2019-07-30 用于封装的粘附增强结构
CN201910709904.4A CN110783279B (zh) 2018-07-31 2019-07-30 用于封装的粘附增强结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102018118544.8A DE102018118544B4 (de) 2018-07-31 2018-07-31 Haftungsverbessernde Strukturen für ein Package

Publications (2)

Publication Number Publication Date
DE102018118544A1 DE102018118544A1 (de) 2020-02-20
DE102018118544B4 true DE102018118544B4 (de) 2024-01-18

Family

ID=69228947

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018118544.8A Active DE102018118544B4 (de) 2018-07-31 2018-07-31 Haftungsverbessernde Strukturen für ein Package

Country Status (3)

Country Link
US (1) US20200043876A1 (de)
CN (2) CN110783279B (de)
DE (1) DE102018118544B4 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102020114527B4 (de) 2020-05-29 2023-11-30 Infineon Technologies Ag Chipgehäuse und verfahren zum bilden eines chipgehäuses
DE102021121448A1 (de) 2021-08-18 2023-02-23 Infineon Technologies Ag Chippackagestruktur, chippackagesystem und verfahren zum bilden einer chippackagestruktur
EP4280276A1 (de) * 2022-05-19 2023-11-22 Infineon Technologies Austria AG Elektronisches vorrichtungsmodul und ein vorrichtungsmodul mit erhöhter zuverlässigkeit durch eine haftvermittlerschicht
EP4293715A1 (de) * 2022-06-15 2023-12-20 Nexperia B.V. Verfahren zur herstellung einer halbleitergehäuseanordnung sowie eine halbleitergehäuseanordnung
DE102022127501A1 (de) 2022-10-19 2024-04-25 Infineon Technologies Austria Ag Halbleiter-die und verfahren zur herstellung desselben
US20250125231A1 (en) * 2023-10-17 2025-04-17 Wolfspeed, Inc. Direct Bonded Semiconductor Die Package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4946518A (en) 1989-03-14 1990-08-07 Motorola, Inc. Method for improving the adhesion of a plastic encapsulant to copper containing leadframes
US7049683B1 (en) 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US20070262432A1 (en) 2006-05-11 2007-11-15 Infineon Technologies Ag Semiconductor device comprising semiconductor device components embedded in plastic housing composition
US8410586B2 (en) 2006-05-10 2013-04-02 Infineon Technologies, Ag Semiconductor package and method of assembling a semiconductor package

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3564994B2 (ja) * 1997-08-25 2004-09-15 株式会社村田製作所 電子部品およびその製造方法
JP4513716B2 (ja) * 2005-10-26 2010-07-28 パナソニック電工株式会社 エポキシ系樹脂組成物及びそれを用いた半導体装置
US9394165B2 (en) * 2011-06-15 2016-07-19 Georgia Tech Research Corporation Carbon nanotube array bonding

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4946518A (en) 1989-03-14 1990-08-07 Motorola, Inc. Method for improving the adhesion of a plastic encapsulant to copper containing leadframes
US7049683B1 (en) 2003-07-19 2006-05-23 Ns Electronics Bangkok (1993) Ltd. Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound
US8410586B2 (en) 2006-05-10 2013-04-02 Infineon Technologies, Ag Semiconductor package and method of assembling a semiconductor package
US20070262432A1 (en) 2006-05-11 2007-11-15 Infineon Technologies Ag Semiconductor device comprising semiconductor device components embedded in plastic housing composition

Also Published As

Publication number Publication date
CN110783279A (zh) 2020-02-11
DE102018118544A1 (de) 2020-02-20
CN110783279B (zh) 2024-10-18
US20200043876A1 (en) 2020-02-06
CN119170574A (zh) 2024-12-20

Similar Documents

Publication Publication Date Title
DE102018118544B4 (de) Haftungsverbessernde Strukturen für ein Package
DE102013208818B4 (de) Leistungshalbleitermodul und Verfahren zur Fertigung eines Leistungshalbleitermoduls
DE102014115653B4 (de) Verfahren zum herstellen elektronischer komponenten mit elektrisch leitfähigem rahmen auf einem substrat zum aufnehmen von elektronischen chips
DE102016117841A1 (de) Packung mit aufgerauter verkapselter Oberfläche zur Förderung einer Haftung
DE102012200329B4 (de) Halbleiteranordnung mit einem Heatspreader und Verfahren zur Herstellung einer Halbleiteranordnung
DE102016105243A1 (de) Räumlich Selektives Aufrauen von Verkapselungsmasse, um eine Haftung mit einer Funktionsstruktur zu Fördern
DE102015116807A1 (de) Funktionalisierte Schnittstellenstruktur
DE102009044863B4 (de) Halbleiter-Bauelement und Verfahren zum Herstellen eines Halbleiter-Bauelements
DE102016118784A1 (de) Chipträger, konfiguriert zur delaminierungsfreien Kapselung und stabilen Sinterung
DE102011053149C5 (de) Die-Anordnung und Verfahren zum Prozessieren eines Dies
DE102016117843A1 (de) Mit Kühlfluid gekühlte und eine Abschirmschicht umfassende Packung
DE102014113376A1 (de) Verfahren zum herstellen eines chip-package, chip-package, verfahren zum herstellen einer chip-baugruppe und chip-baugruppe
DE102016101564A1 (de) Vorrichtung mit einer metallisierungsschicht und herstellungsverfahren für eine vorrichtung
DE102010000537C5 (de) Halbleiteranordnung mit einem Abstandshalterelement und Verfahren zu deren und dessen Herstellung
DE102014100282B4 (de) Integrierte schaltungen und verfahren zur herstellung einer integrierten schaltung
DE102013102058B4 (de) Chipanordnungen und Verfahren zum Bilden einer Chipanordnung
WO2014114407A1 (de) Verfahren zur herstellung einer vielzahl optoelektronischer bauelemente und optoelektronisches bauelement
DE102013113232A1 (de) Gehäuste Halbleitervorrichtung mit Zugspannung und Verfahren zur Herstellung einer gehäusten Halbleitervorrichtung mit Zugspannung
DE102013112886A1 (de) Verfahren zur Herstellung von optoelektronischen Halbleiterbauelementen und optoelektronisches Halbleiterbauelement
DE102014100278A1 (de) Chipanordnung und verfahren zur herstellung einer chipanordnung
DE102017108114A1 (de) Chipmodul mit räumlich eingeschränktem thermisch leitfähigen Montagekörper
DE102020111071B4 (de) Zwischenschicht einer Teilstruktur, welche Erhebungen hat, und einer weiteren Teilstruktur mit Füllpartikeln in Aussparungen zwischen den Erhebungen sowie Verfahren zu deren Herstellung
DE102013113464A1 (de) Chipmodul, Isoliermaterial und Verfahren zur Herstellung eines Chipmoduls
DE102017107715B4 (de) Magnetisches Sensor-Package und Verfahren zur Herstellung eines magnetischen Sensor-Packages
DE102019117534A1 (de) Anorganisches Verkapselungsmittel für eine elektronische Komponente mit Haftvermittler

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R130 Divisional application to

Ref document number: 102018010580

Country of ref document: DE

R020 Patent grant now final
R082 Change of representative