DE102017207846A1 - Vertical power transistor with improved conductivity and high blocking behavior - Google Patents

Vertical power transistor with improved conductivity and high blocking behavior Download PDF

Info

Publication number
DE102017207846A1
DE102017207846A1 DE102017207846.4A DE102017207846A DE102017207846A1 DE 102017207846 A1 DE102017207846 A1 DE 102017207846A1 DE 102017207846 A DE102017207846 A DE 102017207846A DE 102017207846 A1 DE102017207846 A1 DE 102017207846A1
Authority
DE
Germany
Prior art keywords
region
trench
power transistor
semiconductor material
vertical power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017207846.4A
Other languages
German (de)
Inventor
Alberto Martinez-Limia
Holger Bartolf
Alfred Goerlach
Wolfgang Feiler
Stephan SCHWAIGER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102017207846.4A priority Critical patent/DE102017207846A1/en
Priority to PCT/EP2018/053281 priority patent/WO2018206164A1/en
Priority to EP18708341.5A priority patent/EP3649675A1/en
Priority to TW107115784A priority patent/TW201901748A/en
Publication of DE102017207846A1 publication Critical patent/DE102017207846A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Vertikaler Leistungstransistor (100, 200) mit mindestens einer Epitaxieschicht (103, 203), die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist, und einer Mehrzahl von Gräben (107, 207), wobei sich die Gräben (107, 207) ausgehend von einer Oberfläche der Epitaxieschicht (103, 203) ins Innere der Epitaxieschicht (103, 203) erstrecken, dadurch gekennzeichnet, dass jeder Graben (107, 207) einen ersten Bereich (108, 208) aufweist, der sich vom Grabenboden bis zu einer ersten Höhe erstreckt, wobei der erste Bereich (108, 208) mindestens teilweise mit einem zweiten Halbleitermaterial verfüllt ist, das mit zweiten Ladungsträgern dotiert ist (109, 209) und der erste Bereich (108, 208) elektrisch mit einem Sourcegebiet (105, 205) verbunden ist, wobei die ersten Ladungsträger und die zweiten Ladungsträger verschieden sind, und zwischen einer Grabenoberfläche des ersten Bereichs (108, 208) und der Epitaxieschicht (103, 203) eine erste Schicht (115, 215) angeordnet ist, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist, wobei die Grabenoberfläche des ersten Bereichs (108, 208) den Grabenboden des jeweiligen Grabens (107, 207) und Seitenwände des ersten Bereichs (108, 208) des jeweiligen Grabens (107, 207) umfasst, und auf jedem ersten Bereich (108, 208) ein zweiter Bereich (116, 216) angeordnet ist, der eine zweite Höhe aufweist, wobei der zweite Bereich (116, 216) mindestens teilweise mit dem zweiten Halbleitermaterial verfüllt ist.A vertical power transistor (100, 200) having at least one epitaxial layer (103, 203) comprising a first semiconductor material doped with first carriers and a plurality of trenches (107, 207), said trenches (107, 207) extending from a surface of the epitaxial layer (103, 203) into the interior of the epitaxial layer (103, 203), characterized in that each trench (107, 207) has a first region (108, 208) extending from the trench bottom to a trench bottom first height, wherein the first region (108, 208) is at least partially filled with a second semiconductor material doped with second charge carriers (109, 209) and the first region (108, 208) electrically connected to a source region (105, 205 ), wherein the first charge carriers and the second charge carriers are different, and between a trench surface of the first region (108, 208) and the epitaxial layer (103, 203) a first layer (115, 215) a having the third semiconductor material doped with the second carriers, the trench surface of the first region (108, 208) defining the trench bottom of the respective trench (107, 207) and sidewalls of the first region (108, 208) of the respective one Trench (107, 207), and on each first region (108, 208) a second region (116, 216) is arranged, which has a second height, wherein the second region (116, 216) at least partially with the second semiconductor material is filled.

Description

Stand der TechnikState of the art

Die Erfindung betrifft einen vertikalen Leistungstransistor mit einer Grabenstruktur, wobei sich sowohl Diodenübergänge als auch Hetro-Junction-Übergänge zwischen den Gräben und mindestens einer Epitaxieschicht ausbilden.The invention relates to a vertical power transistor with a trench structure, wherein both diode junctions and heterojunction transitions between the trenches and at least one epitaxial layer form.

Bei vertikalen Leistungstransistoren ist die Abschirmung des Gateoxids vor hohen Feldstärken bei hoher positiver Spannung zwischen Drain und Source sowohl im Sperrbetrieb als auch im Kurzschlussfall problematisch. Des Weiteren ist die Begrenzung des Kurzschlussstroms schwierig.For vertical power transistors, the shielding of the gate oxide from high field strengths at high positive voltage between drain and source is problematic both in the blocking operation and in the case of short circuits. Furthermore, limiting the short-circuit current is difficult.

Aus dem Stand der Technik sind verschiedene Möglichkeiten bekannt, die Abschirmung des Gateoxids vorzunehmen. Eine Möglichkeit besteht darin in einer Epitaxieschicht unterhalb der Grabenstruktur des Leistungstransistors p-dotierte Gebiete einzufügen bzw. zu vergraben. Diese p-dotierten Gebiete werden elektrisch an das Sourcegebiet des Leistungstransistors angeschlossen. Durch ihre Position unterhalb des MOS-Kopfs schirmen sie hohe Feldstärken vom MOS-Kopf ab und tragen maßgeblich zur Begrenzung des Kurzschlussstroms bei.From the prior art, various ways are known to undertake the shielding of the gate oxide. One possibility is to insert or bury p-doped regions in an epitaxial layer below the trench structure of the power transistor. These p-doped regions are electrically connected to the source region of the power transistor. Due to their position below the MOS head, they shield high field strengths from the MOS head and contribute significantly to limiting the short-circuit current.

Der Nachteil ist hierbei, dass eine zusätzliche Epitaxieschicht zur Erzeugung der vergrabenen p-Gebiete erforderlich ist. Dies ist mit hohen Kosten und weiteren Prozessrisiken verbunden.The disadvantage here is that an additional epitaxial layer is required to produce the buried p regions. This is associated with high costs and other process risks.

Eine andere Möglichkeit besteht darin tief reichende p+ Gebiete durch Implantation seitlich des MOS-Kopfs zu erzeugen. Die Implantation dieser Gebiete ist dabei tiefer als die Implantation des MOS-Kopfs, so dass der MOS-Kopf vor hohen Feldstärken abgeschirmt wird.Another possibility is to create deep-reaching p + regions by implantation laterally of the MOS head. The implantation of these areas is deeper than the implantation of the MOS head, so that the MOS head is shielded from high field strengths.

Nachteilig ist hierbei, dass für die tiefen Implantationen hohe Energie aufgewendet werden muss, sodass hohe Kosten verursacht werden.The disadvantage here is that high energy must be expended for the deep implants, so that high costs are caused.

Die Aufgabe der Erfindung ist es die Leistungsfähigkeit eines vertikalen Leistungstransistor zu verbessern.The object of the invention is to improve the performance of a vertical power transistor.

Offenbarung der ErfindungDisclosure of the invention

Der vertikale Leistungstransistor weist mindestens eine Epitaxieschicht auf, die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist, und eine Mehrzahl von Gräben. Die Gräben erstrecken sich ausgehend von einer Oberfläche der Epitaxieschicht ins Innere der Epitaxieschicht. Mit anderen Worten die Grabenböden sind in der Epitaxieschicht angeordnet bzw. von der Epitaxieschicht umschlossen. Erfindungsgemäß weist jeder Graben einen ersten Bereich auf, der sich vom Grabenboden bis zu einer ersten Höhe erstreckt, wobei der erste Bereich mindestens teilweise mit einem zweiten Halbleitermaterial verfüllt ist, das mit zweiten Ladungsträgern dotiert ist. Der erste Bereich ist elektrisch mit einem Sourcegebiet verbunden. Die ersten Ladungsträger und die zweiten Ladungsträger sind verschieden. Zwischen einer Grabenoberfläche des ersten Bereichs und der Epitaxieschicht ist eine erste Schicht angeordnet, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist. Mit anderen Worten die erste Schicht formt eine Art Wanne auf der Grabenoberfläche. Die Grabenoberfläche des ersten Bereichs umfasst dabei den Grabenboden des jeweiligen Grabens und Seitenwände des ersten Bereichs des jeweiligen Grabens. Auf jedem ersten Bereich ist ein zweiter Bereich angeordnet, der eine zweite Höhe aufweist, wobei der zweite Bereich mindestens teilweise mit dem zweiten Halbleitermaterial verfüllt ist.The vertical power transistor has at least one epitaxial layer comprising a first semiconductor material doped with first carriers and a plurality of trenches. The trenches extend from a surface of the epitaxial layer into the interior of the epitaxial layer. In other words, the trench bottoms are arranged in the epitaxial layer or enclosed by the epitaxial layer. According to the invention, each trench has a first region which extends from the trench bottom to a first height, wherein the first region is at least partially filled with a second semiconductor material which is doped with second charge carriers. The first region is electrically connected to a source region. The first charge carriers and the second charge carriers are different. Between a trench surface of the first region and the epitaxial layer, a first layer is arranged which comprises a third semiconductor material which is doped with the second charge carriers. In other words, the first layer forms a kind of well on the trench surface. The trench surface of the first region in this case comprises the trench bottom of the respective trench and side walls of the first region of the respective trench. On each first region, a second region is arranged, which has a second height, wherein the second region is at least partially filled with the second semiconductor material.

Der Vorteil ist hierbei, dass direkte p/n-Übergänge bzw. n/p-Übergänge jeweils zwischen den ersten Bereichen und der Epitaxieschicht und den zweiten Bereichen und der Epitaxieschicht erzeugt werden. Diese Übergänge sind dabei elektrisch parallel zueinander angeordnet. Dadurch verbessert sich im Sperrfall die Abschirmung des MOS-Kopfs vor hohen Feldstärken.The advantage here is that direct p / n transitions or n / p transitions are respectively generated between the first regions and the epitaxial layer and the second regions and the epitaxial layer. These transitions are arranged electrically parallel to each other. This improves the shielding of the MOS head from high field strengths in the blocking case.

In einer Weiterbildung sind das erste Halbleitermaterial und das zweite Halbleitermaterial verschieden. Das erste Halbleitermaterial weist insbesondere eine größere Bandlücke auf als das zweite Halbleitermaterial.In a development, the first semiconductor material and the second semiconductor material are different. In particular, the first semiconductor material has a larger bandgap than the second semiconductor material.

Vorteilhaft ist hierbei, dass sich zusätzlich zu den p/n-Übergängen bzw. den n/p- Übergängen an den Übergangen der zweiten Bereiche zwischen der zweiten Schicht und der Epitaxieschicht Hetero-Junction-Übergänge bilden. Die Hetero-Junction-Übergänge sind dabei elektrisch parallel zu den p/n-Übergängen bzw. den n/p-Übergängen zwischen den ersten Bereichen und der Epitaxieschicht geschaltet. Die Leitverluste des Transistors im Rückwärtsbetrieb werden reduziert, da die Hetero-Junction-Übergänge die Flussspannung der integrierten Freilaufdiode verringern. Unter dem Begriff Rückwärtsbetrieb wird hierbei der Betriebsmodus des Transistors als Freilaufdiode verstanden, d. h. der Stromfluss des Transistors ist der normalen Stromflussrichtung entgegengesetzt. Mit anderen Worten die Rückwärtsleitfähigkeit wird erhöht. Zusätzlich können die Hetero-Junction-Übergänge ohne weitere Epitaxieschicht direkt unterhalb des MOS-Kopfs angeordnet werden. Dadurch lässt sich eine gute Abschirmung des MOS-Kopfs bei vergleichbar geringem Fertigungsaufwand erzeugen.It is advantageous here that hetero-junction transitions form in addition to the p / n transitions or the n / p transitions at the transitions of the second regions between the second layer and the epitaxial layer. The heterojunction transitions are electrically connected in parallel to the p / n junctions or the n / p junctions between the first regions and the epitaxial layer. The conduction losses of the transistor in the reverse mode are reduced because the heterojunction transitions reduce the forward voltage of the integrated freewheeling diode. The term reverse operation is understood here as the operating mode of the transistor as a freewheeling diode, d. H. the current flow of the transistor is opposite to the normal current flow direction. In other words, the reverse conductivity is increased. In addition, the heterojunction junctions can be placed directly below the MOS head without a further epitaxial layer. As a result, a good shielding of the MOS head can be produced with comparably low production costs.

In einer weiteren Ausgestaltung ist zwischen Seitenwänden des zweiten Bereichs des jeweiligen Grabens und der Epitaxieschicht eine zweite Schicht angeordnet. Die zweite Schicht ist metallisch. In a further embodiment, a second layer is arranged between side walls of the second region of the respective trench and the epitaxial layer. The second layer is metallic.

Der Vorteil ist hierbei, dass an den Übergangen der zweiten Bereiche zwischen der zweiten Schicht und der Epitaxieschicht Schottky-Barrieren erzeugt werden. Diese reduzieren analog zu den Hetero-Junction-Übergangen die Leitverluste im Rückwärtsbetrieb des Transistors.The advantage here is that Schottky barriers are generated at the passages of the second regions between the second layer and the epitaxial layer. These reduce analogous to the heterojunction transitions, the conduction losses in the reverse operation of the transistor.

In einer weiteren Ausgestaltung weist die erste Schicht unterhalb des Grabenbodens des jeweiligen Grabens eine größere Dicke auf als zwischen den Seitenwänden des ersten Bereichs des jeweiligen Grabens und der Epitaxieschicht.In a further embodiment, the first layer has a greater thickness below the trench bottom of the respective trench than between the side walls of the first region of the respective trench and the epitaxial layer.

Vorteilhaft ist hierbei, dass der MOS-Kopf noch stärker abgeschirmt werden kann.The advantage here is that the MOS head can be shielded even more.

In einer Weiterbildung entspricht eine Summe der ersten Höhe und der zweiten Höhe zehn bis neunzig Prozent einer Tiefe des jeweiligen Grabens.In one development, a sum of the first height and the second height corresponds to ten to ninety percent of a depth of the respective trench.

In einer weiteren Ausgestaltung sind die ersten Ladungsträger n-leitend und die zweiten Ladungsträger p-leitend.In a further embodiment, the first charge carriers are n-conducting and the second charge carriers are p-conducting.

Vorteilhaft ist hierbei, dass der vertikale Leistungstransistor durch eine höhere Beweglichkeit der Elektronen geringere Leitverluste aufweist.It is advantageous here that the vertical power transistor has lower conductivities due to a higher mobility of the electrons.

In einer Weiterbildung umfasst das erste Halbleitermaterial SiC und das zweite Halbleitermaterial polykristallines Silizium.In a development, the first semiconductor material SiC and the second semiconductor material comprise polycrystalline silicon.

In einer weiteren Ausgestaltung umfasst das dritte Halbleitermaterial SiC.In a further embodiment, the third semiconductor material comprises SiC.

In einer Weiterbildung ist die Epitaxieschicht auf einem Halbleitersubstrat angeordnet, das SiC umfasst.In one development, the epitaxial layer is arranged on a semiconductor substrate comprising SiC.

In einer weiteren Ausgestaltung ist der vertikalen Leistungstransistor ein MOSFET.In a further embodiment, the vertical power transistor is a MOSFET.

Der Vorteil ist hierbei, dass geringe Leitverluste bei gleichbleibender Sperrfestigkeit beispielsweise im Vergleich zum bipolaren IGBT auftreten.The advantage here is that low conduction losses occur at constant blocking resistance, for example, compared to the bipolar IGBT.

Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen bzw. aus den abhängigen Patentansprüchen.Further advantages will become apparent from the following description of exemplary embodiments or from the dependent claims.

Figurenlistelist of figures

Die vorliegende Erfindung wird nachfolgend anhand bevorzugter Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen:

  • 1 ein Beispiel eines vertikalen Leistungstransistors und
  • 2 ein weiteres Beispiel des vertikalen Leistungstransistors.
The present invention will be explained below with reference to preferred embodiments and accompanying drawings. Show it:
  • 1 an example of a vertical power transistor and
  • 2 another example of the vertical power transistor.

1 zeigt ein Beispiel eines vertikalen Leistungstransistors 100. Der vertikale Leistungstransistor 100 umfasst ein Halbleitersubstrat 101 auf dessen Vorderseite mindestens eine Epitaxieschicht 103 angeordnet ist. Die Epitaxieschicht 103 umfasst ein erstes Halbleitermaterial, das mit ersten Ladungsträgern dotiert ist. Die Epitaxieschicht 103 umfasst vorzugsweise n-dotiertes SiC. Im oberen Bereich der Epitaxieschicht 103 sind p-dotierte Ionen implantiert, beispielsweise aus Al. Dadurch bildet sich im oberen Bereich der Epitaxieschicht 103 eine Kanalschicht 104, die als Kanalgebiet fungiert. Alternativ kann auf der Epitaxieschicht 103 eine p-dotierte Epitaxieschicht angeordnet sein, die das Kanalgebiet formt. Auf der Kanalschicht 104 ist eine weitere Halbleiterschicht angeordnet, die Sourcegebiete 105, die n+ dotiert sind und Gebiete 106, die p+ dotiert sind, umfasst. Der vertikale Leistungstransistor 100 weist eine Grabenstruktur auf, d.h. eine Mehrzahl bzw. Vielzahl von Gräben. Jeder Graben 107 weist einen ersten Bereich 108 auf, der sich vom Grabenboden bis zu einer ersten Höhe des Grabens erstreckt und einen zweiten Bereich 116, der auf dem ersten Bereich 108 angeordnet ist, wobei der zweite Bereich 116 eine zweite Höhe aufweist. Zwischen der Grabenoberfläche des ersten Bereichs 108, die sowohl den Grabenboden als auch Seitenwände des ersten Bereichs des jeweiligen Grabens umfasst, und der Epitaxieschicht ist eine erste Schicht 115 angeordnet. Die erste Schicht 115 umfasst ein drittes Halbleitermaterial, das mit zweiten Ladungsträgern dotiert ist. Die ersten Ladungsträger und die zweiten Ladungsträger sind unterschiedlich. Der erste Bereich 108 ist zumindest teilweise mit einem zweiten Halbleitermaterial verfüllt, das mit zweiten Ladungsträgern dotiert ist. Der zweite Bereich 116 ist vollständig mit dem zweiten Halbleitermaterial verfüllt. Der erste Bereich 108 ist elektrisch mit mindestens einem Sourcegebiete 105 verbunden. Oberhalb des ersten Bereichs 108 innerhalb der Grabenstruktur sind ein Gatedielektrikum 110 und eine Gateelektrode 111 angeordnet. Auf jedem Graben 107, d. h. oberhalb der Grabenstruktur, ist eine strukturierte Isolationsschicht 112 angeordnet, die die Gateelektrode vomSourcegebiet 105 elektrisch isoliert. Auf der strukturierten Isolationsschicht 112 ist eine Metallschicht 113 angeordnet. Auf der Rückseite des Halbleitersubstrats 101 ist eine Drainmetallisierung 114 angeordnet. 1 shows an example of a vertical power transistor 100 , The vertical power transistor 100 includes a semiconductor substrate 101 on the front side at least one epitaxial layer 103 is arranged. The epitaxial layer 103 comprises a first semiconductor material doped with first charge carriers. The epitaxial layer 103 preferably comprises n-doped SiC. In the upper part of the epitaxial layer 103 p-doped ions are implanted, for example from Al. As a result, the epitaxial layer forms in the upper area 103 a channel layer 104 , which acts as a channel area. Alternatively, on the epitaxial layer 103 a p-type epitaxial layer may be arranged which forms the channel region. On the canal layer 104 a further semiconductor layer is arranged, the source regions 105 , which are n + doped and areas 106 comprising p + doped. The vertical power transistor 100 has a trench structure, that is, a plurality or plurality of trenches. Every ditch 107 has a first area 108 extending from the trench bottom to a first height of the trench and a second area 116 who is on the first field 108 is arranged, wherein the second area 116 has a second height. Between the trench surface of the first area 108 which includes both the trench bottom and sidewalls of the first region of the respective trench, and the epitaxial layer is a first layer 115 arranged. The first shift 115 comprises a third semiconductor material doped with second charge carriers. The first charge carriers and the second charge carriers are different. The first area 108 is at least partially filled with a second semiconductor material which is doped with second charge carriers. The second area 116 is completely filled with the second semiconductor material. The first area 108 is electrical with at least one source regions 105 connected. Above the first area 108 within the trench structure are a gate dielectric 110 and a gate electrode 111 arranged. On every ditch 107 , ie above the trench structure, is a structured insulation layer 112 arranged, which the gate electrode of the source area 105 electrically isolated. On the structured insulation layer 112 is a metal layer 113 arranged. On the back of the semiconductor substrate 101 is a drain metallization 114 arranged.

Die Grabenstruktur weist beispielsweise 0,5 µm bis 10 µm tiefe Gräben auf. Die Gräben 107 weisen dabei bis auf Fertigungstoleranzen die gleiche Tiefe auf. Die Abstände zwischen den Gräben 107 sind im Wesentlichen gleich groß und liegen im Bereich zwischen 0,1 µm und 10 µm, wobei die Untergrenze prozessbedingt ist und die Obergrenze durch eine ansonsten mangelhafte Abschirmung des MOS-Komplexes bedingt ist. Das Gebiet seitlich zwischen den ersten Bereichen 108 bzw. das horizontale Gebiet zwischen den ersten Bereichen 108, d. h. einem Teil der mindestens einen Epitaxieschicht 103, kann eine vom restlichen Teil der mindestens einen Epitaxieschicht 103 abweichende Dotierung aufweisen. Dasselbe gilt für das horizontale Gebiet zwischen den zweiten Bereichen 116. Dadurch kann die Leitfähigkeit zwischen den ersten Bereichen 108 bzw. zweiten Bereichen erhöht werden, sodass der Strom schneller abfließt.The trench structure has, for example, 0.5 μm to 10 μm deep trenches. The trenches 107 have the same depth except for manufacturing tolerances. The distances between the trenches 107 are substantially the same size and are in the range between 0.1 microns and 10 microns, the lower limit is process-related and the upper limit is due to otherwise poor shielding of the MOS complex. The area sideways between the first areas 108 or the horizontal area between the first areas 108 ie part of the at least one epitaxial layer 103 , one of the remaining part of the at least one epitaxial layer 103 have different doping. The same applies to the horizontal area between the second areas 116 , This allows the conductivity between the first areas 108 or second areas are increased, so that the flow flows faster.

Optional kann zwischen der Epitaxieschicht 103 und dem MOS-Kopf bzw. MOS-Komplex eine weitere Epitaxieschicht angeordnet sein.Optionally, between the epitaxial layer 103 and a further epitaxial layer may be arranged in the MOS head or MOS complex.

Das erste Halbleitermaterial und das zweite Halbleitermaterial sind verschieden.The first semiconductor material and the second semiconductor material are different.

In einem Ausführungsbeispiel weisen das Halbleitersubstrat 101 und die Epitaxieschicht 103 SiC auf. Das zweite Halbleitermaterial umfasst polykristallines Silizium, auch Poly-Silizium oder Poly-Si genannt. Das dritte Halbleitermaterial umfasst beispielsweise SiC und ist vorzugsweise p-dotiert. Die effektive Dotierstoffdosis beträgt meist mehr als 1E13 cm^-3. Die Dicke der ersten Schicht 115 liegt im Bereich zwischen 0,01 µm und 4 µm.In one embodiment, the semiconductor substrate 101 and the epitaxial layer 103 SiC on. The second semiconductor material comprises polycrystalline silicon, also called poly-silicon or poly-Si. The third semiconductor material comprises, for example, SiC and is preferably p-doped. The effective dopant dose is usually more than 1E13 cm ^ -3. The thickness of the first layer 115 is in the range between 0.01 microns and 4 microns.

Das Gatedielektrikum 110 umfasst SiO2 und die Gateelektrode 111 Poly-Silizium.The gate dielectric 110 includes SiO 2 and the gate electrode 111 Poly-silicon.

In einem weiteren Ausführungsbeispiel weisen das Halbleitersubstrat 101 und die Epitaxieschicht 103 GaN auf.In a further embodiment, the semiconductor substrate 101 and the epitaxial layer 103 GaN on.

2 zeigt ein weiteres Beispiel des vertikalen Leistungstransistors 200. Der vertikale Leistungstransistor 200 umfasst im Wesentlichen den Aufbau des vertikalen Leistungstransistors 100, wobei identische hintere Stellen der Bezugszeichen den gleichen Komponenten wie in 1 entsprechen. Zusätzlich ist zwischen den Seitenwänden der Grabenoberfläche der zweiten Bereiche 216 und der Epitaxieschicht 203 eine zweite Schicht 217 angeordnet. Dadurch sind die zweiten Bereiche 216 nur teilweise mit dem zweiten Halbleitermaterial 209 verfüllt. Die zweite Schicht 217 ist metallisch und umfasst beispielsweise Ti, Ni oder Au. Diese Metalle erzeugen am Übergang der zweiten Bereiche 216 zwischen den zweiten Schichten 217 und der mindestens einen Epitaxieschicht 203 eine klassische Schottky-Barriere die für Ti einen Wert von 1,1 eV, für Ni 1,6 eV und für Au 1,8 eV aufweist. Dabei weist die Epitaxieschicht 203 eine Dotierung bis zu 5E16 cm^-3 auf. Alternativ kann der zweite Bereich 216 komplett mit einem Metall verfüllt sein. 2 shows another example of the vertical power transistor 200 , The vertical power transistor 200 essentially comprises the structure of the vertical power transistor 100 in which identical reference numbers of the reference numerals refer to the same components as in FIG 1 correspond. In addition, between the sidewalls of the trench surface of the second regions 216 and the epitaxial layer 203 a second layer 217 arranged. These are the second areas 216 only partially with the second semiconductor material 209 filled. The second layer 217 is metallic and includes, for example, Ti, Ni or Au. These metals generate at the junction of the second areas 216 between the second layers 217 and the at least one epitaxial layer 203 a classic Schottky barrier that has a value of 1.1 eV for Ti, 1.6 eV for Ni, and 1.8 eV for Au. In this case, the epitaxial layer has 203 a doping up to 5E16 cm ^ -3 on. Alternatively, the second area 216 be completely filled with a metal.

Die vertikalen Leistungstransistoren 100 und 200 sind vorzugsweise MOSFETs. Sie können jedoch auch als HEMT ausgestaltet sein. Die vertikalen Leistungstransistoren 100 und 200 sind beispielsweise in Fahrzeuginvertern, Photovoltaikinvertern, Zugantrieben oder Hochspannungsgleichrichtern einsetzbar.The vertical power transistors 100 and 200 are preferably MOSFETs. However, they can also be designed as HEMT. The vertical power transistors 100 and 200 For example, they can be used in vehicle inverters, photovoltaic inverters, traction drives or high-voltage rectifiers.

Claims (10)

Vertikaler Leistungstransistor (100, 200) mit mindestens einer Epitaxieschicht (103, 203), die ein erstes Halbleitermaterial umfasst, das mit ersten Ladungsträgern dotiert ist, und einer Mehrzahl von Gräben (107, 207), wobei sich die Gräben (107, 207) ausgehend von einer Oberfläche der Epitaxieschicht (103, 203) ins Innere der Epitaxieschicht (103, 203) erstrecken, dadurch gekennzeichnet, dass jeder Graben (107, 207) einen ersten Bereich (108, 208) aufweist, der sich vom Grabenboden bis zu einer ersten Höhe erstreckt, wobei der erste Bereich (108, 208) mindestens teilweise mit einem zweiten Halbleitermaterial verfüllt ist, das mit zweiten Ladungsträgern dotiert ist (109, 209) und der erste Bereich (108, 208) elektrisch mit einem Sourcegebiet (105, 205) verbunden ist, wobei die ersten Ladungsträger und die zweiten Ladungsträger verschieden sind, und zwischen einer Grabenoberfläche des ersten Bereichs (108, 208) und der Epitaxieschicht (103, 203) eine erste Schicht (115, 215) angeordnet ist, die ein drittes Halbleitermaterial umfasst, das mit den zweiten Ladungsträgern dotiert ist, wobei die Grabenoberfläche des ersten Bereichs (108, 208) den Grabenboden des jeweiligen Grabens (107, 207) und Seitenwände des ersten Bereichs (108, 208) des jeweiligen Grabens (107, 207) umfasst, und auf jedem ersten Bereich (108, 208) ein zweiter Bereich (116, 216) angeordnet ist, der eine zweite Höhe aufweist, wobei der zweite Bereich (116, 216) mindestens teilweise mit dem zweiten Halbleitermaterial verfüllt ist.A vertical power transistor (100, 200) having at least one epitaxial layer (103, 203) comprising a first semiconductor material doped with first carriers and a plurality of trenches (107, 207), said trenches (107, 207) extending from a surface of the epitaxial layer (103, 203) into the interior of the epitaxial layer (103, 203), characterized in that each trench (107, 207) has a first region (108, 208) extending from the trench bottom to a trench bottom first height, wherein the first region (108, 208) is at least partially filled with a second semiconductor material doped with second charge carriers (109, 209) and the first region (108, 208) electrically connected to a source region (105, 205 ), wherein the first charge carriers and the second charge carriers are different, and between a trench surface of the first region (108, 208) and the epitaxial layer (103, 203) a first layer (115, 215) the trench surface of the first region (108, 208) defining the trench bottom of the respective trench (107, 207) and sidewalls of the first region (108, 208) of the respective one Trench (107, 207), and on each first region (108, 208) a second region (116, 216) is arranged, which has a second height, wherein the second region (116, 216) at least partially with the second semiconductor material is filled. Vertikaler Leistungstransistor (100, 200) nach Anspruch 1, dadurch gekennzeichnet, dass das erste Halbleitermaterial und das zweite Halbleitermaterial verschieden sind, wobei insbesondere das erste Halbleitermaterial eine größere Bandlücke aufweist als das zweite Halbleitermaterial.Vertical power transistor (100, 200) after Claim 1 , characterized in that the first semiconductor material and the second semiconductor material are different, wherein in particular the first semiconductor material has a larger band gap than the second semiconductor material. Vertikaler Leistungstransistor (100, 200) nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass zwischen Seitenwänden des zweiten Bereichs (116, 216) des jeweiligen Grabens (107, 207) und der Epitaxieschicht (103, 203) eine zweite Schicht (217) angeordnet ist, wobei die zweite Schicht metallisch ist.Vertical power transistor (100, 200) after one of the Claims 1 or 2 , characterized in that between side walls of the second region (116, 216) of the respective trench (107, 207) and the epitaxial layer (103, 203) a second layer (217) is arranged, wherein the second layer is metallic. Vertikaler Leistungstransistor (100, 200) nach Anspruch 3, dadurch gekennzeichnet, dass die erste Schicht (115, 215) unterhalb des Grabenbodens des jeweiligen Grabens (107, 207) eine größere Dicke aufweist als zwischen den Seitenwänden des ersten Bereichs (108, 208) des jeweiligen Grabens (107, 207) und der Epitaxieschicht (103, 203).Vertical power transistor (100, 200) after Claim 3 , characterized in that the first layer (115, 215) below the trench bottom of the respective trench (107, 207) has a larger Thickness than between the side walls of the first region (108, 208) of the respective trench (107, 207) and the epitaxial layer (103, 203). Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die erste Höhe und die zweite Höhe zusammen zehn bis neunzig Prozent einer Tiefe des jeweiligen Grabens (107, 207) entspricht.A vertical power transistor (100, 200) according to any one of the preceding claims, characterized in that the first height and the second height together correspond to ten to ninety percent of a depth of the respective trench (107, 207). Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die ersten Ladungsträger n-leitend und die zweiten Ladungsträger p-leitend sind.Vertical power transistor (100, 200) according to one of the preceding claims, characterized in that the first charge carriers are n-conducting and the second charge carriers are p-conducting. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das erste Halbleitermaterial SiC und das zweite Halbleitermaterial (109, 209) Poly-Si umfasst.Vertical power transistor (100, 200) according to one of the preceding claims, characterized in that the first semiconductor material SiC and the second semiconductor material (109, 209) comprises poly-Si. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das dritte Halbleitermaterial SiC umfasst.Vertical power transistor (100, 200) according to one of the preceding claims, characterized in that the third semiconductor material comprises SiC. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Epitaxieschicht (103, 203) auf einem Halbleitersubstrat (101, 201) angeordnet ist, das SiC umfasst.A vertical power transistor (100, 200) according to any one of the preceding claims, characterized in that the epitaxial layer (103, 203) is disposed on a semiconductor substrate (101, 201) comprising SiC. Vertikaler Leistungstransistor (100, 200) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der vertikale Leistungstransistor (100, 200) ein MOSFET ist.A vertical power transistor (100, 200) according to any one of the preceding claims, characterized in that the vertical power transistor (100, 200) is a MOSFET.
DE102017207846.4A 2017-05-10 2017-05-10 Vertical power transistor with improved conductivity and high blocking behavior Pending DE102017207846A1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102017207846.4A DE102017207846A1 (en) 2017-05-10 2017-05-10 Vertical power transistor with improved conductivity and high blocking behavior
PCT/EP2018/053281 WO2018206164A1 (en) 2017-05-10 2018-02-09 Vertical power transistor with improved conductivity and high reverse-biasing performance
EP18708341.5A EP3649675A1 (en) 2017-05-10 2018-02-09 Vertical power transistor with improved conductivity and high reverse-biasing performance
TW107115784A TW201901748A (en) 2017-05-10 2018-05-09 Vertical power transistor with improved conductivity and high reverse-biasing performance

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102017207846.4A DE102017207846A1 (en) 2017-05-10 2017-05-10 Vertical power transistor with improved conductivity and high blocking behavior

Publications (1)

Publication Number Publication Date
DE102017207846A1 true DE102017207846A1 (en) 2018-11-15

Family

ID=61557229

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017207846.4A Pending DE102017207846A1 (en) 2017-05-10 2017-05-10 Vertical power transistor with improved conductivity and high blocking behavior

Country Status (4)

Country Link
EP (1) EP3649675A1 (en)
DE (1) DE102017207846A1 (en)
TW (1) TW201901748A (en)
WO (1) WO2018206164A1 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4865166B2 (en) * 2001-08-30 2012-02-01 新電元工業株式会社 Transistor manufacturing method, diode manufacturing method
JP6078390B2 (en) * 2013-03-25 2017-02-08 ルネサスエレクトロニクス株式会社 Semiconductor device
WO2015155828A1 (en) * 2014-04-08 2015-10-15 日産自動車株式会社 Semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
TW201901748A (en) 2019-01-01
WO2018206164A1 (en) 2018-11-15
EP3649675A1 (en) 2020-05-13

Similar Documents

Publication Publication Date Title
DE102013022598B3 (en) Semiconductor component and method for its manufacture
DE102011075601B4 (en) SEMICONDUCTOR COMPONENT WITH A TRIANGLE EDGE FINISH
DE102005041793B4 (en) Top Drain MOSgated device and manufacturing process for it
DE102015213630B4 (en) A semiconductor device having a zone with a reduced bandgap
DE102015104504B4 (en) Transistor device grave
DE102018103849B4 (en) Silicon carbide semiconductor device with a gate electrode formed in a trench structure
DE112013004362T5 (en) SEMICONDUCTOR DEVICE
DE102014110681A1 (en) REVERSE LEADING IGBT
DE102016219094B4 (en) Semiconductor device and method of manufacturing a semiconductor device
DE102019111308A1 (en) SILICON CARBIDE SEMICONDUCTOR ELEMENT
DE102014105353B4 (en) SEMICONDUCTOR COMPONENT WITH COMPENSATION AREAS
DE102015109545B4 (en) Transistor with field electrodes and improved avalanche breakdown behavior
DE102015109538B3 (en) Transistor with improved avalanche breakdown behavior and method of manufacture
DE102021113288A1 (en) POWER SEMI-CONDUCTOR DEVICE AND METHOD FOR MANUFACTURING IT
DE102013201565A1 (en) Semiconductor component with an edge termination structure
DE102013111375A1 (en) TRANSISTOR COMPONENT AND METHOD FOR MANUFACTURING A TRANSISTOR CONSTRUCTION ELEMENT
DE102009044670B4 (en) Bipolar semiconductor device and manufacturing method
DE102014113746A1 (en) TRANSISTOR COMPONENT WITH A FIELD ELECTRODE
DE102013107123A1 (en) Charge compensation semiconductor device
EP1772906A1 (en) High-voltage field-effect transistor and method of making a high-voltage field-effect transistor
DE112020007553T5 (en) Semiconductor unit, power conversion device and method of manufacturing a semiconductor unit
DE19906384A1 (en) Insulated gate bipolar transistor with electric pn-junction insulation of adjacent components
DE102013111966A1 (en) Field effect semiconductor device and method for its production
DE102018200136B4 (en) semiconductor device
CH707901B1 (en) SIC device with high blocking voltage, completed by a flattening edge termination.

Legal Events

Date Code Title Description
R012 Request for examination validly filed