DE102017127244A1 - Heat transfer pad for uniform etching rate - Google Patents

Heat transfer pad for uniform etching rate Download PDF

Info

Publication number
DE102017127244A1
DE102017127244A1 DE102017127244.5A DE102017127244A DE102017127244A1 DE 102017127244 A1 DE102017127244 A1 DE 102017127244A1 DE 102017127244 A DE102017127244 A DE 102017127244A DE 102017127244 A1 DE102017127244 A1 DE 102017127244A1
Authority
DE
Germany
Prior art keywords
etching
insert
insert ring
pad
ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102017127244.5A
Other languages
German (de)
Inventor
Chin-huei Chiu
Tsung Fan Yin
Chen-Yi Liu
Hua-Li HUNG
Xi-Zong Chen
Yi-Wei Chiu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/726,103 external-priority patent/US10199252B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102017127244A1 publication Critical patent/DE102017127244A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67103—Apparatus for thermal treatment mainly by conduction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Die Ätzgleichmäßigkeit wird verbessert, indem ein Wärmeleitkissen zwischen einem Einsatzring und einem elektrostatischen Futter in einer Ätzkammer vorgesehen ist. Das Wärmeleitkissen stellt einen durchgehenden passiven Wärmepfad bereit, um Wärme von dem Einsatzring und dem Waferrand an das elektrostatische Futter abzuleiten. Das Wärmeleitkissen hilft, die Temperatur der verschiedenen Komponenten in Kontakt mit oder in der Nähe des Wafers bei einer gleichmäßigeren Temperatur zu halten. Da die Temperatur die Ätzrate beeinflussen kann, etwa beim Ätzen von Hartmasken über Dummy-Gate-Formationen, wird eine konsistentere Ätzrate erzielt. Das Wärmeleitkissen sorgt auch für eine Gleichmäßigkeit der Ätzrate über den gesamten Wafer und nicht nur am Rand. Das Wärmeleitkissen kann in einem Ätzverfahren verwendet werden, um einen Gate-Austausch durch Entfernen einer oder mehrerer Hartmaskenschichten über einer Dummy-Gateelektrode durchzuführen.The etching uniformity is improved by providing a thermal pad between an insert ring and an electrostatic chuck in an etching chamber. The thermal pad provides a continuous passive heat path to dissipate heat from the insert ring and the wafer edge to the electrostatic chuck. The thermal pad helps maintain the temperature of the various components in contact with or near the wafer at a more uniform temperature. Since the temperature may affect the etch rate, such as by etching hard masks over dummy gate formations, a more consistent etch rate is achieved. The thermal pad also provides uniformity of etch rate over the entire wafer, not just the edge. The thermal pad may be used in an etching process to perform a gate replacement by removing one or more hardmask layers over a dummy gate electrode.

Description

BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISECLAIM OF PRIORITY AND CROSS-REFERENCES

Diese Anmeldung beansprucht die Priorität und den Vorteil der vorläufigen US-Anmeldung Nr. 62/527 631 , eingereicht am 30. Juni 2017, mit dem Titel „Thermal Pad for Etch Rate Uniformity“, die hiermit durch Bezugnahme aufgenommen wird.This application claims the priority and advantage of the provisional US Application No. 62/527 631 , filed June 30, 2017, entitled "Thermal Pad for Etch Rate Uniformity," which is hereby incorporated by reference.

HINTERGRUNDBACKGROUND

Mit der zunehmenden Verkleinerung von integrierten Schaltungen und den zunehmend höheren Anforderungen an die Geschwindigkeit von integrierten Schaltungen müssen Transistoren höhere Treiberströme bei zunehmend kleineren Abmessungen aufweisen. Daher wurden Fin-Feldeffekttransistoren (FinFETs) entwickelt. Die FinFETs umfassen vertikale Halbleiterfinnen. Die Halbleiterfinnen werden verwendet, um Source- und Drain-Bereiche auszubilden und um Kanalbereiche zwischen den Source- und Drain-Bereichen auszubilden. Flache Grabenisolations-(STI) -Bereiche werden ausgebildet, um die Halbleiterfinnen zu definieren. Die FinFETs umfassen auch Gatestapel, die auf den Seitenwänden und den oberen Flächen der Halbleiterfinnen ausgebildet sind.With the increasing size of integrated circuits and the increasing demands on the speed of integrated circuits, transistors must have higher drive currents at increasingly smaller dimensions. Therefore, fin field effect transistors (FinFETs) have been developed. The FinFETs include vertical semiconductor fins. The semiconductor fins are used to form source and drain regions and to form channel regions between the source and drain regions. Flat trench isolation (STI) regions are formed to define the semiconductor fins. The FinFETs also include gate stacks formed on the sidewalls and top surfaces of the semiconductor fins.

Beim Ersetzen von Dummy-Gates, die bei einer Gate-Last-Fertigung verwendet werden, können eine oder mehrere Hartmaskenschichten aus Nitriden und/oder Oxiden über einer Dummy-Gateelektrode, wie beispielsweise Polysilizium, ausgebildet werden. Das Ersetzen des Dummy-Gates kann ein Ätzen der Hartmasken beinhalten, jedoch können Gate-Höhen aufgrund von Gate-Ladungseffekten unterschiedliche Höhen und Breiten aufweisen. Das Ätzen der Hartmasken kann eine Verkürzung einiger der Gates verursachen, teilweise aufgrund von Gate-Ladung und Ätzratenabweichungen in der Ätzkammer.When replacing dummy gates used in gate-load fabrication, one or more hard mask layers of nitrides and / or oxides may be formed over a dummy gate electrode, such as polysilicon. The replacement of the dummy gate may involve etching of the hard masks, however, gate heights may have different heights and widths due to gate charge effects. The etching of the hard masks can cause shortening of some of the gates, in part due to gate charge and etch rate variations in the etch chamber.

In einem Plasmaätzverfahren wird zuerst ein Gas in eine Reaktionskammer eingeleitet und dann wird Plasma aus dem Gas erzeugt. Dies wird durch Dissoziation des Gases in Ionen, freie Radikale und Elektronen unter Verwendung eines HF-(Hochfrequenz) -Generators erreicht, der eine oder mehrere Elektroden umfasst. Die Elektronen werden in einem von den Elektroden erzeugten elektrischen Feld beschleunigt und die angeregten Elektronen treffen auf Gasmoleküle, um zusätzliche Ionen, freie Radikale und Elektronen zu bilden, die weitere Gasmoleküle treffen, und das Plasma wird schließlich selbsttragend. Die Ionen, freien Radikale und Elektronen im Plasma reagieren chemisch mit dem Schichtmaterial auf dem Halbleiterwafer unter Bildung von Restprodukten, die die Waferoberfläche verlassen und somit das Material des Wafers ätzen.In a plasma etching process, a gas is first introduced into a reaction chamber and then plasma is generated from the gas. This is achieved by dissociation of the gas into ions, free radicals and electrons using an RF (high frequency) generator comprising one or more electrodes. The electrons are accelerated in an electric field generated by the electrodes, and the excited electrons strike gas molecules to form additional ions, free radicals, and electrons that strike other gas molecules, and the plasma finally becomes self-supporting. The ions, free radicals and electrons in the plasma chemically react with the layer material on the semiconductor wafer to form residual products that leave the wafer surface and thus etch the material of the wafer.

Figurenlistelist of figures

Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.

  • 1 zeigt eine Ätzkammer gemäß einigen Ausführungsformen.
  • 2 zeigt eine Plattform einer Ätzkammer gemäß einigen Ausführungsformen.
  • Die 3-5 zeigen Draufsichten auf einen Querschnitt einer Ätzplattform gemäß verschiedenen Ausführungsformen.
  • Die 6A-6B und 7A-7D zeigen eine Wärmeleitkissenkonfiguration gemäß einigen Ausführungsformen.
  • 8 ist ein Flussdiagramm zum Bereitstellen eines Wärmeleitkissens gemäß einigen Ausführungsformen.
  • Die 9-19 zeigen verschiedene Zwischenschritte bei der Herstellung einer Halbleitervorrichtung unter Verwendung eines Wärmeleitkissens gemäß einigen Ausführungsformen.
  • Die 9-12 und 20-26 zeigen verschiedene Zwischenschritte bei der Ausbildung einer Halbleitervorrichtung unter Verwendung eines Wärmeleitkissens gemäß einigen Ausführungsformen.
  • Die 27A und 27B zeigen topografische Abbildungen einer Wafer-Ätzrate unter Verwendung eines Wärmeleitkissens gemäß weiteren Ausführungsformen.
  • Die 28A-30B zeigen topografische Abbildungen von Wafer-Gate-Höhen und Hartmaskendicken in verschiedenen Stufen eines Ätzverfahrens unter Verwendung eines Wärmeleitkissens gemäß einigen Ausführungsformen.
Aspects of the present disclosure will be best understood from the following detailed description when read with the accompanying drawings. It should be noted that various features are not drawn to scale according to industry standard practice. In fact, the dimensions of the various features may be arbitrarily increased or decreased for clarity of description.
  • 1 shows an etching chamber according to some embodiments.
  • 2 FIG. 10 illustrates a platform of an etch chamber according to some embodiments. FIG.
  • The 3-5 11 show plan views of a cross section of an etching platform according to various embodiments.
  • The 6A-6B and 7A-7D show a thermal pad configuration according to some embodiments.
  • 8th FIG. 10 is a flowchart for providing a heat conduction pad according to some embodiments. FIG.
  • The 9-19 show various intermediate steps in the manufacture of a semiconductor device using a heat conduction pad according to some embodiments.
  • The 9-12 and 20-26 show various intermediate steps in the formation of a semiconductor device using a heat conduction pad according to some embodiments.
  • The 27A and 27B show topographic images of a wafer etch rate using a thermal pad according to further embodiments.
  • The 28A-30B 12 show topographical images of wafer gate heights and hard mask thicknesses at various stages of an etch process using a thermal pad, in accordance with some embodiments.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten Element und dem zweiten Element ausgebildet sein können, so dass das erste und das zweite Element nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.The following disclosure provides many different embodiments or examples to implement various features of the invention. Specific examples of components and arrangements are described below to simplify the present disclosure. Of course these are just examples and should not be limiting. For example, forming a first element over or on a second element in the following description may include embodiments in which the first and second elements are in direct contact, and may also include embodiments in which additional elements are interposed between the first element and the second element second element may be formed so that the first and the second element do not have to be in direct contact. In addition, the present disclosure may repeat reference numerals and / or letters in the various examples. This repetition is for the purpose of simplicity and clarity and in itself does not enforce any relationship between the various described embodiments and / or configurations.

Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit anderen Element(en) oder Einrichtung(en) zu beschreiben, wie in den Figuren gezeigt ist. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.Further, spatially relative terms such as "below," "below," "lower," "above," "upper," and the like, for convenience of description, may be used to describe the relationship of one element or device to another element (FIG. en) or device (s) as shown in the figures. The spatially relative terms are intended to encompass different orientations of the device being used or operated in addition to the orientation shown in the figures. The device may be oriented differently (rotated 90 degrees or in a different orientation) and the spatially relative terms used herein may also be interpreted accordingly.

Ausführungsformen sehen eine Temperatursteuerung am Rand eines Wafers in einem Trockenätzverfahren vor, um eine konsistentere Ätzrate bereitzustellen. In einem Trockenätzverfahren hält ein elektrostatisches Futter (eine Spann- oder Haltevorrichtung; Chuck)veinen Wafer in einer Prozessätzkammer. Ätzgase werden in die Kammer eingebracht und ein Plasma wird durch einen HF-Generator erzeugt und mit einer Vorspannung gesteuert. Eine Anzahl von Faktoren kann die Ätzrate an jedem bestimmten Punkt auf dem Wafer beeinflussen. Zum Beispiel schwanken der Ort und die Verfügbarkeit der Ätzgase während des gesamten Ätzverfahrens. Die Temperatur beeinflusst ebenfalls die Ätzrate. In manchen Fällen sinkt die Ätzrate mit steigender Temperatur. Während die Unterseite des elektrostatischen Futters Kühlrohre aufweisen kann, überlappt der Rand des Wafers den Rand der Plattform des elektrostatischen Futters, um das elektrostatische Futter vor Ätzprozessen zu schützen. Ein Einsatzring ist an einer Peripherie des elektrostatischen Futters angeordnet und hält den Rand des Wafers. Als ein Ergebnis dieser Anordnung kann die Temperatur am Rand des Wafers höher als die Temperatur in Richtung der Mitte des Wafers sein. Während einer Leerlaufzeit der Kammer kann die in dem Einsatzring zurückgehaltene Wärme auf den Waferrand übertragen werden, was bewirkt, dass sich der Waferrand nicht so schnell wie die Mitte des Wafers abkühlt. Als Ergebnis kann, wenn das Ätzen wieder aufgenommen wird, die in dem Waferrand zurückgehaltene Wärme die Ätzrate in den Waferrandbereichen mindern.Embodiments provide temperature control at the edge of a wafer in a dry etch process to provide a more consistent etch rate. In a dry etching process, an electrostatic chuck (a chuck) holds a wafer in a process etching chamber. Etching gases are introduced into the chamber and a plasma is generated by an RF generator and controlled with a bias voltage. A number of factors can affect the etch rate at any particular point on the wafer. For example, the location and availability of the etch gases vary throughout the etch process. The temperature also affects the etch rate. In some cases, the etching rate decreases with increasing temperature. While the bottom of the electrostatic chuck may include cooling tubes, the edge of the wafer overlaps the edge of the electrostatic chuck platform to protect the electrostatic chuck from etching processes. An insert ring is disposed on a periphery of the electrostatic chuck and holds the edge of the wafer. As a result of this arrangement, the temperature at the edge of the wafer may be higher than the temperature toward the center of the wafer. During an idle time of the chamber, the heat retained in the insert ring may be transferred to the wafer edge, causing the wafer edge to not cool as fast as the center of the wafer. As a result, when the etching is resumed, the heat retained in the wafer edge can reduce the etching rate in the wafer edge regions.

Wenn ein Wafer in einer solchen Konfiguration geätzt wird, führt die heißere Temperatur am Rand des Wafers zu einer niedrigeren Ätzrate am Rand des Wafers. Dies ist unerwünscht, da lange Ätzzeiten, die zum vollständigen Ätzen der Randabschnitte des Wafers verwendet werden, dazu führen können, dass Innenabschnitte des Wafers mehr als erwünscht geätzt werden. Wenn das zu ätzende Material aufgrund von Prozessschwankungen am Rand des Wafers bereits dicker ist, wird das Problem noch weiter verschlimmert und ein resultierender Unterschied in der Höhe der Strukturen vor und nach dem Ätzen kann schlechter sein als vor dem Ätzen.When a wafer is etched in such a configuration, the hotter temperature at the edge of the wafer results in a lower etch rate at the edge of the wafer. This is undesirable because long etch times used to completely etch the edge portions of the wafer can cause inner portions of the wafer to be etched more than desired. If the material to be etched is already thicker due to process variations at the edge of the wafer, the problem is made even worse and a resulting difference in the height of the structures before and after the etching may be worse than before the etching.

Wie nachstehend im Detail beschrieben wird, wird ein Wärmeleitkissen zwischen dem Einsatzring und dem elektrostatischen Futter angeordnet, um Wärme von dem Waferrand durch den Einsatzring in das elektrostatische Futter abzuleiten. Als ein Ergebnis kann, wie unten beschrieben, ein Wafer in einer konsistenteren Weise geätzt werden und eine Ladungsgleichmäßigkeit über mehrere Strukturen bereitstellen.As will be described in detail below, a heat-conducting pad is placed between the insert ring and the electrostatic chuck to dissipate heat from the wafer edge through the insert ring into the electrostatic chuck. As a result, as described below, a wafer can be etched in a more consistent manner and provide charge uniformity across multiple structures.

1 zeigt eine Ätzkammer 10. Ein elektrostatisches Futter 16 ist oben auf einer Kathode 14 gezeigt. Die Ätzkammer 10 ist mit einer (nicht gezeigten) Spulenantenne als Plasmaquelle in einer Reaktionskammer 20 ausgestattet, die einen Deckenblock 22, eine kuppelförmige Seitenwand 24, eine Kammerwandauskleidung 26 und das elektrostatische Futter 16 aufweist. Die kuppelförmige Seitenwand 24 und die Kammerwandauskleidung 26 können aus Quarz bestehen. Die Kammerwandauskleidung 26 kann mit einer Öffnung für den Durchgang eines Wafer-Paddels (nicht gezeigt) beim Laden und Entladen von Wafern ausgestattet sein. Es kann zur Reinigung aus der Ätzkammer 10 entfernt werden. 1 shows an etching chamber 10 , An electrostatic food 16 is on top of a cathode 14 shown. The etching chamber 10 is with a coil antenna (not shown) as a plasma source in a reaction chamber 20 equipped with a ceiling block 22 , a dome-shaped side wall 24 , a chamber wall lining 26 and the electrostatic lining 16 having. The dome-shaped side wall 24 and the chamber wall lining 26 can be made of quartz. The chamber wall lining 26 may be provided with an opening for the passage of a wafer paddle (not shown) during loading and unloading of wafers. It can be used for cleaning out of the etching chamber 10 be removed.

Ein Abschattungsring 18 ist in der Reaktionskammer 20 positioniert, der durch Hebestifte 32 in eine Bearbeitungsposition angehoben werden kann. Die Hebestifte 32 heben den Abschattungsring 12 von dem Wafer 52 weg, wenn ein Wafer geladen oder entladen wird. Kühlgaskanäle 34 sind in dem elektrostatischen Futter 16 nahe seiner oberen Fläche vorgesehen. Ein Gas mit hoher Wärmeleitfähigkeit, wie Helium, kann durch die Kühlgaskanäle 34 zirkuliert werden, um ein geeignetes Gas auf der Unterseite des Wafers 30 zum Übertragen von Wärme von dem Wafer zu dem elektrostatischen Futter 16 während eines Ätzverfahrens bereitzustellen. Das elektrostatische Futter 16 kann auch wassergekühlt sein, was nicht gezeigt ist. Das elektrostatische Futter 16 wird durch einen Hals des elektrostatischen Futters 38 ausgerichtet. Ätzgas wird durch Gaseinlässe 28 in die Reaktionskammer 20 eingeführt. Ein Thermoelement 42 ist in dem Deckenblock 22 zum Überwachen der Temperatur angebracht.A shading ring 18 is in the reaction chamber 20 positioned by lifting pins 32 can be raised to a working position. The lifting pins 32 lift the shade ring 12 from the wafer 52 away when a wafer is loaded or unloaded. Cooling gas channels 34 are in the electrostatic lining 16 provided near its upper surface. A gas with high thermal conductivity, such as helium, can pass through the cooling gas channels 34 be circulated to a suitable gas on the bottom of the wafer 30 for transferring heat from the wafer to the electrostatic feed 16 during an etching process. The electrostatic lining 16 may also be water cooled, which is not shown. The electrostatic lining 16 gets through a neck of the electrostatic lining 38 aligned. Etching gas is through gas inlets 28 in the reaction chamber 20 introduced. A thermocouple 42 is in the ceiling block 22 attached to monitor the temperature.

Der Abschattungsring 18 kann ein keramisches Material wie Quarz (SiO2) für seine Hochtemperaturstabilität aufweisen. Wenn jedoch Quarz durch Plasma-Ionen beschossen wird, können Sauerstoffatome aus dem Quarz freigesetzt werden und eine Verunreinigungsgefahr darstellen. Der Quarzring kann von einem Siliziumeinsatzring 48 und einem oberen Siliziumkragenring 54 bedeckt sein, die Kontaminationsprobleme mildern oder minimieren können und den Abschattungsring 18 vor dem Aufbau von Ätznebenprodukten schützt.The shading ring 18 may have a ceramic material such as quartz (SiO 2 ) for its high temperature stability. However, when quartz is bombarded by plasma ions, oxygen atoms can be released from the quartz and pose a danger of contamination. The quartz ring may be of a silicon insert ring 48 and an upper silicon collar ring 54 be covered, mitigate or minimize the contamination problems and the Abschattungsring 18 protects against the build up of etch byproducts.

Ein Isolierring 50 umgibt die Kathode 14 zur elektrischen Isolierung. Basiselemente 44 und 46 bieten eine Plattformunterstützung.An insulating ring 50 surrounds the cathode 14 for electrical insulation. basic elements 44 and 46 provide a platform support.

2 zeigt den Abschnitt einer Plattform einer Ätzkammer, die den Wafer hält, gemäß einigen Ausführungsformen. 2 zeigt auch einen vergrößerten Teil der Plattform. Gleiche Elemente sind wie oben in Bezug auf 1 beschrieben gekennzeichnet. Der Abschattungsring 18 ist auf der inneren oberen Fläche (zur Mitte des Rings hin) abgestuft, um einen Aufnahmeabschnitt für den Einsatzring 58 bereitzustellen, der auf der Stufe positioniert ist und die Stufe bedeckt. Der Abschattungsring 18 kann auch auf der äußeren oberen Fläche (weg von der Mitte des Rings) abgestuft sein, um einen Aufnahmeabschnitt für den oberen Kragenring 54 bereitzustellen. Der obere Kragenring 54 kann aus Silizium bestehen und kann den Abschattungsring 18 vor Plasmaätzen schützen. Der Abschattungsring 18 grenzt auch an den Isolierring 50 und die Kathode 14 an. Der Isolierring 50 kann aus irgendeinem geeigneten Isoliermaterial zur elektrischen Isolierung bestehen. Der Abschattungsring 18 ist durch Hebestifte 32 (siehe 1) zum Laden und Entladen des Wafers 52 bewegbar. 2 FIG. 12 shows the portion of a platform of an etch chamber holding the wafer, in accordance with some embodiments. FIG. 2 also shows an enlarged part of the platform. Same elements are as above regarding 1 described described. The shading ring 18 is stepped on the inner upper surface (toward the center of the ring) to form a receiving section for the insert ring 58 which is positioned on the step and covers the step. The shading ring 18 may also be stepped on the outer upper surface (away from the center of the ring) to form a receiving portion for the upper collar ring 54 provide. The upper collar ring 54 can be made of silicon and can be the shading ring 18 Protect from plasma etching. The shading ring 18 also borders on the insulating ring 50 and the cathode 14 at. The insulating ring 50 may be made of any suitable insulating material for electrical insulation. The shading ring 18 is by lift pins 32 (please refer 1 ) for loading and unloading the wafer 52 movable.

Die vergrößerte Darstellung zeigt ein Wärmeleitkissen 60, das zwischen dem Einsatzring (oder Fokusring) 58 und dem elektrostatischen Futter 16 positioniert ist. Das Wärmeleitkissen 60 sorgt für eine Wärmeableitung von dem Wafer 52 und dem Einsatzring 58 durch das Wärmeleitkissen 60 zu dem elektrostatischen Futter 16. Da das elektrostatische Futter 16 eingebaute Kühlmechanismen aufweisen kann (z. B. Wasserkühl- und/oder Gaskühlkanäle), kann die Wärmeableitung von dem elektrostatischen Futter 16 effizienter genutzt werden, um Wärme von dem Rand des Wafers 52 und dem Einsatzring 58 abzuleiten. Die Zusammensetzung und Herstellung des Wärmeleitkissens wird weiter unten beschrieben.The enlarged view shows a thermal pad 60 between the insert ring (or focus ring) 58 and the electrostatic lining 16 is positioned. The thermal pad 60 ensures heat dissipation from the wafer 52 and the insert ring 58 through the heat-conducting pad 60 to the electrostatic feed 16 , Because the electrostatic lining 16 may have built-in cooling mechanisms (eg, water cooling and / or gas cooling channels), may dissipate heat from the electrostatic chuck 16 be used more efficiently to heat from the edge of the wafer 52 and the insert ring 58 derive. The composition and manufacture of the thermal pad will be described below.

Ein Vorteil für das Ableiten von Wärme von dem Rand des Wafers 52, wie oben beschrieben, besteht darin, dass die Ätzrate für Vorrichtungen am Rand des Wafers 52 gleichmäßiger mit der Ätzrate für Vorrichtungen in der Mitte des Wafers 52 gemacht werden kann. Die Ätzrate kann auch durch eine Anzahl anderer Faktoren beeinflusst werden. Wenn beispielsweise der Einsatzring 58 aus Silizium besteht, kann Plasmaätzmittel vom Silizium des Einsatzrings angezogen werden und die Ätzrate am Rand des Wafers verringern. Dementsprechend ist es wünschenswert, die Ätzrate der Randabschnitte des Wafers 52 durch andere Mittel zu erhöhen.An advantage for dissipating heat from the edge of the wafer 52 As described above, the etch rate for devices is at the edge of the wafer 52 more uniform with the etch rate for devices in the middle of the wafer 52 can be made. The etch rate can also be influenced by a number of other factors. For example, if the insert ring 58 silicon, plasma etchant may be attracted to the silicon of the insert ring and reduce the etch rate at the edge of the wafer. Accordingly, it is desirable to have the etch rate of the edge portions of the wafer 52 increase by other means.

3 zeigt eine Querschnitts-Draufsicht durch die Schnittlinie AA von 2 gemäß einigen Ausführungsformen. Das elektrostatische Futter 16 befindet sich in der Mitte und trägt einen Wafer 52 (durchsichtig durch den gestrichelten Kreis gezeigt). Das Wärmeleitkissen 60 ist zwischen einer abgestuften Lippe des elektrostatischen Futters 16 und einem abgestuften Aufnahmeabschnitt des Einsatzrings 58 positioniert. Der Einsatzring 58 grenzt an den Abschattungsring 18 an. Wie in 3 zu sehen ist, ist das Wärmeleitkissen 60 als ein einzelner durchgängiger Materialring vorgesehen. 3 shows a cross-sectional plan view through the section line AA from 2 according to some embodiments. The electrostatic lining 16 is in the middle and wears a wafer 52 (shown diagrammatically by the dashed circle). The thermal pad 60 is between a graduated lip of the electrostatic chuck 16 and a stepped receiving portion of the insert ring 58 positioned. The insert ring 58 adjoins the shading ring 18 at. As in 3 can be seen, is the thermal pad 60 provided as a single continuous ring of material.

4 zeigt eine Querschnitts-Draufsicht durch die Schnittlinie AA von 2 gemäß einigen Ausführungsformen. Die Ausführungsform von 4 ähnelt der von 3, mit der Ausnahme, dass das Wärmeleitkissen 60 als mehrere Segmente vorgesehen ist, die zusammenpassen, um einen im Wesentlichen spaltlosen Ring zu bilden. 4 shows a cross-sectional plan view through the section line AA from 2 according to some embodiments. The embodiment of 4 is similar to that of 3 , except that the heat conduction pad 60 is provided as a plurality of segments that mate to form a substantially gapless ring.

5 zeigt eine Querschnitts-Draufsicht durch die Schnittlinie AA von 2 gemäß einigen Ausführungsformen. Die Ausführungsform von 5 ähnelt der von 3, mit der Ausnahme, dass das Wärmeleitkissen 60 als mehrere Segmente vorgesehen ist, die zusammenpassen, um einen Ring zu bilden, der eine Anzahl von Hohlräumen 61 zwischen den Wärmeleitkissensegmenten aufweisen kann. 5 shows a cross-sectional plan view through the section line AA from 2 according to some embodiments. The embodiment of 5 is similar to that of 3 , except that the heat conduction pad 60 is provided as a plurality of segments that mate to form a ring having a number of cavities 61 may have between the Wärmeleitkissensegmenten.

Die 6A und 6B zeigen einen Verfahrensplan des Positionierens eines Wärmeleitkissens 60 zwischen einem Einsatzring 58 und einem elektrostatischen Futter 16 einer Ätzkammer. 6A zeigt einen Einsatzring 48 vor der Modifikation, um das Wärmeleitkissen 60 aufzunehmen. In einigen Ausführungsformen wird der Einsatzring 48 nicht modifiziert, sondern ist stattdessen ein neuer Einsatzring (wie zum Beispiel der Einsatzring 58), der mit den geeigneten Grenzflächenelementen hergestellt ist, um das Wärmeleitkissen 60 aufzunehmen. Der Einsatzring 48 weist eine Stufenhöhe D1 auf, die einer Stufenhöhe D8 des elektrostatischen Futters 16 entspricht. Der Einsatzring 48 weist eine Stufenbreite D0 auf, die etwa der Stufenbreite D7 des elektrostatischen Futters 16 entspricht. Die Bodenfläche des Einsatzrings 48 kann im Wesentlichen eben sein. In einigen Ausführungsformen liegt die Stufenhöhe D1 des Einsatzrings 48 zwischen etwa 3,5 und etwa 4,5 mm oder zwischen etwa 3,95 und etwa 4,15 mm, beispielsweise bei etwa 4,05 mm. In einigen Ausführungsformen liegt die Stufenbreite D0 des Einsatzrings 48 zwischen etwa 6 und etwa 7 mm oder zwischen etwa 6,4 und etwa 6,6 mm, beispielsweise bei etwa 6,5 mm. Andere Abmessungen können verwendet werden und hängen allgemein von den Abmessungen der Stufe des elektrostatischen Futters 16 ab.The 6A and 6B show a process plan of positioning a Wärmeleitkissens 60 between an insert ring 58 and an electrostatic feed 16 an etching chamber. 6A shows an insert ring 48 before modification to the heat-conducting pad 60 take. In some embodiments, the insert ring becomes 48 not modified, but instead is a new insert ring (such as the insert ring 58 ) made with the appropriate interface elements around the thermal pad 60 take. The insert ring 48 has a step height D 1 on, the one step height D 8 of the electrostatic feed 16 equivalent. The insert ring 48 has a step width D 0 on, about the step width D 7 of the electrostatic feed 16 equivalent. The bottom surface of the insert ring 48 can be essentially flat. In some embodiments, the step height is D 1 of the insert ring 48 between about 3.5 and about 4.5 mm, or between about 3.95 and about 4.15 mm, for example about 4.05 mm. In some embodiments, the step width is D 0 of the insert ring 48 between about 6 and about 7 mm or between about 6.4 and about 6.6 mm, for example at about 6.5 mm. Other dimensions may be used and are generally dependent upon the dimensions of the stage of the electrostatic chuck 16 from.

In 6B ist der Einsatzring 48 modifiziert, um zu dem Einsatzring 58 zu werden. In einigen Ausführungsformen wird der Einsatzring 48 hergestellt und als Teil der Herstellung modifiziert, um zu dem Einsatzring 58 zu werden. In solchen Ausführungsformen kann der Einsatzring 48 wie er ist verwendet werden oder weiter zu dem Einsatzring 58 verarbeitet werden. In einigen Ausführungsformen wird der Einsatzring 58 hergestellt, um den Einsatzring 48 in einer Wafer-Ätzvorrichtung zu ersetzen.In 6B is the insert ring 48 modified to go to the insert ring 58 to become. In some embodiments, the insert ring becomes 48 made and modified as part of the manufacturing process to become the insert ring 58 to become. In such embodiments, the insert ring 48 as it is to be used or further to the insert ring 58 are processed. In some embodiments, the insert ring becomes 58 made to the insert ring 48 in a wafer etching apparatus.

Das Modifizieren des Einsatzrings 48 kann ein mechanisches Schleifen oder Laserschneiden einer Stufe aus der Unterseite des Einsatzrings 48 durch Entfernen von Material von dem Einsatzring 48 umfassen. Andere geeignete Verfahren können verwendet werden, um Material von dem Einsatzring zu entfernen. Die Abmessungen der hergestellten Stufe umfassen eine untere Stufenhöhe D2 und eine untere Stufenbreite D3 . Die untere Stufenhöhe D2 kann basierend auf der Dicke des Wärmeleitkissens 60 ausgewählt werden. Die untere Stufenbreite D3 kann basierend auf der Breite des Wärmeleitkissens 60 ausgewählt werden. Die verbleibende mittlere Stufenhöhe D4 ist etwa gleich der anfänglichen Stufenhöhe D1 minus der unteren Stufenhöhe D2 . Die untere Stufenbreite D3 kann etwa gleich groß oder größer sein als die Stufenbreite D0 des Einsatzrings 48. In einigen Ausführungsformen liegt die untere Stufenhöhe D2 zwischen etwa 0,4 und etwa 0,6 mm, beispielsweise bei etwa 0,5 mm. In einigen Ausführungsformen liegt die untere Stufenbreite D3 zwischen etwa 6 und etwa 7 mm oder zwischen etwa 6,4 und etwa 6,5 mm, beispielsweise bei etwa 6,5 mm. In einigen Ausführungsformen liegt die mittlere Stufenhöhe D4 zwischen etwa 3 und etwa 4 mm oder zwischen etwa 3,4 und etwa 3,6 mm, beispielsweise bei etwa 3,5 mm. Andere Abmessungen können verwendet werden und hängen allgemein von den Abmessungen der Stufe des elektrostatischen Futters 16 ab.Modifying the insert ring 48 can be a mechanical grinding or laser cutting a step from the bottom of the insert ring 48 by removing material from the insert ring 48 include. Other suitable methods may be used to remove material from the insert ring. The dimensions of the manufactured step include a lower step height D 2 and a lower step width D 3 , The lower step height D 2 can be based on the thickness of the thermal pad 60 to be selected. The lower step width D 3 can be based on the width of the thermal pad 60 to be selected. The remaining mean step height D 4 is about equal to the initial step height D 1 minus the lower step height D 2 , The lower step width D 3 can be about the same size or larger than the step width D 0 of the insert ring 48 , In some embodiments, the lower step height is located D 2 between about 0.4 and about 0.6 mm, for example about 0.5 mm. In some embodiments, the bottom step width is D 3 between about 6 and about 7 mm or between about 6.4 and about 6.5 mm, for example at about 6.5 mm. In some embodiments, the mean step height is D 4 between about 3 and about 4 mm or between about 3.4 and about 3.6 mm, for example about 3.5 mm. Other dimensions may be used and are generally dependent upon the dimensions of the stage of the electrostatic chuck 16 from.

Das Wärmeleitkissen 60 hat eine Dicke D5 und eine Breite D6 . Die Dicke D5 kann der unteren Stufenhöhe D2 entsprechen. In einigen Ausführungsformen, in denen das Wärmeleitkissen 60 ein komprimierbares Material oder Klebstoff umfasst, kann das Wärmeleitkissen 60 eine Dicke D5 haben, die geringfügig größer als die untere Stufenhöhe D2 ist. In einigen Ausführungsformen, in denen das Wärmeleitkissen 60 nicht ein komprimierbares Material oder Klebstoff umfasst, kann die Dicke D5 geringfügig kleiner als die untere Stufenhöhe D2 sein, um einen später aufgetragenen Klebstoff zu berücksichtigen. Die Breite D6 des Wärmeleitkissens 60 kann kleiner oder gleich groß wie die untere Stufenbreite D3 sein.The thermal pad 60 has a thickness D 5 and a width D 6 , The fat D 5 can be the lower step height D 2 correspond. In some embodiments, where the heat conduction pad 60 Comprises a compressible material or adhesive, the heat-conducting cushion 60 a thickness D 5 have slightly larger than the lower step height D 2 is. In some embodiments, where the heat conduction pad 60 not comprising a compressible material or adhesive, the thickness may be D 5 slightly smaller than the lower step height D 2 to consider a later applied adhesive. The width D 6 of the thermal pad 60 can be smaller or equal to the lower step width D 3 be.

Das Wärmeleitkissen 60 kann aus einem anpassungsfähigen Material bestehen, das zum Füllen der unteren Stufe des Einsatzrings 58 geeignet ist. Das Wärmeleitkissen 60 kann ein thermisch leitfähiges Material sein, um Wärme von dem Einsatzring 58 und dem Wafer 52 wegzuleiten. In einigen Ausführungsformen ist das Wärmeleitkissen 60 aus einem Silizium-basierten thermischen Grenzflächenmaterial ausgebildet, das von Shin-Etsu Chemical hergestellt wird. Diese Materialien können beispielsweise ein Elastomer mit metallischen Füllstoffen umfassen. Andere Materialien, wie ein thermisches Grenzflächenmaterial oder ein Polymer, können ebenfalls verwendet werden. In einigen Ausführungsformen ist das Wärmeleitkissen 60 aus einem in einer Form gegossenen Siliziumharz ausgebildet. In solchen Ausführungsformen kann das Siliziumharz einen metallischen Füllstoff aufweisen, um die Wärmeleitfähigkeit zu verbessern. In einigen Ausführungsformen kann das Füllmaterial ein Metalloxid oder -nitrid wie etwa Aluminiumoxid, Aluminiumnitrid, Kupferoxid, Berylliumoxid, Eisenoxid und dergleichen umfassen. In einigen Ausführungsformen kann das Füllmaterial ein Metall oder einen Verbundstoff wie etwa Silber, Kupfer, Aluminium, Titan, Magnesium, Gold usw. oder Kombinationen davon umfassen. In einigen Ausführungsformen umfasst die Zusammensetzung des Wärmeleitkissens 60 Kohlenstoff, Sauerstoff, Aluminium und Silizium.The thermal pad 60 may consist of an adaptable material that is used to fill the lower stage of the insert ring 58 suitable is. The thermal pad 60 may be a thermally conductive material to remove heat from the insert ring 58 and the wafer 52 divert. In some embodiments, the thermal pad is 60 formed from a silicon-based thermal interface material manufactured by Shin-Etsu Chemical. These materials may include, for example, an elastomer with metallic fillers. Other materials, such as a thermal interface material or a polymer, may also be used. In some embodiments, the thermal pad is 60 from a formed in a mold cast silicon resin. In such embodiments, the silicon resin may include a metallic filler to improve thermal conductivity. In some embodiments, the filler material may include a metal oxide or nitride such as aluminum oxide, aluminum nitride, copper oxide, beryllium oxide, iron oxide, and the like. In some embodiments, the filler material may include a metal or composite such as silver, copper, aluminum, titanium, magnesium, gold, etc., or combinations thereof. In some embodiments, the composition of the thermal pad comprises 60 Carbon, oxygen, aluminum and silicon.

Das Wärmeleitkissen 60 hat eine höhere Wärmeleitfähigkeit als andere Elemente der Ätzkammer 10, die in Kontakt mit dem Einsatzring 58 stehen. In einigen Ausführungsformen hat das Wärmeleitkissen 60 eine Wärmeleitfähigkeit zwischen etwa 4 und 6, beispielsweise etwa 5 W/m · K.The thermal pad 60 has a higher thermal conductivity than other elements of the etching chamber 10 in contact with the insert ring 58 stand. In some embodiments, the heat transfer pad 60 a thermal conductivity between about 4 and 6 , for example, about 5 W / m · K.

Das elektrostatische Futter 16 weist eine Stufe mit einer Höhe D8 und einer Breite D7 auf. In einigen Ausführungsformen liegt die Stufenhöhe D8 zwischen etwa 4,1 und etwa 4,3 mm, beispielsweise bei etwa 4,2 mm. In einigen Ausführungsformen liegt die Stufenbreite D7 zwischen etwa 6,55 und etwa 6,65 mm, beispielsweise bei etwa 6,6 mm. Andere Abmessungen können verwendet werden und hängen allgemein von den Abmessungen der Stufe des elektrostatischen Futters 16 ab.The electrostatic lining 16 indicates a step with a height D 8 and a width D 7 on. In some embodiments, the step height is D 8 between about 4.1 and about 4.3 mm, for example about 4.2 mm. In some embodiments, the step width is D 7 between about 6.55 and about 6.65 mm, for example about 6.6 mm. Other dimensions may be used and are generally dependent upon the dimensions of the stage of the electrostatic chuck 16 from.

Das Wärmeleitkissen 60 kann ein Material mit einer Klebrigkeit auf seinen Oberflächen umfassen und kann entweder an dem elektrostatischen Futter 16 oder dem Einsatzring 58 montiert sein. In einigen Ausführungsformen kann ein Klebstoff (nicht gezeigt) zu der Wärmeleitfläche 60 oder der Passfläche des elektrostatischen Futters 16 oder des Einsatzrings 58 hinzugefügt werden, um die Wärmeleitfläche 60 zu montieren. In einigen Ausführungsformen kann der Klebstoff thermisch leitfähige Eigenschaften aufweisen. In einigen Ausführungsformen kann das Wärmeleitkissen 60 durch körperliche Kraft entfernt werden, beispielsweise durch Abschälen oder Abkratzen des Wärmeleitkissens 60 von dem Einsatzring 58 oder dem elektrostatischen Futter 16. In einigen Ausführungsformen kann ein Klebstoff abgelöst werden, indem beispielsweise der Klebstoff einem Trennmittel, UV-Licht oder einer geeigneten Temperatur ausgesetzt wird, um den Klebstoff aufzubrechen, was ein Entfernen des Wärmeleitkissens 60 ermöglicht.The thermal pad 60 may include a material having a tack on its surfaces and may be attached to either the electrostatic lining 16 or the insert ring 58 be mounted. In some embodiments, an adhesive (not shown) may be added to the heat-conducting surface 60 or the mating surface of the electrostatic chuck 16 or the insert ring 58 be added to the heat conduction surface 60 to assemble. In some embodiments, the adhesive may have thermally conductive properties. In some embodiments, the heat transfer pad may 60 be removed by physical force, for example by peeling or scraping the heat-conducting pad 60 from the insert ring 58 or the electrostatic feed 16 , In some embodiments, an adhesive may be released by, for example, exposing the adhesive to a release agent, UV light, or a suitable temperature to break the adhesive, resulting in removal of the thermal pad 60 allows.

Nach dem Montieren des Wärmeleitkissens 60 kann der Einsatzring 58 wieder eingebaut und der obere Kragenring 54 wieder eingebaut werden.After mounting the heat-conducting pad 60 can the insert ring 58 reinstalled and the upper collar ring 54 be reinstalled.

Die 7A, 7B, 7C und 7D zeigen verschiedene Ausführungsformen des Wärmeleitkissens 60, die unterschiedliche Anordnungen des Wärmeleitkissens 60 zeigen. In 7A ist die Breite des Wärmeleitkissens 60 (D6 von 6B) kleiner als die Breite der unteren Stufe des Einsatzrings 58 (D3 von 6B). Das Wärmeleitkissen 60 grenzt an die Seitenwand des elektrostatischen Futters 16 an. Ein Hohlraum 61 ist zwischen dem Einsatzring 58 und dem Wärmeleitkissen 60 an der Außenseite des Wärmeleitkissens 60 erzeugt. Der Hohlraum 61 kann eine Breite V1 aufweisen, die etwa 0 bis 12 % der Breite D3 beträgt (siehe 6B), beispielsweise etwa 9 bis 10 %, beispielsweise etwa 9,38 % oder etwa 9,5 %.The 7A . 7B . 7C and 7D show various embodiments of the heat-conducting pad 60 , the different arrangements of the heat-conducting pad 60 demonstrate. In 7A is the width of the thermal pad 60 ( D 6 from 6B) smaller than the width of the lower step of the insert ring 58 ( D 3 from 6B) , The thermal pad 60 Adjacent to the sidewall of the electrostatic chuck 16 at. A cavity 61 is between the insert ring 58 and the thermal pad 60 on the outside of the heat-conducting pad 60 generated. The cavity 61 can be a width V 1 have, about 0 to 12 % of the width D 3 is (see 6B) , for example 9 to 10 %, for example about 9.38% or about 9.5%.

In 7B ähnelt das Wärmeleitkissen 60 dem Wärmeleitkissen 60 von 7A, jedoch ist das Wärmeleitkissen 60 so positioniert, dass es eine Seitenwandgrenzfläche mit dem Einsatzring 58 aufweist und ein Hohlraum 61 zwischen dem Wärmeleitkissen 60 und dem elektrostatischen Futter 16 an der Innenseite des Wärmeleitkissens 60 erzeugt ist. Der Hohlraum 61 kann eine Breite V2 aufweisen, die etwa 0 bis 12 % der Breite D3 beträgt (siehe 6B), beispielsweise etwa 9 bis 10 %, beispielsweise etwa 9,38 % oder etwa 9,5 %.In 7B resembles the heat conduction pad 60 the heat conduction pad 60 from 7A , however, is the heat-conducting pad 60 positioned so that there is a sidewall interface with the insert ring 58 has and a cavity 61 between the heat-conducting pad 60 and the electrostatic lining 16 on the inside of the heat-conducting pad 60 is generated. The cavity 61 can be a width V 2 which are about 0 to 12% of the width D 3 is (see 6B) For example, about 9 to 10%, for example, about 9.38% or about 9.5%.

In 7C ähnelt das Wärmeleitkissen 60 dem Wärmeleitkissen 60 von 7A, jedoch ist das Wärmeleitkissen 60 so positioniert, dass ein Hohlraum 61a auf einer Seite des Wärmeleitkissens 60 entsteht und ein Hohlraum 61b auf der anderen Seite des Wärmeleitkissens 60 entsteht. Der Hohlraum 61a kann eine Breite V3a aufweisen, die etwa 0 bis 6 % der Breite D3 beträgt (siehe 6B), beispielsweise etwa 4 bis 5 %, beispielsweise etwa 4,69 % oder etwa 4,5 %. Der Hohlraum 61b kann eine Breite V3b aufweisen, die etwa 0 bis 6 % der Breite D3 beträgt (siehe 6B), beispielsweise etwa 4 bis 5 %, beispielsweise etwa 4,69 % oder etwa 4,5 %. Der Gesamthohlraum 61 kann eine Gesamtbreite V3 = V3a + V3b haben, die etwa 0 bis 12 % der Breite D3 (siehe 6B) beträgt, beispielsweise etwa 9 bis 10 %, beispielsweise etwa 9,38 % oder etwa 9,5 %.In 7C resembles the heat conduction pad 60 the heat conduction pad 60 from 7A , however, is the heat-conducting pad 60 positioned so that a cavity 61a on one side of the thermal pad 60 arises and a cavity 61b on the other side of the thermal pad 60 arises. The cavity 61a can be a width V 3a which are about 0 to 6% of the width D 3 is (see 6B) For example, about 4 to 5%, for example, about 4.69% or about 4.5%. The cavity 61b can be a width V 3b which are about 0 to 6% of the width D 3 is (see 6B) For example, about 4 to 5%, for example, about 4.69% or about 4.5%. The total cavity 61 may have a total width V 3 = V 3a + V 3b that is about 0 to 12% of the width D 3 (please refer 6B) is, for example, about 9 to 10%, for example about 9.38% or about 9.5%.

In 7D ist das Wärmeleitkissen 60 als zwei getrennte Wärmeleitkissens 60a und 60b gezeigt. Das Wärmeleitkissen 60a weist eine Seitenwandgrenzfläche mit dem Einsatzring 58 auf. Das Wärmeleitkissen 60b weist eine Seitenwandgrenzfläche mit dem elektrostatischen Futter 16 auf. Ein Hohlraum 61 entsteht zwischen dem Heizkissen 60a und dem Heizkissen 60b. Der Hohlraum 61 kann eine Breite V4 haben, die etwa 0 bis 40 % der Breite D3 beträgt (siehe 6B), beispielsweise etwa 30 %. Das Wärmeleitkissen 60a kann eine Breite D6a aufweisen, die etwa 0 bis 45 % der Breite D6 (siehe 6B) beträgt, beispielsweise etwa 35 %. Das Wärmeleitkissen 60b kann eine Breite D6b aufweisen, die etwa 0 bis 45 % der Breite D6 (siehe 6B) beträgt, beispielsweise etwa 35 %. Obwohl zwei Wärmeleitkissen 60a und 60b gezeigt sind, sollte klar sein, dass mehr als zwei Wärmeleitkissen 60 vorgesehen sein können.In 7D is the heat conduction pad 60 as two separate heat-conducting pads 60a and 60b shown. The thermal pad 60a has a sidewall interface with the insert ring 58 on. The thermal pad 60b has a sidewall interface with the electrostatic liner 16 on. A cavity 61 arises between the heating pad 60a and the heating pad 60b , The cavity 61 can be a width V 4 that have about 0 to 40% of the width D 3 is (see 6B) for example, about 30%. The thermal pad 60a can a width D 6a have, about 0 to 45 % of the width D 6 (please refer 6B) is, for example, about 35%. The thermal pad 60b can be a width D 6b which are about 0 to 45% of the width D 6 (please refer 6B) is, for example, about 35%. Although two heat-conducting pads 60a and 60b shown, it should be clear that more than two heat conduction pads 60 can be provided.

Es sollte klar sein, dass Ausführungsformen von 7D mit Aspekten der Ausführungsformen der 7A, 7B und 7C kombiniert werden können. Zum Beispiel kann die Ausführungsform von 7D mit der Ausführungsform von 7C kombiniert werden, um einen Hohlraum 61 auf beiden Seiten der Wärmeleitfläche 60a und auf beiden Seiten der Wärmeleitfläche 60b bereitzustellen. Es sollte auch klar sein, dass jede der Ausführungsformen der 7A, 7B, 7C und 7D (oder Kombinationen davon) mit den Ausführungsformen der 3, 4 und 5 kombiniert werden kann, um durchgehende ringförmige Wärmeleitkissen 60 der 3 oder segmentierte Wärmeleitkissen 60 bereitzustellen, wie sie in den 4 und 5 gezeigt sind.It should be clear that embodiments of 7D with aspects of the embodiments of 7A . 7B and 7C can be combined. For example, the embodiment of 7D with the embodiment of 7C combined to form a cavity 61 on both sides of the heat conduction surface 60a and on both sides of the heat conduction surface 60b provide. It should also be clear that each of the embodiments of the 7A . 7B . 7C and 7D (or combinations thereof) with the embodiments of 3 . 4 and 5 can be combined to continuous annular heat transfer pad 60 of the 3 or segmented heat-conducting pads 60 to provide, as in the 4 and 5 are shown.

In einigen Ausführungsformen kann der eine oder die mehreren Hohlräume 61 der 7A, 7B, 7C und 7D mit Umgebungsluft oder einem anderen Gas wie Helium gefüllt sein. In einigen Ausführungsformen kann der Hohlraum 61 mit einem thermischen Grenzflächenmaterial gefüllt sein.In some embodiments, the one or more cavities 61 of FIGS 7A . 7B . 7C and 7D be filled with ambient air or other gas such as helium. In some embodiments, the cavity may be 61 be filled with a thermal interface material.

8 ist ein Flussdiagramm zum Bereitstellen eines Wärmeleitkissens gemäß einigen Ausführungsformen. In Schritt 110 wird der obere Kragenring 54 (falls verwendet) entfernt. In Schritt 120 wird der Einsatzring 48 entfernt. In Schritt 130 wird der Einsatzring 48 optional modifiziert oder ein neuer Einsatzring 58 kann bereitgestellt werden, der eine untere Stufe aufweist, die das Wärmeleitkissen 60 aufnimmt. In Schritt 140 werden das oder die Wärmeleitkissen 60 eingebaut. Das Wärmeleitkissen 60 kann auf der Stufe des elektrostatischen Futters 16 oder auf der unteren Stufe des Einsatzrings 58 eingebaut werden. In Schritt 150 wird der modifizierte oder neue Einsatzring 58 eingebaut. In Schritt 160 wird der obere Kragenring 54 (falls verwendet) eingebaut. 8th FIG. 10 is a flowchart for providing a heat conduction pad according to some embodiments. FIG. In step 110 becomes the upper collar ring 54 removed (if used). In step 120 becomes the insert ring 48 away. In step 130 becomes the insert ring 48 optionally modified or a new insert ring 58 can be provided, which has a lower stage, the heat-conducting cushion 60 receives. In step 140 become the heat transfer pad (s) 60 built-in. The thermal pad 60 can be at the level of electrostatic feed 16 or on the lower level of the insert ring 58 to be built in. In step 150 becomes the modified or new insert ring 58 built-in. In step 160 becomes the upper collar ring 54 installed (if used).

31 zeigt ein Beispiel eines Fin-Feldeffekttransistors (FinFET) 630 in einer dreidimensionalen Ansicht. Der FinFET 630 umfasst eine Finne 636 auf einem Substrat 632. Das Substrat 632 weist Isolationsbereiche 634 auf und die Finne 636 ragt über benachbarte Isolationsbereiche 634 hervor und liegt zwischen ihnen. Ein Gatedielektrikum 638 ist entlang Seitenwänden und über einer oberen Fläche der Finne 636 angeordnet und eine Gateelektrode 640 ist über dem Gatedielektrikum 638 angeordnet. Source/Drain-Bereiche 642 und 644 sind auf gegenüberliegenden Seiten der Finne 636 in Bezug auf das Gatedielektrikum 638 und die Gateelektrode 640 angeordnet. 31 zeigt ferner Referenzquerschnitte, die in den nachfolgenden Figuren verwendet werden. Der Querschnitt AA geht durch einen Kanal, das Gatedielektrikum 638 und die Gateelektrode 640 des FinFETs 630. Nachfolgende Figuren sind entlang eines Querschnitts gezeigt, der mit dem Querschnitt AA übereinstimmt. 31 shows an example of a fin field effect transistor (FinFET) 630 in a three-dimensional view. The FinFET 630 includes a fin 636 on a substrate 632 , The substrate 632 has isolation areas 634 on and the Finn 636 protrudes over adjacent isolation areas 634 and lies between them. A gate dielectric 638 is along sidewalls and over an upper surface of the fin 636 arranged and a gate electrode 640 is above the gate dielectric 638 arranged. Source / drain regions 642 and 644 are on opposite sides of the fin 636 with respect to the gate dielectric 638 and the gate electrode 640 arranged. 31 also shows reference cross sections used in the following figures. The cross section AA goes through a channel, the gate dielectric 638 and the gate electrode 640 of the FinFET 630 , The following figures are shown along a cross section with the cross section AA matches.

Die 9-19 zeigen eine Ausführungsform, die die Verwendung eines Wärmeleitkissens beim Ätzen von Gate-Masken zum Gate-Austausch und der Ausbildung einer Halbleitervorrichtung auf einem Wafer gemäß einigen Ausführungsformen darstellt. Die 9-12 und 20-26 zeigen eine weitere Ausführungsform, die die Verwendung eines Wärmeleitkissens beim Ätzen von Gate-Masken zum Gate-Austausch und der Ausbildung einer Halbleitervorrichtung auf einem Wafer gemäß einigen Ausführungsformen darstellt. Ein Fachmann wird verstehen, dass das Wärmeleitkissen in anderen Ätzverfahren als den hier speziell beschriebenen verwendet werden kann. Im Allgemeinen ist das Wärmeleitkissen in jedem Ätzverfahren nützlich, bei dem die Ätzraten für Temperaturabweichungen in dem zu ätzenden Material anfällig sind.The 9-19 1 shows an embodiment illustrating the use of a thermal pad in etching gate masks for gate replacement and forming a semiconductor device on a wafer according to some embodiments. The 9-12 and 20-26 FIG. 12 shows another embodiment illustrating the use of a thermal pad in etching gate masks for gate replacement and forming a semiconductor device on a wafer according to some embodiments. One skilled in the art will understand that the thermal pad may be used in other etching processes than those specifically described herein. In general, the thermal pad is useful in any etching process in which the etch rates are susceptible to temperature variations in the material being etched.

9 zeigt einen Teil einer Transistorstruktur in einem Zwischenschritt bei ihrer Ausbildung. Die Ansicht von 9 ist eine Querschnittsansicht von Gatestrukturen, die über einem Halbleitermaterial 200 ausgebildet sind. Das Halbleitermaterial 200 kann beispielsweise ein Teil einer Finne (oder eines Halbleiterstreifens) einer FinFET-Struktur sein. Das Halbleitermaterial 200 kann Teil eines Wafers sein oder an diesem befestigt sein (wie dem Wafer 52, der oben unter Bezugnahme auf 2 beschrieben wurde). Zur Vereinfachung der Beschreibung kann das Halbleitermaterial 200 manchmal auch als Wafer 200 bezeichnet werden, was als ein Wafer zu verstehen ist, wie er oben in Bezug auf den Wafer 52 der 1-7D beschrieben wurde. Die Struktur umfasst Dummy-Gatestapel 201, 211 und 221. Der Dummy-Gatestapel 201 umfasst ein Dummy-Gatedielektrikum 202, eine Dummy-Gateelektrode 204, eine erste Hartmaske 206 und eine zweite Hartmaske 208. Der Dummy-Gatestapel 211 umfasst ein Dummy-Gatedielektrikum 212, eine Dummy-Gateelektrode 214, eine erste Hartmaske 216 und eine zweite Hartmaske 218. Der Dummy-Gatestapel 221 umfasst ein Dummy-Gatedielektrikum 222, eine Dummy-Gateelektrode 224, eine erste Hartmaske 226 und eine zweite Hartmaske 228. Eine erste Gate-Abstandshalterschicht 209 ist über den Dummy-Gatestapeln 201/211 ausgebildet. Ein zweiter Gate-Abstandshalter 232 ist über dem Dummy-Gatestapel 221 ausgebildet. 9 shows a part of a transistor structure in an intermediate step in their formation. The view from 9 Figure 12 is a cross-sectional view of gate structures overlying a semiconductor material 200 are formed. The semiconductor material 200 For example, part of a fin (or a semiconductor stripe) may be a FinFET structure. The semiconductor material 200 may be part of or attached to a wafer (such as the wafer 52 referring to the above with reference to 2 has been described). For ease of description, the semiconductor material 200 sometimes as a wafer 200 which is to be understood as a wafer, as above with respect to the wafer 52 of the 1-7D has been described. The structure includes dummy gate stacks 201 . 211 and 221 , The dummy gate stack 201 includes a dummy gate dielectric 202 , a dummy gate electrode 204 , a first hard mask 206 and a second hardmask 208 , The dummy gate stack 211 includes a dummy gate dielectric 212 , a dummy gate electrode 214 , a first hard mask 216 and a second hardmask 218 , The dummy gate stack 221 includes a dummy gate dielectric 222 , a dummy gate electrode 224 , a first hard mask 226 and a second hardmask 228 , A first gate spacer layer 209 is over the dummy gate stacks 201 / 211 educated. A second gate spacer 232 is above the dummy gate stack 221 educated.

Die Schichten der Dummy-Gatestapel 201/211/221 können durch eine fortschreitende Abscheidung der Dummy-Gatematerialien ausgebildet und dann strukturiert werden, um die Dummy-Gatestapel 201/211/221 auszubilden. Die Dummy-Gatedielektrika 202/212/222 können aus einer Dummy-Gatedielektrikumsschicht ausgebildet werden, die über dem Halbleitermaterial 200 abgeschieden wird. Die Dummy-Gatedielektrikumsschicht kann zum Beispiel aus Siliziumoxid, Siliziumnitrid, einer Kombination davon oder dergleichen bestehen und kann gemäß geeigneter Techniken (unter Verwendung von beispielsweise CVD, PVD, einer Kombination davon oder dergleichen) abgeschieden oder (unter Verwendung von beispielsweise thermischer Oxidation oder dergleichen) thermisch gezüchtet werden. Eine Dummy-Gateschicht wird über der Dummy-Dielektrikumsschicht ausgebildet, eine erste Hartmaskenschicht wird über der Dummy-Gateschicht ausgebildet und eine zweite Hartmaskenschicht wird über der ersten Hartmaskenschicht ausgebildet. In einigen Ausführungsformen kann die Dummy-Gateschicht über der Dummy-Dielektrikumsschicht 58 abgeschieden und dann beispielsweise unter Verwendung eines CMP-Verfahrens planarisiert werden. Die Dummy-Gateschicht kann zwischen etwa 80 nm und 120 nm dick sein (zum Beispiel kann die Dicke D11 etwa 95 nm betragen) und kann beispielsweise aus Polysilizium bestehen, obwohl auch andere Materialien verwendet werden können. The layers of dummy gate stacks 201 / 211 / 221 may be formed by progressive deposition of the dummy gate materials and then patterned to the dummy gate stacks 201 / 211 / 221 train. The dummy gate dielectrics 202 / 212 / 222 may be formed from a dummy gate dielectric layer overlying the semiconductor material 200 is deposited. The dummy gate dielectric layer may be, for example, silicon oxide, silicon nitride, a combination thereof, or the like, and may be deposited according to appropriate techniques (using, for example, CVD, PVD, a combination thereof, or the like) or (using, for example, thermal oxidation or the like) thermally grown. A dummy gate layer is formed over the dummy dielectric layer, a first hard mask layer is formed over the dummy gate layer, and a second hard mask layer is formed over the first hard mask layer. In some embodiments, the dummy gate layer may overlie the dummy dielectric layer 58 deposited and then planarized using, for example, a CMP method. The dummy gate layer may be between about 80 nm and 120 nm thick (for example, the thickness D 11 about 95 nm) and can be made of polysilicon, for example, although other materials may be used.

Die erste Hartmaskenschicht kann über der Dummy-Gateschicht abgeschieden werden. Die zweite Hartmaskenschicht kann über der ersten Hartmaskenschicht abgeschieden werden. Die erste Hartmaskenschicht und die zweite Hartmaskenschicht können eine oder mehrere Schichten aus beispielsweise Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbid, Siliziumkarbonitrid oder dergleichen oder einer Kombination davon umfassen und können (unter Verwendung beispielsweise von z B. CVD, PVD, einer Kombination davon oder dergleichen) abgeschieden werden oder (unter Verwendung von beispielsweise thermischer Oxidation oder dergleichen) thermisch gezüchtet werden. In einer Ausführungsform umfasst die erste Hartmaskenschicht eine Schicht aus Siliziumnitrid und die zweite Maskenschicht umfasst eine Schicht aus Siliziumoxid. In einigen Ausführungsformen kann die erste Maskenschicht eine Dicke zwischen etwa 7 nm und etwa 13 nm aufweisen (zum Beispiel kann die Dicke D12 etwa 10 nm betragen) und die zweite Maskenschicht kann eine Dicke zwischen etwa 45 nm und etwa 130 nm aufweisen (zum Beispiel kann die Dicke D13 etwa 50 nm betragen).The first hardmask layer may be deposited over the dummy gate layer. The second hard mask layer may be deposited over the first hard mask layer. The first hardmask layer and the second hardmask layer may comprise one or more layers of, for example, silicon nitride, silicon oxynitride, silicon carbide, silicon carbonitride, or the like, or a combination thereof, and may be deposited (using, for example, CVD, PVD, a combination thereof, or the like) or (using, for example, thermal oxidation or the like) thermally grown. In one embodiment, the first hard mask layer comprises a layer of silicon nitride and the second mask layer comprises a layer of silicon oxide. In some embodiments, the first mask layer may have a thickness between about 7 nm and about 13 nm (for example, the thickness D 12 may be about 10 nm) and the second mask layer may have a thickness between about 45 nm and about 130 nm (e.g. the thickness D 13 may be about 50 nm).

Die zweite Hartmaskenschicht kann unter Verwendung geeigneter Photolithographie- und Ätztechniken strukturiert werden, um die zweiten Hartmasken 208/218/228 auszubilden. Die Struktur der zweiten Hartmasken 208/218/228 kann dann durch eine geeignete Ätztechnik auf die erste Hartmaskenschicht und die Dummy-Gateschicht übertragen werden, um die Dummy-Gates 201/211/221 auszubilden. Wahlweise kann die Struktur der zweiten Hartmasken 208/218/228 in ähnlicher Weise auf die Dummy-Dielektrikumsschicht (wie in 9 gezeigt) übertragen werden. Die Struktur der Dummy-Gates 201/211/221 bedeckt einen zugehörigen Kanalbereich des Halbleitermaterials 200, während Source-/Drain-Bereiche des Halbleitermaterials 200 freiliegen (z. B. wo die Materialien der Source/Drain-Epitaxiebereiche 240 gezüchtet werden). Wenn das Halbleitermaterial 200 Teil einer Finne ist, können die Dummy-Gates 201/211/221 auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Finnen ist.The second hardmask layer may be patterned using suitable photolithography and etching techniques to form the second hardmask 208 / 218 / 228 train. The structure of the second hard masks 208 / 218 / 228 can then be transferred by a suitable etching technique to the first hardmask layer and the dummy gate layer to the dummy gates 201 / 211 / 221 train. Optionally, the structure of the second hard masks 208 / 218 / 228 similarly to the dummy dielectric layer (as in FIG 9 shown). The structure of the dummy gates 201 / 211 / 221 covers an associated channel region of the semiconductor material 200 during source / drain regions of the semiconductor material 200 (where, for example, the materials of the source / drain epitaxial regions 240 to be bred). When the semiconductor material 200 Part of a fin is the dummy gates 201 / 211 / 221 also have a longitudinal direction which is substantially perpendicular to the longitudinal direction of the respective fins.

Eine Größe der Dummy-Gatestapel 201, 211, 221 und ein Mittenabstand zwischen den Dummy-Gatestapeln 201, 211, 221 kann von einem Bereich eines Chips abhängen, in dem die Dummy-Gatestapel 201, 211, 221 ausgebildet werden. In einigen Ausführungsformen können die Dummy-Gates 201/211/221 größer sein und einen größeren Mittenabstand haben, wenn sie in einem Eingabe/Ausgabebereich eines Chips (z. B. wo Eingabe/Ausgabe-Schaltungen angeordnet sind) liegen, als wenn sie in einem Logikbereich eines Dies liegen (z. B. wo Logikschaltungen angeordnet sind). In einigen Ausführungsformen können Dummy-Gates, wie etwa die Dummy-Gates 201, 211, 221, eine Breite zwischen etwa 15 nm und etwa 100 nm aufweisen. In einigen Ausführungsformen können Dummy-Gates, wie etwa die Dummy-Gates 201, 211, 221, eine Breite zwischen etwa 100 nm und etwa 300 nm aufweisen. Zum Beispiel kann sich in 9 der Dummy-Gatestapel 201 in einem Logikbereich befinden und eine Breite W1 zwischen etwa 15 nm und 30 nm, beispielsweise 20 nm, aufweisen; der Dummy-Gatestapel 211 kann sich in einem Eingabe/Ausgabe-Bereich des Chips befinden und eine Breite W2 zwischen etwa 80 nm und 200 nm, beispielsweise 120 nm, aufweisen; und der Dummy-Gatestapel 221 kann sich in einem nicht aktiven Bereich des Chips befinden (der z. B. zum Testen vorgesehen ist) und eine Breite W3 zwischen etwa 15 nm und etwa 30 nm, beispielsweise 20 nm, aufweisen.A size of the dummy gate stacks 201 . 211 . 221 and a center distance between the dummy gate stacks 201 . 211 . 221 may depend on an area of a chip in which the dummy gate stacks 201 . 211 . 221 be formed. In some embodiments, the dummy gates 201 / 211 / 221 be larger and have a greater center-to-center spacing when in an input / output area of a chip (eg, where input / output circuits are arranged) than if they are in a logic area of a die (eg, where logic circuits are located are). In some embodiments, dummy gates, such as the dummy gates 201 . 211 . 221 , have a width between about 15 nm and about 100 nm. In some embodiments, dummy gates, such as the dummy gates 201 . 211 . 221 , have a width between about 100 nm and about 300 nm. For example, in 9 the dummy gate stack 201 located in a logic area and a width W 1 between about 15 nm and 30 nm, for example 20 nm; the dummy gate stack 211 may be located in an input / output area of the chip and a width W 2 between about 80 nm and 200 nm, for example 120 nm; and the dummy gate stack 221 may be in a non-active area of the chip (eg, intended for testing) and a width W 3 between about 15 nm and about 30 nm, for example 20 nm.

Eine erste Gate-Abstandshalterschicht 209 wird auf freiliegenden Oberflächen der Dummy-Gates 201/211/221 ausgebildet. Beliebige geeignete Verfahren zum Ausbilden der ersten Gate-Abstandshalterschicht 209 können verwendet werden. In einigen Ausführungsformen kann eine Abscheidung (wie etwa CVD, ALD oder dergleichen) oder thermische Oxidation verwendet werden, um die erste Gate-Abstandshalterschicht 209 auszubilden. In einigen Ausführungsformen kann die Gate-Abstandshalterschicht 209 eine oder mehrere Schichten, beispielsweise aus Siliziumnitrid (SiN), Siliziumoxinitrid, Siliziumkarbonitrid, Siliziumoxykarbonitrid (SiOCN), einer Kombination davon oder dergleichen umfassen. In einigen Ausführungsformen kann ein zweiter Gate-Abstandshalter 232 über der ersten Gate-Abstandshalterschicht 209 unter Verwendung ähnlicher Verfahren und Materialien wie die der ersten Gate-Abstandshalterschicht 209 ausgebildet werden. In einigen Ausführungsformen können einige Gates vor dem Ausbilden des zweiten Gate-Abstandshalters 232 maskiert werden, um die Ausbildung der zweiten Abstandshalterschicht darauf zu verhindern. Zum Beispiel ist in 9 eine zweite Abstandshalterschicht nur über dem Dummy-Gatestapel 221 ausgebildet. In einer Ausführungsform umfasst die erste Gate-Abstandshalterschicht 209 eine oder mehrere Schichten aus SiOCN und die zweite Gate-Abstandshalterschicht umfasst SiN. In einigen Ausführungsformen hat die erste Gate-Abstandshalterschicht eine Dicke zwischen etwa 3 nm und etwa 15 nm, beispielsweise etwa 8 nm, und die zweite Gate-Abstandshalterschicht hat eine Dicke zwischen etwa 3 nm und etwa 15 nm, beispielsweise etwa 8 nm.A first gate spacer layer 209 is on exposed surfaces of the dummy gates 201 / 211 / 221 educated. Any suitable methods of forming the first gate spacer layer 209 can be used. In some embodiments, deposition (such as CVD, ALD, or the like) or thermal oxidation may be used to form the first gate spacer layer 209 train. In some embodiments, the gate spacer layer 209 one or more layers of, for example, silicon nitride (SiN), silicon oxynitride, silicon carbonitride, silicon oxycarbonitride (SiOCN), a combination thereof, or the like. In some embodiments, a second Gate spacers 232 over the first gate spacer layer 209 using similar methods and materials as those of the first gate spacer layer 209 be formed. In some embodiments, some gates may be prior to forming the second gate spacer 232 be masked to prevent the formation of the second spacer layer thereon. For example, in 9 a second spacer layer only over the dummy gate stack 221 educated. In an embodiment, the first gate spacer layer comprises 209 one or more layers of SiOCN and the second gate spacer layer comprises SiN. In some embodiments, the first gate spacer layer has a thickness between about 3 nm and about 15 nm, for example about 8 nm, and the second gate spacer layer has a thickness between about 3 nm and about 15 nm, for example about 8 nm.

In 10 wird die erste Gate-Abstandshalterschicht 209 anisotrop geätzt, um erste Gate-Abstandshalter 210/220/230 entlang Seitenwänden der Dummy-Gatestapel 201/211/221 auszubilden. Bei dem Ätzverfahren können laterale Abschnitte der ersten Gate-Abstandshalterschicht 209 entfernt werden, um obere Flächen des Halbleitermaterials 200 und der zweiten Hartmasken 208/218 für die Dummy-Gatestapel 201/211 freizulegen.In 10 becomes the first gate spacer layer 209 anisotropically etched to first gate spacers 210 / 220 / 230 along sidewalls of the dummy gate stacks 201 / 211 / 221 train. In the etching process, lateral portions of the first gate spacer layer 209 be removed to upper surfaces of the semiconductor material 200 and the second hardmask 208 / 218 for the dummy gate stacks 201 / 211 expose.

Während des Verfahrens zum Entfernen der lateralen Abschnitte der ersten Gate-Abstandshalterschicht 209 kann aufgrund von Gate-Ladungsabweichungen und Ätzratenunterschieden, die mit Prozessschwankungen zusammenhängen, der resultierende Dummy-Gatestapel 201 mehr geätzt werden als die Dummy-Gatestapel 211/221. Zum Beispiel ist der Dummy-Gatestapel 211 breiter als der Dummy-Gatestapel 201. Somit wird das Entfernen der überschüssigen Anteile der ersten Gate-Abstandshalterschicht 209 oberhalb der zweiten Hartmaske 218 länger dauern als das Entfernen der überschüssigen Anteile der ersten Gate-Abstandshalterschicht 209 oberhalb der zweiten Hartmaske 208 des ersten Dummy-Gatestapels 201. Als Ergebnis wird, wenn die erste Gate-Abstandshalterschicht 209 anisotrop geätzt wird, der Abschnitt der ersten Gate-Abstandshalterschicht 209 über der zweiten Hartmaske 208 entfernt und die zweite Hartmaske 208 kann beginnen, geätzt zu werden, während die erste Gate-Abstandshalterschicht 209 immer noch über der zweiten Dummy-Gatestapels 211 geätzt wird. In dem in 10 gezeigten Beispiel werden etwa 5 nm der zweiten Hartmaske 208 des ersten Dummy-Gatestapels 201 beim Entfernen der überschüssigen Anteile der ersten Gate-Abstandshalterschicht 209 nebenbei entfernt.During the process of removing the lateral portions of the first gate spacer layer 209 Due to gate charge deviations and etch rate differences associated with process variations, the resulting dummy gate stack 201 More etched than the dummy gate stacks 211 / 221 , For example, the dummy gate stack is 211 wider than the dummy gate stack 201 , Thus, removal of the excess portions of the first gate spacer layer becomes 209 above the second hardmask 218 take longer than removing the excess portions of the first gate spacer layer 209 above the second hardmask 208 of the first dummy gate stack 201 , As a result, when the first gate spacer layer 209 anisotropically etched, the portion of the first gate spacer layer 209 over the second hardmask 208 removed and the second hard mask 208 may begin to be etched while the first gate spacer layer 209 still over the second dummy gate stack 211 is etched. In the in 10 example, about 5 nm of the second hard mask 208 of the first dummy gate stack 201 removing the excess portions of the first gate spacer layer 209 incidentally removed.

Der dritte Dummy-Gatestapel 221 hat eine ähnliche Breite wie der erste Dummy-Gatestapel 201. Auf dem dritten Dummy-Gatestapel 221 ist jedoch der zweite Gate-Abstandshalter 232 abgeschieden, der das selektive Ätzen der lateralen Abschnitte der ersten Gate-Abstandshalterschicht 209 über dem dritten Dummy-Gatestapel 221 verhindern kann.The third dummy gate stack 221 has a similar width as the first dummy gate stack 201 , On the third dummy gate stack 221 however, it is the second gate spacer 232 deposited, which is the selective etching of the lateral portions of the first gate spacer layer 209 over the third dummy gate stack 221 can prevent.

Somit ist die Gate-Höhe des ersten Dummy-Gatestapels 201 (einschließlich der Hartmasken 206/208, ohne das Dummy-Gatedielektrikum 202) die Höhe D14, die in einigen Ausführungsformen zwischen etwa 100 nm und 180 nm liegen kann, beispielsweise bei etwa 140 nm. Die Gate-Höhe des zweiten Dummy-Gatestapel 211 (einschließlich der Hartmasken 216/218, ohne das Dummy-Gatedielektrikum 212) ist die Höhe D15 , die in einigen Ausführungsformen zwischen etwa 135 nm und 215 nm liegen kann, beispielsweise bei etwa 175 nm. Die Gate-Höhe des dritten Dummy-Gatestapel 221 (einschließlich der Hartmasken 226/228 und der ersten Gate-Abstandshalter 230 und der zweiten Gate-Abstandshalter 232, ohne das Dummy-Gatedielektrikum 222) ist die Höhe D16 , die in einigen Ausführungsformen zwischen etwa 150 nm und 250 nm liegen kann, beispielsweise bei etwa 200 nm. Diese Abmessungen sind jedoch lediglich Beispiele, und es können beliebige geeignete Abmessungen verwendet werden.Thus, the gate height of the first dummy gate stack is 201 (including the hard masks 206 / 208 without the dummy gate dielectric 202 ) the height D 14 , which in some embodiments may be between about 100 nm and 180 nm, for example about 140 nm. The gate height of the second dummy gate stack 211 (including the hard masks 216 / 218 without the dummy gate dielectric 212 ) is the height D 15 which, in some embodiments, may be between about 135 nm and 215 nm, for example about 175 nm. The gate height of the third dummy gate stack 221 (including the hard masks 226 / 228 and the first gate spacer 230 and the second gate spacer 232 without the dummy gate dielectric 222 ) is the height 16 which, in some embodiments, may be between about 150 nm and 250 nm, for example, about 200 nm. However, these dimensions are merely examples, and any suitable dimensions may be used.

Bezugnehmend auf 11 können epitaktische Source/Drain-Bereiche 240 neben den Dummy-Gates, z. B. dem Dummy-Gatestapel 201, wie gezeigt, unter Verwendung irgendeines geeigneten Verfahrens ausgebildet werden. Die epitaktischen Source/Drain-Bereiche 240 können auch als epitaktische Source/Drain-Strukturen 240 bezeichnet werden. In einigen Ausführungsformen können Vertiefungen (nicht gezeigt) in dem Halbleitermaterial 200 in Source/Drain-Bereichen geätzt und epitaktische Strukturen in den Vertiefungen ausgebildet werden, um die epitaktischen Source/Drain-Strukturen 240 auszubilden. In einigen Ausführungsformen werden die epitaktischen Source/Drain-Strukturen 240 epitaktisch in den Vertiefungen unter Verwendung von metallorganischer CVD (MOCVD), Molekularstrahlepitaxie (MBE), Flüssigphasenepitaxie (LPE), Gasphasenepitaxie (VPE), selektivem epitaktischem Wachstum (SEG), einer Kombination davon oder dergleichen gezüchtet. Die epitaktischen Source/Drain-Strukturen 240 können ein beliebiges geeignetes Material umfassen, wie jedes Material, das für n-FETs, wie zum Beispiel FinFETs, geeignet ist. Wenn das Halbleitermaterial 200 beispielsweise Silizium ist, können die epitaktischen Source/Drain-Strukturen 240 Silizium, SiC, SiCP, SiP oder dergleichen umfassen. Die epitaktischen Source/Drain-Strukturen 240 können Oberflächen aufweisen, die von jeweiligen Oberflächen des Halbleitermaterials 200 erhaben sind und Facetten aufweisen. In einigen Ausführungsformen sind die epitaktischen Source/Drain-Strukturen 240 in dem Halbleitermaterial 200 derart ausgebildet, dass jeder Dummy-Gatestapel 201/211/221 zwischen einem jeweiligen benachbarten Paar der epitaktischen Source/Drain-Strukturen 240 angeordnet sein kann. In einigen Ausführungsformen sind die epitaktischen Source/Drain-Strukturen 240 nicht in nicht aktiven Bereichen des Chips ausgebildet, wie zum Beispiel dort, wo der Dummy-Gatestapel 231 angeordnet ist. Die epitaktischen Source/Drain-Strukturen 240 können auf benachbarten Seiten des Dummy-Gatestapels 221 in einem Eingabe/AusgabeBereich des Chips ausgebildet sein, müssen es aber nicht.Referring to 11 can be epitaxial source / drain regions 240 next to the dummy gates, z. B. the dummy gate stack 201 , as shown, may be formed using any suitable method. The epitaxial source / drain regions 240 can also be used as epitaxial source / drain structures 240 be designated. In some embodiments, pits (not shown) may be in the semiconductor material 200 etched in source / drain regions and epitaxial structures are formed in the recesses to the epitaxial source / drain structures 240 train. In some embodiments, the epitaxial source / drain structures become 240 epitaxially grown in the wells using organometallic CVD (MOCVD), Molecular Beam Epitaxy (MBE), Liquid Phase Epitaxy (LPE), Gas Phase Epitaxy (VPE), Selective Epitaxial Growth (SEG), a combination thereof, or the like. The epitaxial source / drain structures 240 may include any suitable material, such as any material suitable for n-type FETs, such as FinFETs. When the semiconductor material 200 For example, silicon may be the epitaxial source / drain structures 240 Silicon, SiC, SiCP, SiP or the like. The epitaxial source / drain structures 240 may include surfaces of respective surfaces of the semiconductor material 200 are sublime and have facets. In In some embodiments, the epitaxial source / drain structures 240 in the semiconductor material 200 formed such that each dummy gate stack 201 / 211 / 221 between a respective adjacent pair of epitaxial source / drain structures 240 can be arranged. In some embodiments, the epitaxial source / drain structures 240 not formed in non-active areas of the chip, such as where the dummy gate stack 231 is arranged. The epitaxial source / drain structures 240 can on adjacent sides of the dummy gate stack 221 but need not be in an input / output area of the chip.

Die epitaktischen Source/Drain-Strukturen 240 können während der Ausbildung in situ oder nach der Ausbildung mit einem geeigneten n- oder p-Dotierstoff dotiert werden.The epitaxial source / drain structures 240 may be doped during formation in situ or after formation with a suitable n- or p-type dopant.

Die 12-16 zeigen ein Gate-Ersetzungsverfahren gemäß einigen Ausführungsformen. Die 20-26, die weiter unten beschrieben werden, zeigen ein Gate-Ersetzungsverfahren gemäß weiteren Ausführungsformen. Aufgrund der Verwendung des Wärmeleitkissens während des Hartmaskenätzens der Dummy-Gatestapel kann eine gleichmäßigere Gate-Höhe erreicht werden.The 12-16 show a gate replacement method according to some embodiments. The 20-26 , which will be described later, show a gate replacing method according to other embodiments. Due to the use of the thermal pad during hardmask etching of the dummy gate stacks, a more uniform gate height can be achieved.

12 zeigt einen Photoresist 250, der zwischen den Dummy-Gatestrukturen abgeschieden wird, um die epitaktischen Source/Drain-Strukturen 240 und das Halbleitermaterial 200 zu schützen. Der Photoresist 250 kann unter Verwendung irgendeines geeigneten Verfahrens abgeschieden werden. In einigen Ausführungsformen, in denen der Photoresist 250 die Dummy-Gates 201/211/221 bedeckt, kann der Photoresist 250 strukturiert werden, um einen oberen Teil jedes der Dummy-Gates 201/211/221 freizulegen. Der verbleibende Photoresist 250 zwischen den Gatestrukturen 201/211/221 weist eine Höhe und eine obere Flächenkontur auf, die von den Unterschieden in den Gate-Höhen und den Gate-Abständen zwischen benachbarten Gates abhängt. 12 shows a photoresist 250 which is deposited between the dummy gate structures to the epitaxial source / drain structures 240 and the semiconductor material 200 to protect. The photoresist 250 can be deposited using any suitable method. In some embodiments, where the photoresist 250 the dummy gates 201 / 211 / 221 covered, the photoresist can 250 be structured to an upper part of each of the dummy gates 201 / 211 / 221 expose. The remaining photoresist 250 between the gate structures 201 / 211 / 221 has a height and an upper surface contour, which depends on the differences in the gate heights and the gate distances between adjacent gates.

13 zeigt das Entfernen der zweiten Hartmasken 208/218/228 und das Entfernen der ersten Hartmasken 206/216/226 (siehe z. B. 12). Die Struktur kann in einer Ätzkammer angeordnet werden, wie beispielsweise der Ätzkammer 10, die oben in Bezug auf die 1-7D beschrieben wurde, wobei die Ätzkammer ein Wärmeleitkissen wie das Wärmeleitkissen 60 zwischen einem Einsatzring und dem elektrostatischen Futter aufweist. Das Wärmeleitkissen ist so konfiguriert, dass es Wärme von einem Rand des Wafers 200 ableitet, um ein gleichmäßigeres Ätzen über die Gate-Ladung zu erreichen. 13 shows the removal of the second hard masks 208 / 218 / 228 and removing the first hard masks 206 / 216 / 226 (see eg 12 ). The structure may be disposed in an etching chamber, such as the etching chamber 10 that in terms of the above 1-7D has been described, wherein the etching chamber, a heat-conducting cushion as the heat-conducting pad 60 between an insert ring and the electrostatic chuck. The heat-transfer pad is configured to heat it from one edge of the wafer 200 to achieve a more uniform etch across the gate charge.

Wie oben beschrieben, kann das Halbleitermaterial 200 dem Wafer 52 der 1-7D entsprechen. Gemäß einigen Ausführungsformen kann das oben beschriebene Ätzen zum Ätzen der ersten Hartmasken 206/216/226 und der zweiten Hartmasken 208/218/228 in mehreren Stufen durchgeführt werden. Das verwendete Ätzgas kann CH3F umfassen. Das Ätzgas kann auch C4F6, CF4, CO, CHF3, C4F8, CH2F2 und/oder SF6 umfassen. Sauerstoff (O2 ) kann dem Prozessgas hinzugefügt werden, um die Ätzrate zu verlangsamen.As described above, the semiconductor material 200 the wafer 52 of the 1-7D correspond. According to some embodiments, the above-described etching may be for etching the first hard masks 206 / 216 / 226 and the second hardmask 208 / 218 / 228 be carried out in several stages. The etching gas used may comprise CH 3 F. The etching gas may also comprise C 4 F 6 , CF 4 , CO, CHF 3 , C 4 F 8 , CH 2 F 2 and / or SF 6 . Oxygen ( O 2 ) can be added to the process gas to slow the etch rate.

Aufgrund der Gate-Ladungseffekte (beispielsweise ist der Dummy-Gatestapel 211 breiter als der Dummy-Gatestapel 201 oder der Dummy-Gatestapel 201 ist kürzer als der Dummy-Gatestapel 221) können unterschiedliche Ätzraten über den Wafer 200 vorhanden sein. Da das Ätzen in mehreren Stufen durchgeführt werden kann, kann außerdem eine Kammerleerlaufzeit die Ätzraten beeinflussen. Zum Beispiel kann ein Ätzen der ersten Stufe das Ätzen von lateralen Abschnitten des zweiten Gate-Abstandshalters 232 über dem Dummy-Gatestapel 221 (und ähnlichen Gates) umfassen. Ein Ätzen der zweiten Stufe kann ein Ätzen der verbleibenden lateralen Abschnitte des ersten Gate-Abstandshalters 230 über dem Dummy-Gatestapel 221 (und ähnlichen Gatestapeln) umfassen, die zuvor durch den zweiten Gate-Abstandshalter 232 bedeckt waren. Ein Ätzen der dritten Stufe kann ein Ätzen der zweiten Hartmasken 208/218/228 von jedem der Dummy-Gatestapel 201/211/221 umfassen. Ein Ätzen der vierten Stufe kann ein Ätzen der ersten Hartmasken 206/216/226 von jedem der Dummy-Gatestapel 201/211/221 umfassen.Due to the gate charge effects (for example, the dummy gate stack 211 wider than the dummy gate stack 201 or the dummy gate stack 201 is shorter than the dummy gate stack 221 ) can have different etching rates across the wafer 200 to be available. In addition, since etching can be performed in multiple stages, chamber void time can affect the etch rates. For example, etching the first stage may include etching lateral portions of the second gate spacer 232 over the dummy gate stack 221 (and similar gates). Etching the second stage may include etching the remaining lateral portions of the first gate spacer 230 over the dummy gate stack 221 (and similar gate stacks) previously defined by the second gate spacer 232 were covered. Etching the third stage may be etching the second hardmask 208 / 218 / 228 from each of the dummy gate stacks 201 / 211 / 221 include. Etching the fourth stage may include etching the first hard masks 206 / 216 / 226 from each of the dummy gate stacks 201 / 211 / 221 include.

Jede der Ätzstufen kann auf ein bestimmtes Material zum Ätzen abzielen, wie z. B. verschiedene Hartmasken, jedoch können andere nicht anvisierte Materialien auch teilweise oder vollständig durch die Ätzstufen verbraucht werden. Zum Beispiel kann der Photoresist 250 durch die Ätzstufen verbraucht werden. In einem weiteren Beispiel kann das Ätzen der ersten Stufe, das auf den zweiten Gate-Abstandshalter 232 abzielt, nebenbei Teile der zweiten Hartmasken 208 bzw. 218 der Dummy-Gatestapel 201/211 ätzen. In ähnlicher Weise kann das Ätzen des ersten Gate-Abstandshalters 230 nebenbei Teile der zweiten Hartmasken 208 und 218 und/oder Teile der ersten Hartmasken 206 und 216 ätzen.Each of the etching stages may be aimed at a particular material for etching, such as etching. As different hard masks, but other unvisited materials can also be partially or completely consumed by the etching stages. For example, the photoresist 250 consumed by the etching stages. In another example, the first stage etching applied to the second gate spacer 232 aims, incidentally, parts of the second hard masks 208 respectively. 218 the dummy gate stack 201 / 211 etching. Similarly, the etching of the first gate spacer 230 incidentally parts of the second hard masks 208 and 218 and / or parts of the first hard masks 206 and 216 etching.

In einigen Ausführungsformen kann ein mehrstufiges Ätzen eine Kammerleerlaufzeit zwischen jeder Stufe aufweisen. Beispielsweise kann die Kammerleerlaufzeit verwendet werden, um die Kammer zu reinigen und aufrechtzuerhalten, Prozessgase auszutauschen oder um zu ermöglichen, dass die Kammer zwischen den Ätzstufen abkühlt. Wenn die Kammerleerlaufzeit zunimmt, können sich die Ätzraten bei Wiederaufnahme des Ätzens aufgrund der fallenden Temperatur erhöhen.In some embodiments, multi-stage etching may include a chamber idle time between each stage. For example, the chamber idle time may be used to clean the chamber and maintain, exchange process gases, or to allow the chamber to cool between the etch stages. As the chamber idle time increases, etch rates may increase upon resumption of the etch due to the falling temperature.

Ein Wärmeleitkissen, wie etwa das Wärmeleitkissen 60, stellt einen kontinuierlichen Wärmeableitungsmechanismus für den Waferrand und den Einsatzring während der Kammerleerlaufzeit bereit. Das Wärmeleitkissen 60 ermöglicht aufgrund der besseren Temperaturgleichmäßigkeit eine stabilere Ätzrate über den Wafer. Ohne das Wärmeleitkissen 60 würde der Rand des Wafers 200 während des Leerlaufs der Kammer im Vergleich zu den zentralen Kühlbereichen des Wafers 200 unverhältnismäßig heiß werden. Eine solche unverhältnismäßige Wärme würde bei diesen heißeren Temperaturen an dem Waferrand eine langsame Ätzrate verursachen und könnte den Effekt von Gate-Ladungsunterschieden auf die Gate-Höhe verstärken. Mit solchen Unterschieden können engere, gegenüber Ätzmittel anfälligere Gates zu kurz werden und Gate-Kurzschlüsse verursachen. Mit dem Wärmeleitkissen 60 werden jedoch aufgrund einer konsistenteren Ätzrate über den Wafer 200 nach der Kammerleerlaufzeit die Gate-Höhenunterschiede aufgrund von Gate-Ladungseffekten verbessert, indem die Ätzrate konsistenter gemacht wird.A thermal pad, such as the thermal pad 60 , provides a continuous heat dissipation mechanism for the wafer edge and insert ring during chamber idle time. The thermal pad 60 allows a more stable etch rate across the wafer due to better temperature uniformity. Without the heat transfer pad 60 would be the edge of the wafer 200 during idling of the chamber compared to the central cooling regions of the wafer 200 become disproportionately hot. Such disproportionate heat would cause a slow etch rate at these hotter temperatures on the wafer edge and could enhance the effect of gate charge differences on gate height. With such differences, tighter gates that are more susceptible to etchants may become too short and cause gate shorts. With the heat-conducting pad 60 however, are transmitted across the wafer due to a more consistent etch rate 200 after the chamber idle time, the gate height differences due to gate charge effects are improved by making the etch rate more consistent.

Ein Nachweis der realisierten Wirkungen des Wärmeleitkissens 60 wird nachstehend unter Bezugnahme auf die 27A bis 30B beschrieben.A proof of the realized effects of the thermal pad 60 is described below with reference to the 27A to 30B described.

Bezugnehmend auf 13 wird nach dem Ätzen jeder verbleibende Photoresist 250 durch irgendein geeignetes Verfahren entfernt. Die oberen Flächen der Dummy-Gateelektroden 204/214/224 wurden freigelegt. Die Dummy-Gates 201/211/221 wurden jeweils um eine Höhe D19 von etwa 3-7 nm, beispielsweise 5 nm, überätzt. Als Folge des nebenbei anfallenden Ätzens aufgrund der Gate-Ladungseffekte wurde die Dummy-Gateelektrode 204 nebenbei um eine Höhe D17 von etwa 3-7 nm, beispielsweise 5 nm, geätzt. In dem vorliegenden Beispiel, in dem die Gate-Höhe D11 (9) etwa 95 nm betrug, beträgt die neue Gate-Höhe der Dummy-Gateelektrode 204 etwa 90 nm. In ähnlicher Weise wurde als Folge des nebenbei anfallenden Ätzens aufgrund der Gate-Ladungseffekte die Dummy-Gateelektrode 214 nebenbei um eine Höhe D18 von etwa 1 bis 5 nm, beispielsweise 3 nm, geätzt. In dem vorliegenden Beispiel, in dem die Gate-Höhe D11 (9) etwa 95 nm betrug, beträgt die neue Gate-Höhe der Dummy-Gateelektrode 214 etwa 87 nm. Aufgrund des Überätzens des Dummy-Gatestapels 221 beträgt in dem vorliegenden Beispiel, wo die Gate-Höhe D11 95 nm betrug, die neuen Gate-Höhe der Dummy-Gateelektrode 224 etwa 90 nm.Referring to 13 After etching, any remaining photoresist will be 250 removed by any suitable method. The upper surfaces of the dummy gate electrodes 204 / 214 / 224 were uncovered. The dummy gates 201 / 211 / 221 were each at a height D 19 about 3 - 7 nm, for example 5 nm, over-etched. As a result of the incidental etching due to the gate charge effects, the dummy gate electrode became 204 by a height D 17 about 3 - 7 nm, for example 5 nm, etched. In the present example, where the gate height D 11 ( 9 ) was about 95 nm, the new gate height is the dummy gate electrode 204 about 90 nm. Similarly, as a result of the incidental etching due to the gate charge effects, the dummy gate electrode became 214 by a height D 18 about 1 to 5 nm, for example 3 nm, etched. In the present example, where the gate height D 11 ( 9 ) was about 95 nm, the new gate height is the dummy gate electrode 214 about 87 nm. Due to overetching of the dummy gate stack 221 is in the present example where the gate height D 11 95 nm, the new gate height of the dummy gate electrode 224 about 90 nm.

Durch Verwenden eines Wärmeleitkissens (wie z. B. des Wärmeleitkissens 60) in dem Ätzverfahren kann die Gate-Höhendifferenz in der Endvorrichtung weniger als etwa 3,0 bis etwa 6,5 nm betragen.By using a thermal pad (such as the thermal pad 60 In the etching process, the gate height difference in the end device may be less than about 3.0 to about 6.5 nm.

Als nächstes werden, wie in 14 gezeigt, eine Ätzstoppschicht (nicht gezeigt) und ein erstes Zwischenschichtdielektrikum (ILD) 260 über den Dummy-Gates 201/211/221 und in den Räumen neben den Dummy-Gates 201/211/221 über den epitaktischen Source/Drain-Bereichen 240 ausgebildet. In einigen Ausführungsformen ist das ILD 260 ein fließfähiger Film, der durch eine fließfähige CVD ausgebildet wird. In einigen Ausführungsformen ist das ILD 260 aus einem Dielektrikum wie beispielsweise Phosphorsilikatglas (PSG), Borosilikatglas (BSG), Bor-dotiertem Phosphorsilikatglas (BPSG), undotiertem Silikatglas (USG) oder dergleichen ausgebildet und kann durch irgendein geeignetes Verfahren wie CVD, PECVD, eine Kombination davon oder dergleichen abgeschieden werden. In einigen Ausführungsformen wird die Ätzstoppschicht als Stoppschicht verwendet, während das ILD 260 strukturiert wird, um Öffnungen für nachfolgend ausgebildete Kontakte auszubilden. Dementsprechend kann ein Material für die Ätzstoppschicht so gewählt werden, dass das Material der Ätzstoppschicht eine niedrigere Ätzrate als das Material des ILD 260 aufweist.Next, as in 14 an etch stop layer (not shown) and a first interlayer dielectric (ILD) 260 over the dummy gates 201 / 211 / 221 and in the rooms next to the dummy gates 201 / 211 / 221 over the epitaxial source / drain regions 240 educated. In some embodiments, this is the ILD 260 a flowable film formed by a flowable CVD. In some embodiments, this is the ILD 260 formed of a dielectric such as phosphosilicate glass (PSG), borosilicate glass (BSG), boron-doped phosphosilicate glass (BPSG), undoped silicate glass (USG) or the like, and can be deposited by any suitable method such as CVD, PECVD, a combination thereof or the like. In some embodiments, the etch stop layer is used as the stop layer while the ILD 260 is patterned to form openings for subsequently formed contacts. Accordingly, a material for the etch stop layer may be selected such that the material of the etch stop layer has a lower etch rate than the material of the ILD 260 having.

Bezugnehmend auf 15 kann ein Planarisierungsverfahren, wie ein CMP, durchgeführt werden, um die obere Fläche des ILD 260 mit den oberen Flächen der Dummy-Gates 201/211/221 zu nivellieren. Nach dem Planarisierungsverfahren sind obere Flächen der Dummy-Gateelektroden 204/214/2224 durch das ILD 260 freigelegt. Die Höhe jeder der Dummy-Gateelektroden 204/214/224 kann so planarisiert werden, dass sie etwa der Höhe der kürzesten Dummy-Gateelektrode entspricht. In dem vorliegenden Beispiel ist das die Dummy-Gateelektrode 204 mit etwa 90 nm Höhe. Da das Wärmeleitkissen 60 in dem Verfahren des Ätzens der ersten Hartmasken 206/216/226 und der zweiten Hartmasken 208/218/228 verwendet wurde, ist die durchschnittliche Gate-Gesamthöhe größer, was zu einer besseren Bewahrung der Gate-Höhen führt. Mit anderen Worten sind die Gates (einschließlich insbesondere der kürzesten Gates, die aus Gate-Ladungseffekten resultieren) höher als sie ohne Ätzen mit dem Wärmeleitkissen 60 wären.Referring to 15 For example, a planarization method, such as a CMP, may be performed around the top surface of the ILD 260 with the top surfaces of the dummy gates 201 / 211 / 221 to level. After the planarization process, upper surfaces of the dummy gate electrodes are 204 / 214 / 2224 through the ILD 260 exposed. The height of each of the dummy gate electrodes 204 / 214 / 224 can be planarized to approximate the height of the shortest dummy gate electrode. In the present example, this is the dummy gate electrode 204 with about 90 nm height. Because the heat-conducting pad 60 in the process of etching the first hardmask 206 / 216 / 226 and the second hardmask 208 / 218 / 228 has been used, the average overall gate height is larger, resulting in better preservation of the gate heights. In other words, the gates (including in particular the shortest gates resulting from gate charge effects) are higher than they are without etching with the heat conduction pad 60 would.

Als nächstes werden, wie in 16 gezeigt, die Dummy-Gates 201/211/222 durch Metallgates 301/311/321 ersetzt. Als Teil des Ersetzens wurden jeweils die Dummy-Gateelektroden 204/214/224 von 15 durch Metall-Gateelektroden 304/314/324 und die Dummy-Gatedielektrika 202/212/222 durch Gatedielektrikumsschichten 302/312/322 ersetzt. Auch wurden die Metall-Gateelektroden 304/314/324 vertieft und ein selbstausgerichteter Kontaktisolierfilm 306/316/326 wurde über jeder der Metall-Gateelektroden 304/314/324 ausgebildet.Next, as in 16 shown the dummy gates 201 / 211 / 222 through metal gates 301 / 311 / 321 replaced. As part of the replacement, the dummy gate electrodes were respectively formed 204 / 214 / 224 from 15 through metal gate electrodes 304 / 314 / 324 and the dummy gate dielectrics 202 / 212 / 222 through gate dielectric layers 302 / 312 / 322 replaced. Also, the metal gate electrodes were 304 / 314 / 324 recessed and a self-aligned Kontaktisolierfilm 306 / 316 / 326 was over each of the metal gate electrodes 304 / 314 / 324 educated.

Das Ersetzen der Dummy-Gates 201/211/221 durch die Metall-Gates 301/311/321 kann durch jedes geeignete Verfahren erfolgen. In einigen Ausführungsformen können die Dummy-Gates 201/211/221 durch Ätzen zwischen den jeweiligen ersten Gate-Abstandshaltern 210/220/230 unter Verwendung von geeignetem Ätzmittel und Ätztechnik entfernt werden, um die Dummy-Gateelektroden 205/215/225 und die Dummy-Gatedielektrika 202/212/222 zu entfernen. Das Entfernen der Dummy-Gateelektrode und des Dummy-Gatedielektrikums bildet Vertiefungen (nicht gezeigt) zwischen den ersten Gate-Abstandshaltern aus.Replacing the dummy gates 201 / 211 / 221 through the metal gates 301 / 311 / 321 can be done by any suitable method. In some embodiments, the dummy gates 201 / 211 / 221 by etching between the respective first gate spacers 210 / 220 / 230 be removed using suitable etchant and etching technique to the dummy gate electrodes 205 / 215 / 225 and the dummy gate dielectrics 202 / 212 / 222 to remove. The removal of the dummy gate electrode and the dummy gate dielectric forms recesses (not shown) between the first gate spacers.

In einigen Ausführungsformen werden die Gatedielektrikumsschichten 302/312/322 konform in den Vertiefungen und über dem ILD 260 abgeschieden. In einigen Ausführungsformen umfassen die Gatedielektrikumsschichten 302/312/322 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In weiteren Ausführungsformen umfassen die Gatedielektrikumsschichten 302/312/322 ein Highk-Dielektrikum und bei diesen Ausführungsformen können die Gatedielektrikumsschichten 302/312/322 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon umfassen. Die Herstellungsverfahren der Gatedielektrikumsschichten 302/312/322 können Molekularstrahlablagerung (MBD), ALD, PECVD, eine Kombination davon oder dergleichen umfassen. Die Gatedielektrikumsschichten 302/312/322 können sich über die Oberfläche des ILD 260 hinaus erstrecken, was in einem späteren Verfahren entfernt wird.In some embodiments, the gate dielectric layers become 302 / 312 / 322 compliant in the wells and above the ILD 260 deposited. In some embodiments, the gate dielectric layers include 302 / 312 / 322 Silicon oxide, silicon nitride or multilayers thereof. In further embodiments, the gate dielectric layers include 302 / 312 / 322 a high-k dielectric, and in these embodiments, the gate dielectric layers 302 / 312 / 322 have a k value of greater than about 7.0, and may include a metal oxide or silicate of Hf, Al, Zr, La, Mg, Ba, Ti, Pb, and combinations thereof. The manufacturing processes of the gate dielectric layers 302 / 312 / 322 may include molecular beam deposition (MBD), ALD, PECVD, a combination thereof, or the like. The gate dielectric layers 302 / 312 / 322 can get over the surface of the ILD 260 which will be removed in a later process.

Als nächstes werden die Gateelektroden 304/314/324 aus einem Material ausgebildet, das über den Gatedielektrikumsschichten 302/312/322 abgeschieden wird und die verbleibenden Teile der Vertiefungen füllt. Die Gateelektroden 304/413/324 können aus einem metallhaltigen Material wie TiN, TaN, TaC, TiC, TiO, Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Kombinationen davon oder Mehrfachschichten davon bestehen. Nach dem Füllen der Vertiefung mit dem Gateelektrodenmaterial kann ein Planarisierungsverfahren, wie ein CMP, durchgeführt werden, um die überschüssigen Anteile der Gatedielektrikumsschichten 302/312/322 und des Gateelektrodenmaterials zu entfernen, welche über der oberen Fläche des ILD 260 liegen.Next are the gate electrodes 304 / 314 / 324 formed of a material that over the gate dielectric layers 302 / 312 / 322 is deposited and fills the remaining parts of the wells. The gate electrodes 304 / 413 / 324 may be made of a metal-containing material such as TiN, TaN, TaC, TiC, TiO, Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, combinations thereof, or multiple layers thereof. After filling the recess with the gate electrode material, a planarization process, such as a CMP, may be performed to remove the excess portions of the gate dielectric layers 302 / 312 / 322 and the gate electrode material overlying the top surface of the ILD 260 lie.

Obwohl nicht gezeigt, können die Gateelektroden 304/314/324 eine Reihe von einer oder mehreren gestapelten Schichten (nicht gezeigt) umfassen. Die gestapelten Schichten können konform in den Vertiefungen, über Seitenwänden und Böden der Gateelektroden 302/312/322 und über der oberen Fläche des ILD 260 abgeschieden werden. Die gestapelten Schichten können durch ein konformes Abscheidungsverfahren wie ALD oder CVD ausgebildet werden und weisen eine im Wesentlichen gleichmäßige Dicke innerhalb von Prozessschwankungen auf. Die gestapelten Schichten können eine Diffusionssperrschicht und eine oder mehrere Austrittsarbeitsschichten über der Diffusionssperrschicht aufweisen. Die Diffusionssperrschicht kann aus Titannitrid (TiN) oder Thalliumnitrid ausgebildet sein. Die eine oder mehreren Austrittsarbeitsschichten bestimmen die Austrittsarbeit des Gates und können mindestens eine Schicht oder eine Mehrzahl von Schichten aus verschiedenen Materialien umfassen. Das spezifische Material der Austrittsarbeitsschicht kann danach ausgewählt werden, ob der jeweilige FinFET ein n-FinFET oder ein p-FinFET ist. Wenn der FinFET beispielsweise ein n-FinFET ist, kann die Austrittsarbeitsschicht eine AlTiC-Schicht umfassen. Wenn der FinFET ein p-FinFET ist, kann die Austrittsarbeitsschicht eine AlTiN- und/oder eine AlTiC-Schicht umfassen. Nach dem Abscheiden der einen oder mehreren Austrittsarbeitsschichten kann eine Sperrschicht (nicht gezeigt), die eine weitere TiN-Schicht sein kann, ausgebildet werden. Auf die Sperrschicht folgend kann das oben beschriebene Gateelektrodenmaterial in den verbleibenden Vertiefungen abgeschieden werden.Although not shown, the gate electrodes may be 304 / 314 / 324 a series of one or more stacked layers (not shown). The stacked layers can conform to the wells, sidewalls and bottoms of the gate electrodes 302 / 312 / 322 and above the upper surface of the ILD 260 be deposited. The stacked layers may be formed by a conformal deposition process such as ALD or CVD and have a substantially uniform thickness within process variations. The stacked layers may include a diffusion barrier layer and one or more work function layers over the diffusion barrier layer. The diffusion barrier layer may be formed of titanium nitride (TiN) or thallium nitride. The one or more work function layers determine the work function of the gate and may include at least one layer or a plurality of layers of different materials. The specific material of the work function layer may be selected according to whether the respective FinFET is an n-type FinFET or a p-type FinFET. For example, if the FinFET is an n-FinFET, the work function layer may comprise an AlTiC layer. If the FinFET is a p-type FinFET, the work function layer may comprise an AlTiN and / or an AlTiC layer. After depositing the one or more work function layers, a barrier layer (not shown), which may be another TiN layer, may be formed. Following the barrier layer, the gate electrode material described above may be deposited in the remaining wells.

In einigen Ausführungsformen kann die Ausbildung der Gatedielektrikumsschichten 302/312/322 gleichzeitig erfolgen, so dass die Gatedielektrikumsschichten 302/312/322 aus den gleichen Materialien bestehen, und die Ausbildung der Gateelektroden 304/314/324 kann gleichzeitig erfolgen, so dass die Gateelektroden 304/314/324 aus den gleichen Materialien bestehen. In weiteren Ausführungsformen können die Gatedielektrikumsschichten 302/312/322 jedoch durch unterschiedliche Verfahren ausgebildet werden, so dass die Gatedielektrikumsschichten 302/312/322 aus unterschiedlichen Materialien bestehen können, und die Gateelektroden 304/314/324 können durch unterschiedliche Verfahren ausgebildet werden, so dass die Gateelektroden 304/314/324 aus unterschiedlichen Materialien bestehen können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn getrennte Verfahren verwenden werden.In some embodiments, the formation of the gate dielectric layers 302 / 312 / 322 occur simultaneously so that the gate dielectric layers 302 / 312 / 322 consist of the same materials, and the formation of the gate electrodes 304 / 314 / 324 can be done simultaneously, so that the gate electrodes 304 / 314 / 324 made of the same materials. In further embodiments, the gate dielectric layers 302 / 312 / 322 however, may be formed by different methods such that the gate dielectric layers 302 / 312 / 322 may consist of different materials, and the gate electrodes 304 / 314 / 324 can be formed by different methods, so that the gate electrodes 304 / 314 / 324 can consist of different materials. Various masking steps can be used to mask and expose appropriate areas when using separate methods.

In einigen Ausführungsformen können die Gateelektroden 304/314/324 vertieft werden, um zweite Vertiefungen auszubilden, indem die Gateelektroden teilweise unter Verwendung geeigneter Ätzmittel und Ätztechniken geätzt werden. Ein selbstausgerichteter Kontaktisolierfilm kann in den Vertiefungen und über dem ILD 260 abgeschieden werden. Der selbstausgerichtete Kontaktisolierfilm kann aus SiN, Siliziumoxinitrid, Siliziumkarbonitrid, SiOCN, einer Kombination davon oder dergleichen bestehen. Nach dem Ausbilden des selbstausgerichteten Kontaktisolierfilms kann ein Planarisierungsverfahren, wie ein CMP, durchgeführt werden, um die überschüssigen Anteile des selbstausgerichteten Kontaktisolierfilms zu entfernen, die sich über der oberen Fläche des ILD 260 befinden, wodurch die selbstausgerichteten Kontaktisolierfilme 306/316/326 ausgebildet werden. In einigen Ausführungsformen können die selbstausgerichteten Kontaktisolierfilme 306/316/326 weiter vertieft werden und eine Deckschicht (nicht gezeigt) aus dem gleichen oder einem anderen Material (wie jenen, die oben für den selbstausgerichteten Kontaktisolierfilm aufgelistet sind) kann über den selbstausgerichteten Kontaktisolierfilmen 306/316/326 ausgebildet werden. Die selbstausgerichteten Kontaktisolierfilme 306/316/326 können verwendet werden, um die Gates 301/311/321 während der Ausbildung von selbstausgerichteten Kontakten zu schützen. In some embodiments, the gate electrodes may be 304 / 314 / 324 be recessed to form second recesses by partially etching the gate electrodes using suitable etchants and etching techniques. A self-aligned contact isolation film can be found in the wells and above the ILD 260 be deposited. The self-aligned contact insulating film may be made of SiN, silicon oxynitride, silicon carbonitride, SiOCN, a combination thereof, or the like. After forming the self-aligned contact insulating film, a planarization process, such as a CMP, may be performed to remove the excess portions of the self-aligned contact insulating film that overlies the top surface of the ILD 260 which causes the self-aligned contact insulating films 306 / 316 / 326 be formed. In some embodiments, the self-aligned contact insulating films 306 / 316 / 326 can be further recessed and a cover layer (not shown) of the same or different material (such as those listed above for the self-aligned contact insulating film) can over the self-aligned Kontaktisolierfilmen 306 / 316 / 326 be formed. The self-aligned Kontaktisolierfilme 306 / 316 / 326 Can be used to the gates 301 / 311 / 321 to protect during the training of self-aligned contacts.

Die 17-19 zeigen die Ausbildung von selbstausgerichteten Kontakten, wie z. B. den selbstausgerichteten Kontakten 371/372 der 19, gemäß einigen Ausführungsformen. Die Struktur, wie in 16 gezeigt, wurde so erweitert, dass sie zwei zusätzliche Gates 301 vom Logik-Typ umfasst. Ein zweites ILD 360 wird über dem ersten ILD 260 unter Verwendung von Materialien und Verfahren abgeschieden, wie sie oben in Bezug auf das erste ILD 260 beschrieben wurden, die nicht wiederholt werden. Eine Hartmaske 365 wird über dem zweiten ILD 360 ausgebildet. Die Hartmaske 365 kann aus einem beliebigen geeigneten Material bestehen, beispielsweise einem Oxid oder Nitrid, wie etwa Titannitrid. Ein Photoresist (nicht gezeigt) kann über der Hartmaske 365 ausgebildet und strukturiert werden, um Öffnungen in der Hartmaske 365 auszubilden, die dann unter Verwendung irgendeiner geeigneten Ätztechnik auf das zweite ILD 360 und das erste ILD 260 übertragen werden, um Kontaktöffnungen 361 auszubilden. Die Kontaktöffnungen 361 können alle gleichzeitig in einem gleichen Verfahren oder in getrennten Verfahren ausgebildet werden. Die Ätzstoppschicht (nicht gezeigt) dient als Ätzstopp zum Ausbilden der Kontaktöffnungen 361. Aufgrund des selbstausgerichteten Kontaktisolierfilms 306/316/326 können die Kontaktöffnungen 361 teilweise über den Gates (z. B. den Gates 301 und 311) angeordnet sein, ohne die einmal freigelegten Gates zu beschädigen. Die Kontaktöffnungen 361 legen die epitaktischen Source/Drain-Bereiche 240 frei, nachdem die Ätzstoppschicht entfernt worden ist.The 17-19 show the formation of self-aligned contacts, such. B. the self-aligned contacts 371 / 372 of the 19 according to some embodiments. The structure, as in 16 As shown, it has been extended to include two additional gates 301 of the logic type. A second ILD 360 will be over the first ILD 260 deposited using materials and methods as described above in relation to the first ILD 260 which are not repeated. A hard mask 365 will be over the second ILD 360 educated. The hard mask 365 may be made of any suitable material, such as an oxide or nitride, such as titanium nitride. A photoresist (not shown) may overlay the hard mask 365 be formed and structured to openings in the hard mask 365 which are then exposed to the second ILD using any suitable etching technique 360 and the first ILD 260 transferred to form contact openings 361. The contact openings 361 can all be formed simultaneously in a same process or in separate processes. The etch stop layer (not shown) serves as an etch stop for forming the contact openings 361. Due to the self-aligned contact isolation film 306 / 316 / 326 For example, the contact openings 361 may be partially over the gates (eg, the gates 301 and 311 ) without damaging the once exposed gates. The contact openings 361 define the epitaxial source / drain regions 240 free after the etch stop layer has been removed.

In dem gezeigten Beispiel von 17 kann das Verfahren des Erzeugens der Kontaktöffnungen 361 die Gates 301 und 311 teilweise ätzen. Das linke und das rechte Gate 301 überlappen die Kontaktöffnung 361 und werden in Richtung der Ränder der Kontaktöffnungen 361 teilweise geätzt. Das mittlere Gate 301 wird über die gesamte Kontaktöffnung 361 teilweise geätzt. Die Gate-Höhe der Gates kann an einer Grenzfläche des Gate-Abstandshalters mit einem weiteren anderen Material gemessen werden - in der gezeigten Ausführungsform der Grenzfläche des Gate-Abstandshalters 210/220/230 mit den jeweiligen selbstausgerichteten Kontaktisolationsfilmen 306/316/326. Ein Abstand D21 von der oberen Fläche des ILD 260 zu der Gate-Höhe des linken Gates 301 kann bei etwa 16 nm bis etwa 22 nm liegen. Ein Abstand D22 von der oberen Fläche des ILD 260 zu der Gate-Höhe des mittleren Gates 301 kann bei etwa 12 nm bis etwa 20 nm liegen. Der Abstand D23 zwischen der Gate-Höhe des linken Gates und dem mittleren Gate kann bei etwa 3 nm bis etwa 6 nm liegen. Es versteht sich jedoch, dass diese Abmessungen lediglich Beispiele sind und dass beliebige geeignete Abmessungen verwendet werden können. In einigen Ausführungsformen kann die Gate-Höhendifferenz in der Endvorrichtung durch Verwendung eines Wärmeleitkissens (wie beispielsweise des Wärmeleitkissens 60) in dem Ätzverfahren weniger als etwa 3,0 bis etwa 6,5 nm betragen.In the example shown by 17 For example, the method of creating the contact openings 361 may be the gates 301 and 311 partially etch. The left and the right gate 301 overlap the contact opening 361 and are partially etched towards the edges of the contact holes 361. The middle gate 301 is partially etched over the entire contact opening 361. The gate height of the gates may be measured at an interface of the gate spacer with another other material - in the embodiment shown, the interface of the gate spacer 210 / 220 / 230 with the respective self-aligned contact insulation films 306 / 316 / 326 , A distance D 21 from the upper surface of the ILD 260 to the gate height of the left gate 301 may be about 16 nm to about 22 nm. A distance D 22 from the upper surface of the ILD 260 to the gate height of the middle gate 301 may be about 12 nm to about 20 nm. The distance D 23 between the gate height of the left gate and the middle gate may be about 3 nm to about 6 nm. It should be understood, however, that these dimensions are merely examples, and that any suitable dimensions may be used. In some embodiments, the gate height difference in the end device may be increased by using a heat-conducting pad (such as the heat-transfer pad 60 ) in the etching process is less than about 3.0 to about 6.5 nm.

Die Kontaktöffnung 361 über dem Gate 311 stellt eine selbstausgerichtete Kontaktöffnung dar, die ein Gate (das Gate 311), aber nicht das benachbarte Gate (das rechte Gate 301) überlappt.The contact opening 361 above the gate 311 represents a self-aligned contact opening comprising a gate (the gate 311 ), but not the adjacent gate (the right gate 301 ) overlaps.

Wie in 18 gezeigt, wird ein leitfähiges Material 370 in den Kontaktöffnungen 361 ausgebildet. Die Hartmaske 365 kann durch irgendeine geeignete Technik entfernt werden. Eine Auskleidung (nicht gezeigt), wie etwa eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und das leitfähige Material 370 werden in den Öffnungen 361 ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen umfassen. Das leitfähige Material 370 kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Aluminium, Nickel oder dergleichen sein.As in 18 shown, becomes a conductive material 370 formed in the contact openings 361. The hard mask 365 can be removed by any suitable technique. A liner (not shown), such as a diffusion barrier, an adhesive or the like, and the conductive material 370 be in the openings 361 educated. The lining may comprise titanium, titanium nitride, tantalum, tantalum nitride or the like. The conductive material 370 may be copper, a copper alloy, silver, gold, tungsten, aluminum, nickel or the like.

In 19 kann ein Planarisierungsverfahren, wie ein CMP, durchgeführt werden, um überschüssige Materialien von einer oberen Fläche des ILD 360 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material 370 bilden Kontakte 371 und 372 in den Öffnungen. In einigen Ausführungsformen kann ein Silizid in einem früheren Verfahren an der Grenzfläche zwischen den epitaktischen Source/Drain-Bereichen 240 und den Kontakten 371/372 auf den epitaktischen Source/Drain-Bereichen 240 ausgebildet werden. Die Kontakte 371/372 sind physisch und elektrisch mit jeweiligen Strukturen der epitaktischen Source/Drain-Bereiche 240 verbunden. Weitere Kontakte (nicht gezeigt) können auch unter Verwendung ähnlicher Verfahren und Materialien so hergestellt werden, dass sie physisch und elektrisch mit den Gateelektroden verbunden sind.In 19 For example, a planarization process, such as a CMP, may be performed to remove excess materials from an upper surface of the ILD 360 to remove. The remaining liner and the conductive material 370 form contacts 371 and 372 in the openings. In some embodiments, a silicide may be present at the interface between the epitaxial source / drain regions in a prior process 240 and the contacts 371 / 372 on the epitaxial source / drain regions 240 be formed. The contacts 371 / 372 are physical and electrical with respective structures of epitaxial source / drain regions 240 connected. Other contacts (not shown) may also be fabricated using similar methods and materials to be physically and electrically connected to the gate electrodes.

Die 20-26 zeigen ein Gate-Ersetzungsverfahren gemäß einigen Ausführungsformen. Aufgrund der Verwendung des Wärmeleitkissens während des Hartmaskenätzens der Dummy-Gatestapel kann eine gleichmäßigere Gate-Höhe erreicht werden.The 20-26 show a gate replacement method according to some embodiments. Due to the use of the thermal pad during hardmask etching of the dummy gate stacks, a more uniform gate height can be achieved.

20 setzt das Verfahren fort, wobei angenommen wird, dass die Schritte bis 11 durchgeführt wurden, wie sie oben beschrieben sind. In 20 wird ein ILD 260 über der Struktur ausgebildet, unter anderem den Dummy-Gatestapeln 201, 211, 221, den epitaktischen Source/Drain-Bereichen 240 und dem Halbleitermaterial 200. Das ILD 260 kann unter Verwendung von Verfahren und Materialien ausgebildet werden, wie sie oben in Bezug auf 14 beschrieben sind, die nicht wiederholt werden. 20 The procedure continues, assuming that the steps are up 11 were performed as described above. In 20 becomes an ILD 260 formed over the structure, including the dummy gate stacks 201 . 211 . 221 , the epitaxial source / drain regions 240 and the semiconductor material 200 , The ILD 260 can be formed using methods and materials as described above 14 described are not repeated.

In 21 wird das ILD 260 planarisiert, um den zweiten Gate-Abstandshalter 232 über dem Dummy-Gatestapel 221 und den ersten Gate-Abstandshalter 230 über dem Dummy-Gatestapel 221 zu entfernen. Das ILD 260 wird weiter planarisiert, bis die zweite Hartmaske 208/218/228 für alle Dummy-Gates freigelegt ist. In einigen Ausführungsformen kann die zweite Hartmaske 208/218/228 für einige Gates vollständig entfernt werden. In einigen Ausführungsformen kann das ILD 260 weiter planarisiert werden, bis die erste Hartmaske 206/216/226 oder die Dummy-Gateelektrode 204/214/224 für ein oder mehrere Gates freigelegt ist. Die Planarisierung kann unter Verwendung von Verfahren und Materialien durchgeführt werden, wie sie oben in Bezug auf 15 beschrieben wurden, die nicht wiederholt werden.In 21 becomes the ILD 260 planarized to the second gate spacer 232 over the dummy gate stack 221 and the first gate spacer 230 over the dummy gate stack 221 to remove. The ILD 260 is further planarized until the second hard mask 208 / 218 / 228 is exposed for all dummy gates. In some embodiments, the second hardmask 208 / 218 / 228 completely removed for some gates. In some embodiments, the ILD 260 continue to be planarized until the first hard mask 206 / 216 / 226 or the dummy gate electrode 204 / 214 / 224 is exposed for one or more gates. The planarization may be performed using methods and materials as described above 15 which are not repeated.

22 zeigt ein Ätzverfahren zum Entfernen der zweiten Hartmasken 208/218/228 und der ersten Hartmasken 206/216/226. Ähnlich zu dem Ätzverfahren, das oben in Bezug auf 13 beschrieben wurde, kann das Ätzen in mehreren Stufen unter Verwendung von Verfahren und Materialien wie oben beschrieben durchgeführt werden, die nicht wiederholt werden. Als ein Ergebnis der Gate-Ladung kann sich ein Unterschied in der Dummy-Gate-Höhe 204/214/224 in den resultierenden Dummy-Gates von 22 zeigen. Aufgrund der Verwendung des Wärmeleitkissens (wie des Wärmeleitkissens 60) zwischen dem Einsatzring und dem elektrostatischen Futter wird jedoch die Randtemperatur des Wafers während der Leerlaufzeiten der Kammer auf einer konstanteren Temperatur gehalten, was zu einer gleichmäßigeren Ätzung führt als ohne die Verwendung des Wärmeleitkissens. 22 shows an etching process for removing the second hard masks 208 / 218 / 228 and the first hard masks 206 / 216 / 226 , Similar to the etching method described above with respect to FIG 13 has been described, the etching may be performed in several stages using methods and materials as described above which are not repeated. As a result of the gate charge, there may be a difference in dummy gate height 204 / 214 / 224 in the resulting dummy gates of 22 demonstrate. Due to the use of the heat transfer pad (like the heat transfer pad 60 ) between the insert ring and the electrostatic chuck, however, the edge temperature of the wafer is kept at a more constant temperature during the idle times of the chamber, resulting in a more uniform etch than without the use of the heat transfer pad.

23 zeigt das Entfernen der Dummy-Gates 201/211/221 und das Ersetzen durch die Gates 301/311/321. Das Entfernen und Ersetzen der Dummy-Gates 201/211/221 kann unter Verwendung von Verfahren und Material durchgeführt werden, wie sie oben in Bezug auf 16 beschrieben wurden, und wird nicht wiederholt. Weiter können die Ersatz-Gates vertieft werden und in jeder der Vertiefungen zwischen den Gate-Abstandshaltern 210/220/230 werden selbstausgerichtete Kontaktisolierfilme 306/316/326 ausgebildet. Insbesondere können sich die selbstausgerichteten Kontaktisolierfilme 306/316/326 auch über den Gates in der Vertiefung des ILD 260 bilden, welches früher die erste und die zweite Hartmaske gehalten hat (siehe 21). 23 shows the removal of the dummy gates 201 / 211 / 221 and replacing with the gates 301 / 311 / 321 , The removal and replacement of the dummy gates 201 / 211 / 221 can be performed using methods and material as described above 16 and will not be repeated. Further, the replacement gates can be recessed and in each of the recesses between the gate spacers 210 / 220 / 230 become self-aligned Kontaktisolierfilme 306 / 316 / 326 educated. In particular, the self-aligned Kontaktisolierfilme 306 / 316 / 326 also over the gates in the recess of the ILD 260 formerly holding the first and second hardmask (see 21 ).

24 zeigt das Ausbilden von Kontaktöffnungen 361. Die Kontaktöffnungen 361 können unter Verwendung von Verfahren und Materialien ausgebildet werden, wie sie oben in Bezug auf die Kontaktöffnungen 361 von 17 beschrieben wurden und die nicht wiederholt werden. Ein Abstand D23 zwischen der Höhe des linken Gates 301 und der Höhe des mittleren Gates 301 kann bei etwa 3 nm bis etwa 6 nm liegen. 24 FIG. 12 shows the formation of contact openings 361. The contact openings 361 may be formed using methods and materials as described above with respect to the contact openings 361 of FIG 17 described and will not be repeated. A distance D 23 between the height of the left gate 301 and the height of the middle gate 301 may be about 3 nm to about 6 nm.

Wie oben in den 12-19 und 20-24 gezeigt, werden die Dummy-Gates 201/211/221 durch die Gates 301/311/321 ersetzt und die Kontaktöffnungen 361 werden über einer Mehrzahl der Gates 301 ausgebildet. Wie oben beschrieben, haben die Gates 301 eine Breite (zwischen den Gate-Abstandshaltern) von weniger als 100 nm. Es sollte klar sein, dass die Kontaktöffnungen auch über mehreren Gates mit einer Breite von mehr als 100 nm ausgebildet werden können, wie beispielsweise den gezeigten Gates 311. Durch Verwendung des Wärmeleitkissens zur Verbesserung der Gleichmäßigkeit der Ätzrate können Gate-Ladungseffekte abgemildert werden. In beiden Fällen können die Gate-Höhenunterschiede weniger als etwa 3 bis 6,5 nm betragen, beispielsweise etwa 6 nm.As in the above 12-19 and 20 - 24 shown are the dummy gates 201 / 211 / 221 through the gates 301 / 311 / 321 replaced and the contact openings 361 are over a plurality of gates 301 educated. As described above, the gates have 301 a width (between the gate spacers) of less than 100 nm. It should be understood that the contact openings may also be formed over multiple gates having a width greater than 100 nm, such as the gates shown 311 , By using the thermal pad to improve the uniformity of the etch rate, gate charge effects can be mitigated. In both cases, the gate height differences may be less than about 3 to 6 , 5 nm, for example about 6 nm.

Bezugnehmend auf die 25 und 26 werden Kontakte 371 und 372 aus einem leitfähigen Material 370 ausgebildet. Die Kontakte 371 und 372 können unter Verwendung von Verfahren und Materialien ausgebildet werden, wie denjenigen, die oben in Bezug auf die 18 und 19 beschrieben wurden und die nicht wiederholt werden.Referring to the 25 and 26 become contacts 371 and 372 made of a conductive material 370 educated. The contacts 371 and 372 may be formed using methods and materials such as those described above with respect to FIGS 18 and 19 described and will not be repeated.

Die 27A und 27B zeigen die Ätzratenabweichungen über einen Wafer, wenn das Wärmeleitkissen verwendet wird, wie beispielsweise das oben beschriebene Wärmeleitkissen 60. Die 27A und 27B sind topographische Karten von Ätzraten bei verschiedenen Datenpunkten auf dem Wafer. Konturlinien sind angegeben, um Konturen von Ätzraten zu korrelieren, die innerhalb definierter Bereiche auf einer gegebenen Skala liegen. The 27A and 27B show the etch rate deviations across a wafer when the heat conduction pad is used, such as the heat transfer pad described above 60 , The 27A and 27B are topographic maps of etch rates at various data points on the wafer. Contour lines are specified to correlate contours of etch rates that lie within defined ranges on a given scale.

27A zeigt die Ätzrate bei einem ersten Testätzen unter Verwendung des Wärmeleitkissens. 27B zeigt die Ätzrate in einem zweiten Testätzen unter Verwendung des Wärmeleitkissens. Die mittlere Ätzrate im ersten Test betrug 5,8 nm/min. Die Ätzrate innerhalb von drei Standardabweichungen (3-Sigma) betrug im ersten Test 5,8 nm ± 1,6 nm/min, was eine probabilistische Ätzratenabweichung von etwa 56 % darstellt. Die gemessene Gesamt-Ätzratenspannweite betrug 2,0 nm/min im ersten Test, was eine Ätzratenabweichung von etwa 34 % über die gemessenen Werte darstellt. 27A shows the etching rate in a first test etching using the heat conduction pad. 27B shows the etching rate in a second test etching using the thermal pad. The average etch rate in the first test was 5.8 nm / min. The etch rate within three standard deviations (3 sigma) was 5.8 nm ± 1.6 nm / min in the first test, representing a probabilistic etch rate deviation of about 56%. The measured total etch rate span was 2.0 nm / min in the first test, representing an etch rate deviation of about 34% over the measured values.

Wie in 27B zu sehen ist, betrug die mittlere Ätzrate im zweiten Test 6,0 nm/min. Die Ätzrate innerhalb von drei Standardabweichungen (3-Sigma) betrug im zweiten Test 6,0 nm ± 1,7 nm/min, was eine probabilistische Ätzratenabweichung von etwa 55,8 % darstellt. Die gemessene Gesamt-Ätzratenspannweite betrug 1,8 nm/min im zweiten Test, was eine Ätzratenabweichung von etwa 30,6 % über die gemessenen Werte darstellt.As in 27B As can be seen, the average etch rate in the second test was 6.0 nm / min. The etch rate within three standard deviations (3 sigma) was 6.0 nm ± 1.7 nm / min in the second test, representing a probabilistic etch rate deviation of about 55.8%. The measured total etch rate span was 1.8 nm / min in the second test, representing an etch rate deviation of about 30.6% over the measured values.

Im Vergleich mit Ätzraten ohne das Wärmeleitkissen, wobei alle anderen Faktoren gleich blieben, lagen die Ätzraten ohne das Wärmeleitkissen innerhalb von drei Standardabweichungen (3-Sigma) bei 4,3 nm ± 3,7 nm/min bis etwa 4,4 nm ± 3,5 nm/min, was eine probabilistische Ätzratenabweichung von etwa 164,8 % bis etwa 170,6 % darstellt. Die Ätzraten ohne das Wärmeleitkissen hatten eine gemessene Spannweite von 3,8 nm/min bis 4,2 nm/min, was einen Ätzratenabweichung von 88-98 % über die gemessenen Werte darstellt.Compared with etch rates without the thermal pad, all other factors remaining the same, the etch rates without the thermal pad within three standard deviations (3 sigma) were 4.3 nm ± 3.7 nm / min to about 4.4 nm ± 3 , 5 nm / min, which represents a probabilistic etch rate deviation of about 164.8% to about 170.6%. The etch rates without the thermal pad had a measured span of 3.8 nm / min to 4.2 nm / min, representing an etch rate deviation of 88-98% over the measured values.

Tabelle 1 zeigt einen direkten Vergleich dieser Werte. Tabelle 1 Mit Wärmeleitkissen Ohne Wärmeleitkissen Test 1 Test 2 Test 1 Test 2 Mittelwert (nm) 5,8. 6,0. 4,4. 4,3. 3-Sigma (nm) 1,6. 1,7. 3,7. 3,5. Spannweite (nm) 2,0. 1,8. 4,2. 3,8. Table 1 shows a direct comparison of these values. Table 1 With heat transfer pad Without heat conduction pad Test 1 Test 2 Test 1 Test 2 Mean value (nm) 5.8. 6.0. 4.4. 4.3. 3 sigma (nm) 1.6. 1.7. 3.7. 3.5. Span (nm) 2.0. 1.8. 4.2. 3.8.

Somit wird die Ätzratenabweichung über den Wafer vorteilhafterweise verbessert, um eine geringere Abweichung zu erhalten, wenn das Wärmeleitkissen, wie beispielsweise das Wärmeleitkissen 60, verwendet wird.Thus, the etch rate deviation across the wafer is advantageously improved to obtain less variation when the heat conduction pad, such as the heat transfer pad 60 , is used.

Die 28A bis 30B zeigen Waferdaten für ein Gate-Hartmasken-Ätzverfahren. Figuren, die mit „A“ enden (28A, 29A und 30A), zeigen Höhen von Dummy-Gateelektroden aus Polysilizium. Figuren, die mit einem „B“ enden, zeigen Hartmaskenschichtdicken, wobei sich die Hartmasken über den Dummy-Gateelektroden aus Polysilizium befinden. Die 28A bis 30B zeigen topographische Karten von Gate-Höhen oder Hartmaskendicken an getrennten Messpunkten auf dem Wafer. Konturlinien wurden auf jeder topographischen Karte angegeben und mit einer Skala von Werten der Gate-Höhe oder der Hartmaskendicke korreliert. Unter jeder Figur sind statistische Daten für die Messungen angegeben.The 28A to 30B show wafer data for a gate hard mask etching process. Figures ending with "A" ( 28A . 29A and 30A) , show heights of polysilicon dummy gate electrodes. Figures ending with a "B" show hard mask layer thicknesses with the hard masks overlying the polysilicon dummy gate electrodes. The 28A to 30B show topographic maps of gate heights or hard mask thicknesses at separate measurement points on the wafer. Contour lines were plotted on each topographic map and correlated with a scale of gate height or hardmask thickness values. Below each figure statistical data are given for the measurements.

Bezugnehmend auf die 28A und 28B gehören die Messungen zu einem Wafer vor dem Ätzen der Hartmaskenschichten in einem Ätzverfahren. Die mittlere Gate-Höhe beträgt 97,90 nm. Der Drei-Sigma-Bereich ist ± 3,99 nm, was eine probabilistische Gate-Höhenabweichung von 8,2 % darstellt. Die Gesamtspannweite der gemessenen Werte beträgt 7,45 nm, was etwa 7,6 % Abweichung in den gemessenen Werten der Gate-Höhe darstellt. Bezüglich der Hartmaskendicke beträgt die mittlere Dicke der Hartmaske 77,77 nm. Der Drei-Sigma-Bereich ist ± 3,75 nm, was eine probabilistische Abweichung der Hartmaskendicke von 7,0 % darstellt. Die Gesamtspannweite der gemessenen Werte beträgt 3,11 nm, was etwa 4,0 % Abweichung der gemessenen Hartmaskendicke darstellt.Referring to the 28A and 28B The measurements include a wafer prior to etching the hardmask layers in an etching process. The mean gate height is 97.90 nm. The three sigma range is ± 3.99 nm, representing a probabilistic gate height deviation of 8.2%. The total span of the measured values is 7.45 nm, representing about 7.6% deviation in the measured values of the gate height. With respect to the hard mask thickness, the mean thickness of the hard mask is 77.77 nm. The three sigma range is ± 3.75 nm, which represents a probabilistic deviation of the hard mask thickness of 7.0%. The total span of the measured values is 3.11 nm, which is about 4.0% deviation of the measured hard mask thickness.

Tabelle 2 zeigt einen Vergleich der Werte der 28A und 28B Seite an Seite im Vergleich zu ähnlichen Messungen eines Wafers in einem getrennten Test ohne das Wärmeleitkissen. Tabelle 2 Mit Wärmeleitkissen Ohne Wärmeleitkissen Gate-Höhe HM Dicke Gate- Höhe HM Dicke Mittelwert (nm) 97,90. 77,77. 97,30. 77,99. 3-Sigma (nm) 3,99. 2,75. 3,97. 2,99. Spannweite (nm) 7,45. 3,11. 5,51. 3,34. Table 2 shows a comparison of the values of 28A and 28B Side by side compared to similar measurements of a wafer in a separate test without the heat conduction pad. Table 2 With heat transfer pad Without heat conduction pad Gate height HM thickness Gate height HM thickness Mean value (nm) 97.90. 77.77. 97.30. 77.99. 3 sigma (nm) 3.99. 2.75. 3.97. 2.99. Span (nm) 7.45. 3.11. 5.51. 3.34.

Bezugnehmend auf die 29A und 29B gehören die Messungen zu dem Wafer nach einer Ätzstufe zm Entfernen der Hartmaske. Nach dem Ätzen beträgt die mittlere Gate-Höhe 92,63 nm. Der Drei-Sigma-Bereich ist ± 3,44 nm, was eine probabilistische Gate-Höhenabweichung von 7,4 % darstellt. Die Gesamtspannweite der gemessenen Werte beträgt 6,03 nm, was etwa 6,5 % Abweichung in den gemessenen Werten der Gate-Höhe darstellt. Nach dem Ätzen beträgt die mittlere Dicke der Hartmaske 2,16 nm. Der Drei-Sigma-Bereich ist ± 0,43 nm, was einer probabilistischen Hartmasken-Dickenabweichungen von etwa 39,8 % entspricht. Die Gesamtspannweite der gemessenen Werte beträgt 0,67 nm, was etwa 31,0 % Abweichung der gemessenen Hartmaskendicke darstellt.Referring to the 29A and 29B The measurements to the wafer after an etching step are to remove the hardmask. After etching, the average gate height is 92.63 nm. The three sigma range is ± 3.44 nm, representing a probabilistic gate height deviation of 7.4%. The total span of the measured values is 6.03 nm, representing about 6.5% deviation in the measured values of the gate height. After etching, the average thickness of the hard mask is 2.16 nm. The three-sigma region is ± 0.43 nm, which corresponds to a probabilistic hard mask thickness deviation of about 39.8%. The total span of the measured values is 0.67 nm, which is about 31.0% deviation of the measured hard mask thickness.

Tabelle 3 zeigt einen Vergleich der Werte der 29A und 29B Seite an Seite im Vergleich zu ähnlichen Messungen eines Wafers in einem getrennten Test ohne das Wärmeleitkissen. Tabelle 3 Mit Wärmeleitkissen Ohne Wärmeleitkissen Gate-Höhe HM Dicke Gate-Höhe HM Dicke Mittelwert (nm) 92,63. 2,16. 93,63. 2,47. 3-Sigma (nm) 3,44. 0,43. 4,84. 1,06. Spannweite (nm) 6,03. 0,67. 6,67. 2,15. Table 3 shows a comparison of the values of 29A and 29B Side by side compared to similar measurements of a wafer in a separate test without the heat conduction pad. Table 3 With heat transfer pad Without heat conduction pad Gate height HM thickness Gate height HM thickness Mean value (nm) 92.63. 2.16. 93.63. 2.47. 3 sigma (nm) 3.44. 0.43. 4.84. 1.06. Span (nm) 6.03. 0.67. 6.67. 2.15.

In den 30A und 30B entsprechen die angegebenen Messungen dem Punkt-für-Punkt-Unterschied zwischen dem Wafer nach einer Ätzstufe zum Entfernen der Hartmaske (29A und 29B) und dem Wafer vor der Ätzstufe (28A und 28B) bei Verwendung des Wärmeleitkissens. Diese Werte zeigen, um wie viel die Dummy-Gate-Höhen verkürzt wurden und um wieviel die Hartmasken geätzt wurden. Die Differenz in der mittleren Gate-Höhe vor und nach dem Ätzen beträgt 5,27 nm. Der Drei-Sigma-Bereich ist ± 1,33 nm, was etwa 50,4 % probabilistischer Gate-Höhen-Ätzabweichungen entspricht. Die Gesamtspannbreite der gemessenen Werte für die Entfernung der Gate-Höhe beträgt 2,19 nm, was etwa einer Abweichung von 41,6 % der gemessenen Werte der Gate-Höhe entspricht. Nach dem Ätzen beträgt die Differenz in der mittleren Hartmaskendicke vor und nach dem Ätzen 75,61 nm. Der Drei-Sigma-Bereich ist ± 2,46 nm, was etwa 6,4 % probabilistischer Abweichung der Dicke beim Entfernen der Hartmaske entspricht. Die Gesamtspannbreite der gemessenen Werte für die Hartmaskenentfernung beträgt 3,07 nm, was etwa 4,1 % Abweichung der gemessenen Hartmaskendicke darstellt.In the 30A and 30B The measurements given correspond to the point-by-point difference between the wafer after an etching step to remove the hard mask ( 29A and 29B) and the wafer before the etching step ( 28A and 28B) when using the heat-conducting pad. These values show how much the dummy gate heights have been shortened and how much the hard masks have been etched. The difference in the average gate height before and after the etching is 5.27 nm. The three-sigma region is ± 1.33 nm, which corresponds to about 50.4% of probabilistic gate-height etching deviations. The total span of measured values for the gate height removal is 2.19 nm, which is approximately equal to a deviation of 41.6% of the measured gate height values. After etching, the difference in average hard mask thickness before and after etching is 75.61 nm. The three sigma range is ± 2.46 nm, which corresponds to about 6.4% probabilistic deviation of hard mask removal thickness. The total span of the measured values for the hard mask removal is 3.07 nm, which is about 4.1% deviation of the measured hard mask thickness.

Tabelle 4 zeigt einen Vergleich der Werte der 30A und 30B Seite an Seite im Vergleich zu ähnlichen Messungen eines Wafers in einem getrennten Test ohne das Wärmeleitkissen. Tabelle 4 Mit Wärmeleitkissen Ohne Wärmeleitkissen Gate-Höhe HM Dicke Gate- Höhe HM Dicke Mittelwert (nm) 5,27. 75,61. 3,67. 75,52. 3-Sigma (nm) 1,33. 2,46. 3,23. 2,41. Spannweite (nm) 2,19. 3,07. 4,39. 3,55. Table 4 shows a comparison of the values of 30A and 30B Side by side compared to similar measurements of a wafer in a separate test without the heat conduction pad. Table 4 With heat transfer pad Without heat conduction pad Gate height HM thickness Gate height HM thickness Mean value (nm) 5.27. 75.61. 3.67. 75.52. 3 sigma (nm) 1.33. 2.46. 3.23. 2.41. Span (nm) 2.19. 3.07. 4.39. 3.55.

Ohne die Wärmeleitkissen beträgt die Spannbreite für die Entfernung der Gate-Höhe (in Tabelle 4) 4,39 nm, was 119,6 % des Mittelwerts entspricht, verglichen mit 2,19 nm, was 41,6 % des Mittelwerts bei Verwendung des Wärmeleitkissens ist. Somit wird die Gate-Höhenabweichungen über den Wafer vorteilhafterweise verbessert, um eine geringere Abweichung zu erhalten, wenn das Wärmeleitkissen verwendet wird, wie beispielsweise das Wärmeleitkissen 60.Without the thermal pads, the gate height removal span (in Table 4) is 4.39 nm, which corresponds to 119.6% of the mean, compared to 2.19 nm, which is 41.6% of the mean at Use of Wärmeleitkissens is. Thus, the gate height deviation across the wafer is advantageously improved to obtain less deviation when using the heat transfer pad, such as the heat transfer pad 60 ,

Ausführungsformen stellen eine konsistentere Ätzrate über einen gesamten Wafer bereit, indem ein Wärmeleitkissen zwischen einem Einsatzring und einem elektrostatischen Futter verwendet wird. Das Wärmeleitkissen stellt einen durchgehenden passiven Wärmepfad bereit, um Wärme von dem Einsatzring und dem Waferrand an das elektrostatische Futter abzuleiten. In einigen Ausführungsformen kann ein aktiver Kühlmechanismus in dem elektrostatischen Futter angeordnet sein. Das Wärmeleitkissen hilft, die Temperatur der verschiedenen Komponenten in Kontakt mit oder in der Nähe des Wafers bei einer gleichmäßigeren Temperatur zu halten. Da die Temperatur die Ätzrate beeinflussen kann, wie beim Ätzen von Hartmasken über Dummy-Gate-Formationen, wird eine konsistentere Ätzrate erzielt. Darüber hinaus wurde gefunden, dass die Vorteile des Wärmeleitkissens die Gleichmäßigkeit der Ätzrate über den gesamten Wafer und nicht nur am Rand unterstützen. Ausführungsformen verwenden das Wärmeleitkissen in einem Ätzverfahren, um einen Gate-Austausch durch Entfernen einer oder mehrerer Hartmaskenschichten über einer Dummy-Gateelektrode durchzuführen. Als Ergebnis der Verwendung des Wärmeleitkissens wird die Gate-Höhe über das Ätzen hinweg besser aufrechterhalten, und die Gate-Ladung hat eine geringere Auswirkung auf die Gate-Höhe. Nach dem Entfernen der Hartmaske können die Dummy-Gateelektroden entfernt und ersetzt werden. Kontakte können dann zu den Source/Drain-Bereichen und Gateelektroden ausgebildet werden.Embodiments provide a more consistent etch rate over an entire wafer by using a thermal pad between an insert ring and an electrostatic chuck. The thermal pad provides a continuous passive heat path to dissipate heat from the insert ring and the wafer edge to the electrostatic chuck. In some embodiments, an active cooling mechanism may be disposed in the electrostatic chuck. The thermal pad helps maintain the temperature of the various components in contact with or near the wafer at a more uniform temperature. Since the temperature can affect the etch rate, such as hardmask etching via dummy gate formations, a more consistent etch rate is achieved. In addition, it has been found that the benefits of the thermal pad support the uniformity of the etch rate over the entire wafer, not just the edge. Embodiments use the heat conduction pad in an etching process to perform a gate replacement by removing one or more hard mask layers over a dummy gate electrode. As a result of the use of the thermal pad, the gate height is better maintained throughout the etch, and the gate charge has less effect on gate height. After removal of the hard mask, the dummy gate electrodes can be removed and replaced. Contacts may then be formed to the source / drain regions and gate electrodes.

Eine Ausführungsform ist eine Ätzkammerplattform, die ein elektrostatisches Futter, einen Abschattungsring, der das elektrostatische Futter umgibt, und einen Einsatzring auf einer ersten Einsatzstufe des Abschattungsrings umfasst. Der Einsatzring überlappt auch eine Einsatzstufe des elektrostatischen Futters. Der Einsatzring weist eine untere Einsatzstufe in einem Abschnitt des Einsatzrings auf, die die Einsatzstufe des elektrostatischen Futters überlappt. Ein oder mehrere Wärmeleitkissen sind zwischen dem Einsatzring und dem elektrostatischen Futter angeordnet, wobei das eine oder die mehreren Wärmeleitkissen benachbart zu der unteren Einsatzstufe des Einsatzrings und der Einsatzstufe des elektrostatischen Futters sind, wobei das eine oder die mehreren Wärmeleitkissen eine höhere Wärmeleitfähigkeit als der Abschattungsring aufweisen.One embodiment is an etch chamber platform that includes an electrostatic chuck, a shading ring surrounding the electrostatic chuck, and an insert ring on a first insert stage of the shading ring. The insert ring also overlaps an insert stage of the electrostatic chuck. The insert ring has a lower insert stage in a portion of the insert ring that overlaps the electrostatic chuck insert stage. One or more heat-conducting pads are disposed between the insert ring and the electrostatic chuck, wherein the one or more heat-conducting pads are adjacent to the lower insert stage of the insert ring and the insert stage of the electrostatic chuck, the one or more heat-conducting pads having a higher thermal conductivity than the shading ring ,

Eine Ausführungsform ist ein Verfahren, das das Einbauen eines Wärmeleitkissens in einer Ätzkammer umfasst. Ein abgestufter Einsatzring wird in die Ätzkammer derart eingebaut, dass das Wärmeleitkissen zwischen dem abgestuften Einsatzring und einem elektrostatischen Futter der Ätzkammer angeordnet ist. Das Wärmeleitkissen hat eine höhere Wärmeleitfähigkeit als andere Elemente der Ätzkammer in Kontakt mit dem abgestuften Einsatzring.One embodiment is a method that includes incorporating a thermal pad in an etch chamber. A stepped insert ring is installed in the etching chamber such that the heat-conducting pad is disposed between the stepped insert ring and an electrostatic chuck of the etching chamber. The thermal pad has a higher thermal conductivity than other elements of the etch chamber in contact with the stepped insert ring.

Eine Ausführungsform ist ein Verfahren, das das Bereitstellen von Ätzgasen in einer Ätzkammer umfasst, wobei die Ätzkammer einen Wafer darin aufweist. Ein Plasma wird durch die Ätzgase erzeugt. Das Plasma wird zum Ätzen von Strukturen auf dem Wafer verwendet. Wärme wird von einem Einsatzring der Ätzkammer durch ein Wärmeleitkissen zu einem elektrostatischen Futter der Ätzkammer abgeleitet. Das Wärmeleitkissen hat eine höhere Wärmeübertragung als andere Elemente der Kammer in Kontakt mit dem Einsatzring.One embodiment is a method that includes providing etching gases in an etching chamber, the etching chamber having a wafer therein. A plasma is generated by the etching gases. The plasma is used to etch structures on the wafer. Heat is dissipated from an insert ring of the etch chamber through a thermal pad to an electrostatic chuck of the etch chamber. The heat transfer pad has a higher heat transfer than other elements of the chamber in contact with the insert ring.

Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Verfahren und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.The foregoing describes features of several embodiments so that one skilled in the art can better understand the aspects of the present disclosure. One skilled in the art should appreciate that the present disclosure may be readily utilized as a basis for designing or modifying other methods and structures to achieve the same objects and / or to realize the same advantages of the embodiments introduced herein. It should also be understood by those skilled in the art that such equivalent constructions do not depart from the spirit and scope of the present disclosure and that various changes, substitutions, and alterations can be made herein without departing from the spirit and scope of the present disclosure.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of the documents listed by the applicant has been generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA assumes no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • US 62527631 [0001]US 62527631 [0001]

Claims (20)

Ätzkammerplattform, umfassend: ein elektrostatisches Futter; einen Abschattungsring, der das elektrostatische Futter umgibt; einen Einsatzring auf einer ersten Einsatzstufe des Abschattungsrings, wobei der Einsatzring eine Einsatzstufe des elektrostatischen Futters überlappt, wobei der Einsatzring eine untere Einsatzstufe in einem Abschnitt des Einsatzrings aufweist, der die Einsatzstufe des elektrostatischen Futters überlappt; und ein oder mehrere Wärmeleitkissen, die zwischen dem Einsatzring und dem elektrostatischen Futter angeordnet sind, wobei das eine oder die mehreren Wärmeleitkissen benachbart zu der unteren Einsatzstufe des Einsatzrings und der Einsatzstufe des elektrostatischen Futters angeordnet sind, wobei das eine oder die mehreren Wärmeleitkissen eine höhere Wärmeleitfähigkeit als der Abschattungsring aufweisen.Etch chamber platform comprising: an electrostatic feed; a shading ring surrounding the electrostatic chuck; an insert ring on a first insert stage of the shade ring, the insert ring overlapping an insert stage of the electrostatic chuck, the insert ring having a lower insert stage in a portion of the insert ring overlapping the insert stage of the electrostatic chuck; and one or more heat-conducting pads disposed between the insert ring and the electrostatic chuck, wherein the one or more heat-conducting pads are disposed adjacent to the lower insert stage of the insert ring and the insert stage of the electrostatic chuck, the one or more heat-conducting pads having a higher thermal conductivity than have the Abschattungsring. Ätzkammerplattform nach Anspruch 1, ferner umfassend: einen oberen Kragenring über dem Abschattungsring.Etch chamber platform after Claim 1 , further comprising: an upper collar ring over the shade ring. Ätzkammerplattform nach Anspruch 1 oder 2, wobei das Wärmeleitkissen an der Einsatzstufe des elektrostatischen Futters angebracht ist.Etch chamber platform after Claim 1 or 2 wherein the thermal pad is attached to the insert stage of the electrostatic chuck. Ätzkammerplattform nach Anspruch 1 oder 2, wobei das Wärmeleitkissen an der unteren Einsatzstufe des Einsatzrings angebracht ist.Etch chamber platform after Claim 1 or 2 wherein the thermal pad is attached to the lower insert stage of the insert ring. Ätzkammerplattform nach Anspruch 1 oder 2, wobei das Wärmeleitkissen an der unteren Einsatzstufe des Einsatzrings angebracht ist und das Wärmeleitkissen an der Einsatzstufe des elektrostatischen Futters angebracht ist.Etch chamber platform after Claim 1 or 2 wherein the heat transfer pad is attached to the lower insert stage of the insert ring and the heat transfer pad is attached to the insert stage of the electrostatic chuck. Ätzkammerplattform nach einem der vorhergehenden Ansprüche, wobei das Wärmeleitkissen ein Siliziummaterial und ein metallisches Füllmaterial mit einer Wärmeleitfähigkeit zwischen etwa 4 und 6 W/m · K aufweist.An etch chamber platform according to any one of the preceding claims, wherein the heat-conducting pad comprises a silicon material and a metallic filler having a thermal conductivity of between about 4 and 6 W / m · K. Ätzkammerplattform nach einem der vorhergehenden Ansprüche, wobei das elektrostatische Futter so konfiguriert ist, dass es einen Wafer so hält, dass er einen äußeren Rand einer oberen Fläche des elektrostatischen Futters überlappt, und wobei das Wärmeleitkissen so konfiguriert ist, dass es einen Abschnitt aufweist, der an dem überhängenden Rand des Wafers vertikal ausgerichtet ist.The etch chamber platform of claim 1, wherein the electrostatic chuck is configured to hold a wafer overlapping an outer edge of an upper surface of the electrostatic chuck, and wherein the heat conduction pad is configured to have a portion that is aligned vertically on the overhanging edge of the wafer. Verfahren, umfassend: Einbauen eines Wärmeleitkissens in einer Ätzkammer; und Einbauen eines abgestuften Einsatzrings in die Ätzkammer, wobei das Wärmeleitkissen zwischen dem abgestuften Einsatzring und einem elektrostatischen Futter der Ätzkammer angeordnet ist, wobei das Wärmeleitkissen eine höhere Wärmeleitfähigkeit als andere Elemente der Ätzkammer in Kontakt mit dem abgestuften Einsatzring aufweist.Method, comprising: Installing a heat-conducting pad in an etching chamber; and Incorporating a stepped insert ring into the etch chamber, the heat conduction pad disposed between the stepped insert ring and an electrostatic chuck of the etch chamber, the heat conduction pad having a higher thermal conductivity than other elements of the etch chamber in contact with the stepped insert ring. Verfahren nach Anspruch 8, ferner umfassend: nach dem Einbauen des abgestuften Einsatzrings, Einbauen eines oberen Kragenrings in die Ätzkammer.Method according to Claim 8 further comprising: after installing the stepped insert ring, installing an upper collar ring in the etching chamber. Verfahren nach Anspruch 8 oder 9, ferner umfassend: Modifizieren eines ursprünglichen Einsatzrings, um eine untere Einsatzstufe an einem inneren unteren Rand des ursprünglichen Einsatzrings herzustellen, wobei die untere Einsatzstufe Abmessungen auf Basis des Wärmeleitkissens aufweist, wobei das Modifizieren des ursprünglichen Einsatzrings den abgestuften Einsatzring erzeugt.Method according to Claim 8 or 9 , further comprising: modifying an original insert ring to produce a lower insert stage at an inner lower edge of the original insert ring, the lower insert stage having dimensions based on the heat conduction pad, wherein modifying the original insert ring produces the stepped insert ring. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 10, wobei das Wärmeleitkissen ein Elastomer-Material und ein metallisches Füllmaterial umfasst.Method according to one of the preceding Claims 8 to 10 wherein the thermal pad comprises an elastomeric material and a metallic filler. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 11, wobei der abgestufte Einsatzring eine untere Einsatzstufe an einem inneren unteren Rand des abgestuften Einsatzrings aufweist, wobei das Wärmeleitkissen so konfiguriert ist, dass es an die untere Stufe des abgestuften Einsatzrings angrenzt.Method according to one of the preceding Claims 8 to 11 wherein the stepped insert ring has a lower insert stage at an inner lower edge of the stepped insert ring, wherein the heat conduction pad is configured to abut the lower step of the stepped insert ring. Verfahren nach einem der vorhergehenden Ansprüche 8 bis 12, ferner umfassend: Ätzen eines Wafers in der Ätzkammer; und Ableiten von Wärme von dem abgestuften Einsatzring durch das Wärmeleitkissen zu dem elektrostatischen Futter.Method according to one of the preceding Claims 8 to 12 , further comprising: etching a wafer in the etching chamber; and Dissipating heat from the stepped insert ring through the thermal pad to the electrostatic liner. Verfahren, umfassend: Bereitstellen von Ätzgasen in einer Ätzkammer, wobei die Ätzkammer einen Wafer darin aufweist; Erzeugen eines Plasmas mit den Ätzgasen; Ätzen von Strukturen auf dem Wafer unter Verwendung des Plasmas; und Ableiten von Wärme von einem Einsatzring der Ätzkammer durch ein Wärmeleitkissen zu einem elektrostatischen Futter der Ätzkammer, wobei das Wärmeleitkissen eine höhere Wärmeübertragung als andere Elemente der Kammer in Kontakt mit dem Einsatzring aufweist.Method, comprising: Providing etching gases in an etching chamber, the etching chamber having a wafer therein; Generating a plasma with the etching gases; Etching structures on the wafer using the plasma; and Dissipating heat from an insert ring of the etch chamber through a thermal pad to an electrostatic chuck of the etch chamber, the heat conduction pad having a higher heat transfer than other elements of the chamber in contact with the insert ring. Verfahren nach Anspruch 14, ferner umfassend: vor dem Ätzen, Entfernen des Einsatzrings; Einbauen des Wärmeleitkissens; und Ersetzen des Einsatzrings.Method according to Claim 14 , further comprising: prior to etching, removing the insert ring; Installing the thermal pad; and replacing the insert ring. Verfahren nach Anspruch 14 oder 15, wobei das Ätzen ferner das Ableiten von Wärme von einem Rand des Wafers durch das Wärmeleitkissen umfasst.Method according to Claim 14 or 15 wherein the etching further comprises dissipating heat from an edge of the wafer through the thermal pad. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 16, wobei das Wärmeleitkissen ein Elastomer-Material und ein metallisches Füllmaterial umfasst.Method according to one of the preceding Claims 14 to 16 wherein the thermal pad comprises an elastomeric material and a metallic filler. Verfahren nach einem der vorhergehenden Ansprüche 14 bis 17, wobei das Ätzen ferner das Ätzen einer zugehörigen Hartmaskenschicht einer ersten Mehrzahl von Dummy-Gates umfasst, wobei die Hartmaskenschicht über einer zugehörigen Dummy-Gateelektrode der ersten Mehrzahl von Dummy-Gates liegt.Method according to one of the preceding Claims 14 to 17 wherein the etching further comprises etching an associated hard mask layer of a first plurality of dummy gates, the hard mask layer overlying an associated dummy gate electrode of the first plurality of dummy gates. Verfahren nach Anspruch 18, wobei das Ätzen ferner ein nebenbei anfallendes Ätzen der zugehörigen Dummy-Gateelektrode der ersten Mehrzahl von Dummy-Gates umfasst, um einen zugehörigen ersten Teil der Dummy-Gateelektroden zu entfernen.Method according to Claim 18 wherein the etching further comprises incidentally etching the associated dummy gate electrode of the first plurality of dummy gates to remove an associated first portion of the dummy gate electrodes. Verfahren nach Anspruch 19, wobei eine Dicke jedes ersten Teils der Dummy-Gateelektroden im Bereich zwischen 4 nm und 6,5 nm liegt.Method according to Claim 19 wherein a thickness of each first part of the dummy gate electrodes is in the range between 4 nm and 6.5 nm.
DE102017127244.5A 2017-06-30 2017-11-20 Heat transfer pad for uniform etching rate Pending DE102017127244A1 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762527631P 2017-06-30 2017-06-30
US62/527,631 2017-06-30
US15/726,103 2017-10-05
US15/726,103 US10199252B2 (en) 2017-06-30 2017-10-05 Thermal pad for etch rate uniformity

Publications (1)

Publication Number Publication Date
DE102017127244A1 true DE102017127244A1 (en) 2019-01-03

Family

ID=64661808

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017127244.5A Pending DE102017127244A1 (en) 2017-06-30 2017-11-20 Heat transfer pad for uniform etching rate

Country Status (1)

Country Link
DE (1) DE102017127244A1 (en)

Similar Documents

Publication Publication Date Title
DE102019106654B4 (en) Integrated circuits with buried interconnects and methods for their manufacture
DE102017114427A1 (en) Process for the production of separating elements for semiconductor structures
DE102019115481A1 (en) SEMICONDUCTOR COMPONENT AND METHOD
US11631754B2 (en) Method of fabricating semiconductor device
US11049756B2 (en) Thermal pad for etch rate uniformity
CN109494219B (en) Integrated circuit with a plurality of transistors
DE102010016164B4 (en) Floating gate memory device and method for manufacturing the same
DE102018122614A1 (en) Cell boundary structure for embedded storage
US10431499B2 (en) Insulating gate separation structure
DE102020104621A1 (en) SEMICONDUCTOR DEVICE WITH A CUT METAL GATE AND A MANUFACTURING PROCESS
TW201941310A (en) Semiconductor device and method of forming the same
DE102019123627A1 (en) FIN FIELD EFFECT TRANSISTOR DEVICE AND METHOD FOR MANUFACTURING IT
DE102020119099B4 (en) SEMICONDUCTOR DEVICE AND METHOD OF PRODUCTION THEREOF
DE102020127451B4 (en) Method for forming a long-channel rear busbar device and associated semiconductor device
US11145728B2 (en) Semiconductor device and method of forming same
DE102017123359A1 (en) FINNEL FIELD EFFECT TRANSISTOR ELEMENT AND METHOD
DE102017127244A1 (en) Heat transfer pad for uniform etching rate
DE102017116224A1 (en) Metal gate structure and associated methods
DE102017124223B4 (en) Semiconductor structure with fins and isolation fins and method for their manufacture
DE102020102548A1 (en) SELF-ALIGNING CONTACT ARRANGEMENT
DE102019127213A1 (en) Gate resistance reduction through conductive layer with low resistivity
DE102018124815A1 (en) FIN field effect transistor device and method
US11810811B2 (en) Buried metal for FinFET device and method
DE102018107721B4 (en) Semiconductor device and manufacturing process
US11990374B2 (en) Method for forming sidewall spacers and semiconductor devices fabricated thereof

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0021673000

Ipc: H01L0021683000

R016 Response to examination communication