DE102017110799A1

DE102017110799A1 - A semiconductor device, a semiconductor system, and a method of operating the semiconductor device

Info

Publication number: DE102017110799A1
Application number: DE102017110799.1A
Authority: DE
Inventors: Min Joung Lee; Se Hun Kim; Jae Gon Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2016-01-25
Filing date: 2017-05-18
Publication date: 2018-07-05

Abstract

Eine Halbleitervorrichtung 1 enthält eine erste Taktsteuerungsschaltung 122b zum Steuern einer ersten Taktquelle 124b; eine zweite Taktsteuerungsschaltung 122c zum Senden einer ersten Taktanforderung REQ zu der ersten Taktsteuerungsschaltung 122b in Reaktion auf eine Blocktaktanforderung von einem Geistigen-Eigentums-Block (IP-Block), und Steuern einer zweiten Taktquelle 124c, welche ein Taktsignal CLK von der ersten Taktquelle 124b empfängt, um ein Gestopptes-Taktsignal SCLK zu erzeugen, welches ein Taktsignal ist, das für eine vorbestimmte Zeitdauer ausgeschalten wird; und eine Treiberschaltung 128 zum Empfangen eines Blocksteuerungssignals OS, und Ausgeben des Blocksteuerungssignals SS zu dem IP-Block 200, während das Kurz-gestoppte-Taktsignal SCLK zu dem IP-Block 200 ausgegeben wird.

A semiconductor device 1 includes a first clock control circuit 122b for controlling a first clock source 124b; a second clock control circuit 122c for transmitting a first clock request REQ to the first clock control circuit 122b in response to a block clock request from an intellectual property block (IP block), and controlling a second clock source 124c receiving a clock signal CLK from the first clock source 124b to generate a stopped clock signal SCLK which is a clock signal which is turned off for a predetermined period of time; and a driver circuit 128 for receiving a block control signal OS, and outputting the block control signal SS to the IP block 200 while outputting the short-stop clock signal SCLK to the IP block 200.

Description

Querverweis zu verwandten AnmeldungenCross reference to related applications

Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nummer 10-2017-0000614 , die am 3. Januar 2017 beim koreanischen Amt für geistiges Eigentum eingereicht wurde und der US Patentanmeldung Nummer 15/415, 020 , die am 25. Januar 2017 beim Patent und Markenamt der Vereinigten Staaten eingereicht wurde, und deren Offenbarungen hier in ihrer Gesamtheit durch Verweis aufgenommen sind.This application claims the priority of Korean Patent Application Number 10-2017-0000614 filed with the Korean Intellectual Property Office on January 3, 2017, and the US Patent Application Number 15/415, 020 filed January 25, 2017 with the United States Patent and Trademark Office, the disclosures of which are hereby incorporated by reference in their entirety.

Technisches FeldTechnical field

Das vorliegende erfinderische Konzept bezieht sich auf eine Halbleitervorrichtung, ein Halbleitersystem und ein Verfahren zum Betreiben der Halbleitervorrichtung.The present inventive concept relates to a semiconductor device, a semiconductor system, and a method of operating the semiconductor device.

Beschreibung des Stands der TechnikDescription of the Related Art

Ein System-auf-einem-Chip (SoC) könnte einen oder mehrere Geistige-Eigentums-Blöcke (IP-Blöcke), eine Taktverwaltungseinheit (CMU) und eine Leistungsverwaltungseinheit (PMU) enthalten. Die CMU liefert den IP-Blöcken ein Taktsignal. Die CMU könnte einem IP-Block, welcher nicht in Betrieb ist, das Taktsignal nicht liefern, wodurch in einem System, welches das SoC verwendet, der Ressourcenverbrauch verringert wird.A system-on-a-chip (SoC) could include one or more intellectual property blocks (IP blocks), a clock management unit (CMU), and a performance management unit (PMU). The CMU provides a clock signal to the IP blocks. The CMU may not provide the clock signal to an IP block that is not in operation, thereby reducing resource consumption in a system using the SoC.

Um die Bereitstellung des Taktsignales zu steuern, könnten verschiedene Taktquellen, die in der CMU enthalten sind, wie zum Beispiel eine Multiplexer-Schaltung (MUX-Schaltung), eine Taktteilende-Schaltung, eine Kurzstopp-Schaltung und eine Takt-Torsteuerschaltung (clock gating circuit), durch Software gesteuert werden, die ein spezielles Funktionenregister (SFR) verwendet. Allerdings könnte die Steuerung der Taktquellen, die in der CMU enthalten sind, langsam sein, wenn Software verwendet wird.To control the provision of the clock signal, various clock sources included in the CMU, such as a multiplexer (MUX) circuit, a clock divider circuit, a short-stop circuit, and a clock gating circuit ), are controlled by software using a special function register (SFR). However, the control of the clock sources contained in the CMU could be slow when software is used.

ZusammenfassungSummary

Gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes wird eine Halbleitervorrichtung bereitgestellt, die enthält, eine erste Taktsteuerungsschaltung zum Steuern einer ersten Taktquelle; eine zweite Taktsteuerungsschaltung zum Senden einer ersten Taktanforderung zu der ersten Taktsteuerungsschaltung in Reaktion auf eine Blocktaktanforderung von einem Geistigen-Eigentums-Block (IP-Block), und Steuern einer zweiten Taktquelle, welche ein Taktsignal von der ersten Taktquelle empfängt, um ein gestopptes Taktsignal zu erzeugen, welches ein Taktsignal ist, das für eine vorbestimmte Zeitdauer ausgeschalten wird; und eine Treiberschaltung zum Empfangen eines Blocksteuerungssignals, und Ausgeben des Blocksteuerungssignals zu dem IP-Block, während das Gestoppte-Taktsignal zu dem IP-Block ausgegeben wird.According to an exemplary embodiment of the present inventive concept, there is provided a semiconductor device including: a first clock control circuit for controlling a first clock source; a second clock control circuit for sending a first clock request to the first clock control circuit in response to a block clock request from an intellectual property block (IP block), and controlling a second clock source receiving a clock signal from the first clock source to provide a stopped clock signal which is a clock signal which is turned off for a predetermined period of time; and a driver circuit for receiving a block control signal, and outputting the block control signal to the IP block while outputting the stopped clock signal to the IP block.

Gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes wird ein Halbleitersystem bereitgestellt, das enthält, eine erste Taktsteuerungsschaltung zum Steuern einer ersten Taktquelle; eine zweite Taktsteuerungsschaltung zum Senden einer ersten Taktanforderung zu der ersten Taktsteuerungsschaltung in Reaktion auf eine Blocktaktanforderung von einem IP-Block, und Steuern einer zweiten Taktquelle, welche ein Taktsignal von der ersten Taktquelle empfängt, um ein Gestopptes-Taktsignal zu erzeugen, welches ein Taktsignal ist, das für eine vorbestimmte Zeitdauer ausgeschalten wird; und eine Treiberschaltung zum Senden einer zweiten Taktanforderung zu der zweiten Taktsteuerungsschaltung und einer dritten Taktanforderung zu der zweiten Taktquelle in Reaktion auf ein Blocksteuerungssignal.According to an exemplary embodiment of the present inventive concept, there is provided a semiconductor system including: a first clock control circuit for controlling a first clock source; a second clock control circuit for sending a first clock request to the first clock control circuit in response to a block clock request from an IP block, and controlling a second clock source receiving a clock signal from the first clock source to generate a stopped clock signal which is a clock signal which is turned off for a predetermined period of time; and a driver circuit for sending a second clock request to the second clock control circuit and a third clock request to the second clock source in response to a block control signal.

Gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes wird ein Halbleitersystem bereitgestellt, das enthält, ein System-auf-einem-Chip (SoC), das wenigstens einen IP-Block und eine Taktverwaltungseinheit (CMU) enthält, welche ein Taktsignal zu dem wenigstens einen IP-Block bereitstellt; und wenigstens eine externe Vorrichtung, die elektrisch mit dem SoC verbunden ist, wobei die CMU enthält, eine erste Taktsteuerungsschaltung zum Steuern einer ersten Taktquelle, eine zweite Taktsteuerungsschaltung zum Senden einer ersten Taktanforderung zu der ersten Taktsteuerungsschaltung in Reaktion auf eine Blocktaktanforderung von dem wenigstens einen IP-Block, und Steuern einer zweiten Taktquelle, die ein Taktsignal von der ersten Taktquelle empfängt, um ein Gestopptes-Taktsignal zu erzeugen, welches ein Taktsignal ist, das für eine vorbestimmte Zeitdauer ausgeschalten wird, und eine Treiberschaltung zum Empfangen eines Blocksteuerungssignals, und Ausgeben des Blocksteuerungssignals zu dem wenigstens einen IP-Block, während das Gestoppte-Taktsignal zu dem wenigstens einen IP-Block ausgegeben wird.According to an exemplary embodiment of the present inventive concept, there is provided a semiconductor system including a system-on-a-chip (SoC) including at least one IP block and a clock management unit (CMU) which provides a clock signal to the at least one IP Block provides; and at least one external device electrically connected to the SoC, the CMU including a first clock control circuit for controlling a first clock source, a second clock control circuit for transmitting a first clock request to the first clock control circuit in response to a block clock request from the at least one IP And controlling a second clock source which receives a clock signal from the first clock source to generate a stopped clock signal which is a clock signal which is turned off for a predetermined period of time, and a drive circuit for receiving a block control signal, and outputting the block clock signal Block control signal to the at least one IP block, while the Stopped clock signal is output to the at least one IP block.

Gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes wird ein Verfahren zum Betreiben einer Halbleitervorrichtung bereitgestellt, das enthält, Empfangen einer ersten Taktanforderung von einer Treiberschaltung, welche ein Taktsignal zu dem IP-Block ausgibt, wobei das erste Taktanforderungssignal in Reaktion auf ein Blocksteuerungssignal initiiert wird; Senden einer zweiten Taktanforderung zu einer Vorgänger-Taktsteuerungsschaltung, welche eine Vorgänger-Taktquelle steuert, in Reaktion auf die erste Taktanforderung; Empfangen einer Bestätigung für die zweite Taktanforderung von der Vorgänger-Taktsteuerungsschaltung und Senden eine Bestätigung für die zweite Taktanforderung zu der Treiberschaltung; Empfangen einer dritten Taktanforderung von der Treiberschaltung; Erzeugen eines gestoppten Taktsignales, welches ein Taktsignal ist, das für eine vorbestimmte Zeitdauer ausgeschalten wird, in Reaktion auf die dritte Taktanforderung; und Senden einer Bestätigung für die dritte Taktanforderung zu der Treiberschaltung.According to an exemplary embodiment of the present inventive concept, there is provided a method of operating a semiconductor device, comprising receiving a first clock request from a driver circuit that outputs a clock signal to the IP block, wherein the first clock request signal is initiated in response to a block control signal; Sending a second clock request to a previous clock control circuit which controls a predecessor clock source in response to the first clock request; Receive a confirmation for the second Clock request from the predecessor clock circuit and sending an acknowledgment for the second clock request to the driver circuit; Receiving a third clock request from the driver circuit; Generating a stopped clock signal which is a clock signal which is turned off for a predetermined period of time in response to the third clock request; and sending an acknowledgment for the third clock request to the driver circuit.

Gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes wird eine Taktsteuerungsschaltung und eine Taktquelle bereitgestellt; und eine Treiberschaltung, die konfiguriert ist, zu einer ersten Zeit ein erstes Taktanforderungssignal zu der Taktsteuerungsschaltung zu senden, zu einer zweiten Zeit eine Bestätigung der ersten Taktanforderung zu empfangen, zu einer dritten Zeit eine zweite Taktanforderung zu der Taktquelle zu senden, und zu einer vierten Zeit eine Bestätigung der zweiten Taktanforderung zu empfangen, wobei die Taktquelle konfiguriert ist, ein erstes Taktsignal in Reaktion auf die zweite Taktanforderung zu erzeugen, wobei das erste Taktsignale nicht zwischen einem hohen und einem niedrigen Zustand oszilliert, und wobei die Treiberschaltung ferner konfiguriert ist, zu einer fünften Zeit die zweite Taktanforderung zu beenden und in Reaktion auf die zweite Taktforderung wird das erste Taktsignale deaktiviert.According to an exemplary embodiment of the present inventive concept, a clock control circuit and a clock source are provided; and a driver circuit configured to send a first clock request signal to the clock control circuit at a first time, receive an acknowledgment of the first clock request at a second time, send a second clock request to the clock source at a third time, and a fourth one Time to receive an acknowledgment of the second clock request, wherein the clock source is configured to generate a first clock signal in response to the second clock request, wherein the first clock signal does not oscillate between a high and a low state, and wherein the driver circuit is further configured a fifth time to terminate the second clock request, and in response to the second clock request, the first clock signal is deactivated.

Figurenlistelist of figures

Oben genannte und andere Merkmale des vorliegenden erfinderischen Konzeptes werden ersichtlich werden, indem beispielhafte Ausführungsformen davon mit Bezug auf die beigefügten Zeichnungen beschrieben werden, in denen:

1 eine schematische Ansicht ist, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
2 eine schematische Ansicht ist, die die Halbleitervorrichtung von 1 illustriert;
3 eine schematische Ansicht ist, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
4 ein Zeitdiagramm ist, das ein Betreiben der Halbleitervorrichtung von 3 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
5 eine schematische Ansicht ist, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
6 eine schematische Ansicht ist, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
7 ein Zeitdiagramm ist, das ein Betreiben der Halbleitervorrichtung von 6 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
8 eine schematische Ansicht ist, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
9 ein Zeitdiagramm ist, das ein Betreiben der Halbleitervorrichtung von 8 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
10 eine schematische Ansicht ist, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
11 ein Zeitdiagramm ist, das ein Betreiben der Halbleitervorrichtung von 10 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
12 eine schematische Ansicht ist, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
13 ein Zeitdiagramm ist, das ein Betreiben der Halbleitervorrichtung von 12 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert;
14 ein Blockdiagramm ist, das ein Halbleitersystem illustriert, für welches eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes und ein Betriebsverfahren einer Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes geeignet sind; und
15, 16 und 17 schematische Ansichten sind, die Beispiele des Halbleitersystems von 14 illustrieren.

The above and other features of the present inventive concept will become apparent by describing exemplary embodiments thereof with reference to the accompanying drawings, in which:

1 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
2 FIG. 12 is a schematic view illustrating the semiconductor device of FIG 1 illustrated;
3 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
4 FIG. 15 is a timing chart illustrating an operation of the semiconductor device of FIG 3 illustrated in accordance with an exemplary embodiment of the present inventive concept;
5 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
6 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
7 FIG. 15 is a timing chart illustrating an operation of the semiconductor device of FIG 6 illustrated in accordance with an exemplary embodiment of the present inventive concept;
8th FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
9 FIG. 15 is a timing chart illustrating an operation of the semiconductor device of FIG 8th illustrated in accordance with an exemplary embodiment of the present inventive concept;
10 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
11 FIG. 15 is a timing chart illustrating an operation of the semiconductor device of FIG 10 illustrated in accordance with an exemplary embodiment of the present inventive concept;
12 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
13 FIG. 15 is a timing chart illustrating an operation of the semiconductor device of FIG 12 illustrated in accordance with an exemplary embodiment of the present inventive concept;
14 FIG. 12 is a block diagram illustrating a semiconductor system for which a semiconductor device according to an exemplary embodiment of the present inventive concept and an operation method of a semiconductor device according to an exemplary embodiment of the present inventive concept are suitable; FIG. and
15 . 16 and 17 schematic views are the examples of the semiconductor system of 14 illustrate.

Detaillierte Beschreibung der AusführungsformenDetailed description of the embodiments

1 ist eine schematische Ansicht, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert. 1 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept. FIG.

Bezugnehmend auf 1 enthält eine Halbleitervorrichtung 1 eine Taktverwaltungseinheit (CMU) 100, Geistige-Eigentums-Blöcke (IP-Blöcke) 200 und 210 und eine Leistungsverwaltungseinheit (PMU) 300. Die Halbleitervorrichtung 1 könnte ein System-auf-einem-Chip (SoC) sein, aber das vorliegende erfinderische Konzept ist nicht darauf beschränkt.Referring to 1 contains a semiconductor device 1 a clock management unit (CMU) 100 , Intellectual Property Blocks (IP Blocks) 200 and 210 and a Performance Management Unit (PMU) 300 , The semiconductor device 1 could one System on a chip (SoC), but the present inventive concept is not limited thereto.

Die CMU 100 stellt den IP-Blöcken 200 und 210 ein Taktsignal bereit. Die CMU 100 enthält Taktkomponenten 120a bis 120g, Kanalverwaltungsschaltungen 130 und 132 und eine CMU-Steuerung 110. Die Taktkomponenten 120a bis 120g erzeugen ein Taktsignal, das den IP-Blöcken 200 und 210 bereitgestellt werden soll. Die Kanalverwaltungsschaltungen 130 und 132, die zwischen den Taktkomponenten 120f beziehungsweise 120g und den IP-Blöcken 200 beziehungsweise 210 angeordnet sind, stellen zwischen den IP-Blöcken 200 und 210 einen Kommunikationskanal CH bereit. Die CMU-Steuerung 110 stellt den IP-Blöcken 200 und 210 ein Taktsignal bereit, indem die Taktkomponenten 120a bis 120g verwendet werden.The CMU 100 sets the IP blocks 200 and 210 a clock signal ready. The CMU 100 contains clock components 120a to 120g , Channel management circuits 130 and 132 and a CMU controller 110 , The clock components 120a to 120g generate a clock signal that matches the IP blocks 200 and 210 should be provided. The channel management circuits 130 and 132 that between the clock components 120f respectively 120g and the IP blocks 200 respectively 210 are placed between the IP blocks 200 and 210 a communication channel CH ready. The CMU control 110 sets the IP blocks 200 and 210 a clock signal ready by the clock components 120a to 120g be used.

Bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes könnte der Kommunikationskanal CH, welcher von den Kanalverwaltungsschaltungen 130 und 132 bereitgestellt wird, eine Q-Kanal Schnittstelle (Q-channel interface) oder eine P-Kanal Schnittstelle (P-channel interface) befolgen, wie in der ARM ® Niedrig-Leistung-Schnittstellen-Spezifikation (low power interface =LPI) definiert, aber das vorliegende erfinderische Konzept ist nicht darauf beschränkt. In anderen Worten, der Kommunikationskanal CH könnte ein beliebiges Kommunikationsprotokoll befolgen, abhängig davon, wie die Halbleitervorrichtung 1 implementiert werden soll.In an exemplary embodiment of the present inventive concept, the communication channel CH, which may be one of the channel management circuits 130 and 132 however, as described in the ARM® low power interface (LPI) specification, a Q-channel interface or a P-channel interface is required the present inventive concept is not limited thereto. In other words, the communication channel CH could follow any communication protocol, depending on how the semiconductor device 1 to be implemented.

Die Taktkomponenten 120a bis 120g könnten die jeweiligen Taktquellen 124a bis 124g und die jeweiligen Taktsteuerungsschaltungen 122a bis 122g enthalten. Die jeweiligen Taktsteuerungsschaltungen 122a bis 122g steuern die Taktquellen 124a bis 124g. Beispiele der Taktquellen 124a bis 124g enthalten Multiplexer-Schaltungen (MUX-Schaltungen), Taktteilende-Schaltungen, Kurzstopp-Schaltungen und Takt-Torsteuerschaltungen.The clock components 120a to 120g could the respective clock sources 124a to 124g and the respective timing circuits 122a to 122g contain. The respective clock control circuits 122a to 122g control the clock sources 124a to 124g , Examples of clock sources 124a to 124g include multiplexer circuits (MUX circuits), clock dividing circuits, short-stop circuits and clock gating circuits.

Die Taktkomponenten 120a bis 120g könnten miteinander eine Vorgänger-Nachfolger-Beziehung haben. Zum Beispiel ist die Taktkomponente 120a der Vorgänger der Taktkomponente 120b, und die Taktkomponente 120b ist ein Nachfolger der Taktkomponente 120a und der Vorgänger der Taktkomponente 120c. Die Taktkomponente 120e ist der Vorgänger der Taktkomponenten 120f und 120g, und die Taktkomponente 120f und 120g sind Nachfolger der Taktkomponente 120e. Die Taktkomponente 120a, welche am nahsten an einem Phasenregelkreis (phase locked loop = PLL) angeordnet ist, ist eine Wurzel-Taktkomponente, und die Taktkomponenten 120f und 120g, welche am nahsten an den IP-Blöcken 200 und 210 angeordnet sind, sind Blätter-Taktkomponenten. Da die Taktkomponenten 120a bis 120g miteinander eine Vorgänger-Nachfolger-Beziehung haben, könnten die Taktsteuerungsschaltungen 122a bis 122g auch miteinander eine Vorgänger-Nachfolger-Beziehung haben, und die Taktquellen 124a bis 124g könnten auch miteinander eine Vorgänger-Nachfolger-Beziehung haben.The clock components 120a to 120g could have a predecessor-successor relationship with each other. For example, the clock component is 120a the predecessor of the clock component 120b , and the clock component 120b is a successor of the clock component 120a and the predecessor of the clock component 120c , The clock component 120e is the predecessor of the clock components 120f and 120g , and the clock component 120f and 120g are successors of the clock component 120e , The clock component 120a which is closest to a phase locked loop (PLL) is a root clock component, and the clock components 120f and 120g which closest to the IP blocks 200 and 210 are arranged are leaves clock components. Because the clock components 120a to 120g have a predecessor-successor relationship with each other, the timing circuits could 122a to 122g also have a predecessor-successor relationship with each other, and the clock sources 124a to 124g could also have a predecessor-successor relationship with each other.

Die Taktsteuerungsschaltungen 122a bis 122g könnten miteinander eine Taktanforderung REQ und eine Bestätigung ACK austauschen und könnten den IP-Blöcken 200 und 210 ein Taktsignal bereitstellen.The clock control circuits 122a to 122g could exchange a clock request REQ and an ACK acknowledgment with each other and could use the IP blocks 200 and 210 provide a clock signal.

Zum Beispiel könnte die CMU 100, in einem Fall, in dem der IP-Block 200 kein Taktsignal benötigt, damit stoppen, dem IP-Block 200 ein Taktsignal bereitzustellen. Ein Beispiel eines Falles, in dem der IP-Block 200 kein Taktsignal benötigt, ist, wenn der IP-Block 200 in einen Schlafzustand gesetzt werden soll.For example, the CMU 100 in a case where the IP block is 200 no clock signal needed to stop the IP block 200 to provide a clock signal. An example of a case where the IP block 200 no clock signal is needed if the IP block 200 to be put into a sleep state.

Zum Beispiel könnte die Kanalverwaltungsschaltung 130, unter der Steuerung der CMU 100 oder der CMU-Steuerung 110, ein erstes Signal übertragen, das anzeigt, dass ein Taktsignal gestoppt werden soll, dem IP-Block 200 bereitgestellt zu werden. In Reaktion auf das Empfangen des ersten Signals überträgt der IP-Block 200 ein zweites Signal zu der Kanalverwaltungsschaltung 130, das anzeigt, dass nach Beendigung einer zurzeit durchgeführten Aufgabe, kein Taktsignal bereitgestellt werden wird. In Reaktion auf das Empfangen des zweiten Signals von dem IP-Block 200, fordert die Kanalverwaltungsschaltung 130 ihren Vorgänger auf, z.B. die Taktkomponente 120f, damit zu stoppen, ein Taktsignal bereitzustellen.For example, the channel management circuit 130 under the control of the CMU 100 or the CMU control 110 , transmit a first signal indicating that a clock signal should be stopped, the IP block 200 to be provided. In response to receiving the first signal, the IP block transmits 200 a second signal to the channel management circuit 130 indicating that no clock signal will be provided after completion of a task currently being performed. In response to receiving the second signal from the IP block 200 , requests the channel management circuit 130 their predecessor, eg the clock component 120f to stop it from providing a clock signal.

Zum Beispiel sendet die Kanalverwaltungsschaltung 130, in einem Fall, in dem der Kommunikationskanal CH, welcher von der Kanalverwaltungsschaltung 130 bereitgestellt wird, eine Q-Kanal Schnittstelle befolgt, ein „QREQn“-Signal mit einem ersten Logikwert (z.B. eine logische Niedrigstufe „L“) zu dem IP-Block 200 als das erste Signal. Danach empfängt die Kanalverwaltungsschaltung 130 ein „QACCEPTn“-Signal mit dem ersten Logikwert von dem IP-Block 200 als das zweite Signal und sendet eine Taktanforderung REQ mit zum Beispiel dem ersten Logikwert zu der Taktkomponente 120f. In diesem Beispiel könnte die Taktanforderung REQ mit dem ersten Logikwert eine „Taktbereitstellungsbeendigungsanforderung“ sein.For example, the channel management circuit sends 130 in a case where the communication channel CH is that of the channel management circuit 130 is followed by following a Q-channel interface, a "QREQn" signal having a first logic value (eg, a logic low "L") to the IP block 200 as the first signal. Thereafter, the channel management circuit receives 130 a "QACCEPTn" signal with the first logic value from the IP block 200 as the second signal and sends a clock request REQ with, for example, the first logic value to the clock component 120f , In this example, the clock request REQ with the first logic value could be a "clock provisioning completion request".

In Reaktion auf das Empfangen der Taktanforderung REQ mit dem ersten Logikwert, z.B. die Taktbereitstellungsbeendigungsanforderung, von der Kanalverwaltungsschaltung 130, stoppt die Taktsteuerungsschaltung 122f damit ein Taktsignale bereitzustellen, indem die Taktquelle 124f (z.B. eine Takt-Torsteuerschaltung) deaktiviert wird. Als ein Resultat könnte der IP-Block 200 in einen Schlafmodus eintreten. Bei diesem Prozess könnte die Taktsteuerungsschaltung 122f der Kanalverwaltungsschaltung 130 eine Bestätigung ACK mit dem ersten Logikwert bereitstellen. Allerdings garantiert ein Empfangen der Bestätigung ACK mit dem ersten Logikwert für die Taktbereitstellungsbeendigungsanforderung durch die Taktverwaltungsschaltung 130 nicht notwendigerweise, dass ein Taktsignal gestoppt wird von der Taktquelle 124f bereitgestellt zu werden. Dies ist so, da das Empfangen der Bestätigung ACK mit dem ersten Logikwert nur bedeutet, dass die Taktsteuerungsschaltung 122f erkennt, dass die Taktkomponente 122f, welche der Vorgänger der Taktverwaltungsschaltung 130 ist, nicht länger der Kanalverwaltungsschaltung 130 ein Taktsignal bereitstellen braucht.In response to receiving the clock request REQ with the first logic value, eg, the clock provisioning request, from the channel management circuit 130 , stops the clock control circuit 122f to provide a clock signal by the clock source 124f (eg a Clock gate control circuit) is deactivated. As a result, the IP block could 200 enter a sleep mode. In this process, the clocking circuit could 122f the channel management circuit 130 provide an ACK acknowledgment with the first logic value. However, receiving the acknowledgment guarantees ACK with the first logical value for the clock provisioning request by the clock management circuit 130 not necessarily that a clock signal is stopped from the clock source 124f to be provided. This is because receiving the acknowledgment ACK with the first logic value only means that the clock control circuit 122f recognizes that the clock component 122f , which is the predecessor of the clock management circuit 130 is no longer the channel management circuit 130 needs to provide a clock signal.

Außerdem sendet die Taktsteuerungsschaltung 122f der Taktkomponente 120f die Taktanforderung REQ mit dem ersten Logikwert zu ihrem Vorgänger, z.B. der Taktsteuerungsschaltung 122e der Taktkomponente 120e. Wenn der IP-Block 210 kein Taktsignal benötigt, zum Beispiel wenn die Taktsteuerungsschaltung 122e die Taktbereitstellungsbeendigungsanforderung von der Taktsteuerungsschaltung 122g empfängt, deaktiviert die Taktsteuerungsschaltung 122e die Taktquelle 124e (z.B. eine Taktteilende-Schaltung), wodurch die Bereitstellung eines Taktsignals beendet wird. Als ein Resultat könnten die IP-Blöcke 200 und 210 beide in den Schlafmodus eintreten.In addition, the clock control circuit transmits 122f the clock component 120f the clock request REQ with the first logic value to its predecessor, eg the clock control circuit 122e the clock component 120e , If the IP block 210 no clock signal is needed, for example when the clock control circuit 122e the clock provisioning request from the clock control circuit 122g receives, deactivates the clock control circuit 122e the clock source 124e (eg, a clock divide circuit), thereby ending the provision of a clock signal. As a result, the IP blocks could 200 and 210 both enter sleep mode.

Der oben erwähnte, von der Taktsteuerungsschaltung 122f durchgeführte Vorgang könnte auch von anderen Taktsteuerungsschaltungen durchgeführt werden, zum Beispiel den Taktsteuerungsschaltungen 122a bis 122d.The above-mentioned, from the clock control circuit 122f The operation performed could also be performed by other clocking circuits, for example the clocking circuits 122a to 122d ,

Ferner, in einem Fall, in dem die Taktsteuerungsschaltung 122f der Taktkomponente 120f die Taktanforderung REQ mit dem ersten Logikwert zu ihrem Vorgänger sendet, z.B. zu der Taktsteuerungsschaltung 122e der Taktkomponente 120e, und der IP-Block 210 in einem Laufmodus ist, kann die Taktsteuerungsschaltung 122e nicht die Taktquelle 124e deaktivieren. Dies ist so, da die Taktsteuerungsschaltung 122e, nur wenn der IP-Block 210 kein Taktsignal benötigt, die Taktquelle 124e deaktivieren und die Taktanforderung REQ mit dem ersten Logikwert zu ihrem Vorgänger, z.B. der Taktsteuerungsschaltung 120d, senden kann. In anderen Worten, die Taktsteuerungsschaltung 122e kann die Taktquelle 124e nur nach dem Empfangen der Taktbereitstellungsbeendigungsanforderung von beiden ihren Nachfolgern, z.B. der Taktsteuerungsschaltungen 122f und 122g, deaktivieren.Further, in a case where the clock control circuit 122f the clock component 120f sends the clock request REQ with the first logic value to its predecessor, eg to the clock control circuit 122e the clock component 120e , and the IP block 210 is in a run mode, the clock control circuit 122e not the clock source 124e deactivate. This is because the clock control circuit 122e only if the IP block 210 no clock signal needed, the clock source 124e disable and the clock request REQ with the first logic value to its predecessor, eg the clock control circuit 120d , can send. In other words, the clock control circuit 122e can be the clock source 124e only after receiving the clock provisioning request from both its successors, eg the clock control circuits 122f and 122g, disable.

Wenn die Taktquellen 124a bis 124f alle deaktiviert sind, weil die IP-Blöcke 200 und 210 in dem Schlafmodus sind, und dann der IP-Block 200 in den Laufmodus gesetzt wird, könnte die CMU 100 wieder damit anfangen, den IP-Blöcken 200 und 210 ein Taktsignal bereitzustellen.When the clock sources 124a to 124f all are disabled because the IP blocks 200 and 210 are in sleep mode, and then the IP block 200 set to run mode, the CMU could 100 start again, the IP blocks 200 and 210 to provide a clock signal.

Die Kanalverwaltungsschaltung 130 sendet eine Taktanforderung REQ mit einem zweiten Logikwert (zum Beispiel eine logische Hochstufe „H“) zu ihrem Vorgänger, z.B. der Taktsteuerungsschaltung 122f der Taktkomponente 120f und wartet darauf, dass eine Bestätigung ACK von der Taktsteuerungsschaltung 122f empfangen wird. Hierbei könnte die Taktanforderung REQ mit dem zweiten Logikwert eine „Taktbereitstellungsanforderung“ sein, und das Empfangen einer Bestätigung ACK für die Taktbereitstellungsanforderung bedeutet, dass die Bereitstellung eines Taktsignales von der Taktquelle 124f wieder aufgenommen wurde. Die Taktsteuerungsschaltung 122f kann nicht sofort die Taktquelle 124f (z.B. eine Takt-Torsteuerschaltung) aktivieren; vielmehr wartet die Taktsteuerungsschaltung 122f darauf, dass ein Taktsignal von ihrem Vorgänger bereitgestellt wird.The channel management circuit 130 sends a clock request REQ with a second logic value (eg, a logical "H" level) to its predecessor, eg the clock control circuit 122f the clock component 120f and waiting for an acknowledgment ACK from the clock control circuit 122f Will be received. Here, the clock request REQ with the second logic value could be a "clock provision request", and receiving an ACK acknowledgment for the clock provision request means that the provision of a clock signal from the clock source 124f was resumed. The clock control circuit 122f can not immediately the clock source 124f activate (eg a clock gate control circuit); rather, the clock control circuit waits 122f that a clock signal is provided by its predecessor.

Danach sendet die Taktsteuerungsschaltung 122f die Taktanforderung REQ mit dem zweiten Logikwert, z.B. die Taktbereitstellungsanforderung, zu ihrem Vorgänger, z.B. der Taktsteuerungsschaltung 122, und wartet darauf, dass eine Bestätigung ACK von der Taktsteuerungsschaltung 122e empfangen wird. Der vorstehend beschriebene, durch die Taktsteuerungsschaltung 122f durchgeführte Vorgang könnte durch andere Taktsteuerungsschaltungen, zum Beispiel den Taktsteuerungsschaltungen 122a bis 122d, durchgeführt werden.Thereafter, the clock control circuit transmits 122f the clock request REQ with the second logic value, eg the clock provision request, to its predecessor, eg the clock control circuit 122 , and waits for an acknowledgment ACK from the clock control circuit 122e Will be received. The above-described, by the clock control circuit 122f The operation performed by other clocking circuits, for example, the clocking circuits 122a to 122d , be performed.

In Reaktion auf das Empfangen der Taktanforderung REQ mit dem zweiten Logikwert von der Taktsteuerungsschaltung 122b aktiviert die Taktsteuerungsschaltung 122a, welche die Wurzel-Taktkomponente ist, die Taktquelle 124a (z.B. eine MUX-Schaltung) und sendet eine Bestätigung ACK zu der Taktsteuerungsschaltung 122b. Auf diese Weise werden die Taktquellen 124b bis 124e der Reihe nach aktiviert, und dann sendet die Taktsteuerungsschaltung 122e eine Bestätigung ACK, die anzeigt, dass die Bereitstellung eines Taktsignals von der Taktquelle 124a zu der Taktsteuerungsschaltung 122f wiederaufgenommen wurde. In Reaktion auf das Empfangen der von der Taktsteuerungsschaltung 122b gesendeten Bestätigung ACK ermöglicht es die Taktsteuerungsschaltung 122f der Taktquelle 124f dem IP-Block 200 ein Taktsignal bereitzustellen und stellt der Kanalverwaltungsschaltung 130 eine Bestätigung ACK bereit.In response to receiving the clock request REQ with the second logic value from the clock control circuit 122b activates the clock control circuit 122a , which is the root clock component, the clock source 124a (eg a MUX circuit) and sends an acknowledgment ACK to the clock control circuit 122b , In this way the clock sources become 124b to 124e activated in turn, and then send the clock control circuit 122e an acknowledgment ACK indicating that the provision of a clock signal from the clock source 124a to the clock control circuit 122f was resumed. In response to receiving the clocking circuit 122b sent acknowledgment ACK allows the clock control circuit 122f the clock source 124f the IP block 200 to provide a clock signal and provides the channel management circuit 130 a confirmation ACK ready.

Die Taktsteuerungsschaltungen 122a bis 122g könnten auf eine Art des vollständigen Handschlags betrieben werden, indem eine Taktanforderung REQ und ein Bestätigungssignal (ACK-Signal) miteinander ausgetauscht werden. Entsprechend können die Taktsteuerungsschaltungen 122a bis 122g die Bereitstellung eines Taktsignals zu den IP-Blöcken 200 und 210 steuern, indem die Taktquellen 124a bis 124g gesteuert werden. In anderen Worten, die Steuerung der Taktquellen 124a bis 124g in der CMU 100 geschieht durch Hardware.The clock control circuits 122a to 122g could in a way of complete Handshake can be operated by a clock request REQ and an acknowledgment signal (ACK signal) are exchanged with each other. Accordingly, the clock control circuits 122a to 122g the provision of a clock signal to the IP blocks 200 and 210 control by the clock sources 124a to 124g to be controlled. In other words, the control of clock sources 124a to 124g in the CMU 100 happens through hardware.

Die Taktsteuerungsschaltungen 122a bis 122g könnten angetrieben werden, um eine Taktanforderung REQ zu ihren jeweiligen Vorgängern zu übertragen oder um die Taktquellen 124a bis 124g jeweilig zu steuern. Außerdem könnten die Taktsteuerungsschaltungen 122a bis 122g unter der Steuerung der CMU-Steuerung 110 betrieben werden. Bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes könnten die Taktsteuerungsschaltungen 122a bis 122g endliche Automaten (finite state machine = FSM) enthalten, welche die Taktquellen 124a bis 124g steuern, gemäß zwischen den Taktsteuerungsschaltungen 122a bis 122g übertragenen Taktanforderung REQ.The clock control circuits 122a to 122g could be driven to transmit a clock request REQ to their respective predecessors or clock sources 124a to 124g respectively to control. In addition, the timing circuits could 122a to 122g under the control of the CMU control 110 operate. In an exemplary embodiment of the present inventive concept, the timing circuits could 122a to 122g finite state machine (FSM) containing the clock sources 124a to 124g control according to between the timing circuits 122a to 122g transmitted clock request REQ.

2 ist eine schematische Ansicht, die die Halbleitervorrichtung von 1 illustriert. 2 FIG. 12 is a schematic view illustrating the semiconductor device of FIG 1 illustrated.

Bezugnehmend auf 2 erzeugt die Taktkomponente 120c ein Kurz-gestopptes-Taktsignal SCLK. Das Kurz-gestoppte-Taktsignal SCLK ist ein Taktsignal CLK, das für eine vorbestimmte Zeitdauer ausgeschalten wird, aber nach Ablauf der vorbestimmten Zeitdauer wieder eingeschalten wird. In anderen Worten, am Ende der vorbestimmten Zeit wird das Kurz-gestoppte-Taktsignal SCLK eingeschalten. Der Ausdruck „kurzgestoppt“, wie hierin verwendet, könnte bedeuten, dass das Kurz-gestoppte-Signal SCLK, das einmal ausgeschalten wird, immer nach Ablauf der vorbestimmten Zeitdauer eingeschalten wird, selbst wenn kein besonderes Ereignis eintritt. Die Länge der Zeitdauer, während welcher das Kurz-gestoppte-Taktsignal SCLK ausgeschalten wird, könnte variieren. Bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes könnte die Länge der Zeitdauer, während der das Kurz-gestoppte-Taktsignal SCLK ausgeschalten wird, eingestellt werden, zum Beispiel durch Software.Referring to 2 generates the clock component 120c a short-stopped clock signal SCLK. The short-stop clock signal SCLK is a clock signal CLK which is turned off for a predetermined period of time, but is turned on again after the predetermined time has elapsed. In other words, at the end of the predetermined time, the short-stopped clock signal SCLK is turned on. The term "short-stopped" as used herein could mean that the short-stopped signal SCLK, which is turned off once, is always turned on after the lapse of the predetermined period of time, even if no particular event occurs. The length of time that the short-stopped clock signal SCLK turns off could vary. In an exemplary embodiment of the present inventive concept, the length of the period of time during which the short-stopped clock signal SCLK is turned off could be adjusted, for example by software.

Das Kurz-gestoppte-Taktsignal SCLK könnte in Fällen verwendet werden, wenn ein vorbestimmtes Signal (z.B. ein asynchrones oder synchrones Rückstellungs-Signal) zum Beispiel zu dem IP-Block 200 zugeführt werden soll. Außerdem könnte das Kurz-gestoppte-Taktsignal SCLK in Fällen verwendet werden, in denen es ein Signal gibt, dessen Zeitsteuerung nicht leicht mit einer kurzen Taktdurchlaufsdauer (zum Beispiel einer Dauer eines Taktdurchlaufs oder mehrerer Taktdurchläufe), wegen seiner kurzen Ausbreitungsverzögerung, abgestimmt werden könnte. Das Kurz-gestoppte-Taktsignal SCLK könnte auch in einem Fall verwendet werden, in dem ein Steuerungssignal zum Beispiel zu dem IP-Block 200 bereitgestellt werden soll, um eine Störung (glitch) zu verhindern, während sichergestellt wird, dass der IP-Block 200 in einem Ruhezustand ist. Bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes enthält die Taktkomponente 120c eine Taktsteuerungsschaltung 122c und eine Taktquelle 124c, welche von der Taktsteuerungsschaltung 122c gesteuert wird. Die Taktquelle 124c empfängt das Taktsignal CLK und gibt das Kurz-gestoppte-Taktsignal SCLK aus.The short-stopped clock signal SCLK could be used in cases where a predetermined signal (eg, an asynchronous or synchronous reset signal) is applied to, for example, the IP block 200 should be supplied. In addition, the short-stop clock signal SCLK could be used in cases where there is a signal whose timing might not be easily tuned with a short clock sweep (for example, one clock cycle or multiple clock sweeps) because of its short propagation delay. The short-stopped clock signal SCLK could also be used in a case where a control signal to, for example, the IP block 200 should be provided to prevent a glitch while ensuring that the IP block 200 is in a dormant state. In an exemplary embodiment of the present inventive concept, the clock component includes 120c a clock control circuit 122c and a clock source 124c provided by the clock control circuit 122c is controlled. The clock source 124c receives the clock signal CLK and outputs the short-stop clock signal SCLK.

Wie oben mit Bezug auf 1 beschrieben, stellt die Taktkomponente 120c, welche das Kurz-gestoppte-Taktsignal SCLK erzeugt, das Kurz-gestoppte-Taktsignal SCLK bereit, während eine Taktanforderung REQ und eine Bestätigung ACK mit anderen Taktkomponenten (z.B. den Taktkomponenten 120b und 120d) ausgetauscht werden. Die Taktkomponente 120b und 120d könnten Taktkomponenten mit einer beliebigen Funktion sein. Zum Beispiel könnten die Taktkomponenten 120b und 120d Teilende-Schaltungen zum Teilen des Taktsignals CLK sein, aber das vorliegende erfinderische Konzept ist nicht darauf beschränkt. Die Taktkomponente 120c, welche das Kurz-gestoppte-Taktsignal SCLK erzeugt, könnte an einem beliebigen Ort in einem Takt-Baum, der eine Mehrzahl von Taktkomponenten enthält, angeordnet sein, außer an dem Ortes der Wurzel-Taktkomponente 120a. Der Ort der Taktkomponente 120c könnte von dem Implementierungszweck der Halbleitervorrichtung 1 abhängen.As above with respect to 1 described, represents the clock component 120c generating the short-stopped clock signal SCLK, the short-stopped clock signal SCLK ready, while a clock request REQ and an ACK acknowledgment with other clock components (eg, the clock components 120b and 120d ) be replaced. The clock component 120b and 120d could be clock components with any function. For example, the clock components could 120b and 120d Divide circuits for dividing the clock signal CLK, but the present inventive concept is not limited thereto. The clock component 120c which generates the short-stopped clock signal SCLK could be located at an arbitrary location in a clock tree containing a plurality of clock components, except at the location of the root clock component 120a , The location of the clock component 120c could be of the implementation purpose of the semiconductor device 1 depend.

Zum Beispiel, um das Kurz-gestoppte-Taktsignal SCLK mit einer geeigneten Zeitsteuerung zu erzeugen, wenn ein vorbestimmtes Signal (wie zum Beispiel ein asynchrones oder synchrones Rückstellungssignal) zum Beispiel dem IP-Block 200 zugeführt werden soll, erfasst die Taktkomponente 120c nicht nur wann der Wert des vorbestimmten Signale sich verändert, sondern bestimmt auch, wann das Taktsignal CLK eingeschalten oder ausgeschalten werden soll.For example, to generate the short-stopped clock signal SCLK with an appropriate timing when a predetermined signal (such as an asynchronous or synchronous reset signal), for example, the IP block 200 is to be supplied, detects the clock component 120c not only when the value of the predetermined signal changes, but also determines when the clock signal CLK should be turned on or off.

3 ist eine schematische Ansicht, die einer Halbleitervorrichtung gemäß einer anderen exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert. 3 FIG. 12 is a schematic view illustrating a semiconductor device according to another exemplary embodiment of the present inventive concept. FIG.

Bezugnehmend auf 3 enthält die Halbleitervorrichtung eine Treiberschaltung 128.Referring to 3 The semiconductor device includes a driver circuit 128.

Die Treiberschaltung 128 empfängt ein IP-Blocksteuerungssignal OS, welches einen IP-Block 200 steuert, und gibt ein IP-Blocksteuerungssignal SS zu dem IP-Block 200 aus, während eine Taktsteuerungsschaltung 122c ein Kurz-gestopptes-Taktsignal SCLK zu dem IP-Block 200 ausgibt. In anderen Worten, dass IP-Blocksteuerungssignal SS ist ein IP-Blocksteuerungssignal OS, das dem IP-Block 200 gemäß der Zeitsteuerung des Kurz-gestoppten-Taktsignales SCLK zugeführt wird. Bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes enthalten Beispiele des IP-Blocksteuerungssignals OS oder SS ein Rückstellungssignal, ein Isolationssignal und ein Extra-Toleranz-Einstellungs-Signal (extra-margin adjustment signal = EMA-Signal) für eine Speichervorrichtung, aber das vorliegende erfinderische Konzept ist nicht darauf beschränkt. In anderen Worten, Beispiele des IP-Blocksteuerungssignals OS oder SS enthalten auch alle beliebigen Signale, die in Fällen verwendet werden, wenn ein vorbestimmtes Signal (wie zum Beispiel ein asynchrones oder synchrones Rückstellungssignal) dem IP-Block 200 zugeführt werden soll, wenn es ein Signal gibt, dessen Zeitsteuerung nicht leicht mit einer kurzen Taktdurchlaufsdauer (zum Beispiel ein Taktdurchlauf oder mehrere Taktdurchläufe), wegen seiner kurzen Ausbreitungsverzögerung, abgestimmt werden könnte, und wenn dem IP-Block 200 ein Steuerungssignal bereitgestellt werden soll, um eine Störung zu verhindern, während sichergestellt wird, dass der IP-Block 200 in einem Ruhezustand ist.The driver circuit 128 receives an IP block control signal OS, which is an IP block 200 controls, and outputs an IP block control signal SS to the IP block 200, while a clock control circuit 122c a short-stopped Clock signal SCLK to the IP block 200 outputs. In other words, the IP block control signal SS is an IP block control signal OS corresponding to the IP block 200 is supplied according to the timing of the short-stopped clock signal SCLK. In an exemplary embodiment of the present inventive concept, examples of the IP block control signal OS or SS include a reset signal, an isolation signal, and an extra-margin adjustment signal (EMA signal) for a memory device, but the present inventive one Concept is not limited to this. In other words, examples of the IP block control signal OS or SS also include any signals used in cases when a predetermined signal (such as an asynchronous or synchronous reset signal) is applied to the IP block 200 should be supplied when there is a signal whose timing could not be easily tuned with a short clock sweep (for example one clock pass or multiple clock sweeps) because of its short propagation delay, and if the IP block 200 a control signal is to be provided to prevent interference while ensuring that the IP block 200 is in a dormant state.

Die Treiberschaltung 128 erfasst den Eingang des IP-Blocksteuerungssignals OS und sendet eine Taktanforderung 410 zu der Taktsteuerungsschaltung 122c. Um das Kurz-gestoppte-Taktsignal SCLK dem IP-Block 200 bereitzustellen, wird zuerst ein Taktsignal CLK für den Vorgänger der Taktsteuerungsschaltung 122c, z.B. eine Taktsteuerungsschaltung 122b, eingeschalten. Somit empfängt die Taktsteuerungsschaltung 122c die Taktanforderung 410 und sendet dann eine Taktanforderung REQ zu der Taktsteuerungsschaltung 122b, wodurch einer Taktquelle 124c erlaubt wird, das Taktsignale CLK von ihrem Vorgänger, z.B. einer Taktquelle 124b, zu empfangen. Die Taktsteuerungsschaltung 122c empfängt eine Bestätigung ACK von der Taktsteuerungsschaltung 122b und sendet eine Bestätigung 412 für die Taktanforderung REQ (Taktanforderung 410) zu der Treiberschaltung 128. Die Bestätigung 412 für die Taktanforderung REQ zeigt an, dass der Taktquelle 124c ein EIN-Zustand-Taktsignal von der Taktquelle 124b bereitgestellt wird, welche von dem Vorgänger der Taktsteuerungsschaltung 122c gesteuert wird, z.B. der Taktsteuerungsschaltung 122b.The driver circuit 128 detects the input of the IP block control signal OS and sends a clock request 410 to the clock control circuit 122c , To the short-stopped clock signal SCLK the IP block 200 first, a clock signal CLK for the predecessor of the clock control circuit 122c , eg a clock control circuit 122b , turned on. Thus, the clock control circuit 122c receives the clock request 410 and then sends a clock request REQ to the clock control circuit 122b , whereby a clock source 124c is allowed, the clock signal CLK from its predecessor, such as a clock source 124b , to recieve. The clock control circuit 122c receives an acknowledgment ACK from the clock control circuit 122b and sends an acknowledgment 412 for the clock request REQ (clock request 410) to the driver circuit 128 , The confirmation the verification 412 for the clock request REQ indicates that the clock source 124c an ON-state clock signal from the clock source 124b which is provided by the predecessor of the clock control circuit 122c is controlled, for example, the clock control circuit 122b ,

Die Treiberschaltung 128 empfängt von der Taktsteuerungsschaltung 122c die Bestätigung 412 für das Taktanforderungssignal 410 und sendet eine Taktanforderung 420 zu der Taktquelle 124c, nachdem sichergestellt wurde, dass das Taktsignale CLK einen „EIN“-Zustand aufweist. Die Taktquelle 124c empfängt die Taktanforderung 420 und sendet eine Bestätigung 422 für die Taktanforderung 420 zu der Treiberschaltung 128, während das Kurz-gestoppte-Taktsignal SCLK ausgegeben wird.The driver circuit 128 receives from the clock control circuit 122c the confirmation the verification 412 for the clock request signal 410 and sends a clock request 420 to the clock source 124c after ensuring that the clock signal CLK has an "ON" state. The clock source 124c receives the clock request 420 and sends a confirmation 422 for the clock request 420 to the driver circuit 128 while the short-stopped clock signal SCLK is output.

Demzufolge gibt die Treiberschaltung 128 das IP-Blocksteuerungssignal SS zu dem IP-Block 200 aus, entsprechend der Zeitsteuerung des Kurz-gestoppten-Signals SCLK, welches durch die Taktquelle 124c erzeugt wird. Die Treiberschaltung 128 könnte Takt-Torsteuern für das Kurz-gestoppte-Taktsignal SCLK beenden, indem die Taktanforderung 420 eine vorbestimmte Zeitdauer nach der Ausgabe des IP-Blocksteuerungssignals SS zu dem IP-Block 200 abgebrochen wird.Consequently, the driver circuit gives 128 the IP block control signal SS to the IP block 200 from, in accordance with the timing of the short-stop signal SCLK, which by the clock source 124c is produced. The driver circuit 128 could terminate clock gating for the short-stopped clock signal SCLK, by the clock request 420 a predetermined period of time after the output of the IP block control signal SS to the IP block 200 is canceled.

Bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes könnte die Treiberschaltung 128 ein IP-Block wie zum Beispiel der IP-Block 200 sein, in welchem Fall, die Treiberschaltung 128 durch ein Referenztaktsignal REF_CLK betrieben wird, welches ein Taktsignal für einen Selbstbetrieb ist. Daher könnte die Treiberschaltung 128 eine Anforderung zu einer CMU 100 senden, um ein Referenztaktsignal REF_CLK bereitzustellen, oder um ein Bereitstellen des Referenztaktsignals REF_CLK zu beenden. In anderen Worten, das der Treiberschaltung 128 bereitgestellte Referenztaktsignal REF_CLK und das dem IP-Block 200 bereitgestellte Taktsignal CLK könnten unterschiedliche Signale sein.In an exemplary embodiment of the present inventive concept, the driver circuit could 128 an IP block such as the IP block 200 in which case, the driver circuit 128 is operated by a reference clock signal REF_CLK, which is a clock signal for self-operation. Therefore, the driver circuit could 128 a request to a CMU 100 to provide a reference clock signal REF_CLK or to terminate providing the reference clock signal REF_CLK. In other words, that of the driver circuit 128 provided reference clock signal REF_CLK and the IP block 200 provided clock signal CLK could be different signals.

Wie oben beschrieben können ein erster Pfad, zum Erfassen des Eingangs des IP-Blocksteuerungssignals OS und zum Steuern der Taktsteuerungsschaltung 122c, und ein zweiter Pfad, zum Bereitstellen des Taktsignales CLK über die Taktquellen 124b, 124c und 124d zu dem IP-Block 200, voneinander getrennt sein, indem die Treiberschaltung 128 getrennt von den Elementen der CMU 100 bereitgestellt wird. Als ein Resultat kann die Länge des Ausbreitungspfades des Taktsignales CLK minimiert werden, und ein Schwankungseffekt (Jitter-Effekt) kann verringert werden.As described above, a first path may be for detecting the input of the IP block control signal OS and for controlling the clock control circuit 122c and a second path for providing the clock signal CLK via the clock sources 124b . 124c and 124d to the IP block 200 be separated from each other by the driver circuit 128 separate from the elements of the CMU 100 provided. As a result, the length of the propagation path of the clock signal CLK can be minimized, and a jitter effect can be reduced.

4 ist ein Zeitdiagramm, das ein Betreiben der Halbleitervorrichtung von 3 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert. 4 FIG. 10 is a timing chart illustrating an operation of the semiconductor device of FIG 3 illustrated in accordance with an exemplary embodiment of the present inventive concept.

Auf 4 bezugnehmend erfasst die Treiberschaltung 128 zu einer Zeit T2 den Eingang des IP-Blocksteuerungssignals OS. Danach, zu einer Zeit T3, sendet die Treiberschaltung 128 die Taktanforderung 410 zu der Taktsteuerungsschaltung 122c, um sicherzustellen, dass die Taktquelle 124c das Taktsignale CLK von ihrem Vorgänger, zum Beispiel die Taktquelle 124b, empfängt, und sendet die Taktanforderung 420 zu der Taktquelle 124c, sodass die Taktquelle 124c das Kurz-gestoppte-Taktsignal SCLK erzeugt.On 4 Referring to the driver circuit 128 at a time T2 the input of the IP block control signal OS. After that, at a time T3, the driver circuit sends 128 the clock request 410 to the clock control circuit 122c to make sure the clock source 124c the clock signal CLK from its predecessor, for example the clock source 124b , and sends the clock request 420 to the clock source 124c so the clock source 124c generates the short-stop clock signal SCLK.

Die Treiberschaltung 128 gibt das IP-Blocksteuerungssignal SS zu dem IP-Block 200 während der Ausgabe des Kurz-gestoppten-Taktsignals SCLK während einer Zeitdauer I zwischen der Zeit T3 und einer Zeit T5 aus. The driver circuit 128 outputs the IP block control signal SS to the IP block 200 during the output of the short-stopped clock signal SCLK during a period I between the time T3 and a time T5.

In Reaktion auf das Erfassen einer Änderung des Wertes des IP-Blocksteuerungssignals OS zu einer Zeit T6 (z.B. wenn OS von hoch zu niedrig geht), sendet die Treiberschaltung 128 zu einer Zeit T7 die Taktanforderung 410 wieder zu der Taktsteuerungsschaltung 122c, um sicherzustellen, dass die Taktquelle 124c das Taktsignal CLK von ihrem Vorgänger, z.B. der Taktquelle 124b, empfängt und sendet die Taktanforderung 420 wieder zu der Taktquelle 124c, sodass die Taktquelle 124c das Kurz-gestoppte-Taktsignal SCLK erzeugt.In response to detecting a change in the value of the IP block control signal OS at a time T6 (eg, when OS goes from high to low), the driver circuit sends 128 at a time T7 the clock request 410 again to the clock control circuit 122c to make sure the clock source 124c the clock signal CLK from its predecessor, eg the clock source 124b , receives and sends the clock request 420 back to the clock source 124c so the clock source 124c generates the short-stop clock signal SCLK.

Die Treiberschaltung 128 gibt das IP-Blocksteuerungssignal SS, dessen Wert verändert ist, zu dem IP-Block 200 während der Ausgabe des Kurz-gestoppten-Taktsignales SCLK während einer Zeitdauer II zwischen der Zeit T7 und einer Zeit T9 aus.The driver circuit 128 gives the IP block control signal SS whose value is changed to the IP block 200 during the output of the short-stopped clock signal SCLK during a period II between the time T7 and a time T9.

5 ist eine schematische Ansicht, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert. 5 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept. FIG.

Bezugnehmend auf 5 enthält eine Taktquelle 124c eine Takt-Torsteuerschaltung 1244. Die Takt-Torsteuerschaltung 1244 empfängt ein Taktsignal CLK und schaltet und gibt das Taktsignal CLK gemäß eines Freigabesignals aus. In anderen Worten, ein Kurz-gestopptes-Taktsignal SCLK könnte erzeugt werden, indem die Takt-Torsteuerschaltung 1244 in Reaktion auf das Freigabesignal angetrieben wird, welches von einer Taktsteuerungsschaltung 122c und eine Treiberschaltung 128 bereitgestellt wird.Referring to 5 contains a clock source 124c a clock gate control circuit 1244 , The clock gate control circuit 1244 receives a clock signal CLK and switches and outputs the clock signal CLK in accordance with an enable signal. In other words, a short-stopped clock signal SCLK could be generated by the clock gating circuit 1244 is driven in response to the enable signal supplied by a clock control circuit 122c and a driver circuit 128 provided.

Die Taktquelle 124c enthält ferner ein Logikgatter 1243, welches einen logischen Vorgang auf einem ersten von der Taktsteuerungsschaltung 122c empfangenen Freigabesignal und einem zweiten von der Treiberschaltung 128 empfangenen Freigabesignal 420 durchführt, um ein Signal zum Steuern der Takt-Torsteuerschaltung 1244 zu erzeugen.The clock source 124c also contains a logic gate 1243 which performs a logical operation on a first one of the clock control circuit 122c received enable signal and a second of the driver circuit 128 received enable signal 420 performs a signal for controlling the clock gating circuit 1244 to create.

Das Logikgatter 1243 ist in 5 als ein UND-Logikgatter illustriert, aber das vorliegende erfinderische Konzept ist nicht darauf beschränkt. In anderen Worten, das Logikgatter 1243 könnte ein beliebiges Logikgatter sein, das das erste Freigabesignal 430 und das zweite Freigabesignal 420 empfängt und ein Signal zum Steuern der Takt-Torsteuerschaltung 1244 ausgibt.The logic gate 1243 is in 5 as an AND logic gate, but the present inventive concept is not limited thereto. In other words, the logic gate 1243 could be any logic gate that provides the first enable signal 430 and the second enable signal 420 receives and a signal for controlling the clock gating circuit 1244 outputs.

Zum Beispiel ist das erste Freigabesignal 430, welches von der Taktsteuerungsschaltung 122c empfangen wird, mit einem Taktsignale CLK durch eine Synchronisationsschaltung 1241 synchronisiert, und das zweite Freigabesignal 420, welches von der Treiberschaltung 128 empfangen wird, ist durch eine Synchronisationsschaltung 1242 mit dem Taktsignal CLK synchronisiert. Das erste mit dem Taktsignal CLK synchronisierte Freigabesignal 430 und das zweite mit dem Taktsignal CLK synchronisierte Freigabesignal 420 könnten dem Logikgatter 1243 zugeführt werden. Die Synchronisationsschaltung 1241 sendet eine Bestätigung 432 für das erste Freigabesignal 430 zu der Taktsteuerungsschaltung 122c, und die Synchronisationsschaltung 1242 sendet eine Bestätigung 422 für das zweite Freigabesignal 420 zu der Treiberschaltung 128. Die Bestätigung 432 und 422 können Information bezüglich des Zustandes des Taktsignales CLK (z.B. Information, die anzeigt, ob das Taktsignale CLK einen „EIN“-Zustand oder einen „AUS“-Zustand aufweist) der Taktsteuerungsschaltung 122c beziehungsweise der Treiberschaltung 128 bereitstellen.For example, the first enable signal 430 which is from the clock control circuit 122c is received, with a clock signal CLK by a synchronization circuit 1241 synchronized, and the second enable signal 420 that of the driver circuit 128 is received by a synchronization circuit 1242 synchronized with the clock signal CLK. The first enable signal synchronized with the clock signal CLK 430 and the second enable signal synchronized with the clock signal CLK 420 could be the logic gate 1243 be supplied. The synchronization circuit 1241 sends an acknowledgment 432 for the first enable signal 430 to the clock control circuit 122c , and the synchronization circuit 1242 sends a confirmation 422 for the second enable signal 420 to the driver circuit 128 , The confirmation the verification 432 and 422 For example, information regarding the state of the clock signal CLK (eg, information indicating whether the clock signal CLK has an "ON" state or an "OFF" state) may be given to the clock control circuit 122c or the driver circuit 128 provide.

Die Takt-Torsteuerschaltung 1244 wird durch das Ausgabesignal des Logikgatters 1243 aktiviert oder deaktiviert und gibt somit das Kurz-gestoppte-Taktsignal SCLK aus. In anderen Worten, die Takt-Torsteuerschaltung 1244 könnte deaktiviert werden, nachdem die Treiberschaltung 128 die Bestätigung 412 von der Taktsteuerungsschaltung 122c empfängt.The clock gate control circuit 1244 is activated or deactivated by the output signal of the logic gate 1243 and thus outputs the short-stopped clock signal SCLK. In other words, the clock gate control circuit 1244 could be disabled after the driver circuit 128 the confirmation the verification 412 from the clock control circuit 122c receives.

6 ist eine schematische Ansicht, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert. 6 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept. FIG.

Bezugnehmend auf Fig. 6 könnte die Halbleitervorrichtung ferner eine asynchrone Schnittstelle 129 und einen Zähler enthalten.Referring to FIG. 6, the semiconductor device may further include an asynchronous interface 129 and a counter included.

Die asynchrone Schnittstelle 129 ist an dem Eingangsanschluss der Treiberschaltung 128 angeordnet, wandelt ein eingehendes asynchrones IP-Blocksteuersignal in ein synchrones Signal um, und stellt das synchrone Signal der Treiberschaltung 128 bereit. Bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes empfängt die asynchrone Schnittstelle 129 ein asynchrones erstes Signal SIGNAL 1 und ein asynchrones zweites Signal SIGNAL 2, wandelt das asynchrone erste Signal SIGNAL 1 und das asynchrone zweite Signal SIGNAL 2 in synchrone Daten SYNC_DATA um, und stellt die synchronen Daten SYNC_DATA der Treiberschaltung 128 bereit. Um die synchronen Daten SYNC_DATA der Treiberschaltung 128 bereitzustellen, könnte eine Anforderung SYNC_REQ und eine Bestätigung SYNC_ACK zwischen der asynchronen Schnittstelle 129 und der Treiberschaltung 128 übertragen werden.The asynchronous interface 129 is at the input terminal of the driver circuit 128 is arranged, converts an incoming asynchronous IP block control signal into a synchronous signal, and provides the synchronous signal of the driver circuit 128 ready. In an exemplary embodiment of the present inventive concept, the asynchronous interface receives 129 an asynchronous first signal SIGNAL 1 and an asynchronous second signal SIGNAL 2 , converts the asynchronous first signal SIGNAL 1 and the asynchronous second signal SIGNAL 2 in synchronous data SYNC_DATA, and provides the synchronous data SYNC_DATA of the driver circuit 128 ready. To the synchronous data SYNC_DATA of the driver circuit 128 could provide a request SYNC_REQ and an acknowledgment SYNC_ACK between the asynchronous interface 129 and the driver circuit 128 be transmitted.

Die Treiberschaltung 128 könnte einem IP-Block 200 ein erstes Signal mit mehreren Bits SIGNAL 1 und ein zweites Signal mit mehreren Bits SIGNAL 2 bereitstellen. Zum Beispiel, wenn das erste Signal mit mehreren Bits SIGNAL 1 m Bits lang ist (wobei m eine natürliche Zahl ist) und das zweite Signal mit mehreren Bits SIGNAL 2 n Bits lang ist (wobei n eine natürliche Zahl ist), könnte die Treiberschaltung 128 dem IP-Block 200 das erstes Signal mit mehreren Bits SIGNAL 1 und das zweite Signal mit mehreren Bits SIGNAL 2 bereitstellen und könnte somit dem IP-Block 200 eine Summe von (m + n) Bits bereitstellen. The driver circuit 128 could be an IP block 200 a first signal with several bits SIGNAL 1 and a second signal with multiple bits SIGNAL 2 provide. For example, if the first signal with multiple bits SIGNAL 1 is m bits long (where m is a natural number) and the second signal is several bits SIGNAL 2 is n bits long (where n is a natural number), the driver circuit could be 128 IP block 200, the first signal with multiple bits SIGNAL 1 and the second signal with several bits SIGNAL 2 could provide and thus the IP block 200 provide a sum of (m + n) bits.

Bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes könnten eine Taktanforderung 410, die die Treiberschaltung 128 zu der Taktsteuerungsschaltung 122c sendet, nachdem der Eingang eines IP-Blocksteuerungssignals OS erfasst wurde, und eine Taktanforderung 420, die die Treiberschaltung 128 zu einer Taktquelle 124c sendet, nachdem sichergestellt wurde, dass die Taktquelle 124c ein Taktsignal CLK von einer Taktquelle 124b empfängt, jeweils 2-Bit Daten SSCH_REQ[1:0] sein. Außerdem könnte bei einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes, eine Bestätigung 412 für die Taktanforderung 410 und eine Bestätigung 422 für die Taktanforderung 420 jeweils 2-Bit Daten SSCH_ACK[1:0] sein.In an exemplary embodiment of the present inventive concept, a clock request could 410 that the driver circuit 128 to the clock control circuit 122c sends after the input of an IP block control signal OS has been detected, and a clock request 420 that the driver circuit 128 to a clock source 124c sends after making sure that the clock source 124c a clock signal CLK from a clock source 124b receives, each 2-bit data SSCH_REQ [1: 0]. In addition, in an exemplary embodiment of the present inventive concept, an affirmative 412 for the clock request 410 and a confirmation 422 for the clock request 420 each 2-bit data SSCH_ACK [1: 0].

Der Zähler könnte verwendet werden, um die Länge eines Kurz-gestoppten-Taktsignals SCLK einzustellen. In anderen Worten, der Zähler könnte bestimmen, wie viele Takte vor und nach dem Übergang eines IP-Blocksteuerungssignals vergehen, welches gemäß der Zeitsteuerung des Kurz-gestoppten-Taktsignales SCLK übertragen wird, damit das Taktsignal CLK ausgeschalten wird. 7 ist ein Zeitdiagramm, das ein Betreiben der Halbleitervorrichtung von 6 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert.The counter could be used to adjust the length of a short-stopped clock signal SCLK. In other words, the counter may determine how many clocks pass before and after the transition of an IP block control signal transmitted according to the timing of the short-stop clock signal SCLK to turn off the clock signal CLK. 7 FIG. 10 is a timing chart illustrating an operation of the semiconductor device of FIG 6 illustrated in accordance with an exemplary embodiment of the present inventive concept.

Auf 7 bezugnehmend empfängt die Treiberschaltung 128 zu einer Zeit T2 die synchronen Daten SYNC_DATA, die die ersten und zweiten asynchronen Signale SIGNAL 1 und SIGNAL 2 von der asynchronen Schnittstelle 129 betreffen. Während eine Zeitdauer von einer Zeit T1 zu einer Zeit T3 weist die Treiberschaltung 128 einen ersten Zustand S1 auf, welcher ein Ruhezustand ist.On 7 Referring to receive the driver circuit 128 at a time T2 the synchronous data SYNC_DATA, the first and second asynchronous signals SIGNAL 1 and SIGNAL 2 from the asynchronous interface 129 affect. During a period of time from a time T1 to a time T3, the driver circuit 128 a first state S1, which is a rest state.

Zu der Zeit T3 sendet die Treiberschaltung 128 eine Taktanforderung SSCH_REQ[0] zu der Taktsteuerungsschaltung 122c, um sicherzustellen, dass das Taktsignal CLK von ihrem Vorgänger bereitgestellt wird. In Reaktion auf die Bereitstellung des Taktsignales CLK zu der Taktquelle 124c, empfängt die Treiberschaltung 128 eine Bestätigung SSCH_ACK[0] von der Taktsteuerungsschaltung 122c zu der Zeit T5. Während eine Zeitdauer von der Zeit T3 zu einer Zeit T6 weist die Treiberschaltung 128 einen zweiten Zustand S2 auf, welcher zum Empfangen des Taktsignales CLK von ihrem Vorgänger ist.At the time T3 sends the driver circuit 128 a clock request SSCH_REQ [0] to the clock control circuit 122c to ensure that the clock signal CLK is provided by its predecessor. In response to the provision of the clock signal CLK to the clock source 124c , receives the driver circuit 128 an acknowledgment SSCH_ACK [0] from the clock control circuit 122c at the time T5. During a period of time from time T3 to time T6, the driver circuit 128 a second state S2, which is for receiving the clock signal CLK from its predecessor.

Während einer Zeitdauer von der Zeit T6 zu einer Zeit T7 wartet die Treiberschaltung 128 in einem dritten Zustand S3. Dann, zu der Zeit T7, sendet die Treiberschaltung 128 eine Taktanforderung SSCH_REQ[1] zu der Taktquelle 124c. Die Taktquellen 124c erzeugt das Kurz-gestoppte-Signal SCLK gemäß der Taktanforderung SSCH_REQ[1]. Zu einer Zeit T8 empfängt die Treiberschaltung 128 eine Bestätigung SSCH_ACK[1] von der Taktquelle 124c. Während eine Zeitdauer von der Zeit T7 zu einer Zeit T9 weist die Treiberschaltung 128 einen vierten Zustand S4 auf und steuert die Erzeugung des Kurz-gestoppten-Taktsignales SCLK.During a period from time T6 to time T7, the driver circuit waits 128 in a third state S3. Then, at time T7, the driver circuit 128 sends a clock request SSCH_REQ [1] to the clock source 124c , The clock sources 124c generates the short-stop signal SCLK according to the clock request SSCH_REQ [1]. At a time T8, the driver circuit receives 128 an acknowledgment SSCH_ACK [1] from the clock source 124c , During a period of time from time T7 to time T9, the driver circuit 128 a fourth state S4 and controls the generation of the short-stopped clock signal SCLK.

Das von der Taktquelle 124c erzeugte Kurz-gestoppte-Taktsignal SCLK wird während eine Zeitdauer von der Zeit T9 zu einer Zeit T11 (z.B. eine Zeitdauer III) ausgegeben, und zu einer Zeit T10 stellt die Treiberschaltung 128 dem IP-Block 200 veränderte Werte (NEW VALUE) der ersten und zweiten asynchrone Signale SIGNAL 1 und SIGNAL 2 bereit. Vor der Bereitstellung der veränderten Werte der ersten und zweiten asynchronen Signale SIGNAL 1 und SIGNAL 2, z.B. während einer Zeitdauer A von der Zeit T9 zu einer Zeit T10, weist die Treiberschaltung 128 einen fünften Zustand S5 auf, welcher zum Zählen des Taktsignales CLK ist. Nach der Bereitstellung der veränderten Werte der ersten und zweiten asynchronen Signale SIGNAL 1 und SIGNAL 2, z.B. während einer Zeitdauer B von der Zeit T10 bis zu der Zeit T11, weist die Treiberschaltung 128 einen sechsten Zustand S6 auf, welcher zum Zählen des Taktsignales CLK ist. Durch Zählen des Taktsignales CLK könnten ausreichende Takt-AUS-Zonen vor und nach den ersten und zweiten asynchronen Signalen SIGNAL 1 und SIGNAL 2 eingestellt werden.That from the clock source 124c generated short-stop clock signal SCLK is output during a period of time T9 at a time T11 (eg, a period III), and at a time T10, the driver circuit 128 the IP block 200 changed values (NEW VALUE) of the first and second asynchronous signals SIGNAL 1 and SIGNAL 2 ready. Before providing the changed values of the first and second asynchronous signals SIGNAL 1 and SIGNAL 2 For example, during a period A from the time T9 to a time T10, the driver circuit 128 a fifth state S5 which is for counting the clock signal CLK. After providing the changed values of the first and second asynchronous signals SIGNAL 1 and SIGNAL 2 For example, during a period B from the time T10 to the time T11, the driver circuit 128 has a sixth state S6 which is for counting the clock signal CLK. By counting the clock signal CLK, sufficient clock OFF zones could be generated before and after the first and second asynchronous signals SIGNAL 1 and SIGNAL 2 be set.

Zu der Zeit T11 beendet die Treiberschaltung 128 die Taktanforderung SSCH_REQ[1], und die Taktquelle 124c stoppt die Erzeugung des Kurz-gestoppten-Taktsignales SCLK. Dann, zu einer Zeit T12, empfängt die Treiberschaltung 128 eine Bestätigung SSCH_ACK[1], Während einer Zeitdauer von der Zeit T11 zu einer Zeit T13 weist die Treiberschaltung 128 einen siebten Zustand S7 auf, welcher zum Stoppen der Erzeugung des Kurz-gestoppten-Taktsignales SCLK ist.At the time T11 terminates the driver circuit 128 the clock request SSCH_REQ [1], and the clock source 124c stops the generation of the short-stopped clock signal SCLK. Then, at a time T12, the driver circuit receives 128 an acknowledgment SSCH_ACK [1], during a period of time from time T11 to a time T13, the driver circuit 128 a seventh state S7, which is for stopping generation of the short-stopped clock signal SCLK.

Zu der Zeit T13 beendet die Treiberschaltung 128 die Taktanforderung SSCH_REQ[0]. Zu einer Zeit T14 empfängt die Treiberschaltung 128 eine Bestätigung SSCH _ACK[0] nach der Beendigung einer Taktanforderung, die zugehörig zu dem Vorgänger der Taktsteuerungsschaltung 122c ist. Während einer Zeitdauer von der Zeit T13 zu einer Zeit T15 weist die Treiberschaltung 128 einen achten Zustand S8 auf, welcher zum Beenden der Taktanforderung ist, die zu dem Vorgänger der Taktsteuerungsschaltung 122c zugehörig ist.At the time T13 terminates the driver circuit 128 the clock request SSCH_REQ [0]. At a time T14, the driver circuit receives 128 an acknowledgment SSCH _ACK [0] after the completion of a clock request associated with the predecessor of the clock control circuit 122c is. During a period from time T13 to time T15 indicates the driver circuit 128 an eighth state S8 which is to complete the clock request corresponding to the predecessor of the clock control circuit 122c is associated.

8 ist eine schematische Ansicht, die eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert, und 9 ist ein Zeitdiagramm, das ein Betreiben der Halbleitervorrichtung von 9 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert. 8th FIG. 16 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; and FIG 9 FIG. 10 is a timing chart illustrating an operation of the semiconductor device of FIG 9 illustrated in accordance with an exemplary embodiment of the present inventive concept.

Bezugnehmend auf 8 und 9 empfängt eine Treiberschaltung 128 ein Rückstellungssignal RESET, welches zum Steuern eines IP-Block 200 ist, z.B. zum Rückstellen des IP-Blocks 200, und gibt das Rückstellungssignal RESET als SRESET zu dem IP-Block 200 aus, während ein Kurz-gestopptes-Signal SCLK von einer Taktquelle 124c zu dem IP-Block 200 ausgegeben wird.Referring to 8th and 9 receives a driver circuit 128 a reset signal RESET, which is used to control an IP block 200 is, eg for resetting the IP block 200 , and outputs the reset signal RESET as SRESET to the IP block 200 during a short-stopped signal SCLK from a clock source 124c to the IP block 200 is issued.

Zum Beispiel sendet die Treiberschaltung 128, in Reaktion auf das Erfassen des Eingangs des Rückstellungssignals RESET zu einer Zeit T2 oder T6, eine Taktanforderung SSCH_REQ[0] zu einer Taktsteuerungsschaltung 122c. Die Taktsteuerungsschaltung 122c empfängt die Taktanforderung SSCH_REQ[0] und sendet eine Taktanforderung REQ zu einer Vorgänger-Taktsteuerungsschaltung, sodass der Taktquelle 124c ein Taktsignale CLK von der Vorgänger-Taktquelle bereitgestellt wird. Die Taktsteuerungsschaltung 122c empfängt eine Bestätigung ACK von der Vorgänger-Taktsteuerungsschaltung und sendet eine Bestätigung SSCH _ACK[0] für die Taktanforderung SSCH_REQ[0] zu der Treiberschaltung 128.For example, the driver circuit sends 128 in response to detecting the input of the reset signal RESET at a time T2 or T6, a clock request SSCH_REQ [0] to a clock control circuit 122c , The clock control circuit 122c receives the clock request SSCH_REQ [0] and sends a clock request REQ to a preceding clock control circuit, so that the clock source 124c a clock signal CLK is provided from the predecessor clock source. The clock control circuit 122c receives an acknowledgment ACK from the preceding clock control circuit and sends an assertion SSCH_ACK [0] for the clock request SSCH_REQ [0] to the driver circuit 128 ,

Die Treiberschaltung 128 empfängt die Bestätigung SSCH _ACK[0] für die Taktanforderung SSCH_REQ[0] von der Taktsteuerungsschaltung 122c und sendet eine Taktanforderung SSCH_REQ[1] zu der Taktquelle 124c. Die Taktquelle 124c empfängt die Taktanforderung SSCH_REQ[1] und sendet eine Bestätigung SSCH_ACK[1] für die Taktanforderung SSCH_REQ[1] zu der Treiberschaltung 128, während das Kurz-gestoppte-Taktsignal SCLK während einer Zeitdauer I von einer Zeit T3 zu einer Zeit T5 oder während einer Zeitdauer II von einer Zeit T7 zu einer Zeit T9 ausgegeben wird.The driver circuit 128 receives the acknowledgment SSCH _ACK [0] for the clock request SSCH_REQ [0] from the clock control circuit 122c and sends a clock request SSCH_REQ [1] to the clock source 124c , The clock source 124c receives the clock request SSCH_REQ [1] and sends an assertion SSCH_ACK [1] for the clock request SSCH_REQ [1] to the driver circuit 128 while the short-stopped clock signal SCLK is outputted during a period I from a time T3 to a time T5 or during a period II from a time T7 to a time T9.

Die Treiberschaltung 128 überträgt das Rückstellungssignal SRESET zu dem IP-Block 200 zu einer Zeit T4 oder T8 gemäß der Zeitsteuerung des Kurz-gestoppten-Taktsignales SCLK, welches während der Zeitdauer I von der Zeit T3 zu der Zeit T5 oder während der Zeitdauer II von der Zeit T7 zu der Zeit T9 ausgegeben wird.The driver circuit 128 transmits the reset signal SRESET to the IP block 200 at a time T4 or T8 according to the timing of the short-stopped clock signal SCLK which is output during the period I from the time T3 to the time T5 or during the period II from the time T7 to the time T9.

10 ist eine schematische Ansicht, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert, und 11 ist ein Zeitdiagramm, das ein Betreiben der Halbleitervorrichtung von 10 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert. 10 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; and FIG 11 FIG. 10 is a timing chart illustrating an operation of the semiconductor device of FIG 10 illustrated in accordance with an exemplary embodiment of the present inventive concept.

Bezugnehmend auf 10 und 11 empfängt eine Treiberschaltung 128 ein Isolationssignal ISOLATION, welches zum Steuern eines IP-Blocks 200 ist, z.B. zum Isolieren eines Teils des IP-Blocks 200, und gibt das Isolationssignal ISOLATION als SISOLATION zu einem Isolationsblock 220 aus, während ein Kurz-gestopptes-Taktsignal SCLK von einer Taktquelle 124c zu dem IP- block 200 ausgegeben wird.Referring to 10 and 11 receives a driver circuit 128 an isolation signal ISOLATION, which is used to control an IP block 200 is, for example, to isolate a part of the IP block 200 , and outputs the isolation signal ISOLATION as SISOLATION to an isolation block 220 during a short-stopped clock signal SCLK from a clock source 124c is output to the IP block 200.

Zum Beispiel sendet die Treiberschaltung 128, in Reaktion auf das Erfassen des Eingangs des Isolationssignals ISOLATION zu einer Zeit T2 oder T6, eine Taktanforderung SSCH_REQ[0] zu einer Taktsteuerungsschaltung 122c. Die Taktsteuerungsschaltung 122c empfängt die Taktanforderung SSCH_REQ[0] und sendet eine Taktanforderung REQ zu einer Vorgänger-Taktsteuerungsschaltung, sodass der Taktquelle 124c ein Taktsignal CLK von der Vorgänger-Taktquelle bereitgestellt wird. Die Taktsteuerungsschaltung 122c empfängt eine Bestätigung ACK von der Vorgänger- Taktsteuerungsschaltung und sendet eine Bestätigung SSCH _ACK[0] für die Taktanforderung SSCH_REQ[0] zu der Treiberschaltung 128.For example, the driver circuit sends 128 in response to detecting the input of the isolation signal ISOLATION at a time T2 or T6, a clock request SSCH_REQ [0] to a clock control circuit 122c , The clock control circuit 122c receives the clock request SSCH_REQ [0] and sends a clock request REQ to a preceding clock control circuit, so that the clock source 124c a clock signal CLK is provided from the predecessor clock source. The clock control circuit 122c receives an acknowledgment ACK from the predecessor clock circuit and sends an acknowledgment SSCH_ACK [0] for the clock request SSCH_REQ [0] to the driver circuit 128 ,

Die Treiberschaltung 128 überträgt das Isolationssignal SISOLATION zu dem Isolationsblock 220 zu einer Zeit T4 oder T8 gemäß der Zeitsteuerung des Kurz-gestoppten-Taktsignales SCLK, welches während der Zeitdauer I von der Zeit T3 zu der Zeit T5 oder während der Zeitdauer II von der Zeit T7 zu der Zeit T9 ausgegeben wird.The driver circuit 128 transmits the isolation signal SISOLATION to the isolation block 220 at a time T4 or T8 according to the timing of the short-stopped clock signal SCLK which is output during the period I from the time T3 to the time T5 or during the period II from the time T7 to the time T9.

12 ist eine schematische Ansicht, die eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert, und 13 ist ein Zeitdiagramm, das ein Betreiben der Halbleitervorrichtung von 12 gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes illustriert. 12 FIG. 12 is a schematic view illustrating a semiconductor device according to an exemplary embodiment of the present inventive concept; and FIG 13 is a Timing diagram illustrating operation of the semiconductor device of FIG 12 illustrated in accordance with an exemplary embodiment of the present inventive concept.

Bezugnehmend auf 12 und 13 empfängt eine Treiberschaltung 128 ein EMA-Signal EMA, welches ein Signal zum Steuern eines Speicherblocks ist, z.B. eines IP-Blocks 240, z.B. zum Rückstellen des IP-Blocks 240, und gibt das EMA-Signal EMA als SEMA zu dem IP-Block 240 aus, während ein Kurz-gestopptes-Taktsignal SCLK von einer Taktquelle 124c zu dem IP-Block 240 ausgegeben wird.Referring to 12 and 13 receives a driver circuit 128 an EMA signal EMA, which is a signal for controlling a memory block, eg, an IP block 240 , eg to reset the IP block 240 , and outputs the EMA signal EMA as SEMA to the IP block 240 during a short-stopped clock signal SCLK from a clock source 124c to the IP block 240 is issued.

Zum Beispiel sendet die Treiberschaltung 128, in Reaktion auf das Erfassen des Eingangs des EMA-Signals EMA zu einer Zeit T2 oder T6, eine Taktanforderung SSCH_REQ[0] zu einer Taktsteuerungsschaltung 122c. Die Taktsteuerungsschaltung 122c empfängt die Taktanforderung SSCH_REQ[0] und sendet eine Taktanforderung REQ zu einer Vorgänger-Taktsteuerungsschaltung, sodass der Taktquelle 124c ein Taktsignal CLK von der Vorgänger-Taktquelle bereitgestellt wird. Die Taktsteuerungsschaltung 122c empfängt eine Bestätigung ACK von der Vorgänger-Taktsteuerungsschaltung und sendet eine Bestätigung SSCH _ACK[0] für die Taktanforderung SSCH_REQ[0] zu der Treiberschaltung 128.For example, the driver circuit sends 128 in response to detecting the input of the EMA signal EMA at a time T2 or T6, a clock request SSCH_REQ [0] to a clock control circuit 122c , The clock control circuit 122c receives the clock request SSCH_REQ [0] and sends a clock request REQ to a preceding clock control circuit, so that the clock source 124c a clock signal CLK is provided from the predecessor clock source. The clock control circuit 122c receives an acknowledgment ACK from the preceding clock control circuit and sends an assertion SSCH_ACK [0] for the clock request SSCH_REQ [0] to the driver circuit 128 ,

Die Treiberschaltung 128 überträgt das EMA-Signal SEMA zu dem IP-Block 240 zu einer Zeit T4 oder T8 gemäß der Zeitsteuerung des Kurz-gestoppten-Taktsignales SCLK, welches während der Zeitdauer I von der Zeit T3 zu der Zeit T5 oder während der Zeitdauer II von der Zeit T7 zu der Zeit T9 ausgegeben wird.The driver circuit 128 transmits the EMA signal SEMA to the IP block 240 at a time T4 or T8 according to the timing of the short-stopped clock signal SCLK which is output during the period I from the time T3 to the time T5 or during the period II from the time T7 to the time T9.

14 ist ein Blockdiagramm eines Halbleitersystems für welches eine Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes und ein Verfahren zum Betreiben einer Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes geeignet sind. 14 FIG. 12 is a block diagram of a semiconductor system for which a semiconductor device according to an exemplary embodiment of the present inventive concept and a method of operating a semiconductor device according to an exemplary embodiment of the present inventive concept are suitable.

Bezugnehmend auf Fig. 14 könnte das Halbleitersystem eine Halbleitervorrichtung „SoC“ 1, einen Prozessor 10, eine Speichervorrichtung 20, eine Anzeigevorrichtung 30, eine Netzwerkvorrichtung 40, eine Speichervorrichtung 50, und eine Eingabe/AusgabeVorrichtung (I/O-Vorrichtung) 60 enthalten. Die Halbleitervorrichtung „SoC“ 1, der Prozessor 10, die Speichervorrichtung 20, die Anzeigevorrichtung 30, die Netzwerkvorrichtung 40, die Speichervorrichtung 50 und die I/O-Vorrichtung 60 könnten über einen Bus 70 miteinander Daten austauschen.Referring to FIG. 14, the semiconductor system may include a semiconductor device "SoC" 1, a processor 10 , a storage device 20 , a display device 30 , a network device 40 , a storage device 50 , and an input / output device (I / O device) 60. The semiconductor device "SoC" 1, the processor 10 , the storage device 20 , the display device 30 , the network device 40 , the storage device 50 and the I / O device 60 could communicate with each other via a bus 70.

Die Halbleitervorrichtung „SoC“ 1 könnte wenigstens eine von einer Speichersteuerung, welche die Speichervorrichtung 20 steuert, eine Anzeigesteuerung, welche die Anzeigevorrichtung 30 steuert, eine Netzwerksteuerung, welche die Netzwerkvorrichtung 40 steuert, eine Speichersteuerung, welche die Speichervorrichtung 50 steuert, und eine I/O-Steuerung, welche die I/O-Vorrichtung 60 steuert, enthalten. Das Halbleitersystem könnte ferner einen zusätzlichen Prozessor enthalten, welcher wenigstens eine von der Speichervorrichtung 20, der Anzeigevorrichtung 30, der Netzwerkvorrichtung 40, der Speichervorrichtung 50 und der I/O-Vorrichtung 60 steuert.The semiconductor device "SoC" 1 could be at least one of a memory controller including the memory device 20 controls, a display control, which the display device 30 a network controller that controls the network device 40 controls a memory controller that controls the memory device 50 controls, and an I / O control, which controls the I / O device 60 include. The semiconductor system could further include an additional processor that includes at least one of the memory device 20 , the display device 30 , the network device 40 , the storage device 50 and the I / O device 60 controls.

15, 16 und 17 sind schematische Ansichten, die Beispiele des Halbleitersystems von 14 illustrieren. 15 . 16 and 17 12 are schematic views showing examples of the semiconductor system of FIG 14 illustrate.

Zum Beispiel illustriert 15 ein Tablet-Personalcomputer (Tablet-PC) 1200, 16 illustriert ein Notebook-Computer 1300, und 17 illustriert ein Smartphone 1400. Illustrated, for example 15 a tablet personal computer (tablet PC) 1200 . 16 Illustrates a notebook computer 1300 , and 17 illustrates a smartphone 1400 ,

Einer Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes könnte in dem Tablet-PC 1200, dem Notebook-Computer 1300 oder dem Smartphone 1400 verwendet werden.A semiconductor device according to an exemplary embodiment of the present inventive concept could be included in the tablet PC 1200 , the notebook computer 1300 or the smartphone 1400 be used.

Außerdem könnte die Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform des vorliegenden erfinderischen Konzeptes auch in verschiedenen weiteren Integrierte-Schaltung-Vorrichtungen (IC-Vorrichtungen) als die hierin gezeigten verwendet werden.In addition, the semiconductor device according to an exemplary embodiment of the present inventive concept could also be used in various other integrated circuit (IC) devices than those shown herein.

Außerdem könnte das Halbleitersystem für welches eine exemplarische Ausführungsform des vorliegenden erfinderischen Konzeptes geeignet ist, auch ein Computer, ein Ultramobiler-PC (UMPC), ein Arbeitscomputer, ein Netbook-Computer, ein Persönlicher-digitaler-Assistent (PDA), ein tragbarer Computer, ein schnurloses Telefon, ein mobiles Telefon, ein elektronisches Buch (E-book), ein tragbares Multimediawiedergabegerät (portable multimedia player = PMP), eine tragbare Spielekonsole, eine Navigationsvorrichtung, eine Blackbox, eine digitale Kamera, ein dreidimensionales (3-D) Fernsehset, ein digitales Audio-Aufnahmegerät, ein digitales Audio-Wiedergabegerät, ein digitales Bild-Aufnahmegerät, ein digitales Bild-Wiedergabegerät, ein digitales VideoAufnahmegerät, oder ein digitales Video-Wiedergabegerät sein.Also, the semiconductor system for which an exemplary embodiment of the present inventive concept is suitable could also be a computer, an ultra-mobile PC (UMPC), a work computer, a netbook computer, a personal digital assistant (PDA), a portable computer, a cordless telephone, a mobile telephone, an electronic book (E-book), a portable multimedia player (PMP), a portable game console, a navigation device, a black box, a digital camera, a three-dimensional ( 3-D ) Television set, digital audio recorder, digital audio player, digital picture recorder, digital picture player, digital video recorder, or digital video player.

Eine exemplarische Ausführungsform des vorliegenden erfinderischen Konzeptes stellt eine Halbleitervorrichtung bereit, zum Implementieren eines Kurz-gestoppten-Taktsignales, in einem System, in dem eine Taktsignalsteuerung hardwaretechnisch implementiert ist.An exemplary embodiment of the present inventive concept provides a semiconductor device for implementing a short-stop clock signal in a system in which clock signal control is hardware implemented.

Eine exemplarische Ausführungsform des vorliegenden erfinderischen Konzeptes stellt ein Halbleitersystem bereit, zum Implementieren eines Kurz-gestoppten-Taktsignals, in einem System, in dem eine Taktsignalsteuerung hardwaretechnisch implementiert ist.An exemplary embodiment of the present inventive concept provides a semiconductor system for implementing a short-stopped clock signal in a system in which a clock signal controller is hardware implemented.

Eine exemplarische Ausführungsform des vorliegenden erfinderischen Konzeptes stellt ein Verfahren zum Betreiben einer Halbleitervorrichtung bereit, zum Implementieren eines Kurz-gestoppten-Taktsignales, in einem System, in dem eine Taktsignalsteuerung hardwaretechnisch implementiert ist.An exemplary embodiment of the present inventive concept provides a method of operating a semiconductor device to implement a strobed clock signal in a system in which a clock signal controller is hardware implemented.

Während das vorliegende erfinderische Konzept insbesondere mit Bezug auf exemplarische Ausführungen davon gezeigt und beschrieben wurde, wird es für den Fachmann ersichtlich sein, dass verschiedene Veränderungen in Form und Detail davon gemacht werden könnten, ohne von dem Grundgedanken und dem Umfang des vorliegenden erfinderischen Konzepts abzuweichen, das durch die folgenden Ansprüche definiert ist.While the present inventive concept has been particularly shown and described with reference to exemplary embodiments thereof, it will be apparent to those skilled in the art that various changes in form and detail could be made therein without departing from the spirit and scope of the present inventive concept. which is defined by the following claims.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

KR 1020170000614 [0001]
US 15/415020 [0001]

Claims

Semiconductor device comprising: a first clock control circuit (122b) for controlling a first clock source (124b); a second clock control circuit (122c) for sending a first clock request (REQ) to the first clock control circuit (122b) in response to a block clock request from an Intellectual Property block (IP block, 200), and controlling a second clock source (124c); which receives a clock signal (CLK) from the first clock source (124b) to generate a stopped clock signal (SCLK) which is a clock signal which is turned off for a predetermined period of time; and a driver circuit (128) for receiving a block control signal (OS), and outputting the block control signal (SS) to the IP block (200) while outputting the stopped clock signal (SCLK) to the IP block (200).

Semiconductor device according to Claim 1 In response to the block control signal (OS), the driver circuit (128) sends a second clock request (410) to the second clock control circuit (122c).

Semiconductor device (1) according to Claim 2 wherein the driver circuit (128) receives an acknowledgment (412) for the second clock signal from the second clock control circuit (122c).

Semiconductor device according to Claim 3 wherein, in response to the second clock request acknowledgment (412) from the second clock control circuit (122c), the driver circuit (128) sends a third clock request (420) to the second clock source (124c).

Semiconductor device according to Claim 4 wherein the driver circuit (128) receives an acknowledgment (422) for the third clock request (420) from the second clock source (124c) and then outputs the block control signal (SS) to the IP block (200).

Semiconductor device according to Claim 1 wherein the clock control signal includes a reset signal (RESET), an isolation signal (ISOLATION), or an extra tolerance adjustment (EMA) signal for a memory device.

Semiconductor device according to Claim 1 wherein the second clock source (124c) includes a clock gating circuit (1244).

Semiconductor device according to Claim 7 wherein the second clock source (124c) further includes a logic gate (1243) that performs a logic operation on a first enable signal received from the second clock control circuit and a second enable signal (420) received from the driver circuit and as a result of the logic operation, outputting a signal for controlling the clock gating circuit (1244).

Semiconductor device according to Claim 8 wherein the clock gating circuit (1244) is activated or deactivated by the signal output from the logic gate (1243).

Semiconductor device according to Claim 1 wherein the second clock control circuit (122c) or the second clock source (124c) further includes a counter which adjusts a length of the stopped clock signal.

Semiconductor device comprising: a first clock control circuit (122b) for controlling a first clock source (124b); a second clock control circuit (122c) for sending a first clock request (REQ) to the first clock control circuit (122b) in response to a block clock request from an Intellectual Property block (IP block, 200), and controlling a second clock source (124c); which receives a clock signal (CLK) from the first clock source (124b) to generate a stopped clock signal (SCLK) which is a clock signal which is turned off for a predetermined period of time; and a driver circuit (128) for sending a second clock request (410) to the second clock control circuit (122c) and a third clock request (420) to the second clock source (124b) in response to a block control signal (OS).

Semiconductor device according to Claim 11 wherein the driver circuit (128) receives an acknowledgment (412) for the second clock request (410) from the second clock control circuit (122c) and then sends the third clock request (420) to the second clock source (124c).

Semiconductor device according to Claim 12 wherein the driver circuit (128) receives an acknowledgment (422) for the third clock request (420) from the second clock source (124c) and outputs the block control signal (SS) to the IP block.

Semiconductor device according to Claim 11 wherein the block control signal (SS) includes a reset signal (RESET), an isolation signal (ISOLATION), or an extra tolerance adjustment (EMA) signal for a memory device.

Semiconductor device according to Claim 11 wherein the second clock source (124c) includes a clock gating circuit (1244).

Semiconductor device according to Claim 15 wherein the second clock source (124c) further includes a logic gate (1243) that performs a logical operation on a first enable signal received from the second clock control circuit (124c) and a second enable signal (420) received from the driver circuit (128) Result of the logic operation, a signal for controlling the clock gate control circuit (1244) outputs.

Semiconductor device according to Claim 16 wherein the clock gating circuit (1244) is activated or deactivated by the signal output from the logic gate (1243).

Semiconductor device according to Claim 11 wherein the second clock control circuit (122c) or the second clock source (124c) further includes a counter that adjusts a length of the stopped clock signal (SCLK).

Semiconductor device comprising: a clock control circuit (122c) and a clock source (124c); and a driver circuit (128) configured to send a first clock request signal (410) to the clock control circuit (122c) at a first time to receive a confirmation (412) of the first clock request (410) at a second time, to a third one Time to send a second clock request (420) to the clock source (124c) and to receive at a fourth time an acknowledgment (422) of the second clock request (420), wherein the clock source (124c) is configured to generate a first clock signal (SCLK) in response to the second clock request (410), wherein the first clock signal (SCLK) does not oscillate between a high and a low state, and wherein the driver circuit is further configured to terminate the second clock request (420) at a fifth time, and in response to the second clock request (410), the first clock signal (SCLK) is deactivated.

Semiconductor device according to Claim 19 in that when the first clock signal (SCLK) is deactivated, the clock source (124c) outputs a second clock signal (SCLK) oscillating between the high and low states.