DE102017110582A1 - Semiconductor device, semiconductor system and method of operating the semiconductor device - Google Patents

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Abstract

Eine Halbleitervorrichtung (1) enthält einen ersten Geistiges-Eigentum-Block (IP-Block) (200), der eine Funktionseinheit (202) und eine Schnittstelleneinheit (204) enthält; eine erste Taktsteuerschaltung (122e), die eine erste Taktquelle (124e) steuert; eine zweite Taktsteuerschaltung (122f), die eine erste Taktanforderung (REQ) an die erste Taktsteuerschaltung (122e) überträgt und eine zweite Taktquelle (124f) steuert, welche ein Taktsignal (CLK) von der ersten Taktquelle (124e) empfängt; und eine Kanalverwaltungsschaltung (130), die konfiguriert ist zum Übertragen einer zweiten Taktanforderung (REQ) an die zweite Taktsteuerschaltung (122f) als Antwort auf eine Taktstoppanforderung, die von dem ersten IP-Block (200) empfangen wurde; wobei die Funktionseinheit (202) einen Betrieb des ersten IP-Blocks (200) steuert und die Schnittstelleneinheit (204) ein erstes Signal empfängt, das von einem elektrisch mit dem ersten IP-Block (200) vorgesehenen zweiten IP-Block (210) bereitgestellt wurde, und das erste Signal an die Funktionseinheit (202) bereitstellt.

Figure DE102017110582A1_0000
A semiconductor device (1) includes a first intellectual property (IP) block (200) including a functional unit (202) and an interface unit (204); a first clock control circuit (122e) controlling a first clock source (124e); a second clock control circuit (122f) that transmits a first clock request (REQ) to the first clock control circuit (122e) and controls a second clock source (124f) that receives a clock signal (CLK) from the first clock source (124e); and a channel management circuit configured to transmit a second clock request to the second clock control circuit in response to a clock stop request received from the first IP block; wherein the functional unit (202) controls operation of the first IP block (200) and the interface unit (204) receives a first signal provided by a second IP block (210) provided electrically with the first IP block (200) and provides the first signal to the functional unit (202).
Figure DE102017110582A1_0000

Description

QUERVERWEIS AUF VERWANDTE ANMELDUNGENCROSS-REFERENCE TO RELATED APPLICATIONS

Diese Anmeldung beansprucht die Priorität der am 3. Januar 2017 beim Koreanischen Amt für Geistiges Eigentum eingereichten koreanischen Patentanmeldung KR 10-2017-0000722 und der am 3. Februar 2017 beim USPTO eingereichten Patentanmeldung US 15/424,028 , deren Offenbarungen hiermit in ihrer Gesamtheit durch Verweis mit aufgenommen sind.This application claims priority to the Korean patent application filed with the Korean Intellectual Property Office on Jan. 3, 2017 KR 10-2017-0000722 and the patent application filed on February 3, 2017 with the USPTO US 15 / 424,028 , the disclosures of which are hereby incorporated by reference in their entirety.

Technisches GebietTechnical area

Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung, ein Halbleitersystem und ein Verfahren zum Betreiben einer Halbleitervorrichtung.The present invention relates to a semiconductor device, a semiconductor system, and a method of operating a semiconductor device.

Beschreibung der verwandten TechnikDescription of the Related Art

Ein Ein-Chip-System (SoC) kann ein oder mehrere Geistiges-Eigentum-Blöcke (IP-Blöcke), eine Taktverwaltungseinheit (CMU) und eine Leistungsverwaltungseinheit (PMU) enthalten. Die CMU stellt dem einen oder den mehreren IP-Blöcken ein Taktsignal zur Verfügung. Die CMU stellt möglicherweise das Taktsignal an einen IP-Bock nicht bereit, der nicht im Betrieb ist, wodurch die Verschwendung von Ressourcen in einem das SoC verwendenden System verringert wird.A one-chip system (SoC) may include one or more intellectual property blocks (IP blocks), a clock management unit (CMU), and a performance management unit (PMU). The CMU provides a clock signal to the one or more IP blocks. The CMU may not provide the clock signal to an IP bucket that is not operating, thereby reducing the waste of resources in a system using the SoC.

Zum Steuern der Bereitstellung des Taktsignals können verschiedene in der CMU enthaltene Taktquellen, wie z.B. eine Multiplex-Schaltung (MUX-Schaltung), eine Taktteilerschaltung, eine Kurzschluss-Unterbrechungsschaltung und eine Takt-Gating-Schaltung, von einer Software gesteuert werden unter Verwendung eines Sonderfunktionsregisters (SFR). Jedoch kann die Steuergeschwindigkeit der Software möglicherweise geringer sein als die Steuergeschwindigkeit von Hardware.For controlling the provision of the clock signal, various clock sources included in the CMU, e.g. a multiplexing circuit (MUX circuit), a clock divider circuit, a short circuit breaking circuit, and a clock gating circuit are software controlled using a special function register (SFR). However, the control speed of the software may be lower than the control speed of hardware.

KURZFASSUNGSHORT VERSION

Gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, die einen ersten Geistiges-Eigentum-(IP)-Block mit einer Funktionseinheit und einer Schnittstelleneinheit; eine erste Taktsteuerschaltung, die eine erste Taktquelle steuert; eine zweite Taktsteuerschaltung, die eine erste Taktanforderung an die erste Taktsteuerschaltung überträgt und eine zweite Taktquelle steuert, die ein Taktsignal von der ersten Taktquelle empfängt; und eine Kanalverwaltungsschaltung, die zum Übertragen einer zweiten Taktanforderung an die zweite Taktsteuerschaltung als Antwort auf eine von dem ersten IP-Block empfangene Taktstoppanforderung, enthält, wobei die Funktionseinheit einen Betrieb des ersten IP-Blocks steuert und die Schnittstelleneinheit ein erstes Signal empfängt, das von einem mit dem ersten IP-Block elektrisch verbundenem zweiten IP-Block bereitgestellt wird, und das erste Signal an die Funktionseinheit bereitstellt.According to an exemplary embodiment of the present inventive concept, a semiconductor device is provided that includes a first intellectual property (IP) block having a functional unit and an interface unit; a first clock control circuit that controls a first clock source; a second clock control circuit that transmits a first clock request to the first clock control circuit and controls a second clock source that receives a clock signal from the first clock source; and a channel management circuit including for transmitting a second clock request to the second clock control circuit in response to a clock stop request received from the first IP block, the functional unit controlling operation of the first IP block and the interface unit receiving a first signal from is provided to a second IP block electrically connected to the first IP block, and provides the first signal to the functional unit.

Gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, die einen Master-IP-Block, der als Antwort auf ein von einer Taktverwaltungseinheit (CMU) vorgesehenes erstes Taktsignal arbeitet; und einen Slave-IP-Block enthält, der eine Funktionseinheit, welche als Antwort auf ein von der CMU bereitgestelltes zweites Taktsignal arbeitet, und eine Schnittstelleneinheit aufweist, die konfiguriert ist zum Empfangen eines Bus-Betriebssignals von dem Master-IP-Block zu einem ersten Zeitpunkt und zum Bereitstellen des Bus-Betriebssignals an die Funktionseinheit zu einem von dem ersten Zeitpunkt verschiedenen zweiten Zeitpunkt.According to an exemplary embodiment of the present inventive concept, a semiconductor device is provided that operates a master IP block that operates in response to a first clock signal provided by a clock management unit (CMU); and a slave IP block including a functional unit operating in response to a second clock signal provided by the CMU and an interface unit configured to receive a bus operation signal from the master IP block to a first one Timing and providing the bus operating signal to the functional unit at a second time different from the first time.

Gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist ein Halbleitersystem mit einem Ein-Chip-System (SoC) vorgesehen, das aufweist: einen ersten IP-Block, der eine Funktionseinheit und eine Schnittstelleneinheit aufweist; einen zweiten IP-Block, der elektrisch mit dem ersten IP-Block verbunden ist; eine erste Taktsteuerschaltung, die eine erste Taktquelle steuert; eine zweite Taktsteuerschaltung, die eine erste Taktanforderung an die erste Taktsteuerschaltung überträgt und eine zweite Taktquelle steuert, die ein Taktsignal von der ersten Taktquelle empfängt; und eine Kanalverwaltungsschaltung, die eine zweite Taktanforderung an die zweite Taktsteuerschaltung überträgt als Antwort auf eine von dem ersten IP-Block empfangene Taktstoppanforderung, und an eine oder mehrere externe Vorrichtungen, die elektrisch mit dem SoC verbunden sind, wobei die Funktionseinheit einen Betrieb des ersten IP-Blocks steuert und die Schnittstelleneinheit ein erstes Signal empfängt, das von dem zweiten IP-Block bereitgestellt wird, und das erste Signal der Funktionseinheit bereitstellt.According to an exemplary embodiment of the present inventive concept, there is provided a semiconductor system having a one-chip system (SoC), comprising: a first IP block having a functional unit and an interface unit; a second IP block electrically connected to the first IP block; a first clock control circuit that controls a first clock source; a second clock control circuit that transmits a first clock request to the first clock control circuit and controls a second clock source that receives a clock signal from the first clock source; and a channel management circuit that transmits a second clock request to the second clock control circuit in response to a clock stop request received from the first IP block, and to one or more external devices that are electrically connected to the SoC, the functional unit operating the first IP Block and the interface unit receives a first signal provided by the second IP block and provides the first signal to the functional unit.

Gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist ein Verfahren zum Betreiben einer Haltleitervorrichtung vorgesehen, das aufweist: ein Empfangen eines ersten Signals von einem Master-IP-Block; ein Übertragen einer Taktanforderung zum Aufwecken einer Funktionseinheit eines Slave-IP-Blocks an eine CMU; ein Erzeugen eines zweiten Signals, das dem ersten Signal entspricht, nachdem der Slave-IP-Block ein Taktsignal von der CMU empfangen hat; und ein Bereitstellen des zweiten Signals an die Funktionseinheit. According to an exemplary embodiment of the present inventive concept, there is provided a method of operating a semiconductor device comprising: receiving a first signal from a master IP block; transmitting a clock request to wake up a functional unit of a slave IP block to a CMU; generating a second signal corresponding to the first signal after the slave IP block has received a clock signal from the CMU; and providing the second signal to the functional unit.

Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist eine Halbleitervorrichtung vorgesehen, die enthält: einen ersten IP-Block, der eine Funktionseinheit und eine Schnittstelleneinheit aufweist; und einen mit dem ersten IP-Block elektrisch verbundenen zweiten IP-Block, wobei die Schnittstelleneinheit konfiguriert ist zum Empfangen eines ersten Signals von dem zweiten IP-Block, während die Funktionseinheit in einem Schlafzustand ist, und zum Bereitstellen eines zweiten Signals, das dem ersten Signal entspricht, wenn die Funktionseinheit aufwacht.According to an exemplary embodiment of the inventive concept, there is provided a semiconductor device including: a first IP block having a functional unit and an interface unit; and a second IP block electrically coupled to the first IP block, the interface unit configured to receive a first signal from the second IP block while the functional unit is in a sleep state and to provide a second signal corresponding to the first IP block Signal corresponds when the functional unit wakes up.

Figurenlistelist of figures

Die obigen und weitere Merkmale des vorliegenden erfinderischen Konzepts werden anschaulich durch Beschreiben von beispielhaften Ausführungsformen davon im Detail mit Bezug auf die beigefügten Zeichnungen, in denen:

  • 1 ein schematisches Diagramm einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
  • 2 und 3 schematische Diagramme einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts sind;
  • 4 ein schematisches Diagramm ist, das einen Betrieb einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
  • 5 ein Zeitablaufdiagramm ist, das einen Betrieb der Halbleitervorrichtung aus 4 gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist;
  • 6 ein Zeitablaufdiagramm ist, das einen Betrieb der Halbleitervorrichtung aus 4 gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
  • 7 und 8 schematische Diagramme einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts sind;
  • 9 ein schematisches Diagramm ist, das einen Betrieb einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
  • 10 ein Zeitablaufdiagramm ist, das einen Betrieb der Halbleitervorrichtung aus 9 gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt;
  • 11 ein Flussdiagramm eines Verfahrens zum Betreiben einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts ist;
  • 12 ein Blockdiagramm eines Halbleitersystems ist, auf das eine Halbleitervorrichtung und ein Verfahren zum Betreiben der Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts anwendbar sind; und
  • 13, 14 und 15 Halbleitersysteme sind, auf die die Halbleitervorrichtung und das Verfahren zum Betreiben der Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts anwendbar sind.
The above and other features of the present inventive concept will become more apparent by describing exemplary embodiments thereof in detail with reference to the accompanying drawings, in which:
  • 1 FIG. 12 is a schematic diagram of a semiconductor device according to an exemplary embodiment of the inventive concept; FIG.
  • 2 and 3 schematic diagrams of a semiconductor device according to an exemplary embodiment of the present inventive concept are;
  • 4 FIG. 12 is a schematic diagram illustrating an operation of a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
  • 5 FIG. 10 is a timing chart illustrating an operation of the semiconductor device. FIG 4 according to an exemplary embodiment of the present inventive concept;
  • 6 FIG. 10 is a timing chart illustrating an operation of the semiconductor device. FIG 4 according to an exemplary embodiment of the present inventive concept;
  • 7 and 8th schematic diagrams of a semiconductor device according to an exemplary embodiment of the present inventive concept are;
  • 9 FIG. 12 is a schematic diagram illustrating an operation of a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
  • 10 FIG. 10 is a timing chart illustrating an operation of the semiconductor device. FIG 9 according to an exemplary embodiment of the present inventive concept;
  • 11 FIG. 10 is a flowchart of a method of operating a semiconductor device according to an exemplary embodiment of the present inventive concept; FIG.
  • 12 12 is a block diagram of a semiconductor system to which a semiconductor device and a method of operating the semiconductor device according to exemplary embodiments of the present inventive concept are applicable; and
  • 13 . 14 and 15 Semiconductor systems are to which the semiconductor device and the method for operating the semiconductor device according to exemplary embodiments of the present inventive concept are applicable.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMENDETAILED DESCRIPTION OF THE EMBODIMENTS

1 ist ein schematisches Diagramm einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts. 1 FIG. 10 is a schematic diagram of a semiconductor device according to an exemplary embodiment of the present inventive concept. FIG.

Bezug nehmend auf 1 enthält eine Halbleitervorrichtung 1 gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts eine Taktverwaltungseinheit (CMU) 100, Geistiges-Eigentum-Blöcke (IP-Blöcke) 200 und 210 und eine Leistungsverwaltungseinheit (PMU) 300. Die Halbleitervorrichtung 1 gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts können als ein Ein-Chip-System (SoC) vorgesehen sein, aber das vorliegende erfinderische Konzept ist nicht darauf beschränkt.Referring to 1 contains a semiconductor device 1 According to an exemplary embodiment of the present inventive concept, a clock management unit (CMU) 100 , Intellectual Property Blocks (IP Blocks) 200 and 210 and a Performance Management Unit (PMU) 300 , The semiconductor device 1 According to exemplary embodiments of the present inventive concept, it may be provided as a one-chip system (SoC), but the present inventive concept is not limited thereto.

Die CMU 100 stellt ein Taktsignal an die IP-Blöcke 200 und 210 bereit. Bei dieser Ausführungsform enthält die CMU 100 Komponenten 120a, 120b, 120c, 120d, 120e, 120f und 120 g, Kanalverwaltungsschaltungen 130 und 132 sowie einen CMU-Controller 110. Die Taktkomponenten 120a, 120b, 120c, 120d, 120e, 120f und 120g erzeugen ein Taktsignal zum Bereitstellen an die IP-Blöcke 200 und 210, und die Kanalverwaltungsschaltungen 130 und 132 sind zwischen den Taktkomponenten 120f und 120g sowie den IP-Blöcken 200 und 210 angeordnet zum Bereitstellen eines Kommunikationskanals CH zwischen der CMU 100 und den IP-Blöcken 200 und 210. Weiter stellt der CMU-Controller 110 die Taktsignale an die IP-Blöcke 200 und 210 bereit unter Verwendung der Taktkomponenten 120a, 120b, 120c, 120d, 120e, 120f und 120g.The CMU 100 sets a clock signal to the IP blocks 200 and 210 ready. In this embodiment, the CMU includes 100 components 120a . 120b . 120c . 120d . 120e , 120f and 120g, channel management circuits 130 and 132 and a CMU controller 110. The clock components 120a . 120b . 120c . 120d . 120e . 120f and 120g generate a clock signal to provide to the IP blocks 200 and 210 , and the channel management circuits 130 and 132 are between the clock components 120f and 120g and the IP blocks 200 and 210 arranged to provide a communication channel CH between the CMU 100 and the IP blocks 200 and 210 , Next poses the CMU controller 110 the clock signals to the IP blocks 200 and 210 ready using the clock components 120a . 120b . 120c . 120d . 120e . 120f and 120g ,

Bei beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts kann der durch die Kanalverwaltungsschaltungen 130 und 132 vorgesehene Kommunikationskanal CH derart vorgesehen sein, dass er angepasst ist an eine Niedrigleistungs-Schnittstelle (LPI), eine Q-Kanal-Schnittstelle oder eine P-Kanal-Schnittstelle, wie sie in der ARM®-LPI-Spezifikation definiert sind, aber das vorliegende erfinderische Konzept ist nicht darauf beschränkt. Z.B. kann der Kommunikationskanal CH an ein beliebiges Kommunikationsprotokoll angepasst sein in Abhängigkeit davon, wie die Halbleitervorrichtung 1 implementiert sein soll.In exemplary embodiments of the present inventive concept, the channel management circuitry may include the channel management circuitry 130 and 132 provided communication channel CH may be provided such that it is adapted to a low-power interface (LPI), a Q-channel interface or a P-channel interface, as defined in the ARM ® LPI specification, but the present inventive concept is not limited to this. For example, the communication channel CH may be adapted to any communication protocol depending on how the semiconductor device 1 should be implemented.

Jede von den Taktkomponenten 120a, 120b, 120c, 120d, 120e, 120f und 120g enthält Taktquellen 124a, 124b, 124c, 124d, 124e, 124f und 124g sowie Taktsteuerschaltungen 122a, 122b, 122c, 122d, 122e, 122f und 122g, die jede von den Taktquellen 124a, 124b, 124c, 124d, 124e, 124f und 124g steuern. Die Taktquellen 124a, 124b, 124c, 124d, 124e, 124f und 124g können z.B. eine Multiplex-Schaltung (MUX-Schaltung), eine Taktteilerschaltung, eine Kurzschlussunterbrechungsschaltung, eine Takt-Gating-Schaltung und dergleichen enthalten.Each of the clock components 120a . 120b . 120c . 120d . 120e . 120f and 120g contains clock sources 124a . 124b . 124c . 124d . 124e . 124f and 124g and clock control circuits 122a . 122b . 122c . 122d . 122e . 122f and 122g that each of the clock sources 124a , 124b, 124c, 124d, 124e, 124f and 124g. The clock sources 124a . 124b . 124c . 124d , 124e, 124f and 124g may include, for example, a multiplexing circuit (MUX circuit), a clock divider circuit, a short-circuit interrupting circuit, a clock gating circuit and the like.

Die Taktkomponenten 120a, 120b, 120c, 120d, 120e, 120f und 120g besitzen zueinander eine Eltern-Kind-Beziehung. Bei der vorliegenden Ausführungsform ist die Taktkomponente 120a ein Elternteil der Taktkomponente 120b und ist die Taktkomponente 120b ein Kind der Taktkomponente 120a sowie ein Elternteil der Taktkomponente 120c. Zusätzlich ist die Taktkomponente 120e ein Elternteil der zwei Taktkomponenten 120f und 120g, und sind die Taktkomponenten 120f und 120g Kinder der Taktkomponente 120e. Zusätzlich ist bei der vorliegenden Ausführungsform die Taktkomponente 120a, die am nächsten zu einem Phasenregelkreis (PLL) angeordnet ist, eine Wurzel-Taktkomponente, und sind die am nächsten zu den IP-Blöcken 200 und 210 angeordneten Taktkomponenten 120f und 120g Blatt-Taktkomponenten. Eine solche Eltern-Kind-Beziehung wird auch unter den Taktsteuerschaltungen 122a, 122b, 122c, 122d, 122e, 122f und 122g sowie unter den Taktquellen 124a, 124b, 124c, 124d, 124e, 124f und 124g gebildet in Entsprechung mit der Eltern-Kind-Beziehung der Taktkomponenten 120a, 120b, 120c, 120d, 120e, 120f und 120g.The clock components 120a . 120b . 120c . 120d . 120e . 120f and 120g have a parent-child relationship to each other. In the present embodiment, the clock component is 120a a parent of the clock component 120b and the clock component 120b is a child of the clock component 120a and a parent of the clock component 120c , In addition, the clock component 120e a parent of the two clock components 120f and 120g , and are the clock components 120f and 120g Children of the clock component 120e. In addition, in the present embodiment, the clock component is 120a which is closest to a phase locked loop (PLL), a root clock component, and which are closest to the IP blocks 200 and 210 arranged clock components 120f and 120g Leaf-mode components. Such a parent-child relationship will also be under the clock control circuits 122a . 122b . 122c . 122d . 122e . 122f and 122g as well as among the clock sources 124a . 124b . 124c . 124d . 124e . 124f and 124g formed in accordance with the parent-child relationship of the clock components 120a . 120b . 120c , 120d, 120e, 120f and 120g.

Bei einer Ausführungsform wird die Taktkomponente 120a implementiert durch einen PLL-Controller. Bei einer Ausführungsform empfängt der PLL-Controller von einem Oszillator OSC ein konstantes oder variables Frequenzsignal, das von dem Oszillator OSC oszilliert ist, und ein PLL-Signal, das von einem PLL ausgegeben wird, und gibt eines der zwei empfangenen Signale basierend auf einer bestimmten Bedingung aus. Wenn die Komponenten das PLL-Signal benötigen, gibt der PLL-Controller das PLL-Signal aus. Wenn die Komponenten das Oszillatorsignal benötigen, gibt der PLL-Controller das Oszillatorsignal aus. Z.B. kann der PLL-Controller unter Verwendung eines Ring-Oszillators oder eines Kristall-Oszillators implementiert sein. Bei einer Ausführungsform ist die Taktkomponente 120b eine Takt-Multiplex-Einheit, die ein erstes Taktsignal CLK1 von der ersten Taktkomponente 120a und ein zweites Taktsignal CLK2 von einer externen Quelle (z.B. einer externen CMU) empfängt. Die Taktsteuerschaltungen 122a, 122b, 122c, 122d, 122e, 122f und 122g übertragen und empfangen eine Taktanforderung (REQ) und eine Bestätigung (ACK) davon zwischen dem Elternteil und dem Kind, und stellt das Taktsignal an die IP-Blöcke 200 und 210 bereit.In one embodiment, the clock component becomes 120a implemented by a PLL controller. In one embodiment, the PLL controller receives from a oscillator OSC a constant or variable frequency signal oscillated by the oscillator OSC and a PLL signal output from a PLL and outputs one of the two received signals based on a particular one Condition off. If the components require the PLL signal, the PLL controller outputs the PLL signal. When the components require the oscillator signal, the PLL controller outputs the oscillator signal. For example, the PLL controller may be implemented using a ring oscillator or a crystal oscillator. In one embodiment, the clock component is 120b a clock multiplex unit comprising a first clock signal CLK1 from the first clock component 120a and receive a second clock signal CLK2 from an external source (eg, an external CMU). The clock control circuits 122a . 122b . 122c . 122d . 122e . 122f and 122g transmit and receive a clock request (REQ) and an acknowledgment (ACK) thereof between the parent and the child, and supply the clock signal to the IP blocks 200 and 210 ready.

Z.B., wenn der IP-Block 200 kein Taktsignal benötigt, z.B., wenn der IP-Block 200 in einem Schlafzustand sein soll, stoppt die CMU 100 die Bereitstellung des Taktsignals an den IP-Block 200. Z.B. überträgt die Kanalverwaltungsschaltung 130 ein erstes Signal zum Stoppen der Bereitstellung des Taktsignals an den IP-Block 200 unter der Steuerung der CMU 100 oder des CMU-Controllers 110. Auf das Empfangen des ersten Signals hin überträgt der IP-Block 200 ein zweites Signal, um anzuzeigen, dass das Taktsignal gestoppt werden kann, an die Kanalverwaltungsschaltung 130 nach der Beendigung eines Jobs in Bearbeitung. Nach dem Empfangen des zweiten Signals von dem IP-Block 200 fordert die Kanalverwaltungsschaltung 130 von der Taktkomponente 120f an, seinen Elternteil anzuweisen, die Bereitstellung des Taktsignals zu stoppen.For example, if the IP block 200 no clock signal needed, for example, if the IP block 200 in a sleep state, the CMU stops 100 the provision of the clock signal to the IP block 200 , For example, the channel management circuit transmits 130 a first signal for stopping the provision of the clock signal to the IP block 200 under the control of the CMU 100 or the CMU controller 110 , Upon receiving the first signal, the IP block transmits 200 a second signal to indicate that the clock signal can be stopped, to the channel management circuit 130 in progress after completing a job. After receiving the second signal from the IP block 200 requests the channel management circuit 130 from the clock component 120f to instruct his parent to stop providing the clock signal.

Als ein Beispiel, wenn der von der Kanalverwaltungsschaltung 130 bereitgestellte Kommunikationskanal CH an die Q-Kanal-Schnittstelle angepasst ist, überträgt die Kanalverwaltungsschaltung 130 ein QREQn-Signal mit einem ersten Logikwert (z.B. logisch Low, im Folgenden als L bezeichnet) als das erste Signal an den IP-Block 200. Danach empfängt die Kanalverwaltungsschaltung 130 z.B. ein QACCEPTn-Signal mit dem ersten Logikwert als das zweite Signal von dem IP-Block 200. Dann überträgt die Kanalverwaltungsschaltung 130 die Taktanfrage (REQ), die z.B. den ersten Logikwert besitzt, an die Taktkomponente 120f. In diesem Fall bezieht sich die Taktanforderung (REQ) mit dem ersten Logikwert auf eine „Taktbereitstellungs-Stoppanforderung“.As an example, if that of the channel management circuit 130 provided communication channel CH is adapted to the Q-channel interface, transmits the channel management circuit 130 a QREQn signal having a first logic value (eg, logic low, hereinafter referred to as L) as the first signal to the IP block 200 , Thereafter, the channel management circuit receives 130 eg a QACCEPTn signal with the first logic value as the second signal from the IP block 200 , Then, the channel management circuit transmits 130 the clock request (REQ) having the first logic value, for example, to the clock component 120f , In this case, the clock request (REQ) with the first logic value refers to a "clock provision stop request".

Nach Empfangen der Taktanforderung (REQ) mit dem ersten Logikwert, in anderen Worten der Taktbereitstellungs-Stoppanforderung von der Kanalverwaltungsschaltung 130 weist die Taktsteuerschaltung 122f die Taktquelle 124f (z.B. die Takt-Gating-Schaltung) an, die Bereitstellung des Taktsignals zu stoppen. Daher kann der IP-Block 200 in den Schlafmodus eintreten. In diesem Verfahren kann die Taktsteuerschaltung 122f eine ACK mit dem ersten Logikwert an die Kanalverwaltungsschaltung 130 bereitstellen. Es sollte erwähnt werden, dass, obwohl die Kanalverwaltungsschaltung 130 die Bestätigung (ACK) mit dem ersten Logikwert nach dem Übertragen der Taktbereitstellungs-Stoppanforderung mit dem ersten Logikwert empfängt, das Stoppen der Taktbereitstellung von der Taktquelle 124f möglicherweise nicht sichergestellt ist. Dies ist deshalb so, da die oben erwähnte Bestätigung (ACK) möglicherweise nur bedeutet, dass die Taktsteuerschaltung 122f die Taktkomponente 120f erkennt, die das Elternteil der Kanalverwaltungsschaltung 130 ist, nicht einen Takt an die Kanalverwaltungsschaltung 130 bereitstellen muss.After receiving the clock request (REQ) with the first logic value, in other words, the clock provision stop request from the channel management circuit 130 has the clock control circuit 122f the clock source 124f (eg, the clock gating circuit) to stop providing the clock signal. Therefore, the IP block 200 may enter the sleep mode. In this method, the clock control circuit 122f may supply an ACK having the first logic value to the channel management circuit 130 provide. It should be noted that, although the channel management circuit 130 receiving the acknowledgment (ACK) with the first logic value after transmitting the clock providing stop request with the first logic value, stopping the clock providing from the clock source 124f may not be guaranteed. This is because the above-mentioned acknowledgment (ACK) may only mean that the clock control circuit 122f the clock component 120f recognizes that the parent of the channel management circuit 130 is not a clock to the channel management circuit 130 must provide.

Andererseits kann die Taktsteuerschaltung 122f der Taktkomponente 120f eine Taktanforderung (REQ) mit dem ersten Logikwert an die Taktsteuerschaltung 122e seiner Eltern-Taktkomponente 120e übertragen. Wenn der IP-Block 210 kein Taktsignal erfordert, z.B. wenn die Taktsteuerschaltung 122e eine Anforderung für einen Taktbereitstellungsstopp von der Taktsteuerschaltung 122g empfängt, deaktiviert die Taktsteuerschaltung 122e die Taktquelle 124e (z.B. eine Taktteilerschaltung), um die Bereitstellung des Taktsignals zu stoppen. Als ein Ergebnis können die IP-Blöcke 200 und 210 in den Schlafmodus eintreten.On the other hand, the clock control circuit 122f the clock component 120f a clock request (REQ) with the first logic value to the clock control circuit 122e his parent clock component 120e transfer. If the IP block 210 does not require a clock signal, eg when the clock control circuit 122e a request for a clock provision stop from the clock control circuit 122g receives, deactivates the clock control circuit 122e the clock source 124e (eg a clock divider circuit) to stop the provision of the clock signal. As a result, the IP blocks 200 and 210 enter sleep mode.

Solch eine Operation kann ähnlich durchgeführt werden an den anderen Taktsteuerschaltungen 122a, 122b, 122c und 122d.Such an operation may similarly be performed on the other clock control circuits 122a . 122b . 122c and 122d ,

Zusätzlich, obwohl die Taktsteuerschaltung 122f der Taktkomponente 120f die Taktanforderung (REQ) mit dem ersten Logikwert an die Taktsteuerschaltung 122e seiner Eltern-Taktkomponente 120e überträgt, wenn der IP-Block 210 in dem Betriebszustand ist, kann die Taktsteuerschaltung 122e die Taktquelle 124e möglicherweise nicht deaktivieren. Danach deaktiviert die Taktsteuerschaltung 122e die Taktquelle 124e und überträgt die Taktanforderung (REQ) mit dem ersten Logikwert an die Eltern-Taktsteuerschaltung 120d nur wenn der IP-Block 210 nicht länger ein Taktsignal erfordert. In andern Worten kann die Taktsteuerschaltung 122e die Taktquelle 124e nur dann deaktivieren, wenn sie eine Taktbereitstellungs-Stoppanforderung von beiden von ihren Kind-Taktsteuerschaltungen 122f und 122g empfängt.In addition, though the clock control circuit 122f the clock component 120f the clock request (REQ) with the first logic value to the clock control circuit 122e his parent clock component 120e transmits when the IP block 210 is in the operating state, the clock control circuit 122e the clock source 124e might not turn off. After that deactivates the clock control circuit 122e the clock source 124e and transmits the clock request (REQ) with the first logic value to the parent clock control circuit 120d only if the IP block 210 no longer requires a clock signal. In other words, the clock control circuit 122e the clock source 124e only disable if they receive a clock-stop request from both of their child clock control circuits 122f and 122g receives.

Die CMU 100 nimmt dann die Bereitstellung des Taktsignals an die IP-Blöcke 200 und 210 auf, wenn alle von den Taktquellen 124a, 124b, 124c, 124d, 124e und 124f in deaktiviert sind in dem Schlafzustand der IP-Blöcke 200 und 210, und der IP-Block 200 geht in den Betriebszustand.The CMU 100 then takes the delivery of the clock signal to the IP blocks 200 and 210 on, when all of the clock sources 124a . 124b . 124c . 124d . 124e and 124f are disabled in the sleep state of the IP blocks 200 and 210 , and the IP block 200 goes into the operating state.

Die Kanalverwaltungsschaltung 130 überträgt die Taktanforderung (REQ) mit einem zweiten Logikwert (z.B. logisch High, im Folgenden durch H gekennzeichnet) an die Steuerschaltung 122f ihrer Eltern-Taktkomponente 120f und wartet auf die Bestätigung (ACK) von der Taktsteuerschaltung 122f. Hierbei bezieht sich die Taktanforderung (REQ) mit dem zweiten Logikwert auf eine „Taktbereitstellungsanforderung“ und bedeutet die Bestätigung (ACK) der Taktbereitstellungsanforderung, dass die Bereitstellung des Takts von der Taktquelle 124f wieder aufgenommen wird. Die Taktsteuerschaltung 122f kann möglicherweise nicht sofort die Taktquelle 124f (z.B. eine Takt-Gating-Schaltung) aktivieren, und wartet somit auf die Bereitstellung des Taktsignals von ihrem Elternteil.The channel management circuit 130 transmits the clock request (REQ) to the control circuit with a second logic value (eg, logic high, hereinafter H) 122f their parent clock component 120f and waiting for the acknowledgment (ACK) from the clock control circuit 122f , Here, the clock request (REQ) with the second logic value refers to a "clock provision request" and means the acknowledgment (ACK) of the clock provision request that the provision of the clock from the clock source 124f is resumed. The clock control circuit 122f may not immediately be the clock source 124f (eg a clock gating circuit), thus waiting for the delivery of the clock signal from its parent.

Als nächstes überträgt die Taktsteuerschaltung 122f eine Taktanforderung (REQ) mit einem zweiten Logikwert, in anderen Worten eine Taktbereitstellungsanforderung, an ihre Eltern-Taktsteuerschaltung 122e und wartet auf die Bestätigung (ACK) von der Taktsteuerschaltung 122e. Solch ein Betrieb kann ähnlich durchgeführt werden an den Taktsteuerschaltungen 122a, 122b, 122c und 122d.Next, the clock control circuit transmits 122f a clock request (REQ) with a second logic value, in other words a clock provision request, to its parent clock control circuit 122e and waiting for the acknowledgment (ACK) from the clock control circuit 122e , Such operation can be similarly performed on the timing control circuits 122a . 122b . 122c and 122d ,

Die Taktsteuerschaltung 122a, die eine Wurzeltaktkomponente ist, welche die Taktanforderung (REQ) mit dem zweiten Logikwert von der Taktsteuerschaltung 122b empfangen hat, aktiviert die Taktquelle 124a (z.B. eine Multiplex-Schaltung) und überträgt die Bestätigung (ACK) an die Taktsteuerschaltung 122b. Wenn die Taktquellen 124b, 124c, 124d, 124d und 124e nacheinander in einer solchen Art und Weise aktiviert werden, überträgt die Taktsteuerschaltung 122e die Bestätigung (ACK), welche die Wiederaufnahme der Taktbereitstellung von der Taktquelle 124e anzeigt, an die Taktsteuerschaltung 122f. Nach einem Empfangen der Bestätigung (ACK) aktiviert die Taktsteuerschaltung 122f die Taktquelle 124f, stellt das Taktsignal an den IP-Block 200 bereit und stellt die Bestätigung (ACK) an die Kanalverwaltungsschaltung 130 bereit.The clock control circuit 122a , which is a root clock component which supplies the clock request (REQ) with the second logic value from the clock control circuit 122b received, activates the clock source 124a (eg a multiplex circuit) and transmits the acknowledgment (ACK) to the clock control circuit 122b , When the clock sources 124b , 124c, 124d, 124d and 124e are successively activated in such a manner, transmits the clock control circuit 122e the acknowledgment (ACK) indicating the resumption of clock delivery from the clock source 124e indicates to the clock control circuit 122f , After receiving the acknowledgment (ACK) activates the clock control circuit 122f the clock source 124f , sets the clock signal to the IP block 200 ready and provide the acknowledgment (ACK) to the channel management circuit 130 ready.

Auf diese Art und Weise arbeiten die Taktsteuerschaltungen 122a, 122b, 122c, 122d, 122e, 122f und 122g in der Art und Weise eines Full-Handshakes zum Übertragen und Empfangen von Taktanforderungen (REQs) und von Bestätigungen (ACKs) zwischen Eltern und Kind. Als ein Ergebnis steuern die Taktsteuerschaltungen 122a, 122b, 122c, 122d, 122e, 122f und 122g die Taktquellen 124a, 124b, 124c, 124d, 124e, 124f und 124g mit Hardware und steuern folglich das an die IP-Blöcke 200 und 210 bereitgestellte Taktsignal.In this way, the timing circuits work 122a . 122b . 122c , 122d, 122e, 122f and 122g in the manner of a full handshake for transmitting and receiving clock requests (REQs) and acknowledgments (ACKs) between parent and child. As a result, the timing circuits control 122a . 122b , 122c, 122d, 122e, 122f and 122g the clock sources 124a . 124b . 124c . 124d . 124e . 124f and 124g with hardware and thus control that to the IP blocks 200 and 210 provided clock signal.

Die Taktsteuerschaltungen 122a, 122b, 122c, 122d, 122e, 122f und 122g können unabhängig arbeiten zum Übertragen der Taktanforderung (REQ) an ihre Eltern oder zum Steuern der Taktquellen 124a, 124b, 124c, 124d, 124e, 124f und 124g. Zusätzlich können die Taktsteuerschaltungen 122a, 122b, 122c, 122d, 122e, 122f und 122g unter der Steuerung des CMU-Controllers 110 arbeiten. Andererseits können bei beispielhaften Ausführungsformen der vorliegenden erfinderischen Konzepte die Taktsteuerschaltungen 122a, 122b, 122c, 122d, 122e, 122f und 122g eine endliche Zustandsmaschine (FSM) enthalten, die jede von den Taktquellen 124a, 124b, 124c, 124d, 124e, 124f und 124g steuert als Antwort auf die Taktanforderung (REQ), die zwischen den Eltern und dem Kind übertragen und empfangen wird.The clock control circuits 122a . 122b . 122c . 122d . 122e . 122f and 122g can work independently to transmit the clock request (REQ) to their parents or to control clock sources 124a . 124b . 124c . 124d . 124e . 124f and 124g , In addition, the clock control circuits 122a . 122b . 122c . 122d . 122e . 122f and 122g under the control of the CMU controller 110 work. On the other hand, in exemplary embodiments of the present inventive concepts, the timing control circuits 122a , 122b, 122c, 122d, 122e, 122f, and 122g include a finite state machine (FSM), each of the clock sources 124a . 124b . 124c . 124d . 124e . 124f and 124g controls in response to the clock request (REQ) transmitted and received between the parents and the child.

2 und 3 sind schematische Diagramme einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts. 2 and 3 13 are schematic diagrams of a semiconductor device according to an exemplary embodiment of the present inventive concept.

Bezug nehmend auf 2 besitzen der IP-Block 200 und der IP-Block 210 bei einer Halbleitervorrichtung 1 gemäß der vorliegenden Ausführungsform eine Master-Slave-Beziehung. Bei der vorliegenden Ausführungsform kann der IP-Block 200 eine Slave-Vorrichtung sein, und kann der IP-Block 210 eine Master-Vorrichtung sein. Z.B. kann der IP-Block 210 einen Prozessor, einen Controller und dergleichen enthalten, und kann der IP-Block 200 eine interne Speichervorrichtung, eine externe Speicherschnittstelle und dergleichen enthalten. Der IP-Block 210 und der IP-Block 200 können miteinander elektrisch über einen Bus 400 verbunden sein.Referring to 2 own the IP block 200 and the IP block 210 in a semiconductor device 1 According to the present embodiment, a master-slave relationship. In the present embodiment, the IP block 200 may be a slave device, and may be the IP block 210 be a master device. For example, the IP block 210 a processor, a controller, and the like, and may be the IP block 200 an internal storage device, an external storage interface, and the like. The IP block 210 and the IP block 200 can communicate with each other electrically via a bus 400 be connected.

Im Folgenden werden einfachheitshalber der IP-Block 210 und der IP-Block 200 als ein Master-IP-Block 210 bzw. ein Slave-IP-Block 200 ausgedrückt.In the following, for the sake of simplicity, the IP block 210 and the IP block 200 as a master IP block 210 or a slave IP block 200 expressed.

Bei beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts ist der Typ des Busses 400, durch den der Master-IP-Block 210 und der Slave-IP-Block 200 zueinander Daten übertragen und voneinander empfangen, nicht besonders beschränkt. Jedoch sollte bemerkt werden, dass der Bus auf die beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts anwendbar ist, z.B. einen Bus enthält, welcher an ein Protokoll angepasst ist, das den Betriebszustand der Slave-Vorrichtung nicht beachtet, wenn die Master-Vorrichtung und die Slave-Vorrichtung den Busbetrieb durchführen, wie z.B. ein Advanced-Peripheral-Bus-Protokoll (APB-Protokoll) und ein Advanced-High-Performance-Bus-Protokoll (AHB-Protokoll). Z.B. kann der Master-IP-Block 210 ein Bus-Betriebssignal zur Datenübertragung an den Slave-IP-Block 200 übertragen, ohne zu berücksichtigen, ob der Slave-IP-Block 200 gegenwärtig in einem Schlafzustand oder in einem Betriebszustand ist.In exemplary embodiments of the present inventive concept, the type of bus is 400 through which the master IP block 210 and the slave IP block 200 transmit data to each other and receive each other, not particularly limited. However, it should be noted that the bus is applicable to the exemplary embodiments of the present inventive concept, eg includes a bus that is adapted to a protocol that disregards the operating state of the slave device when the master device and the slave device Device perform the bus operation, such as an Advanced Peripheral Bus Protocol (APB protocol) and an Advanced High-performance bus protocol (AHB protocol). For example, the master IP block 210 a bus operating signal for data transmission to the slave IP block 200 transferred without taking into account whether the slave IP block 200 is currently in a sleep state or in an operational state.

Bei beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts enthalten die Bus-Betriebssignale ein Adresssignal, ein Datensignal, ein Steuersignal und dergleichen, die notwendig sind für den Master-IP-Block 210 und den Slave-IP-Block 200 zum Durchführen des Busbetriebs. Zusätzlich können die Bus-Betriebssignale in verschiedenen Formen bereitgestellt werden in Abhängigkeit von dem Typ der von dem Bus 400 angenommenen Protokolle. Besondere Beispiele davon werden später mit Bezug auf 4 und 9 beschrieben werden.In exemplary embodiments of the present inventive concept, the bus operating signals include an address signal, a data signal, a control signal, and the like necessary for the master IP block 210 and the slave IP block 200 for performing the bus operation. Additionally, the bus operating signals may be provided in various forms depending on the type of protocols adopted by the bus 400. Specific examples thereof will be later with reference to 4 and 9 to be discribed.

Wie in 1 oben beschrieben machen der Master-IP-Block 210 und der Slave-IP-Block 200 eine Taktanforderung an die CMU 100 in der Art und Weise eines Full-Handshake und können das Taktsignal von der CMU 100 empfangen.As in 1 described above make the master IP block 210 and the slave IP block 200 a clock request to the CMU 100 in the way of a full handshake and can get the clock signal from the CMU 100 receive.

Z.B. überträgt der Slave-IP-Block 200 eine Anforderung für eine Taktbereitstellung oder eine Anforderung für einen Taktbereitstellungsstopp über einen Kanal CH1, der zwischen dem Slave-IP-Block 200 und der Kanalverwaltungsschaltung 130 ausgebildet ist. Die Kanalverwaltungsschaltung 130 und die Taktkomponente 120f überträgt und empfängt die Taktanforderung (REQ) und die Bestätigung (ACK) und steuert das an den Slave-IP-Block 200 bereitgestellte Steuersignal (CLK1). Die Taktkomponente 120f enthält eine Taktquelle 124f zum Erzeugen des Taktsignals (CLK1) und eine Taktsteuerschaltung 122f zum Steuern der Taktquelle 124f in Hardware, wie oben in 1 dargestellt.For example, the slave IP block transmits 200 a request for a clock provision or request for a clock provision stop over a channel CH1, which is between the slave IP block 200 and the channel management circuit 130 is trained. The channel management circuit 130 and the clock component 120f transmits and receives the clock request (REQ) and the acknowledgment (ACK) and controls this to the slave IP block 200 provided control signal (CLK1). The clock component 120f contains a clock source 124f for generating the clock signal (CLK1) and a clock control circuit 122f for controlling the clock source 124f in hardware, as in above 1 shown.

Wie in dem Fall des Slave-IP-Blocks 200 überträgt der Master-IP-Block 210 eine Anforderung für eine Taktbereitstellung oder eine Anforderung für einen Taktbereitstellungsstopp über einen zwischen dem Master-IP-Block 210 und der Kanalverwaltungsschaltung 132 ausgebildeten Kanal CH2. Die Taktkomponente 120g und die Kanalverwaltungsschaltung 132 übertragen und empfangen die Taktanforderung (REQ) und die Bestätigung (ACK) und steuern das von dem Master-IP-Block 210 bereitgestellte Taktsignal (CLK2). Wie in 1 oben dargestellt enthält die Taktkomponente 120g eine Taktquelle 124g zum Erzeugen des Taktsignals CLK2 und eine Taktsteuerschaltung 122g zum Steuern der Taktquelle 124g in Hardware.As in the case of the slave IP block 200 transmits the master IP block 210 a request for a clock provision or a request for a clock staging stop over one between the master IP block 210 and the channel management circuit 132 trained channel CH2. The clock component 120g and the channel management circuit 132 transmit and receive the clock request (REQ) and acknowledgment (ACK) and control that from the master IP block 210 provided clock signal (CLK2). As in 1 shown above contains the clock component 120g a clock source 124g for generating the clock signal CLK2 and a clock control circuit 122g for controlling the clock source 124g in hardware.

Nachfolgend Bezug nehmend auf 3 enthält der Slave-IP-Block 200 eine Funktionseinheit 202 und eine Schnittstelleneinheit 204.Referring to FIG 3 contains the slave IP block 200 a functional unit 202 and an interface unit 204 ,

Die Funktionseinheit 202 steuert den ursprünglichen Betrieb des Slave-IP-Blocks 200. Z.B. entspricht die Funktionseinheit 202 einem Schaltungsbereich, wie z.B. der internen Speichervorrichtung und der externen Speicherschnittstelle, in dem die ursprünglichen Funktionen des Slave-IP-Blocks 200 bereitgestellt werden.The functional unit 202 controls the original operation of the slave IP block 200 , For example, the functional unit corresponds 202 a circuit area, such as the internal memory device and the external memory interface, in which the original functions of the slave IP block 200 to be provided.

Die Schnittstelleneinheit 204 überträgt und empfängt Signale an und von der Funktionseinheit 202 über die Kanäle 410 und 420, und stellt ein Signal (z.B. ein erstes Signal), das von dem Master-IP-Block 210 bereitgestellt wird, an die Funktionseinheit 202 bereit.The interface unit 204 transmits and receives signals to and from the functional unit 202 over the channels 410 and 420 , and provides a signal (eg, a first signal) from the master IP block 210 is provided to the functional unit 202 ready.

Die Schnittstelleneinheit 204 empfängt ein Betriebszustandssignal von der Funktionseinheit 202 über den Kanal 410. Das über den Kanal 410 empfangene Betriebszustandssignal kann Informationen über einen Betriebszustand der Funktionseinheit 202 enthalten. Z.B. kann das Betriebszustandssignal Informationen darüber enthalten, ob der Betriebszustand der Funktionseinheit 202 in einem Schlafzustand oder in einem Betriebszustand ist.The interface unit 204 receives an operating condition signal from the functional unit 202 over the canal 410 , That over the channel 410 received operating state signal can be information about an operating state of the functional unit 202 contain. For example, the operating state signal may contain information about whether the operating state of the functional unit 202 is in a sleep state or in an operating state.

Andererseits kann die Schnittstelleneinheit 204 ein zweites Signal übertragen an und empfangen von der Funktionseinheit 202 über den Kanal 420. Das über den Kanal 420 übertragene und empfangene zweite Signal enthält ein Signal, das dem von dem Master-IP-Block 210 über den Bus 400 bereitgestellten ersten Signal entspricht. Z.B. kann das zweite Signal ein von L nach H zu einem zweiten Zeitpunkt übergegangenes Signal sein, um einem ersten Signal zu entsprechen, das zu einem ersten Zeitpunkt von L nach H übergeht. Hierbei kann der zweite Zeitpunkt ein Zeitpunkt später als der erste Zeitpunkt sein.On the other hand, the interface unit 204 transmit and receive a second signal from the functional unit 202 over the canal 420 , That over the channel 420 transmitted and received second signal contains a signal corresponding to that of the master IP block 210 over the bus 400 provided first signal corresponds. For example, the second signal may be a signal transitioned from L to H at a second time to correspond to a first signal that transitions from L to H at a first time. Here, the second time may be a time later than the first time.

Z.B., während der Slave-IP-Block 200 in dem Schlafzustand ist, kann das von dem Master-IP-Block 210 bereitgestellte erste Signal von L nach H zu dem ersten Zeitpunkt übergehen. In diesem Fall, nachdem der Slave-IP-Block 200 aufgewacht ist, kann die Schnittstelleneinheit 204 ein Signal enthalten, das von L nach H zu einem zweiten Zeitpunkt später als der erste Zeitpunkt übergeht.For example, during the slave IP block 200 in the sleep state, that may be from the master IP block 210 provided first signal from L to H at the first time. In this case, after the slave IP block 200 has woken up, the interface unit 204 include a signal that transitions from L to H at a second time later than the first time.

Wie oben mit Bezug auf 2 beschrieben ist kann z.B. in dem Fall des an das APB-Protokoll oder an das AHB-Protokoll angepassten Busses der Master-IP-Block 210 das Bus-Betriebssignal an den Slave-IP-Block 200 übertragen, ohne den Zustand des Slave-IP-Blocks 200 zu berücksichtigen. Wenn zu dieser Zeit der Slave-IP-Block 200 in dem Schlafzustand ist, kann der Slave-IP-Block 200 das Busbetriebssignal des Master-IP-Blocks 210 möglicherweise nicht empfangen. Um dieses zu vermeiden, kann die Schnittstelleneinheit 204 z.B. das erste Signal anstelle der Funktionseinheit 202 empfangen, die in dem Schlafzustand zu dem ersten Zeitpunkt ist, wenn der Master-IP-Block 210 das erste Signal (z.B. das Bus-Betriebssignal) bereitstellt. Darüber hinaus kann die Schnittstelleneinheit 204 z.B. das zweite Signal an die Funktionseinheit 202 zu dem zweiten Zeitpunkt übertragen, wenn der Slave-IP-Block 200 aufwacht. In anderen Worten kann zu dem zweiten Zeitpunkt die Schnittstelleneinheit 204 das zweite Signal erzeugen, das dem ersten Signal entspricht.As above with respect to 2 For example, in the case of the bus adapted to the APB protocol or the AHB protocol, the master IP block may be described 210 the bus operating signal to the slave IP block 200 transmitted without the state of the slave IP block 200 to take into account. If at this time the slave IP block 200 is in the sleep state, the slave IP block can 200 the bus operating signal of the master IP block 210 may not receive. To avoid this, the interface unit 204 eg the first signal instead of the functional unit 202 which is in the sleep state at the first time when the master IP block 210 provides the first signal (eg, the bus service signal). In addition, the interface unit 204 eg the second signal to the functional unit 202 transmitted to the second time when the slave IP block 200 wakes up. In other words, at the second time, the interface unit 204 generate the second signal corresponding to the first signal.

Nach einem Empfangen des ersten Signals von dem Master-IP-Block 210 kann die Schnittstelleneinheit 204 die Taktanforderung an die Kanalverwaltungsschaltung 130 der CMU 100 übertragen zum Aufwecken der Funktionseinheit 202 des Slave-IP-Blocks 200.After receiving the first signal from the master IP block 210 can the interface unit 204 the clock request to the channel management circuit 130 the CMU 100 transmitted to wake up the functional unit 202 of the slave IP block 200 ,

Als ein Ergebnis kann die Funktionseinheit 202 unmittelbar den Busbetrieb mit dem Master-IP-Block 210 ausführen gemäß dem zweiten Signal, das von der Schnittstelleneinheit 204 empfangen wurde nach dem Aufwecken.As a result, the functional unit 202 directly the bus operation with the master IP block 210 execute in accordance with the second signal received from the interface unit 204 was received after waking up.

Zum Bereitstellen einer solchen Operation können die Funktionseinheit 202 und die Schnittstelleneinheit 204 von verschiedenen Taktsignalen getrieben werden. Die Bereitstellung der verschiedenen Taktsignale kann geändert werden in Abhängigkeit von einem bestimmten Zweck.To provide such an operation, the functional unit may 202 and the interface unit 204 be driven by different clock signals. The provision of the various clock signals may be changed depending on a particular purpose.

4 ist ein schematisches Diagramm, das einen Betrieb einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt. 4 FIG. 10 is a schematic diagram illustrating an operation of a semiconductor device according to an exemplary embodiment of the present inventive concept. FIG.

Bezug nehmend auf Fig. 4 können bei der Halbleitervorrichtung 1 gemäß der vorliegenden Ausführungsform der Master-IP-Block 210 und der Slave-IP-Block 200 den Busbetrieb über den Bus 400 durchführen, der an das APB-Protokoll angepasst ist. Bei beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts kann der Master-IP-Block 210 einen APB-Brückenblock enthalten, der Datenkommunikation mit einem anderen Bus, der an ein anderes Protokoll, z.B. das AHB-Protokoll angepasst ist, vermitteln. Für diese Diskussion wird zunächst angenommen, dass die Funktionseinheit 202 des Slave-IP-Blocks 200 in dem Schlafzustand sein soll.Referring to FIG. 4, in the semiconductor device 1 according to the present embodiment, the master IP block 210 and the slave IP block 200 Bus operation via the bus 400 which is adapted to the APB protocol. In exemplary embodiments of the present inventive concept, the master IP block 210 include an APB bridge block that provides data communication with another bus adapted to another protocol, eg, the AHB protocol. For this discussion, it is first assumed that the functional unit 202 of the slave IP block 200 should be in the sleep state.

Der Master-IP-Block 210 kann das erste Signal an den Slave-IP-Block 200 übertragen zum Durchführen des Busbetriebs mit dem Slave-IP-Block 200. Zu dieser Zeit berücksichtigt der Master-IP-Block 200 nicht den Betriebszustand der Funktionseinheit 202. Bei der vorliegenden Ausführungsform kann das von dem Master-IP-Block 210 übertragene erste Signal Signale wie z.B. PSEL, PENABLE, PADDR und PWRITE enthalten. Die Definitionen und Erklärungen dieser Signale sind in der Druckschrift „AMBA™ 3 APB Protocol v1.0 Specification (ARM IHI 0024B)“ bereitgestellt, die von der ARM Corporation verteilt wird und deren Offenbarung hiermit durch Verweis in ihrer Gesamtheit mit aufgenommen ist.The master IP block 210 can send the first signal to the slave IP block 200 transferred to perform the bus operation with the slave IP block 200 , At this time, the master IP block takes into account 200 not the operating state of the functional unit 202 , In the present embodiment, that of the master IP block 210 transmitted first signal signals such as PSEL, PENABLE, PADDR and PWRITE included. The definitions and explanations of these signals are provided in the document "AMBA ™ 3 APB Protocol v1.0 Specification (ARM IHI 0024B)", which is distributed by ARM Corporation, the disclosure of which is hereby incorporated by reference in its entirety.

Die Schnittstelleneinheit 204 erkennt, dass die Funktionseinheit 202 gegenwärtig in dem Schlafzustand ist, über den Kanal 410. Die Schnittstelleneinheit 204 empfängt das von dem Master-IP-Block 210 bereitgestellte erste Signal, wenn die Funktionseinheit 202 in dem Schlafzustand ist.The interface unit 204 recognizes that the functional unit 202 currently in the sleep state, across the channel 410 , The interface unit 204 receives this from the master IP block 210 provided first signal when the functional unit 202 is in the sleep state.

Als nächstes, um die Funktionseinheit 202 des Slave-IP-Blocks 200 aufzuwecken, überträgt die Schnittstelleneinheit 204 die Taktanforderung an die Kanalverwaltungsschaltung 130 der CMU 100 über den Kanal CH1, und kann die Bestätigung (ACK) von der Kanalverwaltungsschaltung 130 empfangen. Die Schnittstelleneinheit 204 kann überprüfen, dass das Taktsignal von dem Slave-IP-Block 200 bereitgestellt ist, über die von der Kanalverwaltungsschaltung 130 empfangene Bestätigung (ACK).Next to the functional unit 202 of the slave IP block 200 wake up, transmits the interface unit 204 the clock request to the channel management circuit 130 the CMU 100 over the channel CH1, and can confirm (ACK) from the channel management circuit 130 receive. The interface unit 204 can check that the clock signal from the slave IP block 200 provided is about that of the channel management circuit 130 received acknowledgment (ACK).

Danach erfasst die Schnittstelleneinheit 204, ob die Funktionseinheit 202 in den Betriebszustand übergegangen ist oder nicht, über den Kanal 410. Wenn die Funktionseinheit 202 in den Betriebszustand übergegangen ist, erzeugt die Schnittstelleneinheit 204 ein zweites Signal, das dem ersten Signal entspricht, und stellt das erzeugte zweite Signal an die Funktionseinheit 202 bereit. Hierbei bezieht sich das zweite Signal auf Signale, wie z.B. IP_PSEL, IP_PENABLE, IP_ADDR und IP_PWRITE. Diese Signale entsprechen Signalen, wie z.B. PSEL, PENABLE, PADDR und PWRITE, welche die ersten Signale sind.Thereafter, the interface unit detects 204 whether the functional unit 202 has gone into the operating state or not, over the channel 410 , If the functional unit 202 has gone into the operating state, generates the interface unit 204 a second signal corresponding to the first signal and provides the generated second signal to the functional unit 202 ready. Here, the second signal refers to signals such as IP_PSEL, IP_PENABLE, IP_ADDR and IP_PWRITE. These signals correspond to signals such as PSEL, PENABLE, PADDR and PWRITE, which are the first signals.

Als ein Ergebnis kann die Funktionseinheit 202 nach dem Aufwachen unmittelbar den Busbetrieb durchführen, der an den Master-IP-Block 210 und das APB-Protokoll angepasst ist, gemäß dem von der Schnittstelleneinheit 204 empfangenen zweiten Signal.As a result, the functional unit 202 after waking up, immediately perform bus operation to the master IP block 210 and the APB protocol is adapted according to that of the interface unit 204 received second signal.

Zusätzlich empfängt die Schnittstelleneinheit 204 das IP_PREADY-Signal, das von der Funktionseinheit 202 des Slave-IP-Blocks 200 während des Busbetriebs ausgegeben wird, und kann das IP_PREADY-Signal als ein an das APB-Protokoll angepasstes PREADY-Signal an den Master-IP-Block 210 bereitstellen. In addition, the interface unit receives 204 the IP_PREADY signal received from the functional unit 202 of the slave IP block 200 is issued during bus operation, and may pass the IP_PREADY signal as a PREADY signal adapted to the APB protocol to the master IP block 210 provide.

5 ist ein Zeitablaufdiagramm, das einen Betrieb der Halbleitervorrichtung aus 4 gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt. 5 FIG. 12 is a timing chart illustrating an operation of the semiconductor device. FIG 4 according to an exemplary embodiment of the present inventive concept.

Bezug nehmend auf 5 ist die Funktionseinheit 202 des Slave-IP-Blocks 200 in dem Schlafzustand bei T1.Referring to 5 is the functional unit 202 of the slave IP block 200 in the sleep state at T1.

Bei T2 beginnt der Master-IP-Block 210 (z.B. der APB-Brückenblock) den Busbetrieb, während das PSEL-Signal an den IP-Block 200 übertragen wird, und danach überträgt der Master-IP-Block 210 ein PENABLE-Signal an den Slave-IP-Block 200 bei T3. Das PSEL-Signal und das PENABLE-Signal können von dem Master-IP-Block 210 in einem konstanten Taktintervall (z.B. einem Taktintervall oder zwei Taktintervallen) bereitgestellt werden, und ihre bestimmten Bereitstellungsinhalte können bestimmt werden in Abhängigkeit von einem bestimmten Bereitstellungszweck.At T2, the master IP block begins 210 (eg the APB bridge block) the bus operation while the PSEL signal to the IP block 200 is transmitted and thereafter the master IP block transmits 210 a PENABLE signal to the slave IP block 200 at T3. The PSEL signal and the PENABLE signal may be from the master IP block 210 may be provided at a constant clock interval (eg, one clock interval or two clock intervals), and their particular provisioning contents may be determined depending on a particular provisioning purpose.

Bei T2 nach einem Empfangen des PSEL-Signals des Master-IP-Blocks 200 überträgt die Schnittstelleneinheit 204 die Taktanforderung an die Kanalverwaltungsschaltung 130 der CMU 100 über den Kanal CH1 zum Aufwecken der Funktionseinheit 202 des Slave-IP-Blocks 200. Z.B. wenn der Kanal CH1 an die Q-Kanal-Schnittstelle angepasst ist, kann die Schnittstelleneinheit 204 Signale, wie z.B. QACTIVE, QREQn, QACCEPTn oder dergleichen übertragen an und empfangen von der Kanalverwaltungsschaltung 130. Die Definitionen und Erklärungen dieser Signale können gefunden werden in der von der ARM Corporation verteilten Druckschrift „Low Power Interface Specification: ARM Q-Channel and P-Channel Interfaces (ARM IHI 0068B)“, deren Offenbarung in ihrer Gesamtheit hiermit durch Verweis mit aufgenommen ist.At T2 after receiving the PSEL signal of the master IP block 200 transmits the interface unit 204 the clock request to the channel management circuit 130 the CMU 100 via channel CH1 to wake up the functional unit 202 of the slave IP block 200 , For example, if the channel CH1 is adapted to the Q-channel interface, the interface unit 204 Signals such as QACTIVE, QREQn, QACCEPTn or the like are transmitted to and received from the channel management circuit 130 , The definitions and explanations of these signals can be found in the publication "Low Power Interface Specification: ARM Q-Channel and P-Channel Interfaces (ARM IHI 0068B) distributed by ARM Corporation, the disclosure of which is hereby incorporated by reference in its entirety ,

Der Takt PCLK wird an die Funktionseinheit 202 des Slave-IP-Blocks 200 bereitgestellt um oder nach T4, und der Slave-IP-Block 200 führt das Aufweckverfahren durch. Zu dieser Zeit hält der Master-IP-Block 210 die Signale PSEL und PENABLE gleichermaßen aufrecht, bis das PREADY-Signal von dem Slave-IP-Block 200 bereitgestellt wird.The clock PCLK is sent to the functional unit 202 of the slave IP block 200 provided at or after T4, and the slave IP block 200 carries out the wake-up procedure. At this time, the master IP block stops 210 the signals PSEL and PENABLE equally up until the PREADY signal from the slave IP block 200 provided.

Bei T5 oder danach erkennt die Schnittstelleneinheit 204 das Aufwecken der Funktionseinheit 202 und erzeugt Signale IP_PSEL und IP_PENABLE, die den Signalen PSEL und PENABLE entsprechen. Das IP_PSEL-Signal und das IP_PENABLE-Signal können die gleichen Taktintervalle (T5 bis T6) wie die Taktintervalle (T2 bis T3) zwischen dem PSEL-Signal und dem PENABLE-Signal besitzen. Die Schnittstelleneinheit 204 stellt außerdem die erzeugten Signale IP_PSEL und IP_PENABLE an die Funktionseinheit 202 bereit.At T5 or later, the interface unit detects 204 the awakening of the functional unit 202 and generates signals IP_PSEL and IP_PENABLE corresponding to the signals PSEL and PENABLE. The IP_PSEL signal and the IP_PENABLE signal may have the same clock intervals (T5 to T6) as the clock intervals (T2 to T3) between the PSEL signal and the PENABLE signal. The interface unit 204 also provides the generated signals IP_PSEL and IP_PENABLE to the functional unit 202 ready.

Bei T6 oder danach, auf ein Empfangen der Signale IP_PSEL und IP_PENABLE von der Schnittstelleneinheit 204 hin, kann die Funktionseinheit 202 das PREADY-Signal an den Master-IP-Block 210 übertragen über die Schnittstelleneinheit 204. Z.B. überträgt die Funktionseinheit 202 das IP_PREADY-Signal an die Schnittstelleneinheit 204 und überträgt die Schnittstelleneinheit 204 das IP_PREADY-Signal als ein PREADY-Signal an den Master-IP-Block 210.At T6 or thereafter, receiving the IP_PSEL and IP_PENABLE signals from the interface unit 204 out, the functional unit can 202 the PREADY signal to the master IP block 210 transmitted via the interface unit 204 , For example, transfers the functional unit 202 the IP_PREADY signal to the interface unit 204 and transmits the interface unit 204 the IP_PREADY signal as a PREADY signal to the master IP block 210 ,

Danach, wenn der Busbetrieb abgeschlossen ist, um die Funktionseinheit 202 des Slave-IP-Blocks 200 in den Schlafzustand zu überführen, kann die Schnittstelleneinheit 204 eine Anforderung für einen Taktbereitstellungsstopp an die Kanalverwaltungsschaltung 130 der CMU 100 übertragen durch den Kanal CH1. Wie von T8 bis T10 gesehen werden kann, kann die Schnittstelleneinheit 204, wenn z.B. der Kanal CH1 an die Q-Kanalschnittstelle angepasst ist, die Signale, wie z.B. QACTIVE, QREQn und QACCEPTn übertragen an und empfangen von der Kanalverwaltungsschaltung 130.Thereafter, when the bus operation is completed, to the functional unit 202 of the slave IP block 200 in the sleep state, interface unit 204 may request a clock hold to the channel management circuit 130 the CMU 100 transmitted through the channel CH1. As can be seen from T8 to T10, the interface unit 204 For example, if the channel CH1 is matched to the Q channel interface, the signals such as QACTIVE, QREQn and QACCEPTn are transmitted to and received from the channel management circuit 130 ,

6 ist ein Zeitablaufdiagramm, das einen Betrieb der Halbleitervorrichtung aus 4 gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt. 6 FIG. 12 is a timing chart illustrating an operation of the semiconductor device. FIG 4 according to an exemplary embodiment of the present inventive concept.

5 stellt ein Szenario dar, bei dem die Funktionseinheit 202 des Slave-IP-Blocks 200 in den Schlafzustand mit Abschluss des Busbetriebs überführt wird, wohingegen 6 ein Szenario darstellt, bei dem die Schnittstelleneinheit 204 weiter eine Taktanforderung (CLQREQ) an die Kanalverwaltungsschaltung 130 der CMU 100 überträgt, nachdem der Busbetrieb abgeschlossen ist. 5 represents a scenario in which the functional unit 202 of the slave IP block 200 in the sleep state with completion of the bus operation is transferred, whereas 6 represents a scenario in which the interface unit 204 a clock request (CLQREQ) to the channel management circuit 130 the CMU 100 transmits after bus operation is completed.

Z.B. bei T6 kann die Funktionseinheit 202 als Antwort auf ein Empfangen der Signale IP_PSEL und IP_PENABLE von der Schnittstelleneinheit 204 das PREADY-Signal an den Master-IP-Block 210 über die Schnittstelleneinheit 204 übertragen. Z.B. kann die Funktionseinheit 202 das IP_PREADY-Signal an die Schnittstelleneinheit 204 übertragen, und kann die Schnittstelleneinheit 204 das IP_PREADY-Signal als ein PREADY-Signal an den Master-IP-Block 210 übertragen.For example, at T6, the functional unit 202 in response to receiving the signals IP_PSEL and IP_PENABLE from the interface unit 204 the PREADY signal to the master IP block 210 via the interface unit 204 transfer. For example, the functional unit 202 the IP_PREADY signal to the interface unit 204 transferred, and may be the interface unit 204 the IP_PREADY signal as a PREADY signal to the master IP block 210 transfer.

Danach, wenn der Busbetrieb abgeschlossen ist, aber der Slave-IP-Block noch betrieben werden sollte, kann die Schnittstelleneinheit 204 die Taktanforderung (CLKREQ) autonom an die Kanalverwaltungsschaltung 130 der CMU 100 übertragen.Thereafter, when the bus operation is completed, but the slave IP block should still be operated, the interface unit may 204 the clock request (CLKREQ) autonomously to the channel management circuit 130 the CMU 100 transfer.

Danach, wenn die zusätzliche Operation abgeschlossen ist, um die Funktionseinheit 202 des Slave-IP-Blocks 200 in den Schlafzustand zu überführen, kann die Schnittstelleneinheit 204 eine Anforderung für einen Taktbereitstellungsstopp an die Kanalverwaltungsschaltung 130 der CMU 100 durch den Kanal CH1 übertragen. Wie von T8 bis T10 zu sehen ist, wenn z.B. der Kanal CH1 an die Q-Kanalschnittstelle angepasst ist, kann die Schnittstelleneinheit 204 die Signale, wie z.B. QACTIVE, QREQn und QACCEPTn übersenden an und empfangen von der Kanalverwaltungsschaltung 130.After that, when the additional operation is completed, to the functional unit 202 of the slave IP block 200 in the sleep state, the interface unit 204 a request for a clock provision stop to the channel management circuit 130 the CMU 100 transmitted through the channel CH1. As can be seen from T8 to T10, if, for example, channel CH1 is matched to the Q channel interface, the interface unit may 204 the signals, such as QACTIVE, QREQn and QACCEPTn, transmit and receive from the channel management circuitry 130 ,

7 und 8 sind schematische Diagramme einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts. 7 and 8th 13 are schematic diagrams of a semiconductor device according to an exemplary embodiment of the present inventive concept.

Bezug nehmend auf 7 besitzen bei der Halbleitervorrichtung 100 gemäß der vorliegenden Ausführungsform die IP-Blöcke 200 und 210 und ein IP-Block 220 eine Master-Slave-Beziehung. Bei der vorliegenden Ausführungsform können die IP-Blöcke 200 und 210 eine Slave-Vorrichtung sein, und kann der IP-Block 220 eine Master-Vorrichtung sein. Die IP-Blöcke 220 und die IP-Blöcke 200 und 210 können elektrisch miteinander verbunden sein über den Bus 500.Referring to 7 own in the semiconductor device 100 According to the present embodiment, the IP blocks 200 and 210 and an IP block 220 a master-slave relationship. In the present embodiment, the IP blocks 200 and 210 may be a slave device and may be the IP block 220 be a master device. The IP blocks 220 and the IP blocks 200 and 210 can be electrically connected via the bus 500 ,

Im Folgenden werden einfachheitshalber der IP-Block 220 bzw. die Slave-IP-Blöcke 200 und 210 ausgedrückt.In the following, for the sake of simplicity, the IP block 220 or the slave IP blocks 200 and 210 expressed.

Wie oben mit Bezug auf 2 beschrieben ist der Typ des Busses 500 nicht besonders beschränkt, und der Bus 500 enthält auch einen Bus, der an ein Protokoll angepasst ist, das den Betriebszustand der Slave-Vorrichtung nicht berücksichtigt, wenn die Master-Vorrichtung einen Busbetrieb mit der Slave-Vorrichtung durchführt, z.B. einen Busbetrieb in dem AHB-Protokoll.As above with respect to 2 described is the type of bus 500 not particularly limited, and the bus 500 Also includes a bus adapted to a protocol that does not consider the operating state of the slave device when the master device performs bus operation with the slave device, eg bus operation in the AHB protocol.

Wie das oben mit Bezug auf 1 Beschriebene machen der Master-IP-Block 220 und die Slave-IP-Blöcke 200 und 210 eine Taktanforderung an die CMU 100 in der Art und Weise eines Full-Handshake und empfangen das Taktsignal von der CMU 100.Like the above with respect to 1 Described make the master IP block 220 and the slave IP blocks 200 and 210 a clock request to the CMU 100 in the manner of a full handshake and receive the clock signal from the CMU 100 ,

Z.B. übertragen die Slave-IP-Blöcke 200 und 210 die Anforderung für eine Taktbereitstellung oder die Anforderung für einen Taktbereitstellungsstopp über die Kanäle CH1 und CH2, die jeweils zwischen den Kanalverwaltungsschaltungen 130 und 132 ausgebildet sind. Die Kanalverwaltungsschaltungen 130 und 132 und die Taktkomponenten 120f und 120g übertragen und empfangen jeweilig die Taktanforderung (REQ) und die Bestätigung (ACK), und steuern jedes von den Taktsignalen (CLK1 und CLK2), die an die Slave-IP-Blöcke 200 bzw. 210 bereitgestellt werden. Wie oben mit Bezug auf 1 beschrieben enthalten die Taktkomponenten 120f und 120g die Taktquellen 124f und 124g zum Erzeugen jedes von den Taktsignalen CLK1 und CLK2, sowie die Taktsteuerschaltungen 122f und 122g zum Steuern der Taktquellen 124f bzw. 124g in Hardware.For example, transmit the slave IP blocks 200 and 210 the request for a clock provision or the request for a clock provision stop via channels CH1 and CH2, each between the channel management circuits 130 and 132 are formed. The channel management circuits 130 and 132 and the clock components 120f and 120g respectively transmit and receive the clock request (REQ) and the acknowledgment (ACK), and control each of the clock signals (CLK1 and CLK2) sent to the slave IP blocks 200 respectively. 210 to be provided. As above with respect to 1 described contain the clock components 120f and 120g the clock sources 124f and 124g for generating each of the clock signals CLK1 and CLK2, as well as the clock control circuits 122f and 122g for controlling the clock sources 124f respectively. 124g in hardware.

Wie in dem Fall der Slave-IP-Blöcke 200 und 210 überträgt der Master-IP-Block 220 die Anforderung für eine Taktbereitstellung oder die Anforderung für einen Taktbereitstellungsstopp über einen zwischen dem Master-IP-Block 220 und einer Kanalverwaltungsschaltung 134 ausgebildeten Kanal CH3. Die Kanalverwaltungsschaltung 134 und die Taktkomponente 120h übertragen und empfangen die Taktanforderung (REQ) und die Bestätigung (ACK) und steuern ein Taktsignal (CLK3), das dem Master-IP-Block 220 bereitgestellt werden soll. Wie mit Bezug auf 1 beschrieben enthält die Taktkomponente 120h eine Taktquelle 124h zum Erzeugen des Taktsignals (SLK3) und eine Taktsteuerschaltung 122h zum Steuern der Taktquelle 124h in Form von Hardware.As in the case of the slave IP blocks 200 and 210 transmits the master IP block 220 the request for a clock mount or the request for a clock mount stop over one between the master IP block 220 and a channel management circuit 134 trained channel CH3. The channel management circuit 134 and the clock component 120h transmit and receive the clock request (REQ) and the acknowledgment (ACK) and control a clock signal (CLK3) corresponding to the master IP block 220 should be provided. As with respect to 1 described contains the clock component 120h a clock source 124h for generating the clock signal (SLK3) and a clock control circuit 122h for controlling the clock source 124h in the form of hardware.

Im Nachfolgenden Bezug nehmend auf 8 enthalten die Slave-IP-Blöcke 200 und 210 Funktionseinheiten 220 und 212 bzw. Schnittstelleneinheiten 204 und 214.Referring to below 8th contain the slave IP blocks 200 and 210 functional units 220 and 212 or interface units 204 and 214 ,

Die Funktionseinheiten 202 und 212 steuern den ursprünglichen Betrieb der Slave-IP-Blöcke 200 und 210, und die Schnittstelleneinheiten 204 und 214 übertragen und empfangen Signale zu und von den Funktionseinheiten 202 und 212 durch Kanäle 510, 520, 512 und 522, und stellen ein erstes Signal bereit, das von dem Master-IP-Block 220 bereitgestellt wird, an die Funktionseinheiten 202 und 212 bereit.The functional units 202 and 212 control the original operation of the slave IP blocks 200 and 210 , and the interface units 204 and 214 transmit and receive signals to and from the functional units 202 and 212 through channels 510 . 520 , 512 and 522, and provide a first signal from the master IP block 220 is provided to the functional units 202 and 212 ready.

Die Schnittstelleneinheiten 204 und 214 können Betriebszustandssignale von den Funktionseinheiten 202 und 212 über die Kanäle 510 und 512 jeweilig empfangen. Andererseits können die Schnittstelleneinheiten 204 und 214 ein zweites Signal zu und von der Funktionseinheit 202 über die Kanäle 520 und 522 übertragen bzw. empfangen. Da die Beschreibungen des ersten Signals und des zweiten Signals sich mit der mit Bezug auf 3 bereitgestellten Beschreibung überlappen, werden deren Beschreibungen hier weggelassen.The interface units 204 and 214 may be operational state signals from the functional units 202 and 212 over the channels 510 and 512 respectively received. On the other hand, the interface units 204 and 214 a second signal to and from the functional unit 202 over the channels 520 and 522 transmit or receive. Since the descriptions of the first signal and the second signal are similar to those described with reference to FIG 3 overlapping description provided, their descriptions are omitted here.

Die Schnittstelleneinheiten 204 und 214 empfangen das erste Signal für die Funktionseinheiten 202 und 212, die in dem Schlafzustand sind, zu einem ersten Zeitpunkt, wenn der Master-IP-Block 220 das erste Signal bereitstellt. Die Schnittstelleneinheiten 204 und 214 können das zweite Signal zu den Funktionseinheiten 202 und 212 zu einem zweiten Zeitpunkt bereitstellen, wenn die Slave-IP-Blöcke 200 und 210 aufwachen. In anderen Worten können zu dem zweiten Zeitpunkt die Schnittstelleneinheiten 204 und 214 das dem ersten Signal entsprechende zweite Signal erzeugen.The interface units 204 and 214 receive the first signal for the functional units 202 and 212 who are in the sleep state, at a first time, when the master IP block 220 provides the first signal. The interface units 204 and 214 can be the second signal to the functional units 202 and 212 at a second time when the slave IP blocks 200 and 210 wake up. In other words, at the second time, the interface units 204 and 214 may generate the second signal corresponding to the first signal.

Weiter, nach einem Empfangen des ersten Signals von dem Master-IP-Block 220, um die Funktionseinheiten 202 und 212 der Slave-IP-Blöcke 200 und 210 aufzuwecken, können die Schnittstelleneinheiten 204 und 214 eine Taktanforderung an die Kanalverwaltungsschaltungen 130 und 132 der CMU 100 übertragen.Next, after receiving the first signal from the master IP block 220 to the functional units 202 and 212 the slave IP blocks 200 and 210 can wake up the interface units 204 and 214 a clock request to the channel management circuits 130 and 132 the CMU 100 transfer.

Als eine Folge können die Funktionseinheiten 202 und 204 unmittelbar nach dem Aufwachen einen Busbetrieb mit dem Master-IP-Block 220 durchführen gemäß dem von den Schnittstellen 204 und 214 empfangenen zweiten Signal.As a result, the functional units 202 and 204 immediately after waking up a bus operation with the master IP block 220 perform according to the of the interfaces 204 and 214 received second signal.

9 ist ein schematisches Diagramm, das einen Betrieb einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt. 9 FIG. 10 is a schematic diagram illustrating an operation of a semiconductor device according to an exemplary embodiment of the present inventive concept. FIG.

Bezug nehmend auf Fig. 9 können bei der Halbleitervorrichtung 1 gemäß der vorliegenden Ausführungsform der Master-IP-Block 220 und der Slave-IP-Block 200 den Busbetrieb über den Bus 400 durchführen, der an das AHB-Protokoll angepasst ist. Hierbei wird zunächst angenommen, dass die Funktionseinheit 202 des Slave-IP-Blocks 200 in dem Schlafzustand sein soll.Referring to FIG. 9, in the semiconductor device 1 according to the present embodiment, the master IP block 220 and the slave IP block 200 Bus operation via the bus 400 which is adapted to the AHB protocol. Here it is first assumed that the functional unit 202 of the slave IP block 200 should be in the sleep state.

Der Master-IP-Block 220 kann das erste Signal an den Slave-IP-Block 200 übertragen, um einen Busbetrieb mit dem Slave-IP-Block 200 durchzuführen. Zu dieser Zeit berücksichtigt der Master-IP-Block 220 nicht den Betriebszustand der Funktionseinheit 202. Bei der vorliegenden Ausführungsform kann das von dem Master-IP-Block 220 übertragene erste Signal Signale, wie z.B. HADDR, HWDATA und HTRANS enthalten. Weiter kann ein Decoder DEC den Eingang des HADDR-Signals empfangen und ein HSEL1-Signal an den Slave-IP-Block 200 bereitstellen. Der Decoder DEC kann außerdem ein SEL-Signal an eine Multiplex-Schaltung MUX bereitstellen. Der Einfachheit halber wird das HSEL1-Signal auch durch das erste Signal ausgedrückt. Die Definitionen und Erklärungen dieser Signale können in der von der ARM Corporation verteilten Druckschrift „AMBA™ 3 AHB-Lite Protocol v1.0 Specification (ARM IHI 0033A)“ gefunden werden, deren Offenbarung in ihrer Gesamtheit durch Verweis mit aufgenommen ist.The master IP block 220 can send the first signal to the slave IP block 200 transferred to a bus operation with the slave IP block 200 perform. At this time, the master IP block takes into account 220 not the operating state of the functional unit 202 , In the present embodiment, that of the master IP block 220 transmitted first signal signals, such as HADDR, HWDATA and HTRANS included. Further, a decoder DEC can receive the input of the HADDR signal and a HSEL1 signal to the slave IP block 200 provide. The decoder DEC may also provide a SEL signal to a multiplexing circuit MUX. For the sake of simplicity, the HSEL1 signal is also expressed by the first signal. The definitions and explanations of these signals can be found in the "AMBA ™ 3 AHB-Lite Protocol v1.0 Specification (ARM IHI 0033A)" distributed by the ARM Corporation, the disclosure of which is incorporated by reference in its entirety.

Die Schnittstelleneinheit 204 erkennt, dass die Funktionseinheit 202 gegenwärtig in dem Schlafzustand ist, über den Kanal 510. Die Schnittstelleneinheit 204 empfängt das erste Signal, das von dem Master-IP-Block 220 bereitgestellt wird, wenn die Funktionseinheit 202 in dem Schlafzustand ist.The interface unit 204 recognizes that the functional unit 202 currently in the sleep state, across the channel 510 , The interface unit 204 receives the first signal from the master IP block 220 is provided when the functional unit 202 is in the sleep state.

Als nächstes, um die Funktionseinheit 202 des Slave-IP-Blocks 200 aufzuwecken, überträgt die Schnittstelleneinheit 204 die Taktanforderung an die Kanalverwaltungsschaltung 130 der CMU 100 über den Kanal CH1 und kann die Bestätigung (ACK) von der Kanalverwaltungsschaltung 130 empfangen. Die Schnittstelleneinheit 204 kann überprüfen, dass das Taktsignal zu dem Slave-IP-Block 200 bereitgestellt wird durch die von der Kanalverwaltungsschaltung 130 empfangene Bestätigung (ACK).Next to the functional unit 202 of the slave IP block 200 wake up, transmits the interface unit 204 the clock request to the channel management circuit 130 the CMU 100 over the channel CH1 and can the acknowledgment (ACK) from the channel management circuit 130 receive. The interface unit 204 can verify that the clock signal is to the slave IP block 200 is provided by that of the channel management circuit 130 received acknowledgment (ACK).

Danach erfasst die Schnittstelleneinheit 204, ob die Funktionseinheit 202 in den Betriebszustand überführt ist, über den Kanal 410. Wenn die Funktionseinheit 202 in den Betriebszustand überführt ist, erzeugt die Schnittstelleneinheit 204 ein dem ersten Signal entsprechendes zweites Signal und stellt das erzeugte zweite Signal der Funktionseinheit 202 bereit. Hierbei bezieht sich das zweite Signal auf Signale, wie z.B. IP_HADDR, IP_HWDATA, IP_HTRANS und IP_HSEL1. Diese Signale entsprechend Signalen, wie z.B. HADDR, HWDATA, HTRANS und HSEL1, welche jeweils die ersten Signale sind.Thereafter, the interface unit detects 204 whether the functional unit 202 is transferred to the operating state, via the channel 410 , If the functional unit 202 is transferred to the operating state, generates the interface unit 204 a second signal corresponding to the first signal and provides the generated second signal to the functional unit 202. Here, the second signal refers to signals such as IP_HADDR, IP_HWDATA, IP_HTRANS and IP_HSEL1. These signals correspond to signals such as HADDR, HWDATA, HTRANS and HSEL1, which are the first signals respectively.

Als eine Folge führt die Funktionseinheit 202 nach dem Aufwachen unmittelbar den Busbetrieb durch, der an dem Master-IP-Block 220 und das AHB-Protokoll angepasst ist, als Antwort auf das von der Schnittstelleneinheit 204 empfangene zweite Signal.As a result, the functional unit performs 202 after waking up immediately the bus operation through, at the master IP block 220 and the AHB protocol is adapted in response to that of the interface unit 204 received second signal.

Andererseits empfängt die Schnittstelleneinheit 204 während des Busbetriebs die Signale IP_HRDATA1 und IP_HREADYOUT1, die von der Funktionseinheit 202 des Slave-IP-Blocks 200 ausgegeben sind, und kann die Signale IP_HRDATA1 und IP_HREADYOUT1 als Signale HRDATA1 und HREADYOUT1, welche an das APB-Protokoll angepasst sind, an den Master-IP-Block 210 bereitstellen über die Multiplex-Schaltung (MUX) als Signale HRDATA und HREADY.On the other hand, the interface unit receives 204 during bus operation the signals IP_ HRDATA1 and IP_HREADYOUT1 issued by the functional unit 202 of the slave IP block 200 are output, and the signals IP_HRDATA1 and IP_HREADYOUT1 as signals HRDATA1 and HREADYOUT1, which are adapted to the APB protocol, to the master IP block 210 provide via the multiplexing circuit (MUX) as signals HRDATA and HREADY.

Die obige Offenbarung kann ähnlich angewendet werden für eine Interaktion zwischen dem Master-IP-Block 220 und dem Slave-IP-Block 210. The above disclosure can similarly be applied to an interaction between the master IP block 220 and the slave IP block 210 ,

10 ist ein Zeitablaufdiagramm, das einen Betrieb der Halbleitervorrichtung aus 9 gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts darstellt. 10 FIG. 12 is a timing chart illustrating an operation of the semiconductor device. FIG 9 according to an exemplary embodiment of the present inventive concept.

Bezug nehmend auf 10 ist die Funktionseinheit 202 des Slave-IP-Blocks 200 in dem Schlafzustand bei T1.Referring to 10 is the functional unit 202 of the slave IP block 200 in the sleep state at T1.

Bei T2 beginnen der Decoder DEC und der Master-IP-Block 220 den Busbetrieb während eines Übertragens der Signale HSEL und HTRANS an den Slave-IP-Block 200.At T2, the decoder DEC and the master IP block begin 220 bus operation during transmission of the signals HSEL and HTRANS to the slave IP block 200 ,

Bei oder nach T2 überträgt die Schnittstelleneinheit 204 als Antwort auf ein Empfangen der Signale HSEL und HTRANS des Decoders DEC und des Master-IP-Blocks 220 die Taktanforderung an die Kanalverwaltungsschaltung 130 der CMU 100 durch den Kanal CH1 zum Aufwecken der Funktionseinheit 202 des Slave-IP-Blocks 200. Z.B., wenn der Kanal CH1 an die Q-Kanalschnittstelle angepasst ist, kann die Schnittstelleneinheit 204 Signale, wie z.B. QACTIVE, QREQn und QACCEPTn übertragen zu und empfangen von der Kanalverwaltungsschaltung 130.At or after T2, the interface unit transmits 204 in response to receiving the signals HSEL and HTRANS of the decoder DEC and the master IP block 220 the clock request to the channel management circuit 130 the CMU 100 through channel CH1 to wake up the functional unit 202 of the slave IP block 200 , For example, if channel CH1 is matched to the Q channel interface, the interface unit may 204 Signals such as QACTIVE, QREQn and QACCEPTn are transmitted to and received from the channel management circuit 130 ,

Der Master-IP-Block 220 speichert die Signale HSEL und HTRANS zwischen T2 und T3. Nachdem ein Takt (z.B. ein Slave-Takt) an die Funktionseinheit 202 des Slave-IP-Blocks 200 bereitgestellt ist durch T4, werden die gespeicherten Signale HSEL und HTRANS regeneriert als Signale IP_HSEL und IP_HTRANS bei T5. Wenn der Takt (z.B. der Slave-Takt) an die Funktionseinheit des Slave-IP-Blocks 200 bereitgestellt wird, führt der Slave-IP-Block 200 ein Aufweckverfahren durch.The master IP block 220 stores the signals HSEL and HTRANS between T2 and T3. After a clock (eg a slave clock) to the functional unit 202 of the slave IP block 200 is provided by T4, the stored signals HSEL and HTRANS are regenerated as signals IP_HSEL and IP_HTRANS at T5. When the clock (eg the slave clock) to the functional unit of the slave IP block 200 is provided, the slave IP block performs 200 a wake-up procedure.

Bei T5 erzeugt die Schnittstelleneinheit 204 nach einem Erkennen, dass die Funktionseinheit 202 aufwacht, die Signale IP_HSEL und IP_HTRANS, welche den Signalen HSEL und HTRANS entsprechen. Die Schnittstelleneinheit 204 stellt außerdem die erzeugten Signale IP_HSEL und IP_HTRANS an die Funktionseinheit 202 bereit.At T5, the interface unit generates 204 after recognizing that the functional unit 202 wakes up, the signals IP_HSEL and IP_HTRANS, which correspond to the signals HSEL and HTRANS. The interface unit 204 also sets the generated signals IP_HSEL and IP_HTRANS to the functional unit 202 ready.

Bei T6 oder danach kann die Funktionseinheit 202 auf ein Empfangen der Signale IP_HSEL und IP_HTRANS von der Schnittstelleneinheit 204 hin das HREADYOUT-Signal an die Multiplex-Schaltung (MUX) über die Schnittstelleneinheit 204 übertragen, und kann die Multiplex-Schaltung (MUX) das HREADY-Signal an den Master-IP-Block 220 übertragen. Z.B. überträgt die Funktionseinheit 202 das dem HREADYOUT-Signal entsprechende IP_HREADYOUT-Signal an die Schnittstelleneinheit 204 und überträgt die Schnittstelleneinheit 204 das IP_HREADYOUT-Signal als ein HREADYOUT-Signal an die Multiplex-Schaltung (MUX).At T6 or after, the functional unit may 202 upon receiving the signals IP_HSEL and IP_HTRANS from the interface unit 204 the HREADYOUT signal to the multiplexing circuit (MUX) via the interface unit 204 and the multiplexing circuit (MUX) may transmit the HREADY signal to the master IP block 220. For example, transfers the functional unit 202 the IP_HREADYOUT signal corresponding to the HREADYOUT signal to the interface unit 204 and transmits the interface unit 204 the IP_HREADYOUT signal as a HREADYOUT signal to the multiplex circuit (MUX).

Danach, wenn der Busbetrieb abgeschlossen ist, um die Funktionseinheit 202 des Slave-IP-Blocks 200 in den Schlafzustand zu überführen, kann die Schnittstelleneinheit 202 eine Anforderung für einen Taktbereitstellungsstopp an die Kanalverwaltungsschaltung 130 der CMU 100 durch den Kanal CH1 übertragen. Wie von T8 bis T10 gesehen werden kann, wenn z.B. der Kanal CH1 an die Q-Kanalschnittstelle angepasst ist, kann die Schnittstelleneinheit die Signale, wie z.B. QACTIVE, QREQn und QACCEPTn übertragen zu und empfangen von der Kanalverwaltungsschaltung 130.Thereafter, when the bus operation is completed, to the functional unit 202 of the slave IP block 200 in the sleep state, the interface unit 202 may request a clock hold to the channel management circuit 130 the CMU 100 transmitted through the channel CH1. As can be seen from T8 to T10, for example, when the channel CH1 is matched to the Q channel interface, the interface unit may transmit and receive the signals such as QACTIVE, QREQn and QACCEPTn from the channel management circuit 130 ,

11 ist ein Ablaufdiagramm eines Verfahrens zum Betreiben einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des vorliegenden erfinderischen Konzepts. 11 FIG. 10 is a flowchart of a method of operating a semiconductor device according to an exemplary embodiment of the present inventive concept.

Bezug nehmend auf 3 und 11 enthält ein Verfahren zum Betreiben einer Halbleitervorrichtung gemäß der vorliegenden Ausführungsform die folgenden Schritte.Referring to 3 and 11 For example, a method of operating a semiconductor device according to the present embodiment includes the following steps.

Die Schnittstelleneinheit 204 empfängt das erste Signal von dem Master-IP-Block 220 (S1101) und überträgt eine Taktanforderung für ein Aufwecken der Funktionseinheit 202 des Slave-IP-Blocks 200 an die CMU 100 (S1103).The interface unit 204 receives the first signal from the master IP block 220 (S1101) and transmits a clock request for waking the functional unit 202 of the slave IP block 200 to the CMU 100 (S1103).

Nachdem der Slave-IP-Block 200 das Taktsignal von der CMU 100 empfangen hat, in anderen Worten nachdem die Schnittstelleneinheit 204 die Bestätigung (ACK) als Antwort auf die Taktanforderung von der CMU 100 (S1105) empfangen hat, erzeugt die Schnittstelleneinheit 204 ein dem ersten Signal entsprechendes zweites Signal (S1107).After the slave IP block 200 the clock signal from the CMU 100 in other words after the interface unit 204 the acknowledgment (ACK) in response to the clock request from the CMU 100 (S1105) generates the interface unit 204 a second signal (S1107) corresponding to the first signal.

Danach stellt die Schnittstelleneinheit 204 das erzeugte zweite Signal der Funktionseinheit 202 (S1109) bereit, so dass die Funktionseinheit 202 unmittelbar den Busbetrieb mit dem Master-IP-Block 220 durchführt gemäß dem zweiten Signal, das von der Schnittstelleneinheit 204 nach dem Aufwecken der Funktionseinheit 202 empfangen wurde, welche in dem Schlafzustand war.After that, the interface unit 204 the generated second signal of the functional unit 202 (S1109) ready, leaving the functional unit 202 directly the bus operation with the master IP block 220 performs according to the second signal from the interface unit 204 after waking up the functional unit 202 was received, which was in the sleep state.

12 ist ein Blockdiagramm eines Halbleitersystems, auf das die Halbleitervorrichtung und das Verfahren zum Betreiben der Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts anwendbar sind. 12 FIG. 12 is a block diagram of a semiconductor system to which the semiconductor device and the semiconductor device of FIG Methods for operating the semiconductor device according to exemplary embodiments of the present inventive concept are applicable.

Bezug nehmend auf 12 enthält das Halbleitersystem, auf das die Halbleitervorrichtung und das Verfahren zum Betreiben der Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts anwendbar sind, eine Halbleitervorrichtung (SoC) 1, einen Prozessor 10, eine Speichervorrichtung 20, eine Anzeigevorrichtung 30, eine Netzwerkvorrichtung 40, eine Speichervorrichtung 50 und eine Eingabe/Ausgabe-Vorrichtung 60. Die Halbleitervorrichtung (SoC) 1, der Prozessor 10, die Speichervorrichtung 20, die Anzeigevorrichtung 30, die Netzwerkvorrichtung 40, die Speichervorrichtung 50 und die Eingabe/Ausgabe-Vorrichtung 60 können Daten miteinander über einen Bus 70 übertragen und empfangen.Referring to 12 The semiconductor system to which the semiconductor device and the method of operating the semiconductor device according to exemplary embodiments of the present inventive concept are applicable, a semiconductor device (SoC) 1, a processor 10 , a storage device 20 , a display device 30 , a network device 40 , a storage device 50 and an input / output device 60 , The semiconductor device (SoC) 1, the processor 10 , the storage device 20 , the display device 30 , the network device 40 , the storage device 50 and the input / output device 60 can communicate with each other over a bus 70 transmit and receive.

Die IP-Blöcke innerhalb der Halbleitervorrichtung (SoC) 1, die bei beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts beschrieben wurden, enthalten zumindest einen Speicher-Controller, der die Speichervorrichtung 20 steuert, einen Anzeige-Controller, der die Anzeigevorrichtung 30 steuert, einen Netzwerk-Controller, der die Netzwerkvorrichtung 40 steuert, einen Speicher-Controller, der die Speichervorrichtung 50 steuert, und einen Eingabe/Ausgabe-Controller, der die Eingabe/AusgabeVorrichtung 60 steuert. Darüber hinaus kann das Halbleitersystem weiter einen zusätzlichen Prozessor enthalten, der diese Vorrichtungen steuert.The IP blocks within the semiconductor device (SoC) 1 described in exemplary embodiments of the present inventive concept include at least one memory controller including the memory device 20 controls, a display controller, the display device 30 controls, a network controller, the network device 40 controls a memory controller that hosts the storage device 50 controls, and an input / output controller that controls the input / output device 60. In addition, the semiconductor system may further include an additional processor that controls these devices.

13 bis 15 sind Halbleitersysteme, auf die die Halbleitervorrichtung und das Verfahren zum Betreiben der Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts anwendbar sind. 13 to 15 are semiconductor systems to which the semiconductor device and method for operating the semiconductor device according to exemplary embodiments of the present inventive concept are applicable.

13 ist ein Diagramm, das einen Tablet-PC 1200 darstellt, 14 ist ein Diagramm, das einen Laptop-Computer 1300 darstellt, und 15 stellt ein Smartphone 1400 dar. Die Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts können verwendet werden für den Tablet-PC 1200, den Laptop-Computer 1300, das Smartphone 1400 und dergleichen. 13 is a diagram showing a tablet pc 1200 represents, 14 is a diagram showing a laptop computer 1300 represents, and 15 puts a smartphone 1400 The semiconductor device according to exemplary embodiments of the present inventive concept may be used for the tablet PC 1200 , the laptop computer 1300 , the smartphone 1400 and the same.

Es soll verstanden werden, dass die Halbleitervorrichtung gemäß beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts auch anwendbar ist auf andere integrierte Schaltungsvorrichtungen, die nicht dargestellt sind. Z.B., obwohl nur der Tablet-PC 1200, der Laptop-Computer 1300 und das Smartphone 1400 oben als Anwendungsbeispiele des erfinderischen Halbleitersystems beschrieben wurden, ist das erfinderische Halbleitersystem nicht darauf beschränkt.It should be understood that the semiconductor device according to exemplary embodiments of the present inventive concept is also applicable to other integrated circuit devices that are not shown. For example, although only the tablet PC 1200 , the laptop computer 1300 and the smartphone 1400 have been described above as application examples of the inventive semiconductor system, the inventive semiconductor system is not limited thereto.

Bei beispielhaften Ausführungsformen des vorliegenden erfinderischen Konzepts kann das Halbleitersystem ein Computer, ein ultramobiler Personal Computer (UMPC), eine Workstation, ein Netbook, ein persönlicher digitaler Assistent (PDA), ein tragbarer Computer, ein drahtloses Telefon, ein Mobiltelefon, ein e-Book, ein tragbarer Multimediaplayer (PMP), eine tragbare Spielmaschine, eine Navigationsvorrichtung, eine Blackbox, eine digitale Kamera, ein dreidimensionales Fernsehset, ein digitaler Audiorekorder, ein digitaler Audioplayer, ein digitaler Bildrekorder, ein digitales Bildabspielgerät, ein digitaler Videorekorder, ein digitaler Videoplayer oder dergleichen sein.In exemplary embodiments of the present inventive concept, the semiconductor system may include a computer, an ultra mobile personal computer (UMPC), a workstation, a netbook, a personal digital assistant (PDA), a portable computer, a wireless telephone, a mobile phone, an e-book , a portable multimedia player (PMP), a portable game machine, a navigation device, a black box, a digital camera, a three-dimensional television set, a digital audio recorder, a digital audio player, a digital image recorder, a digital video player, a digital video recorder, a digital video player or to be like that.

Ein Beispiel des vorliegenden erfinderischen Konzepts sieht eine Halbleitervorrichtung zum Ausführen eines Busbetriebs in einer Master-Slave-Beziehung eines Systems vor, bei dem ein Taktsignal durch Hardware gesteuert wird.An example of the present inventive concept provides a semiconductor device for performing bus operation in a master-slave relationship of a system in which a clock signal is controlled by hardware.

Eine beispielhafte Ausführungsform des vorliegenden erfinderischen Konzepts sieht ein Halbleitersystem zum Ausführen eines Busbetriebs in einer Master-Slave-Beziehung eines Systems vor, bei dem ein Taktsignal von Hardware gesteuert wird.An exemplary embodiment of the present inventive concept provides a semiconductor system for performing bus operation in a master-slave relationship of a system in which a clock signal is controlled by hardware.

Eine beispielhafte Ausführungsform des erfinderischen Konzepts sieht ein Verfahren zum Betreiben einer Halbleitervorrichtung zum Ausführen eines Busbetriebs in einer Master-Slave-Beziehung eines Systems vor, bei dem ein Taktsignal von Hardware gesteuert wird.An exemplary embodiment of the inventive concept provides a method of operating a semiconductor device to perform a bus operation in a master-slave relationship of a system in which a clock signal is controlled by hardware.

Während das vorliegende erfinderische Konzept insbesondere dargestellt und beschrieben wurde mit Bezug auf beispielhafte Ausführungsformen davon wird es von Durchschnittsfachleuten verstanden werden, dass verschiedene Änderungen in Form und Detail dabei gemacht werden können, ohne von der Idee und dem Umfang des vorliegenden erfinderischen Konzepts, wie sie von den folgenden Ansprüchen definiert werden, abzuweichen.While the present inventive concept has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and detail may be made therein without departing from the spirit and scope of the present inventive concept as disclosed by be defined in the following claims.

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Claims (20)

Halbleitervorrichtung mit: einem ersten Geistiges-Eigentum-Block (IP-Block) (200), der eine Funktionseinheit (202) und eine Schnittstelleneinheit (204) aufweist; einer ersten Taktsteuerschaltung (122e), die eine erste Taktquelle (124e) steuert; einer zweiten Taktsteuerschaltung (122f), die eine erste Taktanforderung (REQ) an die erste Taktsteuerschaltung (122e) überträgt und eine zweite Taktquelle (124f) steuert, die ein Taktsignal von der ersten Taktquelle (124e) empfängt; und einer Kanalverwaltungsschaltung (130), die konfiguriert ist zum Übertragen einer zweiten Taktanforderung (REQ) an die zweite Taktsteuerschaltung (122f) als Antwort auf eine von dem ersten IP-Block (200) empfangene Taktstoppanforderung; wobei die Funktionseinheit (202) einen Betrieb des ersten IP-Blocks (200) steuert und die Schnittstelleneinheit (204) ein erstes Signal empfängt, das von einem elektrisch mit dem ersten IP-Block (200) verbundenen zweiten IP-Block (210) bereitgestellt wird, und das erste Signal an die Funktionseinheit (202) bereitstellt.Semiconductor device with: a first Intellectual Property (IP) block (200) having a functional unit (202) and an interface unit (204); a first clock control circuit (122e) controlling a first clock source (124e); a second clock control circuit (122f) that transmits a first clock request (REQ) to the first clock control circuit (122e) and controls a second clock source (124f) that receives a clock signal from the first clock source (124e); and a channel management circuit configured to transmit a second clock request to the second clock control circuit in response to a clock stop request received from the first IP block; wherein the functional unit (202) controls operation of the first IP block (200) and the interface unit (204) receives a first signal provided by a second IP block (210) electrically coupled to the first IP block (200) and provides the first signal to the functional unit (202). Halbleitervorrichtung nach Anspruch 1, wobei die Schnittstelleneinheit (204) Information über einen Betriebszustand der Funktionseinheit (202) des ersten IP-Blocks (200) empfängt, und der Betriebszustand einen Schlafzustand oder einen Betriebszustand aufweist.Semiconductor device according to Claim 1 wherein the interface unit (204) receives information about an operating state of the functional unit (202) of the first IP block (200), and the operating state has a sleep state or an operating state. Halbleitervorrichtung nach Anspruch 1, wobei die Schnittstelleneinheit (204) das erste Signal empfängt, das von dem zweiten IP-Block (210) bereitgestellt wird, während die Funktionseinheit (202) des ersten IP-Blocks (200) in einem Schlafzustand ist.Semiconductor device according to Claim 1 wherein the interface unit (204) receives the first signal provided by the second IP block (210) while the functional unit (202) of the first IP block (200) is in a sleep state. Halbleitervorrichtung nach Anspruch 3, wobei die Schnittstelleneinheit (204) die Taktstoppanforderung an die Kanalverwaltungsschaltung (130) überträgt nach einem Empfangen des ersten Signals.Semiconductor device according to Claim 3 wherein the interface unit (204) transmits the clock stop request to the channel management circuit (130) after receiving the first signal. Halbleitervorrichtung nach Anspruch 3, wobei die Schnittstelleneinheit (204) ein dem ersten Signal entsprechendes zweites Signal erzeugt, nachdem die Funktionseinheit (202) des ersten IP-Blocks (200) aufgewacht ist.Semiconductor device according to Claim 3 wherein the interface unit (204) generates a second signal corresponding to the first signal after the functional unit (202) of the first IP block (200) has woken up. Halbleitervorrichtung nach Anspruch 5, wobei die Schnittstelleneinheit (204) das zweite Signal an die Funktionseinheit (202) bereitstellt, nachdem die Funktionseinheit (204) des ersten IP-Blocks (200) aufgewacht ist.Semiconductor device according to Claim 5 wherein the interface unit (204) provides the second signal to the functional unit (202) after the functional unit (204) of the first IP block (200) is awake. Halbleitervorrichtung nach Anspruch 1, wobei der erste IP-Block (200) eine Slave-Vorrichtung ist und der zweite IP-Block (210) eine Master-Vorrichtung ist.Semiconductor device according to Claim 1 wherein the first IP block (200) is a slave device and the second IP block (210) is a master device. Halbleitervorrichtung nach Anspruch 1, wobei das erste Signal ein Busbetriebssignal aufweist.Semiconductor device according to Claim 1 wherein the first signal comprises a bus operating signal. Halbleitervorrichtung nach Anspruch 8, wobei das Busbetriebssignal ein Adresssignal, ein Datensignal oder ein Steuersignal aufweist.Semiconductor device according to Claim 8 wherein the bus operating signal comprises an address signal, a data signal or a control signal. Halbleitervorrichtung nach Anspruch 8, wobei die Funktionseinheit (202) des ersten IP-Blocks (200) einen Busbetrieb mit dem zweiten IP-Block (210) durchführt nach einem Empfangen des ersten Signals von der ersten Schnittstelleneinheit (204).Semiconductor device according to Claim 8 wherein the functional unit (202) of the first IP block (200) performs a bus operation on the second IP block (210) after receiving the first signal from the first interface unit (204). Halbleitervorrichtung mit: einem Master-Geistiges-Eigentum (IP)-Block (210), der als Antwort auf ein von einer Taktverwaltungseinheit (CMU) (100) empfangenes erstes Taktsignal (CLK1) arbeitet; und einem Slave-IP-Block (200), der eine Funktionseinheit (202) aufweist, die als Antwort auf ein von der CMU (100) bereitgestelltes zweites Taktsignal (CLK2) arbeitet, und eine Schnittstelleneinheit (204) aufweist, die konfiguriert ist zum Empfangen eines Busbetriebssignals von dem Master-IP-Block (210) zu einem ersten Zeitpunkt und zum Bereitstellen des Busbetriebssignals an die Funktionseinheit (202) zu einem zweiten Zeitpunkt verschieden von dem ersten Zeitpunkt.Semiconductor device with: a master intellectual property (IP) block (210) operating in response to a first clock signal (CLK1) received from a clock management unit (CMU) (100); and a slave IP block (200) having a functional unit (202) operating in response to a second clock signal (CLK2) provided by the CMU (100) and an interface unit (204) configured to receive a bus operating signal from the master IP block (210) at a first time and providing the bus operating signal to the functional unit (202) at a second time other than the first time. Halbleitervorrichtung nach Anspruch 11, wobei die Schnittstelleneinheit (204) Information über einen Betriebszustand der Funktionseinheit (202) empfängt, und der Betriebszustand einen Schlafzustand oder einen Betriebszustand aufweist.Semiconductor device according to Claim 11 wherein the interface unit (204) receives information about an operating state of the functional unit (202), and the operating state has a sleep state or an operating state. Halbleitervorrichtung nach Anspruch 11, wobei die Schnittstelleneinheit (204) das Busbetriebssignal von dem Master-IP-Block (210) empfängt, wenn die Funktionseinheit (202) in dem Schlafzustand ist.Semiconductor device according to Claim 11 wherein the interface unit (204) receives the bus operating signal from the master IP block (210) when the functional unit (202) is in the sleep state. Halbleitervorrichtung nach Anspruch 13, wobei die Schnittstelleneinheit (204) eine Taktanforderung (REQ) an die CMU (100) überträgt nach einem Empfangen des Busbetriebssignals von dem Master-IP-Block (210).Semiconductor device according to Claim 13 wherein the interface unit (204) transmits a clock request (REQ) to the CMU (100) upon receiving the bus operating signal from the master IP block (210). Halbleitervorrichtung nach Anspruch 13, wobei die Schnittstelleneinheit (204) das Busbetriebssignal an die Funktionseinheit (202) bereitstellt zu dem zweiten Zeitpunkt, wenn die Funktionseinheit (202) aufwacht.Semiconductor device according to Claim 13 wherein the interface unit (204) provides the bus operating signal to the functional unit (202) at the second time when the functional unit (202) wakes up. Halbleitervorrichtung nach Anspruch 15, wobei die Funktionseinheit (202) den Busbetrieb mit dem Master-IP-Block (210) durchführt nach einem Empfangen des Busbetriebssignals von der Schnittstelleneinheit (204).Semiconductor device according to Claim 15 wherein the functional unit (202) performs the bus operation with the master IP block (210) after receiving the bus operational signal from the interface unit (204). Halbleitervorrichtung nach Anspruch 11, wobei das Busbetriebssignal ein Adresssignal, ein Datensignal oder ein Steuersignal aufweist. Semiconductor device according to Claim 11 wherein the bus operating signal comprises an address signal, a data signal or a control signal. Halbleitervorrichtung nach Anspruch 11, wobei der Master-IP-Block (210) und der Slave-IP-Block (200) Daten übertragen und empfangen gemäß einem Advanced-Peripheral-Bus-Protokoll (APB-Protokoll) oder einem Advanced-High-Performance-Bus-Protokoll (AHB-Protokoll).Semiconductor device according to Claim 11 wherein the master IP block (210) and the slave IP block (200) transmit and receive data according to an Advanced Peripheral Bus (APB) protocol or an Advanced High Performance Bus protocol (AHB protocol). Halbleitervorrichtung nach Anspruch 18, wobei der Master-IP-Block (210) einen APB-Brückenblock aufweist.Semiconductor device according to Claim 18 wherein the master IP block (210) comprises an APB bridge block. Halbleitersystem mit: einem Ein-Chip-System (SoC), das aufweist: einen ersten Geistiges-Eigentum-Block (IP-Block) (200), der eine Funktionseinheit (202) und eine Schnittstelleneinheit (204) aufweist; einen zweiten IP-Block (210), der elektrisch mit dem ersten IP-Block (200) verbunden ist; eine erste Taktsteuerschaltung (122e), die eine erste Taktquelle (124e) steuert; eine zweite Taktsteuerschaltung (122f), die eine erste Taktanforderung (REQ)an die erste Taktsteuerschaltung (122e) überträgt und eine zweite Taktquelle (124f), die ein Taktsignal (CLK) von der ersten Taktquelle (124e) empfängt, steuert; und eine Kanalverwaltungsschaltung (130), die eine zweite Taktanforderung (REQ) an die zweite Taktsteuerschaltung (122f) überträgt als Antwort auf eine Taktstoppanforderung, die von dem ersten IP-Block (200) empfangen wurde, und einer oder mehreren externen Vorrichtungen, die elektrisch mit dem SoC verbunden sind, wobei die Funktionseinheit (202) einen Betrieb des ersten IP-Blocks (200) steuert und die Schnittstelleneinheit (204) ein von dem zweiten IP-Block (210) vorgesehenes erstes Signal empfängt und das erste Signal an die Funktionseinheit (202) bereitstellt.Semiconductor system with: a one-chip system (SoC), comprising: a first Intellectual Property (IP) block (200) having a functional unit (202) and an interface unit (204); a second IP block (210) electrically connected to the first IP block (200); a first clock control circuit (122e) controlling a first clock source (124e); a second clock control circuit (122f) that transmits a first clock request (REQ) to the first clock control circuit (122e) and controls a second clock source (124f) that receives a clock signal (CLK) from the first clock source (124e); and a channel management circuit (130) that transmits a second clock request (REQ) to the second clock control circuit (122f) in response to a clock stop request received from the first IP block (200), and one or more external devices that are electrically connected to the SoC, wherein the functional unit (202) controls operation of the first IP block (200) and the interface unit (204) receives a first signal provided by the second IP block (210) and provides the first signal to the functional unit (202).
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