DE102016210187A1 - Dynamische Taktteilung zur Stromsteigerung - Google Patents

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Abstract

Um die Reaktion von Abwärtswandlern auf Last-Transienten zu beschleunigen, werden Abwärtswandler mit asymmetrischen Phasen-Designs mit einer Lastsprungerfassung verwendet. Wenn ein relativ großer und schneller Lastsprung erfasst wird, wird die Taktfrequenz von „schnellen” Talmodus-Phasen reduziert, die schnelle Induktoren mit niedrigen Werten haben. Die Taktfrequenz wird zu ihrer normalen Rate zurückgebracht, wenn der Strom in den „langsamen” Phasen einen geeigneten Pegel erreicht hat.

Description

  • HINTERGRUND
  • Technischer Bereich
  • Das vorliegende Dokument betrifft eine Hybrid-Buck- bzw. Abwärtswandler-Architektur, die Phasen, die einen Spitzenstrom-Steuermodus verwenden, mit Phasen kombiniert, die einen Talstrom-Steuermodus verwenden.
  • Hintergrund
  • Insbesondere in mobilen elektronischen Vorrichtungen, wie Smartphones, Tablet-Computer, usw., müssen DC-zu-DC-Leistungswandler, wie Buck- bzw. Abwärts-Wandler, schnell auf schnelle Lasttransiente reagieren, um einen Ausgangsstrom entsprechend zu steigern und angemessen auf Änderungen der Last zu reagieren. Last kann um einen hohen Prozentsatz innerhalb von Bruchteilen einer Sekunde variieren.
  • Es ist eine Herausforderung für die Designer von Abwärtswandlern, die Abwärtswandler an diese anspruchsvolle Anforderung für mobile elektronische Vorrichtungen anzupassen.
  • Zusammenfassung
  • Eine Hauptaufgabe der vorliegenden Offenbarung ist eine Verbesserung einer Lasttransiente-Antwort bzw. eines Lasteinschwingverhaltens von Abwärtswandlern.
  • Eine weitere Aufgabe der Offenbarung ist, zu erfassen, wenn eine Lasttransiente aufgetreten ist, und zu ermöglichen, dass die schnellen Slave-Phasen ihren Strom schneller hochfahren und besser auf Laständerungen reagieren. Eine weitere Aufgabe der Offenbarung ist, in einem „geschlossene Schleife”-System zu arbeiten, um sicherzustellen, dass der Abwärtswandler noch immer auf sich verändernde Bedingungen reagieren kann und kein fehlerhaftes Verhalten zeigt.
  • Eine weitere Aufgabe der Offenbarung ist, einen mehrphasigen Abwärtswandler einzusetzen, der ermöglicht, dass schnelle Phasen für langsame Phasen „einspringen”, die noch in einem „offene Schleife”-Betrieb sein können. Eine weitere Aufgabe der Offenbarung ist, ein schnelles Lasterfassungsschema zu implementieren.
  • Kurze Beschreibung der Figuren
  • Die Erfindung wird nachfolgend auf beispielhafte Weise unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei
  • 1 ein Beispiel eines asymmetrischen Phasen-Design-Schemas zeigt, das verwendet wird, um eine Hybrid-Abwärtswandler-Architektur zu erstellen. In diesem Schema definieren wir eine Master-Phase, die bei niedrigen Lasten arbeitet. Diese Master-Phase verwendet eine Spitzenmodus-Steuerung und unterstützt einen diskontinuierlichen Modus-Betrieb.
  • 2 zeigt, wie die Anforderung, den PMOS in jedem Taktzyklus auszuschalten, die effektive Anstiegsrate des Talphasespulenstroms reduziert, wobei in dem ersten Feld ein Lastsprung auftritt; die Ausgangsspannung fällt dann in dem zweiten Feld, und die Phase reagiert durch Einschalten der hochseitigen Vorrichtung, wodurch der Strom in der Spule steigt. Das dritte Feld zeigt den Strom durch die Spule.
  • 3 zeigt, wie die Slave-Phasen für den fehlenden Strom „einspringen” können, während die langsamen Phasen versuchen, ihre Ströme zu steigern.
  • 4 zeigt, wie die schnellen Phasen den Strom in ihren Induktoren mit einer höheren effektiven Rate erhöhen können, während die „langsamen” Phasen noch ihre Spulenströme erhöhen, wenn die Taktrate der „schnellen” Phasen reduziert wird.
  • 5 zeigt, wie das Schema funktioniert. Das obere Feld zeigt die Situation ohne Lastsprung-Erfassung. Das zweite Feld zeigt den Fall mit der offenbarten Lastsprung-Erfassung und das dritte Feld zeigt die Zeitperiode, für die der Takt halbiert würde.
  • 6 zeigt ein Blockdiagramm eines bevorzugten Ausführungsbeispiels der Offenbarung. Es zeigt ein Ausführungsbeispiel mit zwei langsamen und zwei schnellen Phasen, einschließlich einer Lasterfassungseinheit.
  • Detaillierte Beschreibung
  • Um eine schnelle Reaktion auf Lasttransienten zu erzielen, werden Abwärtswandler mit asymmetrischem Phasen-Design verwendet. Bei diesem Design optimieren die Abwärtswandler die Phasen für verschiedene Betriebsbedingungen. So wird zum Beispiel die Master-Phase für sehr niedrige Lastbedingungen optimiert, was eine sehr hohe Effizienz bei niedrigen Lasten bietet. Nur die Master-Phase arbeitet bei niedrigen Lastbedingungen. Die Slave-Phasen können dann hinsichtlich Effizienz bei hoher Last und Lasttransiente-Antwort optimiert werden. Diese Phasen sind nur bei hohen Lasten aktiviert.
  • Dieses asymmetrische Phasen-Design-Schema wird verwendet, um eine Hybrid-Abwärtswandler-Architektur zu erstellen, die Phasen, die einen Spitzenstrom-Steuermodus verwenden, mit Phasen kombiniert, die einen Talstrom-Steuermodus verwenden.
  • 1 zeigt ein Beispiel einer derartigen Architektur. In diesem Schema definieren wir eine Master-Phase, die bei niedrigen Lasten arbeitet. Diese Master-Phase verwendet eine Spitzenmodus-Steuerung und unterstützt einen diskontinuierlichen Modus-Betrieb.
  • Dann wird eine Slave-Phase definiert, die bei hohen Lasten arbeitet. Diese Phase unterstützt DCM nicht, sondern arbeitet nur in CCM (Continuous Conduction Mode). Dies vereinfacht das Talmodus-Phasen-Design erheblich.
  • Die Master-Phase verwendet dann typischerweise eine wesentlich niedrigere Schaltfrequenz und einen Induktor mit viel größerem und höherem Wert. Die Slave-Phase verwendet dann typischerweise eine viel höhere Schaltfrequenz und einen Induktor mit viel kleinerem Wert.
  • Es gibt keine Grenze, wie viele Master- und Slave-Phasen definiert werden können. Mehrere Master-Phasen können bei verschiedenen Frequenzen und mit verschiedenen Spulenwerten arbeiten. Mehrere Slave-Phasen können bei verschiedenen Frequenzen und mit verschiedenen Spulenwerten arbeiten. Nicht alle Spitzenmodus-Phasen müssen einen DCM-Betrieb unterstützen (aber zumindest eine Spitzenmodus-Phase sollte).
  • Für eine hohe Schaltfrequenz ist eine Tal-Strom-Modus-Steuerung sinnvoller. In diesem Schema wird ein NMOS-Transistor von dem Takt eingeschaltet und durch eine Regelschleife ausgeschaltet. Eine Einschaltzeit eines PMOS-Transistors wird dann nur durch das Ausschalten des NMOS-Transistors und den Takt definiert. Dieses Schema ermöglicht viel höhere Schaltfrequenzen.
  • Die Anzahl von aktivierten Phasen zu einem Zeitpunkt ist abhängig von dem Gesamtausgangsstrom des Abwärtswandlers. Dieser Wert ist zeitlich über ein Fenster gemittelt, was diese Messung relativ langsam macht. Um schnell auf einen Lastsprung zu reagieren, wird ein schneller Mechanismus implementiert, um sofort alle Phasen zu aktivieren, wenn die Last ausreichend groß ist. Dieser schnelle Erfassungsmechanismus wird umgangssprachlich als „Panik”-Signal bezeichnet.
  • Das Hinzufügen dieses Panik-Signals ermöglicht dem Abwärtswandler, schnell auf eine schnelle Lasttransiente zu reagieren. Es ist offensichtlich, dass eine Tal-Steuerung die Antwort einer Phase auf einen Lastsprung begrenzt. Bei der Tal-Steuerung wird der PMOS-Transistor ausgeschaltet, wenn eine Taktflanke auftritt. In dem Fall eines Lastsprungs muss der Induktorstrom ansteigen, um der Last zu entsprechen. Der beste Weg, dies zu erreichen, ist, den PMOS-Transistor einzuschalten und eingeschaltet zu lassen, bis der Strom die Lastanforderung übersteigt.
  • Die Anforderung zum Ausschalten des PMOS in jedem Taktzyklus reduziert jedoch die effektive Anstiegsrate des Tal-Phase-Spulenstroms.
  • Dies wird in 2 gezeigt. In diesem Fall tritt ein Lastsprung auf, wie in dem ersten Feld gezeigt.
  • Die Ausgangsspannung fällt dann und die Phase reagiert durch Einschalten der hochseitigen Vorrichtung, wodurch der Strom in der Spule ansteigt.
  • Die ideale Anstiegsrate von Strom in der Spule wird durch die gestrichelte Linie in dem dritten Feld gezeigt. Wenn diese Rate beibehalten wird, dann wird der entsprechende Spannungsabfall durch die gestrichelte Linie in dem zweiten Feld gezeigt.
  • Jedoch wird in jedem Zyklus der NMOS für eine kurze Dauer eingeschaltet (normalerweise durch eine feste Minimum-Einschaltzeit erzwungen). Diese Aktion reduziert dann die effektive Anstiegsrate des Stroms in der Spule. Dies führt dann zu einem höheren Spannungsabfall.
  • In der oben beschriebenen asymmetrischen mehrphasigen Abwärtswandler-Architektur gibt es „langsame” Phasen und „schnelle” Phasen. Die langsamen Phasen sind für eine Niedriglast-Effizienz optimiert und haben Induktoren mit großem Wert. Die schnellen Phasen sind für eine Lasttransiente-Antwort optimiert und haben Induktoren mit niedrigem Wert.
  • In dem Fall eines Lastsprungs versuchen die schnellen Phasen, ihre Spulenströme schnell zu steigern. Die langsamen Phasen werden ebenfalls versuchen, ihre Spulenströme zu steigern, dies kann aber viel länger dauern (eine Größenordnung länger).
  • Während die langsame Phasen versuchen, ihre Ströme zu steigern, können die Slave-Phasen für den fehlenden Strom „einspringen”.
  • Dieses Verhalten wird in 3 gezeigt. Hier wird der Lastsprung 30 gezeigt (die Skala des Lastsprungs ist die Hälfte der der Spulenströme, um einen einfacheren Vergleich der Gesamtströme zu ermöglichen). Der Spulenstrom 31 ist der der „langsamen” Master-Phase. Der Spulenstrom 32 ist der der „schnellen” Slave-Phase. Idealerweise würde die schnelle Phase den Spulenstrom direkt auf einen hohen Pegel ansteigen lassen, um allen erforderlichen Strom zu liefern. An diesem Punkt ist der Master-Phasen-Strom nur bei einem niedrigen Wert und somit muss die schnelle Phase viel mehr liefern, als sie es in dem statischen Zustand tun würde.
  • Allerdings arbeiten die Slave-Phasen in dem Talmodus, und somit kann ihre Stromanstiegsrate langsamer als ideal sein. Wenn die effektive Anstiegsrate der schnellen Phase durch die durch den Talmodus erzwungene Einschaltzeit des NMOS-Transistors beeinträchtigt wird, dann hat dies Auswirkung auf die Lasttransiente-Antwort (Ausgangsspannungsabfall).
  • Es ist offensichtlich, dass, sobald ein Lastsprung auftritt, die Ausgangsspannung des Abwärtswandlers sinkt. Wenn der Lastsprung auf eine Weise erfasst werden kann, kann der Strom in den Spulen erhöht werden, um der Last zu entsprechen. Dies stoppt den Abfall der Ausgangsspannung und der Abwärtswandler wird wieder geregelt. Diese Erfassung des Lastsprungs verbessert eine Lasttransiente-Antwort signifikant.
  • In der verwendeten Hybrid-Abwärtswandler-Architektur haben wir „langsame” Phasen und „schnelle” Phasen. Beide Sätze von Phasen müssen ihren Ausgangsstrom erhöhen, um die Lastanforderung zu erfüllen. Bis die „langsamen” Phasen ihren endgültigen Strompegel erreichen, arbeitet der Abwärtswandler in einer relativ extremen Bedingung und versucht weiterhin, ein Lasttransiente-Ereignis zu handhaben.
  • Der Abwärtswandler muss so schnell wie möglich auf Änderungen bei den Bedingungen reagieren, während dieser Zeit ist es akzeptabel, normale Betriebsbedingungen zu lockern, um zu ermöglichen, dass der Abwärtswandler schneller reagiert. Wenn zum Beispiel die Ausgangsspannung bereits niedriger ist als bei einer normalen Regelung, muss die Welligkeitsspannung nicht so wichtig sein.
  • Wenn die Taktrate der „schnellen” Phasen reduziert wird, dann können sie den Strom in ihren Induktoren mit einer höheren effektiven Rate erhöhen, während die „langsamen” Phasen noch immer ihre Spulenströme erhöhen.
  • Dies wird in 4 unten gezeigt, wo die Linie 41 in dem vierten Feld den Spulenstrom zeigt, wenn die Frequenz halbiert wird, aber die Minimum-NMOS-Einschaltzeit konstant gehalten wird. Der Spulenstrom 41 erreicht seinen endgültigen Pegel viel schneller als in dem Szenario ohne Lastsprung-Erfassung. Die endgültige Lasttransiente-Antwort der Ausgangsspannung wird auch durch die Linie 42 in dem zweiten Feld dargestellt.
  • Diese Offenbarung lehrt, dass, sobald ein Lastsprung erfasst wird (ein „Panik”-Signal ausgelöst wird), die Taktfrequenz reduziert wird. Die langsamere Taktfrequenz wird beibehalten, bis eine (oder eine Kombination) der „langsamen” Phasen ihren endgültigen Wert erreicht.
  • In dem Abwärtswandler der vorliegenden Offenbarung muss die hochseitige Vorrichtung (PMOS) der „langsamen” Phasen eingeschaltet werden, um den Spulenstrom zu erhöhen. Diese hochseitige Vorrichtung wird bei einer Spitzenstromgrenze ausgeschaltet. Es ist daher zweckmäßig, die Taktfrequenzreduktion unter Verwendung des „Panik”-Signals zu aktivieren, und die Taktfrequenz in ihre normale Rate zurückzubringen, wenn die „langsame” Phase ihre Stromgrenze erreicht.
  • 5 zeigt, wie das Schema funktionieren könnte. Das obere Feld zeigt die Situation ohne eine Lastsprung-Erfassung. In diesem Fall tritt die Last auf und der Spulenstrom der „langsamen” Phase 51 beginnt sofort, bis zu seinem endgültiges Pegel zu steigen. Der Strom der „schnellen” Phase 52 steigt ebenfalls an, muss jedoch bei jedem Taktzyklus den niedrigseitigen NMOS einschalten, wodurch die effektive Anstiegsrate reduziert wird.
  • Das zweite Feld zeigt den Fall mit der offenbarten Lastsprung-Erfassung. Sobald der Lastsprung auftritt, wird er erfasst und die Taktrate wird halbiert. Dies ermöglicht eine größere effektive Anstiegsrate für den Strom in der Spule. Die beiden gestrichelten Linien geben an, wo der gesamte Ausgangsstrom des Abwärtswandlers den Laststrom erreicht. Die rechte gestrichelte Linie gibt an, wo das erste Szenario den Laststrom erreicht, und die linke gestrichelte Linie gibt an, wo die Spulenströme die Last mit der offenbarten Lastsprung-Erfassung erreichen. Der Fall mit der offenbarten Lastsprung-Erfassung ist schneller bei einem Erreichen des Laststroms und hat damit eine bessere Lasttransiente-Antwort.
  • Das dritte Feld zeigt die Zeitperiode, für die der Takt halbiert würde.
  • Andere Taktteilungsverhältnisse sind möglich und würden einen ähnlichen vorteilhaften Effekt haben.
  • 6 zeigt ein Blockdiagramm eines bevorzugten Ausführungsbeispiels der Offenbarung. Sie zeigt ein Ausführungsbeispiel mit zwei langsamen und zwei schnellen Phasen einschließlich einer Lasterfassungseinheit 61.
  • Während die Erfindung insbesondere unter Bezugnahme auf ihre bevorzugten Ausführungsbeispiele gezeigt und beschrieben wurde, ist für Fachleute offensichtlich, dass verschiedene Änderungen in Form und Details durchgeführt werden können, ohne von dem Sinn und Umfang der Erfindung abzuweichen.

Claims (17)

  1. Ein Verfahren zum Verbessern einer Lasttransiente-Antwort eines geschalteten mehrphasigen Abwärtswandlers, das aufweist: (1) Vorsehen eines geschalteten mehrphasigen DC-zu-DC-Wandlers, der eine oder mehrere schnelle Phase(n) mit Induktoren aufweist, die eine niedrige Induktanz haben, eine oder mehrere langsame Phase(n) mit Induktoren, die eine höhere Induktanz haben, im Vergleich zu den schnellen Phasen eine relativ hohe Induktanz haben, eine Schaltung zum Erfassen, ob ein Ausgangsstrom einer langsamen Phase eine maximale Grenze erreicht hat, eine Lastsprungerfassungseinheit zum Erfassen, ob ein Lastsprung an dem Ausgang des DC-zu-DC-Wandlers aufgetreten ist, und eine Frequenzteilereinheit, die konfiguriert ist zum Reduzieren einer Taktfrequenz; (2) Reduzieren einer Taktfrequenz der einen oder mehreren schnellen Phase(n) bei einem Erfassen eines Lastsprungs; und (3) Zurückbringen der Taktfrequenz zu ihrer normalen Rate, sobald ein Strom in der einen oder den mehreren schnellen Phase(n) einen vorgegebenen Pegel erreicht.
  2. Das Verfahren gemäß Anspruch 1, das weiter aufweist: (1) Vorsehen eines geschalteten mehrphasigen DC-zu-DC-Wandlers, wobei alle Phasen einen hochseitigen und einen niedrigseitigen Ausgangsleistungstransistor aufweisen; (2) Prüfen, ob die Lastsprungerfassungseinheit einen Lastsprung an dem Ausgang des DC-zu-DC-Wandlers erfasst, und wenn dem so ist, Weitergehen zu Schritt (4), ansonsten Weitergehen zu Schritt (3); (3) Fortsetzen des Betriebs des DC-zu-DC-Wandlers gemäß einer tatsächlichen Lastsituation und Zurückgehen zu Schritt (2); (4) Setzen eines Paniksignals, das schnell auf einen Lastsprung reagiert, durch die Lastsprungerfassungseinheit, somit Initiieren einer Reduzierung der Frequenz des Takts, der die schnellen Phasen des DC-zu-DC-Wandlers steuert, um ein Erhöhen von Strömen in den schnellen Phasen zu beschleunigen; (5) Einschalten der hochseitigen Transistoren der langsamen Phasen des DC-zu-DC-Wandlers, bis ein oder mehrere Spulenströme der langsamen Phasen eine maximale Grenze erreicht/erreichen; (6) Zurückkehren zu der normalen Taktfrequenz, wenn der eine oder die mehreren Spulenströme der langsamen Phasen ihre maximale Grenze erreicht haben; und (7) Zurückgehen zu Stufe (2).
  3. Das Verfahren gemäß einem vorhergehenden Anspruch, wobei jeder Induktor aller Phasen zwischen einem Knoten, der zwischen dem hochseitigen und niedrigseitigen Transistor der entsprechenden Phase verbunden ist, und einem Ausgang des Hybrid-Abwärtswandlers verbunden ist.
  4. Das Verfahren gemäß Anspruch 2, wobei die Frequenz des Takts in dem Fall des Paniksignals halbiert wird.
  5. Das Verfahren gemäß einem vorhergehenden Anspruch, wobei die schnellen Slave-Phasen durch ein Talstromsteuersystem gesteuert werden, das gekennzeichnet ist durch Einschalten des niedrigseitigen Transistors und Ausschalten des hochseitigen Transistors der schnellen Slave-Phasen durch Taktflanken und Ausschalten des niedrigseitigen Transistors der schnellen Slave-Phasen und Einschalten des hochseitigen Transistors der schnellen Slave-Phasen durch eine Regelschleife.
  6. Das Verfahren gemäß einem vorhergehenden Anspruch, wobei die langsamen gesteuerten Phasen durch eine Spitzenstromgrenze gesteuert werden.
  7. Das Verfahren gemäß einem vorhergehenden Anspruch, wobei die Anzahl von zu jeder Zeit aktivierten Phasen von dem Gesamtausgangsstrom des DC-zu-DC-Wandlers abhängig ist.
  8. Ein mehrphasiger Schalt-DC-zu-DC-Wandler mit verbesserter Lasttransiente-Antwort, der aufweist: eine oder mehrere schnelle Slave-Phase(n) mit Induktoren mit niedriger Induktanz; und eine oder mehrere langsame Slave-Phase(n) mit Induktoren, die im Vergleich zu den schnellen Slave-Phasen eine relativ hohe Induktanz haben; wobei der mehrphasige Schaltwandler konfiguriert ist zum Reduzieren einer Taktfrequenz der einen oder mehreren schnellen Phase(n) bei Erfassung eines Lastsprungs und zum Zurückbringen der Taktfrequenz zu ihrer normalen Rate, sobald ein Strom in der einen oder den mehreren schnellen Phase(n) einen vorgegebenen Pegel erreicht.
  9. Der mehrphasige Schalt-DC-zu-DC-Wandler mit verbesserter Lasttransiente-Antwort gemäß Anspruch 8, der weiter aufweist: – eine Master-Phase, die einen hochseitigen Ausgangstransistor, einen niedrigseitigen Ausgangstransistor und einen Induktor aufweist, der zwischen einem Mittelpunkt zwischen den beiden Ausgangstransistoren der Master-Phase und einem Ausgangsanschluss des DC-zu-DC-Wandlers verbunden ist; – eine oder mehrere langsame Slave-Phase(n), wobei jede langsame Slave-Phase einen hochseitigen Ausgangstransistor und einen niedrigseitigen Ausgangstransistor aufweist, und wobei der Induktor zwischen einem Mittelpunkt zwischen den beiden Ausgangstransistoren der langsamen Slave-Phase und dem Ausgangsanschluss des DC-zu-DC-Wandlers verbunden ist; – die eine eine oder mehreren schnellen Slave-Phase(n), wobei jede schnelle Slave-Phase einen hochseitigen Ausgangstransistor und einen niedrigseitigen Ausgangstransistor aufweist und wobei der Induktor zwischen einem Mittelpunkt zwischen den beiden Ausgangstransistoren der langsamen Slave-Phase und dem Ausgangsanschluss des DC-zu-DC-Wandlers verbunden ist; – ein Stromerfassungsmittel, das konfiguriert ist zum Erfassen, ob ein Ausgangsstrom der einen oder mehreren langsamen Phase(n) eine maximale Grenze erreicht hat; – eine Lastsprungerfassungseinheit, die konfiguriert ist zum Erfassen, ob ein Lastsprung an dem Ausgang des DC-zu-DC-Wandlers aufgetreten ist, und zum Vorsehen eines Paniksignals, das schnell auf einen Lastsprung reagiert, durch die Lastsprungerfassungseinheit, und – eine Frequenzteilereinheit, die konfiguriert ist zum Empfangen des Paniksignals, zum Reduzieren einer Taktfrequenz, wenn ein Lastsprung aufgetreten ist, und zum Zurückbringen der Taktfrequenz zu ihrer normalen Rate, sobald die Stromerfassungsmittel erfasst haben, dass der Ausgangsstrom von einer oder mehreren Spitzenmodus-gesteuerten Phase(n) eine Maximalstromgrenze erreicht hat.
  10. Der mehrphasige Schalt-DC-zu-DC-Wandler gemäß Anspruch 8 oder 9, wobei die Frequenz des Takts in dem Fall des Paniksignals halbiert wird.
  11. Der mehrphasige Schalt-DC-zu-DC-Wandler gemäß Anspruch 9 oder 10, wobei die schnellen Slave-Phasen durch ein Talstromsteuerschema gesteuert werden, das gekennzeichnet ist durch Einschalten des niedrigseitigen Transistors und Ausschalten des hochseitigen Transistors der schnellen Slave-Phasen durch Taktflanken und Ausschalten des niedrigseitigen Transistors der schnellen Slave-Phasen und Einschalten des hochseitigen Transistors der schnellen Slave-Phasen durch eine Regelschleife.
  12. Der mehrphasige Schalt-DC-zu-DC-Wandler gemäß einem der Ansprüche 9 bis 11, wobei die langsamen Phasen durch eine Spitzenstromgrenze gesteuert werden.
  13. Der mehrphasige Schalt-DC-zu-DC-Wandler gemäß einem der Ansprüche 8 bis 12, wobei die Anzahl von zu jeder Zeit aktivierten Phasen von dem Gesamtausgangsstrom des DC-zu-DC-Wandlers abhängig ist.
  14. Ein mehrphasiger Schalt-DC-zu-DC-Wandler mit einer verbesserten Lasttransiente-Antwort, der aufweist: mehrere Phasen; und wobei der Mehrphasen-Schaltwandler konfiguriert ist zum Reduzieren einer Taktfrequenz von einer oder mehreren der mehreren Phasen bei einem Erfassen eines Lastsprungs und Zurückbringen der Taktfrequenz zu ihrer normalen Rate, sobald ein Strom in der einen oder mehreren der mehreren Phasen einen vorgegebenen Pegel erreicht.
  15. Der mehrphasige Schalt-DC-zu-DC-Wandler gemäß Anspruch 14, wobei ein Paniksignal bei Erfassung eines Lastsprungs die Reduzierung der Taktfrequenz initiiert.
  16. Der mehrphasige Schalt-DC-zu-DC-Wandler gemäß Anspruch 14 oder 15, wobei die Frequenz des Takts in dem Fall des Paniksignals halbiert wird.
  17. Der mehrphasige Schalt-DC-zu-DC-Wandler gemäß einem der Ansprüche 14 bis 18, wobei die Anzahl von zu jeder Zeit aktivierten Phasen von dem Gesamtausgangsstrom des DC-zu-DC-Wandlers abhängig ist.
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