DE102016100275A1 - SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR - Google Patents

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Abstract

Eine Halbleitervorrichtung enthält ein Substrat, mindestens eine aktive Halbleiterrippe, mindestens eine erste Dummy-Halbleiterrippe und mindestens eine zweite Dummy-Halbleiterrippe. Die aktive Halbleiterrippe ist auf dem Substrat angeordnet. Die erste Dummy-Halbleiterrippe ist auf dem Substrat angeordnet. Die zweite Dummy-Halbleiterrippe ist auf dem Substrat und zwischen der aktiven Halbleiterrippe und der ersten Dummy-Halbleiterrippe angeordnet. Eine Oberseite der ersten Dummy-Halbleiterrippe und eine Oberseite der zweiten Dummy-Halbleiterrippe sind in verschiedenen Richtungen gekrümmt.A semiconductor device includes a substrate, at least one active semiconductor fin, at least a first dummy semiconductor fin, and at least one second dummy semiconductor fin. The active semiconductor rib is disposed on the substrate. The first dummy semiconductor fin is disposed on the substrate. The second dummy semiconductor fin is disposed on the substrate and between the active semiconductor fin and the first dummy semiconductor fin. An upper surface of the first dummy semiconductor fin and an upper surface of the second dummy semiconductor fin are curved in different directions.

Description

PRIORITÄTSANSPRUCH UND QUERVERWEISPRIORITY CLAIM AND CROSS-REFERENCE

Diese Anmeldung beansprucht die Priorität der vorläufigen US-Anmeldung mit der Seriennummer 62/214,770, eingereicht am 4. September 2015, die durch Bezugnahme in den vorliegenden Text aufgenommen wird.This application claims the benefit of US Provisional Application Serial No. 62 / 214,770, filed Sep. 4, 2015, which is incorporated herein by reference.

HINTERGRUNDBACKGROUND

Die Branche der integrierten Halbleiterschaltkreise (IC) hat ein exponentielles Wachstum erfahren. Technische Fortschritte bei den IC-Materialien und dem IC-Design haben IC-Generationen hervorgebracht, wo jede Generation kleinere und komplexere Schaltkreise aufweist als die vorherige Generation. Im Zuge der IC-Entwicklung hat die Funktionsdichte (d. h. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) allgemein zugenommen, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die mittels eines Herstellungsprozesses gebildet werden kann) kleiner geworden ist. Dieser Prozess der Abwärtsskalierung realisiert allgemein Vorteile, indem er die Produktionseffizienz steigert und die mit der Produktion verbundenen Kosten senkt.The semiconductor integrated circuit (IC) industry has experienced exponential growth. Technological advances in IC materials and IC design have created generations of ICs where each generation has smaller and more complex circuits than the previous generation. In the course of IC development, the functional density (i.e., the number of interconnected devices per chip area) has generally increased while the geometry size (i.e., the smallest component (or line) that can be formed by a manufacturing process) has become smaller. This downscaling process generally provides benefits by increasing production efficiency and reducing costs associated with production.

Eine solche Abwärtsskalierung hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht; und damit diese Fortschritte realisiert werden können, sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung nötig. Zum Beispiel ist ein dreidimensionaler Transistor, wie zum Beispiel ein Fin-like Field-Effect Transistor (FinFET), hervorgebracht wurden, um einen planaren Transistor zu ersetzen. Der Rippenkanal hat eine Gesamtkanalbreite, die durch die Oberseite und die gegenüberliegenden Seitenwände definiert wird.Such downscaling has also increased the complexity of processing and manufacturing ICs; and, for these advances to be realized, similar developments in IC processing and manufacturing are needed. For example, a three-dimensional transistor, such as a fin-like field-effect transistor (FinFET), has been brought out to replace a planar transistor. The fin channel has a total channel width defined by the top and opposite side walls.

KURZE BESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet. Die Abmessungen veranschaulichter Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.Aspects of the present disclosure will be best understood from the following detailed description when read in conjunction with the accompanying drawings. It should be noted that, in accordance with current industry practice, various structural elements are not drawn to scale. The dimensions of illustrated features may be increased or decreased as needed for the sake of clarity of the meeting.

Die 1A bis 1H sind Querschnittansichten eines Verfahrens zum Herstellen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.The 1A to 1H FIG. 15 are cross-sectional views of a method of fabricating a semiconductor device at various stages according to some embodiments of the present disclosure.

2 ist eine Querschnittsansicht eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung. 2 FIG. 10 is a cross-sectional view of a semiconductor device according to some embodiments of the present disclosure. FIG.

DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION

Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.The following disclosure provides many different embodiments or examples for implementing various features of the subject matter discussed herein. In the following, concrete examples of components and arrangements will be described to simplify the present disclosure. Of course, these are only examples and are not intended to be limiting. For example, the formation of a first structural element above or on a second structural element in the following description may include embodiments in which the first and second structural elements are in direct contact, and may also include embodiments in which additional structural elements are interposed between the first and second structural elements may be formed so that the first and second structural elements are not necessarily in direct contact. In addition, the present disclosure may repeat reference numerals and / or letters in the various examples. This repetition is for the purpose of simplicity and clarity and does not automatically provide a relationship between the various embodiments and / or configurations discussed.

Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.Furthermore, spatially relative terms such as "below," "below," "lower," "above," "upper," and the like, may be used herein to simplify the description to indicate the relationship of an element Structure element to describe one or more other elements or structural elements, as illustrated in the figures. The spatially relative terms are intended to include, in addition to the orientation shown in the figures, further orientations of the device during use or operation. The device may also be otherwise oriented (90 degrees rotated or otherwise oriented), and the spatially relative descriptors used herein may equally be interpreted accordingly.

Zu Beispielen von Bauelementen, die anhand einer oder mehrerer Ausführungsformen der vorliegenden Anmeldung verbessert werden können, gehören Halbleiterbauelemente. Ein solches Bauelement ist zum Beispiel ein FinFET-Bauelement. Das FinFET-Bauelement kann zum Beispiel ein komplementäres Metalloxidhalbleiter(CMOS)-Bauelement sein, das ein P-Typ-Metalloxidhalbleiter(PMOS)-FinFET-Bauelement und ein N-Typ-Metalloxidhalbleiter(NMOS)-FinFET-Bauelement enthält. Die folgende Offenbarung wird mit einem FinFET-Beispiel fortgesetzt, um verschiedene Ausführungsformen der vorliegenden Anmeldung zu veranschaulichen. Es versteht sich jedoch, dass die Anmeldung nicht auf einen bestimmten Typ des Bauelements zu beschränken ist.Examples of devices that may be improved by one or more embodiments of the present application include semiconductor devices. Such a device is, for example, a FinFET device. The FinFET device may be, for example, a complementary metal oxide semiconductor (CMOS) device including a P-type metal oxide semiconductor (PMOS) FinFET device and an N-type metal oxide semiconductor (NMOS) FinFET device. The following disclosure is made with a FinFET Example continued to illustrate various embodiments of the present application. It should be understood, however, that the application is not to be limited to a particular type of device.

Die 1A bis 1H sind Querschnittansichten eines Verfahrens zum Herstellen eines Halbleiterbauelements auf verschiedenen Stufen gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Wir wenden uns 1A zu. Ein Substrat 110 wird bereitgestellt. Das Substrat 110 hat mindestens eine aktive Region 102 und mindestens eine Dummy-Region 104. Zum Beispiel hat in 1A das Substrat 110 zwei aktive Regionen 102 und eine Dummy-Region 104, und die Dummy-Region 104 ist zwischen den zwei aktiven Regionen 102 vorhanden. In einigen Ausführungsformen enthält das Substrat 110 Silizium. Alternativ kann das Substrat 110 Germanium, Silizium-Germanium, Gallium-Arsenid oder andere zweckmäßige Halbleitermaterialien enthalten. Des Weiteren kann das Substrat 110 alternativ eine epitaxiale Schicht enthalten. Zum Beispiel kann das Substrat 110 eine epitaxiale Schicht haben, die einen Volumenhalbleiter überlagert. Des Weiteren kann das Substrat 110 zur Leistungserhöhung gedehnt werden. Zum Beispiel kann die epitaxiale Schicht ein Halbleitermaterial enthalten, das von dem des Volumenhalbleiters verschieden ist, wie zum Beispiel eine Schicht aus Silizium-Germanium über dem Volumensilizium oder eine Schicht aus Silizium über dem Volumensilizium-Germanium. Ein solches gedehntes Substrat kann durch selektives epitaxiales Wachstum (SEG) gebildet werden. Des Weiteren kann das Substrat 110 eine Halbleiter-auf-Isolator(SOI)-Struktur enthalten. Des Weiteren kann das Substrat 110 alternativ eine vergrabene dielektrische Schicht enthalten, wie zum Beispiel eine vergrabene Oxid(Buried Oxide, BOX)-Schicht, wie zum Beispiel eine, die durch die „Separation By Implantation Of Oxygen”(SIMOX)-Technologie, Waferbondung, SEG oder ein anderes zweckmäßiges Verfahren gebildet.The 1A to 1H FIG. 15 are cross-sectional views of a method of fabricating a semiconductor device at various stages according to some embodiments of the present disclosure. We turn 1A to. A substrate 110 will be provided. The substrate 110 has at least one active region 102 and at least one dummy region 104. , For example, in 1A the substrate 110 two active regions 102 and a dummy region 104. , and the dummy region 104. is between the two active regions 102 available. In some embodiments, the substrate includes 110 Silicon. Alternatively, the substrate 110 Germanium, silicon germanium, gallium arsenide or other useful semiconductor materials. Furthermore, the substrate 110 alternatively contain an epitaxial layer. For example, the substrate 110 have an epitaxial layer overlying a bulk semiconductor. Furthermore, the substrate 110 be stretched to increase performance. For example, the epitaxial layer may include a semiconductor material different from that of the bulk semiconductor, such as a layer of silicon germanium over the bulk silicon or a layer of silicon over the bulk silicon germanium. Such a stretched substrate can be formed by selective epitaxial growth (SEG). Furthermore, the substrate 110 a semiconductor-on-insulator (SOI) structure included. Furthermore, the substrate 110 alternatively, include a buried dielectric layer, such as a buried oxide (BOX) buried layer, such as one obtained by Separation By Implantation Of Oxygen (SIMOX) technology, wafer bonding, SEG, or another convenient one Process formed.

Eine Kontaktinselschicht 122 und eine Maskenschicht 124 werden auf dem Substrat 110 gebildet. Die Kontaktinselschicht 122 enthält ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder ein sonstiges geeignetes dielektrisches Material. Die Maskenschicht 124 enthält ein dielektrisches Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Silizumoxynitrid oder ein sonstiges geeignetes dielektrisches Material. In einigen Ausführungsformen ist die Maskenschicht 124 eine Hartmaskenschicht. In einigen Ausführungsformen ist die Kontaktinselschicht 122 eine Siliziumoxidschicht, die auf dem Substrat 110 abgeschieden ist, und die Maskenschicht 124 ist eine Siliziumnitridschicht, die auf der Kontaktinselschicht 122 abgeschieden ist. Die Kontaktinselschicht 122 und die Maskenschicht 124 können durch thermische Oxidation, chemische Oxidation, Atomschichtabscheidung (ALD) oder ein sonstiges zweckmäßiges Verfahren gebildet werden. In einigen Ausführungsformen kann die Dicke der Kontaktinselschicht 122 zwischen etwa 100 und 800 Ångström liegen, und die Dicke der Maskenschicht 124 kann zwischen etwa 200 und 2000 Ångström liegen.A contact pad layer 122 and a mask layer 124 be on the substrate 110 educated. The contact pad layer 122 contains a dielectric material, such as silicon oxide, silicon nitride, silicon oxynitride, or other suitable dielectric material. The mask layer 124 contains a dielectric material, such as silicon oxide, silicon nitride, silicon oxynitride, or other suitable dielectric material. In some embodiments, the mask layer is 124 a hardmask layer. In some embodiments, the contact pad layer is 122 a silicon oxide layer on top of the substrate 110 is deposited, and the mask layer 124 is a silicon nitride layer deposited on the pad layer 122 is deposited. The contact pad layer 122 and the mask layer 124 may be formed by thermal oxidation, chemical oxidation, atomic layer deposition (ALD) or other convenient method. In some embodiments, the thickness of the contact pad layer 122 between about 100 and 800 angstroms, and the thickness of the mask layer 124 can be between about 200 and 2000 angstroms.

Es wird ein Lithografieprozess ausgeführt, der Halbleiterrippen auf dem Halbleitersubstrat 110 definiert. In einigen Ausführungsformen kann ein Dreischicht-Photoresist 130 verwendet werden, der eine Photoresist(PR)-Schicht 132 als den oberen oder obersten Abschnitt, eine mittlere Schicht 134 und eine untere Schicht 136 enthält. Der Dreischicht-Photoresist 130 wird auf der Maskenschicht 124 angeordnet. Der Dreischicht-Photoresist 130 bildet die PR-Schicht 132, die mittlere Schicht 134, die Antireflexionsschichten oder rückseitige Antireflexionsschichten enthalten kann, um das Belichten und Fokussieren bei der PR-Verarbeitung zu unterstützen, und die untere Schicht 136, die ein Hartmaskenmaterial, zum Beispiel ein Nitrid, sein kann. Zum Strukturieren des Dreischicht-Photoresists 130 wird die PR-Schicht 132 folgendermaßen strukturiert: Verwenden einer Maske, Belichten mit einer Strahlung, wie zum Beispiel Licht oder einem Excimer-Laser, ein Brenn- oder Aushärtungsvorgang zum Aushärten des Resists, und Verwenden eines Entwicklers zum Entfernen entweder der frei liegenden oder nicht frei liegenden Abschnitte des Resists in Abhängigkeit davon, ob ein positiver Resist oder ein negativer Resist zum Bilden der Struktur der Maske aus der PR-Schicht 132 verwendet wird. Diese strukturierte PR-Schicht 132 wird dann zum Ätzen der darunterliegenden mittleren Schicht 134 und der unteren Schicht 136 verwendet, um eine Ätzmaske für die Zielschicht, hier die Maskenschicht 124, zu bilden.A lithographic process is performed, the semiconductor fins on the semiconductor substrate 110 Are defined. In some embodiments, a three-layer photoresist may be used 130 used, which is a photoresist (PR) layer 132 as the upper or uppermost section, a middle layer 134 and a lower layer 136 contains. The three-layer photoresist 130 gets on the mask layer 124 arranged. The three-layer photoresist 130 forms the PR layer 132 , the middle layer 134 , which may include antireflection layers or backside antireflection layers to aid exposure and focusing in PR processing, and the lower layer 136 which may be a hardmask material, for example a nitride. For structuring the three-layer photoresist 130 becomes the PR layer 132 using a mask, exposing to a radiation such as light or an excimer laser, a firing or curing process to cure the resist, and using a developer to remove either the exposed or non-exposed portions of the resist in Depending on whether a positive resist or a negative resist for forming the structure of the mask from the PR layer 132 is used. This structured PR layer 132 is then used to etch the underlying middle layer 134 and the lower layer 136 used to create an etching mask for the target layer, here the mask layer 124 , to build.

Wir wenden uns 1B zu. Eine Grabenätzung wird ausgeführt, um eine strukturierte Maskenschicht 124' zu bilden. Die strukturierte PR-Schicht 132 (siehe 1A) wird als eine Maske während des Grabenätzens verwendet. Beim Grabenätzen können die mittlere Schicht 134, die untere Schicht 136 und die Maskenschicht 124 (siehe 1A) durch verschiedene Verfahren geätzt werden, wie zum Beispiel eine Trockenätzung, eine Nassätzung oder eine Kombination aus Trockenätzung und Nassätzung. Der Trockenätzprozess kann Fluor-haltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), Chlor-haltiges Gas (zum Beispiel C12, CHC13, CC14 und/oder BC13), Brom-haltiges Gas (zum Beispiel HBr und/oder CHBR3), Sauerstoff-haltiges Gas, Iod-haltiges Gas, andere geeignete Gase und/oder Plasmas oder Kombinationen davon verwenden. Der Ätzprozess kann ein aus mehreren Schritten bestehendes Ätzen enthalten, um Ätzselektivität, Flexibilität und ein gewünschtes Ätzprofil zu erhalten. Nachdem die Maskenschicht 124 strukturiert wurde, werden die PR-Schicht 132, die mittlere Schicht 134 und die untere Schicht 136 entfernt.We turn 1B to. A trench etch is performed to form a patterned mask layer 124 ' to build. The structured PR layer 132 (please refer 1A ) is used as a mask during trench etching. When trench etching, the middle layer 134 , the lower layer 136 and the mask layer 124 (please refer 1A ) are etched by various methods, such as dry etching, wet etching or a combination of dry etching and wet etching. The dry etching process may include fluorine-containing gas (for example CF 4 , SF 6 , CH 2 F 2 , CHF 3 and / or C 2 F 6 ), chlorine-containing gas (for example C 12 , CHC 13 , CC 14 and / or BC 13 ), bromine-containing gas (for example HBr and / or CHBR 3 ), oxygen-containing gas, iodine-containing gas, other suitable gases and / or plasmas or combinations thereof. The etching process may include multi-step etching to obtain etch selectivity, flexibility, and a desired etch profile. After the mask layer 124 was structured, become the PR layer 132 , the middle layer 134 and the lower layer 136 away.

Wir wenden uns 1C zu. Unter Verwendung der strukturierten Maskenschicht 124' als eine Maske werden die Kontaktinselschicht 120 und das Substrat 110 geätzt, um mehrere Halbleiterrippen durch verschiedene Verfahren zu bilden, wie zum Beispiel eine Trockenätzung, eine Nassätzung oder eine Kombination aus Trockenätzung und Nassätzung. Der Trockenätzprozess können Fluor-haltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), Chlor-haltiges Gas (zum Beispiel C12, CHC13, CC14 und/oder BC13), Brom-haltiges Gas (zum Beispiel HBr und/oder CHBR3), Sauerstoff-haltiges Gas, Iod-haltiges Gas, andere geeignete Gase und/oder Plasmas oder Kombinationen davon verwenden. Der Ätzprozess kann ein aus mehreren Schritten bestehendes Ätzen enthalten, um Ätzselektivität, Flexibilität und ein gewünschtes Ätzprofil zu erhalten.We turn 1C to. Using the patterned mask layer 124 ' as a mask, the contact pad layer 120 and the substrate 110 etched to form a plurality of semiconductor fins by various methods, such as dry etching, wet etching or a combination of dry etching and wet etching. The dry etching process may include fluorine-containing gas (for example CF 4 , SF 6 , CH 2 F 2 , CHF 3 and / or C 2 F 6 ), chlorine-containing gas (for example C 12 , CHC 13 , CC 14 and / or BC 13 ), bromine-containing gas (for example HBr and / or CHBR 3 ), oxygen-containing gas, iodine-containing gas, other suitable gases and / or plasmas or combinations thereof. The etching process may include multi-step etching to obtain etch selectivity, flexibility, and a desired etch profile.

In 1C enthalten die Halbleiterrippen mindestens eine aktive Halbleiterrippe 112, mindestens eine erste Dummy-Halbleiterrippe 114 und mindestens eine zweite Dummy-Halbleiterrippe 116. Zum Beispiel gibt es in 1C sechs der aktiven Halbleiterrippen 112, vier der ersten Dummy-Halbleiterrippen 114 und zwei der zweiten Dummy-Halbleiterrippen 116, und der beanspruchte Schutzumfang ist diesbezüglich nicht eingeschränkt. Die sechs aktiven Halbleiterrippen 112 werden in zwei Gruppen unterteilt und jeweils in den zwei aktiven Regionen 102 angeordnet. In 1C gibt es drei der aktiven Halbleiterrippen 112 in einer der aktiven Regionen 102. Die ersten Dummy-Halbleiterrippen 114 und die zweiten Dummy-Halbleiterrippen 116 werden in der Dummy-Region 104 angeordnet. Das heißt, die ersten Dummy-Halbleiterrippen 114 und die zweiten Dummy-Halbleiterrippen 116 werden zwischen den zwei Gruppen der aktiven Halbleiterrippen 112 angeordnet. Die ersten Dummy-Halbleiterrippen 114 werden nebeneinander angeordnet, um eine Gruppe zu bilden, und eine der zweiten Dummy-Halbleiterrippen 116 wird zwischen der Gruppe der ersten Dummy-Halbleiterrippen 114 und einer Gruppe der aktiven Halbleiterrippen 112 angeordnet. Darum können die ersten Dummy-Halbleiterrippen 114 als innere Dummy-Halbleiterrippen bezeichnet werden, und die zweiten Dummy-Halbleiterrippen 116 können als äußere Dummy-Halbleiterrippen bezeichnet werden.In 1C The semiconductor ribs contain at least one active semiconductor rib 112 , at least one first dummy semiconductor rib 114 and at least one second dummy semiconductor rib 116 , For example, there is in 1C six of the active semiconductor ribs 112 , four of the first dummy semiconductor fins 114 and two of the second dummy semiconductor fins 116 , and the scope of protection claimed is not limited in this regard. The six active semiconductor ribs 112 are divided into two groups and each in the two active regions 102 arranged. In 1C There are three of the active semiconductor ribs 112 in one of the active regions 102 , The first dummy semiconductor ribs 114 and the second dummy semiconductor ribs 116 be in the dummy region 104. arranged. That is, the first dummy semiconductor fins 114 and the second dummy semiconductor ribs 116 are between the two groups of active semiconductor ribs 112 arranged. The first dummy semiconductor ribs 114 are arranged side by side to form a group and one of the second dummy semiconductor fins 116 is between the group of the first dummy semiconductor ribs 114 and a group of active semiconductor ribs 112 arranged. That is why the first dummy semiconductor ribs can be used 114 are referred to as dummy internal semiconductor ribs, and the second dummy semiconductor ribs 116 may be referred to as external dummy semiconductor fins.

Die ersten und zweiten Dummy-Halbleiterrippen 114 und 116 haben keine Funktion in dem Halbleiterbauelement, machen aber die Bauelementprozesse gleichmäßiger, reproduzierbarer und leichter ausführbar. Die aktiven Halbleiterrippen 112 haben eine Funktion in dem Halbleiterbauelement. Indem man die ersten und zweiten Dummy-Halbleiterrippen 114 und 116 neben den aktiven Halbleiterrippen 112 anordnet, können die aktiven Halbleiterrippen 112 an allen zugehörigen Stellen in einer weitgehend ähnlichen Herstellungsumgebung gebildet werden. Eine gleichbleibende Herstellungsumgebung verbessert die Gleichmäßigkeit der aktiven Halbleiterrippen 112 an allen zugehörigen Stellen im Hinblick auf die kritischen Abmessungen (Critical Dimension, CD), Profil und Höhe der Rippen.The first and second dummy semiconductor fins 114 and 116 have no function in the semiconductor device, but make the device processes smoother, more reproducible, and easier to implement. The active semiconductor ribs 112 have a function in the semiconductor device. By ripping the first and second dummy semiconductor 114 and 116 next to the active semiconductor ribs 112 can arrange the active semiconductor ribs 112 be formed at all associated locations in a largely similar manufacturing environment. A consistent manufacturing environment improves the uniformity of the active semiconductor fins 112 at all associated locations in terms of critical dimension (CD), profile and height of the ribs.

In einigen Ausführungsformen können die Höhe H1 der aktiven Halbleiterrippen 112, die Höhe H2 der ersten Dummy-Halbleiterrippen 114 und die Höhe H3 der zweiten Dummy-Halbleiterrippen 116 etwa 100 nm bis etwa 150 nm, und der beanspruchte Schutzumfang ist diesbezüglich nicht eingeschränkt.In some embodiments, the height H1 of the active semiconductor ribs may be 112 , the height H2 of the first dummy semiconductor ribs 114 and the height H3 of the second dummy semiconductor fins 116 about 100 nm to about 150 nm, and the scope of protection claimed is not limited in this regard.

Wir wenden uns 1D zu. Es kann eine andere Dreischicht-Photoresist 140 verwendet werden, die eine Photoresist(PR)-Schicht 142 als den oberen oder obersten Abschnitt, eine mittlere Schicht 144 und eine untere Schicht 146 enthält. Der Dreischicht-Photoresist 140 bedeckt die aktiven Halbleiterrippen 112, die ersten Dummy-Halbleiterrippen 114 und die zweiten Dummy-Halbleiterrippen 116. Der Dreischicht-Photoresist 140 bildet die PR-Schicht 142, die mittlere Schicht 144, die Antireflexionsschichten oder rückseitige Antireflexionsschichten enthalten kann, um das Belichten und Fokussieren bei der PR-Verarbeitung zu unterstützen, und die untere Schicht 146, die ein Hartmaskenmaterial, zum Beispiel ein Nitrid, sein kann.We turn 1D to. It may be another three-layer photoresist 140 used, which is a photoresist (PR) layer 142 as the upper or uppermost section, a middle layer 144 and a lower layer 146 contains. The three-layer photoresist 140 covers the active semiconductor ribs 112 , the first dummy semiconductor ribs 114 and the second dummy semiconductor ribs 116 , The three-layer photoresist 140 forms the PR layer 142 , the middle layer 144 , which may include antireflection layers or backside antireflection layers to aid exposure and focusing in PR processing, and the lower layer 146 which may be a hardmask material, for example a nitride.

Dann wird die PR-Schicht 142 des Dreischicht-Photoresists 140 strukturiert. Die strukturierte PR-Schicht 142 legt Abschnitte der mittleren Schicht 144 frei, die auf den zweiten Dummy-Halbleiterrippen 116 angeordnet sind. Weitere Abschnitte der mittleren Schicht 144, die auf den aktiven Dummy-Halbleiterrippen 112 und den ersten Dummy-Halbleiterrippen 114 angeordnet sind, sind jedoch weiterhin durch die PR-Schicht 142 bedeckt. Zum Strukturieren des Dreischicht-Photoresists 140 wird die PR-Schicht 142 folgendermaßen strukturiert: Verwenden einer Maske, Belichten mit einer Strahlung, wie zum Beispiel Licht oder einem Excimer-Laser, ein Brenn- oder Aushärtungsvorgang zum Aushärten des Resists, und Verwenden eines Entwicklers zum Entfernen entweder der frei liegenden oder nicht frei liegenden Abschnitte des Resists in Abhängigkeit davon, ob ein positiver Resist oder ein negativer Resist zum Bilden der Struktur der Maske aus der PR-Schicht 142 verwendet wird. Diese strukturierte PR-Schicht 142 wird dann zum Ätzen der darunterliegenden mittleren Schicht 144 und der unteren Schicht 146 verwendet, um eine Ätzmaske für die Ziel-Strukturelemente zu bilden; hier die zweiten Dummy-Halbleiterrippen 116.Then the PR layer becomes 142 of the three-layer photoresist 140 structured. The structured PR layer 142 places sections of the middle layer 144 free, on the second dummy semiconductor ribs 116 are arranged. Further sections of the middle layer 144 on the active dummy semiconductor ribs 112 and the first dummy semiconductor fins 114 but are still through the PR layer 142 covered. For structuring the three-layer photoresist 140 becomes the PR layer 142 using a mask, exposing to a radiation such as light or an excimer laser, a firing or curing process to cure the resist, and using a developer to remove either the exposed or non-exposed portions of the resist in Depending on whether a positive resist or a negative resist for forming the structure of the mask from the PR layer 142 is used. This structured PR layer 142 is then used to etch the underlying middle layer 144 and the lower layer 146 used to form an etch mask for the target features; here the second dummy semiconductor ribs 116 ,

Wir wenden uns 1E zu. Unter Verwendung der strukturierten PR-Schicht 142 (siehe 1D) als eine Maske werden die mittlere Schicht 144 und die untere Schicht 146 der Dreischicht-Photoresist 140 (siehe 1D) durch verschiedene Verfahren geätzt, wie zum Beispiel eine Trockenätzung, eine Nassätzung oder eine Kombination von Trockenätzung und Nassätzung. Des Weiteren werden mindestens Abschnitte der zweiten Dummy-Halbleiterrippen 116 entfernt (oder geätzt). Der Trockenätzprozess kann Fluor-haltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), Chlor-haltiges Gas (zum Beispiel C12, CHC13, CC14 und/oder BC13), Brom-haltiges Gas (zum Beispiel HBr und/oder CHBR3), Sauerstoff-haltiges Gas, Iod-haltiges Gas, andere geeignete Gase und/oder Plasmas oder Kombinationen davon verwenden. Der Ätzprozess kann ein aus mehreren Schritten bestehendes Ätzen enthalten, um Ätzselektivität, Flexibilität und ein gewünschtes Ätzprofil zu erhalten. Nachdem die zweiten Dummy-Halbleiterrippen 116 teilweise entfernt wurden, werden die PR-Schicht 142, die mittlere Schicht 144 und die untere Schicht 146 des Dreischicht-Photoresists 140 entfernt.We turn 1E to. Using the structured PR layer 142 (please refer 1D ) as a mask become the middle layer 144 and the lower layer 146 the three-layer photoresist 140 (please refer 1D ) are etched by various methods, such as dry etching, wet etching or a combination of dry etching and wet etching. Furthermore, at least portions of the second dummy semiconductor ribs are formed 116 removed (or etched). The dry etching process may include fluorine-containing gas (for example CF 4 , SF 6 , CH 2 F 2 , CHF 3 and / or C 2 F 6 ), chlorine-containing gas (for example C 12 , CHC 13 , CC 14 and / or BC 13 ), bromine-containing gas (for example HBr and / or CHBR 3 ), oxygen-containing gas, iodine-containing gas, other suitable gases and / or plasmas or combinations thereof. The etching process may include multi-step etching to obtain etch selectivity, flexibility, and a desired etch profile. After the second dummy semiconductor ribs 116 have been partially removed, become the PR layer 142 , the middle layer 144 and the lower layer 146 of the three-layer photoresist 140 away.

In 1E können die Höhen H3a und H3b der verbleibenden zweiten Dummy-Halbleiterrippen 116 etwa 17% bis etwa 27% der Höhe H1 der aktiven Halbleiterrippen 112 betragen. Das heißt, die Höhen H3a und H3b der verbleibenden zweiten Dummy-Halbleiterrippen 116 betragen etwa 17 nm bis etwa 40,5 nm. Mindestens eine der zweiten Dummy-Halbleiterrippen 116 hat eine Oberseite 117a (117b). Die Oberseite 117a (117b) kann nicht-konkav sein, wie zum Beispiel konvex oder im Wesentlichen flach. In einigen Ausführungsformen ist die Oberseite 117a (117b) der zweiten Dummy-Halbleiterrippe 116 nach außen gekrümmt. Darüber hinaus sind in einigen Ausführungsformen die Höhen H3a und H3b der zwei verbleibenden zweiten Dummy-Halbleiterrippen 116 im Wesentlichen die gleichen. Der Begriff „im Wesentlichen” kann im Sinne des vorliegenden Textes so verstanden werden, dass eine quantitative Darstellung innerhalb eines zulässigen Rahmens modifiziert werden kann, ohne dass es zu einer Veränderung der jeweiligen grundlegenden Funktion kommt.In 1E For example, the heights H3a and H3b of the remaining second dummy semiconductor ribs can be ribbed 116 about 17% to about 27% of the height H1 of the active semiconductor ribs 112 be. That is, the heights H3a and H3b of the remaining second dummy semiconductor fins 116 are about 17 nm to about 40.5 nm. At least one of the second dummy semiconductor fins 116 has a top 117a ( 117b ). The top 117a ( 117b ) may be non-concave, such as convex or substantially flat. In some embodiments, the top is 117a ( 117b ) of the second dummy semiconductor fin 116 curved outwards. Moreover, in some embodiments, the heights H3a and H3b are the two remaining second dummy semiconductor fins 116 essentially the same. For the purposes of the present text, the term "essentially" can be understood to mean that a quantitative representation can be modified within a permissible framework without a change in the respective basic function occurring.

Wir wenden uns 1F zu. Es kann ein weiterer Dreischicht-Photoresist 150 verwendet werden, der eine Photoresist(PR)-Schicht 152 als den oberen oder obersten Abschnitt, eine mittlere Schicht 154 und eine untere Schicht 156 enthält. Der Dreischicht-Photoresist 150 bedeckt die aktiven Halbleiterrippen 112, die ersten Dummy-Halbleiterrippen 114 und die verbleibenden zweiten Dummy-Halbleiterrippen 116. Der Dreischicht-Photoresist 150 bildet die PR-Schicht 152, die mittlere Schicht 154, die Antireflexionsschichten oder rückseitige Antireflexionsschichten enthalten kann, um das Belichten und Fokussieren bei der PR-Verarbeitung zu unterstützen, und die untere Schicht 156, die ein Hartmaskenmaterial, zum Beispiel ein Nitrid, sein kann.We turn 1F to. It may be another three-layer photoresist 150 used, which is a photoresist (PR) layer 152 as the upper or uppermost section, a middle layer 154 and a lower layer 156 contains. The three-layer photoresist 150 covers the active semiconductor ribs 112 , the first dummy semiconductor ribs 114 and the remaining second dummy semiconductor ribs 116 , The three-layer photoresist 150 forms the PR layer 152 , the middle layer 154 , which may include antireflection layers or backside antireflection layers to aid exposure and focusing in PR processing, and the lower layer 156 which may be a hardmask material, for example a nitride.

Die PR-Schicht 152 des Dreischicht-Photoresists 150 wird dann strukturiert. Die strukturierte PR-Schicht 152 legt Abschnitte der mittleren Schicht 154 frei, die auf den ersten Dummy-Halbleiterrippen 114 angeordnet sind. Andere Abschnitte der mittleren Schicht 154, die auf den aktiven Dummy-Halbleiterrippen 112 und den verbleibenden zweiten Dummy-Halbleiterrippen 116 angeordnet sind, sind hingegen weiterhin durch die PR-Schicht 152 bedeckt. Zum Strukturieren des Dreischicht-Photoresists 150 wird die PR-Schicht 152 folgendermaßen strukturiert: Verwenden einer Maske, Belichten mit einer Strahlung, wie zum Beispiel Licht oder einem Excimer-Laser, ein Brenn- oder Aushärtungsvorgang zum Aushärten des Resists, und Verwenden eines Entwicklers zum Entfernen entweder der frei liegenden oder nicht frei liegenden Abschnitte des Resists in Abhängigkeit davon, ob ein positiver Resist oder ein negativer Resist zum Bilden der Struktur der Maske aus der PR-Schicht 152 verwendet wird. Diese strukturierte PR-Schicht 152 wird dann zum Ätzen der darunterliegenden mittleren Schicht 154 und der unteren Schicht 156 verwendet, um eine Ätzmaske für die Ziel-Strukturelemente zu bilden; hier die ersten Dummy-Halbleiterrippen 114.The PR layer 152 of the three-layer photoresist 150 is then structured. The structured PR layer 152 places sections of the middle layer 154 free, on the first dummy semiconductor ribs 114 are arranged. Other sections of the middle layer 154 on the active dummy semiconductor ribs 112 and the remaining second dummy semiconductor ribs 116 on the other hand, are still through the PR layer 152 covered. For structuring the three-layer photoresist 150 becomes the PR layer 152 using a mask, exposing to a radiation such as light or an excimer laser, a firing or curing process to cure the resist, and using a developer to remove either the exposed or non-exposed portions of the resist in Depending on whether a positive resist or a negative resist for forming the structure of the mask from the PR layer 152 is used. This structured PR layer 152 is then used to etch the underlying middle layer 154 and the lower layer 156 used to form an etch mask for the target features; Here are the first dummy semiconductor ribs 114 ,

Wir wenden uns 1G zu. Unter Verwendung der strukturierten PR-Schicht 152 (siehe 1F) als eine Maske werden die mittlere Schicht 154 und die untere Schicht 156 des Dreischicht-Photoresists 150 (siehe 1F) durch verschiedene Verfahren geätzt, wie zum Beispiel eine Trockenätzung, eine Nassätzung oder eine Kombination von Trockenätzung und Nassätzung. Des Weiteren werden mindestens Abschnitte der ersten Dummy-Halbleiterrippen 114 entfernt (oder geätzt). Der Trockenätzprozess kann Fluor-haltiges Gas (zum Beispiel CF4, SF6, CH2F2, CHF3 und/oder C2F6), Chlor-haltiges Gas (zum Beispiel C12, CHC13, CC14 und/oder BC13), Brom-haltiges Gas (zum Beispiel HBr und/oder CHBR3), Sauerstoff-haltiges Gas, Iod-haltiges Gas, andere geeignete Gase und/oder Plasmas oder Kombinationen davon verwenden. Der Ätzprozess kann ein aus mehreren Schritten bestehendes Ätzen enthalten, um Ätzselektivität, Flexibilität und ein gewünschtes Ätzprofil zu erhalten. Nachdem die ersten Dummy-Halbleiterrippen 114 teilweise entfernt wurden, werden die PR-Schicht 152, die mittlere Schicht 154 und die untere Schicht 156 des Dreischicht-Photoresists 150 entfernt.We turn 1G to. Using the structured PR layer 152 (please refer 1F ) as a mask become the middle layer 154 and the lower layer 156 of the three-layer photoresist 150 (please refer 1F ) are etched by various methods, such as dry etching, wet etching or a combination of dry etching and wet etching. Furthermore, at least portions of the first dummy semiconductor fins are formed 114 removed (or etched). The dry etching process may include fluorine-containing gas (for example CF 4 , SF 6 , CH 2 F 2 , CHF 3 and / or C 2 F 6 ), chlorine-containing gas (for example C 12 , CHC 13 , CC 14 and / or BC 13 ), bromine-containing gas (for example HBr and / or CHBR 3 ), oxygen-containing gas, iodine-containing gas, other suitable gases and / or plasmas or combinations thereof. The etching process may include multi-step etching to obtain etch selectivity, flexibility, and a desired etch profile. After the first dummy semiconductor ribs 114 have been partially removed, become the PR layer 152 , the middle layer 154 and the lower layer 156 of the three-layer photoresist 150 away.

In 1G können die Höhen H2a, H2b, H2c und H2d der verbleibenden ersten Dummy-Halbleiterrippen 114 etwa 6% bis etwa 16% der Höhe H1 der aktiven Halbleiterrippen 112 betragen. Das heißt, die Höhen H2a, H2b, H2c und H2d der verbleibenden ersten Dummy-Halbleiterrippen 114 betragen etwa 6 nm bis etwa 24 nm. Darüber hinaus sind die Höhen H3a und H3b der verbleibenden zweiten Dummy-Halbleiterrippen 116 größer als die Höhen H2a, H2b, H2c und H2d der verbleibenden ersten Dummy-Halbleiterrippen 114. In einigen Ausführungsformen beträgt die Höhendifferenz zwischen den verbleibenden ersten Dummy-Halbleiterrippen 114 und den zweiten Dummy-Halbleiterrippen 116 (d. h. (H3a oder H3b)–(H2a, H2b, H2c oder H2d)) etwa 3 nm bis etwa 30 nm oder etwa 3% bis etwa 17% der Höhe H1 der aktiven Halbleiterrippen 112. In einigen Ausführungsformen ist das Profil der verbleibenden ersten Dummy-Halbleiterrippen 114 symmetrisch. Oder die Höhen H2a und H2d sind im Wesentlichen die gleichen, die Höhen H2b und H2c sind im Wesentlichen die gleichen, und die Höhen H2a und H2d sind größer als die Höhen H2b und H2c, und der beanspruchte Schutzumfang ist diesbezüglich nicht eingeschränkt. Der Begriff „im Wesentlichen” kann im Sinne des vorliegenden Textes so verstanden werden, dass eine quantitative Darstellung innerhalb eines zulässigen Rahmens modifiziert werden kann, ohne dass es zu einer Veränderung der jeweiligen grundlegenden Funktion kommt.In 1G the heights H2a, H2b, H2c and H2d of the remaining first dummy semiconductor fins 114 about 6% to about 16% of the height H1 of the active semiconductor ribs 112 be. That is, the heights H2a, H2b, H2c and H2d of the remaining first dummy semiconductor fins 114 In addition, the heights H3a and H3b are the remaining second dummy semiconductor fins 116 greater than the heights H2a, H2b, H2c and H2d of the remaining first dummy semiconductor fins 114 , In some embodiments, the height difference is between the remaining first dummy semiconductor ribs 114 and the second dummy semiconductor ribs 116 (ie (H3a or H3b) - (H2a, H2b, H2c or H2d)) about 3 nm to about 30 nm or about 3% to about 17% of the height H1 of the active semiconductor fins 112 , In some embodiments, the profile of the remaining first dummy semiconductor ribs is 114 symmetrical. Or the heights H2a and H2d are substantially the same, the heights H2b and H2c are substantially the same, and the heights H2a and H2d are greater than the heights H2b and H2c, and the claimed scope of protection is not limited in this respect. For the purposes of the present text, the term "essentially" can be understood to mean that a quantitative representation can be modified within a permissible framework without a change in the respective basic function occurring.

Die ersten Dummy-Halbleiterrippen 114 haben Oberseiten 115a, 115b, 115c bzw. 115d. Die Oberseiten 115a, 115b, 115c und 115d können konkav sein. Das heißt, die Oberseiten 115a, 115b, 115c und 115d der verbleibenden ersten Dummy-Halbleiterrippen 114 sind nach innen gekrümmt. Mindestens eine der Oberseiten 115a, 115b, 115c und 115d der verbleibenden ersten Dummy-Halbleiterrippen 114 und mindestens eine der Oberseiten 117a und 117b der verbleibenden zweiten Dummy-Halbleiterrippen 116 sind in verschiedenen Richtungen gekrümmt. Zum Beispiel sind die Oberseiten 115a, 115b, 115c und 115d der verbleibenden ersten Dummy-Halbleiterrippen 114 konkav (oder nach innen gekrümmt), und die Oberseiten 117a und 117b der verbleibenden zweiten Dummy-Halbleiterrippen 116 sind nicht-konkav, wie zum Beispiel konvex (oder nach außen gekrümmt), oder im Wesentlichen flach. Darüber hinaus bilden in einigen Ausführungsformen die Oberseiten von mindestens zwei der ersten Dummy-Halbleiterrippen 114 ein konkaves Profil C. Zum Beispiel bilden in 1G die Oberseiten 115a, 115b, 115c und 115d der verbleibenden ersten Dummy-Halbleiterrippen 114 ein konkaves Profil.The first dummy semiconductor ribs 114 have tops 115a . 115b . 115c respectively. 115d , The tops 115a . 115b . 115c and 115d can be concave. That is, the tops 115a . 115b . 115c and 115d the remaining first dummy semiconductor ribs 114 are curved inwards. At least one of the tops 115a . 115b . 115c and 115d the remaining first dummy semiconductor ribs 114 and at least one of the tops 117a and 117b the remaining second dummy semiconductor ribs 116 are curved in different directions. For example, the tops are 115a . 115b . 115c and 115d the remaining first dummy semiconductor ribs 114 concave (or curved inward), and the tops 117a and 117b the remaining second dummy semiconductor ribs 116 are non-concave, such as convex (or outwardly curved), or substantially flat. Moreover, in some embodiments, the tops of at least two of the first dummy semiconductor ribs form 114 a concave profile C. For example, form in 1G the tops 115a . 115b . 115c and 115d the remaining first dummy semiconductor ribs 114 a concave profile.

Gemäß den oben beschriebenen Ausführungsformen werden die Dummy-Halbleiterrippen (d. h. die ersten und zweiten Dummy-Halbleiterrippen) unter Verwendung mindestens zweier Abtragsprozesse (d. h. die Prozesse der 1E und 1G) entfernt (oder geätzt oder geschnitten). Des Weiteren werden die äußeren Dummy-Halbleiterrippen (d. h. die zweiten Dummy-Halbleiterrippen) entfernt, bevor die inneren Dummy-Halbleiterrippen (d. h. die ersten Dummy-Halbleiterrippen) entfernt werden. Solche Prozesse können verhindern, dass die aktiven Halbleiterrippen während der Abtragsprozesse für die Dummy-Halbleiterrippen beschädigt werden. Genauer gesagt, werden die zweiten Dummy-Halbleiterrippen im Voraus dergestalt entfernt, dass ein Raum zwischen den ersten Dummy-Halbleiterrippen und den aktiven Halbleiterrippen entsteht. Während des Abtragsprozesses für die ersten Dummy-Halbleiterrippen kann dieser Raum die Wahrscheinlichkeit reduzieren, dass Ätzmittel die aktiven Halbleiterrippen beschädigt.According to the above-described embodiments, the dummy semiconductor fins (ie, the first and second dummy semiconductor fins) are formed by using at least two ablation processes (ie, the processes of FIGS 1E and 1G ) (or etched or cut). Further, the outer dummy semiconductor fins (ie, the second dummy semiconductor fins) are removed before the dummy dummy semiconductor fins (ie, the first dummy semiconductor fins) are removed. Such processes may prevent the semiconductor active ribs from being damaged during the dummy semiconductor rib removal processes. More specifically, the second dummy semiconductor fins are removed in advance so as to form a space between the first dummy semiconductor fins and the active semiconductor fins. During the removal process for the first dummy semiconductor fins, this space may reduce the likelihood that etchant will damage the active semiconductor fins.

Wir wenden uns 1H zu. In einigen Ausführungsformen wird mindestens eine Isolierungsstruktur 160 so ausgebildet, dass sie die ersten und zweiten Dummy-Halbleiterrippen 114 und 116 bedeckt, während die aktiven Halbleiterrippen 112 unbedeckt bleiben. Das heißt, die aktiven Halbleiterrippen 112 ragen von der Isolierungsstruktur 160 hervor, und die ersten und zweiten Dummy-Halbleiterrippen 114 und 116 sind unter der Isolierungsstruktur 160 eingebettet. Die aktiven Halbleiterrippen 112 können Source/Drain-Strukturelemente mindestens eines Fin-Feldeffekttransistors (finFET) sein.We turn 1H to. In some embodiments, at least one isolation structure 160 formed so as to rib the first and second dummy semiconductor 114 and 116 covered while the active semiconductor ribs 112 remain uncovered. That is, the active semiconductor ribs 112 protrude from the insulation structure 160 and the first and second dummy semiconductor fins 114 and 116 are under the isolation structure 160 embedded. The active semiconductor ribs 112 may be source / drain structure elements of at least one fin field effect transistor (finFET).

In einigen Ausführungsformen enthält die Isolierungsstruktur 160 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, andere geeignete Materialien oder Kombinationen davon. Die Isolierungsstruktur 160 wird durch einen geeigneten Prozess ausgebildet. Zum Beispiel wird die Isolierungsstruktur 160 gebildet, indem man den Graben zwischen den Halbleiterrippen (d. h. den aktiven Halbleiterrippen 112 und den ersten und zweiten Dummy-Halbleiterrippen 114 und 116) mit einem oder mehreren dielektrischen Materialien mittels chemischem Aufdampfen (CVD) füllt. In einigen Ausführungsformen kann die Isolierungsstruktur 160 eine mehrschichtige Struktur haben, wie zum Beispiel eine thermische Oxidauskleidungsschicht, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist. Nach der Bildung der Isolierungsstruktur 160 kann mindestens ein Ausheilungsprozess ausgeführt werden. In einigen Ausführungsformen können die Kontaktinselschicht 122 und die Maskenschicht 124' (siehe 1G) während des Herstellungsprozesses für die Isolierungsstruktur 160 entfernt werden.In some embodiments, the isolation structure includes 160 Silicon oxide, silicon nitride, silicon oxynitride, other suitable materials, or combinations thereof. The isolation structure 160 is formed by a suitable process. For example, the isolation structure becomes 160 formed by placing the trench between the semiconductor ribs (ie the active semiconductor ribs 112 and the first and second dummy semiconductor fins 114 and 116 ) is filled with one or more dielectric materials by chemical vapor deposition (CVD). In some embodiments, the isolation structure may be 160 have a multi-layered structure, such as a thermal oxide lining layer filled with silicon nitride or silicon oxide. After the formation of the insulation structure 160 At least one annealing process can be performed. In some embodiments, the contact pad layer 122 and the mask layer 124 ' (please refer 1G ) during the manufacturing process for the insulation structure 160 be removed.

Nach dem Ausbilden der Isolierungsstruktur 160 können die Halbleiterbauelemente einer weiteren Verarbeitung mittels CMOS- oder MOS-Technologie unterzogen werden, um verschiedene Strukturelemente und Regionen zu bilden. Zum Beispiel kann zu weiteren Herstellungsprozessen unter anderem das Ausbilden einer Gate-Struktur auf dem Substrat 110, einschließlich auf einem Abschnitt der aktiven Halbleiterrippen 112, und das Bilden von Source/Drain(S/D)-Regionen auf gegenüberliegenden Seiten der Gate-Struktur, einschließlich eines weiteren Abschnitts der aktiven Halbleiterrippen 112, gehören. Die Bildung der Gate-Struktur kann Abscheidungs-, Strukturierungs- und Ätzprozesse enthalten. Ein Gate-Abstandshalter kann an den Wänden der Gate-Struktur durch Abscheidungs- und Ätztechniken gebildet werden. S/D-Regionen können durch Aussparungs-, epitaxiale Aufwachs- und Implantierungstechniken gebildet werden. Weitere Prozesse können vor, während und nach den oben erwähnten Prozessen vorgesehen werden, und einige der beschriebenen Prozesse können in anderen Ausführungsformen des Verfahrens ersetzt oder weggelassen werden.After forming the insulation structure 160 For example, the semiconductor devices may be subjected to further processing by CMOS or MOS technology to form various features and regions. For example, further manufacturing processes may include forming a gate structure on the substrate 110 including on a portion of the active semiconductor ribs 112 , and forming source / drain (S / D) regions on opposite sides of the gate structure, including another portion of the active semiconductor ribs 112 , belong. The formation of the gate structure may include deposition, patterning and etching processes. A gate spacer may be attached to the walls of the gate structure by deposition and deposition Etching techniques are formed. S / D regions can be formed by recessive, epitaxial growth and implantation techniques. Other processes may be provided before, during, and after the above-mentioned processes, and some of the described processes may be replaced or omitted in other embodiments of the process.

Bei einer anschließenden Verarbeitung können auch verschiedene Kontakte, Durchkontaktierungen und Leitungen sowie mehrschichtige Interconnect-Strukturelemente (zum Beispiel Metallschichten und Zwischenschicht-Dielektrika) auf dem Substrat 110 gebildet werden, die dafür konfiguriert sind, die verschiedenen Strukturelemente oder Strukturen der Halbleiterbauelemente zu verbinden. Zum Beispiel enthält eine mehrschichtige Zwischenverbindung vertikale Interconnect-Verbindungen, wie zum Beispiel konventionelle Durchkontaktierungen oder Kontakte, und horizontale Interconnect-Verbindungen, wie zum Beispiel Metallleitungen. Die verschiedenen Zwischenverbindungsstrukturelemente können verschiedene leitfähige Materialien verwenden, wie zum Beispiel Kupfer, Wolfram und/oder Silicid. In einigen Ausführungsformen wird ein Damascene- und/oder Dual-Damascene-Prozess verwendet, um eine auf Kupfer basierende mehrschichtige Zwischenverbindungsstruktur zu bilden.Subsequent processing may also include various contacts, vias, and leads, as well as multi-layered interconnect features (eg, metal layers and interlayer dielectrics) on the substrate 110 which are configured to connect the various structural elements or structures of the semiconductor devices. For example, a multilayer interconnect includes vertical interconnects, such as conventional vias or contacts, and horizontal interconnects, such as metal lines. The various interconnect features may utilize various conductive materials, such as copper, tungsten, and / or silicide. In some embodiments, a damascene and / or dual damascene process is used to form a copper-based multilayer interconnect structure.

2 ist eine Querschnittsansicht eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Der Unterschied zwischen den Halbleiterbauelementen der 1G und 2 liegt in den Komponenten des Substrats. In 2 enthält das Substrat 110 einen ersten Abschnitt 106, einen zweiten Abschnitt 107 und einen dritten Abschnitt 108. Der zweite Abschnitt 107 ist auf dem ersten Abschnitt 106 angeordnet, und der dritte Abschnitt 108 ist auf dem zweiten Abschnitts 107 angeordnet, dergestalt, dass der erste Abschnitt 106, der zweite Abschnitt 107 und der dritte Abschnitt 108 gestapelt sind, um das Substrat 110 zu bilden. Der erste Abschnitt 106 und der zweite Abschnitt 107 haben verschiedene Materialzusammensetzungen, und der zweite Abschnitt 107 und der dritte Abschnitt 108 haben verschiedene Materialzusammensetzungen. In einigen Ausführungsformen bestehen der erste Abschnitt 106 und der dritte Abschnitt 108 des Substrats 110 aus im Wesentlichen dem gleichen Material. Zum Beispiel enthalten der erste Abschnitt 106 und der dritte Abschnitt 108 des Substrats Silizium, wie zum Beispiel Volumensilizium, und der zweite Abschnitt 107 des Substrats 110 enthält Silizium, Germanium und Oxid, wie zum Beispiel SiGeO. Darum bilden der erste Abschnitt 106, der zweite Abschnitt 107 und der dritte Abschnitt 108 Si/SiGeO/Si-gestapelte Schichten. In 2 wird mindestens ein Graben T zwischen benachbarten Halbleiterrippen (d. h. den ersten und zweiten Dummy-Halbleiterrippen und den aktiven Halbleiterrippen) in dem dritten Abschnitt 108 des Substrats 110 ausgebildet. Das heißt, die Unterseite des Grabens T ist höher als die Grenzfläche des zweiten Abschnitts 107 und des dritten Abschnitts 108 des Substrats 110. Jedoch kann der Graben T in einigen anderen Ausführungsformen den zweiten Abschnitt 107 des Substrats 110 frei legen, und der beanspruchte Schutzumfang ist diesbezüglich nicht eingeschränkt. Andere relevante strukturelle Details des Halbleiterbauelements von 2 ähneln denen des Halbleiterbauelements von 1G, und darum wird eine diesbezügliche Beschreibung im Folgenden nicht wiederholt. 2 FIG. 10 is a cross-sectional view of a semiconductor device according to some embodiments of the present disclosure. FIG. The difference between the semiconductor devices of 1G and 2 lies in the components of the substrate. In 2 contains the substrate 110 a first section 106 , a second section 107 and a third section 108 , The second section 107 is on the first section 106 arranged, and the third section 108 is on the second section 107 arranged, such that the first section 106 , the second section 107 and the third section 108 are stacked to the substrate 110 to build. The first paragraph 106 and the second section 107 have different material compositions, and the second section 107 and the third section 108 have different material compositions. In some embodiments, the first section exists 106 and the third section 108 of the substrate 110 from essentially the same material. For example, the first section included 106 and the third section 108 of the substrate silicon, such as bulk silicon, and the second section 107 of the substrate 110 contains silicon, germanium and oxide, such as SiGeO. That is what the first section is about 106 , the second section 107 and the third section 108 Si / SiGeO / Si stacked layers. In 2 At least one trench T between adjacent semiconductor fins (ie, the first and second dummy semiconductor fins and the active semiconductor fins) in the third portion 108 of the substrate 110 educated. That is, the bottom of the trench T is higher than the interface of the second portion 107 and the third section 108 of the substrate 110 , However, in some other embodiments, the trench T may be the second portion 107 of the substrate 110 and the scope of protection claimed is not limited in this respect. Other relevant structural details of the semiconductor device of 2 are similar to those of the semiconductor device of 1G and therefore a description thereof will not be repeated below.

Gemäß einigen Ausführungsformen enthält ein Halbleiterbauelement ein Substrat, mindestens eine aktive Halbleiterrippe, mindestens eine erste Dummy-Halbleiterrippe und mindestens eine zweite Dummy-Halbleiterrippe. Die aktive Halbleiterrippe ist auf dem Substrat angeordnet. Die erste Dummy-Halbleiterrippe ist auf dem Substrat angeordnet. Die zweite Dummy-Halbleiterrippe ist auf dem Substrat und zwischen der aktiven Halbleiterrippe und der ersten Dummy-Halbleiterrippe angeordnet. Eine Oberseite der ersten Dummy-Halbleiterrippe und eine Oberseite der zweiten Dummy-Halbleiterrippe sind in verschiedenen Richtungen gekrümmt.According to some embodiments, a semiconductor device includes a substrate, at least one active semiconductor fin, at least a first dummy semiconductor fin, and at least one second dummy semiconductor fin. The active semiconductor rib is disposed on the substrate. The first dummy semiconductor fin is disposed on the substrate. The second dummy semiconductor fin is disposed on the substrate and between the active semiconductor fin and the first dummy semiconductor fin. An upper surface of the first dummy semiconductor fin and an upper surface of the second dummy semiconductor fin are curved in different directions.

Gemäß einigen Ausführungsformen enthält ein Halbleiterbauelement ein Substrat, mindestens eine aktive Halbleiterrippe, mehrere erste Dummy-Halbleiterrippen und mindestens eine zweite Dummy-Halbleiterrippe. Die aktive Halbleiterrippe ist auf dem Substrat angeordnet. Die ersten Dummy-Halbleiterrippen sind auf dem Substrat angeordnet. Die Oberseiten der ersten Dummy-Halbleiterrippen bilden ein konkaves Profil. Die zweite Dummy-Halbleiterrippe ist auf dem Substrat und zwischen der aktiven Halbleiterrippe und den ersten Dummy-Halbleiterrippen angeordnet. Eine Oberseite der zweiten Dummy-Halbleiterrippe ist nicht-konkav.According to some embodiments, a semiconductor device includes a substrate, at least one active semiconductor fin, a plurality of first dummy semiconductor fins, and at least one second dummy semiconductor fin. The active semiconductor rib is disposed on the substrate. The first dummy semiconductor ribs are arranged on the substrate. The tops of the first dummy semiconductor fins form a concave profile. The second dummy semiconductor fin is disposed on the substrate and between the active semiconductor fin and the first dummy semiconductor fins. An upper surface of the second dummy semiconductor fin is non-concave.

Gemäß einigen Ausführungsformen enthält ein Verfahren zum Herstellen einer Halbleiterrippe das Bilden mindestens einer aktiven Halbleiterrippe, mindestens einer ersten Dummy-Halbleiterrippe und mindestens einer zweiten Dummy-Halbleiterrippe auf einem Substrat. Die zweite Dummy-Halbleiterrippe wird zwischen der aktiven Halbleiterrippe und der ersten Dummy-Halbleiterrippe angeordnet. Mindestens ein Abschnitt der zweiten Dummy-Halbleiterrippe wird entfernt. Mindestens ein Abschnitt der ersten Dummy-Halbleiterrippe wird entfernt, nachdem der Abschnitt der zweiten Dummy-Halbleiterrippe entfernt wurde.In accordance with some embodiments, a method of fabricating a semiconductor fin includes forming at least one active semiconductor fin, at least one first dummy semiconductor fin, and at least one second dummy semiconductor fin on a substrate. The second dummy semiconductor fin is disposed between the active semiconductor fin and the first dummy semiconductor fin. At least a portion of the second dummy semiconductor fin is removed. At least a portion of the first dummy semiconductor fin is removed after the portion of the second dummy semiconductor fin is removed.

Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann leuchtet ein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile der Ausführungsformen zu erreichen, die im vorliegenden Text vorgestellt wurden. Der Fachmann erkennt ebenso, dass solche äquivalenten Konstruktionen nicht vom Wesen und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen daran vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.The foregoing outlines features of various embodiments for the skilled artisan to better understand the aspects of the present disclosure. Those skilled in the art will readily appreciate that the present disclosure can be used as a basis for designing or modifying other processes and structures to achieve the same purposes and / or advantages of the embodiments presented herein. Those skilled in the art will also recognize that such equivalent constructions do not depart from the spirit and scope of the present disclosure and that various changes, substitutions and alterations can be made therein without departing from the spirit and scope of the present disclosure.

Claims (20)

Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; mindestens eine aktive Halbleiterrippe, die auf dem Substrat angeordnet ist; mindestens eine erste Dummy-Halbleiterrippe, die auf dem Substrat angeordnet ist; und mindestens eine zweite Dummy-Halbleiterrippe, die auf dem Substrat und zwischen der aktiven Halbleiterrippe und der ersten Dummy-Halbleiterrippe angeordnet ist, wobei eine Oberseite der ersten Dummy-Halbleiterrippe und eine Oberseite der zweiten Dummy-Halbleiterrippe in verschiedenen Richtungen gekrümmt sind.Semiconductor device comprising: a substrate; at least one active semiconductor rib disposed on the substrate; at least one first dummy semiconductor fin disposed on the substrate; and at least one second dummy semiconductor ridge disposed on the substrate and between the active semiconductor ridge and the first dummy semiconductor ridge, wherein an upper surface of the first dummy semiconductor ridge and an upper surface of the second dummy semiconductor ridge are curved in different directions. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Dummy-Halbleiterrippe neben der aktiven Halbleiterrippe und der ersten Dummy-Halbleiterrippe angeordnet ist.The semiconductor device according to claim 1, wherein the second dummy semiconductor fin is disposed adjacent to the active semiconductor fin and the first dummy semiconductor fin. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Oberseite der ersten Dummy-Halbleiterrippe nach innen gekrümmt ist und die Oberseite der zweiten Dummy-Halbleiterrippe nach außen gekrümmt ist.The semiconductor device according to claim 1 or 2, wherein the top surface of the first dummy semiconductor fin is curved inwardly and the top surface of the second dummy semiconductor fin is outwardly curved. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, die des Weiteren Folgendes umfasst: eine Isolierungsstruktur, die die erste Dummy-Halbleiterrippe und die zweite Dummy-Halbleiterrippe bedeckt, während die aktive Halbleiterrippe unbedeckt bleibt.A semiconductor device according to any one of the preceding claims, further comprising: an isolation structure covering the first dummy semiconductor fin and the second dummy semiconductor fin while the active semiconductor fin remains uncovered. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei das Substrat aus Volumensilizium besteht.A semiconductor device according to any one of the preceding claims, wherein the substrate is made of bulk silicon. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei das Substrat Folgendes umfasst: einen ersten Abschnitt; einen zweiten Abschnitt, der auf dem ersten Abschnitt angeordnet ist, wobei der erste Abschnitt und der zweite Abschnitt unterschiedliche Materialzusammensetzungen haben; und einen dritten Abschnitt, der auf dem zweiten Abschnitt angeordnet ist, wobei der zweite Abschnitt und der dritte Abschnitt unterschiedliche Materialzusammensetzungen haben.A semiconductor device according to any one of the preceding claims, wherein the substrate comprises: a first section; a second portion disposed on the first portion, the first portion and the second portion having different material compositions; and a third portion disposed on the second portion, the second portion and the third portion having different material compositions. Halbleitervorrichtung nach Anspruch 6, wobei der erste Abschnitt und der dritte Abschnitt des Substrats aus im Wesentlichen dem gleichen Material bestehen.The semiconductor device according to claim 6, wherein the first portion and the third portion of the substrate are made of substantially the same material. Halbleitervorrichtung nach Anspruch 6, wobei der erste Abschnitt und der dritte Abschnitt des Substrats Silizium umfassen und der zweite Abschnitt des Substrats Silizium, Germanium und Oxid umfasst.The semiconductor device of claim 6, wherein the first portion and the third portion of the substrate comprise silicon and the second portion of the substrate comprises silicon, germanium, and oxide. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei mindestens zwei der zweiten Dummy-Halbleiterrippen zwischen mindestens zwei der aktiven Halbleiterrippen angeordnet sind und die erste Dummy-Halbleiterrippe zwischen den zweiten Dummy-Halbleiterrippen angeordnet ist.The semiconductor device according to claim 1, wherein at least two of the second dummy semiconductor fins are arranged between at least two of the semiconductor active ribs, and the first dummy semiconductor fin is disposed between the second dummy semiconductor fins. Halbleitervorrichtung nach Anspruch 9, wobei die zweiten Dummy-Halbleiterrippen im Wesentlichen die gleiche Höhe haben.The semiconductor device according to claim 9, wherein the second dummy semiconductor fins have substantially the same height. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat; mindestens eine aktive Halbleiterrippe, die auf dem Substrat angeordnet ist; mehrere erste Dummy-Halbleiterrippen, die auf dem Substrat angeordnet sind, wobei Oberseiten der ersten Dummy-Halbleiterrippen ein konkaves Profil bilden; und mindestens eine zweite Dummy-Halbleiterrippe, die auf dem Substrat und zwischen der aktiven Halbleiterrippe und den ersten Dummy-Halbleiterrippen angeordnet ist, wobei eine Oberseite der zweiten Dummy-Halbleiterrippe nicht-konkav ist.Semiconductor device comprising: a substrate; at least one active semiconductor rib disposed on the substrate; a plurality of first dummy semiconductor fins disposed on the substrate, wherein tops of the first dummy semiconductor fins form a concave profile; and at least one second dummy semiconductor fin disposed on the substrate and between the active semiconductor fin and the first dummy semiconductor fins, wherein an upper surface of the second dummy semiconductor fin is non-concave. Halbleitervorrichtung nach Anspruch 11, wobei die aktive Halbleiterrippe eine erste Höhe hat, wobei mindestens eine der ersten Dummy-Halbleiterrippen eine zweite Höhe hat, die kürzer als die erste Höhe der aktiven Halbleiterrippe ist.The semiconductor device of claim 11, wherein the active semiconductor fin has a first height, wherein at least one of the first dummy semiconductor ribs has a second height shorter than the first height of the active semiconductor fin. Halbleitervorrichtung nach Anspruch 12, wobei die zweite Dummy-Halbleiterrippe eine dritte Höhe hat, die größer als die zweite Höhe der mindestens einen der ersten Dummy-Halbleiterrippen und kürzer als die erste Höhe der aktiven Halbleiterrippe ist.The semiconductor device of claim 12, wherein the second dummy semiconductor fin has a third height greater than the second height of the at least one of the first dummy semiconductor ribs and shorter than the first height of the active semiconductor fin. Halbleitervorrichtung nach einem der Ansprüche 11 bis 13, die des Weiteren Folgendes umfasst: eine Isolierungsstruktur, die auf der ersten Dummy-Halbleiterrippe und der zweiten Dummy-Halbleiterrippe angeordnet ist, während die aktive Halbleiterrippe unbedeckt bleibt.A semiconductor device according to any one of claims 11 to 13, further comprising: an isolation structure disposed on the first dummy semiconductor fin and the second dummy semiconductor fin while the active semiconductor fin remains uncovered. Verfahren zum Herstellen einer Halbleiterrippe, das Folgendes umfasst: Ausbilden mindestens einer aktiven Halbleiterrippe, mindestens einer ersten Dummy-Halbleiterrippe und mindestens einer zweiten Dummy-Halbleiterrippe auf einem Substrat, wobei die zweite Dummy-Halbleiterrippe zwischen der aktiven Halbleiterrippe und der ersten Dummy-Halbleiterrippe angeordnet wird; Entfernen mindestens eines Abschnitts der zweiten Dummy-Halbleiterrippe; und Entfernen mindestens eines Abschnitts der ersten Dummy-Halbleiterrippe nach dem Entfernen des Abschnitts der zweiten Dummy-Halbleiterrippe. A method of fabricating a semiconductor fin, comprising: forming at least one active semiconductor fin, at least one first dummy semiconductor fin and at least one second dummy semiconductor fin on a substrate, the second dummy semiconductor fin disposed between the active semiconductor fin and the first dummy semiconductor fin becomes; Removing at least a portion of the second dummy semiconductor fin; and removing at least a portion of the first dummy semiconductor fin after removing the portion of the second dummy semiconductor fin. Verfahren nach Anspruch 15, wobei das Entfernen des Abschnitts der zweiten Dummy-Halbleiterrippe Folgendes umfasst: Ausbilden einer Antireflexionsschicht, um die aktive Halbleiterrippe, die erste Dummy-Halbleiterrippe und die zweite Dummy-Halbleiterrippe zu bedecken; Ausbilden einer strukturierten Maske auf der Antireflexionsschicht, wobei die strukturierte Maske einen Abschnitt der Antireflexionsschicht frei legt, die auf der zweiten Dummy-Halbleiterrippe angeordnet ist; und Entfernen des Abschnitts der Antireflexionsschicht und des Abschnitts der zweiten Dummy-Halbleiterrippe, die durch die strukturierte Maske freigelegt wurden.The method of claim 15, wherein removing the portion of the second dummy semiconductor fin comprises: Forming an antireflection layer to cover the active semiconductor fin, the first dummy semiconductor fin, and the second dummy semiconductor fin; Forming a patterned mask on the antireflective layer, wherein the patterned mask exposes a portion of the antireflection layer disposed on the second dummy semiconductor fin; and Removing the portion of the antireflective layer and the portion of the second dummy semiconductor fin which have been exposed by the patterned mask. Verfahren nach Anspruch 15 oder 16, wobei das Entfernen des Abschnitts der ersten Dummy-Halbleiterrippe Folgendes umfasst: Ausbilden einer Antireflexionsschicht, um die aktive Halbleiterrippe, die erste Dummy-Halbleiterrippe und die verbleibende zweite Dummy-Halbleiterrippe zu bedecken, nachdem der Abschnitt der zweiten Dummy-Halbleiterrippe entfernt wurde; Ausbilden einer strukturierten Maske auf der Antireflexionsschicht, wobei die strukturierte Maske einen Abschnitt der Antireflexionsschicht frei legt, die auf der ersten Dummy-Halbleiterrippe angeordnet ist; und Entfernen des Abschnitts der Antireflexionsschicht und des Abschnitts der ersten Dummy-Halbleiterrippe, die durch die strukturierte Maske freigelegt wurden.The method of claim 15 or 16, wherein removing the portion of the first dummy semiconductor fin comprises: Forming an antireflection film to cover the active semiconductor fin, the first dummy semiconductor fin, and the remaining second dummy semiconductor fin after the portion of the second dummy semiconductor fin is removed; Forming a patterned mask on the antireflective layer, wherein the patterned mask exposes a portion of the antireflection layer disposed on the first dummy semiconductor fin; and Removing the portion of the antireflective layer and the portion of the first dummy semiconductor fin exposed by the patterned mask. Verfahren nach einem der Ansprüche 15 bis 17, das des Weiteren Folgendes umfasst: Ausbilden einer Isolierungsstruktur, um die verbleibende erste Dummy-Halbleiterrippe und die verbleibende zweite Dummy-Halbleiterrippe zu bedecken, während die aktive Halbleiterrippe unbedeckt bleibt.The method of any of claims 15 to 17, further comprising: Forming an isolation structure to cover the remaining first dummy semiconductor fin and the remaining second dummy semiconductor fin while leaving the active semiconductor fin uncovered. Verfahren nach einem der Ansprüche 15 bis 18, wobei das Substrat aus Silizium besteht.The method of any one of claims 15 to 18, wherein the substrate is silicon. Verfahren nach einem der Ansprüche 15 bis 19, wobei das Substrat Si/SiGeO/Si-gestapelte Schichten umfasst.The method of any one of claims 15 to 19, wherein the substrate comprises Si / SiGeO / Si stacked layers.
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