DE102015004235B4 - Method of protecting a CMOS circuit on an N-substrate from reverse polarity - Google Patents

Method of protecting a CMOS circuit on an N-substrate from reverse polarity Download PDF

Info

Publication number
DE102015004235B4
DE102015004235B4 DE102015004235.1A DE102015004235A DE102015004235B4 DE 102015004235 B4 DE102015004235 B4 DE 102015004235B4 DE 102015004235 A DE102015004235 A DE 102015004235A DE 102015004235 B4 DE102015004235 B4 DE 102015004235B4
Authority
DE
Germany
Prior art keywords
channel transistor
region
voltage
gate
ptr2
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015004235.1A
Other languages
German (de)
Other versions
DE102015004235A1 (en
Inventor
Andre Sudhaus
Fikret Abaza
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Elmos Semiconductor SE
Original Assignee
Elmos Semiconductor SE
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elmos Semiconductor SE filed Critical Elmos Semiconductor SE
Priority to DE102015004235.1A priority Critical patent/DE102015004235B4/en
Publication of DE102015004235A1 publication Critical patent/DE102015004235A1/en
Application granted granted Critical
Publication of DE102015004235B4 publication Critical patent/DE102015004235B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zum Schutz einer integrierten CMOS Schaltung vor Verpolung dadurch gekennzeichnet, dass es als Verpolschutz eine Schaltung verwendet, die
a. auf der einen Seite mit einem ersten Anschluss (A) mit einem Treiber (DR) des integrierten CMOS Schaltkreises verbunden ist und
b. die eine Parallelschaltung aus einem P-Kanal-Transistor (PTR2) und einem N-Kanal-Transistor (NTR2) umfasst und
c. wobei der P-Kanal-Transistor (PTR2) ein Hochvolttransistor, insbesondere ein DMOS Transistor, ist und
d. wobei der N-Kanal-Transistor (NTR2) kein Hochvolttransistor ist und
e. wobei der Verpolschutz einen ersten Anschluss (A) aufweist, mit dem das Source (S4) des N-Kanal-Transistors (NTR2) und das Drain (D3) des Hochvolt-P-Kanal-Transistors (PTR2) verbunden ist und
f. wobei der Verpolschutz einen zweiten Anschluss (B) aufweist, mit dem das Drain (D4) des N-Kanal-Transistors (NTR2) und das Source (S3) des Hochvolt-P-Kanal-Transistors (PTR2) verbunden ist und
g. wobei sowohl der Hochvolt-P-Kanal-Transistor (PTR2) als auch der N-Kanal-Transistor (NTR2) in einer gemeinsamen P-Wanne (PW) liegen und
h. wobei die P-Wanne (PW) sich in einem N-dotierten Substrat (Sub), das auch eine weitere N-dotierten Wanne sein kann, befindet und
i. wobei der Wannenanschluss (D3) der P-Wanne (PW) mit dem ersten Anschluss (A) elektrisch verbunden ist und
j. wobei der zweite Anschluss (B) mit dem Eingang und/oder Ausgang des integrierten CMOS Schaltkreises (I/O) verbunden ist.

Figure DE102015004235B4_0000
Method for protecting an integrated CMOS circuit from reverse polarity, characterized in that it uses a circuit as reverse polarity protection, the
a. on the one hand with a first terminal (A) is connected to a driver (DR) of the integrated CMOS circuit and
b. comprising a parallel circuit of a P-channel transistor (PTR2) and an N-channel transistor (NTR2) and
c. wherein the P-channel transistor (PTR2) is a high-voltage transistor, in particular a DMOS transistor, and
d. wherein the N-channel transistor (NTR2) is not a high-voltage transistor and
e. the reverse polarity protection having a first terminal (A) to which the source (S4) of the N-channel transistor (NTR2) and the drain (D3) of the high-voltage P-channel transistor (PTR2) is connected, and
f. wherein the reverse polarity protection has a second terminal (B) to which the drain (D4) of the N-channel transistor (NTR2) and the source (S3) of the high-voltage P-channel transistor (PTR2) is connected, and
G. wherein both the high-voltage P-channel transistor (PTR2) and the N-channel transistor (NTR2) lie in a common P-well (PW) and
H. wherein the P-well (PW) is located in an N-doped substrate (Sub), which may also be another N-doped well, and
i. wherein the well terminal (D3) of the P-well (PW) is electrically connected to the first terminal (A) and
j. wherein the second terminal (B) is connected to the input and / or output of the CMOS integrated circuit (I / O).
Figure DE102015004235B4_0000

Description

Einleitungintroduction

Ein wesentliches Problem bei integrierten Schaltungen für die Verwendung im Automobil ist eine Verpolungsfestigkeit der Ein- und Ausgänge. Hierbei ist auch die Ableitung von Unterspannungen besonders wichtig.A major problem with integrated circuits for automotive use is a reverse polarity of the inputs and outputs. Here, the derivation of undervoltages is particularly important.

Eine Verpolschutzschaltung für die Integration in eine integrierte Schaltung, insbesondere in eine integrierte CMOS-Schaltung soll vor allem spannungsfest bei dauerhafter Verpolung, mit einer möglichst kleinen Chipfläche behaftet sein und in einem möglichst einfachen Prozess gefertigt werden können. Aus der Patent-Literatur sind verschiedene Verpolungsschutzschaltungen bekannt.A polarity reversal protection circuit for integration into an integrated circuit, in particular in an integrated CMOS circuit is intended to be particularly resistant to voltage in permanent reverse polarity, with the smallest possible chip area and can be manufactured in a simple process as possible. Various reverse polarity protection circuits are known from the patent literature.

Die DE 35 35 788 A1 offenbart beispielsweise einen einfachen Verpolschutz für die Versorgungsleitung einer integrierten Schaltung. Ein solcher Verpolschutz mit einem N-Kanal-Transistor ist jedoch nicht in jeder Nutzungssituation ausreichend leitend.The DE 35 35 788 A1 For example, it discloses a simple polarity reversal protection for the supply line of an integrated circuit. However, such reverse polarity protection with an N-channel transistor is not sufficiently conductive in every situation of use.

Die offenbart DE 43 34 515 C1 einen Verpolungsschutz auf Basis von bipolaren Bauelementen, die jedoch nicht immer in dieser Form zur Verfügung stehen.The revealed DE 43 34 515 C1 a reverse polarity protection based on bipolar devices, which are not always available in this form.

Aus der DE 44 24 480 A1 ist beispielsweise ein Verpolschutz auf Basis von Dioden bekannt.From the DE 44 24 480 A1 For example, a reverse polarity protection based on diodes is known.

Aus der DE 103 14 601 B4 ist eine Verpolschutzschaltung für eine Bipolar-Endstufe bekannt.From the DE 103 14 601 B4 is a reverse polarity protection circuit for a bipolar power amplifier known.

Aus der DE 196 40 272 C2 sind Verpolschutzschaltungen auf der Basis von Bipolartransistoren bekannt.From the DE 196 40 272 C2 Reverse polarity protection circuits based on bipolar transistors are known.

Aus der US 2011 / 0 292 533 A1 ist ein Transfergate bekannt, das als Verpolschutz in Frage kommt. Hierbei wird der Anwender der US 2011 / 0 292 533 A1 jedoch mit mehreren Problemen konfrontiert. Das Transfergate gemäß der Offenbarung US 2011 / 0 292 533 A1 wird in einem CMOS Prozess realisiert. Das Transfer-Gate (Bezugszeichen 100 der US 2011 / 0 292 533 A1) besteht aus einem N-Kanal-Transistor (Bezugszeichen 130 der US 2011 / 0 292 533 A1) und einem P-Kanal-Transistor (Bezugszeichen 140 der US 2011 / 0 292 533 A1). Der N-Kanal-Transistor ist in einer ihm eigenen P-(Bezugszeichen 220 der US 2011 / 0 292 533 A1) platziert, während der P-Kanal-Transistor in einer ihm ebenfalls eigenen N-Wanne (Bezugszeichen 310 der US 2011 / 0 292 533 A1) platziert ist. (Siehe auch 2 der US 2011 / 0 292 533 A1) Die technische Lehre der US 2011 / 0 292 533 A1 verlangt also zwei separate Wannen, die entsprechende Chipfläche benötigen. Die in der US 2011 / 0 292 533 A1 offenbarten Transistoren sind darüber hinaus nicht robust gegenüber hohen Spannungen. Daher benötigen sie zusätzlich einen separaten ESD-Schutz, der nur vage in der Offenbarung US 2011 / 0 292 533 A1 angedeutet wird. Hierzu heißt es in der US 2011 / 0 292 533 A1 in deren Abschnitt [0064]: „Once ESD occurs, malfunction and/or damage may occur in the integrated circuit device 100. A typical method of protecting the integrated circuit device 100 from ESD may include adding an ESD protection circuit to the integrated circuit device 100.“ Übersetzt heißt dies sinngemäß (Zitat mit Bezugszeichen der US 2011 / 0 292 533 A1): „Sofern es zu einem ESD Ereignis kommt kann es zu einer Fehlfunktion und/oder Beschädigung des integrierten Schaltungsbauelements 100 kommen. Ein typisches Verfahren zum Schutz des integrierten Schaltungsbauelements 100 gegen ESD kann das Hinzufügen einer ESD Schutzschaltung zu dem integrierten Schaltungsbauelement 100 umfassen.“ Ganz richtig bemerken die Autoren im gleichen Abschnitt ihrer Offenbarung US 2011 / 0 292 533 A1 noch an, dass sich durch eine solche Maßnahme einer zusätzlichen ESD-Struktur die Chipfläche nachteilig erhöht. Somit weist US 2011 / 0 292 533 A1 die aus dem Stand der Technik zwei Mängel auf: Zum einen ist es notwendig, eine N-Wanne und eine P-Wanne gleichzeitig zu fertigen, was einen ersten Grund für eine erhöhte Chipfläche darstellt und zum anderen ist es notwendig, um einen Verpolschutz mittels eines TransferGates zu realisieren, den Verpolschutz als Überspannungsschutz separat als zusätzlichen ESD-Schutz außerhalb des Transfergatters unter Vergrößerung der Chipfläche zu fertigen. Die in der US 2011 / 0 292 533 A1 offenbarte Technik erfüllt daher für sich alleine nicht die Anforderungen. Ein solcher zusätzlicher ESD-Schutz wie er in der US 2011 / 0 292 533 A1 angesprochen wird, kann beispielsweise aus einer Diode, wie in der JP 2011 - 222 549 A offenbart, bestehen, die am Eingang in Sperrrichtung gegen Signalmasse geschaltet ist. In Abschnitt [0073] US 2011 / 0 292 533 A1 der die Autoren noch an, dass der N-MOS-Transistor (Bezugszeichen 130 der US 2011 / 0 292 533 A1) auch als Avalanche-Bipolartransistor bei einem ESD Event betrieben werden kann. Eine solche Ableitung von Energien ist jedoch bei einem Verpolungsschutz vollständig unerwünscht, da die Menge an zur Verfügung stehender Energie bei einem verpolten Anschuss der Versorgung und/oder Signalleitung im Idealfall nicht begrenzt ist. Statt einer Ableitung der Energie, muss ein Verpolschutz die Spannung halten und darf eben nicht in Form eines parasitären Avalanche-Transistors durchschalten, was die Zerstörung der Schaltung im Falle einer Verpolung zur Folge hätte. Somit stellt sich als drittes Problem die mangelnde Spannungsfestigkeit der Schaltung der US 2011 / 0 292 533 A1 heraus. Aus der DE 699 27 663 T2 ist ein Transfergate, das als Verpolschutz benutzt werden kann, mit einer erhöhten Spannungsfestigkeit bekannt, wobei die erhöhte Spannungsfestigkeit durch Verdoppelung eines Transistors eines Transfergates erreicht wird. From US 2011/0 292 533 A1 a transfer gate is known, which comes as polarity reversal in question. However, the user of US 2011/0 292 533 A1 is confronted with several problems. The transfer gate according to the disclosure US 2011/0 292 533 A1 is realized in a CMOS process. The transfer gate (reference number 100 of US 2011/0 292 533 A1) consists of an N-channel transistor (reference number 130 of US 2011/0 292 533 A1) and a P-channel transistor (reference number 140 of US 2011 / 0 292 533 A1). The N-channel transistor is placed in its own P- (reference number 220 of US 2011/0 292 533 A1), while the P-channel transistor is placed in an N-type well (reference number 310 of US 2011/09) 292 533 A1) is placed. (See also 2 US 2011/0 292 533 A1) The technical teaching of US 2011/0 292 533 A1 thus requires two separate wells which require corresponding chip area. Moreover, the transistors disclosed in US 2011/0 292 533 A1 are not robust to high voltages. Therefore, they additionally require separate ESD protection, which is only vaguely indicated in the disclosure US 2011/0 292 533 A1. For this purpose, it is stated in US 2011/0 292 533 A1 in its section [0064]: "Once ESD occurs, malfunction and / or damage may occur in the integrated circuit device 100. A typical method of protecting the integrated circuit device 100 from ESD 100. "Translated, this means analogously (quote with reference number of US 2011/0 292 533 A1):" If an ESD event occurs, malfunctioning and / or damage may occur of the integrated circuit device 100 come. A typical method of protecting the integrated circuit device 100 from ESD may include adding an ESD protection circuit to the integrated circuit device 100. "Quite rightly, the authors in the same section of their disclosure US 2011/0 292 533 Al still note that by such Measure of an additional ESD structure adversely increases the chip area. Thus, US 2011/0 292 533 A1 has two deficiencies in the prior art: Firstly, it is necessary to fabricate an N-well and a P-well at the same time, which is a first reason for increased chip area and, secondly It is necessary to implement reverse polarity protection by means of a transfer gate, the polarity reversal protection separately as an overvoltage protection as an additional ESD protection outside the transfer gate to produce under increased chip area. The technique disclosed in US 2011/0 292 533 A1 therefore does not meet the requirements per se. Such an additional ESD protection as is mentioned in US 2011/0 292 533 A1 can, for example, be made of a diode, as in US Pat JP 2011 - 222 549 A disclosed, consist, which is connected at the input in the reverse direction against signal ground. In section US 2011/0 292 533 A1, the authors also state that the N-MOS transistor (reference number 130 of US 2011/0 292 533 A1) can also be operated as an avalanche bipolar transistor in an ESD event. However, such a dissipation of energies is completely undesirable in reverse polarity protection, since the amount of available energy is ideally not limited in the case of a reverse polarity connection of the supply and / or signal line. Instead of dissipating the energy, a polarity reversal protection must hold the voltage and must not just switch in the form of a parasitic avalanche transistor, which would destroy the circuit in the event of a polarity reversal. Thus, the third problem is the lack of dielectric strength of the circuit of US 2011/0 292 533 A1. From the DE 699 27 663 T2 is a transfer gate, which can be used as reverse polarity protection, known with an increased dielectric strength, the increased dielectric strength is achieved by doubling a transistor of a transfer gate.

Die gemeinsame Fertigung einfacher, nicht spannungsfester P-Kanal-Transistoren und N--Transistoren ist aus der Druckschrift JP 2011 - 222 549 A bekannt. Hierbei Liegt der N-Kanal-Transistor in einer ersten P-Wanne (Bezugszeichen 21a der JP 2011 - 222 549 A ) und der P-Kanal-Transistor in einer zweiten N-Wanne (Bezugszeichen 21b der JP 2011 - 222 549 A ). Es handelt sich also um einen Doppelwannenprozess, der aufwendiger zu realisieren ist.The joint production of simple, non-voltage-proof P-channel transistors and N - transistors is from the publication JP 2011 - 222 549 A known. Here, the N-channel transistor is in a first P-well (reference numeral 21a of JP 2011 - 222 549 A ) and the P-channel transistor in a second N-well (reference numeral 21b of FIG JP 2011 - 222 549 A ). It is therefore a double tub process, which is more complicated to realize.

Eine digitale Ansteuerung eines Transfergates ist aus der US 7 304 526 B2 bekannt. Hierbei erzeugt ein Steuerschaltkreis (Bezugszeichen 21 der US 7 304 526 B2 ) das digitale Steuersignal für einen P-Kanal-Transistor aus dem Ausgangssignal.A digital control of a transfer gate is from the US 7 304 526 B2 known. In this case, a control circuit (reference numeral 21 of the US 7 304 526 B2 ) The digital control signal for a P-channel transistor from the output signal.

Aus der US 6 686 233 B2 ist die Fertigung von Hochvolt-N-Kanal-Transistoren und P-Kanal-Transistoren in einem CMOS Prozess bekannt, wobei diese durch LOCOS oder STI Gebiete, das sind speziell isolierend aufoxidierte Gebiete im Halbleitersubstrat, voneinander elektrisch isoliert sind. (Spalte 2 Zeile 29 bis Zeile 38 der US 6 686 233 B2 ) Die Transistoren der US 6 686 233 B2 liegen daher in separaten Wannen und sind durch die entsprechenden LOCOS-Gebiete getrennt. Dies alles beansprucht zusätzliche Chip-Fläche.From the US 6 686 233 B2 For example, the fabrication of high voltage N-channel transistors and P-channel transistors in a CMOS process is known, which may be accomplished by LOCOS or STI Areas, which are specifically insulating aufoxidierte areas in the semiconductor substrate, are electrically isolated from each other. (Column 2 row 29 to line 38 of the US 6 686 233 B2 ) The transistors of the US 6 686 233 B2 therefore lie in separate tubs and are separated by the corresponding LOCOS areas. All this takes up additional chip area.

Die US 2011 / 0 292 553 A1 offenbart eine integrierte Schaltung mit einer ESD-Schutzschaltung.US 2011/0 292 553 A1 discloses an integrated circuit with an ESD protection circuit.

Aus der US 2013 / 0 045 577 A1 ist ein Hochspannungstransistor bekannt, der eine vergrabene n-dotierte Schicht aufweist.From US 2013/0 045 577 A1 a high-voltage transistor is known, which has a buried n-doped layer.

Aufgabe der ErfindungObject of the invention

Es ist daher die Aufgabe der Erfindung, ein Verfahren zur Durchführung eines Verpolschutzes von integrierten Schaltungen anzugeben, bei dem ein Ein- und/oder Ausgang einer integrierten Schaltung vor negativer Verpolung bezüglich des lokalen Substratpotentials (GND) ohne Energiebegrenzung in Abgrenzung zu einem energiebegrenzten ESD-Ereignis durch ein spannungsfestes und flächenkompaktes Transfergate ohne Verdopplung von Transistoren zu schützen, das in einem Einwannenprozess ggf. gefertigt werden kann. Diese Aufgabe soll bei gleichzeitig niedrigem Durchleitwiderstand realisiert werden.It is therefore an object of the invention to provide a method for performing reverse polarity protection of integrated circuits, in which an input and / or output of an integrated circuit against negative polarity with respect to the local substrate potential ( GND ) to protect without energy limitation in contrast to an energy-limited ESD event by a voltage-resistant and area-compact transfer gate without duplication of transistors, which can be manufactured in a single-pan process if necessary. This task is to be realized with a simultaneously low through resistance.

Diese Aufgabe wird mit einem Verfahren entsprechend dem Anspruch 1 erreicht.This object is achieved by a method according to claim 1.

Beschreibung der Erfindung.Description of the invention.

Die Erfindung betrifft einen Verpolschutz für einen Eingang und/oder einen Ausgang eines integrierten CMOS-Schaltkreises. Die Schaltung soll einen Eingang und/oder einen Ausgang einer integrierten CMOS-Schaltung vor Unterspannungen schützen.The invention relates to a polarity reversal protection for an input and / or an output of an integrated CMOS circuit. The circuit is intended to protect an input and / or an output of an integrated CMOS circuit from undervoltages.

Wesentlicher Gedanke und Unterschied zum Stand der Technik ist dabei die Verwendung der Parallelschaltung eines Hoch-Volt-P-MOS-Transistors (PTR) mit einem N-Kanal-Transistor (NTR) in Form eines Transfergates, wodurch sich der Verpolschutz wesentlich von der DE 699 27 663 T2 und dem Transfergate der US 2011 / 0 292 533 A1 unterscheidet. Hierbei wird vorausgesetzt, dass die zu schützende CMOS Schaltung auf einem schwach N-dotiertem Substrat (SUB) gefertigt ist, wie dies üblicherweise der Fall ist. Der umgekehrte Fall einer CMOS-Technik, die auf einem schwach P-dotiertem Substrat gefertigt ist, ist natürlich ebenso denkbar. In dem Fall drehen sich alle Dotierungen um. Das bedeutet, aus allen P-Dotierungen der folgenden Beschreibung werden dann N-Dotierungen und aus allen N-Dotierungen der folgenden Beschreibung werden dann P-Dotierungen. Dem Fachmann wird daher die folgende Beschreibung ausreichen, um zu einer auf einem schwach N-dotiertem Substrat gefertigten CMOS-Technologie komplementären CMOS Technologie, also einer auf einem schwach P-dotiertem Substrat gefertigten CMOS-Technologie, eine entsprechende Vorrichtung mit ähnlichen Eigenschaften zu fertigen.An essential idea and difference with the prior art is the use of the parallel connection of a high-voltage P-MOS transistor ( PTR ) with an N-channel transistor ( NTR ) in the form of a transfer gate, whereby the polarity reversal protection substantially from the DE 699 27 663 T2 and the transfer gate of US 2011/0 292 533 A1. Here it is assumed that the CMOS circuit to be protected on a weakly N-doped substrate ( SUB ) is made, as is usually the case. Of course, the reverse case of a CMOS technique fabricated on a weakly P-doped substrate is also conceivable. In that case, all dopings turn around. That is, all of the P-type dopants in the following description will become N-type dopants, and of all the N-type dopants in the following description will become P-type dopants. The person skilled in the art will therefore be satisfied with the following description in order to produce a CMOS technology complementary to a CMOS technology produced on a weakly N-doped substrate, ie a CMOS technology fabricated on a weakly P-doped substrate, a corresponding device with similar properties.

Die folgende Beschreibung basiert somit zunächst auf der bevorzugten Annahme einer CMOS-Technologie auf Basis eines schwach N-dotierten Substrates ohne den Umfang der Offenbarung einzuschränken.The following description is thus initially based on the preferred assumption of a low N-doped substrate CMOS technology without limiting the scope of the disclosure.

Kern des erfindungsgemäßen Verpolschutzes ist eine Parallelschaltung aus einem ersten P-Kanal-Transistor (PTR) und einem ersten N-Kanal-Transistor (NTR). Der erste P-Kanal-Transistor (PTR) ist dabei als Hochvolttransistor ausgeführt. Der Verpolschutz aus dieser Parallelschaltung, üblicherweise als Transfergatter bezeichnet, trennt den Ein-Ausgang des Schaltreises (I/O) vom inneren Kern der CMOS-Schaltung. Typischerweise stellt ein Treiber (DR) für den Ein-/Ausgang (I/O) und/oder eine Eingangsstufe (IN) die Grenze des inneren Kerns der zu schützenden CMOS-Schaltung dar. Natürlich kann es sich auch nur um einen Eingang handeln. Wenn im Folgenden also von Treiber (DR) die Rede ist, so kann damit auch der Eingang (IN) des inneren Teils der CMOS-Schaltung gemeint sein. Mit einem Treiber (DR) ist hier also im wesentlichen Sinne eine Schnittstelle zwischen dem Kern der integrierten CMOS-Schaltung und dem Verpolschutz bzw. dem eigentlichen Ein/Ausgang (I/O) der Schaltung, also der Außenwelt, gemeint. Diese Definition trifft auch auf die Ansprüche zu.Core of the polarity reversal protection according to the invention is a parallel connection of a first P-channel transistor ( PTR ) and a first N-channel transistor ( NTR ). The first P-channel transistor ( PTR ) is designed as a high-voltage transistor. The polarity reversal protection from this parallel circuit, commonly referred to as a transfer gate, separates the on-output of the switching circuit ( I / O ) from the inner core of the CMOS circuit. Typically, a driver ( DR ) for the input / output ( I / O ) and / or an input stage ( IN ) is the boundary of the inner core of the CMOS circuit to be protected. Of course, it can also be just an input. If in the following therefore of driver ( DR ), so can the entrance ( IN ) of the inner part of the CMOS circuit. With a driver ( DR ) So here is essentially an interface between the core of the integrated CMOS circuit and the reverse polarity protection or the actual input / output ( I / O ) of the circuit, ie the outside world. This definition also applies to the claims.

Beide erste Transistoren (NTR, PTR) liegen in einer P-Wanne (PW), die jeweils mit dem Ausgang des Treibers (DR) bzw. dem Eingang der Eingangsstufe (IN), dem ersten Anschluss (A), verbunden wird. Es kann sich hierbei um zwei P-Wannen (PW, PW') und/oder um eine gemeinsame P-Wanne (PW) handeln.Both first transistors ( NTR . PTR ) lie in a P-tub ( PW ), each with the output of the driver ( DR ) or the input of the input stage ( IN ), the first connection ( A ). This can be two P-wells ( PW . PW ' ) and / or a common P-tub ( PW ) act.

Im Rahmen der Erfindung wurde erkannt, dass durch die Verwendung eines Hochvolt-P-Kanal-MOS-Transistors als erster P-Kanal-Transistor (PTR) die beiden Wannen (PW, PW') den gleichen Leitungstyp besitzen können, was eine Zusammenfassung in einer gemeinsamen P-Wanne (PW) und damit eine sehr kompakte Bauweise des Verpolschutzes ermöglicht.In the context of the invention, it was recognized that by using a high-voltage P-channel MOS transistor as the first P-channel transistor ( PTR ) the two tubs ( PW . PW ' ) may have the same conductivity type, which is a summary in a common P-well ( PW ) and thus allows a very compact design of the reverse polarity protection.

Der Verpolschutz ist somit auf der Treiberseite mit einem ersten Anschluss (A) versehen, an der er mit einem Treiber (DR) und/oder der Eingangsstufe (IN) des inneren integrierten CMOS-Schaltkreises verbunden ist. Wie gesagt, besteht dabei der Verpolschutz aus einer Parallelschaltung aus einem Hochvolt-P-Kanal-Transistor (PTR) und einem N-Kanal-Transistor (NTR). Dabei ist der erste Anschluss (A) mit je einem Anschluss des N-Kanal-Transistors (NTR) und des ersten P-Kanal-Transistors (PTR) verbunden. Hierbei handelt es sich im Falle des Hochvolt-P-MOS-Transistors (PTR) um dessen ersten Drain-Kontakt (D1) und im Falle des ersten N-Kanal-Transistors (NTR) um dessen zweiten Source-Kontakt (S2). Da die ersten Transistoren (NTR, PTR) theoretisch auch symmetrisch gefertigt werden könnten, was aber nicht vorteilhaft ist, lässt sich dies verallgemeinernd auch so beschreiben, dass der Kontakt kein Gate des ersten N-Kanal-Transistors (NTR) und des ersten P-Kanal-Transistors (PTR) sein darf, was an sich ja offensichtlich ist. Der andere Pol der Parallelschaltung der zwei ersten Transistoren (NTR, PTR) bildet einen zweiten Anschluss (B). Er ist also je einem anderen Anschluss des ersten N-Kanal-Transistors (NTR) bzw. des ersten P-Kanal-Transistors (PTR) verbunden. Natürlich ist dieser zweite Anschluss (B) wiederum nicht mit einem ein Gate (G2) des ersten N-Kanal-Transistors (NTR) oder einem Gate (G1) des ersten P-Kanal-Transistors (PTR) direkt verbunden.The reverse polarity protection is thus on the driver side with a first connection ( A ), where it is connected to a driver ( DR ) and / or the input stage ( IN ) of the internal CMOS integrated circuit. As already mentioned, the reverse polarity protection consists of a parallel connection of a high-voltage P-channel transistor ( PTR ) and an N-channel transistor ( NTR ). The first connection ( A ) each having a connection of the N-channel transistor ( NTR ) and the first P-channel transistor ( PTR ) connected. These are in the case of the high-voltage P-MOS transistor ( PTR ) around its first drain contact ( D1 ) and in the case of the first N-channel transistor ( NTR ) around its second source contact ( S2 ). Since the first transistors ( NTR . PTR ) could theoretically also be produced symmetrically, but this is not advantageous, this can also be generalized in such a way that the contact does not have a gate of the first N-channel transistor ( NTR ) and the first P-channel transistor ( PTR ), which in itself is obvious. The other pole of the parallel connection of the two first transistors ( NTR . PTR ) forms a second connection ( B ). It is thus each a different terminal of the first N-channel transistor ( NTR ) or the first P-channel transistor ( PTR ) connected. Of course, this second connection ( B ) again not with a gate ( G2 ) of the first N-channel transistor ( NTR ) or a gate ( G1 ) of the first P-channel transistor ( PTR ) directly connected.

Um sowohl den ersten P-Kanal-Transistor (PTR) als auch den ersten N-Kanal-Transistor (NTR) zu isolieren, liegen diese jeweils in einer der besagten P-Wannen (PW, PW'). Diese liegen in dem besagten schwach N-dotiertem Substrat (SUB). Damit bilden diese eine typischerweise im Normalbetrieb sperrende PN-Diode. Wie bereits beschrieben, ist dabei der Wannenanschluss jeder dieser P-Wannen (PW, PW') mit dem ersten Anschluss (A) elektrisch verbunden. Hierbei handelt es sich vorzugsweise um den Drain-Anschluss (D1) des ersten P-Kanal-Transistors (PTR). Der zweite Anschluss (B) ist, wie gesagt, mit dem äußeren Eingang und/oder Ausgang des integrierten CMOS Schaltkreises (I/O) verbunden.In order to both the first P-channel transistor ( PTR ) as well as the first N-channel transistor ( NTR ), these lie in each case in one of said P-wells ( PW . PW ' ). These lie in the said weakly N-doped substrate ( SUB ). Thus, these form a typically in normal operation blocking PN diode. As already described, the tub connection of each of these P-wells ( PW . PW ' ) with the first connection ( A ) electrically connected. This is preferably the drain connection ( D1 ) of the first P-channel transistor ( PTR ). The second connection ( B ) is, as stated, to the outer input and / or output of the integrated CMOS circuit ( I / O ) connected.

In einer besonderen Ausprägung der Erfindung ist das Gate (G1) des ersten P-Kanal-Transistors (PTR) über eine linear oder nichtlinear mit einem zumindest differentiellen ohmschen Widerstand behaftete elektrische Verbindung (E1, R1), vorzugsweise einen ohmschen Widerstand (R1), mit dem zweiten Anschluss (B) des Verpolschutzes verbunden. Dies sorgt dafür, dass das Gate (G1) des ersten P-Kanal-Transistors (PTR) an das Potenzial des Ein-/Ausgangs (I/O) gekoppelt ist.In a particular embodiment of the invention, the gate ( G1 ) of the first P-channel transistor ( PTR ) via a linear or non-linearly afflicted with an at least differential ohmic resistance electrical connection ( E1 . R1 ), preferably an ohmic resistance ( R1 ), with the second connection ( B ) of the reverse polarity protection. This ensures that the gate ( G1 ) of the first P-channel transistor ( PTR ) to the potential of the input / output ( I / O ) is coupled.

Die ersten Transistoren (NTR, PTR) werden vorzugsweise selbstsperrend ausgeführt. Das bedeutet, dass sie bei einer Gate-Source-Spannung von 0V nicht oder nur sehr wenig Strom leiten. Daher führt die besagte elektrische Verbindung über einen ersten elektrischen Widerstand (R1) zu einem Sperren des ersten P-Kanal-Transistors. (PTR). Statt eines dedizierten ersten elektrischen Widerstands (R1) können natürlich auch komplexere Schaltungen (E1) diese Rolle übernehmen. Letzten Endes werden Sie aber im Wesentlichen diese Funktion wahrnehmen.The first transistors ( NTR . PTR ) are preferably self-locking executed. This means that they are at a gate-source voltage of 0V no or very little electricity. Therefore, said electrical connection via a first electrical resistance ( R1 ) to a lock of the first P-channel transistor. ( PTR ). Instead of a dedicated first electrical resistance ( R1 ) can of course also complex circuits ( E1 ) take on this role. Ultimately, however, you will essentially perform this function.

Um seine Funktion als Transfergate wahrnehmen zu können, muss der erste P-Kanal-Transistor (PTR) in den erlaubten normalen Betriebsfällen geöffnet sein. Hierfür muss er eine negative Gate-Source-Spannung aufweisen, was äquivalent zu einem Stromfluss durch den besagten ersten elektrischen Widerstand (R1) ist. Ist der Ein-/Ausgang (I/O) mit der Last einer digitalen Signalleitung verbunden, so kann eine gesteuerte elektrische Stromquelle (Is) elektrischen Strom in den ersten elektrischen Widerstand (R1) auf der Seite des Gates (G1) des ersten P-Kanal-Transistors (PTR) einspeisen, sodass der Strom auf der anderen Seite, am zweiten Anschluss (B) von der angeschlossenen Last aufgenommen wird. Es ist daher sinnvoll, im Normalbetrieb das Gate (G1) des P-Kanal-Transistors (PTR) mit einer gesteuerten elektrischen Stromquelle (Is) zu verbinden, die diesen Strom treibt und so für eine negative Gate-Source-Spannung am Gate (G1) des P-Kanal-Transistors (PTR) sorgt, die den P-Kanal-Transistor (PTR) öffnet.In order to perform its function as a transfer gate, the first P-channel transistor ( PTR ) in the allowed normal operating cases. For this purpose, it must have a negative gate-source voltage, which is equivalent to a current flow through the said first electrical resistance (FIG. R1 ). Is the input / output ( I / O ) connected to the load of a digital signal line, a controlled electrical power source ( is ) electrical current in the first electrical resistance ( R1 ) on the side of the gate ( G1 ) of the first P-channel transistor ( PTR ), so that the current on the other side, at the second connection ( B ) is picked up by the connected load. It therefore makes sense to use the gate in normal operation ( G1 ) of the P-channel transistor ( PTR ) with a controlled electrical power source ( is ), which drives this current and so for a negative gate-source voltage at the gate ( G1 ) of the P-channel transistor ( PTR ), the P-channel transistor ( PTR ) opens.

Wenn nun jedoch ein irregulärer Fall eintritt, ist diese negative Gate-Source-Spannung gerade unerwünscht. Dies ist insbesondere dann der Fall, wenn das Potenzial des zweiten Anschlusses (B), an dem der besagte erste elektrische Widerstand (R1) neben dem P-Kanal-Transistor (PTR) angeschlossen ist, über das Potenzial des zweiten Pols der Energiequelle (Vbat) steigt. In dem Fall schaltet eine Steuerung (ST), mit der die Stromquelle (Is) gesteuert wird, die Stromquelle (Is) ab. Damit steigt die Gate-Source-Spannung des ersten P-Kanal-Transistors (PTR) auf null womit der erste P-Kanal-Transistor (PTR), da selbstsperrend, sperrt. Vorzugsweise wird dabei der Strom der gesteuerten elektrischen Stromquelle (Is) betragsmäßig um mehr als 90% und/oder besser um mehr als 95% reduziert.However, if an irregular case occurs, this negative gate-source voltage is just undesirable. This is especially the case when the potential of the second terminal ( B ), at which said first electrical resistance ( R1 ) next to the P-channel transistor ( PTR ) is connected across the potential of the second pole of the Energy source ( Vbat ) increases. In this case, a controller ( ST ), with which the power source ( is ), the power source ( is ). This increases the gate-source voltage of the first P-channel transistor ( PTR ) to zero with which the first P-channel transistor ( PTR ), as self-locking, locks. Preferably, the current of the controlled electric current source ( is ) amount reduced by more than 90% and / or better by more than 95%.

Damit die Potenziale definiert sind, ist es vorteilhaft, wenn der Treiber (DR), bzw. die Eingangsschaltung (IN) des Kerns der integrierten CMOS-Schaltung, und der Verpolschutz mit einer elektrischen Verbindung (E2, R2, Vbat) zu einem zweiten Pol einer Energiequelle (Vbat) versehenen sind und so ein gemeinsames Bezugspotenzial haben. Wird der erste Anschluss (A) durch den Treiber (TR) auf ein elektrisches Potenzial gebracht, das unterhalb des Potenzials des besagten zweiten Pols der Energiequelle (Vbat) liegt, so ist die Gate-Source-Spannung dieses ersten N-Kanal-Transistors (NTR) positiv, da das Potenzial des Gates (G2) des ersten N-Kanal-Transistors (NTR) mit dem Bezugspotenzial (GND) über die besagte elektrische Verbindung (E2, R2) verbunden ist, und er beginnt zu leiten.So that the potentials are defined, it is advantageous if the driver ( DR ), or the input circuit ( IN ) of the core of the integrated CMOS circuit, and the polarity reversal protection with an electrical connection ( E2 . R2 , Vbat) to a second pole of an energy source ( Vbat ) and thus have a common reference potential. Will the first connection ( A ) by the driver ( TR ) is brought to an electric potential which is below the potential of said second pole of the power source (Vbat), the gate-source voltage of this first N-channel transistor ( NTR ) positive, because the potential of the gate ( G2 ) of the first N-channel transistor ( NTR ) with the reference potential ( GND ) via said electrical connection ( E2 . R2 ) and he begins to lead.

Dadurch wird der erste Anschluss (A) des Verpolschutzes so lange entladen, biss die verbleibende Gate-Source-Spannung des ersten N-Kanal-Transistors (NTR) nicht mehr ausreicht, den ersten N-Kanal-Transistor (NTR) leitend zu halten. Der selbstsperrend ausgeführte erste N-Kanal-Transistor (NTR) beginnt zu sperren. Dies ist dann der Fall, wenn der erste Anschluss (A) in etwa das Potenzial des besagten zweiten Pols der Energiequelle (Vbat) erreicht hat. Durch den zweiten Widerstand (R2) bzw. die zweite elektrische Verbindung (E2) wird das Gate (G2) des ersten N-Kanal-Transistors (NTR) ja dauerhaft mit dem elektrischen Potenzial des besagten zweiten Pols der Energiequelle (Vbat) belegt. Daher kann der innere erste Anschluss (A) nicht über das Potenzial des besagten zweiten Pols der Energiequelle (Vbat) aufgrund eines leitenden ersten N-Kanal-Transistors (NTR) steigen, da diese Beschaltung des Gates (G2) des N-Kanal-Transistors (NTR) ein Leitfähigwerden des ersten N-Kanal-Transistors (NTR) zuverlässig verhindert.This will make the first port ( A ) of the Verpolschutzes so long bite the remaining gate-source voltage of the first N-channel transistor ( NTR ) is no longer sufficient, the first N-channel transistor ( NTR ) to hold. The self-locking first N-channel transistor ( NTR ) begins to lock. This is the case when the first connection ( A ) has reached approximately the potential of said second pole of the energy source (Vbat). Through the second resistor ( R2 ) or the second electrical connection ( E2 ) the gate ( G2 ) of the first N-channel transistor ( NTR ) yes permanently with the electrical potential of the said second pole of the power source (Vbat) occupied. Therefore, the inner first port ( A ) does not exceed the potential of said second pole of the power source (Vbat) due to a conducting first N-channel transistor ( NTR ) rise, since this wiring of the gate ( G2 ) of the N-channel transistor ( NTR ) a conductivity of the first N-channel transistor ( NTR ) reliably prevented.

Darüber hinaus hat die erfindungsgemäße Konstruktion aufgrund der Diodeneigenschaften der P-Wannen (PW, PW') die Eigenschaft, dass das Potenzial des ersten Anschlusses (A) nicht über das Potenzial des Substrates (SUB) steigen kann, da dann die besagten Wanne-Substrat-Dioden öffnen.Moreover, the construction according to the invention has due to the diode properties of the P-wells ( PW . PW ' ) the property that the potential of the first terminal ( A ) not on the potential of the substrate ( SUB ), since then the said well-substrate diodes open.

Natürlich könnte diese Effekte in einer beispielsweise mit SiO2 speziell isolierten Konstruktion, bei der die Bauteile in isolierten Wannen (PWI, PWI') statt in P-Wannen (PW, PW') auf einem SOI-Substrat liegen, durch eine separate Diode erreicht werden. Die erfindungsgemäß vorteilhafte Eigenschaft kann daher so formuliert werden, dass der Treiber (TR) und/oder eine spezielle Schaltung, z.B. eine gesonderte Diode, und/oder die Wanne (PW)/ Substrat (SUB)-Diode durch deren elektrische Charakteristik oder eine Steuerung (ST), den ersten Anschluss (A) mit dem zweiten Pol der Energiequelle (Vbat) elektrisch verbindet und/oder den Widerstand einer solchen Verbindung um mehr als 90% oder 95% vermindert, wenn das Potenzial des ersten Anschlusses (A) und/oder das Potenzial des zweiten Anschlusses (B) über das Potenzial des zweiten Anschlusses der Energiequelle (Vbat) fällt. Natürlich ist es dabei denkbar, dass erst eine Schaltschwelle, beispielsweise die Schwellspannung einer Diode, betragsmäßig überschritten werden muss. Insofern ist von dem Potenzial des zweiten Anschlusses der Energiequelle (Vbat) noch die Spannung der Schaltschwelle des verbindenden Elements, beispielsweise der Wanne (PW)/ Substrat (SUB)-Diode, noch abzuziehen.Of course, these effects could be realized in a construction specially insulated, for example, with SiO 2 , in which the components in insulated wells ( PWI . PWI ' ) instead of in P-wells ( PW . PW ' ) are on an SOI substrate, can be achieved by a separate diode. The property advantageous according to the invention can therefore be formulated in such a way that the driver ( TR ) and / or a special circuit, eg a separate diode, and / or the tub ( PW ) / Substrate ( SUB ) Diode by their electrical characteristics or a controller ( ST ), the first connection ( A ) with the second pole of the energy source ( Vbat ) and / or reduces the resistance of such a connection by more than 90% or 95% when the potential of the first terminal ( A ) and / or the potential of the second terminal ( B ) drops above the potential of the second terminal of the power source (Vbat). Of course, it is conceivable that only a switching threshold, for example, the threshold voltage of a diode, must be exceeded in terms of amount. In this respect, of the potential of the second terminal of the power source (Vbat) nor the voltage of the switching threshold of the connecting element, such as the tub ( PW ) / Substrate ( SUB ) Diode, still subtract.

Um das Gate (G2) des ersten N-Kanal-Transistors (NTR) auf einen definierten Wert zu legen, wird das Gate (G2) des ersten N-Kanal-Transistors (NTR) mit einer elektrischen Verbindung, hier einem zweiten elektrischen Widerstand (R2), mit dem zweiten Pol einer Energiequelle (Vbat) verbunden. Ebenso werden der Treiber (DR) und ebenso eine Eingangsschaltung (IN) mit diesem Referenzpotenzial, dem zweiten Pol einer Energiequelle (Vbat), über einen entsprechenden Anschluss mit diesem Referenzpotenzial, dem zweiten Pol einer Energiequelle (Vbat), verbunden.To the gate ( G2 ) of the first N-channel transistor ( NTR ) to a defined value, the gate ( G2 ) of the first N-channel transistor ( NTR ) with an electrical connection, here a second electrical resistance ( R2 ), with the second pole of an energy source ( Vbat ) connected. Likewise, the driver ( DR ) and also an input circuit ( IN ) with this reference potential, the second pole of an energy source ( Vbat ), via a corresponding terminal with this reference potential, the second pole of an energy source ( Vbat ), connected.

Es ist nun besonders vorteilhaft, wenn durch eine spezielle Halbleiterstruktur der Verpolschutz besonders kompakt gestaltet wird. Eine solche Halbleiterstruktur weist zunächst ein Substrat (SUB) aus einem Halbleitermaterial das schwach dotiert ist und einen zweiten Leitungstyp, insbesondere hier einen N-Leitungstyp, auf. Des Weiteren weist sie ein in dem Substrat (SUB) ausgebildetes, schwach dotiertes erstes Gebiet (PW) eines ersten Leitungstyps, insbesondere hier eines P-Leitungstyps, auf. In dem besagten ersten Gebiet (PW) ist ein stark dotiertes erstes Drain-Gebiet (D1) vom ersten Leitungstyp, insbesondere von einem P-Leitungstyp, ausgebildet. In dem ersten Gebiet (PW) wiederum ist ein von dem ersten Drain-Gebiet (D1) beabstandetes und schwach dotiertes zweites Gebiet (NDX) eines zweiten Leitungstyps, insbesondere hier eines N-Leitungstyps, ausgebildet. In dem zweiten Gebiet (NDX) ist wiederum ein stark dotiertes erstes Source-Gebiet (S1) vom ersten Leitungstyp, insbesondere hier vom P-Leitungstyp, gefertigt. Um die Transistorfunktion sicherzustellen, ist ein Gate (G1) zwischen dem ersten Source-Gebiet (S1) und dem ersten Drain-Gebiet (D1) platziert. Zur Selbstjustierung fluchtet die auf der Seite des ersten Source-Gebiets (S1) liegende Kante (GKS) des Gate (G1) mit der Gate-seitigen Kante (SK) des ersten Source-Gebiets (S1) im Wesentlichen. Diese Übereinstimmung wird typischerweise durch die abschattende Wirkung des Gate-Materials während der Implantation des ersten Source-Gebietes (S1) erreicht. Gleichzeitig erstreckt sich das Gate (G1) über das zweite Gebiet (NDX) und das erste Gebiet (PW) und den ersten Kanal (CH1). Dabei ist die Drain-seitige Kante (GKD) des Gate (G1) von der Gate-seitigen Kante (DK) des Drain-Gebiets (D1) beabstandet. Dabei weist das zweite Gebiet (NDX) eine einer gewünschten Schwellenspannung entsprechende Oberflächen-Dotierungskonzentration und eine der gewünschten Ausgangsspannungsfestigkeit entsprechende Durchbruchspannung zum ersten Gebiet (PW) auf.It is now particularly advantageous if the polarity reversal protection is made particularly compact by a special semiconductor structure. Such a semiconductor structure initially comprises a substrate ( SUB ) of a semiconductor material which is lightly doped and a second conductivity type, in particular here an N-type conductivity on. Furthermore, it has a in the substrate ( SUB ) formed, lightly doped first area ( PW ) of a first conductivity type, in particular here of a P conductivity type. In the said first area ( PW ) is a heavily doped first drain region ( D1 ) of the first conductivity type, in particular of a P-type conductivity. In the first area ( PW ) again is one of the first drain region ( D1 ) spaced and lightly doped second area ( NDX ) of a second conductivity type, in particular of an N-conductivity type. In the second area ( NDX ) is again a heavily doped first source region ( S1 ) of the first conductivity type, in particular here of the P-type conductivity. To ensure the transistor function, a gate ( G1 ) between the first source region ( S1 ) and the first drain region ( D1 ). For self-alignment, the alignment on the side of the first source Area ( S1 ) edge ( GKS ) of the gate ( G1 ) with the gate-side edge (SK) of the first source region ( S1 ) essentially. This match is typically due to the shading effect of the gate material during implantation of the first source region (FIG. S1 ) reached. At the same time, the gate extends ( G1 ) over the second area ( NDX ) and the first area ( PW ) and the first channel ( CH1 ). Where the drain side edge ( GKD ) of the gate ( G1 ) from the gate-side edge ( DK ) of the drain region ( D1 ) spaced. In this case, the second area ( NDX ) a surface doping concentration corresponding to a desired threshold voltage and a breakdown voltage corresponding to the desired output voltage strength to the first region ( PW ) on.

Nun ist es denkbar, die beiden ersten Transistoren (PTR, NTR) in unterschiedlichen Wannen (PW, PW') zu fertigen. In diesem Fall ist in dem Substrat (SUB) ein schwach dotiertes viertes Gebiet (PW') eines ersten Leitungstyps, insbesondere eines P-Leitungstyps, gefertigt, dass eben diese zweite P-Wanne darstellt. Im Fall einer gemeinsamen P-Wanne ist dieses schwach dotiertes viertes Gebiet (PW') eines ersten Leitungstyps mit dem ersten Gebiet (PW) identisch und/oder bildet mit diesem eine Einheit.Now it is conceivable, the two first transistors ( PTR . NTR ) in different tubs ( PW . PW ' ) to manufacture. In this case, in the substrate ( SUB ) a weakly doped fourth area ( PW ' ) of a first conductivity type, in particular of a P-type conductivity, manufactured that just this second P-well represents. In the case of a common P-well, this weakly doped fourth region ( PW ' ) of a first conductivity type with the first region ( PW ) and / or forms a unit with this.

Für den ersten N-Kanal-Transistor (NTR) ist in dem vierten Gebiet (PW') ein stark dotiertes zweites Drain-Gebiet (D2) eines N-Kanal-Transistors (NTR) vom zweiten Leitungstyp, insbesondere von einem N-Leitungstyp, gefertigt. Des Weiteren weist sie ein stark dotiertes zweites Source-Gebiet (S2) vom ersten Leitungstyp, insbesondere hier vom N-Leitungstyp, auf. Für die Transistorfunktion ist die Struktur mit einem zweiten Gate (G2) zwischen dem zweiten Source-Gebiet (S2) und dem zweiten Drain-Gebiet (D2) versehen. Das zweite Gate (G2) erstreckt sich über das erste Gebiet (PW) zwischen dem zweiten Drain (D2) und dem zweiten Source (S2). Das zweite Source Gebiet (S2) mit ist dem ersten Drain Gebiet (D1) elektrisch verbunden. Beide bilden den besagten ersten Anschluss (A) des Verpolschutzes.For the first N-channel transistor ( NTR ) is in the fourth area ( PW ' ) a heavily doped second drain region ( D2 ) of an N-channel transistor ( NTR ) of the second conductivity type, in particular of an N-type conductivity. Furthermore, it has a heavily doped second source region ( S2 ) of the first conductivity type, in particular here of the N-conductivity type. For the transistor function, the structure with a second gate ( G2 ) between the second source region ( S2 ) and the second drain region ( D2 ) Mistake. The second gate ( G2 ) extends over the first area ( PW ) between the second drain ( D2 ) and the second source ( S2 ). The second source area ( S2 ) with is the first drain area ( D1 ) electrically connected. Both form the said first connection ( A ) of the reverse polarity protection.

Ebenso ist das zweite Drain-Gebiet (D2) mit dem ersten Source-Gebiet (S1) elektrisch verbunden. Diese beiden Gebiete bilden den besagten zweiten Anschluss (B) des Verpolschutzes.Likewise, the second drain region ( D2 ) with the first source region ( S1 ) electrically connected. These two areas make up the said second connection ( B ) of the reverse polarity protection.

Es ist üblich, dass das Substrat auf ein definiertes Potenzial gelegt wird, um die Wannen-Substrat-Diode zuverlässig zu sperren. Damit die Ströme gut aufgenommen werden können, ist es sinnvoll, das Substrat (SUB) mit einem zweiten Pol der Energieversorgung (Vbat) zu verbinden.It is common for the substrate to be placed at a defined potential to reliably block the well-substrate diode. So that the streams can be absorbed well, it makes sense to remove the substrate ( SUB ) to connect to a second pole of the power supply (Vbat).

Die erfindungsgemäße Vorrichtung nutzt also ein Transfergatter, dass im Gegensatz zum Stand der Technik aus einem Hochvolt- P-Kanal-MOS-Transistor (PTR) und einem N-Kanal-MOS-Transistor (NTR) besteht, wobei die beiden Transistoren parallel geschaltet sind und wobei die Parallelschaltung einen ersten Anschluss (A) und einen zweiten Anschluss (B), an denen das Drain des einen Transistors jeweils mit dem Source des anderen Transistors verbunden ist, aufweist. Um nun das Transfergatter durchzuschalten wird in der erfindungsgemäßen Vorrichtung dafür Sorge getragen, dass in den relevanten Anwendungsfällen die Spannung an dem Gate des Hochvolt-P-Kanal-Transistors (PTR) gegenüber dem zweiten Anschluss (B) in zumindest in diesen Arbeitszuständen negativ ist und gleichzeitig die Spannung an dem Gate des N-Kanal-Transistors (NTR) gegenüber dem ersten Anschluss (A) positiv ist. Das besondere Kennzeichen ist dabei, dass beide Transistoren vorzugsweise in einer gemeinsamen P-Wanne (PW, PIW) liegen. Sofern dies nicht möglich ist, und die Transistoren in einer separaten P-Wanne (PW, PW', PIW, PIW') untergebracht werden, so sind dann doch zumindest die Wannenanschlüsse miteinander elektrisch auf der Seite des Drains (D1) des Hochvolt-P-Kanal-Transistors (PTR) verbunden. Dieses Drain (D1) und das Source (S2) des N-Kanal-Transistors (NTR) sind wiederum mit dem ersten Anschluss (A) elektrisch verbunden.The device according to the invention therefore uses a transfer gate which, in contrast to the prior art, consists of a high-voltage P-channel MOS transistor (FIG. PTR ) and an N-channel MOS transistor ( NTR ), wherein the two transistors are connected in parallel and wherein the parallel connection has a first connection ( A ) and a second port ( B ), at which the drain of one transistor is connected to the source of the other transistor, respectively. In order to switch through the transfer gate, care is taken in the device according to the invention that, in the relevant applications, the voltage at the gate of the high-voltage P-channel transistor ( PTR ) opposite the second port ( B ) is negative in at least these operating states and at the same time the voltage at the gate of the N-channel transistor ( NTR ) opposite the first port ( A ) is positive. The special feature is that both transistors preferably in a common P-well ( PW , PIW). If this is not possible, and the transistors in a separate P-well ( PW . PW ' . PIW . PIW ' ) are housed, so then at least the tub connections are electrically connected to each other on the side of the drain ( D1 ) of the high-voltage P-channel transistor ( PTR ) connected. This drain ( D1 ) and the source ( S2 ) of the N-channel transistor ( NTR ) are in turn connected to the first port ( A ) electrically connected.

Um die Hochspannungsfestigkeit herzustellen, besitzt der Hochvolt-P-Kanal-Transistor (PTR), der als Drain-Kontakt ein hoch P-dotiertes Drain-Gebiet (D1) aufweist, ein dieses umgebendes schwach N-dotierten Gebiet (NDX) auf, das innerhalb der P-Wanne (PW) des Hochvolt-P-Kanal-Transistors (PTR) liegt.To make the high voltage resistance, the high-voltage P-channel transistor ( PTR ), which as a drain contact a highly P-doped drain region ( D1 ), a surrounding weakly N-doped region ( NDX ) located inside the P-tub ( PW ) of the high-voltage P-channel transistor ( PTR ) lies.

Wird die erfindungsgemäße Vorrichtung auf einem P-Substrat gefertigt, so kehren sich die Dotierungen und Spannungen um. Ein entsprechendes Transfergatter, dass im Gegensatz zum Stand der Technik aus einem Hochvolt-N-Kanal-MOS-Transistor (NTR2) und einem P-Kanal-MOS-Transistor (PTR2) besteht, wobei die beiden Transistoren wieder parallel geschaltet sind und wobei die Parallelschaltung wieder einen ersten Anschluss (A) und einen zweiten Anschluss (B), an denen das Drain des einen Transistors jeweils mit dem Source des anderen Transistors verbunden ist, aufweist. Um nun das Transfergatter durchzuschalten wird in der erfindungsgemäßen Vorrichtung auf einem P-dotierten Substrat dafür Sorge getragen, dass in den relevanten Anwendungsfällen die Spannung an dem Gate des Hochvolt-N-Kanal-Transistors (NTR2) gegenüber dem zweiten Anschluss (B) in zumindest in diesen Arbeitszuständen positiv ist und gleichzeitig die Spannung an dem Gate des P-Kanal-Transistors (PTR2) gegenüber dem ersten Anschluss (A) negativ ist. Das besondere Kennzeichen ist dabei, dass beide Transistoren vorzugsweise nun in einer gemeinsamen N-Wanne (NW) liegen. Sofern dies nicht möglich ist, und die Transistoren in einer separaten N-Wanne (NW, NW', NIW') untergebracht werden, so sind dann doch zumindest die Wannenanschlüsse miteinander elektrisch auf der Seite des Drains (D1) des Hochvolt-N-Kanal-Transistors (NTR2) verbunden. Dieses Drain (D1) und das Source (S2) des P-Kanal-Transistors (PTR2) sind wiederum mit dem ersten Anschluss (A) elektrisch verbunden.If the device according to the invention is manufactured on a P-type substrate, then the dopings and voltages are reversed. A corresponding transfer gate that, in contrast to the prior art, consists of a high-voltage N-channel MOS transistor ( NTR2 ) and a P-channel MOS transistor ( PTR2 ), wherein the two transistors are connected in parallel again and wherein the parallel connection again a first terminal ( A ) and a second port ( B ), at which the drain of one transistor is connected to the source of the other transistor, respectively. In order to switch the transfer gate through, in the device according to the invention on a P-doped substrate, care is taken that, in the relevant applications, the voltage at the gate of the high-voltage N-channel transistor ( NTR2 ) opposite the second port ( B ) is positive in at least these operating states and at the same time the voltage at the gate of the P-channel transistor ( PTR2 ) opposite the first port ( A ) is negative. The special feature is that both transistors are now preferably in a common N-well ( northwest ) lie. If this is not possible, and the transistors in a separate N-well ( northwest . NW ' . NAV ' ) are housed, so then at least the tub connections are electrically connected to each other on the side of the drain ( D1 ) of the high-voltage N-channel transistor ( NTR2 ) connected. This drain ( D1 ) and the source ( S2 ) of the P-channel transistor ( PTR2 ) are in turn connected to the first port ( A ) electrically connected.

Um die Hochspannungsfestigkeit herzustellen, besitzt der Hochvolt-N-Kanal-Transistor (NTR), der als Drain-Kontakt ein hoch N-dotiertes Drain-Gebiet (D1) aufweist, ein dieses umgebendes schwach P-dotierten Gebiet (PDX) auf, das innerhalb der N-Wanne (NW, NIW) des Hochvolt-N-Kanal-Transistors (NTR2) liegt.To produce the high voltage resistance, the high-voltage N-channel transistor ( NTR ), which as drain contact a highly N-doped drain region ( D1 ), a surrounding weakly P-doped region ( PDX ) located inside the N-tub ( northwest . NAV ) of the high-voltage N-channel transistor ( NTR2 ) lies.

Im Folgenden wird die Erfindung anhand der beigefügten Zeichnungen noch weiter erläutert.

  • 1 zeigt die die Verschaltung des Verpolschutzes am Ein-/Ausgang einer integrierten Schaltung in einer N-Substrat basierenden CMOS Technologie
  • 2 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einer N-Substrat basierenden CMOS Technologie.
  • 3 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einer N-Substrat basierenden CMOS-Technologie mit zwei getrennten P-Wannen (PW, PW') für den ersten N-Kanal-Transistor (NTR) und den ersten P-Kanal-Transistor (PTR)
  • 4 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einem N-Substrat basierenden CMOS-SOI-Technologie mit zwei getrennten P-Wannen (PW, PW') für den ersten N-Kanal-Transistor (NTR) und den ersten P-Kanal-Transistor (PTR)
  • 5 zeigt die die Verschaltung des Verpolschutzes am Ein-/Ausgang einer integrierten Schaltung in einer P-Substrat basierenden CMOS-Technologie
  • 6 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einer P-Substrat basierenden CMOS Technologie.
  • 7 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einer P-Substrat basierenden CMOS-Technologie mit zwei getrennten N-Wannen (PW, PW') für den zweiten P-Kanal-Transistor (PTR2) und den zweiten N-Kanal-Transistor (NTR2)
  • 8 zeigt einen beispielhaften Querschnitt durch eine erfindungsgemäße Halbleiterstruktur in einem P-Substrat basierenden CMOS-SOI-Technologie mit zwei getrennten N-Wannen (PW, PW') für den zweiten P-Kanal-Transistor (PTR2) und den zweiten N-Kanal-Transistor (NTR2)
In the following the invention will be further explained with reference to the attached drawings.
  • 1 shows the interconnection of the polarity reversal protection at the input / output of an integrated circuit in an N-substrate based CMOS technology
  • 2 shows an exemplary cross section through a semiconductor structure according to the invention in an N-substrate-based CMOS technology.
  • 3 shows an exemplary cross section through a semiconductor structure according to the invention in an N-substrate-based CMOS technology with two separate P-wells ( PW . PW ' ) for the first N-channel transistor ( NTR ) and the first P-channel transistor ( PTR )
  • 4 1 shows an exemplary cross section through a semiconductor structure according to the invention in an N-substrate-based CMOS-SOI technology with two separate P wells (FIG. PW . PW ' ) for the first N-channel transistor ( NTR ) and the first P-channel transistor ( PTR )
  • 5 shows the interconnection of the polarity reversal protection at the input / output of an integrated circuit in a P-substrate based CMOS technology
  • 6 shows an exemplary cross section through a semiconductor structure according to the invention in a P-substrate based CMOS technology.
  • 7 1 shows an exemplary cross section through a semiconductor structure according to the invention in a P-substrate-based CMOS technology with two separate N-wells (FIG. PW . PW ' ) for the second P-channel transistor ( PTR2 ) and the second N-channel transistor ( NTR2 )
  • 8th 1 shows an exemplary cross section through a semiconductor structure according to the invention in a P-substrate-based CMOS-SOI technology with two separate N-wells (FIG. PW . PW ' ) for the second P-channel transistor ( PTR2 ) and the second N-channel transistor ( NTR2 )

1 zeigt die Verschaltung der erfindungsgemäßen Vorrichtung basierend auf einem N-dotierten Substrat. Das erste Gate (G1) des ersten P-Kanal-Transistors (PTR), der typischerweise ein Hochvolt-P-Kanal-Transistor ist, ist über einen ersten elektrischen Widerstand (R1), der auch durch eine komplexere Schaltung (E1) ersetzt sein kann, mit dem ersten Source (S1) des ersten P-Kanal-Transistors (PTR) verbunden. Hierdurch wird der typischerweise selbstsperrend gefertigte erste P-Kanal-Transistor (PTR) zunächst gesperrt, da die Gate-Source-Spannung für diesen ersten P-Kanal-Transistor somit zunächst ca. 0V ist. Parallel zu diesem ersten P-Kanal-Transistor (PTR) ist ein erster N-Kanal-Transistor (NTR) geschaltet. Dessen Gate (G2) wird über einen zweiten elektrischen Widerstand (R2) mit dem zweiten Pol einer Energiequelle (Vbat), der typischerweise die Betriebsspannung ist, verbunden. Das Drain (D1) des ersten P-Kanal-Transistors (PTR) und das Source (S2) des ersten N-Kanal-Transistors (NTR) bilden zusammen den ersten Anschluss (A), der auch die Schnittstelle zum inneren integrierten Schaltkreis bildet. Liegt dieser erste Anschluss (A) potenzialmäßig oberhalb des Potenzials des zweiten Pols der Energiequelle (Vbat), so wird dieser erste Anschluss (A) typischerweise durch parasitäre Elemente innerhalb der Schaltung spannungsmäßig abgesenkt. Die Gate-Source-Spannung des ersten N-Kanal-Transistors (NTR) ist dann zunächst in etwa 0V, weshalb der erste N-Kanal-Transistor (NTR) sperrt. Das Source (S1) des ersten P-Kanal-Transistors (PTR) und das Drain (D2) des ersten N-Kanal-Transistors (NTR) sind gemeinschaftlich mit dem eigentlichen Ein-/Ausgang der Schaltung (I/O) verbunden, mit dem auch der besagte erste elektrische Widerstand (R1) bzw. die Ersatzschaltung (E1) verbunden ist. 1 shows the interconnection of the device according to the invention based on an N-doped substrate. The first gate ( G1 ) of the first P-channel transistor ( PTR ), which is typically a high-voltage P-channel transistor, is connected via a first electrical resistance ( R1 ), which also has a more complex circuit ( E1 ) may be replaced with the first source ( S1 ) of the first P-channel transistor ( PTR ) connected. As a result, the typically self-locking manufactured first P-channel transistor ( PTR ) First locked because the gate-source voltage for this first P-channel transistor is thus initially about 0V. Parallel to this first P-channel transistor ( PTR ) is a first N-channel transistor ( NTR ). Whose gate ( G2 ) is connected via a second electrical resistance ( R2 ) with the second pole of an energy source ( Vbat ), which is typically the operating voltage. The drain ( D1 ) of the first P-channel transistor ( PTR ) and the source ( S2 ) of the first N-channel transistor ( NTR ) together form the first connection ( A ), which also forms the interface to the internal integrated circuit. Is this first connection ( A ) potential above the potential of the second pole of the energy source ( Vbat ), this first connection ( A ) is typically voltage lowered by parasitic elements within the circuit. The gate-source voltage of the first N-channel transistor ( NTR ) is then approximately in the first place 0V why the first N-channel transistor ( NTR ) locks. The Source ( S1 ) of the first P-channel transistor ( PTR ) and the drain ( D2 ) of the first N-channel transistor ( NTR ) are in common with the actual input / output of the circuit ( I / O ), with which also said first electrical resistance ( R1 ) or the equivalent circuit ( E1 ) connected is.

Senkt der Ausgang des Treibers (DR) der inneren integrierten Schaltung nun den ersten Anschluss (A) ab, so wird der erste N-Kanal-Transistor (NTR) leitend und kann wiederum den Ein-/Ausgang (I/O) absenken. Gleichzeitig veranlasst eine Stromquelle (ST) eine Stromquelle (Is) einen Strom durch den ersten elektrischen Widerstand (R1) fließen zu lassen, wodurch an diesem eine Spannung abfällt, die den ersten P-Kanal-Transistor (PTR) öffnet.Lowers the output of the driver ( DR ) of the inner integrated circuit now the first connection ( A ), the first N-channel transistor ( NTR ) and can turn on the input / output ( I / O ) lower. At the same time causes a power source ( ST ) a power source ( is ) a current through the first electrical resistance ( R1 ), causing it to drop a voltage across the first P-channel transistor ( PTR ) opens.

Hebt der Ausgang des Treibers (DR) der inneren integrierten Schaltung nun den ersten Anschluss (A) an und ist der Ein-/Ausgang auf negativem Potenzial, so veranlasst die besagte Steuerung (ST) eine Stromquelle (Is) den ersten P-Kanal-Transistor (PTR) durchzuschalten. Es ist offensichtlich, dass der Betrag der Spannung am Ein-/Ausgang dabei den Betrag des maximalen Stromquellenstroms der Stromquelle (Is) mal dem Wert des ersten elektrischen Widerstands (R1) plus der Betriebsspannung (Vbat) nicht übersteigen darf. Stromquellen, die Strom auch unterhalb des Massepotenzials (GND) liefern, sind aus dem Stand der Technik bekannt.If the output of the driver ( DR ) of the inner integrated circuit now the first connection ( A ) and the input / output is at negative potential, the said control ( ST ) a power source ( is ) the first P-channel Transistor ( PTR ) through. It is obvious that the amount of voltage at the input / output thereby the amount of the maximum current source current of the power source ( is ) times the value of the first electrical resistance ( R1 ) plus the operating voltage ( Vbat ) may not exceed. Current sources, the current also below the ground potential ( GND ) are known in the art.

Über einen Schalter (SW) kann der erste Anschluss ggf. entladen werden, um definierte Verhältnisse herzustellen. In dem Fall eines geschlossenen Schalters (SW) sollte der Treiber (DR) vorzugsweise hochohmig geschaltet sein.Via a switch ( SW ), the first port may be unloaded to establish defined ratios. In the case of a closed switch ( SW ) the driver ( DR ) preferably be switched high impedance.

2 zeigt einen beispielhaften Querschnitt durch eine entsprechend Halbleiterstruktur für den Fall einer N-Substrat basierenden CMOS-Technologie. In einem schwach N-dotierten Substrat (SUB) ist eine schwach P-dotierte P-Wanne (PW) gefertigt. In dieser wiederum ist der Drain-Anschluss (D1) als erstes stark P-dotiertes Drain-Gebiet (D1) des ersten P-Kanal-Transistors (PTR) gefertigt. Da dieser Drain-Anschluss (D1) des ersten P-Kanal-Transistors (PTR) mit dem ersten Anschluss (A) und dem Source (S2) des ersten N-Kanal-Transistors (NTR) verbunden ist, agiert dieser erste Anschluss (A) gleichzeitig als Wannenkontakt für die P-Wanne (PW). Der entsprechende Source-Kontakt (S1) des ersten P-Kanal-Transistors (PTR) ist auf der anderen Seite des Gates (G1) des ersten P-Kanal-Transistors (PTR) als stark P-dotiertes Source-Gebiet (S1) gefertigt. Um die Feldstärken herabzusetzen, ist dieses erste stark P-dotierte Source-Gebiet (S1) von einem schwach N-dotiertem zweiten Gebiet (PDX) umgeben. Dieses zweite schwach N-dotierte Gebiet (PDX) wird über einen zweiten stark N-dotierten Source-Kontakt (S12 ) angeschlossen. Der zweite stark N-dotierten Source-Kontakt (S12 ) und der erste stark P-dotierten Source-Kontakt (S1) sind elektrisch verbunden. Der erste stark P-dotierten Source-Kontakt (S1) ist dabei zwischen dem zweiten stark N-dotierten Source-Kontakt (S12 ) und dem Gate (G1) des ersten P-Kanal-Transistors (PTR) platziert. Das Gate (G1) des ersten P-Kanal-Transistors (PTR) ist dabei durch ein Gate-Oxid (GOX) von dem Substrat (SUB) bzw. der P-Wanne (PW) und dem schwach N-dotiertem zweiten Gebiet (NDX) elektrisch isoliert. Das Gate (G1) überlappt dabei den Bereich der Wanne (PW), der den Kanal (CH1) des ersten P-Kanal-Transistors (PTR) bildet, und Teile des schwach N-dotiertem zweiten Gebiets (NDX). Typischerweise werden das als stark P-dotierte erste Drain-Gebiet (D1) und das stark P-dotierte erstes Source-Gebiet (S1) nach der Fertigung des Gates (G1) durch Ionenimplantation gefertigt, weshalb die Gate-seitige Kante (DK) des stark P-dotierten ersten Drain-Gebiets (D1) mit der Drain-seitigen Kante (GKD) des Gates (G1) des ersten P-Kanal-Transistors (PTR) fluchten. 2 shows an exemplary cross section through a corresponding semiconductor structure in the case of an N-substrate based CMOS technology. In a weakly N-doped substrate ( SUB ) is a weak P-doped P-well ( PW ). In this turn, the drain connection ( D1 ) as the first heavily P-doped drain region ( D1 ) of the first P-channel transistor ( PTR ). Because this drain connection ( D1 ) of the first P-channel transistor ( PTR ) with the first connection ( A ) and the source ( S2 ) of the first N-channel transistor ( NTR ), this first port ( A ) at the same time as well contact for the P-well ( PW ). The corresponding source contact ( S1 ) of the first P-channel transistor ( PTR ) is on the other side of the gate ( G1 ) of the first P-channel transistor ( PTR ) as a heavily P-doped source region ( S1 ). In order to lower the field strengths, this first heavily P-doped source region ( S1 ) from a weakly N-doped second region ( PDX ) surround. This second weakly N-doped area ( PDX ) is coupled via a second heavily N-doped source contact ( S1 2 ) connected. The second heavily N-doped source contact ( S1 2 ) and the first heavily P-doped source contact ( S1 ) are electrically connected. The first heavily P-doped source contact ( S1 ) is between the second heavily N-doped source contact ( S1 2 ) and the gate ( G1 ) of the first P-channel transistor ( PTR ). The gate ( G1 ) of the first P-channel transistor ( PTR ) is by a gate oxide (GOX) from the substrate ( SUB ) or the P-well ( PW ) and the weakly N-doped second region ( NDX ) electrically isolated. The gate ( G1 ) overlaps the area of the tub ( PW ), the channel ( CH1 ) of the first P-channel transistor ( PTR ) and parts of the weakly N-doped second region ( NDX ). Typically, the heavily P-doped first drain region ( D1 ) and the heavily P-doped first source region ( S1 ) after the manufacture of the gate ( G1 ) made by ion implantation, which is why the gate-side edge ( DK ) of the heavily P-doped first drain region ( D1 ) with the drain-side edge ( GKD ) of the gate ( G1 ) of the first P-channel transistor ( PTR ) are aligned.

Aus dem gleichen Grund fluchtet die Gate-seitige Kante (SK) des stark P-dotierten ersten Source-Gebiets (S1) mit der die Source-seitigen Kante (SKD) des Gates (G1) des ersten P-Kanal-Transistors (PTR).For the same reason, the gate-side edge ( SK ) of the heavily P-doped first source region ( S1 ) with the source-side edge ( SKD ) of the gate ( G1 ) of the first P-channel transistor ( PTR ).

In der gleichen P-Wanne (PW) wird auch der erste N-Kanal-Transistor (NTR) gefertigt. Dieser besteht aus einem dritten stark N-dotierten Source-Gebiet (S2) und dem zugehörigen zweiten stark N-dotierten Drain-Gebiet (D2) zwischen denen sich das Gate (G2) des ersten N-Kanal-Transistors (NTR) befindet, das wieder durch ein Gate-Oxid (GOX) elektrisch isoliert ist. Unter dem Gate-Oxid (GOX) bildet sich im Betrieb der Kanal (CH2) des ersten N-Kanal-Transistors (NTR) aus.In the same P-tub ( PW ), the first N-channel transistor ( NTR ). This consists of a third heavily N-doped source region ( S2 ) and the associated second heavily N-doped drain region ( D2 ) between which the gate ( G2 ) of the first N-channel transistor ( NTR ) again through a gate oxide ( GOX ) is electrically isolated. Under the gate oxide (GOX), during operation, the channel ( CH 2 ) of the first N-channel transistor ( NTR ) out.

Das Substrat ist jeweils über einen Substratkontakt (SUBC), der hier hoch N-dotiert ist, angeschlossen. Die einzelnen Bereiche sind in dem Beispiel durch eine Shallow-Trench-Isolation (STI) voneinander getrennt. Diese Isolation kann beispielsweise auch als LOCOS-Isolation ausgeführt werden. Selbstverständlich können komplexere Metallisierungs-/Isolationsstrukturen, insbesondere Mehrlagen-Verdrahtungen und verschiedenste Passivierungsschichten zum Einsatz kommen, die hier zur Vereinfachung nicht gezeichnet sind.The substrate is in each case via a substrate contact ( SUBC ), which is highly N-doped here, connected. The individual regions are in the example by a shallow trench isolation ( STI ) separated from each other. This isolation can also be carried out, for example, as LOCOS isolation. Of course, more complex metallization / insulation structures, in particular multi-layer wirings and various passivation layers can be used, which are not shown here for the sake of simplicity.

3 entspricht weitest gehend der 2 mit dem Unterschied, dass der erste N-Kanal-Transistor (NTR) und der erste P-Kanal-Transistor (PTR) in jeweils einer separaten Wanne (PW, PW') platziert sind. Dabei ist die P-Wanne des ersten N-Kanal-Transistors (PW') über einen separaten hoch P-dotierten P-Wannen-Kontakt (WC) angeschlossen. Dieser wird mit dem Source (S2) des ersten N-Kanal-Transistors und damit mit dem ersten Anschluss (A) elektrisch verbunden. 3 largely corresponds to the 2 with the difference that the first N-channel transistor ( NTR ) and the first P-channel transistor ( PTR ) in each case in a separate tub ( PW . PW " ) are placed. The P-well of the first N-channel transistor ( PW ' ) via a separate, highly P-doped P-well contact ( WC ) connected. This is done with the Source ( S2 ) of the first N-channel transistor and thus with the first terminal ( A ) electrically connected.

4 entspricht weitestgehend der Zeichnung der 3 mit dem Unterschied, dass das Substrat (SUB) durch eine vergrabene isolierende Schicht (SIO2) von einem darunter liegenden Substrat (SUB2) getrennt ist. Durch isolierende Gräben, die bis auf diese isolierende Schicht (SIO2) hinunter gehen, können bei Bedarf die Bauteile des Verpolschutzes komplett elektrisch isoliert werden. Solche isolierende Gräben, Trenches genannt, sind allerdings nicht in der 4 eingezeichnet. 4 corresponds largely to the drawing of 3 with the difference that the substrate ( SUB ) by a buried insulating layer (SIO 2 ) from an underlying substrate ( SUB2 ) is disconnected. Insulating trenches that go down to this insulating layer (SIO 2 ), the components of the polarity reversal protection can be completely electrically isolated if necessary. However, such insulating trenches, called trenches, are not in the 4 located.

Im Folgenden wir anhand der 5 bis 8 die erfindungsgemäße Vorrichtung für den Fall eines P-dotierten Substrates erläutert.Below we will use the 5 to 8th the device according to the invention for the case of a P-doped substrate explained.

5 zeigt die Verschaltung der erfindungsgemäßen Vorrichtung basierend auf einem P-dotierten Substrat. Das dritte Gate (G3) des zweiten N-Kanal-Transistors (NTR2), der typischerweise ein Hochvolt-N-Kanal-Transistor ist, ist über einen ersten elektrischen Widerstand (R1), der wie zuvor auch durch eine komplexere Schaltung (E1) ersetzt sein kann, mit dem dritten Source (S3) des zweiten N-Kanal-Transistors (NTR2) verbunden. Hierdurch wird der typischerweise selbstsperrend gefertigte zweite N-Kanal-Transistor (NTR2) zunächst gesperrt, da die Gate-Source-Spannung für diesen zweiten N-Kanal-Transistor somit zunächst ca. 0V ist. Parallel zu diesem zweiten N-Kanal-Transistor (NTR2) ist ein zweiter P-Kanal-Transistor (PTR2) geschaltet. Dessen Gate (G4) wird über einen zweiten elektrischen Widerstand (R2) mit dem ersten Pol einer Energiequelle (GND), der typischerweise das Referenzpotenzial ist, verbunden. Das Drain (D3) des zweiten N-Kanal-Transistors (NTR2) und das Source (S4) des zweiten P-Kanal-Transistors (PTR2) bilden zusammen wieder den ersten Anschluss (A), der wieder die Schnittstelle zum inneren integrierten Schaltkreis bildet. Liegt dieser Pol hier nun unterhalb des Potenzials des ersten Anschlusses (A), so wird dieser erste Anschluss (A) typischerweise durch parasitäre Elemente innerhalb der Schaltung angehoben. Die Gate-Source-Spannung des zweiten P-Kanal-Transistors (PTR2) ist dann zunächst in etwa 0V, weshalb der zweite P-Kanal-Transistor (PTR2) sperrt. Das Source (S3) des zweiten N-Kanal-Transistors (NTR2) und das Drain (D4) des zweiten P-Kanal-Transistors (PTR2) sind gemeinschaftlich mit dem eigentlichen Ein-/Ausgang der Schaltung (I/O) verbunden, mit dem auch der besagte erste elektrische Widerstand (R1) bzw. die Ersatzschaltung (E1) verbunden ist. 5 shows the interconnection of the device according to the invention based on a P-doped substrate. The third gate ( G3 ) of the second N-channel transistor ( NTR2 ), which is typically a high voltage N-channel transistor, is via a first one electrical resistance ( R1 ), which, as before, was replaced by a more complex circuit ( E1 ) may be replaced with the third source ( S3 ) of the second N-channel transistor ( NTR2 ) connected. As a result, the typically self-locking second N-channel transistor ( NTR2 ) First locked, since the gate-source voltage for this second N-channel transistor is thus initially about 0V. Parallel to this second N-channel transistor ( NTR2 ) is a second P-channel transistor ( PTR2 ). Whose gate ( G4 ) is connected via a second electrical resistance ( R2 ) with the first pole of an energy source ( GND ), which is typically the reference potential. The drain ( D3 ) of the second N-channel transistor ( NTR2 ) and the source ( S4 ) of the second P-channel transistor ( PTR2 ) together form the first connection ( A ), which again forms the interface to the internal integrated circuit. If this pole is below the potential of the first port ( A ), this first connection ( A ) typically raised by parasitic elements within the circuit. The gate-source voltage of the second P-channel transistor ( PTR2 ) is then initially in about 0V, which is why the second P-channel transistor ( PTR2 ) locks. The Source ( S3 ) of the second N-channel transistor ( NTR2 ) and the drain ( D4 ) of the second P-channel transistor ( PTR2 ) are in common with the actual input / output of the circuit ( I / O ), with which also said first electrical resistance ( R1 ) or the equivalent circuit ( E1 ) connected is.

Hebt der Ausgang des Treibers (DR) der inneren integrierten Schaltung nun den ersten Anschluss (A) an, so wird der zweite P-Kanal-Transistor (PTR2) leitend und kann wiederum den Ein-/Ausgang (I/O) anheben. Gleichzeitig veranlasst eine Stromquelle (ST) eine Stromquelle (Is) einen geeigneten Strom durch den ersten elektrischen Widerstand (R1, E1) fließen zu lassen, wodurch an diesem eine Spannung abfällt, die den zweiten N-Kanal-Transistor (NTR2) öffnet.If the output of the driver ( DR ) of the inner integrated circuit now the first connection ( A ), the second P-channel transistor ( PTR2 ) and can turn on the input / output ( I / O ) lift. At the same time causes a power source ( ST ) a power source ( is ) a suitable current through the first electrical resistance ( R1 . E1 ), causing it to drop a voltage across the second N-channel transistor ( NTR2 ) opens.

Senkt der Ausgang des Treibers (DR) der inneren integrierten Schaltung nun den ersten Anschluss (A) ab und ist der Ein-/Ausgang (I/O) auf Vbat-Potenzial, so veranlasst die besagte Steuerung (ST) eine Stromquelle (Is) den zweiten N-Kanal-Transistor (NTR2) durchzuschalten. Es ist offensichtlich, dass die Spannung am Ein-/Ausgang dabei den maximalen Stromquellenstrom der Stromquelle (Is) mal dem Wert des ersten elektrischen Widerstands (R1), nun aber als positiver Spannungswert bezogen auf Vbat, nicht überschreiten darf. Stromquellen, die Strom auch oberhalb der Betriebsspannung Vbat liefern, sind aus dem Stand der Technik bekannt.Lowers the output of the driver ( DR ) of the inner integrated circuit now the first connection ( A ) and is the input / output ( I / O ) at Vbat potential, the said controller ( ST ) a power source ( is ) the second N-channel transistor ( NTR2 ) through. It is obvious that the voltage at the input / output thereby the maximum current source current of the power source ( is ) times the value of the first electrical resistance ( R1 ), but now as a positive voltage value relative to Vbat, must not exceed. Current sources which also supply current above the operating voltage Vbat are known from the prior art.

Über einen Schalter (SW) kann der erste Anschluss ggf. entladen werden, um definierte Verhältnisse herzustellen. In dem Fall eines geschlossenen Schalters (SW) sollte der Treiber (DR) vorzugsweise hochohmig geschaltet sein.Via a switch ( SW ), the first port may be unloaded to establish defined ratios. In the case of a closed switch ( SW ) the driver ( DR ) preferably be switched high impedance.

6 zeigt einen beispielhaften Querschnitt durch eine entsprechende Halbleiterstruktur für den Fall einer P-Substrat basierenden CMOS-Technologie. In einem schwach P-dotierten Substrat (SUB) ist eine schwach N-dotierte N-Wanne (NW) gefertigt. In dieser wiederum ist der Drain-Anschluss (D3) als erstes stark N-dotiertes Drain-Gebiet (D3) des zweiten N-Kanal-Transistors (NTR2) gefertigt. Da dieser Drain-Anschluss (D3) des zweiten N-Kanal-Transistors (NTR2) mit dem ersten Anschluss (A) und dem Source (S4) des zweiten P-Kanal-Transistors (PTR2) verbunden ist, agiert dieser Anschluss gleichzeitig als Wannenkontakt für die N-Wanne (NW). Der entsprechende Source-Kontakt (S3) des zweiten N-Kanal-Transistors (NTR2) ist auf der anderen Seite des Gates (G3) des zweiten N-Kanal-Transistors (NTR2) als stark N-dotiertes Source-Gebiet (S3) gefertigt. Um die Feldstärken herabzusetzen, ist dieses erste stark N-dotierte Source-Gebiet (S3) von einem schwach P-dotiertem zweiten Gebiet (PDX) umgeben. Dieses zweite schwach P-dotierte Gebiet (PDX) wird über einen zweiten stark P-dotierten Source-Kontakt (S32 ) angeschlossen. Der zweite stark P-dotierte Source-Kontakt (S32 ) und der erste stark N-dotierten Source-Kontakt (S3) sind elektrisch verbunden. Der erste stark N-dotierten Source-Kontakt (S3) ist dabei zwischen dem zweiten stark P-dotierten Source-Kontakt (S32 ) und dem Gate (G3) des zweiten N-Kanal-Transistors platzziert. Das Gate (G3) des zweiten N-Kanal-Transistors (NTR2) ist dabei durch ein Gate-Oxid (GOX) von dem Substrat (SUB) bzw. der N-Wanne (NW) und dem schwach P-dotiertem zweiten Gebiet (PDX) elektrisch isoliert. Das Gate (G3) überlappt dabei den Bereich der Wanne (NW), der den Kanal (CH3) des zweiten N-Kanal-Transistors (NTR2) bildet, und Teile des schwach P-dotiertem zweiten Gebiets (PDX). Typischerweise werden das als stark N-dotierte erste Drain-Gebiet (D3) und das stark N-dotierte erste Source-Gebiet (S3) nach der Fertigung des Gates (G3) durch Ionenimplantation gefertigt, weshalb die Gate-seitige Kante (DK) des stark N-dotierten ersten Drain-Gebiets (D3) mit der die Drain-seitigen Kante (GKD) des Gates (G3) des zweiten N-Kanal-Transistors (NTR2) fluchten. 6 shows an exemplary cross section through a corresponding semiconductor structure in the case of a P-substrate based CMOS technology. In a weakly P-doped substrate ( SUB ) is a weakly N-doped N-well ( northwest ). In this turn, the drain connection ( D3 ) as the first heavily N-doped drain region ( D3 ) of the second N-channel transistor ( NTR2 ). Because this drain connection ( D3 ) of the second N-channel transistor ( NTR2 ) with the first connection ( A ) and the source ( S4 ) of the second P-channel transistor ( PTR2 ), this port simultaneously acts as a well contact for the N-well ( northwest ). The corresponding source contact ( S3 ) of the second N-channel transistor ( NTR2 ) is on the other side of the gate ( G3 ) of the second N-channel transistor ( NTR2 ) as a heavily N-doped source region ( S3 ). In order to lower the field strengths, this first heavily N-doped source region ( S3 ) from a weakly P-doped second region ( PDX ) surround. This second weakly P-doped area ( PDX ) is coupled via a second heavily P-doped source contact ( S3 2 ) connected. The second heavily P-doped source contact ( S3 2 ) and the first heavily N-doped source contact ( S3 ) are electrically connected. The first heavily N-doped source contact ( S3 ) is between the second heavily P-doped source contact ( S3 2 ) and the gate ( G3 ) of the second N-channel transistor. The gate ( G3 ) of the second N-channel transistor ( NTR2 ) is characterized by a gate oxide ( GOX ) from the substrate ( SUB ) or the N-well ( northwest ) and the weakly P-doped second region ( PDX ) electrically isolated. The gate ( G3 ) overlaps the area of the tub ( northwest ), the channel ( CH3 ) of the second N-channel transistor ( NTR2 ) and parts of the weakly P-doped second region ( PDX ). Typically, the heavily N-doped first drain region ( D3 ) and the heavily N-doped first source region ( S3 ) after the manufacture of the gate ( G3 ) made by ion implantation, which is why the gate-side edge ( DK ) of the heavily N-doped first drain region ( D3 ) with the drain side edge ( GKD ) of the gate ( G3 ) of the second N-channel transistor ( NTR2 ) are aligned.

Aus dem gleichen Grund fluchtet die Gate-Seitige Kante (SK) des stark N-dotierten ersten Source-Gebiets (S3) mit der die Source-seitigen Kante (SKD) des Gates (G3) des zweiten N-Kanal-Transistors (NTR2).For the same reason the gate-sided edge ( SK ) of the heavily N-doped first source region ( S3 ) with the source-side edge ( SKD ) of the gate ( G3 ) of the second N-channel transistor ( NTR2 ).

In der gleichen N-Wanne (NW) wird auch der zweite P-Kanal-Transistor (PTR2) gefertigt. Dieser besteht aus einem dritten stark P-dotierten Source-Gebiet (S4) und dem zugehörigen zweiten stark P-dotierten Drain-Gebiet (D4) zwischen den sich das Gate (G4) des zweiten P-Kanal-Transistors (PTR2) befindet, das wieder durch ein Gate-Oxid (GOX) elektrisch isoliert ist. Unter dem Gate-Oxid (GOX) bildet sich im Betrieb der Kanal (CH2) des zweiten P-Kanal-Transistors (PTR2) aus.In the same N-tub ( northwest ), the second P-channel transistor ( PTR2 ). This consists of a third heavily P-doped source region ( S4 ) and the associated second strong P doped drain region ( D4 ) between which the gate ( G4 ) of the second P-channel transistor ( PTR2 ) again through a gate oxide ( GOX ) is electrically isolated. Under the gate oxide ( GOX ), the channel is formed during operation ( CH 2 ) of the second P-channel transistor ( PTR2 ) out.

Das Substrat ist jeweils über einen Substratkontakt (SUBC), der hier nun hoch P-dotiert ist, angeschlossen. Die einzelnen Bereiche sind in dem Beispiel durch eine Shallow-Trench-Isolation (STI) voneinander getrennt. Diese Isolation kann beispielsweise auch als LOCOS-Isolation ausgeführt werden. Selbstverständlich können komplexere Metallisierungs-/Isolationsstrukturen, insbesondere Mehrlagen-Verdrahtungen und verschiedenste Passivierungsschichten zum Einsatz kommen, die hier zur Vereinfachung nicht gezeichnet sind.The substrate is in each case via a substrate contact ( SUBC ), which is now highly P-doped, connected. The individual regions are in the example by a shallow trench isolation ( STI ) separated from each other. This isolation can also be carried out, for example, as LOCOS isolation. Of course, more complex metallization / insulation structures, in particular multi-layer wirings and various passivation layers can be used, which are not shown here for the sake of simplicity.

7 entspricht weitest gehend der 5 mit dem Unterschied, dass der zweite P-Kanal-Transistor (PTR2) und der zweite N-Kanal-Transistor (NTR2) in jeweils einer separaten N-Wanne (NW, NW') platziert sind. Dabei ist die N-Wanne des zweiten P-Kanal-Transistors (NW') über einen separaten hoch N-dotierten N-Wannen-Kontakt (WC) angeschlossen. Dieser wird mit dem dritten Source-Gebiet (S4) des zweiten P-Kanal-Transistors (PTR2) und damit mit dem ersten Anschluss (A) elektrisch verbunden. 7 largely corresponds to the 5 with the difference that the second P-channel transistor ( PTR2 ) and the second N-channel transistor ( NTR2 ) in each case in a separate N-well ( northwest . NW ' ) are placed. In this case, the N-well of the second P-channel transistor ( NW ' ) via a separate high N-doped N-well contact ( WC ) connected. This is connected to the third source area ( S4 ) of the second P-channel transistor ( PTR2 ) and thus with the first connection ( A ) electrically connected.

8 entspricht weitestgehend der Zeichnung der 7 mit dem Unterschied, dass das Substrat (SUB) durch eine vergrabene isolierende Schicht (SIO2) von einem darunter liegenden Substrat (SUB2) getrennt ist. Durch isolierende Gräben, die bis auf diese isolierende Schicht (SIO2) hinunter gehen, können bei Bedarf die Bauteile des Verpolschutzes komplett elektrisch isoliert werden. Solche isolierende Gräben, Trenches genannt, sind allerdings nicht in der Figur eingezeichnet. 8th corresponds largely to the drawing of 7 with the difference that the substrate ( SUB ) by a buried insulating layer (SIO 2 ) from an underlying substrate ( SUB2 ) is disconnected. Insulating trenches that go down to this insulating layer (SIO 2 ), the components of the polarity reversal protection can be completely electrically isolated if necessary. However, such insulating trenches, called trenches, are not shown in the figure.

BezugszeichenlisteLIST OF REFERENCE NUMBERS

AA
erster Anschluss des Verpolschutzes. Der erste Anschluss (A) stellt den Ausgang des Treibers (DR), den Eingang der Eingangsstufe (IN) des inneren integrierten Schaltkreises und den Eingang des Verpolschutzes bestehend aus den Transistoren (NTR, PTR) dar. Dabei ist dieser Knoten im Falle eines N-dotierten Substrates mit dem Drain (D1) des ersten P-Kanal-Transistors (PTR) und dem Source (S2) des ersten N-Kanal-Transistors (NTR) und im Falle eines P-dotierten Substrates mit dem Drain (D3) des zweiten N-Kanal-Transistors (NTR2) und dem Source (S4) des zweiten P-Kanal-Transistors (PTR2) verbunden.first connection of reverse polarity protection. The first terminal (A) represents the output of the driver (DR), the input of the input stage (IN) of the internal integrated circuit and the input of the polarity reversal protection consisting of the transistors (NTR, PTR). In the case of an N doped substrate with the drain (D1) of the first P-channel transistor (PTR) and the source (S2) of the first N-channel transistor (NTR) and in the case of a P-doped substrate with the drain (D3) of the second N-channel transistor (NTR2) and the source (S4) of the second P-channel transistor (PTR2).
BB
zweiter Anschluss des Verpolschutzes. Der erste Anschluss (A) stellt den Ausgang der Schaltung (I/O und den Ausgang des Verpolschutzes bestehend aus den Transistoren (NTR, PTR oder NTR2, PTR2) dar. Dabei ist dieser Knoten im Falle eines N-dotierten Substrates mit dem Source (S1) des ersten P-Kanal-Transistors (PTR) und dem Drain (D2) des ersten N-Kanal-Transistors (NTR) und im Falle eines P-dotierten Substrates mit dem Source (S3) des zweiten N-Kanal-Transistors (NTR2) und dem Drain (D4) des zweiten P-Kanal-Transistors (PTR2) verbunden.second connection of the reverse polarity protection. The first terminal (A) represents the output of the circuit (I / O and the output of the polarity reversal protection consisting of the transistors (NTR, PTR or NTR2, PTR2). In the case of an N-doped substrate, this node is connected to the source (FIG. S1) of the first P-channel transistor (PTR) and the drain (D2) of the first N-channel transistor (NTR) and in the case of a P-doped substrate to the source (S3) of the second N-channel transistor ( NTR2) and the drain (D4) of the second P-channel transistor (PTR2).
CH1CH1
erster Kanal im P-Kanal-Transistor PTRfirst channel in the P-channel transistor PTR
CH2CH2
zweiter Kanal im N-Kanal-Transistor NTRsecond channel in the N-channel transistor NTR
CH3CH3
dritter Kanal im zweiten N-Kanal-Transistor NTR2third channel in the second N-channel transistor NTR2
CH4CH4
vierter Kanal im zweiten P-Kanal-Transistor PTR2fourth channel in the second P-channel transistor PTR2
D1D1
Drain des P-Kanal-Transistors (PTR), auch mit Bezug auf die Halbleiterstruktur als stark dotiertes erstes Drain-Gebiet (D1) vom ersten Leitungstyp, insbesondere von einem P-Leitungstyp bezeichnet.Drain of the P-channel transistor (PTR), also referred to with respect to the semiconductor structure as heavily doped first drain region (D1) of the first conductivity type, in particular of a P-type conductivity.
D2D2
Drain des N-Kanal-Transistors (NTR) auch als stark dotiertes zweites Drain-Gebiet (D2) vom zweiten Leitungstyp bezeichnet.Drain of the N-channel transistor (NTR) also referred to as heavily doped second drain region (D2) of the second conductivity type.
D3D3
Drain des zweiten N-Kanal-Transistors (NTR2), auch mit Bezug auf die Halbleiterstruktur als stark dotiertes erstes Drain-Gebiet (D3) vom ersten Leitungstyp, insbesondere von einem N-Leitungstyp, bezeichnet.Drain of the second N-channel transistor (NTR2), also referred to with respect to the semiconductor structure as heavily doped first drain region (D3) of the first conductivity type, in particular of an N-type conductivity.
D4D4
Drain des zweiten P-Kanal-Transistors (PTR2) auch als stark dotiertes zweites Drain-Gebiet (D4) vom zweiten Leitungstyp, insbesondere von einem P-Leitungstyp, bezeichnet.Drain of the second P-channel transistor (PTR2) also referred to as heavily doped second drain region (D4) of the second conductivity type, in particular of a P-type conductivity.
DKDK
Gate-seitigen Kante (DK) des Drain- Gebiets (D1) des P-Kanal-Transistors (PTR), bzw. des Drain-Gebiets (D3) des zweiten N-Kanal-Transistors (NTR2).Gate-side edge (DK) of the drain region (D1) of the P-channel transistor (PTR), and the drain region (D3) of the second N-channel transistor (NTR2).
DRDR
Treiber. Der Treiber steht ganz allgemein für die Schnittstelle zwischen dem inneren Teil des zu schützenden integrierten CMOS-Schaltkreises und der Außenwelt. Hierbei kann es sich auch nur um einen Eingang handeln.Driver. The driver generally represents the interface between the inner part of the CMOS integrated circuit to be protected and the outside world. This can also be just an input.
E1E1
linear oder nichtlinear mit einem zumindest differentiellen ohmschen Widerstand behaftete elektrische Verbindung (E1, R1) zwischen dem Gate (G1) des P-Kanal-Transistors (PTR) bzw. zwischen dem Gate (G3) des zweiten N-Kanal-Transistors (NTR2)auf der einen Seite und dem zweiten Anschluss (B), der wiederum mit dem EiP-/Ausgang (I/O) gekoppelt ist auf der anderen Seite. Es kann sich hierbei auch um eine komplexere Schaltung handeln.linear or non-linear with an at least differential ohmic Resistive electrical connection (E1, R1) between the gate (G1) of the P-channel transistor (PTR) and between the gate (G3) of the second N-channel transistor (NTR2) on the one side and the second terminal (B), which in turn is coupled to the EiP / output (I / O) on the other side. It can also be a more complex circuit.
E2E2
linear oder nichtlinear mit einem zumindest differentiellen ohmschen Widerstand behaftete elektrische Verbindung (E2, R2) zwischen dem Gate (G2) des N-Kanal-Transistors (NTR) bzw. dem Gate (G4) des zweiten P-Kanal-Transistors (PTR2) auf der einen Seiten und dem Referenzpotenzial auf der anderen Seite. Es kann sich hierbei auch um eine komplexere Schaltung handeln.linear or non-linearly connected to an at least differential ohmic resistance electrical connection (E2, R2) between the gate (G2) of the N-channel transistor (NTR) and the gate (G4) of the second P-channel transistor (PTR2) one side and the reference potential on the other. It can also be a more complex circuit.
G1G1
Gate des P-Kanal-Transistors (PTR)Gate of the P-channel transistor (PTR)
G2G2
Gate des N-Kanal-Transistors (NTR) auch als zweites Gate bezeichnetGate of the N-channel transistor (NTR) also referred to as the second gate
G3G3
Gate des zweiten N-Kanal-Transistors (NTR2)Gate of the second N-channel transistor (NTR2)
G4G4
Gate des zweiten P-Kanal-Transistors (PTR2) auch als viertes Gate bezeichnet Gate of the second P-channel transistor (PTR2) also referred to as the fourth gate
GKDGKD
die Drain-seitige Kante (GKD) des Gates (G1) des P-Kanal-Transistors (PTR) bzw. des Gates (G3) des zweiten N- Kanal-Transistors (NTR2)the drain-side edge (GKD) of the gate (G1) of the P-channel transistor (PTR) and the gate (G3) of the second N-channel transistor (NTR2)
GKSGKS
auf der Seite des ersten Source-Gebiets (S1) liegende Kante des Gate (G1) des P-Kanal-Transistors (PTR) bzw. des Gate (G3) des zweiten N-Kanal-Transistors (NTR2)edge of the gate (G1) of the P-channel transistor (PTR) or the gate (G3) of the second N-channel transistor (NTR2) lying on the side of the first source region (S1)
GNDGND
Referenzpotenzial. Es handelt sich um den ersten Pol einer Energiequelle. Hierbei handelt es sich typischerweise um das MassepotenzialReference potential. It is the first pole of an energy source. This is typically the ground potential
I/OI / O
Ein-Ausgang des SchaltreisesOn-output of the switching circuit
ININ
Eingangsstufe der inneren integrierten SchaltungInput stage of the internal integrated circuit
Isis
gesteuerte elektrische Stromquellecontrolled electrical power source
NDXNDX
schwach dotiertes zweites Gebiet (NDX) eines zweiten Leitungstyps, insbesondere eines N-Leitungstyps.lightly doped second region (NDX) of a second conductivity type, in particular of an N conductivity type.
NTRNTR
erster N-Kanal-Transistor (vorzugsweise selbstsperrend).first N-channel transistor (preferably self-locking).
NTR2NTR2
zweiter N-Kanal-Transistor (vorzugsweise selbstsperrend) auf einem P-Substrat in einer N-Wanne (NW') gefertigt.second N-channel transistor (preferably self-locking) on a P-substrate in an N-well (NW ') made.
NWnorthwest
N-Wanne für die Transistoren, auch mit schwach dotiertes, erstes Gebiet (NW) eines ersten Leitungstyps, insbesondere eines N-Leitungstyps, bezeichnet.N-well for the transistors, also with lightly doped, first region (NW) of a first conductivity type, in particular of an N-type conductivity called.
NW'NW '
optionale N-Wanne für den zweiten P-Kanal-Transistor (PTR2) schwach dotiertes viertes Gebiet (NW') eines ersten Leitungstyps bezeichnet. Diese Wanne kann mit der N-Wanne (NW) identisch sein und/oder eine Einheit mit derselben bilden. In der Regel handelt es sich um die N-Wanne des zweiten P-Kanal-Transistors (PTR2).optional N-well for the second P-channel transistor (PTR2), lightly doped fourth region (NW ') of a first conductivity type. This tray can be identical to the N-tray (NW) and / or form a unit with the same. Typically, it is the N-well of the second P-channel transistor (PTR2).
NWINWI
N-Wanne für die Transistoren auf P-SOI-SubstratN-well for the transistors on P-SOI substrate
NWI'NWI '
optionale N-Wanne für den zweiten P-Kanal-Transistor (PTR2) auf P-SOI-Substratoptional N-well for the second P-channel transistor (PTR2) on P-SOI substrate
PDXPDX
schwach dotiertes zweites Gebiet (PDX) eines zweiten Leitungstyps, insbesondere eines P-Leitungstyps.lightly doped second region (PDX) of a second conductivity type, in particular of a P conductivity type.
PTRPTR
erster Hochvolt-P-Kanal-Transistor (vorzugsweise selbstsperrend) auf einem N-Substrat in einer P-Wanne (PW) gefertigt.first high-voltage P-channel transistor (preferably self-locking) on an N-substrate in a P-well (PW) made.
PTR2PTR2
zweiter P-Kanal-Transistor (vorzugsweise selbstsperrend) auf einem P-Substrat in einer N-Wanne (NW') gefertigt.second P-channel transistor (preferably self-locking) on a P-substrate in an N-well (NW ') made.
PWPW
P-Wanne für die Transistoren, auch mit schwach dotiertes, erstes Gebiet (PW) eines ersten Leitungstyps, insbesondere eines P-Leitungstyps, bezeichnet.P-well for the transistors, also with lightly doped, first region (PW) of a first conductivity type, in particular a P-type conductivity designated.
PW'PW '
optionale P-Wanne für den N-Kanal-Transistor (NTR) schwach dotiertes viertes Gebiet (PW') eines ersten Leitungstyps bezeichnet. Diese Wanne kann mit der P-Wanne (PW) identisch sein und/oder eine Einheit mit derselben bilden. In der Regel handelt es sich um die P-Wanne des N-Kanal-Transistors (NTR).optional P-well for the N-channel transistor (NTR) lightly doped fourth region (PW ') of a first conductivity type called. This tray can be identical to the P-tray (PW) and / or form a unit with the same. Typically, it is the P-well of the N-channel transistor (NTR).
PWIPWI
P-Wanne für die Transistoren auf N-SOI-SubstratP-well for the transistors on N-SOI substrate
PWI'PWI '
optionale P-Wanne für den N-Kanal-Transistor (NTR) auf N-SOI-Substrat optional P-well for N-channel transistor (NTR) on N-SOI substrate
R1R1
erster elektrischer Widerstand. Der erste elektrische Widerstand kann auch durch eine komplexere Schaltung (E1) ersetzt werden.first electrical resistance. The first electrical resistance can also be replaced by a more complex circuit (E1).
R2R2
zweiter elektrischer Widerstand. Der zweite elektrische Widerstand kann auch durch eine komplexere Schaltung (E2), die sich ggf. auch nicht ohmsch, also beispielsweise nichtlinear oder mit Hysteresen behaftet, verhalten kann, ersetzt werden.second electrical resistance. The second electrical resistance can also be replaced by a more complex circuit (E2), which may also not behave ohmically, that is to say, for example, non-linearly or with hysteresis.
S1S1
Source des P-Kanal-Transistors (PTR), auch als stark P-dotiertes erstes Source-Gebiet (S1) vom ersten Leitungstyp bezeichnet.Source of the P-channel transistor (PTR), also referred to as a heavily P-doped first source region (S1) of the first conductivity type.
S12 S1 2
zweiter stark N-dotierter Source-Kontakt (S12) des ersten P-Kanal-Transistors (PTR), der auch als zweites hoch N-dotiertes Source-Gebiet vom zweiten Ladungstyp bezeichnet wird.second heavily N-doped source contact (S1 2 ) of the first P-channel transistor (PTR), which is also referred to as a second highly N-doped source region of the second charge type.
S2S2
Source des N-Kanal-Transistors (NTR), auch als stark dotiertes drittes Source-Gebiet (S2) vom ersten Leitungstyp bezeichnet.Source of the N-channel transistor (NTR), also referred to as heavily doped third source region (S2) of the first conductivity type.
S3S3
Source des zweiten N-Kanal-Transistors (NTR2), auch als stark N-dotiertes erstes Source-Gebiet (S3) vom ersten Leitungstyp bezeichnet.Source of the second N-channel transistor (NTR2), also referred to as a heavily N-doped first source region (S3) of the first conductivity type.
S32 S3 2
zweiter stark P-dotierter Source-Kontakt (S32) des zweiten N-Kanal-transistors (NTR2), der auch als zweites hoch P-dotiertes Source-Gebiet vom zweiten Ladungstyp bezeichnet wird.second heavily P-doped source contact (S3 2 ) of the second N-channel transistor (NTR2), which is also referred to as a second highly P-doped source region of the second charge type.
S4S4
Source des zweiten P-Kanal-Transistors (PTR2), auch als stark P-dotiertes drittes Source-Gebiet (S4) vom ersten Leitungstyp bezeichnet.Source of the second P-channel transistor (PTR2), also referred to as a heavily P-doped third source region (S4) of the first conductivity type.
Sksk
Gate-seitige Kante (SK) des ersten Source-Gebiets (S1)Gate-side edge (SK) of the first source region (S1)
StSt
Steuerung die die gesteuerte elektrische Stromquelle (Is) steuert.Control that controls the controlled electrical power source (Is).
STISTI
Shallow-Trench-IsolationShallow trench isolation
SUBSUB
Substrat aus einem Halbleitermaterial das schwach dotiert ist und einen zweiten Leitungstyp, insbesondere einen N-Leitungstyp, aufweist. Das Substrat ist insbesondere bei einer CMOS-Technik typischerweise schwach N-dotiert. Natürlich sind auch schwach P-dotierte Substrate denkbar. In diesen Fällen werden für alle Dotierungen die komplementären Dotierungen verwendet. Die Beschreibung oben basiert auf einem schwach N-dotiertem Substrat. Im Falle eines schwach P-dotierten Substrates werden statt N-dotierter Bereiche der obigen Beschreibung P-dotierteBereiche verwendet und statt P-dotierter Bereiche N-dotierte Bereiche. Insofern umfasst diese Offenbarung beide Grundvarianten.Substrate of a semiconductor material which is lightly doped and a second conductivity type, in particular an N-type conductivity having. The substrate is typically weakly N-doped, particularly in a CMOS technique. Of course, weakly P-doped substrates are also conceivable. In these cases, the complementary dopants are used for all dopants. The description above is based on a weakly N-doped substrate. In the case of a weakly P-doped substrate, instead of N-doped regions in the above description, P-doped regions are used and N-doped regions instead of P-doped regions. In this respect, this disclosure includes both basic variants.
SUBCSUBC
Substratkontaktsubstrate contact
WCWC
Wannenkontakt. Im Falle eines N-dotierten Substrates ist der Wannenkontakt als hoch P-dotiertes Gebiet ausgeführt. Im Falle eines P-dotierten Substrates (SUB) ist der Wannenkontakt als hoch N-dotiertes Gebiet ausgeführt.When contact. In the case of an N-doped substrate, the well contact is designed as a highly P-doped region. In the case of a P-doped substrate (SUB), the well contact is designed as a highly N-doped region.

Claims (4)

Verfahren zum Schutz einer integrierten CMOS Schaltung vor Verpolung dadurch gekennzeichnet, dass es als Verpolschutz eine Schaltung verwendet, die a. auf der einen Seite mit einem ersten Anschluss (A) mit einem Treiber (DR) des integrierten CMOS Schaltkreises verbunden ist und b. die eine Parallelschaltung aus einem P-Kanal-Transistor (PTR2) und einem N-Kanal-Transistor (NTR2) umfasst und c. wobei der P-Kanal-Transistor (PTR2) ein Hochvolttransistor, insbesondere ein DMOS Transistor, ist und d. wobei der N-Kanal-Transistor (NTR2) kein Hochvolttransistor ist und e. wobei der Verpolschutz einen ersten Anschluss (A) aufweist, mit dem das Source (S4) des N-Kanal-Transistors (NTR2) und das Drain (D3) des Hochvolt-P-Kanal-Transistors (PTR2) verbunden ist und f. wobei der Verpolschutz einen zweiten Anschluss (B) aufweist, mit dem das Drain (D4) des N-Kanal-Transistors (NTR2) und das Source (S3) des Hochvolt-P-Kanal-Transistors (PTR2) verbunden ist und g. wobei sowohl der Hochvolt-P-Kanal-Transistor (PTR2) als auch der N-Kanal-Transistor (NTR2) in einer gemeinsamen P-Wanne (PW) liegen und h. wobei die P-Wanne (PW) sich in einem N-dotierten Substrat (Sub), das auch eine weitere N-dotierten Wanne sein kann, befindet und i. wobei der Wannenanschluss (D3) der P-Wanne (PW) mit dem ersten Anschluss (A) elektrisch verbunden ist und j. wobei der zweite Anschluss (B) mit dem Eingang und/oder Ausgang des integrierten CMOS Schaltkreises (I/O) verbunden ist.Method for protecting an integrated CMOS circuit from reverse polarity, characterized in that it uses a circuit as reverse polarity protection, the a. on one side connected to a first terminal (A) with a driver (DR) of the integrated CMOS circuit and b. comprising a parallel connection of a P-channel transistor (PTR2) and an N-channel transistor (NTR2), and c. wherein the P-channel transistor (PTR2) is a high-voltage transistor, in particular a DMOS transistor, and d. wherein the N-channel transistor (NTR2) is not a high-voltage transistor and e. the reverse polarity protection having a first terminal (A) to which the source (S4) of the N-channel transistor (NTR2) and the drain (D3) of the high-voltage P-channel transistor (PTR2) are connected, and f. wherein the polarity reversal protection has a second connection (B), with which the drain (D4) of the N-channel Transistor (NTR2) and the source (S3) of the high-voltage P-channel transistor (PTR2) is connected and g. wherein both the high-voltage P-channel transistor (PTR2) and the N-channel transistor (NTR2) lie in a common P-well (PW) and h. wherein the P-well (PW) is located in an N-doped substrate (Sub), which may also be another N-doped well, and i. wherein the well terminal (D3) of the P-well (PW) is electrically connected to the first terminal (A), and j. wherein the second terminal (B) is connected to the input and / or output of the CMOS integrated circuit (I / O). Verfahren zum Schutz einer integrierten CMOS Schaltung vor Verpolung dadurch gekennzeichnet, dass es als Verpolschutz eine Schaltung verwendet, die a. auf der einen Seite mit einem ersten Anschluss (A) mit einem Treiber (DR) des integrierten CMOS Schaltkreises verbunden ist und b. wobei der Verpolschutz aus einer Parallelschaltung aus einem Hochvolt-P-Kanal-Transistor (PTR2) und einem N-Kanal-Transistor (NTR2) besteht und c. wobei der Verpolschutz einen ersten Anschluss (A) aufweist, mit dem das Source (S4) des N-Kanal-Transistors (NTR2) und das Drain (D3) des Hochvolt-P-Kanal-Transistors (PTR2) verbunden ist und d. wobei der Verpolschutz einen zweiten Anschluss (B) aufweist, mit dem das Drain (D4) des N-Kanal-Transistors (NTR2) und das Source (S3) des Hochvolt-P-Kanal-Transistors (PTR2) verbunden ist und e. wobei sowohl der Hochvolt-P-Kanal-Transistor (PTR2) als auch der N-Kanal-Transistor (NTR2) in je einer P-Wanne (PW, PW') liegen, die elektrisch verbunden sind, und f. wobei die P-Wannen (PW, PW') sich in einem N-dotierten Substrat (Sub), das auch eine weitere N-dotierten Wanne sein kann, befinden und g. wobei die Wannenanschlüsse (WC, D3) dieser P-Wannen (PW, PW') mit dem ersten Anschluss (A) und untereinander elektrisch verbunden sind und h. wobei der zweite Anschluss (B) mit dem Eingang und/oder Ausgang des integrierten CMOS Schaltkreises (I/O) verbunden ist.Method for protecting an integrated CMOS circuit from reverse polarity, characterized in that it uses a circuit as reverse polarity protection, the a. on one side connected to a first terminal (A) with a driver (DR) of the integrated CMOS circuit and b. wherein the polarity reversal protection consists of a parallel connection of a high-voltage P-channel transistor (PTR2) and an N-channel transistor (NTR2) and c. the reverse polarity protection having a first terminal (A) to which the source (S4) of the N-channel transistor (NTR2) and the drain (D3) of the high-voltage P-channel transistor (PTR2) are connected and d. the reverse polarity protection having a second terminal (B) to which the drain (D4) of the N-channel transistor (NTR2) and the source (S3) of the high-voltage P-channel transistor (PTR2) are connected and e. wherein both the high-voltage P-channel transistor (PTR2) and the N-channel transistor (NTR2) each lie in a P-well (PW, PW '), which are electrically connected, and f. wherein the P-wells (PW, PW ') are located in an N-doped substrate (Sub), which may also be another N-doped well, and g. wherein the well terminals (WC, D3) of these P-wells (PW, PW ') are electrically connected to the first terminal (A) and to each other, and h. wherein the second terminal (B) is connected to the input and / or output of the CMOS integrated circuit (I / O). Verfahren zum Schutz einer integrierten CMOS Schaltung vor Verpolung dadurch gekennzeichnet, dass es als Verpolschutz eine Schaltung verwendet, die eine Transistorstruktur umfasst, a. sie ein Substrat (SUB) oder eine erste N-Wanne aus einem Halbleitermaterial, das schwach dotiert ist und einen N-Leitungstyp besitzt, aufweist und, b. wobei sie ein in dem Substrat (SUB) oder der ersten N-Wanne ausgebildeten, schwach dotiertes, erstes Gebiet (PW) eines P-Leitungstyps aufweist und c. wobei sie ein in dem ersten Gebiet (PW) ausgebildetes, stark dotiertes, erstes Drain-Gebiet (D3) vom P-Leitungstyp aufweist und, d. wobei sie ein in dem ersten Gebiet (PW) ausgebildetes und von dem ersten Drain-Gebiet (D3) beabstandetes, schwach dotiertes, zweites Gebiet (NDX) eines N-Leitungstyps aufweist und e. wobei sie ein in dem zweiten Gebiet (NDX) ausgebildetes, stark dotiertes, erstes Source-Gebiet (S3) vom P-Leitungstyp, aufweist und f. wobei sie ein in dem zweiten Gebiet (NDX) ausgebildetes, stark dotiertes, zweites Source-Gebiet (S32) vom N-Leitungstyp, aufweist, das mit dem ersten Source-Gebiet (S3) elektrisch verbunden ist, und g. wobei sie ein Gate (G3) zwischen dem ersten Source-Gebiet (S3) und dem ersten Drain-Gebiet (D3) aufweist und h. wobei die auf der Seite des ersten Source-Gebiets (S3) liegende Kante (GKS) des Gate (G3) mit der Gate-seitigen Kante (SK) des ersten Source-Gebiets (S3) im Wesentlichen fluchtet und i. wobei das Gate (G3) sich über das zweite Gebiet (NDX) und das erste Gebiet (PW) und den ersten Kanal (CH3) erstreckt und j. wobei die Drain-seitige Kante (GKD) des Gate (G3) von der Gate-seitigen Kante (DK) des Drain-Gebiets (D3) beabstandet ist und, k. wobei das zweite Gebiet (NDX) eine i. einer gewünschten Schwellenspannung entsprechende Oberflächen Dotierungskonzentration und ii. eine der gewünschten Ausgangsspannungsfestigkeit entsprechende Durchbruchspannung zum ersten Gebiet (PW) aufweist und 1. wobei sie ein in dem ersten Gebiet (PW) ausgebildetes stark dotiertes zweites Drain-Gebiet (D4) eines Transistors (NTR) vom N-Leitungstyp aufweist und, m. wobei sie ein stark dotiertes drittes Source-Gebiet (S4) vom P-Leitungstyp aufweist und n. wobei sie ein zweites Gate (G4) zwischen dem dritten Source-Gebiet (S4) und dem zweiten Drain-Gebiet (D4) aufweist und o. wobei das zweite Gate (G4) sich über das erste Gebiet (PW) zwischen dem zweiten Drain-Gebiet (D4) und dem dritten Source-Gebiet (S4) erstreckt und p. wobei das dritte Source-Gebiet (S4) mit dem ersten Drain-Gebiet (D3) elektrisch verbunden ist und einen ersten Anschluss (A) des Verpolschutzes bildet und q. wobei das zweite Drain-Gebiet (D4) mit dem ersten Source-Gebiet (S3) elektrisch verbunden ist und einen zweiten Anschluss (B) des Verpolschutzes und den Wannenkontakt des zweiten Gebiets (PDX) bildet.Method for protecting an integrated CMOS circuit from reverse polarity, characterized in that it uses as a polarity reversal protection a circuit comprising a transistor structure, a. it has a substrate (SUB) or a first N-well made of a semiconductor material which is lightly doped and has an N-type conductivity, and, b. wherein it has a P-type first P-type region (PW) formed in the substrate (SUB) or the first N-well, and c. wherein it has a heavily doped P-type first drain region (D3) formed in the first region (PW), and d. wherein it comprises a lightly doped second region (NDX) of N conductivity type formed in the first region (PW) and spaced from the first drain region (D3), and e. wherein it comprises a heavily doped P-type first source region (S3) formed in the second region (NDX) and f. wherein it comprises a heavily doped second source region (S3 2 ) of the N-type conductivity formed in the second region (NDX), which is electrically connected to the first source region (S3), and g. wherein it has a gate (G3) between the first source region (S3) and the first drain region (D3), and h. wherein the edge (GKS) of the gate (G3) lying on the side of the first source region (S3) is substantially aligned with the gate-side edge (SK) of the first source region (S3), and i. wherein the gate (G3) extends over the second region (NDX) and the first region (PW) and the first channel (CH3), and j. wherein the drain-side edge (GKD) of the gate (G3) is spaced from the gate-side edge (DK) of the drain region (D3) and, k. wherein the second area (NDX) is an i. surface doping concentration corresponding to a desired threshold voltage, and ii. 1. wherein it has a heavily doped second drain region (D4) of an N-conduction type transistor (NTR) formed in the first region (PW) and, m. wherein it has a heavily doped P-type third source region (S4) and n. wherein it has a second gate (G4) between the third source region (S4) and the second drain region (D4), and o. wherein the second gate (G4) extends across the first region (PW) between the second drain region (D4) and the third source region (S4), and p. wherein the third source region (S4) is electrically connected to the first drain region (D3) and forms a first terminal (A) of the reverse polarity protection, and q. wherein the second drain region (D4) is electrically connected to the first source region (S3) and forms a second connection (B) of the polarity reversal protection and the well contact of the second region (PDX). Verfahren zum Schutz einer integrierten CMOS Schaltung vor Verpolung dadurch gekennzeichnet, dass es als Verpolschutz eine Schaltung verwendet, die ein Transfergatter umfasst a. das einen Hochvolt-P-Kanal-MOS-Transistor (PTR2) und b. einem N-Kanal-MOS-Transistor (NTR2) aufweist und c. wobei die beiden Transistoren (PTR2, NTR2) parallel geschaltet sind und d. wobei die Parallelschaltung einen ersten Anschluss (A) und einen zweiten Anschluss (B), an denen das Drain des einen Transistors jeweils mit dem Source des anderen Transistors verbunden ist, aufweist und e. wobei die Spannung an dem Gate des P-Kanal-Transistors (PTR2) gegenüber dem zweiten Anschluss (B) in zumindest einem Arbeitszustand negativ ist und gleichzeitig die Spannung an dem Gate des N-Kanal-Transistors (NTR2) gegenüber dem ersten Anschluss (A) in zumindest einem Arbeitszustand positiv ist und f. wobei beide Transistoren (PTR2, NTR2) in jeweils einer P-Wanne (PW, PW') liegen, die jeweils mit dem ersten Anschluss (A) und untereinander elektrisch verbunden sind, und g. wobei der Hochvolt-P-Kanal-Transistor (PTR2) ein hoch P-dotiertes Drain-Gebiet (D3) aufweist, das von einem schwach N-dotierten Gebiet (NDX) umgeben ist und innerhalb der P-Wanne (PW) des Hochvolt-P-Kanal-Transistors (PTR2) liegt.Method for protecting an integrated CMOS circuit from reverse polarity, characterized in that it uses as a reverse polarity protection a circuit comprising a transfer gate a. a high-voltage P-channel MOS transistor (PTR2) and b. an N-channel MOS transistor (NTR2) and c. wherein the two transistors (PTR2, NTR2) are connected in parallel and d. wherein the parallel circuit comprises a first terminal (A) and a second terminal (B) at which the drain of one transistor is connected to the source of the other transistor, and e. wherein the voltage at the gate of the P-channel transistor (PTR2) is negative with respect to the second terminal (B) in at least one operating state and at the same time the voltage at the gate of the N-channel transistor (NTR2) opposite the first terminal (A ) is positive in at least one working condition and f. wherein both transistors (PTR2, NTR2) are in each case a P-well (PW, PW '), which are each electrically connected to the first terminal (A) and each other, and g. wherein the high-voltage P-channel transistor (PTR2) has a highly P-doped drain region (D3), which is surrounded by a weakly N-doped region (NDX) and within the P-well (PW) of the high-voltage P-channel transistor (PTR2) is located.
DE102015004235.1A 2014-04-14 2015-03-30 Method of protecting a CMOS circuit on an N-substrate from reverse polarity Active DE102015004235B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102015004235.1A DE102015004235B4 (en) 2014-04-14 2015-03-30 Method of protecting a CMOS circuit on an N-substrate from reverse polarity

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102014005788 2014-04-14
DE102014005788.7 2014-04-14
DE102014017145 2014-11-14
DE102014017145.0 2014-11-14
DE102015004235.1A DE102015004235B4 (en) 2014-04-14 2015-03-30 Method of protecting a CMOS circuit on an N-substrate from reverse polarity

Publications (2)

Publication Number Publication Date
DE102015004235A1 DE102015004235A1 (en) 2015-10-15
DE102015004235B4 true DE102015004235B4 (en) 2019-01-03

Family

ID=54193315

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015004235.1A Active DE102015004235B4 (en) 2014-04-14 2015-03-30 Method of protecting a CMOS circuit on an N-substrate from reverse polarity

Country Status (1)

Country Link
DE (1) DE102015004235B4 (en)

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3535788A1 (en) 1985-09-03 1986-02-20 Siemens AG, 1000 Berlin und 8000 München Incorrect polarity protection for circuit arrangements
DE4334515C1 (en) 1993-10-09 1994-10-20 Itt Ind Gmbh Deutsche Polarity reversal protection for integrated electronic circuits in CMOS technology
DE4424480A1 (en) 1994-07-12 1996-01-18 Daimler Benz Aerospace Ag Driver circuit
DE19640272C2 (en) 1996-09-30 1998-07-23 Siemens Ag Reverse polarity protection circuit for integrated circuits
US6686233B2 (en) 2000-11-03 2004-02-03 Telefonaktiebolaget Lm Ericsson Integration of high voltage self-aligned MOS components
DE10314601B4 (en) 2003-03-31 2005-04-21 Infineon Technologies Ag Semiconductor circuit with a protection circuit against reverse polarity or overvoltage or undervoltage at the output
DE69927663T2 (en) 1999-01-29 2006-06-01 Fairchild Semiconductor Corp. Over or under voltage tolerant transfer gate
US7304526B2 (en) 2003-10-23 2007-12-04 Nxp B.V. Switching circuit for handling signal voltages greater than the supply voltage
JP2011222549A (en) 2010-04-02 2011-11-04 Seiko Epson Corp Esd protection circuit and integrated circuit
US20110292553A1 (en) * 2010-05-31 2011-12-01 Samsung Electronics Co., Ltd. Integrated circuit device and electrostatic discharge protecting circuit thereof
US20130045577A1 (en) * 2011-08-16 2013-02-21 Richtek Technology Corporation, R.O.C. Manufacturing method of high voltage device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4922433B2 (en) 2010-05-31 2012-04-25 株式会社東芝 Magnetic disk apparatus and data block rewriting method

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3535788A1 (en) 1985-09-03 1986-02-20 Siemens AG, 1000 Berlin und 8000 München Incorrect polarity protection for circuit arrangements
DE4334515C1 (en) 1993-10-09 1994-10-20 Itt Ind Gmbh Deutsche Polarity reversal protection for integrated electronic circuits in CMOS technology
DE4424480A1 (en) 1994-07-12 1996-01-18 Daimler Benz Aerospace Ag Driver circuit
DE19640272C2 (en) 1996-09-30 1998-07-23 Siemens Ag Reverse polarity protection circuit for integrated circuits
DE69927663T2 (en) 1999-01-29 2006-06-01 Fairchild Semiconductor Corp. Over or under voltage tolerant transfer gate
US6686233B2 (en) 2000-11-03 2004-02-03 Telefonaktiebolaget Lm Ericsson Integration of high voltage self-aligned MOS components
DE10314601B4 (en) 2003-03-31 2005-04-21 Infineon Technologies Ag Semiconductor circuit with a protection circuit against reverse polarity or overvoltage or undervoltage at the output
US7304526B2 (en) 2003-10-23 2007-12-04 Nxp B.V. Switching circuit for handling signal voltages greater than the supply voltage
JP2011222549A (en) 2010-04-02 2011-11-04 Seiko Epson Corp Esd protection circuit and integrated circuit
US20110292553A1 (en) * 2010-05-31 2011-12-01 Samsung Electronics Co., Ltd. Integrated circuit device and electrostatic discharge protecting circuit thereof
US20130045577A1 (en) * 2011-08-16 2013-02-21 Richtek Technology Corporation, R.O.C. Manufacturing method of high voltage device

Also Published As

Publication number Publication date
DE102015004235A1 (en) 2015-10-15

Similar Documents

Publication Publication Date Title
DE102011056317B4 (en) Semiconductor ESD circuit and method
DE102015223713B4 (en) Device for ESD protection and manufacturing process
DE102016106309B4 (en) High speed interface protection device
DE102011054700B4 (en) Semiconductor ESD device and method
DE102014113636B4 (en) On-chip reverse polarity protection in accordance with ISO and ESD requirements
DE3910709C2 (en) Protection device for integrated circuits against electrostatic discharge
DE102008036834B4 (en) Diode-based ESE concept for demos protection
DE102013218670A1 (en) Reverse polarity protection for high-side switches in n-substrate
DE9209990U1 (en) Integrated circuit with MOS capacitor for improved electrostatic discharge protection
WO2000063972A1 (en) Semiconductor component
DE102012014860A1 (en) ESD protection
DE102013103082A1 (en) Low voltage ESD limitation using high voltage devices
DE112015000418T5 (en) An ESD terminal with a design-adjustable trip voltage and a holding voltage above the supply voltage
DE102004059627B4 (en) Semiconductor device having a high potential island region
DE10223950A1 (en) MOS power transistor has one or more gate zones, each between source and drain or bulk node zones; each bulk node zone is arranged separately from one or more source electrode zones
DE19740125A1 (en) Discharge protection circuit for miniature CMOS component
DE69722150T2 (en) Semiconductor device with a protective agent
EP0355501B1 (en) Bipolar transistor as protection device for integrated circuits
EP0166386A2 (en) Integrated circuit of the complementary circuit technique
DE102015004235B4 (en) Method of protecting a CMOS circuit on an N-substrate from reverse polarity
DE102015004237B4 (en) Method of protecting a CMOS circuit on a P-substrate from reverse polarity
DE102006026691A1 (en) Electronic circuit e.g. integrated circuit, protecting arrangement, has trough connection of transistor interconnected with terminal of circuit having terminal connected with ground line and virtual supply line connected with terminal
DE102013106668A1 (en) diode chain
DE19938403C2 (en) circuit
DE102015116099B3 (en) INTEGRATED CIRCUIT WITH A VARIETY OF TRANSISTORS AND AT LEAST ONE VOLTAGE-LIMITING STRUCTURE

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R081 Change of applicant/patentee

Owner name: ELMOS SEMICONDUCTOR SE, DE

Free format text: FORMER OWNER: ELMOS SEMICONDUCTOR AG, 44227 DORTMUND, DE