Querverweis auf verwandte AnmeldungenCross-reference to related applications
Die vorliegende Patentanmeldung betrifft die gleichzeitig eingereichte US-Patentanmeldung mit dem Titel „Communication Apparatus with Improved Performance and Associated Methods”, Anwaltsaktenzeichen-Nummer SILA356.The present patent application relates to co-pending US patent application entitled "Communication Apparatus with Improved Performance and Associated Methods, Attorney Docket No. SILA356.
ErfindungsgebietTHE iNVENTION field
Die Offenbarung betrifft allgemein Kommunikationsvorrichtungen und Verfahren und insbesondere Vorrichtungen für eine Kommunikationsvorrichtung mit verbesserter Leistung, wie etwa eine USB-Kommunikationsvorrichtung (Universal Serial Bus), und assoziierte Verfahren.The disclosure generally relates to communication devices and methods and, more particularly, to devices for an improved performance communication device, such as a Universal Serial Bus (USB) communication device, and associated methods.
Allgemeiner Stand der TechnikGeneral state of the art
Typische Informations- oder Datenverarbeitungssysteme oder Elektroniksysteme enthalten verschiedene Teilsysteme oder -module. Die Teilsysteme oder -module können unterschiedliche Funktionalität bereitstellen. Die modulare Art des Systems (zum Beispiel unter Verwendung von Teilsystemen) liefert Systemdesignern mehr Flexibilität beim Auslegen und Herstellen des Systems.Typical information or data processing systems or electronic systems include various subsystems or modules. The subsystems or modules may provide different functionality. The modular nature of the system (for example, using subsystems) provides system designers with more flexibility in designing and manufacturing the system.
Aufgrund ihrer Art enthalten Systeme typischerweise Vorrichtungen für zwei oder mehr der Teilsysteme oder -module, damit sie miteinander kommunizieren. Die Kommunikation kann über Busse erfolgen. Ein Beispiel für einen derartigen Bus ist USB, ein allgegenwärtiger serieller Bus, der für Kommunikation zwischen verschiedenen Modulen, Teilsystemen oder Schaltungsanordnungen in Elektroniksystemen, wie etwa Datenverarbeitungssystemen, Computern usw., sorgt.By their nature, systems typically include devices for two or more of the subsystems or modules to communicate with each other. The communication can be done via buses. An example of such a bus is USB, a ubiquitous serial bus that provides for communication between various modules, subsystems, or circuitry in electronic systems, such as data processing systems, computers, and so forth.
Seit der Einführung von USB wurde eine Vielzahl an Verfeinerungen und Verbesserungen vorgenommen. Ein Beispiel bildet das US-Patent Nr. 6,917,658 , das ein Taktrückgewinnungsverfahren offenbart, das es einer USB-Einrichtung gestattet, unter Verwendung eines internen Oszillators anstatt eines Quarzoszillators zu arbeiten (oder einer internen Oszillatorfrequenz, die mit einem Quarztakt gekoppelt ist).Since the introduction of USB, many refinements and improvements have been made. An example is that U.S. Patent No. 6,917,658 US-A-4 837 843 which discloses a clock recovery method that allows a USB device to operate using an internal oscillator instead of a quartz oscillator (or an internal oscillator frequency coupled to a crystal clock).
Kurze Darstellung der ErfindungBrief description of the invention
In Ausführungsbeispielen wird eine Vielzahl an Kleinleistungs-Kommunikationsvorrichtungen und assoziierten Verfahren in Betracht gezogen. Gemäß einem Ausführungsbeispiel enthält eine Vorrichtung einen Detektor zum Detektieren eines Ruhezustands einer Kommunikationsstrecke, die Bursts oder Pakete von Informationen kommuniziert. Die Vorrichtung enthält auch einen Oszillator mit einem leistungsarmen und normalen Arbeitsmodus. Der Oszillator vollzieht einen Übergang zum leistungsarmen Modus während des Ruhezustands der Kommunikationsstrecke. Der Oszillator verlässt den leistungsarmen Arbeitsmodus und tritt in den normalen Arbeitsmodus ein, wenn sich die Kommunikationsstrecke in einem Nicht-Ruhezustand befindet.In embodiments, a variety of low power communication devices and associated methods are contemplated. In one embodiment, an apparatus includes a detector for detecting an idle state of a communication link that communicates bursts or packets of information. The device also includes an oscillator with a low power and normal mode of operation. The oscillator makes a transition to the low-power mode during the idle state of the communication link. The oscillator exits low power work mode and enters normal work mode when the communication link is in a non-idle state.
Gemäß einem weiteren Ausführungsbeispiel enthält eine Kommunikationsvorrichtung einen Detektor zum Detektieren von Ruhe- und Nicht-Ruhezuständen einer Kommunikationsstrecke, die Bursts oder Pakete von Informationen kommuniziert, und einen Empfänger, der gekoppelt ist zum Empfangen von Informationen von der Kommunikationsstrecke. Der Empfänger besitzt einen leistungsarmen und normalen Arbeitsmodus. Die Kommunikationsvorrichtung enthält weiterhin einen Controller, der bewirken soll, dass der Empfänger einen Übergang zum leistungsarmen Arbeitsmodus als Reaktion darauf macht, dass der Detektor den Ruhezustand der Kommunikationsstrecke detektiert. Der Controller bewirkt weiterhin, dass der Empfänger als Reaktion darauf, dass der Detektor den Nicht-Ruhezustand der Kommunikationsstrecke detektiert, den leistungsarmen Arbeitsmodus verlassen und in den normalen Arbeitsmodus eintreten soll.According to another embodiment, a communication device includes a detector for detecting idle and non-idle states of a communication link that communicates bursts or packets of information, and a receiver that is coupled for receiving information from the communication link. The receiver has a low-power and normal working mode. The communication device further includes a controller for causing the receiver to transition to the low-power mode of operation in response to the detector detecting the idle state of the communication link. The controller further causes the receiver to exit the low-power mode of operation and enter the normal mode of operation in response to the detector detecting the non-idle state of the communication link.
Gemäß einem weiteren Ausführungsbeispiel beinhaltet ein Verfahren zum Betreiben einer Kommunikationsvorrichtung, die an eine Kommunikationsstrecke gekoppelt ist, die Bursts oder Pakete von Informationen kommuniziert, das Betreiben eines Oszillators in einem leistungsarmen Arbeitsmodus während des Ruhezustands der Kommunikationsstrecke. Das Verfahren beinhaltet weiterhin das Detektieren, wann sich die Kommunikationsstrecke in einem Nicht-Ruhezustand befindet, um Informationen zu kommunizieren, und das Betreiben des Oszillators in einem normalen Arbeitsmodus, wenn sich die Kommunikationsstrecke im Nicht-Ruhezustand befindet.In accordance with another embodiment, a method of operating a communication device coupled to a communication link that communicates bursts or packets of information includes operating an oscillator in a low-power operating mode during the idle state of the communication link. The method further includes detecting when the communication link is in a non-idle state to communicate information, and operating the oscillator in a normal mode of operation when the communication link is in the idle state.
Kurze Beschreibung der ZeichnungenBrief description of the drawings
Die beigefügten Zeichnungen veranschaulichen nur Ausführungsbeispiele und sollten deshalb nicht als den Schutzbereich der Anmeldung oder der Ansprüche beschränkend angesehen werden. Der Durchschnittsfachmann versteht, dass sich die offenbarten Konzepte für andere, gleichermaßen effektive Ausführungsformen anbieten. In den Zeichnungen markieren die in mehr als einer Zeichnung verwendeten gleichen Zahlbezeichnungen die gleiche, eine ähnliche oder äquivalente Funktionalität, Komponenten oder Blöcke.The accompanying drawings illustrate only exemplary embodiments and therefore should not be considered as limiting the scope of the application or the claims. One of ordinary skill in the art will understand that the disclosed concepts are offered for other equally effective embodiments. In the drawings, the same numeral designations used in more than one drawing mark the same, similar or equivalent functionality, components or blocks.
1 veranschaulicht ein Blockdiagramm eines Systems, dessen Stromverbrauch gemäß einem Ausführungsbeispiel reduziert werden kann. 1 FIG. 12 illustrates a block diagram of a system whose power consumption can be reduced according to one embodiment.
2 zeigt ein Blockdiagramm eines Systems, das Informationen unter Verwendung des USB-Protokolls gemäß einem Ausführungsbeispiel kommuniziert. 2 FIG. 12 is a block diagram of a system that communicates information using the USB protocol according to one embodiment.
3 zeigt ein ausführlicheres Blockdiagramm eines Systems, dessen Stromverbrauch gemäß Ausführungsbeispielen reduziert werden kann. 3 shows a more detailed block diagram of a system whose power consumption can be reduced according to embodiments.
4 zeigt ein Diagramm für die USB-Kommunikation in einem Ausführungsbeispiel. 4 shows a diagram for the USB communication in one embodiment.
5 zeigt ein Blockdiagramm einer Schaltungsanordnung für eine USB-Kommunikation gemäß einem Ausführungsbeispiel. 5 shows a block diagram of a circuit arrangement for a USB communication according to an embodiment.
6 zeigt eine beispielhafte herkömmliche Schaltungsanordnung zum Implementieren des Oszillators 74. 6 shows an exemplary conventional circuit arrangement for implementing the oscillator 74 ,
7 veranschaulicht eine herkömmliche Schaltungsanordnung zum Deaktivieren des Oszillators 74. 7 illustrates a conventional circuit arrangement for deactivating the oscillator 74 ,
8 zeigt eine Schaltungsanordnung zum Implementieren eines Vergleichers zur Verwendung in Ausführungsbeispielen. 8th shows a circuit arrangement for implementing a comparator for use in embodiments.
9 veranschaulicht eine Schaltungsanordnung zum Detektieren einer End-of-Packet-(EOP-Paketende) oder Rücksetzbedingung gemäß einem Ausführungsbeispiel. 9 Figure 12 illustrates a circuit arrangement for detecting an end-of-packet (EOP packet end) or reset condition according to one embodiment.
Ausführliche BeschreibungDetailed description
Die offenbarten Konzepte betreffen allgemein Kommunikationsvorrichtungen und -verfahren einschließlich Vorrichtungen für Kommunikationsvorrichtungen mit verbesserter Leistung, wie etwa USB-Kommunikationsvorrichtungen, und assoziierte Verfahren. Die Offenbarung betrifft insbesondere Vorrichtungen und Verfahren zum Reduzieren des Stromverbrauchs einer Kommunikationsschaltungsanordnung, wie etwa einer USB-Einrichtung.The disclosed concepts generally relate to communication devices and methods including improved performance communication devices, such as USB communication devices, and associated methods. More particularly, the disclosure relates to apparatus and methods for reducing the power consumption of communication circuitry, such as a USB device.
Eine Reduktion des Stromverbrauchs einer Kommunikationsschaltungsanordnung kann unter Einsatz einer oder beider der folgenden Techniken bewerkstelligt werden: (a) Reduzieren der Leistung, wenn sich der Kommunikationsbus (z. B. ein USB-Bus) in einem Ruhezustand befindet; oder (b) während Perioden, wenn Informationen über den Bus kommuniziert werden (z. B. ankommender Verkehr auf einem USB-Bus), der von der Einrichtung nicht akzeptiert werden wird oder von der Einrichtung zurückgewiesen werden wird. Für jedes der obigen Szenarien (leerlaufender Bus oder zurückgewiesener Verkehr) beinhalten die Leistungseinsparungen zwei Teile, wie unten ausführlich erörtert.A reduction in power consumption of communication circuitry may be accomplished using one or both of the following techniques: (a) reducing power when the communication bus (eg, a USB bus) is in an idle state; or (b) during periods when information is communicated over the bus (e.g., incoming traffic on a USB bus) that will not be accepted by the device or will be rejected by the device. For each of the above scenarios (idle bus or rejected traffic), the power savings include two parts, as discussed in detail below.
Die offenbarten Techniken zum Reduzieren des Stromverbrauchs können in einer Vielzahl von Vorrichtungen oder System verwendet werden. 1 veranschaulicht ein System, dessen Stromverbrauch gemäß einem Ausführungsbeispiel reduziert werden kann. Das System in 1 enthält einen Host 16 (oder allgemeine eine Informationsquelle), der mit einer Peripherieeinrichtung 10 (oder allgemeinem einem Ziel für die Informationen) über die Kommunikationsstrecke oder den Bus 14 kommuniziert.The disclosed techniques for reducing power consumption may be used in a variety of devices or systems. 1 illustrates a system whose power consumption can be reduced according to an embodiment. The system in 1 contains a host 16 (or general an information source) connected to a peripheral device 10 (or more generally, a destination for the information) over the communication link or the bus 14 communicated.
Die Peripherieeinrichtung 10 enthält eine Kommunikationsschaltung 12, die über die Strecke 14 an den Host 16 gekoppelt ist. Somit liefert die Kommunikationsschaltung 12 einen Mechanismus, damit der Host 16 und die Peripherieeinrichtung 10 Informationen kommunizieren können. Bei einigen Ausführungsformen kann die Kommunikationsschaltung 12 einen Sendeempfänger enthalten, der sowohl den Empfang als auch die Übertragung von Informationen über die Strecke 14 gestattet.The peripheral device 10 contains a communication circuit 12 that over the track 14 to the host 16 is coupled. Thus, the communication circuit provides 12 a mechanism to allow the host 16 and the peripheral device 10 Information can communicate. In some embodiments, the communication circuit 12 a transceiver, which both the reception and the transmission of information over the route 14 allowed.
Bei Ausführungsbeispielen kann die Informationskommunikation über die Kommunikationsstrecke 14 periodisch erfolgen. Beispielsweise werden bei einigen Ausführungsformen die Informationen in Bursts kommuniziert. Als ein weiteres Beispiel werden in einigen Ausführungsformen die Informationen über Pakete kommuniziert.In embodiments, the information communication over the communication link 14 periodically. For example, in some embodiments, the information is communicated in bursts. As another example, in some embodiments, the information about packets is communicated.
Man beachte, dass sich der Host 16 und die Peripherieeinrichtung 10 in dem gleichen physischen Gehäuse oder der gleichen physischen Hülle befinden können, oder sie können sich in unterschiedlichen physischen Gehäusen oder Hüllen befinden, wobei sie über die Strecke 14 kommunizieren. Man beachte zudem, dass die Peripherieeinrichtung 10 und/oder der Host 16 eine Vielzahl an Teilsystemen oder -schaltungen enthalten können, von denen einige die Kommunikation von Informationen über die Strecke 14 erleichtern. Insbesondere enthält in der Ausführungsform von 1 die Kommunikationsschaltung 12 eine nicht gezeigte Schaltungsanordnung zum Reduzieren des Stromverbrauchs der Kommunikationsschaltung 12 und somit der Peripherieeinrichtung 10.Note that the host is 16 and the peripheral device 10 may be located in the same physical enclosure or physical enclosure, or they may be located in different physical enclosures or sheaths, over the route 14 communicate. Note also that the peripheral device 10 and / or the host 16 may include a plurality of subsystems or circuits, some of which communicate information over the route 14 facilitate. In particular, in the embodiment of FIG 1 the communication circuit 12 a circuit arrangement, not shown, for reducing the power consumption of the communication circuit 12 and thus the peripheral device 10 ,
Bei einigen Ausführungsformen kann die Kommunikationsschaltung 12 eine USB-Einrichtung sein oder eine Schaltungsanordnung zum Liefern einer USB-Kommunikation mit dem Host 16 enthalten. 2 zeigt ein derartiges System gemäß einem Ausführungsbeispiel.In some embodiments, the communication circuit 12 a USB device or circuitry for providing USB communication with the host 16 contain. 2 shows such a system according to an embodiment.
Bei der in 2 gezeigten Ausführungsform bildet oder enthält die Strecke 14 einen USB-Bus. Der Host 16 enthält einen USB-Host 22, der Informationen zu/von dem USB-Bus 14 kommuniziert. Wie der Durchschnittsfachmann versteht, enthält der USB-Bus 14 einen Leiter für Strom und einen Leiter für Masse oder eine Referenzspannung. Der USB-Bus 14 enthält auch zwei Leiter für ein Differenzsignal, jeweils in 2 als „D+” und „D–„ bezeichnet. Das Differenzsignal liefert ein Kommunikationsmittel zwischen dem Host 16 und der Peripherieeinrichtung 10 gemäß USB-Protokollen.At the in 2 embodiment shown forms or contains the route 14 a USB bus. Of the host 16 contains a USB host 22 , the information to / from the USB bus 14 communicated. As one of ordinary skill in the art understands, the USB bus includes 14 a conductor for current and a conductor for ground or a reference voltage. The USB bus 14 also contains two conductors for a differential signal, each in 2 referred to as "D +" and "D-". The difference signal provides a means of communication between the host 16 and the peripheral device 10 according to USB protocols.
In der Peripherieeinrichtung 10 kann die Kommunikationsschaltung 12 Informationen gemäß USB-Protokollen senden und/oder empfangen. Bei der gezeigten Ausführungsform kommuniziert die Kommunikationsschaltung 12 über die Strecke oder den Bus 20 mit einer Digital-/Mischsignalschaltung 18. Über den Strecke oder den Bus 20 kann die Kommunikationsschaltung 12 Informationen von der Digital-/Mischsignalschaltung 18 empfangen oder an sie liefern.In the peripheral device 10 can the communication circuit 12 Send and / or receive information according to USB protocols. In the embodiment shown, the communication circuit communicates 12 over the route or the bus 20 with a digital / mixed signal circuit 18 , About the route or the bus 20 can the communication circuit 12 Information from the digital / mixed signal circuit 18 receive or deliver to you.
Bei einigen Ausführungsformen kann die Digital-/Mischsignalschaltung 18 eine digitale Schaltungsanordnung, wie etwa einen Prozessor, einen Speicher usw., enthalten, die mit der Kommunikationsschaltung 12 koppelt. Bei einigen Ausführungsformen kann die Digital-/Mischsignalschaltung 18 eine Mikrocontrollereinheit (MCU) enthalten. Die Digital-/Mischsignalschaltung 18 (oder die MCU) kann eine digitale Schaltungsanordnung enthalten (z. B. einen Speicher, eine Verarbeitungsschaltungsanordnung, eine Arithmetikschaltungsanordnung, eine Logikschaltungsanordnung und dergleichen).In some embodiments, the digital / composite signal circuit 18 digital circuitry, such as a processor, memory, etc., associated with the communications circuit 12 coupled. In some embodiments, the digital / composite signal circuit 18 a microcontroller unit (MCU) included. The digital / mixed signal circuit 18 (or the MCU) may include digital circuitry (eg, memory, processing circuitry, arithmetic circuitry, logic circuitry, and the like).
Die Digital-/Mischsignalschaltung 18 (oder die MCU) kann weiterhin eine Analog- oder Mischsignalschaltungsanordnung, wie etwa Analog-Digital-Wandler (ADWs), Verstärker, Vergleicher und dergleichen enthalten. Man beachte, dass die Kommunikationsschaltung 12 in einigen Ausführungsformen Teil der MCU sein kann, beispielsweise auf dem gleichen Halbleiter-Die wie die MCU integriert und/oder in dem gleichen Gehäuse wie die MCU enthalten (z. B. in einem Mehrchipmodul), wie gewünscht.The digital / mixed signal circuit 18 (or the MCU) may further include analog or mixed signal circuitry, such as analog-to-digital converters (ADCs), amplifiers, comparators, and the like. Note that the communication circuit 12 in some embodiments may be part of the MCU, for example, on the same semiconductor die integrated as the MCU and / or contained in the same package as the MCU (eg, in a multi-chip module), as desired.
Wie unten ausführlich beschrieben, betrifft ein Aspekt der Offenbarung das Deaktivieren eines Oszillators für die Kommunikationsschaltung 12 während Perioden, wenn die Einrichtung leerläuft oder auf ankommende Informationen wartet, wie etwa USB-Verkehr, Pakete usw., und das Wiederaktivieren des Oszillators, wenn ankommender Verkehr oder Informationen detektiert werden. Anders ausgedrückt befindet sich der Oszillator in einem leistungsarmen Zustand oder ist deaktiviert, wenn die Einrichtung leerläuft. Der Oszillator befindet sich in dem normalen oder aktivierten Arbeitsmodus oder -zustand, wenn ankommender Verkehr, Informationen oder Pakete detektiert werden, wenn zum Beispiel sich die Kommunikationsstrecke in einem Nicht-Ruhezustand befindet.As described in detail below, one aspect of the disclosure relates to deactivating an oscillator for the communications circuit 12 during periods when the device idles or waits for incoming information, such as USB traffic, packets, etc., and reactivating the oscillator when incoming traffic or information is detected. In other words, the oscillator is in a low power state or is disabled when the device is idling. The oscillator is in the normal or activated work mode or state when incoming traffic, information or packets are detected, for example, when the communication link is in a non-idle state.
In Ausführungsbeispielen wird ein (für die Kommunikationsschaltung 12 oder die Peripherieeinrichtung 10) interner Oszillator, wie etwa ein Widerstands-Kondensatorbasierter (RC-basierter) Oszillator verwendet (in 1–2 nicht gezeigt; unten ausführlicher beschrieben). Der Oszillator kann (beispielsweise im Vergleich zu quarzbasierten Oszillatoren) schnell deaktiviert und aktiviert werden. Mit anderen Worten kann der Oszillator relativ schnell Übergänge zwischen dem normalen und leistungsarmen Arbeitsmodus oder -zustand vollziehen.In embodiments, a (for the communication circuit 12 or the peripheral device 10 ) internal oscillator, such as a resistor-capacitor based (RC-based) oscillator (in 1 - 2 Not shown; described in more detail below). The oscillator can be quickly deactivated and activated (for example, compared to quartz-based oscillators). In other words, the oscillator can make relatively fast transitions between the normal and low-power mode or condition.
Wie unten ausführlich beschrieben, betrifft ein weiterer Aspekt der Offenbarung, Teile der Kommunikationsschaltung 12 zu deaktivieren oder in einen leistungsarmen Zustand zu versetzen, wenn sie darauf wartet, dass Kommunikation über die Stecke 14 erfolgt, beispielsweise ankommende USB-Pakete oder Verkehr (wenn zum Beispiel der Bus leerläuft). Ein Beispiel einer Schaltungsanordnung, die deaktiviert oder in einen leistungsarmen Modus oder Zustand versetzt werden kann, ist ein Empfänger, der Kommunikation, wie etwa Pakete oder Bursts von Informationen, von der Strecke 14 empfängt. Der Empfänger kann aktiviert oder in einen normalen Arbeitsmodus oder -zustand versetzt werden, wenn sich die Strecke 14 in einem Nicht-Ruhezustand befindet oder wenn andere Ereignisse stattfinden, wie unten ausführlicher beschrieben.As described in detail below, another aspect of the disclosure relates to portions of the communication circuitry 12 to disable or put in a low-power state when it waits for communication over the plug 14 takes place, for example, incoming USB packets or traffic (for example, when the bus idles). An example of circuitry that may be disabled or put into a low power mode or state is a receiver that is remotely aware of communications, such as packets or bursts of information 14 receives. The receiver can be activated or put into a normal working mode or state when the track is out 14 is in a non-idle state or if other events are taking place, as described in greater detail below.
3 zeigt ein Blockdiagramm eines weiteren Systems, dessen Stromverbrauch gemäß Ausführungsbeispielen reduziert werden kann. Analog zu den 1-2 enthält das System in 3 einen Host 16, der über die Strecke 14 mit der Peripherieeinrichtung 10 kommuniziert. 3 shows a block diagram of another system, the power consumption can be reduced according to embodiments. Analogous to the 1 - 2 contains the system in 3 a host 16 That's about the track 14 with the peripheral device 10 communicated.
Ebenfalls ähnlich wie die 1–2 ist die Kommunikationsschaltung 12 an die Strecke 14 gekoppelt, um Informationen von der Strecke 14 zu empfangen und/oder Informationen zur Strecke 14 zu übertragen. Unter Bezugnahme auf 3 enthält die Kommunikationsschaltung 12 in dem gezeigten Ausführungsbeispiel einen Oszillator 74. Der Oszillator 74 liefert ein oder mehrere Zeitsteuersignale, wie etwa ein oder mehrere Taktsignale, an die Schaltungsanordnung in der Kommunikationsschaltung 12.Also similar to the 1 - 2 is the communication circuit 12 to the track 14 Coupled to information from the track 14 to receive and / or track information 14 transferred to. With reference to 3 contains the communication circuit 12 in the embodiment shown, an oscillator 74 , The oscillator 74 provides one or more timing signals, such as one or more clock signals, to the circuitry in the communications circuit 12 ,
Der Oszillator 74 oder Teile des Oszillators 74 (d. h., der Oszillator 74 kann teilweise oder ganz deaktiviert werden) können deaktiviert oder in einen leistungsarmen Arbeitsmodus oder -zustand versetzt werden, wenn die Peripherieeinrichtung 10 oder Kommunikationsschaltung 12 leerläuft oder auf ankommende Informationen wartet. Der Oszillator 74 wird aktiviert oder in einen normalen Arbeitsmodus oder -zustand versetzt, wenn ankommender Verkehr oder ankommende Informationen detektiert werden. Wenn der Oszillator 74 im normalen Arbeitsmodus oder -zustand arbeitet (d. h., er ist aktiviert), liefert er ein oder mehrere Zeitsteuersignale an die Schaltungsanordnung in der Kommunikationsschaltung 12, wie oben beschrieben.The oscillator 74 or parts of the oscillator 74 (ie, the oscillator 74 can be partially or fully disabled) can be disabled or put into a low power working mode or state when the peripheral device 10 or communication circuit 12 idle or waiting for incoming information. The oscillator 74 is activated or put into a normal working mode or state when incoming traffic or incoming information is detected. If the oscillator 74 In the normal operating mode or state (ie, it is activated), it provides one or more timing signals to the circuitry in the communications circuit 12 , as described above.
Analog können der Empfänger 56 oder Teile des Empfängers 56 während gewisser Zeitperioden, wenn zum Beispiel die Peripherieeinrichtung 10 oder die Kommunikationsschaltung 12 leerläuft oder auf ankommende Informationen wartet, während zurückzuweisender Pakete oder während gewisser anderer Bedingungen, wie etwa einer Rücksetzbedingung (in Ausführungsformen, die unter Verwendung von USB-Signalisierung kommunizieren), deaktiviert oder in einen leistungsarmen Arbeitsmodus oder -zustand versetzt werden (zum Beispiel durch Blockieren eines oder mehrerer ihrer Vorströme).Analog can be the receiver 56 or parts of the recipient 56 during certain periods of time when, for example, the peripheral device 10 or the communication circuit 12 idle or waiting for incoming information, packets to be rejected, or other certain conditions, such as a reset condition (in embodiments that communicate using USB signaling), are disabled or put into a low-power work mode or state (e.g., by blocking one or more of their feed streams).
Während anderer Zeiten, wenn beispielsweise die obigen Bedingungen nicht existieren oder Informationen existieren, die der Empfänger 56 empfangen sollte (z. B. ein gültiges Paket in einer Ausführungsform mit USB-Signalisierung), kann der Empfänger 56 aktiviert oder in einen normalen Arbeitsmodus oder -zustand versetzt werden (z. B. durch Aktivieren seines oder seiner Vorströme). Der Empfänger 56 kann danach Informationen von der Strecke 14 empfangen.During other times, for example, if the above conditions do not exist or information exists, the receiver 56 should receive (for example, a valid packet in an embodiment with USB signaling), the receiver 56 activated or put into a normal working mode or state (eg by activating its or its bias currents). The recipient 56 can then get information from the track 14 receive.
Unter Bezugnahme auf die 1–3 kann bei einigen Ausführungsformen das System ganz oder teilweise durch eine Batterie bestromt werden oder mobil oder tragbar sein. Bei einigen Ausführungsformen kann das System ganz oder teilweise durch eine alternative oder erneuerbare Energiequelle, wie etwa Solarzellen oder durch eine Hybridzelle, beispielsweise eine Solarzelle in Kombination mit einer Batterie, bestromt werden. Angesichts der in solchen Anwendungen verfügbaren relativ kleinen Energiemenge liefern die Vorrichtungen und Techniken für Kommunikationsschaltungen mit reduziertem Stromverbrauch Vorteile oder Vorzüge, indem beispielsweise die Batterielebenszeit verlängert wird, die „Auf-Zeit” (z. B. Verzögern des Zeitpunkts, wenn das System in den Schlaf- oder Abschaltmodus oder -zustand eintritt) oder die aktive Zeit des Systems und dergleichen vergrößert wird.With reference to the 1 - 3 For example, in some embodiments, the system may be wholly or partially powered by a battery or may be mobile or portable. In some embodiments, the system may be powered in whole or in part by an alternative or renewable energy source, such as solar cells, or by a hybrid cell, such as a solar cell in combination with a battery. Given the relatively small amount of power available in such applications, the devices and techniques for reduced power communication circuits provide advantages or benefits, such as extending battery life, "on time" (eg, delaying the time when the system enters the system) Sleep or shutdown mode or state) or the active time of the system and the like is increased.
Wie angemerkt, kommuniziert die Kommunikationsschaltung 12 bei einigen Ausführungsformen mit einem USB-Bus (siehe beispielsweise 2–3). Da USB-Pakete mit einem Synchronisationsmuster starten, gehen keine Daten verloren, solange der Oszillator stabil ist und die USB-Logikschaltungsanordnung vor dem Ende dieses Synchronisationsmusters auf die ankommenden Datenbits synchronisiert ist. 4 zeigt ein Diagramm des Starts eines USB-Pakets, das im Hochgeschwindigkeitsmodus arbeitet (USB unterstützt Einrichtungen mit verschiedenen Geschwindigkeitsklassen).As noted, the communication circuit communicates 12 in some embodiments with a USB bus (see for example 2 - 3 ). Since USB packets start with a synchronization pattern, no data is lost as long as the oscillator is stable and the USB logic circuitry is synchronized to the incoming data bits before the end of this synchronization pattern. 4 shows a diagram of the start of a USB packet that operates in high-speed mode (USB supports devices with different speed classes).
Wie 4 zeigt, belegen die USB-Signale zwei Zustände, als „J” und „K” gekennzeichnet. Im Leerlauf belegen die USB-Signale den „J”-Zustand, zum Beispiel besitzt das Signal D+ einen logischen H-Wert, und das Signal D– besitzt einen logischen L-Wert, wenn es sich im Hochgeschwindigkeitsmodus befindet. Zum Start eines Pakets startet das Synchronisationsmuster, was bewirkt, dass die USB-Signale den Ruhezustand verlassen. Die in 4 dargestellte Sequenz „KJKJKJKK” ist das Synchronisationsmuster für den Hochgeschwindigkeitsbetrieb. Andere Details des Betriebs von USB sind dem Durchschnittsfachmann bekannt und werden deshalb hier nicht beschrieben.As 4 shows, the USB signals occupy two states, labeled "J" and "K". At idle, the USB signals occupy the "J" state, for example, the signal D + has a logical H value, and the signal D- has a logical L value when in high speed mode. The synchronization pattern starts at the start of a packet, causing the USB signals to exit sleep mode. In the 4 The illustrated sequence "KJKJKJKK" is the synchronization pattern for the high-speed operation. Other details of the operation of USB are known to one of ordinary skill in the art and are therefore not described here.
Auf das Synchronisationsmuster folgt die Paketnutzlast, in diesem Fall mit einer Paketidentifikation (ID), die anzeigt, dass das Paket ein „NAK”-Paket ist. Das Synchronisationsmuster wird von dem empfangenden USB-Controller (in der Peripherieeinrichtung 10 enthalten und unten ausführlich beschrieben) verwendet, um sein Abtasten auf die ankommenden Signale D+ und D– mit der Mitte der empfangenen Bits zu synchronisieren.The synchronization pattern is followed by the packet payload, in this case a packet identification (ID) indicating that the packet is a "NAK" packet. The synchronization pattern is received from the receiving USB controller (in the peripheral device 10 included and described in detail below) to synchronize its sampling to the incoming D + and D- signals with the center of the received bits.
In 4 ist die ideale oder bevorzugte Abtastzeit ungefähr der Mittelpunkt zwischen den als „40” bezeichneten vertikalen Linien. Da das Synchronisationsmuster keine andere Aufgabe hat, braucht der empfangende USB-Controller den Start des Synchronisationsmusters nicht korrekt abzutasten, solange der Controller am Ende des Musters seine Abtastzeit erfolgreich synchronisiert hat, um Bitfehler zu vermeiden.In 4 is the ideal or preferred sampling time about the midpoint between the 40 "Designated vertical lines. Since the synchronization pattern has no other task, the receiving USB controller need not correctly sample the start of the synchronization pattern as long as the controller has successfully synchronized its sampling time at the end of the pattern to avoid bit errors.
Dazu sollte der von dem empfangenden USB-Controller verwendete lokale Takt etwa bis zum Halbzeitpunkt oder Mittelpunkt des ankommenden Synchronisationsmusters stabil sein, wodurch der Controller die zweite Hälfte des Synchronisationsmusters verwenden kann, um seine Abtastzeit zu synchronisieren.For this, the local clock used by the receiving USB controller should be stable until about the midpoint or midpoint of the incoming sync pattern, allowing the controller to use the second half of the sync pattern to synchronize its sample time.
Es kann eine Anzahl bekannter Verfahren zum Synchronisieren der Abtastzeit auf das Synchronisationsmuster verwendet werden. Ein Durchschnittsfachmann würde verstehen, dass es wünschenswert sein kann, dass der lokale Takt je nach dem verwendeten Synchronisationsverfahren unter einigen Umständen früher oder später als der ungefähre Mittelpunkt des Synchronisationsmusters stabil sein kann.A number of known methods of synchronizing the sampling time to the synchronization pattern may be used. One of ordinary skill in the art would understand that it may be desirable for the local clock to be stable in some circumstances sooner or later than the approximate midpoint of the synchronization pattern, depending on the synchronization method used.
Unter Ausnutzung des Vorteils der Eigenschaft und Sequenz der oben bezüglich des Synchronisationsmusters und der Abtastzeit beschriebenen Ereignisse kann der Oszillator, der den lokalen Takt generiert, wenn der Bus leerläuft, für eine Zeitperiode (ganz oder teilweise) deaktiviert werden. Der Oszillator kann dann aktiviert oder reaktiviert werden, wenn der erste „K”-Zustand des Synchronisationsmusters detektiert wird. Im Allgemeinen kann der Oszillator aktiviert bleiben, bis die Daten- oder Informationspakete empfangen oder verarbeitet worden sind und eine etwaige angemessene oder gewünschte Antwort zur Übertragungsquelle, z. B. dem Host 16, zurück übertragen worden ist.Taking advantage of the property and sequence of the events described above with respect to the synchronization pattern and the sampling time, the oscillator representing the local clock generated when the bus idles, for a period of time (in whole or in part) to be disabled. The oscillator can then be activated or reactivated when the first "K" state of the synchronization pattern is detected. In general, the oscillator may remain activated until the data or information packets have been received or processed and any appropriate or desired response to the transmission source, e.g. The host 16 , has been transferred back.
Bei einigen Ausführungsformen wird der Oszillator völlig deaktiviert, d. h., sein Stromverbrauch wird (unter Vernachlässigung von Leckströmen) auf im Wesentlichen Null reduziert. Bei einigen Ausführungsformen kann der Oszillator teilweise deaktiviert werden. Beispielsweise kann die Oszillation angehalten werden, doch können die analogen Vorströme des Oszillators aktiviert bleiben, um ein schnelleres Hochfahren zu erhalten.In some embodiments, the oscillator is completely disabled, i. that is, its power consumption is reduced to substantially zero (neglecting leakage currents). In some embodiments, the oscillator may be partially disabled. For example, the oscillation can be stopped, but the analog bias currents of the oscillator can remain activated to get a faster start-up.
Bei einigen Ausführungsformen kann der Oszillator völlig aktiviert bleiben, doch kann das Oszillatorausgangssignal (z. B. der Takt) digital auf einen logischen H- oder einen logischen L-Zustand angesteuert werden. Dies reduziert den von der USB-Logikschaltungsanordnung, die das Taktsignal verwendet, verbrauchten Strom, da der Stromverbrauch in typischen Schaltungen (z. B. Schaltungen, die CMOS-Bauelemente (Complementary Metal Oxide Semiconductor) verwenden) von der Arbeitsfrequenz solcher Schaltungen abhängt.In some embodiments, the oscillator may remain fully activated, but the oscillator output signal (eg, the clock) may be digitally driven to a logical H or logic low. This reduces the power consumed by the USB logic circuitry using the clock signal because power consumption in typical circuits (eg, circuits using complementary metal oxide semiconductor (CMOS) devices) depends on the operating frequency of such circuits.
Durch Ansteuern des Oszillatorausgangs liefern solche Ausführungsformen eine Kompatibilität mit Oszillatoren mit einem hohen Gütefaktor (hohen Q), wie etwa Quarzoszillatoren (mit relativ langsamen Hochfahrzeiten) oder mit Oszillatoren auf der Basis von Phasenregelkreisen. Bei einigen Ausführungsformen kann der Oszillatorausgang digital angesteuert werden, während er an eine oder mehrere Schaltungen geliefert wird, kann aber betriebsfähig gelassen werden (z. B. nicht angesteuert), während er an eine oder mehrere andere Schaltungen geliefert wird. Mit anderen Worten stoppen einige Schaltungen möglicherweise das Empfangen eines aktiven Takts, während andere Schaltungen weiterhin einen aktiven Takt empfangen. Diese Technik kann in Ausführungsformen vorteilhaft sein, in denen es wünschenswert ist, dass einige Schaltungen unabhängig von dem Zustand des Kommunikationsbusses ein kontinuierlich laufendes Taktsignal empfangen.By driving the oscillator output, such embodiments provide compatibility with high Q (high Q) oscillators, such as quartz oscillators (with relatively slow start up times) or with phase locked loop oscillators. In some embodiments, the oscillator output may be digitally driven while delivered to one or more circuits, but may be left operational (eg, not driven) while being delivered to one or more other circuits. In other words, some circuits may stop receiving an active clock while other circuits continue to receive an active clock. This technique may be advantageous in embodiments in which it is desirable for some circuits to receive a continuously-running clock signal regardless of the state of the communication bus.
5 veranschaulicht ein Blockdiagramm einer Schaltungsanordnung für die USB-Kommunikation gemäß einem Ausführungsbeispiel. Ein Differenzempfänger (als „Diff.-Empfänger” bezeichnet) 56 erfasst den Differenzzustand der Signale D+ und D– und generiert eine entsprechende logische 1 oder 0 (ein logisches H bzw. L), die es an den USB-Controller 59 liefert. Das Ausgangssignal des Differenzempfängers 56 wird allgemein durch den USB-Controller 59 abgetastet und verarbeitet, um die empfangenen Bits der Paketnutzlast zu bestimmen. 5 FIG. 12 illustrates a block diagram of a USB communication circuitry according to one embodiment. FIG. A differential receiver (referred to as a "diff. Receiver") 56 detects the differential state of the signals D + and D- and generates a corresponding logical 1 or 0 (a logical H or L), which sends it to the USB controller 59 supplies. The output signal of the differential receiver 56 is commonly used by the USB controller 59 sampled and processed to determine the received bits of the packet payload.
Während des USB-Betriebs gibt es jedoch Zeiten, wenn die übertragende Einrichtung (z. B. ein Host, wie etwa Host 16 in 1–3) beide Signale D+ und D– auf einen logischen L-Pegel zieht. Beispielsweise signalisiert ein USB-Host eine Rücksetzbedingung durch Ziehen beider Signale D+ und D– auf einen logischen L-Pegel. Als ein weiteres Beispiel zeigt ein USB-Sender das Ende eines Pakets an, indem er beide Signale D+ und D– auf einen logischen L-Pegel zieht, wie in 4 dargestellt.During USB operation, however, there are times when the transmitting device (eg, a host, such as host 16 in 1 - 3 ) pulls both signals D + and D- to a logical L level. For example, a USB host signals a reset condition by pulling both D + and D- signals to a logical L level. As another example, a USB transmitter indicates the end of a packet by pulling both signals D + and D- to a logic L level, as in FIG 4 shown.
Da der Differenzempfänger 56 möglicherweise nicht zuverlässig anzeigt, wenn sich beide Signale auf logischen L-Pegeln befinden (da die Signale fast gleich sein würden, könnte der Ausgang des Differenzempfängers 56 unbestimmt sein), enthält der USB-Sendeempfänger in 5 auch ein Paar Eintakt-Empfänger 53. Eintakt-Empfänger 53 werden verwendet, um solche Busbedingungen zu detektieren, wie oben beschrieben.Because the differential receiver 56 may not indicate reliably when both signals are at logical L levels (since the signals would be almost equal, the output of the differential receiver could be 56 indefinitely) contains the USB transceiver in 5 also a pair of single-ended receivers 53 , The single-ended receiver 53 are used to detect such bus conditions as described above.
Bei Ausführungsbeispielen können Eintakt-Empfänger 53 verwendet werden, um den Zustand der USB-Signale unter Verwendung einer Logikschaltungsanordnung in der Bus-Leerlauf-Detektorschaltung 62 in 5 zu detektieren. Beispielsweise kann das folgende Verilog-Statement zum Detektieren eines Ruhezustands auf dem Bus verwendet werden: IDLE = SPEED ? (DP & !DM):(!DP & DM); wobei SPEED für den Hochgeschwindigkeitsbetrieb auf einem logischen H-Pegel ist und für den Niedriggeschwindigkeitsbetrieb auf einem logischen L-Pegel ist und DP und DM die Ausgangssignale von D+ beziehungsweise D– der Eintakt-Empfänger 53 sind.In embodiments, single-ended receivers 53 used to determine the state of the USB signals using logic circuitry in the bus idle detector circuit 62 in 5 to detect. For example, the following verilog statement can be used to detect hibernation on the bus: IDLE = SPEED? (DP &! DM) :(! DP &DM); wherein SPEED is at a logic H level for high speed operation and is at a logical L level for low speed operation, and DP and DM are D + and D - output signals of the single ended receiver, respectively 53 are.
Bei einigen Ausführungsformen kann ein Eintakt-Empfänger zum Detektieren eines Ruhezustands des Busses verwendet werden. Da beispielsweise der Zustand, wo sowohl D+ als auch D– für eine signifikante Zeitperiode auf einem logischen H-Pegel sind, für eine USB-Schnittstelle ungültig ist, kann ein den Zustand des Signals D+ detektierender Eintakt-Empfänger 53 adäquat sein, um eine Ruhebedingung auf einer Hochgeschwindigkeits-USB-Schnittstelle zu detektieren (durch Detektieren, wann D+ auf einem logischen H ist). Analog kann für eine Niedriggeschwindigkeits-USB-Schnittstelle ein Eintakt-Empfänger 53, der detektiert, wenn sich D– auf einem logischen H befindet, adäquat sein, um eine Ruhebedingung zu detektieren. Bei einigen Ausführungsformen kann ein Multiplexer verwendet werden, um einen Eintakt-Empfänger selektiv entweder an das Signal D+ oder D– zu koppeln, in Abhängigkeit davon, ob der USB-Controller im Hochgeschwindigkeitsmodus oder im Niedriggeschwindigkeitsmodus arbeitet.In some embodiments, a single-ended receiver may be used to detect an idle state of the bus. For example, since the state where both D + and D- are at a logical H level for a significant period of time is invalid for a USB interface, a single-ended receiver detecting the state of the signal D + may 53 be adequate to detect a sleep condition on a high-speed USB interface (by detecting when D + is at a logical H). Similarly, for a low-speed USB interface, a single-ended receiver 53 which detects when D- is at a logical H, be adequate to detect a rest condition. In some embodiments, a multiplexer may be used to selectively connect a single-ended receiver either to the one-shot receiver Signal D + or D- depending on whether the USB controller is operating in high-speed or low-speed mode.
Durch die Verwendung von Eintakt-Empfängern 53 anstelle des Differenzempfängers 56 erhält man den Vorteil, dass der Oszillator 74 allgemein durch ein USB-Rücksetzsignal wieder aktiviert werden sollte. Wie oben erörtert, wird ein USB-Rücksetzsignal durch den Differenzempfänger 56 möglicherweise nicht zuverlässig detektiert.By using single-ended receivers 53 instead of the differential receiver 56 one gets the advantage that the oscillator 74 generally should be reactivated by a USB reset signal. As discussed above, a USB reset signal is provided by the differential receiver 56 possibly not reliably detected.
Man beachte jedoch, dass zum Detektieren des Buszustands bei einigen Ausführungsformen eine alternative Schaltungsanordnung verwendet werden kann, einschließlich einer diesem Zweck gewidmeten Schaltung. Beispielsweise kann die durch das obige Verilog-Statement generierte Logik zum direkten Detektieren des Buszustands verwendet werden, solange die Logikschwellwerte der für eine derartige Detektion verwendeten digitalen Gatter für die USB-Signalisierungspegel angebracht sind.Note, however, that in some embodiments, alternative circuitry may be used to detect the bus state, including a circuit dedicated thereto. For example, the logic generated by the above Verilog statement can be used to directly detect the bus state as long as the logic thresholds of the digital gates used for such detection are appropriate for the USB signaling levels.
Unter Bezugnahme auf 5 verwendet eine Bus-Leerlauf-Detektorschaltung 62 die Ausgangssignale von Eintakt-Empfängern 53, um den Zustand der USB-Signale D+ und D– zu bestimmen. Wenn der Buszustand den Ruhezustand verlässt (sich der Bus in einem Nicht-Ruhezustand befindet), wie in 4 dargestellt, verwendet die Bus-Ruhe-Detektorschaltung 62 das Ausgangssignal 80, um die Aktivierungssteuerung zum Oszillator 74 über die Oszillator- und Sendeempfänger-Steuerschaltung 71 auf W zu setzen.With reference to 5 uses a bus idle detector circuit 62 the output signals of single-ended receivers 53 to determine the state of the USB signals D + and D-. When the bus state goes out of sleep (the bus is in a non-idle state), as in 4 shown uses the bus silence detector circuit 62 the output signal 80 to the activation control to the oscillator 74 via the oscillator and transceiver control circuit 71 to put on W.
Der Oszillator 74 besitzt (beispielsweise im Vergleich zu Quarzoszillatoren) relativ schnelle Hochfahrzeiten. Der Oszillator 74 generiert das Taktsignal, das durch Logikschaltungen im USB-Controller 59 verwendet wird, um den ankommenden USB-Verkehr zu verarbeiten. Wenn der USB-Controller 59 anzeigt, dass das ankommende Paket empfangen worden ist und optional verarbeitet und/oder darauf geantwortet worden ist, können die Oszillator- und Sendeempfänger-Steuerschaltung 71 das Aktivieren zum Oszillator 74 automatisch auf F setzen.The oscillator 74 has (for example compared to quartz oscillators) relatively fast start-up times. The oscillator 74 generates the clock signal through logic circuits in the USB controller 59 is used to process the incoming USB traffic. If the USB controller 59 indicates that the incoming packet has been received and optionally processed and / or responded to, the oscillator and transceiver control circuitry 71 activating to the oscillator 74 automatically set to F.
Bei einigen Ausführungsformen kann die Bedingung, unter der der Oszillator 74 deaktiviert werden kann, indem sein Aktivierungseingang auf F gesetzt wird, durch eine Schaltung außerhalb des USB-Controllers 59 detektiert werden. Beispielsweise kann eine Schaltung, die detektiert, dass der USB-Bus mindestens für eine Mindestzeitdauer in einem Ruhezustand gewesen ist, auslösen, dass ein an den Oszillator 74 geliefertes Deaktivierungssignal auf F gesetzt wird. Wie oben erwähnt belegt der USB-Bus allgemein den J-Zustand, wenn er leerläuft. Gemäß dem USB-Protokoll sollte der USB-Bus nicht länger als etwa 6 Bitperioden in diesem J-Zustand bleiben, außer wenn er leerläuft. Ein üblicherweise als Bitstopfen bezeichnetes Verfahren ist durch das USB-Protokoll spezifiziert, während der Paketübertragung eine lange Periode der Signalisierung mit J (oder K) zu verhindern. Durch dieses Verfahren kann eine Schaltung einen wahren Ruhezustand des Busses detektieren, indem sie detektiert, warm sich der Bus für mehr als etwa 6 Bitperioden in dem J-Zustand befunden hat. Bei einigen Ausführungsformen kann diese Schaltung die Ausgangssignale der Eintakt-Empfänger 53 verwenden, um den Ruhezustand oder J-Zustand zu detektieren.In some embodiments, the condition under which the oscillator 74 can be disabled by setting its enable input to F by a circuit external to the USB controller 59 be detected. For example, a circuit that detects that the USB bus has been in an idle state for at least a minimum period of time may trigger that on to the oscillator 74 supplied deactivation signal is set to F. As mentioned above, the USB bus generally occupies the J state when idle. According to the USB protocol, the USB bus should not remain in this J state for more than about 6 bit periods unless it is idle. A commonly called bit stuffing method is specified by the USB protocol to prevent a long period of signaling with J (or K) during packet transmission. By this method, a circuit can detect a true idle state of the bus by detecting that the bus has been in the J state for more than about 6 bit periods. In some embodiments, this circuit may receive the output signals of the single-ended receiver 53 use to detect Hibernation or J-state.
Bei Ausführungsbeispielen kann das Setzen der Oszillatoraktivierung auf F unmittelbar oder nach einer programmierbaren Periode erfolgen, während der die USB-Signale D+ und D– im Leerlauf bleiben. Beispielsweise kann der Oszillator 74 zu beliebiger Zeit automatisch deaktiviert werden, wenn die USB-Signale über eine programmierte Zeitperiode hinaus im Leerlauf bleiben, wie beispielsweise durch das Zählen von Oszillatorzyklen gemessen.In embodiments, the setting of the oscillator activation to F may occur immediately or after a programmable period during which the USB signals D + and D- remain idle. For example, the oscillator 74 be automatically disabled at any time when the USB signals remain idle for a programmed period of time, such as measured by counting oscillator cycles.
Bei anderen Ausführungsformen kann der Oszillator nach der Übertragung oder Detektion einer EOP-Bedingung (unten beschrieben) deaktiviert werden. Bei einigen Ausführungsformen kann die Aufgabe, den Oszillator in seinen deaktivierten Zustand zurückzuversetzen, der Firmware überlassen werden, die auf einem Prozessor oder einer anderen Einrichtung, wie etwa der oben erörterten MCU, läuft. Beispielsweise könnte, nachdem die Firmware eine etwaige Verarbeitung durchgeführt hat, die an einem empfangenen Paket notwendig ist, die Firmware ein nicht gezeigtes Registerbit, das den Oszillator 74 deaktiviert, setzen oder löschen.In other embodiments, the oscillator may be disabled after the transmission or detection of an EOP condition (described below). In some embodiments, the task of returning the oscillator to its disabled state may be left to firmware running on a processor or other device, such as the MCU discussed above. For example, after the firmware has performed any processing necessary on a received packet, the firmware could generate a register bit (not shown) containing the oscillator 74 deactivated, set or deleted.
Der Oszillator 74 kann auch aufgrund anderer Systemereignisse gezwungen werden, aktiviert zu bleiben. Beispielsweise kann ein nicht gezeigtes Registerbit vorgesehen werden, das, wenn es durch Firmware gesetzt oder gelöscht wird, die in einem Prozessor oder einer MCU läuft, den Oszillator unabhängig vom Zustand der USB-Signale zwingen kann, aktiviert zu bleiben. Analog kann ein etwaiger anhängiger Interrupt vom USB-Controller 59 zu einem Prozessor oder einer MCU den Oszillator 74 zwingen, aktiviert zu bleiben. Dies kann geschehen, damit der USB-Controller 59 für den Prozessor oder die MCU für Zugang zu Registern, Nutzlast-FIFO-Puffern (First-In-First-Out) usw. verfügbar bleiben kann.The oscillator 74 may also be forced to stay activated due to other system events. For example, a register bit, not shown, may be provided which, when set or cleared by firmware running in a processor or MCU, may force the oscillator to remain enabled regardless of the state of the USB signals. Analogous to any pending interrupt from the USB controller 59 to a processor or MCU the oscillator 74 force them to stay activated. This can be done to allow the USB controller 59 may remain available to the processor or the MCU for access to registers, payload FIFO buffers (First-In-First-Out), and so on.
Wie durch die USB-Spezifikationen spezifiziert, könnte eine USB-Einrichtung in einen Warte-Zustand eintreten, wenn der Bus mindestens 3 Millisekunden lang in seinem Ruhezustand bleibt. Diese Anordnung gestattet, dass ein Host eine Einrichtung suspendiert, indem sie allen Verkehr zu dieser Einrichtung anhält (ansonsten wird erwartet, dass der Host mindestens ein Start-of-Frame-Paket jede Millisekunde an die Hochgeschwindigkeits-USB-Einrichtung sendet).As specified by the USB specifications, a USB device could enter a wait state if the bus remains idle for at least 3 milliseconds. This arrangement allows a host to suspend a device by stopping all traffic to that device (otherwise, the host is expected to have at least one start-of-frame packet each) Millisecond to the high-speed USB device).
Bei herkömmlichen USB-Schnittstellen wird die 3-Millisekunden-Periode allgemein durch das Zählen von Zyklen des USB-Oszillators gemessen. Bei Ausführungsbeispielen jedoch kann der Oszillator 74 deaktiviert werden, wenn der Bus leerläuft, wie oben beschrieben. In dieser Situation würde der Oszillator 74 zum Detektieren der 3-Millisekunden-Periode nicht zur Verfügung stehen. Um die 3-Millisekunden-Ruheperiode zu detektieren, können mehrere Alternativen verwendet werden.In conventional USB interfaces, the 3 millisecond period is generally measured by counting cycles of the USB oscillator. In embodiments, however, the oscillator 74 disabled when the bus idles, as described above. In this situation, the oscillator would 74 not available for detecting the 3 millisecond period. To detect the 3 millisecond rest period, several alternatives can be used.
Bei einigen Ausführungsformen wird eine Warte-Zeitgeberschaltung 68 verwendet. Die Warte-Zeitgeberschaltung kann von einer nicht gezeigten alternativen niederfrequenten (z. B. 32 kHz) Taktquelle getaktet werden. Die Taktquelle wird zum Takten der Warte-Zeitgeberschaltung 68 verwendet, um die Länge von Ruheperioden auf dem Bus zu messen (z. B. kehrt der Zeitgeber automatisch zu 0 zurück, wenn der Bus nicht leerläuft, und inkrementiert, wenn sich der Bus nicht im Ruhezustand befindet). Wenn die Warte-Zeitgeberschaltung 68 einen Wert erreicht, der etwa 3 Millisekunden anzeigt, wird der Oszillator 74 wieder aktiviert, damit der USB-Controller 59 die Warte-Anforderung verarbeiten kann.In some embodiments, a wait timer circuit 68 used. The wait timer circuit may be clocked by an alternative low frequency (eg, 32 kHz) clock source, not shown. The clock source is used to clock the wait timer circuit 68 used to measure the length of idle periods on the bus (eg, the timer will automatically return to 0 if the bus is idle and increment if the bus is not idle). When the wait timer circuit 68 reaches a value indicating about 3 milliseconds becomes the oscillator 74 re-enabled to allow the USB controller 59 can process the wait request.
Die USB-Spezifikation enthält eine spezifizierte Zeitsteuergenauigkeit beim Übertragen von Paketen auf den Bus. Für einen Hochgeschwindigkeits-USB-Betrieb beträgt die Rate, mit der eine Einrichtung Bits sendet, 12 Megabit pro Sekunde (MBPS) mit einem Fehler von höchstes plus oder minus 0,25%. Bei typischen USB-Controllern wird diese Genauigkeit dadurch erzielt, dass der USB-Oszillator die erforderliche Genauigkeit besitzt. Bei einigen Ausführungsformen kann die Oszillatorgenauigkeit durch einen Quarzoszillator erzielt werden (oder eine, mit einem von einem Quarz abgeleiteten Taktsignal synchronisierte interne Oszillatorfrequenz). Bei anderen Ausführungsformen kann die Genauigkeit dadurch erzielt werden, dass eine Taktrückgewinnungsschaltung 77 integriert wird, die die Frequenz eines internen RC-Oszillators verstellt.The USB specification includes a specified timing accuracy when transmitting packets onto the bus. For high-speed USB operation, the rate at which a device sends bits is 12 megabits per second (MBPS) with a error of highest plus or minus 0.25%. For typical USB controllers, this accuracy is achieved by the USB oscillator having the required accuracy. In some embodiments, the oscillator accuracy may be achieved by a quartz oscillator (or an internal oscillator frequency synchronized with a clock signal derived from a crystal). In other embodiments, the accuracy can be achieved by using a clock recovery circuit 77 integrated, which adjusts the frequency of an internal RC oscillator.
Wie oben erwähnt, offenbart das US-Patent Nr. 6,917,658 ein Taktrückgewinnungsverfahren, das es einer USB-Einrichtung gestattet, unter Verwendung eines internen Oszillators anstatt eines Quarzoszillators (oder einer auf einen Quarztakt synchronisierten internen Oszillatorfrequenz) zu arbeiten. Je nach dem Verfahren, das gewählt wird, um die erforderliche Präzision bereitzustellen, kann der Oszillator 74 bei einigen Ausführungsformen aktiviert gehalten werden, wenn der Bus leerläuft, doch kann der Oszillatorausgangstakt an den USB-Controller 59 digital angesteuert werden, wie oben beschrieben. Beispielsweise kann im Fall des aus dem US-Patent Nr. 6,917,658 bekannten Taktrückgewinnungsverfahrens der Oszillator aktiviert bleiben, um einen kontinuierlichen Takt an die Taktrückgewinnungsschaltung 77 zu liefern.As mentioned above, this reveals U.S. Patent No. 6,917,658 a clock recovery method that allows a USB device to operate using an internal oscillator instead of a quartz oscillator (or an internal oscillator frequency locked to a quartz clock). Depending on the method chosen to provide the required precision, the oscillator 74 In some embodiments, it may be kept activated when the bus is idling, but the oscillator output clock may go to the USB controller 59 digitally controlled, as described above. For example, in the case of out of the U.S. Patent No. 6,917,658 known clock recovery method of the oscillator remain activated to a continuous clock to the clock recovery circuit 77 to deliver.
Der Oszillator 74 kann auf eine Vielzahl von Wegen implementiert werden. Als lediglich ein Beispiel könnte die im US-Patent Nr. 7,395,447 beschriebene Schaltungsanordnung zum Implementieren des Oszillators 74 in Ausführungsbeispielen verwendet werden. 6 zeigt eine beispielhafte Schaltungsanordnung zum Implementieren des Oszillators 74. Bei dem in 6 gezeigten Oszillator verbrauchen VREF (406) und Vergleicher (402 und 404) allgemein statische Leistung, wohingegen der Flipflop (408) und der RC-Zeitsteuerblock (410) allgemein keine statische Leistung verbrauchen. Bei Ausführungsbeispielen ist es vorteilhaft, die Oszillatorkomponenten, die statische Leistung verbrauchen, zu deaktivieren. Beispielsweise kann der VREF-BlOCk (406) deaktiviert werden, wie in 7 gezeigt (im US-Patent Nr. 7,395,447 beschrieben).The oscillator 74 can be implemented in a variety of ways. As just one example could be the im U.S. Patent No. 7,395,447 described circuitry for implementing the oscillator 74 be used in embodiments. 6 shows an exemplary circuit arrangement for implementing the oscillator 74 , At the in 6 oscillator consume V REF ( 406 ) and comparators ( 402 and 404 ) generally static power, whereas the flip-flop ( 408 ) and the RC timing block ( 410 ) generally do not consume static power. In embodiments, it is advantageous to disable the oscillator components that consume static power. For example, the V REF BLOCk ( 406 ) are disabled, as in 7 shown (im U.S. Patent No. 7,395,447 described).
Unter Bezugnahme auf den VREF-Block in 7 aktiviert das Aktivier-Steuersignal (ENABLE) von der Oszillator- und Sendeempfänger-Steuerschaltung 71 (siehe 5) die Stromwege durch den Widerstandsteiler, der zum Generieren der VTRIP-Spannung verwendet wird. Wenn das ENABLE-Signal einen logischen L-Wert aufweist, wird der VREF-Block 406 deaktiviert, so dass er keine (oder wenig) statische Leistung verbraucht. Bei anderen Ausführungsformen kann es jedoch vorteilhaft sein, den VREF-Block 406 während Ruheperioden aktiviert zu lassen, um ein schnelleres Hochfahren des Oszillators 74 zu erreichen, wenn ein ankommendes USB-Paket detektiert wird.Referring to the V REF block in FIG 7 activates the enable control signal (ENABLE) from the oscillator and transceiver control circuitry 71 (please refer 5 ) the current paths through the resistor divider used to generate the VTRIP voltage. When the ENABLE signal has a logical L value, the V REF block becomes 406 disabled, so that it consumes no (or little) static power. In other embodiments, however, it may be advantageous to use the V REF block 406 to leave it enabled during idle periods to speed up the oscillator 74 reach when an incoming USB packet is detected.
6 zeigt zwei Vergleicher 402 und 402 als Teil der Oszillatorschaltung. 8 zeigt eine Schaltungsanordnung zum Implementieren der Vergleicher in Ausführungsbeispielen. Der Vergleicher empfängt seine Eingangssignale über die Transistoren 96 und 99. Die Transistoren 102 und 105 bilden einen Stromspiegel. Die Stromquelle 93 liefert einen Vorstrom an die Transistoren 96 und 99. 6 shows two comparators 402 and 402 as part of the oscillator circuit. 8th shows a circuit arrangement for implementing the comparators in embodiments. The comparator receives its input signals through the transistors 96 and 99 , The transistors 102 and 105 form a current mirror. The power source 93 supplies a bias current to the transistors 96 and 99 ,
Das Komplement des Enable-Signals für den Oszillator 74 (nicht gezeigt) steuert die Gate-Elektrode des Transistors 90 an. Wenn sich das Enable-Signal in einem logischen H-Zustand befindet (und sein Komplement deshalb in einem logischen L-Zustand befindet), schaltet der Transistor 90 ein und aktiviert den Vergleicher. Wenn umgekehrt das Enable-Signal sich in einem logischen L-Zustand befindet (und sich sein Komplement deshalb in einem logischen H-Zustand befindet), schaltet der Transistor 90 aus. In diesem Szenarium ist der Weg von der Versorgungsspannung VDD zur Stromquelle 93 unterbrochen, was den Vergleicher deaktiviert.The complement of the enable signal for the oscillator 74 (not shown) controls the gate of the transistor 90 at. When the enable signal is in a logic high state (and its complement is therefore in a logic low state), the transistor turns on 90 and activates the comparator. Conversely, if the enable signal is in a logic low state (and its complement is therefore in a logic high state), the transistor turns on 90 out. In this scenario, the path from the supply voltage V DD to the power source 93 interrupted, which deactivates the comparator.
Man beachte, dass die in den 6–8 gezeigten Schaltungen lediglich Beispiele für das Implementieren des Oszillators 74 und seiner assoziierten Komponenten/Schaltungen liefern. Es gibt eine Vielfalt von Alternativen für das Implementieren des Oszillators 74 und seiner assoziierten Komponenten/Schaltungen, wie oben angemerkt. Note that in the 6 - 8th shown circuits only examples of implementing the oscillator 74 and its associated components / circuits. There are a variety of alternatives for implementing the oscillator 74 and its associated components / circuits, as noted above.
Ein weiterer Aspekt der Offenbarung betrifft das Reduzieren des Stromverbrauchs der Kommunikationsschaltungsanordnung, wie etwa von USB-Einrichtungen oder Sendeempfängern. Diese Technik deaktiviert Strom verbrauchende Teile einer derartigen Schaltungsanordnung (z. B. Teile, die relativ hohe Mengen an Leistung verbrauchen) beim Warten auf Kommunikation, beispielsweise ankommende USB-Pakete oder Verkehr (wenn z. B. der Bus leerläuft).Another aspect of the disclosure relates to reducing the power consumption of communications circuitry, such as USB devices or transceivers. This technique disables power consuming parts of such circuitry (eg, parts that consume relatively high amounts of power) while waiting for communication, such as incoming USB packets or traffic (eg, when the bus is idle).
Beispielsweise verbraucht der Differenzempfänger 56 (siehe 5) allgemein statische Leistung, beispielsweise einen Stromverbrauch, der davon unabhängig oder fast unabhängig ist, ob auf dem Bus Verkehr existiert (der Verbrauch statischer Leistung hilft, die gewünschte Leistung zu erzielen). Bei Ausführungsbeispielen jedoch sind Eintakt-Empfänger 53 allgemein CMOS-Puffer, deren Stromverbrauch effektiv Null beträgt, wenn der Bus leerläuft.For example, the differential receiver consumes 56 (please refer 5 Generally, static power, such as power consumption that is independent or almost independent of whether there is traffic on the bus (the consumption of static power helps to achieve the desired performance). However, in embodiments, there are single-ended receivers 53 general CMOS buffers whose power consumption is effectively zero when the bus is idle.
Der Differenzempfänger 56 wird so ungefähr wie der Oszillator 74 während der zweiten Hälfte des Synchronisationsmusters (um die Probensynchronisation zu unterstützen) und während des Empfangs der Paketnutzlast und des Overhead-Verkehrs, wie etwa CRC-Feldern (Cyclic Redundancy Check – Prüfwert) usw. verwendet. Wie beim Oszillator 74 kann der Differenzempfänger 56 während Ruheperioden am Bus deaktiviert und, wenn der Start des Synchronisationsmusters detektiert wird, automatisch wieder aktiviert werden.The differential receiver 56 becomes something like the oscillator 74 during the second half of the synchronization pattern (to support sample synchronization) and during packet payload and overhead traffic reception, such as Cyclic Redundancy Check (CRC) fields, etc. As with the oscillator 74 can the differential receiver 56 while idle periods are disabled on the bus and, when the start of the synchronization pattern is detected, automatically re-activated.
Sofern der Differenzempfänger 56 bis etwa zum Mittelpunkt des Synchronisationsmusters arbeitet, kann das ankommende Paket erfolgreich empfangen werden. Bei einigen Ausführungsformen wird der Differenzempfänger 56 zu den gleichen ungefähren Zeitinstanzen wie der Oszillator 74 aktiviert und deaktiviert. Bei anderen Ausführungsformen kann der Differenzempfänger 56 zu anderen Zeiten, als wenn der Oszillator 74 aktiviert und deaktiviert wird, aktiviert und deaktiviert werden.If the differential receiver 56 until about the midpoint of the synchronization pattern, the incoming packet can be successfully received. In some embodiments, the differential receiver becomes 56 at the same approximate time instances as the oscillator 74 activated and deactivated. In other embodiments, the differential receiver 56 at other times than when the oscillator 74 is activated and deactivated, activated and deactivated.
Bei einigen Ausführungsformen können die Ausgangssignale von Eintakt-Empfängern 53 zum Erzielen einer Synchronisation auf das Synchronisationsmuster verwendet werden, wodurch der Differenzempfänger 56 bis nahe dem Ende des Synchronisationsmusters deaktiviert bleiben kann. Eine Vergleicherarchitektur ähnlich der in 8 gezeigten kann zum Deaktivieren des Differenzempfängers 56 verwendet werden. Es können auch Registerkonfigurationsbits, oben erörtert, geliefert werden, um die USB-Schnittstelle zu zwingen, die Sendeempfängerkomponenten und/oder die Oszillatorkomponenten (siehe 5) während Ruheperioden aktiviert zu halten.In some embodiments, the output signals may be from single-ended receivers 53 be used to achieve synchronization to the synchronization pattern, whereby the differential receiver 56 can remain deactivated until near the end of the synchronization pattern. A comparator architecture similar to the one in 8th shown can be to disable the differential receiver 56 be used. Also, register configuration bits, discussed above, may be provided to force the USB interface, the transceiver components, and / or the oscillator components (see FIG 5 ) to keep activated during rest periods.
Bei Ausführungsbeispielen wird der Stromverbrauch der Kommunikationsschaltung 12 (z. B. eines USB) reduziert, indem der Takt (z. B. USB-Takt) und/oder Teile der Kommunikationsschaltung 12, wie etwa des USB-Differenz-Sendeempfängers, während ankommender Pakete, die durch die Einrichtung zurückgewiesen werden, blockiert werden. Im Fall von USB-Einrichtungen beispielsweise kann die sendende Einrichtung (z. B. der Host 16) bei einigen Anwendungen Daten schneller an die empfangende Einrichtung liefern, als die empfangende Einrichtung jene Daten verarbeiten kann.In embodiments, the power consumption of the communication circuit 12 (eg a USB) is reduced by the clock (eg USB clock) and / or parts of the communication circuit 12 , such as the USB differential transceiver, while blocking incoming packets rejected by the device. For example, in the case of USB devices, the sending device (eg, the host 16 ) provide data to the receiving device faster in some applications than the receiving device can handle that data.
In einem bestimmten Beispiel könnte eine USB-Anwendung Daten von einem Host-Computer oder einer Host-Einrichtung übertragen, die von der empfangenden Einrichtung über einen UART (Universal Asynchronous Receiver/Transmitter) übertragen werden. Da ein USB-Bus allgemein mit einer viel höheren Bitrate als ein UART arbeiten kann, können ankommende Datenpakete schneller empfangen werden, als sie über den UART übertragen werden können.In one particular example, a USB application could transmit data from a host computer or host device transmitted by the receiving device via a Universal Asynchronous Receiver / Transmitter (UART). Since a USB bus can generally operate at a much higher bit rate than a UART, incoming data packets can be received faster than they can be transmitted over the UART.
In einem derartigen Fall wird die empfangende Einrichtung allgemein ankommende Pakete zurückweisen, bis in dem Paket-FIFO-Puffer (First-In-First-Out) der Einrichtung Platz gemacht worden ist, indem die Daten von einem zuvor akzeptierten Paket als Vorbereitung für die Übertragung unter Verwendung des UART bewegt werden. Die Einrichtung weist das ankommende Paket zurück, indem es mit einem zum Host zurück übertragenen NAK-Paket antwortet. Je nach den relativen Bitraten des USB und des UART kann ein relativ großer Anteil des Gesamteinrichtungs-Stromverbrauchs durch das Empfangen von Daten verschwendet werden, die von der Einrichtung zurückgewiesen werden, da insbesondere der USB-Host allgemein das ganze Paket einschließlich seiner Datennutzlast überträgt, bevor durch die Einrichtung ein NAK zurückgeschickt wird.In such a case, the receiving device will reject generally incoming packets until space has been made in the device's first in-first-out packet FIFO buffer by retrieving the data from a previously accepted packet in preparation for transmission be moved using the UART. The device rejects the incoming packet by responding with a NAK packet transmitted back to the host. Depending on the relative bitrates of the USB and UART, a relatively large portion of the overall device power consumption may be wasted by receiving data rejected by the device, in particular because the USB host broadly transmits the entire packet including its data payload before a NAC is sent back through the facility.
Gemäß einem Aspekt der offenbarten Konzepte werden das oder die Taktsignale und/oder der Differenz-Sendeempfänger der empfangenden Einrichtung, wie etwa einer USB-Einrichtung, während des Empfangs eines Teils von zurückzuweisenden Paketen deaktiviert. Der bestimmte Fall von USB liefert ein Beispiel für diese Technik.According to one aspect of the disclosed concepts, the clock signal (s) and / or the differential transceiver of the receiving device, such as a USB device, are deactivated while receiving a portion of packets to be rejected. The particular case of USB provides an example of this technique.
Jedes USB-Paket enthält ein SYNC-Feld, eine Paket-ID (PID), eine optionale Datennutzlast mit ihrem CRC-Feld und eine EOP-Bedingung. Eine empfangende USB-Einrichtung entscheidet allgemein, dass ein Paket nach dem Empfangen der PID zurückgewiesen werden wird, d. h., bevor die Datennutzlast ankommt. Diese Entscheidung hängt allgemein davon ab, ob die empfangende Einrichtung in ihren Puffern ausreichend Platz besitzt, um das ankommende Paket zum Zeitpunkt, zu dem die PID empfangen wird, zu speichern.Each USB packet contains a SYNC field, a packet ID (PID), an optional data payload with its CRC field, and an EOP condition. A receiving USB device generally decides that a packet will be rejected after receiving the PID, ie, before the data payload arrives. This decision generally depends on whether the receiving device has sufficient space in its buffers to store the incoming packet at the time the PID is received.
Bei Ausführungsbeispielen kann die empfangende Einrichtung, z. B. die Kommunikationsschaltung 12, ihr beziehungsweise ihre Taktsignale und/oder die Sendeempfänger-Schaltungsanordnung kurz nach dem Empfangen der PID eines zurückgewiesenen Pakets deaktivieren. Da SYNC und PID im Vergleich zu einer viel größeren potenziellen Nutzlast 16 Bits belegen, gestattet dieses Merkmal der empfangenden Einrichtung, für einen Großteil der Dauer der Übertragung des zurückgewiesenen Pakets in einem relativ leistungsarmen Zustand zu bleiben.In embodiments, the receiving device, for. B. the communication circuit 12 , disable their or their clock signals and / or the transceiver circuitry shortly after receiving the PID of a rejected packet. Because SYNC and PID compared to a much larger potential payload 16 Occupy bits, this feature allows the receiving device to remain in a relatively low-power state for much of the duration of the transmission of the rejected packet.
Nachdem die Einrichtung entscheidet, ein ankommendes Paket zurückzuweisen, deaktiviert sie den USB-Takt und/oder den Differenz-Sendeempfänger (z. B. den Differenzempfänger 56), wie oben beschrieben. Im Gegensatz zu den oben beschriebenen Merkmalen jedoch, wo der Oszillator 74 durch nicht-leerlaufenden USB-Verkehr wieder aktiviert wird, bleiben bei einigen Ausführungsformen das oder die Taktsignale und/oder die Sendeempfänger-Schaltungsanordnung deaktiviert, bis das Ende des ankommenden zurückgewiesenen Pakets detektiert wird.After the device decides to reject an incoming packet, it deactivates the USB clock and / or the differential transceiver (eg, the differential receiver 56 ), as described above. Unlike the features described above, however, where the oscillator 74 is re-enabled by non-idle USB traffic, in some embodiments, the clock signal (s) and / or transceiver circuitry remain disabled until the end of the incoming rejected packet is detected.
Eine Technik zum Detektieren des Endes des Pakets besteht darin, auf dem Bus die USB-EOP-Bedingung zu detektieren. Wie in 4 dargestellt, besteht ein EOP aus einer ungefähren Zwei-Bit-Periode, während der beide Signale D+ und D– auf einen logischen L-Zustand gezogen werden. Die Detektion des EOP bewirkt, dass die USB-Einrichtung ihr beziehungsweise ihre Taktsignale und/oder den Differenz-Sendeempfänger (z. B. Differenzempfänger 56) wieder aktiviert, um das NAK-Paket zum Host zurück zu übertragen. Nachdem das NAK-Paket übertragen ist, wird der Bus im Allgemeinen leerlaufen, und die Einrichtung kann auch in ihren leistungsarmen Zustand eintreten, wie oben bezüglich der Ruheperioden auf dem Bus beschrieben.One technique for detecting the end of the packet is to detect the USB EOP condition on the bus. As in 4 As shown, an EOP consists of an approximate two-bit period during which both signals D + and D- are pulled to a logical low state. The detection of the EOP causes the USB device to switch its or its clock signals and / or the differential transceiver (eg, differential receiver 56 ) again to retransmit the NAK packet to the host. After the NAK packet is transmitted, the bus will generally idle, and the device may also enter its low-power state as described above with respect to idle periods on the bus.
Wenn sich der Oszillator 74 oder Differenzempfänger 56 während ankommender zurückgewiesener Pakete in seinem leistungsarmen Zustand befindet, kann er seinen leistungsarmen Zustand auch verlassen, falls auf dem Bus ein unerwarteter Zustand detektiert wird. Falls beispielsweise das EOP aufgrund von Kommunikationsfehlern verloren geht, könnte die Einrichtung möglicherweise ansonsten ihren leistungsarmen Zustand nicht rechtzeitig verlassen, um das NAK-Paket zum Host zu übertragen.When the oscillator 74 or differential receiver 56 while incoming rejected packets are in their low power state, they may also leave their low power state if an unexpected condition is detected on the bus. For example, if the EOP is lost due to communication errors, otherwise the device might not leave its low-power state in time to transfer the NAK packet to the host.
Zur Vermeidung solcher Probleme kann die empfangende Einrichtung ihren leistungsarmen Zustand auch verlassen, wenn beispielsweise auf dem Bus eine Rücksetzbedingung oder eine Bus-Ruheperiode, die länger ist als eine vorbestimmte Zeitperiode, detektiert wird. Beispielsweise kann, wie oben erörtert, die empfangende Einrichtung ihren leistungsarmen Zustand verlassen, falls der J-Zustand auf dem Bus für mehr als etwa 6 Bitperioden detektiert wird, was einen wahren Bus-Ruhezustand anzeigt im Gegensatz zu einer kürzeren Dauer des J-Zustands, der während einer normalen Paketübertragung auftreten kann.To avoid such problems, the receiving device may also leave its low-power state when, for example, a reset condition or a bus sleep period longer than a predetermined period of time is detected on the bus. For example, as discussed above, if the J state on the bus is detected for more than about 6 bit periods, the receiving device may exit its low power state, indicating a true bus idle state, as opposed to a shorter J state duration, which can occur during a normal packet transmission.
Eine Rücksetzbedingung besteht auch aus einer langen Periode, während der beide Signale D+ und D– auf einen logischen L-Zustand gezogen werden. Somit kann bei Ausführungsbeispielen die gleiche Schaltung, die einen EOP detektiert, auch veranlasst werden, eine Rücksetzbedingung zu detektieren.A reset condition also consists of a long period during which both signals D + and D- are pulled to a logical low state. Thus, in embodiments, the same circuit that detects an EOP may also be caused to detect a reset condition.
Analog kann mit den gleichen oben beschriebenen Ruhe-Detektionsverfahren (z. B. Bus-Leerlauf-Detektorschaltung 62) eine Ruheperiode detektiert werden, die größer ist als beispielsweise 7 Bitzeiten. Da der USB-Takt möglicherweise deaktiviert ist, kann diese Periode unter Verwendung einer alternativen Taktquelle oder einer analogen Schaltung zum Generieren eines Unterscheidungsimpulses mit der entsprechenden Zeitlänge qualifiziert werden. Bei einigen Ausführungsformen kann diese 7-Bit-Ruheperiode verwendet werden, um den leistungsarmen Zustand zu verlassen, anstatt dass eine EOP-Detektion verwendet wird.Analogously, with the same silence detection method described above (eg bus idle detector circuit 62 ) a quiet period greater than, for example, 7 bit times are detected. Since the USB clock may be disabled, this period may be qualified using an alternative clock source or analog circuit to generate a discrimination pulse of the appropriate length of time. In some embodiments, this 7-bit silence period may be used to exit the low-power state rather than using EOP detection.
9 veranschaulicht eine Schaltungsanordnung zum Detektieren einer EOP-(End-Of-Packet) oder Rücksetzbedingung gemäß einem Ausführungsbeispiel. Wenn beide Signale D+ und D– auf logische L-Pegel gesteuert werden, besitzt der Ausgang des OR-Gatters 120 einen logischen L-Wert. Der Widerstand 123 und der Kondensator 126 wirken als eine RC-Kombination oder ein RC-Filter. Nach einer durch die RC-Kombination definierten Zeitperiode geht der Eingang zu dem Schmitt-Inverter 129 auf einen logischen L-Zustand, und sein Ausgang geht auf einen logischen H-Zustand. 9 FIG. 12 illustrates a circuit arrangement for detecting an EOP (End-Of-Packet) or reset condition according to one embodiment. When both signals D + and D- are controlled to logic L levels, the output of the OR gate has 120 a logical L value. The resistance 123 and the capacitor 126 act as an RC combination or an RC filter. After a time period defined by the RC combination, the input goes to the Schmitt inverter 129 to a logical L state, and its output goes to a logic H state.
Am Ende der EOP-Periode gehen D+ und/oder D– auf einen logischen H-Zustand, was bewirkt, dass der Ausgang des OR-Gatters 120 auf einen logischen H-Zustand zurückkehrt. Der Übergang am Ausgang des OR-Gatters 120 bewirkt das Takten des Ausgangs des Schmitt-Inverters 129 in einen D-Flipflop 132, was das Ende eines detektierten EOP anzeigt. Für die Detektion einer Rücksetzbedingung kann der Ausgang des Schmitt-Inverters 129 direkt verwendet werden.At the end of the EOP period, D + and / or D- go to a logic H state, causing the output of the OR gate 120 returns to a logical H state. The transition at the output of the OR gate 120 causes the clocking of the output of the Schmitt inverter 129 in a D flip flop 132 indicating the end of a detected EOP. For the detection of a reset condition can be the output of the Schmitt inverter 129 be used directly.
Die RC-Kombination oder das RC-Filter gestattet eine Zurückweisung kurzer Perioden, während denen D+ und D– auf einem logischen L-Zustand erscheinen, wie etwa während eines Übergangs von einem Zustand D+ = logisches H, D– = logisches L zu einem Zustand, wo D+ = logisches L und D– = logisches H. Der Wert der RC-Zeitkonstante kann je nach den Bitzeiten eingestellt oder ausgelegt werden. Beispielsweise kann eine RC-Zeitkonstante von ungefähr einer Hälfte einer Bitzeit solche Störimpulse zurückweisen, die ansonsten möglicherweise irrtümlich als ein EOP-Ereignis ausgelegt werden könnten.The RC combination or the RC filter allows rejection of short periods during which D + and D- appear at a logical L state, such as during a transition from a state D + = logic H, D = logical L to a state where D + = logical L and D = logical H. The value of the RC time constant can be set or interpreted according to the bit times. For example, an RC time constant of about one half of a bit time may reject such glitches that might otherwise be erroneously interpreted as an EOP event.
Wenngleich einige offenbarte Ausführungsformen Niedriggeschwindigkeits- und Hochgeschwindigkeits-USB-Kommunikationen betreffen, versteht der Durchschnittsfachmann, dass andere Kommunikationsvorrichtungen und -verfahren einschließlich Hochgeschwindigkeits-USB innerhalb des Schutzbereichs der Offenbarung in Betracht gezogen werden. Insbesondere verwendet der Hochgeschwindigkeits-USB eine ähnliche Signalisierungsnomenklatur und Protokolle für das Kommunizieren zwischen Einrichtungen. Beispielsweise verwendet der Hochgeschwindigkeits-USB J- und K-Signalisierungszustände (die als der Zustand übertragener Ströme in Abschlussimpedanzen anstatt übertragene Spannungen definiert sind) und überträgt Pakete beginnend mit Synchronisationsmustern.While some disclosed embodiments relate to low speed and high speed USB communications, one of ordinary skill in the art will appreciate that other communication devices and methods, including high speed USB, are contemplated within the scope of the disclosure. In particular, the high-speed USB uses similar signaling nomenclature and protocols for communicating between devices. For example, the high-speed USB uses J and K signaling states (defined as the state of transmitted currents in terminating impedances rather than transmitted voltages) and transmits packets beginning with synchronization patterns.
Unter Bezugnahme auf die Figuren wird der Fachmann erkennen, dass die verschiedenen gezeigten Blöcke möglicherweise nur die konzeptuellen Funktionen und den Signalfluss darstellen. Die tatsächliche Schaltungsimplementierung könnte oder könnte nicht separat identifizierbare Hardware für die verschiedenen Funktionsblöcke enthalten und könnte oder könnte nicht die gezeigte bestimmte Schaltungsanordnung verwenden. Beispielsweise kann man die Funktionalität verschiedener Blöcke, wie gewünscht, zu einem Schaltungsblock vereinigen. Zudem kann man die Funktionalität eines einzelnen Blocks, wie gewünscht, in mehreren Schaltungsblöcken realisieren. Die Wahl der Schaltungsimplementierung hängt von verschiedenen Faktoren, wie etwa bestimmten Design- und Leistungsspezifikationen für eine gegebene Implementierung, ab. Andere Modifikationen und alternative Ausführungsformen zusätzlich zu jenen hier beschriebenen ergeben sich dem Durchschnittsfachmann. Dementsprechend lehrt diese Beschreibung dem Fachmann die Art und Weise, wie er die offenbarten Konzepte ausführt, und sie ist nur als veranschaulichend auszulegen.With reference to the figures, those skilled in the art will recognize that the various blocks shown may represent only the conceptual functions and signal flow. The actual circuit implementation may or may not include separately identifiable hardware for the various functional blocks and may or may not use the particular circuitry shown. For example, one may combine the functionality of different blocks into a circuit block as desired. In addition, you can realize the functionality of a single block, as desired, in several circuit blocks. The choice of circuit implementation depends on various factors, such as particular design and performance specifications for a given implementation. Other modifications and alternative embodiments in addition to those described herein will be apparent to those of ordinary skill in the art. Accordingly, this description teaches those skilled in the art how to practice the disclosed concepts, and is to be construed as illustrative only.
Die gezeigten und beschriebenen Formen und Ausführungsformen sollten als veranschaulichende Ausführungsformen verstanden werden. Der Fachmann kann an der Gestalt, Größe und Anordnung von Teilen unterschiedliche Änderungen vornehmen, ohne von dem Schutzbereich der offenbarten Konzepte in diesem Dokument abzuweichen. Beispielsweise kann der Fachmann äquivalente Elemente für die hier dargestellten und beschriebenen Elemente substituieren. Zudem kann der Fachmann gewisse Merkmale der offenbarten Konzepte unabhängig von der Verwendung anderer Merkmale verwenden, ohne von dem Schutzbereich der offenbarten Konzepte abzuweichen.The illustrated and described forms and embodiments should be understood as illustrative embodiments. One skilled in the art can make various changes in the shape, size, and arrangement of parts without departing from the scope of the disclosed concepts throughout this document. For example, one skilled in the art may substitute equivalent elements for the elements illustrated and described herein. In addition, one skilled in the art may use certain features of the disclosed concepts independently of the use of other features without departing from the scope of the disclosed concepts.
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Zitierte PatentliteraturCited patent literature
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US 6917658 [0005, 0066, 0066] US 6917658 [0005, 0066, 0066]
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US 7395447 [0067, 0067] US 7395447 [0067, 0067]
