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Die Erfindung betrifft eine optische Baugruppe. Die Erfindung betrifft weiterhin ein Verfahren zur Herstellung einer optischen Baugruppe. Ferner betrifft die Erfindung einen Facettenspiegel für eine Beleuchtungsoptik einer Projektionsbelichtungsanlage und eine Beleuchtungsoptik sowie ein Beleuchtungssystem für eine Projektionsbelichtungsanlage und eine Projektionsbelichtungsanlage. Schließlich betrifft die Erfindung ein Verfahren zur Herstellung strukturierter Bauelemente.
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Eine optische Baugruppe mit einem eine Mehrzahl von aktuatorisch verlagerbaren Einzelspiegeln umfassenden Spiegel ist aus der
DE 10 2009 034 502 A1 bekannt.
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Eine Aufgabe der vorliegenden Erfindung ist es, eine derartige optische Baugruppe weiterzubilden.
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Diese Aufgabe ist durch die Baugruppe gemäß Anspruch 1 gelöst.
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Der Kern der Erfindung besteht darin, zur Steuerung der Verlagerung der Einzelspiegel eine Steuereinrichtung mit einer Mehrzahl von anwendungsspezifischen integrierten Schaltkreisen (ASICs) zu verwenden, wobei zumindest ein Teil der ASICs versetzt zueinander angeordnet sind. Die ASICs sind insbesondere in Richtung einer Flächennormalen der Einzelspiegel versetzt zueinander angeordnet. Die ASICs sind insbesondere in Richtung der Flächennormalen hintereinander angeordnet. Die Baugruppe umfasst somit spiegelnahe ASICs und spiegelferne ASICs.
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Bei den Einzelspiegeln handelt es sich insbesondere um Mikrospiegel. Es handelt sich insbesondere um Spiegel zur Reflexion von EUV-Strahlung, insbesondere zur Reflexion von Strahlung mit einer Wellenlänge im Bereich von weniger als 30 nm. Für allgemeine Details der Einzelspiegel sowie deren Verlagerbarkeit sei auf die
DE 10 2009 034 502 A1 verwiesen, die hiermit vollständig als Bestandteil der vorliegenden Anmeldung in diese integriert ist.
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Die ASICs sind insbesondere in mindestens zwei in Richtung der Flächennormalen versetzt zueinander verlaufenden Ebenen angeordnet. Sie können auch in drei oder mehr Ebenen angeordnet sein.
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Durch die versetzte Anordnung der ASICs ist eine in Richtung senkrecht zur Flächennormalen besonders platzsparende Anordnung der Steuerelektronik möglich.
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Erfindungsgemäß wurde erkannt, dass die zur Ansteuerung der Mikrospiegel erforderlichen ASICs sehr komplex sein können. Insbesondere kann es notwendig sein, in den ASICs jeweils einen Dämpfungsregler mit zugehöriger Sensierung zur Dämpfung von Schwingungen unterzubringen. Ein derartiger Dämpfungsregler führt aufgrund seiner Komplexität zu vergleichsweise großen ASICs. Die Dämpfungsregelung und insbesondere die Sensierung der Kippwinkelgeschwindigkeit der Einzelspiegel muss aufgrund Signalintegritäten möglichst direkt an den Einzelspiegeln angeordnet sein. Erfindungsgemäß wurde erkannt, dass es vorteilhaft sein kann, einzelne Funktionen, wie beispielsweise eine derartige Dämpfungsregelung, in separate ASICs zu integrieren und mehr als ein einzelnes ASIC zur Ansteuerung der Verlagerung eines Einzelspiegels vorzusehen, wobei die zur Ansteuerung eines Einzelspiegels vorgesehenen ASICs in Richtung der Flächennormalen dieses Einzelspiegels hintereinander, d. h. versetzt, angeordnet sind.
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Erfindungsgemäß wurde erkannt, dass es durch eine derartige Anordnung möglich ist, die Kontaktierung der ASICs auf der Rückseite der Einzelspiegel, d. h. auf der der Reflexionsfläche der Einzelspiegel entgegengesetzten Seite, zu verbessern. Es ist insbesondere möglich, den Platz für Kontaktierungen zu vergrößern. Außerdem können die Daten- und/oder Versorgungsleitungen verkürzt werden.
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Während üblicherweise Kontaktierungen gattungsgemäßer Baugruppen nur an den Außenseiten derselben möglich sind, was zu langen Supply- und/oder Datenleitungen führt, was wiederum zu hohen Widerständen und Kapazitäten der Leitungen führt, ermöglicht die erfindungsgemäße Anordnung Kontaktierungen auch im Bereich zwischen zwei ASICs. Es wird insbesondere eine vertikale Kontaktierung, d. h. eine Anordnung von Daten- und/oder Versorgungsleitungen in Richtung der Flächennormalen der Einzelspiegel möglich.
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Gemäß einem Aspekt der Erfindung ist zumindest ein Teil der Einzelspiegel mit Aktuatoren versehen, welche mit mindestens zwei in Richtung der Flächennormalen versetzt zueinander angeordneten ASICs in signalübertragender Weise verbunden sind. Vorzugsweise ist jeder Einzelspiegel mit derartigen Aktuatoren versehen. Es ist insbesondere möglich, die Aktuatoren jeweils mit genau einem ASIC je Ebene zu verbinden. Es kann besonders vorteilhaft sein, zur Ansteuerung der Einzelspiegel deren jeweilige Aktuatoren jeweils mit einem spiegelnahen ASIC und jeweils mit einem spiegelfernen ASIC zu verbinden. Hierbei können die spiegelnahen und die spiegelfernen ASICs unterschiedliche Funktionen haben. In die spiegelnahen ASICs kann insbesondere eine Dämpfungsregelung integriert sein.
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Die spiegelnahen ASICs werden aufgrund der in diese integrierten Funktionen auch als Low Level ASIC (LLASIC) bezeichnet.
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Gemäß einem Aspekt der Erfindung ist zumindest ein Teil der ASICs jeweils auf einem Substrat angeordnet, welches eine Querschnittsfläche aufweist, die kleiner ist als die Summe der Reflexionsflächen der diesem ASIC zugeordneten Einzelspiegel. Es ist insbesondere vorgesehen, die spiegelnahen ASICs, d. h. die ASICs, welche am nächsten am Spiegelkörper des jeweils angesteuerten Einzelspiegels angeordnet sind, entsprechend auszubilden.
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Zur Steuerung der Verlagerung der Einzelspiegel ist zumindest einem Teil derselben, insbesondere jedem Einzelspiegel, zumindest ein, insbesondere mindestens zwei ASICs zugeordnet. Zur Steuerung der Verlagerung der Einzelspiegel ist insbesondere jedem Einzelspiegel ein spiegelnaher ASIC und ein spiegelferner ASIC zugeordnet.
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Gemäß einem Aspekt der Erfindung ist zumindest ein Teil der ASICs, insbesondere sämtliche ASICs, in ein Substrat integriert.
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Vorzugsweise weist die optische Baugruppe eine modulare Bauweise auf. Es kann sich insbesondere um ein mikroelektromechanisches System (MEMS) handeln.
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Eine weitere Aufgabe der Erfindung besteht darin, ein Verfahren zur Herstellung einer optischen Baugruppe zu verbessern.
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Diese Aufgabe wird durch die Merkmale des Anspruches 5 gelöst. Der Kern der Erfindung besteht darin, zunächst eine Vielspiegelanordnung und ein elektronisches Modul zur Ansteuerung der Einzelspiegel herzustellen und dann zusammenzubauen. Die Herstellung der optischen Komponenten und des elektronischen Moduls kann unabhängig voneinander erfolgen. Die optischen Komponenten und das elektronische Modul können vor dem Zusammenbau getestet werden. Es ist mit anderen Worten möglich, nur vorgetestete optische und elektronische Komponenten zusammenzubauen. Hierdurch wird die Fehlerrate verringert.
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Weitere Aufgaben der Erfindung bestehen darin, einen Facettenspiegel für eine Beleuchtungsoptik, eine Beleuchtungsoptik und ein Beleuchtungssystem für eine Projektionsbelichtungsanlage und eine Projektionsbelichtungsanlage zu verbessern. Diese Aufgaben werden durch die Merkmale der Ansprüche 6 bis 9 gelöst. Die Vorteile ergeben sich aus denen der vorhergehend beschriebenen optischen Baugruppe.
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Eine weitere Aufgabe der Erfindung besteht darin, ein Verfahren zur Herstellung strukturierter Bauelemente zu verbessern.
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Diese Aufgabe wird durch die Merkmale des Anspruchs 10 gelöst. Die Vorteile ergeben sich aus den vorhergehend beschriebenen.
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Im Folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
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1 schematisch eine Projektionsbelichtungsanlage für die Mikrolithographie mit einer im Meridionalschnitt dargestellten Beleuchtungsoptik und einer Projektionsoptik,
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2 schematisch einen Querschnitt durch eine optische Baugruppe mit einer Vielzahl von Einzelspiegeln,
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3 schematisch eine Ansicht der Kontaktierungen der Schaltkreise zur Steuerung der Verlagerung der Einzelspiegel der Baugruppe gemäß 2,
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4 eine weitere schematische Ansicht einer optischen Baugruppe mit einer Vielzahl von Einzelspiegeln und
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5 schematisch Verfahrensschritte eines Verfahrensablaufs zur Herstellung einer optischen Baugruppe.
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1 zeigt schematisch in einem Meridionalschnitt eine Projektionsbelichtungsanlage 1 für die Mikrolithographie. Die Projektionsbelichtungsanlage 1 umfasst ein Beleuchtungssystem 2 mit einer Strahlungsquelle 3 und einer Beleuchtungsoptik 4 zur Belichtung eines Objektfeldes 5 in einer Objektebene 6.
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Die Projektionsbelichtungsanlage 1 umfasst weiterhin eine Projektionsoptik 7 zur Abbildung des Objektfeldes 5 in ein Bildfeld 8 in einer Bildebene 9.
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Belichtet wird ein im Objektfeld 5 angeordnetes und in der 1 nicht dargestelltes Retikel, das eine mit der Projektionsbelichtungsanlage 1 zur Herstellung mikro- bzw. nanostrukturierter Halbleiter-Bauelemente zu projizierende Struktur trägt. Die Struktur auf dem Retikel wird mittels der Projektionsoptik 7 auf eine lichtempfindliche Schicht eines im Bereich des Bildfeldes 8 mit der Bildebene 9 angeordneten Wafers, der in der 1 nicht dargestellt ist, projiziert.
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Das Retikel wird von einem in der 1 nicht dargestellten Retikelhalter gehalten. Der Wafer wird von einem in der 1 nicht dargestellten Waferhalter gehalten. Der Retikelhalter und der Waferhalter können beim Betrieb der Projektionsbelichtungsanlage 1 synchron zueinander verschoben werden.
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Bei der Strahlungsquelle 3 handelt es sich insbesondere um eine EUV-Strahlungsquelle mit einer emittierten Nutzstrahlung 10 im Wellenlängenbereich zwischen 5 nm und 30 nm. Bei der Nutzstrahlung 10 handelt es sich somit um EUV-Strahlung.
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Die EUV-Strahlung, die von der Strahlungsquelle
3 ausgeht, wird von einem Kollektor
11 gebündelt. Ein entsprechender Kollektor ist beispielsweise aus der
EP 1 225 481 A bekannt. Nach dem Kollektor
11 propagiert die EUV-Strahlung durch eine Zwischenfokusebene
12, bevor sie auf einen Feldfacettenspiegel
13 trifft. Der Feldfacettenspiegel
13 ist in einer Ebene der Beleuchtungsoptik
4 angeordnet, die zur Objektebene
6 optisch konjugiert ist.
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Nach dem Feldfacettenspiegel 13 wird die EUV-Strahlung 10 von einem Pupillenfacettenspiegel 14 reflektiert. Der Pupillenfacettenspiegel 14 liegt entweder in der Eintrittspupillenebene der Beleuchtungsoptik 7 oder in einer hierzu optisch konjugierten Ebene.
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Der Feldfacettenspiegel 13 und der Pupillenfacettenspiegel 14 sind aus einer Vielzahl von Einzelspiegeln aufgebaut.
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Mit Hilfe des Pupillenfacettenspiegels 14 und einer abbildenden optischen Baugruppe in Form einer Übertragungsoptik 15 mit in der Reihenfolge des Strahlengangs für die EUV-Strahlung 10 bezeichneten Spiegeln 16, 17 und 18 werden die Feldfacetten des Feldfacettenspiegels 13 einander überlagernd in das Objektfeld 5 abgebildet. Der letzte Spiegel 18 der Übertragungsoptik 15 ist insbesondere in Spiegel für streifenden Einfall („Gracing Incidence Spiegel”).
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Für nähere Details des allgemeinen Aufbaus der Projektionsbelichtungsanlage
1 und deren Bestandteile sei auf die
DE 10 2009 034 502 A1 verwiesen.
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Im Folgenden wird unter Bezugnahme auf die 2 und 3 eine optische Baugruppe 19 näher beschrieben. Die optische Baugruppe 19 kann Bestandteil des Feldfacettenspiegels 13 oder des Pupillenfacettenspiegels 14 sein.
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Die optische Baugruppe 19 kann modulartig ausgebildet sein. Sie wird auch als Baustein oder Brick bezeichnet.
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Die optische Baugruppe 19 umfasst eine Vielzahl von gesteuert verlagerbaren Einzelspiegeln 20 und eine Steuereinrichtung 21 zur gesteuerten Verlagerung der Einzelspiegel 20. Die Anordnung der Einzelspiegel 20 wird auch als Vielspiegelanordnung oder Vielspiegeleinheit (Multi Mirror Array, MMA) bezeichnet.
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Die Einzelspiegel 20 umfassen jeweils einen Spiegelkörper 22 mit einer Reflexionsfläche 23. Die Reflexionsfläche 23 ist vorzugsweise plan ausgebildet. Sie verläuft insbesondere senkrecht zu einer Flächennormalen 24. Die Reflexionsfläche 23 kann auch konkav oder konvex ausgebildet sein. In diesem Fall sei unter der Flächennormalen 24 des Einzelspiegels 20 jeweils eine Normale zur Reflexionsfläche 23 in einem zentralen Punkt der Reflexionsfläche 23 verstanden.
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Jeder der Einzelspiegel 20 umfasst außerdem einen Aktuatorstift 37. Der Aktuatorstift 37 erstreckt sich in Richtung der Flächennormalen 24. Die Reflexionsfläche 23 weist insbesondere eine rechteckige, vorzugsweise eine quadratische Berandung auf. Sie ist mit anderen Worten insbesondere rechteckig, vorzugsweise quadratisch ausgebildet. Andere Formen der Reflexionsfläche 23, insbesondere deren Ausbildung als Dreieck, insbesondere als gleichseitiges Dreieck, oder als Sechseck, insbesondere als regelmäßiges Sechseck, sind prinzipiell ebenso möglich.
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Die Steuereinrichtung 21 umfasst eine Mehrzahl von anwendungsspezifischen integrierten Schaltkreisen (Application Specific Integrated Circuits, ASICs) 25, 26. Erfindungsgemäß ist vorgesehen, zumindest einen Teil der ASICs 25, 26 in Richtung der Flächennormalen 24 versetzt zueinander anzuordnen. Es lassen sich mit anderen Worten spiegelnahe ASICs 25 und spiegelferne ASICs 26 unterscheiden.
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Erfindungsgemäß ist insbesondere vorgesehen, einen zur Steuerung der Verlagerung eines der Einzelspiegel 20 vorgesehenen ASIC in zwei oder mehr Teil-ASICs 25, 26 aufzuteilen. Hierbei werden die Funktionen, die nah am Einzelspiegel 20 sein müssen, in den spiegelnahen ASIC 25 integriert. Dieser ASIC 25 wird auch als Low Level ASIC (LLASIC) bezeichnet. Prinzipiell können auch weitere Funktionen in den spiegelnahen ASIC 25 integriert werden. Es kann insbesondere vorgesehen sein, in den spiegelnahen ASIC 25 Ansteuerungsstufen und/oder Sensierungs- und/oder Dämpfungselektronik und/oder einen analogen Eingang für die Kippwinkeleinstellung der Einzelspiegel 20 und/oder eine Sample-and-Hold-Vorrichtung zu integrieren. In diesem Fall müssen nur Versorgungsleitungen, ein analoges Signal und Steuersignale für die Sample-and-Hold-Schalter jedem der spiegelnahen ASICs 25 zugeführt werden. Alternativ hierzu sind andere Einteilungen, d. h. alternative Integrationen von Funktionen in den spiegelnahen ASIC 25 möglich. Beispielsweise können die spiegelnahen ASICs 25 auch eine digitale Dämpfungsregelung aufweisen.
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Die spiegelnahen ASICs 25 weisen eine Querschnittsfläche auf, welche kleiner ist als die Reflexionsfläche des zugehörigen Einzelspiegels 20. Mit anderen Worten ist der Abstand benachbarter, spiegelnaher ASICs 25 in Richtung senkrecht zur Flächennormalen 24 größer als der Abstand der Spiegelkörper 22 der durch diese ASICs 25 angesteuerten Einzelspiegel 20. Der Abstand zwischen benachbarten, spiegelnahen ASICs 25 ist insbesondere mindestens 1,5 mal so groß, insbesondere mindestens 2 mal so groß, insbesondere mindestens 3 mal so groß, insbesondere mindestens 5 mal so groß wie der Abstand der Spiegelkörper 22 benachbarter Einzelspiegel 20. Durch eine derartige Ausbildung der spiegelnahen ASICs 25 wird sichergestellt, dass zwischen den spiegelnahen ASICs 25 genug Platz verbleibt, um vertikale Leitungen, d. h. Leitungen, welche in Richtung der Flächennormalen 24 verlaufen, zuführen zu können. Hierdurch wird mit anderen Worten die Kontaktierung der ASICs 25 verbessert.
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In der 3 ist exemplarisch eine Ansicht der spiegelnahen ASICs 25 mit den zugehörigen Leitungen 27 dargestellt. Wie aus der 3 exemplarisch zu entnehmen ist, sind die ASICs 25 derart angeordnet, dass zwischen zwei benachbarten ASICs 25 jeweils ausreichend Platz für die Anordnung von Leitungen 27 verbleibt.
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Außerdem umfasst die Steuereinrichtung 21 Kontaktelemente 28, insbesondere in Form von Kontaktstiften 29. Sie umfasst außerdem eine Leiterplatte 30, insbesondere in Form einer gedruckten Schaltung (Printed Circuit Board, PCB).
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Zur Kontaktierung zwischen den spiegelnahen ASICs 25 und Aktuator-Elektroden 31 sind insbesondere sogenannte Flip-Chip-Kontakte 32 vorgesehen.
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Außerdem umfasst die Steuereinrichtung 21 einen Datenverteiler (Engl.: Data Dispatcher) 33 und eine Versorgungssteuerung 34. Die Versorgungssteuerung 34 kann insbesondere als DC DC-Steuerung ausgebildet sein.
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Außerdem können Abblockkondensatoren 35 vorgesehen sein. Die Abblockkondensatoren 35 sind insbesondere benachbart zu Versorgungspins 36 der ASICs 25, 26 angeordnet.
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Aus elektrischer Sicht ist die beabstandete Anordnung der ASICs 25 mit Durchführung der Leitungen 27 in den Zwischenräumen zwischen den ASICs 25 vorteilhaft. Bei dieser Anordnung kann jedoch die vertikale Kontaktierung der Leiterplatte 30 zur Spiegelanordnung, beispielsweise über Federkontaktstifte, schwer zu realisieren sein. Gemäß einer besonders vorteilhaften Ausführungsform ist daher vorgesehen, die spiegelnahen Low Level ASICs 25 in eine Leiterplatte zu integrieren. Die spiegelnahen ASICs 25 können insbesondere in ein Substrat 38 aus Keramik integriert werden. Dies erlaubt ein sehr vorteilhaftes Packaging der Elektronik. Es können insbesondere sogenannte „Hidden Dies” und/oder „Hidden Discrete Components” Anwendung finden. Unter „Hidden Dies” werden in die Leiterplatte eingebettete integrierte Schaltkreise verstanden. „Hidden Discrete Components” bezeichnen in die Leiterplatte eingebettete diskrete Elektronik-Bauelemente. Das Substrat 38 mit den darin integrierten ASICs 25 ist Bestandteil eines elektronischen Moduls. Entsprechend bilden die optischen Komponenten Bestandteile eines optischen Moduls, welches auch als Vielspiegelmodul (Multi Mirror Array-Modul, MMA-Modul 40) bezeichnet wird.
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Ein entsprechendes Ausführungsbeispiel ist schematisch in der 4 dargestellt. In der 4 ist die Versorgungssteuerung 34, insbesondere die Spannungsstabilisierung, nicht dargestellt. Sie kann auch in eine übergeordnete High-Level-Elektronik integriert sein.
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Wie aus der 4 ersichtlich ist, kann die optische Baugruppe 19 auf ihrer von den Reflexionsflächen 23 der Einzelspiegel 20 abgewandten Seite eine Kontaktmatrix 39 aufweisen. Die Kontaktmatrix 39 kann eine geringere Kontaktdichte aufweisen. Die Kontaktmatrix 39 kann insbesondere ca. 80 Kontakte, welche gleichmäßig auf eine Fläche von 2,5 cm × 2,5 cm verteilt sind, aufweisen. Dies ist eine geringere Kontaktdichte im Vergleich zu einer Anordnung, bei welcher alle 80 Kontakte in den randseitigen 1 mm bis 2 mm der Baugruppe 19 angeordnet sind.
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Die Kontaktierung zur Spiegelanordnung kann ausschließlich über Kontakte, insbesondere Flip-Chip-Kontakte 32, auf dem Substrat 38 und/oder der Leiterplatte realisiert sein. Bei gedruckten Schaltungen, beispielsweise aus Keramik, sind Techniken verfügbar, welche die Fertigung von im Wesentlichen planen Schaltungen erlauben und damit eine gute Kontaktierung zwischen der gedruckten Schaltung bzw. dem elektronischen Modul 38 und der Vielspiegeleinheit.
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Ein weiterer Vorteil besteht darin, dass auf der Rückseite der optischen Baugruppe 19, d. h. auf der den Reflexionsflächen 23 der Einzelspiegel 20 abgewandten Seite der optischen Baugruppe 19, keine Verdrahtungen, insbesondere keine metallischen Verdrahtungen, und keine Isolationen erforderlich sind. Hierdurch wird die Fertigung der optischen Baugruppe 19, insbesondere das Durchführen von Ätzschritten, erleichtert.
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Die ASICs 25, 26 können auch komplett im Substrat 38 eingebettet sein.
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Ein weiterer Vorteil der erfindungsgemäßen Anordnung der ASICs 25, 26 besteht darin, dass die Datenverteilung vom Datenverteiler 33 und/oder einer beliebigen Higher-Level-Einheit nicht über eine Verkettung von mehreren ASICs 25 realisiert werden muss. Es ist insbesondere möglich, jeden Low Level ASIC 25 direkt anzusteuern. Je nach Gestaltung des Systems kann der spiegelferne High Level-ASIC 26 als DA-Wandler ausgebildet sein.
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Die Steuerung einer Sample and Hold-Logik kann auch von der Data-Dispatcher-Einheit 33 vorgenommen werden. Als Data-Dispatcher-Einheit 33 kann beispielsweise ein einfaches CPLD/FPGA-Die sein (CPLD = Complex Programmable Logic Device; FPGA = Field Programmable Gate Array).
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Es ist auch möglich, mehreren Einzelspiegeln 20 einen gemeinsamen Low Level-ASIC 25 zuzuordnen. Es ist insbesondere möglich, Untergruppen von 1 × 2 Einzelspiegeln 20 oder 2 × 2 Einzelspiegeln 20 oder 2 × 3 Einzelspiegeln 20 oder 3 × 3 Einzelspiegeln 20 oder anderen Gruppierungen von Einzelspiegeln 20 jeweils einem gemeinsamen Low Level-ASIC 25 zuzuordnen.
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Die optische Baugruppe 19 kann beispielsweise eine Matrix von 32 × 32 Einzelspiegel 20 und 8 × 8 zugeordnete Low Level-ASICs 25 aufweisen. Hierbei können sechs s/H Logiksignale und zwei Error/Test-Pins je ASIC 25 vorgesehen sein. Es ist insbesondere möglich, einen einzigen Digital-Nach-Analog-Wandler (DA-Wandler) mehreren Aktuatoren zuzuordnen und dadurch den Platzbedarf der DA-Wandler auf dem ASIC zu verringern. Hierbei ist insbesondere vorgesehen, ein „Sample-and-Hold”-Schema anzuwenden, um die analogen Ausgangssignale des DA-Wandlers zu verteilen. Das analoge Ausgangssignal wird hierbei insbesondere in Form von Kapazitäten in jedem Aktuatorkanal gehalten, das heißt der eine analoge Ausgang des DA-Wandlers lädt nacheinander die Kapazitäten an den Eingängen der Aktuatorkanäle auf die jeweilige Ausgangsspannung auf. Die zeitliche Abfolge des Ladens der Kapazitäten wird durch eine passende Steuerung von Schaltern erreicht, die den Ausgang des DA-Wandlers mit den Eingangskapazitäten der Aktuatorkanäle verbinden. Die Steuerung des Halters erfolgt über die genannten sechs s/H-Logiksignale. Mit den sechs s/H-Steuersignalen lassen sich 26 = 64 Schalterstellungen repräsentieren, um die Sample-and-Hold-Schalter zeitlich zu steuern. Die Error/Test-Pins dienen dem Austausch von Status- und Fehler-Informationen.
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Die optische Baugruppe 19 weist somit in diesem Fall 64 × 8 Pins = 512 Logikpins auf. Eine extreme Reduktion ist möglich, wenn mehrere ASICs 25 synchron Sample-and-Hold durchführen.
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Ein weiterer Vorteil der erfindungsgemäßen Anordnung der ASICs 25 besteht darin, dass keine Verkettung von ASICs 25 vorgenommen werden muss, und somit bei Ausfall eines der ASICs 25 nicht sofort eine ganze ASIC-Kette ausfällt.
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Gemäß einem Ausführungsbeispiel der Beschreibung sind im Low Level-ASIC 25 die HV-Treiber sowie optional lokale Regler mit Sensierung und Sample-and-Hold-Kapazitäten und -schalter integriert. Gemäß diesem Ausführungsbeispiel umfasst die Schnittstelle des Low Level-ASICs 25 bei einem Low Level-ASIC 25 zur Ansteuerung eines Arrays von 4 × 4 Einzelspiegel 20 mit jeweils drei bzw. vier Aktuatorelektroden 31 die folgenden Elemente:
- – drei bis vier Ansteuerungskontakte (zum MMA),
- – ein analog im (zum/vom DA-Wandler),
- – eins HV Versorgung in die gedruckte Schaltung (Versorgung),
- – ein AGND in die gedruckte Schaltung (Versorgung),
- – eine digitale Versorgung in die gedruckte Schaltung (Versorgung),
- – ein digital GND in die gedruckte Schaltung (Versorgung),
- – sechs digital in (für 48 Sample-and-Hold-Schalter zum Datenverteiler 33),
- – ein digital in „Test Enable” (zum Datenverteiler 33),
- – ein digital out „Error Flag” (zum Datenverteiler 33).
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Alle Kontakte und/oder Pads zum ASICs 25 werden zunächst mit der gedruckten Schaltung verbunden. Im weiteren Verlauf werden die Leitungen durch die gedruckte Schaltung den entsprechenden Weiterkontaktierungen zugeführt. Nach oben zum MMA müssen nur die drei bzw. vier Ansteuerungsspannungen geleitet werden.
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Im Vorhergehenden ist vereinfacht von gedruckten Schaltungen die Rede. Diese können in beliebige Träger, Substrate oder Interposer-artige Träger integriert oder als derartige Bauelemente ausgebildet sein.
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Die in 4 dargestellte Ausführungsform bietet auch Vorteile bei der Herstellung, Zusammenführung, Integration und beim Testen der Bestandteile der optischen Baugruppe 19. Bei dieser Ausführungsform ist insbesondere vorgesehen, das MMA-Modul 40 und das elektronische Modul getrennt zu fertigen.
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Aufgrund der getrennten Fertigung kann das MMA-Modul 40 und das elektronische Modul getrennt voneinander getestet werden. Es ist erfindungsgemäß vorgesehen, nur vorgetestete MMA-Module 40 und elektronische Module zusammenzubauen. Hierdurch wird die effektive Ausbeute (yield) erhöht.
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Im Folgenden wird ein Verfahren zur Herstellung der optischen Baugruppe 19 beschrieben. Zunächst werden in einem Bereitstellungsschritt 42 fertig prozessierte Aktuatorwafer und Spiegelwafer bereitgestellt. Hierbei sind die Spiegel-, Feder- und Elektroden-Freiräume noch nicht geätzt.
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Sodann wird in einem Aufbringungsschritt 43 ein Ätzstopp auf die MMA-Rückseite aufgebracht.
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In einem darauffolgenden Ätzschritt 44 werden die Spiegel- und Elektroden-Freiräume freigeätzt.
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In einem darauffolgenden Bonding-Schritt 45 wird das gesamte elektronische Modul für einen Brick mit dem MMA verbunden. Hierbei werden ausschließlich vorher in einem Testschritt 46 getestete Module verwendet. Für den Bonding-Schritt 45 kann insbesondere ein sogenanntes Flip-Chip-Bonding vorgesehen sein.
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Um zu verhindern, dass beim Bonding-Schritt 45 die Einzelspiegel 20 beschädigt werden, kann vorteilhafterweise vorgesehen sein, zwischen dem MMA-Modul 40 und dem elektronischen Modul einen Interposer 47 einzubringen. Unter einem derartigen Interposer 47 sei hierbei ein Wafer verstanden, der ausschließlich eine Verdrahtung darstellt, aber als Ätzstopp dient und das MMA-Modul 40 in Richtung zum elektronischen Modul dicht abschließt, insbesondere um es gegen das ätzende Gas oder die ätzende Flüssigkeit abzuschirmen. Das Bonding des elektronischen Moduls auf den Interposer 47 ist im Vergleich zu einem direkten Bonding des elektronischen Moduls auf das MMA-Modul 40 einfacher, da das MMA-Modul 40 mit dem Interposer 47 am Interposer 47 gehalten werden kann, wobei der Interposer 47 zusätzliche Stabilität und Steifigkeit einbringt.
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Es ist auch möglich, das elektronische Modul mit einer Verbindungstechnik auf das MMA-Modul 40 aufzubringen, die abdichtet und gleichzeitig die Kontakte zum MMA-Modul 40 herstellt. In diesem Falle dient das elektronische Modul gleichzeitig als Ätzstopp für die Freilegung der Einzelspiegel 20.
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Die ASICs 25 können in einer vorteilhaften Variante beschichtet und/oder vergossen werden. Sie können dadurch gegen einen Angriff durch das Ätz-Medium geschützt werden.
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Zur Herstellung strukturierter Bauelemente mit Hilfe einer erfindungsgemäßen Projektionsbelichtungsanlage ist folgendes Verfahren vorgesehen: Zunächst wird ein Wafer, auf den zumindest teilweise eine Schicht aus einen lichtempfindlichen Material aufgebracht ist, und ein Retikel, das abzubildenden Strukturen aufweist, bereitgestellt. Sodann wird wenigstens ein Teil des Retikels auf einen Bereich der Schicht des Wafers mit Hilfe der Projektionsbelichtungsanlage 1 projiziert.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- DE 102009034502 A1 [0002, 0006, 0038]
- EP 1225481 A [0034]
