DE102012204539B4 - Power transistor and method for producing a power transistor - Google Patents

Power transistor and method for producing a power transistor Download PDF

Info

Publication number
DE102012204539B4
DE102012204539B4 DE102012204539.2A DE102012204539A DE102012204539B4 DE 102012204539 B4 DE102012204539 B4 DE 102012204539B4 DE 102012204539 A DE102012204539 A DE 102012204539A DE 102012204539 B4 DE102012204539 B4 DE 102012204539B4
Authority
DE
Germany
Prior art keywords
power transistor
graphene layer
layer
source region
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102012204539.2A
Other languages
German (de)
Other versions
DE102012204539A1 (en
Inventor
Martin Rambach
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102012204539.2A priority Critical patent/DE102012204539B4/en
Publication of DE102012204539A1 publication Critical patent/DE102012204539A1/en
Application granted granted Critical
Publication of DE102012204539B4 publication Critical patent/DE102012204539B4/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Leistungstransistor, der ein Substrat (1) aus Siliziumcarbid umfasst, in dem eine Drain-Elektrode (6) und ein Source-Bereich (9, 10) gebildet sind, und zwischen dem Source-Bereich (9, 10) und Drain-Elektrode (6) eine Zone (16) zur Aufnahme einer Sperrspannung gebildet ist, wobei über dem Source-Bereich (9, 10) und unterhalb einer mit einer Gate-Elektrode (4) verbundenen Isolationsschicht (5) eine Graphen-Schicht (12) aufgebracht ist, die mit der Gate-Elektrode (4) in einer Aufsicht wenigstens teilweise überlappend angeordnet ist, so dass in der Graphen-Schicht (12) ein Leitungskanal (13, 14) gebildet ist.Power transistor comprising a substrate (1) made of silicon carbide, in which a drain electrode (6) and a source region (9, 10) are formed, and between the source region (9, 10) and drain electrode ( 6) a zone (16) is formed for receiving a blocking voltage, a graphene layer (12) being applied above the source region (9, 10) and below an insulation layer (5) connected to a gate electrode (4). , which is arranged at least partially overlapping the gate electrode (4) in a plan view, so that a conduction channel (13, 14) is formed in the graphene layer (12).

Description

Die Erfindung betrifft einen Leistungstransistor und ein Verfahren zur Herstellung eines Leistungstransistors insbesondere für Leistungstransistoren mit einem Substrat aus Siliziumcarbid.The invention relates to a power transistor and a method for producing a power transistor, in particular for power transistors with a substrate made of silicon carbide.

Stand der TechnikState of the art

Leistungstransistoren dieser Art sind im allgemeinen Stand der Technik in vielfältiger Weise bekannt. So werden beispielsweise Leistungstransistoren als vertikale MOSFETs bereitgestellt, die eine Vielzahl von Zellen umfassen. Jede einzelne Zelle dieser Transistoren umfasst eine Gate-Elektrode, die zwischen benachbarten Source-Elektroden über einem Isolator angeordnet ist. Der Isolator dient als Gatedielektrikum, sodass durch Anlegen einer Spannung an die Gate-Elektrode ein Leitungskanal zwischen der Source-Elektrode und einer, üblicherweise auf der Rückseite des Substrats angeordneten Drain-Elektrode ausgebildet wird. Bekannte Leistungstransistoren verwenden beispielsweise einen n-dotierten Bereich, der die Source-Elektrode bildet. Dieser Bereich ist von einer p-dotierten Schicht umgeben, an die sich eine n-dotierte Schicht anschließt, um die Drain-Elektrode zu bilden. Durch Anlegen der Steuerspannung an die Gate-Elektrode wird in der p-dotierten Schicht der Leitungskanal ausgebildet. Eine Zone zur Aufnahme einer Sperrspannung wird dabei zwischen der Source-Elektrode und der Drain-Elektrode gebildet.Power transistors of this type are known in a variety of ways in the general state of the art. For example, power transistors are provided as vertical MOSFETs that include a plurality of cells. Each individual cell of these transistors includes a gate electrode arranged between adjacent source electrodes over an insulator. The insulator serves as a gate dielectric, so that a conduction channel is formed between the source electrode and a drain electrode, usually arranged on the back of the substrate, by applying a voltage to the gate electrode. Known power transistors use, for example, an n-doped region that forms the source electrode. This region is surrounded by a p-doped layer, which is followed by an n-doped layer to form the drain electrode. By applying the control voltage to the gate electrode, the conduction channel is formed in the p-doped layer. A zone for receiving a reverse voltage is formed between the source electrode and the drain electrode.

Zur Charakterisierung eines Leistungstransistors sind insbesondere die maximal anlegbare Sperrspannung sowie die Größe des Widerstands des Leitungskanals von Bedeutung. Diese können beispielsweise durch eine gezielte Auswahl der Dotierungen bzw. der Bauteilgeometrien optimiert werden.To characterize a power transistor, the maximum blocking voltage that can be applied and the size of the resistance of the line channel are particularly important. These can be optimized, for example, through a targeted selection of doping or component geometries.

Das Dokument US 2007 0187 694 A1 beschreibt ein Bauelement mit epitaktisch gewachsenen Graphenschichten auf einkristallinen Substraten.The document US 2007 0187 694 A1 describes a component with epitaxially grown graphene layers on single-crystalline substrates.

Die Schrift US 2010 102 292 A1 offenbart ein Graphenhalbleiterbauelement und ein Verfahren zur Herstellung desselben.The font US 2010 102 292 A1 discloses a graphene semiconductor device and a method for producing the same.

Das Dokument JP 2008 205 272 A beschreibt einen Graphentransistor und ein Verfahren zur Herstellung desselben.The document JP 2008 205 272 A describes a graphene transistor and a method for producing the same.

Die Schrift DE 10 2011 002 398 B4 offenbart ein Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung.The font DE 10 2011 002 398 B4 discloses a method of manufacturing a silicon carbide semiconductor device.

Das Dokument US 2009 166 686 A1 beschreibt einen kantenkontaktierten vertikalen Kohlenstoff-Nanotube-Transistor.The document US 2009 166 686 A1 describes an edge-contacted vertical carbon nanotube transistor.

Eine mögliche Verbesserung bei Leistungstransistoren könnte darin bestehen, das Substrat nicht aus einem Siliziumkristall sondern aus einem Siliziumcarbid-Kristall herzustellen. Siliziumcarbid weist eine hohe Wärmeleitfähigkeit auf, sodass Leistungstransistoren aus Siliziumcarbid sehr hohe Leistungen verarbeiten können. Bei bekannten Siliziumcarbid-Leistungstransistoren wird der Gesamtwiderstand in Durchlassrichtung zu ca. 30 % von dem Leitungskanal-Widerstand hervorgerufen. Ein Grund dafür liegt in der geringen Ladungsträgerbeweglichkeit im Leitungskanal. Die Isolationsschicht wird üblicherweise aus Siliziumdioxid hergestellt, sodass an der Grenzfläche und der Wechselwirkung zwischen der Isolationsschicht und dem Siliziumcarbidsubstrat nur geringe Ladungsträgerbeweglichkeiten erzeugt werden können.A possible improvement in power transistors could be to make the substrate not from a silicon crystal but from a silicon carbide crystal. Silicon carbide has a high thermal conductivity, meaning that power transistors made of silicon carbide can process very high power levels. In known silicon carbide power transistors, approximately 30% of the total resistance in the forward direction is caused by the line channel resistance. One reason for this is the low charge carrier mobility in the conduction channel. The insulating layer is usually made of silicon dioxide, so that only small charge carrier mobilities can be generated at the interface and the interaction between the insulating layer and the silicon carbide substrate.

Es ist daher Aufgabe der Erfindung Leistungstransistoren hinsichtlich der Verlustleistung in Durchlassrichtung weiter zu verbessern.It is therefore the object of the invention to further improve power transistors with regard to the power loss in the forward direction.

Diese Aufgabe wird in einem ersten Aspekt durch einen Leistungstransistor gelöst, der ein Substrat aus Siliziumcarbid umfasst, in dem eine Drain-Elektrode und ein Source-Bereich gebildet sind, und zwischen dem Source-Bereich und Drain-Elektrode eine Zone zur Aufnahme einer Sperrspannung gebildet ist, wobei über dem Source-Bereich und unterhalb einer mit einer Gate-ElektrodeThis object is achieved in a first aspect by a power transistor which comprises a substrate made of silicon carbide, in which a drain electrode and a source region are formed, and a zone for receiving a reverse voltage is formed between the source region and drain electrode is, with above the source region and below one with a gate electrode

verbundenen Isolationsschicht eine Graphen-Schicht aufgebracht ist, die mit der Gate-Elektrode in einer Aufsicht wenigstens teilweise überlappend angeordnet ist, so dass in der Graphen-Schicht ein Leitungskanal gebildet ist.connected insulation layer, a graphene layer is applied, which is arranged at least partially overlapping with the gate electrode in a plan view, so that a conduction channel is formed in the graphene layer.

Gemäß der Erfindung wird eine Zwischenschicht aus Graphen zwischen der Isolationsschicht und dem Siliziumcarbid-Halbleiter eingeführt. Dadurch wird der Leitungskanal zur Steuerung des Leistungstransistors nicht mehr im Siliziumcarbid-Halbleiter sondern in der Graphen-Schicht erzeugt. Da innerhalb der Graphen-Schicht die Beweglichkeiten der Ladungsträger um Größenordnungen über dem von Siliziumcarbid liegen, wird eine Reduzierung des Leitungskanalwiderstands in Durchlassrichtung erreicht, sodass Leitungsverluste in Durchlassrichtung reduziert werden. Somit wird im eingeschalteten Zustand des Leistungstransistors eine Verringerung der Verlustleistung erreicht, sodass sich die Effizienz des Leistungstransistors erhöht. Für einen erfindungsgemäßen Leistungstransistor ergibt sich somit ein breites Einsatzspektrum über einen weiten Bereich von Spannungsklassen.According to the invention, an intermediate layer of graphene is introduced between the insulation layer and the silicon carbide semiconductor. As a result, the conduction channel for controlling the power transistor is no longer created in the silicon carbide semiconductor but in the graphene layer. Since the mobility of the charge carriers within the graphene layer is orders of magnitude higher than that of silicon carbide, a reduction in the conduction channel resistance in the forward direction is achieved, so that conduction losses in the forward direction are reduced. Thus, when the power transistor is switched on, a reduction in power loss is achieved, so that the efficiency of the power transistor increases. A power transistor according to the invention therefore has a wide range of uses over a wide range of voltage classes.

Gemäß einer Ausführungsform der Erfindung ist die Graphen-Schicht im Bereich der Gate-Elektrode und dem Source-Bereich vollflächig gebildet.According to one embodiment of the invention, the graphene layer is formed over the entire area in the area of the gate electrode and the source area.

Demgemäß erfolgt die laterale Ausdehnung der Graphen-Schicht bis hin zu den Source-Kontakten. Der Ladungsträgertransport findet somit von der Source-Elektrode in der Graphen-Schicht zum Leitungskanal statt. Da der Ladungsträgertransport nunmehr nicht mehr in dem Siliziumcarbid-Halbleiter stattfindet, wird ein weiterer Leitungsverlust vermieden. Folglich wird ein Leistungstransistor geschaffen, der im Vergleich mit einer lediglich unterhalb der Gate-Elektrode angebrachten Graphen-Schicht eine noch geringere Verlustleistung aufweist. Die minimale Ausdehnung der Graphen-Schicht muss dabei den Bereich des Leitungskanals bedecken.Accordingly, the graphene layer expands laterally up to the source contacts. The charge carrier transport therefore takes place from the source electrode in the graphene layer to the conduction channel. Since the charge carrier transport no longer takes place in the silicon carbide semiconductor, further conduction loss is avoided. As a result, a power transistor is created which has an even lower power loss compared to a graphene layer only attached below the gate electrode. The minimum extent of the graphene layer must cover the area of the cable channel.

Gemäß einer weiteren Ausführungsform der Erfindung ist die Zone zur Aufnahme einer Sperrspannung vertikal gebildet.According to a further embodiment of the invention, the zone for receiving a reverse voltage is formed vertically.

Vertikale MOSFET-Strukturen benötigen nur einen geringen Platz für die Transistorgrundzelle, da die Source-Elektrode und die Drain-Elektrode auf gegenüberliegenden Bereichen des Substrats angeordnet sind. Die Erfindung kann auch für vertikale Transistoren eingesetzt werden, sodass die Zone zur Aufnahme einer Sperrspannung weiterhin vertikal gebildet sein kann. Aufgrund der Entkopplung von dem in der Graphen-Schicht gebildeten lateralen Leitungskanal und der vertikalen Sperrzone ist in dieser Ausgestaltung der Erfindung eine Realisierung ohne Einbußen in der maximalen Sperrspannung des Leistungstransistors möglich.Vertical MOSFET structures require only a small amount of space for the transistor base cell because the source and drain electrodes are located on opposite areas of the substrate. The invention can also be used for vertical transistors, so that the zone for receiving a blocking voltage can still be formed vertically. Due to the decoupling of the lateral conduction channel formed in the graphene layer and the vertical blocking zone, implementation is possible in this embodiment of the invention without any loss in the maximum blocking voltage of the power transistor.

In einer weiteren Ausführungsform der Erfindung ist die Zone zur Aufnahme einer Sperrspannung lateral gebildet.In a further embodiment of the invention, the zone for receiving a blocking voltage is formed laterally.

Werden Leistungstransistoren beispielsweise in einer planaren Prozesstechnologie hergestellt, ist die Zone zur Aufnahme der Sperrspannung lateral zwischen dem Leitungskanal und der Drain-Elektrode angelegt. Zwar weist diese Struktur einen größeren Platzbedarf auf, die Erfindung ist jedoch auch für diese Herstellungstechnologien anwendbar.If power transistors are manufactured, for example, using a planar process technology, the zone for receiving the reverse voltage is positioned laterally between the conduction channel and the drain electrode. Although this structure requires more space, the invention is also applicable to these manufacturing technologies.

Gemäß einer weiteren Ausführungsform der Erfindung ist die Graphen-Schicht vertikal angeordnet.According to a further embodiment of the invention, the graphene layer is arranged vertically.

Durch die vertikale Anordnung der Graphen-Schicht kann die Grundzelle des Transistors verkleinert werden und somit der Platzbedarf und die Herstellkosten verringert werden.By arranging the graphene layer vertically, the basic cell of the transistor can be made smaller, thus reducing the space requirement and manufacturing costs.

In einer weiteren Ausgestaltung der Erfindung weist die Graphen-Schicht eine Ladungsträgermobilität auf die größer ist als die Ladungsträgermobilität in einem Silizium- oder Siliziumcarbid-Leitungskanal.In a further embodiment of the invention, the graphene layer has a charge carrier mobility that is greater than the charge carrier mobility in a silicon or silicon carbide line channel.

Während beispielsweise in einer Siliziumcarbid-Schicht die Ladungsträgermobilität im Leitungskanal typischerweise 20 cm2/Vs beträgt, kann die Ladungsträgermobilität innerhalb der Graphen-Schicht um mehrere Größenordnungen größer sein. So wurden beispielsweise in Graphen-Schichten Ladungsträgermobilitäten bis zu 200.000 cm2/Vs gemessen. Somit kann der Widerstand des Leistungstransistors in Durchlassrichtung deutlich verringert werden.For example, while in a silicon carbide layer the charge carrier mobility in the conduction channel is typically 20 cm 2 /Vs, the charge carrier mobility within the graphene layer can be several orders of magnitude larger. For example, charge carrier mobilities of up to 200,000 cm 2 /Vs were measured in graphene layers. The resistance of the power transistor in the forward direction can thus be significantly reduced.

In einer weiteren Ausgestaltung der Erfindung ist die Graphen-Schicht mittels eines epitaktischen Wachstumsprozesses auf dem Siliziumcarbid herstellbar. Die Graphen-Schicht kann dabei monolagig oder mehrlagig ausgeführt sein. Weitere geeignete Möglichkeiten zur Aufbringung der Graphen-Schicht sind z.B. Abscheidung aus der Gasphase oder ein Schichtübertrag von einem Hilfs-Substrat.In a further embodiment of the invention, the graphene layer can be produced on the silicon carbide using an epitaxial growth process. The graphene layer can be monolayer or multilayer. Other suitable options for applying the graphene layer include deposition from the gas phase or a layer transfer from an auxiliary substrate.

Der epitatktische Wachstumsprozess ist ein einfach zu kontrollierender thermischer Prozess. Die Herstellung von Graphen-Schichten mit diesem Verfahren fordert nur einen geringen zusätzlichen Prozessaufwand, sodass die Herstellung eines erfindungsgemäßen Transistors im Vergleich zu einem Leistungstransistor nach dem Stand der Technik gering ist.The epitaxial growth process is an easy to control thermal process. The production of graphene layers using this method requires only a small amount of additional process effort, so that the production of a transistor according to the invention is low compared to a power transistor according to the prior art.

In einem zweiten Aspekt wird die oben genannte Aufgabe auch mit einem Verfahren zur Herstellung eines Leistungstransistors gelöst, das folgendes umfasst:

  • - Bereitstellen eines Substrats aus Siliziumcarbid;
  • - Bilden eines Source-Bereichs in dem Substrat und eines Drain-Bereichs;
  • - Bilden einer Graphen-Schicht auf einer Oberfläche des Substrats wenigstens teilweise überlappend mit einer Gate-Elektrode und teilweise überlappend mit dem Source-Bereich , und einer Zone zur Aufnahme einer Sperrspannung zwischen dem Source-Bereich und dem Drain-Bereich;
  • - Bilden einer Isolationsschicht über der Graphen-Schicht; und
  • - Bilden der Gate-Elektrode über der Isolationsschicht.
In a second aspect, the above-mentioned object is also achieved with a method for producing a power transistor, which comprises the following:
  • - Providing a substrate made of silicon carbide;
  • - Forming a source region in the substrate and a drain region;
  • - Forming a graphene layer on a surface of the substrate at least partially overlapping with a gate electrode and partially overlapping with the source region, and a zone for receiving a reverse voltage between the source region and the drain region;
  • - Forming an insulation layer over the graphene layer; and
  • - Forming the gate electrode over the insulation layer.

Das vorgestellte Verfahren ermöglicht einen einfachen Herstellungsprozess, sodass ein kostengünstiger Leistungstransistor herstellbar ist.The method presented enables a simple manufacturing process so that a cost-effective power transistor can be produced.

Weitere vorteilhafte Ausführungsformen sind in den übrigen Unteransprüchen angegeben.Further advantageous embodiments are specified in the remaining subclaims.

Offenbarung der ErfindungDisclosure of the invention

Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die anhängenden Zeichnungen näher erläutert.The invention is explained in more detail below using exemplary embodiments with reference to the attached drawings.

Die Zeichnungen zeigen:

  • 1A eine schematische Querschnittsansicht durch einen erfindungsgemäßen Leistungstransistor gemäß einer ersten Ausführungsform der Erfindung;
  • 1B den Leistungstransistor aus 1A in einer weiteren Darstellung;
  • 2 eine schematische Querschnittsansicht eines erfindungsgemäßen Leistungstransistors gemäß einer zweiten Ausführungsform der Erfindung;
  • 3 eine schematische Querschnittsansicht eines erfindungsgemäßen Leistungstransistors gemäß einer dritten Ausführungsform der Erfindung;
  • 4 eine schematische Querschnittsansicht eines erfindungsgemäßen Leistungstransistors gemäß einer vierten Ausführungsform der Erfindung;
  • 5A eine schematische Querschnittsansicht durch einen erfindungsgemäßen Leistungstransistor gemäß einer fünften Ausführungsform der Erfindung;
  • 5B den Leistungstransistor aus 5A in einer weiteren Darstellung;
  • 6 eine schematische Querschnittsansicht eines erfindungsgemäßen Leistungstransistors gemäß einer sechsten Ausführungsform der Erfindung;
  • 7 eine schematische Querschnittsansicht eines erfindungsgemäßen Leistungstransistors gemäß einer siebten Ausführungsform der Erfindung;
  • 8 eine schematische Querschnittsansicht eines erfindungsgemäßen Leistungstransistors gemäß einer achten Ausführungsform der Erfindung;
  • 9 eine schematische Querschnittsansicht eines erfindungsgemäßen Leistungstransistors gemäß einer neunten Ausführungsform der Erfindung;
  • 10 eine schematische Querschnittsansicht eines erfindungsgemäßen Leistungstransistors gemäß einer zehnten Ausführungsform der Erfindung;
  • 11 eine Querschnittsansicht durch einen Leistungstransistor nach dem Stand der Technik.
The drawings show:
  • 1A a schematic cross-sectional view through a power transistor according to the invention according to a first embodiment of the invention;
  • 1B the power transistor 1A in another representation;
  • 2 a schematic cross-sectional view of a power transistor according to the invention according to a second embodiment of the invention;
  • 3 a schematic cross-sectional view of a power transistor according to the invention according to a third embodiment of the invention;
  • 4 a schematic cross-sectional view of a power transistor according to the invention according to a fourth embodiment of the invention;
  • 5A a schematic cross-sectional view through a power transistor according to the invention according to a fifth embodiment of the invention;
  • 5B the power transistor 5A in another representation;
  • 6 a schematic cross-sectional view of a power transistor according to the invention according to a sixth embodiment of the invention;
  • 7 a schematic cross-sectional view of a power transistor according to the invention according to a seventh embodiment of the invention;
  • 8th a schematic cross-sectional view of a power transistor according to the invention according to an eighth embodiment of the invention;
  • 9 a schematic cross-sectional view of a power transistor according to the invention according to a ninth embodiment of the invention;
  • 10 a schematic cross-sectional view of a power transistor according to the invention according to a tenth embodiment of the invention;
  • 11 a cross-sectional view through a power transistor according to the prior art.

In den Figuren sind gleiche bzw. bezüglich Ihrer Funktion gleich wirkende Elemente mit identischen Bezugszeichen versehen.In the figures, elements that are the same or have the same function are provided with identical reference numbers.

Im Folgenden wird unter Bezugnahme auf 1A eine erste Ausführungsform der Erfindung näher erläutert. In 1A ist in einer Querschnittsansicht schematisch ein Schnitt durch ein Substrat 1 gezeigt, das beispielsweise aus Siliziumcarbid bestehen kann. Auf der Oberseite des Substrats 1 ist eine erste Source-Elektrode 2 und eine zweite Source-Elektrode 3 angeordnet. Zwischen der ersten Source-Elektrode 2 und der zweiten Source-Elektrode 3 befindet sich eine Gate-Elektrode 4. Unterhalb der Gate-Elektrode 4 ist eine Isolationsschicht 5 angeordnet, die beispielsweise aus Siliziumdioxid hergestellt sein kann. Es sind aber auch andere Isolatoren wie beispielsweise Aluminiumoxid oder ähnliche einsetzbar.The following is with reference to 1A a first embodiment of the invention is explained in more detail. In 1A a cross-sectional view schematically shows a section through a substrate 1, which can consist of silicon carbide, for example. A first source electrode 2 and a second source electrode 3 are arranged on the top of the substrate 1. A gate electrode 4 is located between the first source electrode 2 and the second source electrode 3. Below the gate electrode 4, an insulating layer 5 is arranged, which can be made of silicon dioxide, for example. However, other insulators such as aluminum oxide or similar can also be used.

Die erste Source-Elektrode 2 und die zweite Source-Elektrode 3 sowie die Gate-Elektrode 4 werden beispielsweise durch geeignete Metallisierungen oder dotiertes Polysilizium gebildet. Auf der Rückseite des Substrats 1 ist eine Drain-Elektrode 6 angeordnet, die beispielsweise ebenfalls durch eine geeignete Metallisierung hergestellt werden kann. Unterhalb der ersten Source-Elektrode 2 und der zweiten Source Elektrode befinden sich der erste Source-Bereich 9 und der zweite Source-Bereich 10. Diese weisen in der gezeigten Ausführungsform eine p-Dotierung auf.The first source electrode 2 and the second source electrode 3 as well as the gate electrode 4 are formed, for example, by suitable metallizations or doped polysilicon. A drain electrode 6 is arranged on the back of the substrate 1, which can also be produced, for example, by suitable metallization. Below the first source electrode 2 and the second source electrode are the first source region 9 and the second source region 10. In the embodiment shown, these have a p-doping.

Des Weiteren umfasst das Substrat 1 im gezeigten Beispiel eine n-Dotierung. Das Substrat 1 ist mit einem Drain-Kontakt auf der Rückseite des Substrats 1 verbunden. Über dem Substrat 1 ist eine oder sind mehrere beispielsweise epitaktisch aufgebrachte weitere Schichten 15 angeordnet, die eine im Vergleich zum Substrat 1 niedrigere Dotierung aufweisen. Die weitere Schicht 15 weist ebenfalls eine n-Dotierung auf.Furthermore, the substrate 1 in the example shown includes n-doping. The substrate 1 is connected to a drain contact on the back of the substrate 1. Arranged above the substrate 1 is one or more additional layers 15, for example epitaxially applied, which have a lower doping compared to the substrate 1. The further layer 15 also has an n-doping.

Unterhalb der ersten Source-Elektrode 2, der Isolationsschicht 5 und der zweiten Source-Elektrode 3 ist eine Graphen-Schicht 12 aufgebracht. Wie 1A zu entnehmen ist, überdeckt die Graphen-Schicht 12 den Bereich der Gate-Elektrode 4 sowie der ersten Source-Elektrode 2 und der zweiten Source-Elektrode 3. Die Herstellung der Graphen-Schicht 12 erfolgt beispielsweise durch einen epitaktischen Wachstumsprozess auf den Source-Bereichen 9 und 10 und deren Zwischenbereich. Die Graphen-Schicht 12 kann als Monolage oder aber als eine mehrlagige Schicht hergestellt werden.A graphene layer 12 is applied below the first source electrode 2, the insulation layer 5 and the second source electrode 3. How 1A As can be seen, the graphene layer 12 covers the area of the gate electrode 4 as well as the first source electrode 2 and the second source electrode 3. The graphene layer 12 is produced, for example, by an epitaxial growth process on the source areas 9 and 10 and their intermediate area. The graphene layer 12 can be produced as a monolayer or as a multilayer layer.

Insgesamt verringern sich somit die Leitungsverluste in Durchlassrichtung wie nachfolgend unter Bezugnahme auf die 1B erläutert wird. 1B unterscheidet sich von 1A dadurch, dass dort zusätzlich der Ladungsträgertransport mittels der Pfeile 17 bzw. 18 eingezeichnet ist.Overall, the line losses in the forward direction are reduced as follows with reference to 1B is explained. 1B differs from 1A in that the charge carrier transport is also shown there using the arrows 17 and 18.

Über Anlegen einer Steuerspannung an der Gate-Elektrode 4 wird in der Graphen-Schicht 12 jeweils ein erster Leitungskanal 13 und ein zweiter Leitungskanal 14 ausgebildet, der in 1 durch die Bezugszeichen 13 und 14 angedeutet ist. Folglich wird der erste Leitungskanal 13 bzw. der zweite Leitungskanal 14 in der Graphen-Schicht 12 gebildet, in der die Ladungsträger eine sehr hohe Beweglichkeit aufweisen können. Die dadurch erzeugten hohen Ladungsträgerbeweglichkeiten verringern den Widerstand des Leistungstransistors in Durchlassrichtung deutlich. Wie man 1B entnehmen kann, erfolgt ein Ladungsträgertransport von den jeweiligen Source-Elektroden über in der Graphen-Schicht 12 ausgebildeten Leitungskanäle 13 bzw. 14 durch das n-dotierte Gebiet 15 und das Substrat 1 hin zu dem Drain-Kontakt 6.By applying a control voltage to the gate electrode 4, a first line channel 13 and a second line channel 14 are formed in the graphene layer 12, which are in 1 is indicated by reference numbers 13 and 14. Consequently, the first conduction channel 13 or the second conduction channel 14 is formed in the graphene layer 12, in which the charge carriers can have a very high mobility. The resulting high charge carrier mobilities significantly reduce the resistance of the power transistor in the forward direction. How to 1B As can be seen, charge carriers are transported from the respective source electrodes via line channels 13 and 14 formed in the graphene layer 12 through the n-doped region 15 and the substrate 1 to the drain contact 6.

Die in 1A und 1B gezeigte Ausführungsform weist einen Bereich zur Aufnahme einer Sperrspannung, die auch Sperrzone genannt wird, auf, die zwischen der weiteren Schicht 15 und dem Substat 1 liegt. Dieser Bereich ist in 1 schematisch durch das Bezugszeichen 16 dargestellt.In the 1A and 1B The embodiment shown has an area for receiving a blocking voltage, which is also called a blocking zone, which lies between the further layer 15 and the substrate 1. This area is in 1 shown schematically by reference number 16.

Die laterale Ausdehnung der Graphen-Schicht 12 erfolgt im gezeigten Ausführungsbeispiel bis zu der ersten Source-Elektrode 2 bzw. der zweiten Source-Elektrode 3. Die erste Source-Elektrode 2 bzw. die zweite Source-Elektrode 3 liegen somit auf der Graphen-Schicht 12, sodass der Ladungsträgertransport von dem Metallisierungsbereich in der Graphen-Schicht 12 bis zu den jeweiligen Leitungskanälen 13 bzw. 14 erfolgt. Somit wird ein Leistungstransistor geschaffen, der einen sehr niedrigen Kanalwiderstand in Durchlassrichtung aufweist.In the exemplary embodiment shown, the lateral extension of the graphene layer 12 takes place up to the first source electrode 2 or the second source electrode 3. The first source electrode 2 and the second source electrode 3 thus lie on the graphene layer 12, so that the charge carrier transport takes place from the metallization area in the graphene layer 12 to the respective line channels 13 and 14. This creates a power transistor that has a very low channel resistance in the forward direction.

Aufgrund der Entkopplung der Leitungskanäle 13 und 14 mit der Sperrzone 16 ist die in 1A und 1B gezeigte Realisierung des Leistungstransistors ohne Einbußen der maximalen Sperrspannung des Transistors möglich.Due to the decoupling of the line channels 13 and 14 with the exclusion zone 16, the in 1A and 1B Realization of the power transistor shown is possible without sacrificing the maximum blocking voltage of the transistor.

Unter Bezugnahme auf 2 wird nachfolgend eine zweite Ausführungsform der Erfindung erläutert. Die in 2 gezeigte Ausführungsform unterscheidet sich von 1 dadurch, dass die Graphen-Schicht 12 den Bereich zwischen den Source-Bereichen 9 bzw. 10 unterhalb der Gate-Elektrode 4 abdeckt. Des Weiteren sind die Source-Bereiche 9 bzw. 10 auf den der Gate-Elektrode 4 zugewandte Seiten von der Graphen-Schicht 12 bedeckt. Die entsprechenden Leitungskanäle 13 bzw. 14 bilden sich weiter in der Graphen-Schicht 12 aus, auch die oben erwähnte Trennung zwischen der Sperrzone und des Leitungskanals bleibt erhalten. Der Ladungsträgertransport von der ersten Source-Elektrode 2 und der zweiten Source-Eletrode 3 findet über die Source-Bereiche 9 bzw. 10 statt.With reference to 2 A second embodiment of the invention is explained below. In the 2 Embodiment shown differs from 1 in that the graphene layer 12 covers the area between the source regions 9 and 10 below the gate electrode 4. Furthermore, the source regions 9 and 10 are covered by the graphene layer 12 on the sides facing the gate electrode 4. The corresponding line channels 13 and 14 continue to form in the graphene layer 12, and the above-mentioned separation between the exclusion zone and the line channel is also retained. The charge carrier transport from the first source electrode 2 and the second source electrode 3 takes place via the source regions 9 and 10, respectively.

Unter Bezugnahme auf 3 wird nachfolgend eine dritte Ausführungsform der Erfindung erläutert. Die in 2 gezeigte Ausführungsform unterscheidet sich von 1 dadurch, dass die Graphen-Schicht 12 lediglich teilweise über den Source-Bereichen 9 bzw. 10 angeordnet ist, wobei die der Gate-Elektrode 4 zugewandten Seite von der Graphen-Schicht 12 bedeckt ist. Die Graphen-Schicht kann, wie in 3 gezeigt in die Source-Bereiche 9 bzw. 10 eingebettet sein oder aber auf deren Oberfläche angeordnet werden.With reference to 3 A third embodiment of the invention is explained below. In the 2 Embodiment shown differs from 1 in that the graphene layer 12 is only partially arranged above the source regions 9 and 10, the side facing the gate electrode 4 being covered by the graphene layer 12. The graphene layer can, as in 3 shown be embedded in the source regions 9 and 10 or arranged on their surface.

In 4 ist eine vierte Ausführungsform der Erfindung gezeigt. Bei der in 4 gezeigten Ausführungsform ist die Graphen-Schicht 12 vollständig über den Source-Bereichen 9 bzw. 10 angeordnet.In 4 a fourth embodiment of the invention is shown. At the in 4 In the embodiment shown, the graphene layer 12 is arranged completely over the source regions 9 and 10, respectively.

In 5A ist eine weitere Ausführungsform gezeigt. Dabei wird in den Source-Bereich 9 ein erster Zwischenbereich 7 und in den Source-Bereich 10 ein zweiter Zwischenbereich 8 eingebettet, die jeweils eine zu den Source-Bereichen 9 bzw. 10 entgegen gesetzte Dotierung aufweisen. In dem gezeigten Ausführungsbeispiel sind der erste Zwischenbereich 7 und der zweite Zwischenbereich 8 mit einer n-Dotierung versehen, wobei die Source-Bereiche 9 bzw. 10 eine p-Dotierung aufweisen.In 5A Another embodiment is shown. A first intermediate region 7 is embedded in the source region 9 and a second intermediate region 8 is embedded in the source region 10, each of which has a doping opposite to the source regions 9 and 10, respectively. In the exemplary embodiment shown, the first intermediate region 7 and the second intermediate region 8 are provided with an n-doping, with the source regions 9 and 10 having a p-doping.

Unter Bezugnahme auf 5B werden die beiden Ladungstransportpfade anhand der Pfeile 17 bzw. 18 nochmals verdeutlicht.With reference to 5B The two charge transport paths are illustrated again using arrows 17 and 18, respectively.

In 6 ist eine weitere Ausführungsform gezeigt, bei der ähnlich zu dem zweiten Ausführungsbeispiel der 2 die Graphen-Schicht 12 den Bereich zwischen den Source-Bereichen 9 bzw. 10 unterhalb der Gate-Elektrode 4 abdeckt. Des Weiteren sind die Source-Bereiche 9 bzw. 10 auf den der Gate-Elektrode 4 zugewandten Seiten von der Graphen-Schicht 12 bedeckt.In 6 Another embodiment is shown, similar to the second embodiment 2 the graphene layer 12 covers the area between the source regions 9 and 10 below the gate electrode 4. Furthermore, the source regions 9 and 10 are covered by the graphene layer 12 on the sides facing the gate electrode 4.

Die Ausführungsform gemäß 7 zeigt einen Leistungstransistor, bei dem die Graphen-Schicht 12 über den Source-Bereichen 9 bzw. 10 angeordnet ist, wobei die der Gate-Elektrode 4 zugewandten Seite von der Graphen-Schicht 12 bedeckt ist. Die Bereiche über dem ersten Zwischenbereich 7 und dem zweiten Zwischenbereich 8 bleiben frei.The embodiment according to 7 shows a power transistor in which the graphene layer 12 is arranged above the source regions 9 and 10, the side facing the gate electrode 4 being covered by the graphene layer 12. The areas above the first intermediate area 7 and the second intermediate area 8 remain free.

In der Ausführungsform gemäß 8 ist die Graphen-Schicht 12 vollständig über den Source-Bereichen 9 bzw. 10, dem ersten Zwischenbereich 9 und dem zweiten Zwischenbereich 10 angeordnet.In the embodiment according to 8th the graphene layer 12 is completely over the source Areas 9 and 10, the first intermediate area 9 and the second intermediate area 10 are arranged.

Als weitere alternative Ausführungsform kann der Leistungstransistor nicht wie in den 1 bis 8 dargestellt vertikal aufgebaut werden, sondern in einer planaren Ausführung, in der die entsprechenden Source- und Drain-Anschlüsse in der gleichen Oberflächenseite des Substrats 1 gebildet werden. Die dazu bekannten Techniken zur Bildung eines Leitungskanals, wie beispielsweise V-förmige Grabeneinschnitte oder Ähnliches, können ebenfalls eingesetzt werden.As a further alternative embodiment, the power transistor cannot be used as in the 1 until 8th shown are constructed vertically, but in a planar embodiment in which the corresponding source and drain connections are formed in the same surface side of the substrate 1. The known techniques for forming a conduit, such as V-shaped trench cuts or the like, can also be used.

In der Ausführungsform gemäß 9 ist die Graphen-Schicht 12 zwischen der ersten Source-Elektrode 2 bzw. der zweiten Source-Elektrode 3 und der Sperrzone 16 senkrecht zu der Oberfläche des Bauelements angeordnet. Dazu ist in der weiteren Schicht 15 ein entsprechender Graben zwischen den Source-Bereichen 9 und 10 ausgebildet. Die Isolationsschicht 5 und die Gate-Elektrode 4 sind ebenfalls im Inneren des Grabens angeordnet. Die Graphen-Schicht 12 kann anstelle einer senkrechten Anordnung auch in einem Winkel kleiner als 45° zur Oberflächennormalen angeordnet sein.In the embodiment according to 9 the graphene layer 12 is arranged between the first source electrode 2 or the second source electrode 3 and the barrier zone 16 perpendicular to the surface of the component. For this purpose, a corresponding trench between the source regions 9 and 10 is formed in the further layer 15. The insulation layer 5 and the gate electrode 4 are also arranged inside the trench. Instead of being arranged vertically, the graphene layer 12 can also be arranged at an angle of less than 45° to the surface normal.

In einer weiteren Ausführungsform gemäß 10 ist die Graphen-Schicht 12 zwischen der ersten Source-Elektrode 2 bzw. der zweiten Source-Elektrode 3 und der Sperrzone 16 senkrecht oder in einem Winkel kleiner 45° zur Oberflächennormalen in dem Kanalbereich 13, 14 und parallel zur Oberfläche über den Source-Bereichen 9 und 10 angeordnet.In a further embodiment according to 10 is the graphene layer 12 between the first source electrode 2 or the second source electrode 3 and the blocking zone 16 perpendicular or at an angle of less than 45 ° to the surface normal in the channel region 13, 14 and parallel to the surface above the source regions 9 and 10 arranged.

Im Vergleich zu einem Leistungstransistor nach dem Stand der Technik, der in 11 gezeigt ist, weist der erfindungsgemäße Leistungstransistor einen wesentlich geringeren Durchlasswiderstand auf. Wie 11 zu entnehmen ist, wird dort der leitfähige Kanal durch die Gate-Elektrode 4 gesteuert, der sich innerhalb der Source-Bereiche 9 bzw. 10 ausbildet.Compared to a state-of-the-art power transistor in 11 is shown, the power transistor according to the invention has a significantly lower on-resistance. How 11 As can be seen, the conductive channel is controlled by the gate electrode 4, which is formed within the source regions 9 and 10, respectively.

Claims (10)

Leistungstransistor, der ein Substrat (1) aus Siliziumcarbid umfasst, in dem eine Drain-Elektrode (6) und ein Source-Bereich (9, 10) gebildet sind, und zwischen dem Source-Bereich (9, 10) und Drain-Elektrode (6) eine Zone (16) zur Aufnahme einer Sperrspannung gebildet ist, wobei über dem Source-Bereich (9, 10) und unterhalb einer mit einer Gate-Elektrode (4) verbundenen Isolationsschicht (5) eine Graphen-Schicht (12) aufgebracht ist, die mit der Gate-Elektrode (4) in einer Aufsicht wenigstens teilweise überlappend angeordnet ist, so dass in der Graphen-Schicht (12) ein Leitungskanal (13, 14) gebildet ist.Power transistor comprising a substrate (1) made of silicon carbide, in which a drain electrode (6) and a source region (9, 10) are formed, and between the source region (9, 10) and drain electrode ( 6) a zone (16) for receiving a reverse voltage is formed, a graphene layer (12) being applied above the source region (9, 10) and below an insulation layer (5) connected to a gate electrode (4). , which is arranged at least partially overlapping the gate electrode (4) in a top view, so that a conduction channel (13, 14) is formed in the graphene layer (12). Leistungstransistor nach Anspruch 1, bei dem die Graphen-Schicht (12) im Bereich der Gate-Elektrode (4) und des Source-Bereichs (9, 10) vollflächig gebildet ist.power transistor Claim 1 , in which the graphene layer (12) is formed over the entire area in the area of the gate electrode (4) and the source area (9, 10). Leistungstransistor nach Anspruch 1 oder 2, bei dem die Zone (16) zur Aufnahme einer Sperrspannung vertikal oder lateral gebildet ist.power transistor Claim 1 or 2 , in which the zone (16) for receiving a blocking voltage is formed vertically or laterally. Leistungstransistor nach einem der Ansprüche 1 bis 3, bei dem über dem Source-Bereich (9, 10) eine Source-Elektrode (2, 3) gebildet ist.Power transistor according to one of the Claims 1 until 3 , in which a source electrode (2, 3) is formed above the source region (9, 10). Leistungstransistor nach Anspruch 4, bei dem in dem Source-Bereich (9, 10) ein Zwischenbereich (7, 8) mit einer entgegen gesetzten Dotierung gebildet ist.power transistor Claim 4 , in which an intermediate region (7, 8) with an opposite doping is formed in the source region (9, 10). Leistungstransistor nach einem der Ansprüche 1 bis 5, der eine Vielzahl von Gate-Elektroden (4) und Source-Bereichen (9, 10) umfasst.Power transistor according to one of the Claims 1 until 5 , which includes a large number of gate electrodes (4) and source regions (9, 10). Leistungstransistor nach einem der Ansprüche 1 bis 6, bei dem die Graphen-Schicht (12) eine Ladungsträgermobilität aufweist, die größer ist als die Ladungsträgermobilität in einer Silizium- oder Siliziumcarbid-Schicht.Power transistor according to one of the Claims 1 until 6 , in which the graphene layer (12) has a charge carrier mobility that is greater than the charge carrier mobility in a silicon or silicon carbide layer. Leistungstransistor nach einem der Ansprüche 1 bis 7, bei dem die Graphen-Schicht (12) monolagig oder mehrlagig ausgeführt ist.Power transistor according to one of the Claims 1 until 7 , in which the graphene layer (12) is monolayer or multilayer. Verfahren zur Herstellung eines Leistungstransistors, das folgendes umfasst: - Bereitstellen eines Substrats (1) aus Siliziumcarbid mit wenigstens einer weiteren Schicht (15) über dem Substrat (1); - Bilden eines Source-Bereichs (9, 10) in der weiteren Schicht (15); - Bilden einer Graphen-Schicht (12) auf einer Oberfläche der weiteren Schicht (15) wenigstens teilweise überlappend mit einer Gate-Elektrode und teilweise überlappend mit dem Source-Bereich (9, 10), und einer Zone (16) zur Aufnahme einer Sperrspannung zwischen dem Source-Bereich (9, 10) und dem Substrat (1); - Bilden einer Isolationsschicht (5) über der Graphen-Schicht (12); und - Bilden der Gate-Elektrode (4) über der Isolationsschicht (5)A method of manufacturing a power transistor, comprising: - Providing a substrate (1) made of silicon carbide with at least one further layer (15) above the substrate (1); - Forming a source region (9, 10) in the further layer (15); - Forming a graphene layer (12) on a surface of the further layer (15) at least partially overlapping with a gate electrode and partially overlapping with the source region (9, 10), and a zone (16) for receiving a reverse voltage between the source region (9, 10) and the substrate (1); - Forming an insulation layer (5) over the graphene layer (12); and - Forming the gate electrode (4) over the insulation layer (5) Verfahren nach Anspruch 9, bei dem zusätzlich ein Zwischenbereich (7, 8) in dem Source-Bereich (9, 10) gebildet wird, der eine entgegengesetzte Dotierung aufweist.Procedure according to Claim 9 , in which an intermediate region (7, 8) is additionally formed in the source region (9, 10), which has an opposite doping.
DE102012204539.2A 2012-03-21 2012-03-21 Power transistor and method for producing a power transistor Active DE102012204539B4 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102012204539.2A DE102012204539B4 (en) 2012-03-21 2012-03-21 Power transistor and method for producing a power transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102012204539.2A DE102012204539B4 (en) 2012-03-21 2012-03-21 Power transistor and method for producing a power transistor

Publications (2)

Publication Number Publication Date
DE102012204539A1 DE102012204539A1 (en) 2013-09-26
DE102012204539B4 true DE102012204539B4 (en) 2023-12-07

Family

ID=49112197

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102012204539.2A Active DE102012204539B4 (en) 2012-03-21 2012-03-21 Power transistor and method for producing a power transistor

Country Status (1)

Country Link
DE (1) DE102012204539B4 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108899369B (en) * 2018-06-27 2020-11-03 东南大学 Graphene channel silicon carbide power semiconductor transistor
CN114709255B (en) * 2022-04-02 2024-09-10 东南大学 Heterojunction-based high-power-density tunneling semiconductor device and manufacturing process thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070187694A1 (en) 2006-02-16 2007-08-16 Pfeiffer Loren N Devices including graphene layers epitaxially grown on single crystal substrates
JP2008205272A (en) 2007-02-21 2008-09-04 Fujitsu Ltd Graphene transistor and manufacturing method thereof
US20090166686A1 (en) 2007-12-31 2009-07-02 Atomate Corporation Edge-Contacted Vertical Carbon Nanotube Transistor
US20100102292A1 (en) 2007-03-02 2010-04-29 Nec Corporation Semiconductor device using graphene and method of manufacturing the same
DE102011002398B4 (en) 2010-03-09 2014-12-24 Mitsubishi Electric Corp. A method of manufacturing a silicon carbide semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070187694A1 (en) 2006-02-16 2007-08-16 Pfeiffer Loren N Devices including graphene layers epitaxially grown on single crystal substrates
JP2008205272A (en) 2007-02-21 2008-09-04 Fujitsu Ltd Graphene transistor and manufacturing method thereof
US20100102292A1 (en) 2007-03-02 2010-04-29 Nec Corporation Semiconductor device using graphene and method of manufacturing the same
US20090166686A1 (en) 2007-12-31 2009-07-02 Atomate Corporation Edge-Contacted Vertical Carbon Nanotube Transistor
DE102011002398B4 (en) 2010-03-09 2014-12-24 Mitsubishi Electric Corp. A method of manufacturing a silicon carbide semiconductor device

Also Published As

Publication number Publication date
DE102012204539A1 (en) 2013-09-26

Similar Documents

Publication Publication Date Title
DE60132158T2 (en) HIGH VOLTAGE SEMICONDUCTOR ARRANGEMENT WITH A FIELD PLATE STRUCTURE
DE112016003510B4 (en) SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE
DE102013022570B4 (en) SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING IT
DE112014000679B4 (en) Insulating layer silicon carbide semiconductor device and process for its production
DE112009005320B4 (en) Power semiconductor component and associated method
DE19848828C2 (en) Semiconductor device with low forward voltage and high blocking capability
DE102013022598B3 (en) Semiconductor component and method for its manufacture
DE102008000660B4 (en) The silicon carbide semiconductor device
DE112012002956B4 (en) Bipolar transistor with insulated gate
DE112013002125B4 (en) Silicon carbide semiconductor device and manufacturing method thereof
DE102011086500B4 (en) Silicon carbide semiconductor device and its manufacturing process
DE102010060138B4 (en) Lateral HEMT
DE112012000748T5 (en) Silicon carbide semiconductor device and method of manufacturing the same
DE112009002330T5 (en) Power mosfet with a strained channel in a semiconductor heterostructure on metal substrate
DE112014001221T5 (en) The silicon carbide semiconductor device
DE112015007172T5 (en) SILICON CARBIDE SEMICONDUCTOR DEVICE
DE102013107758B4 (en) Semiconductor device with a dielectric structure in a trench
DE112017002113B4 (en) semiconductor unit
DE112006001280B4 (en) Semiconductor device and method for its production
DE102018118875B4 (en) Semiconductor device and method for its manufacture
DE112014003637T5 (en) High-voltage semiconductor device and manufacturing method thereof
DE10012610C2 (en) Vertical high-voltage semiconductor component
DE102004054286B4 (en) Silicon carbide semiconductor device with junction field effect transistor, and method for its production
DE102007013848B4 (en) Semiconductor device and method of making the same
DE102014108986B4 (en) Semiconductor component and method for its production

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final