DE102011089684A1

DE102011089684A1 - Semiconductor device of display driver circuit for display apparatus, has N-type guard-ring region which is positioned between well regions to be separated by predetermined distance from well regions

Info

Publication number: DE102011089684A1
Application number: DE102011089684A
Authority: DE
Inventors: Jae Hyok Ko; Han Gu Kim; Chang Su Kim; Suk-Jin Kim; Young Kwan Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2010-12-29
Filing date: 2011-12-22
Publication date: 2012-07-05
Also published as: CN102569356A

Abstract

The device (100) has a P-type semiconductor substrate (10) that includes primary conductivity type. The well regions (103,104) include secondary conductivity type and predetermined depth in the P-type semiconductor substrate. An N-type guard-ring region (110) is provided with secondary conductivity type and predetermined depth, and positioned between well regions to be separated by predetermined distance from well regions. The guard-ring region is connected to ground voltage. An independent claim is included for method for fabricating semiconductor device.

Description

Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einem Schutzringbereich.The invention relates to a semiconductor device with a guard ring region.

Portbasierte Display-Vorrichtungen müssen sich einer elektrostatischen Entladungs(ESD)-Prüfung unterziehen, die in einem International Electrotechnical Commission (IEC) 61000-4-2 Standard definiert ist. Zum Beispiel müssen sich Mobiltelefone, die viel Kontakt mit Händen haben, einer Prüfung mit Level 4 oder höher unterziehen. Wenn unter Verwendung einer Prüfmaschine während einer Prüfung Ladungen zu einer Zielvorrichtung emittiert werden, werden die Ladungen in ein Halbleiterbauelement in einem in der Vorrichtung enthaltenen Display-Treiber injiziert. Dabei besteht bei herkömmlichen Halbleiterbauelementen ein Risiko, dass sie durch die injizierten Ladungen aufgrund ihrer Struktur dauerhaft geschädigt oder einer Logikabnormalität ausgesetzt werden.Port-based display devices must undergo an electrostatic discharge (ESD) test, which in one International Electrotechnical Commission (IEC) 61000-4-2 standard is defined. For example, cell phones that have a lot of hands contact need to undergo a Level 4 or higher exam. When charges are emitted to a target device using a testing machine during a test, the charges are injected into a semiconductor device in a display driver included in the device. In the case of conventional semiconductor components, there is a risk that they are permanently damaged by the injected charges due to their structure or subjected to logic abnormality.

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements mit einer Struktur zum Minimieren einer dauerhaften Schädigung oder Abnormalität zugrunde.The invention is based on the technical problem of providing a semiconductor device with a structure for minimizing permanent damage or abnormality.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.The invention solves this problem by providing a semiconductor device having the features of claim 1. Advantageous developments of the invention are specified in the subclaims.

Der Schutzringbereich kann dazu verwendet werden, Ladung in eine Masseanbindung eines Systems zu entladen. Das Halbleiterbauelement kann z. B. in einem Display-Treiber einer Display-Vorrichtung verwendet werden.The guard ring area can be used to discharge charge into a ground connection of a system. The semiconductor device may, for. B. be used in a display driver of a display device.

Gemäß einem weiteren Aspekt der Erfindung wird ein Verfahren zur Herstellung eines Halbleiterbauelements bereitgestellt. Das Verfahren beinhaltet die Schritte des Bildens von wenigstens zwei ersten Muldenbereichen eines zweiten Leitfähigkeitstyps bis zu einer vorgegebenen Tiefe von einer Oberfläche eines Halbleitersubstrats eines ersten Leitfähigkeitstyps aus, des Bildens von wenigstens einem zweiten Muldenbereich eines ersten Leitfähigkeitstyps mit einer vorgegebenen Tiefe in jedem der ersten Muldenbereiche, des Bildens eines Schutzrings eines zweiten Leitfähigkeitstyps zwischen den ersten Muldenbereichen derart, dass sie um einen vorgegebenen Abstand von den ersten Muldenbereichen separiert sind und eine vorgegebene Tiefe aufweisen, und des Verbindens des Schutzringbereichs mit einer Massespannung.According to a further aspect of the invention, a method of manufacturing a semiconductor device is provided. The method includes the steps of forming at least two first well regions of a second conductivity type to a predetermined depth from a surface of a semiconductor substrate of a first conductivity type, forming at least a second well region of a first conductivity type having a predetermined depth in each of the first well regions; forming a guard ring of a second conductivity type between the first well regions so as to be separated by a predetermined distance from the first well regions and having a predetermined depth, and connecting the guard ring region to a ground voltage.

Der Schutzringbereich kann tiefer als die ersten Muldenbereiche ausgebildet sein.The guard ring region may be formed deeper than the first well regions.

Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, in denen:Advantageous embodiments of the invention are described below and shown in the drawings, in which:

1 eine schematische Schnittansicht eines interessierenden Teils eines Halbleiterbauelements ist, 1 is a schematic sectional view of a part of interest of a semiconductor device,

2 eine schematische Schnittansicht eines weiteren Halbleiterbauelements ist, 2 a schematic sectional view of another semiconductor device is,

3 ein Diagramm ist, das Spannungsänderungen von Elektroden eines Halbleiterbauelements ohne Schutzringbereich in Abhängigkeit von der Zeit zeigt, 3 FIG. 4 is a graph showing voltage changes of electrodes of a semiconductor device with no guard ring region versus time; FIG.

4 ein Diagramm ist, das Spannungsänderungen von Elektroden eines Halbleiterbauelements mit einem Schutzringbereich in Abhängigkeit von der Zeit zeigt, 4 FIG. 3 is a graph showing voltage changes of electrodes of a semiconductor device with a guard ring region versus time; FIG.

5 ein Flussdiagramm eines Verfahrens zur Herstellung eines Halbleiterbauelements ist, 5 FIG. 3 is a flowchart of a method of manufacturing a semiconductor device; FIG.

6A ein Blockdiagramm einer Display-Vorrichtung ist, 6A is a block diagram of a display device,

6B ein Blockdiagramm eines Systems ist, das die in 6A dargestellte Display-Vorrichtung beinhaltet, 6B is a block diagram of a system that incorporates the in 6A illustrated display device includes

6C ein schematisches Schaltbild ist, das eine Prozedur zeigt, bei der Ladungen zu dem in 1 oder 2 dargestellten Halbleiterbauelement übertragen werden, 6C is a schematic circuit diagram showing a procedure in which charges to the in 1 or 2 be transferred shown semiconductor device,

7 eine schematische Draufsicht auf einen Halbleiterchip ist und 7 is a schematic plan view of a semiconductor chip and

8A und 8B schematische Schnittansichten von Halbleiterbauelementen wie jenen der 1 und 2 sind, die zur Ausführung des Halbleiterchips von 7 geeignet sind. 8A and 8B schematic sectional views of semiconductor devices such as those of 1 and 2 are that for the execution of the semiconductor chip of 7 are suitable.

Die Erfindung wird nunmehr vollständiger unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen Ausführungsformen der Erfindung gezeigt sind. In den Zeichnungen können die Abmessung und relativen Abmessungen von Schichten und Bereichen zwecks Klarheit übertrieben dargestellt sein. Gleiche Bezugszeichen beziehen sich überall auf gleiche Elemente. Es versteht sich, dass wenn ein Element als ”verbunden” oder ”gekoppelt” mit einem anderen Element bezeichnet wird, dieses direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als ”direkt verbunden” oder ”direkt gekoppelt” mit einem anderen Element bezeichnet wird.The invention will now be described more fully with reference to the accompanying drawings, in which embodiments of the invention are shown. In the drawings, the dimension and relative dimensions of layers and regions may be exaggerated for clarity. Like reference numerals refer to like elements throughout. It should be understood that when an element is referred to as being "connected" or "coupled" to another element, it may be directly connected or coupled to the other element, or intervening elements may be present. In contrast, there are no intervening elements when one element is referred to as being "directly connected" or "directly coupled" to another element.

1 stellt ein Halbleiterbauelement 100 gemäß einer Ausführungsform der Erfindung dar. Das Halbleiterbauelement 100 beinhaltet ein p-leitendes Halbleitersubstrat 10. Auf einer Oberfläche des p-leitenden Halbleitersubstrats 10 sind n-leitende erste Muldenbereiche 103 und 104 mit einer vorgegebenen Tiefe so ausgebildet, dass sie um einen vorgegebenen Abstand voneinander separiert sind. Auf Oberflächen der ersten Muldenbereiche 103 und 104 sind n⁺-Schichten 113 bzw. 114 ausgebildet. 1 provides a semiconductor device 100 according to an embodiment of the invention. The semiconductor device 100 includes a p-type semiconductor substrate 10 , On a surface of the p-type semiconductor substrate 10 are n-type first well areas 103 and 104 formed with a predetermined depth so that they are separated from each other by a predetermined distance. On surfaces of the first well areas 103 and 104 are n ⁺ layers 113 respectively. 114 educated.

In den ersten Muldenbereichen 103 und 104 sind zweite Muldenbereiche 101 bzw. 102 mit einer vorgegebenen Tiefe ausgebildet. Auf Oberflächen der zweiten Muldenbereiche 101 und 102 sind p⁺-Schichten 111 bzw. 112 ausgebildet. Die zweiten Muldenbereiche 101 und 102 können pp-Mulden sein. Die n⁺-Schichten 113 und 114 sind nicht in den zweiten Muldenbereichen 101 und 102 enthalten. Die n⁺-Schichten 113 und 114 sowie die p⁺-Schichten 111 und 112 sind jeweils mit Elektroden VDD, AVDD, VSS und AVSS verbunden.In the first well areas 103 and 104 are second well areas 101 respectively. 102 formed with a predetermined depth. On surfaces of the second well areas 101 and 102 are p ⁺ layers 111 respectively. 112 educated. The second trough areas 101 and 102 can be pp-wells. The n ⁺ layers 113 and 114 are not in the second trough areas 101 and 102 contain. The n ⁺ layers 113 and 114 and the p ⁺ layers 111 and 112 are each connected to electrodes VDD, AVDD, VSS and AVSS.

Das Halbleiterbauelement 100 beinhaltet des Weiteren zwischen den ersten Muldenbereichen 103 und 104 einen n-leitenden Schutzringbereich 110 mit einer vorgegebenen Tiefe. Der Schutzringbereich 110 ist um einen vorgegebenen Abstand von jedem der ersten Muldenbereiche 103 und 104 separiert. Dier Schutzringbereich 110 beinhaltet auf seiner Oberfläche eine n⁺-Schicht 120. Die n⁺-Schicht 120 ist mit einer Elektrode VGND verbunden, die mit einer Systemmassespannung verbunden ist.The semiconductor device 100 further includes between the first well regions 103 and 104 an n-type guard ring area 110 with a given depth. The guard ring area 110 is a predetermined distance from each of the first well regions 103 and 104 separated. The guard ring area 110 contains on its surface an n ⁺ -layer 120 , The n ⁺ layer 120 is connected to an electrode VGND which is connected to a system ground voltage.

Der Schutzringbereich 110, das Halbleitersubstrat 10 und der erste Muldenbereich 104 bilden einen parasitären npn-Bipolartransistor mit dem Schutzringbereich 110 als Emitter, dem Halbleitersubstrat 10 als Basis und dem ersten Muldenbereich 104 als Kollektor.The guard ring area 110 , the semiconductor substrate 10 and the first trough area 104 form a parasitic npn bipolar transistor with the guard ring region 110 as an emitter, the semiconductor substrate 10 as a base and the first well area 104 as a collector.

Wenn Ladungen unter Verwendung einer Maschine, die eine elektrostatische Entladungs(ESD)-Prüfung durchführt, zu einer Display-Vorrichtung (z. B. einem Display-Panel) emittiert werden, werden die Ladungen in einen mit einem Panel verbundenen Knoten N1 injiziert, wodurch die Spannung der Elektrode AVDD angehoben wird. Als ein Ergebnis kann ein Durchbruch auftreten, und Löcher können von dem ersten Muldenbereich 104 zu dem Halbleitersubstrat 10 wandern. Das Halbleiterbauelement 100, das den Schutzringbereich 110 mit der vorgegebenen Tiefe beinhaltet, die z. B. ungefähr gleich der Tiefe der ersten Muldenbereiche 103, 104 sein kann, verhindert jedoch, dass die Löcher zu dem ersten Muldenbereich 103 wandern und die Spannung der Elektrode VDD anheben.When charges are emitted to a display device (eg, a display panel) using a machine that performs an electrostatic discharge (ESD) test, the charges are injected into a panel-connected node N1, thereby the voltage of the electrode AVDD is raised. As a result, break-through may occur and holes may be from the first well region 104 to the semiconductor substrate 10 hike. The semiconductor device 100 that the guard ring area 110 with the given depth, the z. B. approximately equal to the depth of the first well areas 103 . 104 can, however, prevents the holes to the first trough area 103 wander and raise the voltage of the electrode VDD.

Wenn der Schutzringbereich 110 nicht bereitgestellt ist, weist das Halbleiterbauelement 100 einen parasitären npn-Bipolartransistor mit dem ersten Muldenbereich 103 als einem Emitter, dem Halbleitersubstrat 10 als einer Basis und dem ersten Muldenbereich 104 als einem Kollektor auf. Wenn ein Durchbruch auftritt, wandern die durch die ESD-Prüfmaschine in das Halbleiterbauelement 100 injizierten Ladungen zu dem ersten Muldenbereich 103 und heben somit die Spannung der Elektrode VDD an, wodurch eine dauerhafte Schädigung oder Abnormalität in dem Halbleiterbauelement 100 verursacht wird.If the guard ring area 110 is not provided, the semiconductor device 100 a parasitic npn bipolar transistor having the first well region 103 as an emitter, the semiconductor substrate 10 as a base and the first well area 104 as a collector. When a breakdown occurs, they pass through the ESD testing machine into the semiconductor device 100 injected charges to the first well area 103 and thus raise the voltage of the electrode VDD, thereby causing permanent damage or abnormality in the semiconductor device 100 is caused.

Der Schutzringbereich 110 kann tiefer als die ersten Muldenbereiche 103 und 104 sein. In diesem Fall können die Löcher effizienter in den Schutzringbereich 110 fließen.The guard ring area 110 can be deeper than the first well areas 103 and 104 be. In this case, the holes can be more efficient in the guard ring area 110 flow.

2 stellt ein Halbleiterbauelement 100' gemäß einer weiteren Ausführungsform der Erfindung dar. Das Halbleiterbauelement 100' beinhaltet ein p-leitendes Halbleitersubstrat 10'. Auf einer Oberfläche des p-leitenden Halbleitersubstrats 10' sind erste, n-leitende Muldenbereiche 203 und 204 mit einer vorgegebenen Tiefe so ausgebildet, dass sie um einen vorgegebenen Abstand voneinander separiert sind. Auf Oberflächen der ersten Muldenbereiche 203 und 204 sind n⁺-Schichten 213 bzw. 214 ausgebildet. 2 provides a semiconductor device 100 ' According to another embodiment of the invention. The semiconductor device 100 ' includes a p-type semiconductor substrate 10 ' , On a surface of the p-type semiconductor substrate 10 ' are first, n-type well areas 203 and 204 formed with a predetermined depth so that they are separated from each other by a predetermined distance. On surfaces of the first well areas 203 and 204 are n ⁺ layers 213 respectively. 214 educated.

In den ersten Muldenbereichen 203 und 204 sind zweite Muldenbereiche 201 bzw. 202 mit einer vorgegebenen Tiefe ausgebildet. Auf Oberflächen der zweiten Muldenbereiche 201 und 203 sind p⁺-Schichten 211 bzw. 212 ausgebildet. Die zweiten Muldenbereiche 201 und 202 können pp-Mulden sein. Die n⁺-Schichten 213 und 214 sind nicht in den zweiten Muldenbereichen 201 und 202 enthalten.In the first well areas 203 and 204 are second well areas 201 respectively. 202 formed with a predetermined depth. On surfaces of the second well areas 201 and 203 are p ⁺ layers 211 respectively. 212 educated. The second trough areas 201 and 202 can be pp-wells. The n ⁺ layers 213 and 214 are not in the second trough areas 201 and 202 contain.

Das Halbleiterbauelement 100' beinhaltet des Weiteren zwischen den ersten Muldenbereichen 203 und 204 einen n-leitenden Schutzringbereich 210 mit einer vorgegebenen Tiefe. Der Schutzringbereich 210 ist um einen vorgegebenen Abstand von jedem der ersten Muldenbereiche 203 und 204 separiert. Der Schutzringbereich 210 beinhaltet auf seiner Oberfläche eine n⁺-Schicht 220. Die n⁺-Schicht 220 ist mit einer Elektrode VGND verbunden, die mit einer Systemmassespannung verbunden ist.The semiconductor device 100 ' further includes between the first well regions 203 and 204 an n-type guard ring area 210 with a given depth. The guard ring area 210 is a predetermined distance from each of the first well regions 203 and 204 separated. The guard ring area 210 contains on its surface an n ⁺ -layer 220 , The n ⁺ layer 220 is connected to an electrode VGND which is connected to a system ground voltage.

Das Halbleitersubstrat 10 beinhaltet auf seiner Oberfläche p⁺-Schichten 230 und 240. Die p⁺-Schicht 230 ist zwischen dem Schutzringbereich 210 und dem ersten Muldenbereich 203 positioniert, und die p⁺-Schicht 240 ist zwischen dem Schutzringbereich 210 und dem ersten Muldenbereich 204 positioniert. Die p⁺-Schichten 230 und 240 können um einen vorgegebenen Abstand von dem Schutzringbereich 210 und den ersten Muldenbereichen 203 und 204 separiert sein.The semiconductor substrate 10 contains p ⁺ layers on its surface 230 and 240 , The p ⁺ layer 230 is between the guard ring area 210 and the first trough area 203 positioned, and the p ⁺ layer 240 is between the guard ring area 210 and the first trough area 204 positioned. The p ⁺ layers 230 and 240 can be a predetermined distance from the guard ring area 210 and the first well areas 203 and 204 be separated.

Die n⁺-Schichten 213 und 214 sowie die p⁺-Schichten 211, 212, 230 und 240 sind jeweils mit Elektroden VDD, AVDD, VSS, AVSS, VGL1 und VGL2 verbunden. Dabei können die Elektroden VGL1 und VGL2 dem gleichen Knoten zugeordnet sein.The n ⁺ layers 213 and 214 and the p ⁺ layers 211 . 212 . 230 and 240 are each connected to electrodes VDD, AVDD, VSS, AVSS, VGL1 and VGL2. In this case, the electrodes VGL1 and VGL2 can be assigned to the same node.

Der Schutzringbereich 210, das Halbleitersubstrat 10' und der erste Muldenbereich 204 bilden einen parasitären npn-Bipolartransistor mit dem Schutzringbereich 210 als einem Emitter, dem Halbleitersubstrat 10' als einer Basis und dem ersten Muldenbereich 204 als einem Kollektor.The guard ring area 210 , the semiconductor substrate 10 ' and the first trough area 204 form a parasitic npn bipolar transistor with the guard ring region 210 as an emitter, the semiconductor substrate 10 ' as a base and the first well area 204 as a collector.

Wenn unter Verwendung einer ESD-Prüfmaschine Ladungen zu einer Display-Vorrichtung (z. B. einem Display-Panel) emittiert werden, werden die Ladungen in einen mit einem Panel verbundenen Knoten N2 injiziert, wodurch die Spannung der Elektrode AVDD angehoben wird. Als ein Ergebnis kann ein Durchbruch auftreten, und Löcher können von dem ersten Muldenbereich 204 in das Halbleitersubstrat 10' wandern. Das Halbleiterbauelement 100', das den Schutzringbereich 210 mit der vorgegebenen Tiefe beinhaltet, die z. B. ungefähr die gleiche wie die Tiefe der ersten Muldenbereiche 203, 204 sein kann, verhindert jedoch, dass Löcher zu dem ersten Muldenbereich 203 wandern und die Spannung der Elektrode VDD anheben.When charges are emitted to a display device (eg, a display panel) using an ESD testing machine, the charges are injected into a panel-connected node N2, thereby raising the voltage of the electrode AVDD. As a result, break-through may occur and holes may be from the first well region 204 in the semiconductor substrate 10 ' hike. The semiconductor device 100 ' that the guard ring area 210 with the given depth, the z. Approximately the same as the depth of the first well regions 203 . 204 however, prevents holes from getting to the first trough area 203 wander and raise the voltage of the electrode VDD.

Wenn der Schutzringbereich 210 nicht bereitgestellt ist, weist das Halbleiterbauelement 100' einen parasitären npn-Bipolartransistor mit dem ersten Muldenbereich 203 als einem Emitter, dem Halbleitersubstrat 10' als einer Basis und dem ersten Muldenbereich 204 als einem Kollektor auf. Wenn ein Durchbruch auftritt, wandern die durch die ESD-Prüfmaschine in das Halbleiterbauelement 100' injizierten Ladungen zu dem ersten Muldenbereich 204 und heben somit die Spannung der Elektrode VDD an, wodurch eine dauerhafte Schädigung oder Abnormalität in dem Halbleiterbauelement 100' verursacht wird.If the guard ring area 210 is not provided, the semiconductor device 100 ' a parasitic npn bipolar transistor having the first well region 203 as an emitter, the semiconductor substrate 10 ' as a base and the first well area 204 as a collector. When a breakdown occurs, they pass through the ESD testing machine into the semiconductor device 100 ' injected charges to the first well area 204 and thus raise the voltage of the electrode VDD, thereby causing permanent damage or abnormality in the semiconductor device 100 ' is caused.

Der Schutzringbereich 210 kann tiefer als die ersten Muldenbereiche 203 und 204 sein. In diesem Fall können die Löcher effizienter in den Schutzringbereich 210 fließen. Die in den Halbleiterbauelementen 100 und 100' verwendeten Leitfähigkeitstypen sind nicht auf die in den 1 und 2 dargestellten Ausführungsformen beschränkt, und sie können vertauscht sein. Spezieller können n-Typen in p-Typen geändert werden, und p-Typen können in n-Typen geändert werden.The guard ring area 210 can be deeper than the first well areas 203 and 204 be. In this case, the holes can be more efficient in the guard ring area 210 flow. The in the semiconductor devices 100 and 100 ' used conductivity types are not on the in the 1 and 2 illustrated embodiments, and they may be reversed. More specifically, n-types can be changed to p-types, and p-types can be changed to n-types.

3 zeigt eine graphische Darstellung, die Spannungsänderungen von Elektroden eines Halbleiterbauelements ohne Schutzringbereich in Abhängigkeit von der Zeit darstellt. 4 zeigt eine entsprechende graphische Darstellung, die Spannungsänderungen von Elektroden des Halbleiterbauelements 100 gemäß der Erfindung darstellt. 3 FIG. 12 is a graph showing voltage changes of electrodes of a semiconductor device with no guard ring area versus time. FIG. 4 shows a corresponding graph, the voltage changes of electrodes of the semiconductor device 100 represents according to the invention.

Bezugnehmend auf 3 nimmt, wenn Ladungen zu einem Zeitpunkt t1 in das Halbleiterbauelement injiziert werden, das keinen Schutzringbereich aufweist, eine Spannung V_AVDD einer Elektrode AVDD zu, und eine Spannung V_VDD einer Elektrode VDD nimmt aufgrund des Her einfließens von Löchern auf über etwa 8 V zu. Dabei sei angenommen, dass das Halbleiterbauelement, das keinen Schutzringbereich aufweist, das in 1 dargestellte Halbleiterbauelement 100 ist, von dem der Schutzringbereich 110 entfernt ist. Wenn die Elektrode VDD des Halbleiterbauelements eine zulässige Spannung von 6 V aufweist, kann das Halbleiterbauelement Probleme bekommen.Referring to 3 For example, when charges are injected at a time t1 into the semiconductor device having no guard ring area, a voltage V_AVDD of an electrode AVDD increases, and a voltage V_VDD of an electrode VDD increases due to the entrance of holes to over about 8V. It is assumed that the semiconductor device, which has no guard ring area, the in 1 illustrated semiconductor device 100 of which is the guard ring area 110 is removed. If the electrode VDD of the semiconductor device has an allowable voltage of 6 V, the semiconductor device may be troubled.

Bezugnehmend auf 4 nimmt, wenn Ladungen zu einem Zeitpunkt t2 in das Halbleiterbauelement 100 mit dem Schutzringbereich 110 injiziert werden, eine Spannung V_AVDD der Elektrode AVDD zu, eine Spannung V_VDD der Elektrode VDD nimmt jedoch nicht signifikant zu, da Löcher in den Schutzringbereich 110 aufgenommen werden. Wenn die Elektrode VDD des Halbleiterbauelements 100 eine zulässige Spannung von 6 V aufweist, hat das Halbleiterbauelement 100 keinerlei Probleme, da die Spannung V_VDD der Elektrode VDD lediglich auf etwa 0,5 V zunimmt.Referring to 4 decreases when charges at a time t2 in the semiconductor device 100 with the guard ring area 110 However, a voltage V_AVDD of the electrode VDDD increases, but a voltage V_VDD of the electrode VDD does not increase significantly since there are holes in the guard ring region 110 be recorded. When the electrode VDD of the semiconductor device 100 has an allowable voltage of 6 V, has the semiconductor device 100 no problem because the voltage V_VDD of the electrode VDD only increases to about 0.5V.

5 stellt ein Verfahren zur Herstellung eines Halbleiterbauelements gemäß der Erfindung dar. In einem Verfahrensschritt S100 werden wenigstens zwei erste Muldenbereiche bis zu einer vorgegebenen Tiefe von einer Oberfläche eines Halbleitersubstrats aus gebildet. Dabei kann das Halbleitersubstrat eine p-leitende Leitfähigkeit aufweisen, und die ersten Muldenbereiche können eine n-leitende Leitfähigkeit aufweisen. Außerdem können die ersten Muldenbereiche um einen vorgegebenen Abstand voneinander separiert sein. 5 FIG. 12 illustrates a method of manufacturing a semiconductor device according to the invention. In a step S100, at least two first well regions are formed to a predetermined depth from a surface of a semiconductor substrate. In this case, the semiconductor substrate may have a p-type conductivity, and the first well areas may have an n-type conductivity. In addition, the first well regions may be separated by a predetermined distance from each other.

Als nächstes wird in einem Verfahrensschritt S200 wenigstens ein zweiter Muldenbereich mit einer vorgegebenen Tiefe in jedem der ersten Muldenbereiche gebildet. Danach wird in einem Verfahrensschritt S300 ein Schutzringbereich mit einer vorgegebenen Tiefe zwischen den ersten Muldenbereichen derart gebildet, dass er um einen vorgegebenen Abstand (vorzugsweise einen lateralen Abstand) von den ersten Muldenbereichen separiert ist. Dabei kann der Schutzringbereich tiefer als die ersten Muldenbereiche gebildet werden. Außerdem kann der Schutzringbereich mit einer Systemmassespannung verbunden werden.Next, in a step S200, at least a second well region having a predetermined depth is formed in each of the first well regions. Thereafter, in a method step S300, a guard ring region having a predetermined depth between the first well regions is formed such that it is separated from the first well regions by a predetermined distance (preferably a lateral distance). In this case, the guard ring area can be formed deeper than the first well areas. In addition, the guard ring area can be connected to a system ground voltage.

6A stellt eine Display-Vorrichtung 500 gemäß der Erfindung dar. Die Display-Vorrichtung 500 beinhaltet eine Steuereinheit 510, einen Gatetreiberschaltkreis 520, einen Sourcetreiberschaltkreis oder Display-Treiberschaltkreis 530 und ein Panel 540. 6A represents a display device 500 according to the invention. The display device 500 includes a control unit 510 , a gate driver circuit 520 , a source driver circuit or display driver circuit 530 and a panel 540 ,

Die Steuereinheit 510 führt dem Gatetreiberschaltkreis 520 ein Gatesteuersignal GCS zu und führt dem Sourcetreiberschaltkreis 530 ein Freigabesignal SEN, ein Systemtaktsignal CLK und ein Datensignal DATA zu. Der Gatetreiberschaltkreis 520 führt Gateleitungen GL1, GL2, ... und GLQ ein Gatesignal zu. The control unit 510 leads to the gate driver circuit 520 a gate control signal GCS and leads to the Sourcetreiberschaltkreis 530 a release signal SEN, a system clock signal CLK and a data signal DATA. The gate driver circuit 520 Gate leads GL1, GL2, ... and GLQ supply a gate signal.

Der Sourcetreiberschaltkreis 530 beinhaltet das Halbleiterbauelement 100 oder 100', wie es in 1 oder 2 dargestellt ist, und führt Sourceleitungen SL1, SL2, ... und SLP das Datensignal DATA zu. Der Sourcetreiberschaltkreis 530 kann eine Mehrzahl von Sourcetreibern beinhalten. Während einer der Sourcetreiber Daten empfängt, da das Freigabesignal SEN an ihn angelegt ist, empfangen die anderen Sourcetreiber keine Daten, da das Freigabesignal SEN nicht an sie angelegt ist.The source driver circuit 530 includes the semiconductor device 100 or 100 ' as it is in 1 or 2 is shown, and supplies the data signal DATA to source lines SL1, SL2,... and SLP. The source driver circuit 530 may include a plurality of source drivers. While one of the source drivers receives data since the enable signal SEN is applied to it, the other source drivers receive no data because the enable signal SEN is not applied thereto.

Das Panel 540 beinhaltet eine Mehrzahl von Pixeln, die jeweils an Schnittpunkten zwischen den Gateleitungen GL1 bis GLQ und den Sourceleitungen SL1 bis SLP ausgebildet sind, und zeigt das Datensignal DATA an.The panel 540 includes a plurality of pixels each formed at intersections between the gate lines GL1 to GLQ and the source lines SL1 to SLP, and displays the data signal DATA.

6B stellt ein System mit der in 6A dargestellten Display-Vorrichtung 500 dar. Bezugnehmend auf 6B beinhaltet das System 600 die Display-Vorrichtung 500 und eine flexible Leiterplatte (FPCB) 350. Das System 600 ist durch ein Verbindungselement 360 mit einer Systemmassespannung verbunden, und daher kann der in den 1 und 2 dargestellte Schutzringbereich 110, 210 mit der Systemmassespannung verbunden sein. Von einer ESD-Prüfmaschine emittierte Ladungen können in das System 600 fließen, wie mit einem Bezugszeichen 320 bezeichnet, und daher können die Ladungen in den Sourcetreiberschaltkreis 530 fließen. 6B represents a system with the in 6A illustrated display device 500 Referring to 6B includes the system 600 the display device 500 and a flexible printed circuit board (FPCB) 350 , The system 600 is through a connecting element 360 connected to a system ground voltage, and therefore can be in the 1 and 2 illustrated guard ring area 110 . 210 be connected to the system ground voltage. Charges emitted by an ESD testing machine may enter the system 600 flow, as with a reference number 320 referred, and therefore, the charges in the Sourcetreiberschaltkreis 530 flow.

6C stellt eine Prozedur dar, bei der von der ESD-Prüfmaschine emittierte Ladungen in den Sourcetreiberschaltkreis 530 fließen und somit zu dem Halbleiterbauelement 100 oder 100' übertragen werden, wie es in 1 oder 2 dargestellt ist. Jeder von in 6C dargestellten Knoten N1_1 bis N1_n kann dem in 1 oder 2 dargestellten Knoten N1 oder N2 entsprechen. 6C FIG. 12 illustrates a procedure in which the charges emitted by the ESD testing machine are introduced into the source driver circuit 530 flow and thus to the semiconductor device 100 or 100 ' be transferred as it is in 1 or 2 is shown. Everyone from in 6C represented nodes N1_1 to N1_n can the in 1 or 2 represented node N1 or N2 correspond.

Wenn mittels der ESD-Prüfmaschine Ladungen zu dem Panel 540 emittiert werden, fließen die Ladungen in die Knoten N1_1 bis N1_n, die mit dem Panel 540 verbunden sind. Die Ladungen werden durch Vorwärtsdioden 311, 313, 315 und 317, die jeweils mit den Knoten N1_1 bis N1_n verbunden sind, zu Elektroden AVDD übertragen. Dabei können die Ladungen positive Ladungen sein, die aufgrund von Sperrdioden 312, 314, 316 und 318, die jeweils mit den Knoten N1_1 bis N1_n verbunden sind, nicht direkt an Elektroden AVSS angelegt werden.When using the ESD testing machine charges to the panel 540 are emitted, the charges flow into the nodes N1_1 to N1_n, which are connected to the panel 540 are connected. The charges are through forward diodes 311 . 313 . 315 and 317 , which are respectively connected to the nodes N1_1 to N1_n, are transmitted to electrodes AVDD. The charges may be positive charges due to blocking diodes 312 . 314 . 316 and 318 , which are respectively connected to the nodes N1_1 to N1_n, are not applied directly to electrodes AVSS.

Demgemäß wird verhindert, dass eine dauerhafte Schädigung oder Logikabnormalität aufgrund von durch eine ESD-Prüfmaschine injizierten Ladungen auftritt.Accordingly, permanent damage or logic abnormality due to charges injected by an ESD testing machine is prevented from occurring.

7 stellt einen Halbleiterchip 700 gemäß der Erfindung dar. Die 8A und 8B stellen ein Halbleiterbauelement für eine Ausführung des in 7 dargestellten Halbleiterchips dar. 7 represents a semiconductor chip 700 according to the invention. The 8A and 8B provide a semiconductor device for an embodiment of in 7 represented semiconductor chips.

Bezugnehmend auf 7 beinhaltet der Halbleiterchip 700 einen Kernbereich 710 und einen Eingabe-/Ausgabe(I/O)-Bereich 720. Der Kernbereich 710 führt Hauptprozesse durch und kann zur Durchführung der Prozesse integrierte Schaltkreise beinhalten. Der I/O-Bereich 720 fungiert als Schnittstelle zum Eingeben und Ausgeben von Signalen. Der I/O-Bereich 720 kann am Rand des Kernbereichs 710 positioniert sein, um Signale in den Kernbereich 710 einzugeben und Signale aus diesem auszugeben. Zwischen dem Kernbereich 710 und dem I/O-Bereich 720 kann ein marginaler Zwischenraum vorhanden sein.Referring to 7 includes the semiconductor chip 700 a core area 710 and an input / output (I / O) area 720 , The core area 710 performs key processes and may include integrated circuits to perform the processes. The I / O area 720 acts as an interface for inputting and outputting signals. The I / O area 720 can be at the edge of the core area 710 be positioned to send signals to the core area 710 to input and output signals from this. Between the core area 710 and the I / O area 720 There may be a marginal gap.

In den 8A und 8B dargestellte Halbleiterbauelemente 800 und 800' weisen die gleichen Strukturen wie die in den 1 und 2 dargestellten Halbleiterbauelemente 100 bzw. 100' auf. Wie in den 8A und 8B dargestellt, kann der in 7 dargestellte Halbleiterchip 700 unter Verwendung von dem einen oder dem anderen der Halbleiterbauelemente 800 und 800' ausgeführt sein.In the 8A and 8B illustrated semiconductor devices 800 and 800 ' have the same structures as those in the 1 and 2 illustrated semiconductor devices 100 respectively. 100 ' on. As in the 8A and 8B shown, the in 7 illustrated semiconductor chip 700 using one or the other of the semiconductor devices 800 and 800 ' be executed.

Im Detail können die Halbleiterbauelemente 800 und 800' den Kernbereich 710 beziehungsweise den I/O-Bereich 720 um die Schutzringbereiche 810 und 810' herum manifestieren. Die Schutzringbereiche 810 und 810' können mit einer Systemmassespannung von 0 V verbunden sein.In detail, the semiconductor devices 800 and 800 ' the core area 710 or the I / O area 720 around the guard ring areas 810 and 810 ' manifest around. The guard ring areas 810 and 810 ' can be connected to a system ground voltage of 0V.

In den Ausführungsformen, die in den 7 bis 8B dargestellt sind, sind die Schutzringbereiche 810 und 810' zwischen dem Kernbereich 710 und dem I/O-Bereich 720 bereitgestellt, die Erfindung ist jedoch nicht auf diese Ausführungsformen beschränkt. Zum Beispiel kann ein Halbleiterbauelement gemäß der Erfindung auf alle Fälle angewendet werden, die eine ESD-Kopplung zwischen Blöcken, wie dem Kernbereich 710 und dem I/O-Bereich 720, verhindern.In the embodiments included in the 7 to 8B are shown, the guard ring areas 810 and 810 ' between the core area 710 and the I / O area 720 provided, but the invention is not limited to these embodiments. For example, a semiconductor device according to the invention can be applied in any case that provides ESD coupling between blocks such as the core region 710 and the I / O area 720 , prevent.

Wie vorstehend beschrieben, wird gemäß der Erfindung ein Halbleiterbauelement mit einer Struktur, die sich von herkömmlichen Halbleiterbauelementen unterscheidet, mittels Einführen eines Schutzrings bereitgestellt, wodurch eine dauerhafte Schädigung oder Abnormalität für das Halbleiterbauelement minimiert wird. As described above, according to the invention, a semiconductor device having a structure different from conventional semiconductor devices is provided by inserting a guard ring, thereby minimizing permanent damage or abnormality to the semiconductor device.

Wie vorstehend beschrieben, wird gemäß der Erfindung ein Schutzring für ein Halbleiterbauelement bereitgestellt, wodurch verhindert wird, dass eine dauerhafte Schädigung oder Logikabnormalität in dem Halbleiterbauelement auftritt, wenn durch eine ESD-Prüfmaschine Ladungen in das Halbleiterbauelement injiziert werden.As described above, according to the invention, there is provided a protective ring for a semiconductor device, which prevents permanent damage or logic abnormality from occurring in the semiconductor device when charges are injected into the semiconductor device by an ESD testing machine.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of the documents listed by the applicant has been generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA assumes no liability for any errors or omissions.

Zitierte Nicht-PatentliteraturCited non-patent literature

International Electrotechnical Commission (IEC) 61000-4-2 Standard [0002]

Claims

Semiconductor device having - a first circuit region ( 710 ) and a second circuit area ( 720 ) or at least two first well regions ( 103 . 104 . 203 . 204 ) having a second conductivity type and a predetermined depth in a semiconductor substrate ( 10 . 10 ' ) of a first conductivity type, and - a guard ring region ( 110 . 210 ) disposed between the first circuit region and the second circuit region or between the first well regions so as to be separated from the first and second circuit regions or the first well regions by a predetermined distance, and formed at a predetermined depth Guard ring area is connected to a ground voltage.

The semiconductor device according to claim 1, wherein the first circuit region is a core region and the second circuit region is an input / output region.

The semiconductor device of claim 1 or 2, further including at least a second well region having the first conductivity type and a predetermined depth in each of the first well regions, the guard ring region having the second conductivity type.

The semiconductor device according to any one of claims 1 to 3, wherein the guard ring region is lower than the first well regions or the first and second circuit regions.

A semiconductor device according to claim 3 or 4, wherein each of said first well regions comprises an n ⁺ -layer ( 113 . 114 . 213 . 214 ) on its surface and / or the second well region includes a p ⁺ region ( 111 . 112 . 211 . 212 ) on its surface and / or the guard ring region includes an n ⁺ layer ( 120 . 220 ) on its surface.

The semiconductor device according to claim 5, further comprising between the first well regions and the guard ring region a p ⁺ layer on a surface of the semiconductor substrate.

A semiconductor device according to claim 5 or 6, wherein the n ⁺ layer on the surface of each of the first well regions, the p ⁺ layer on the surface of the second well region and the n ⁺ layer on the surface of the guard ring region are each connected to electrodes.

The semiconductor device according to claim 7, wherein the electrode connected to the layer on the surface of the guard ring region is connected to the ground voltage.

A semiconductor device according to claim 7 or 8, wherein charges are injected into one of the electrodes connected to the n ⁺ layers on the surfaces of the respective first well regions.

A semiconductor device according to any one of claims 3 to 9, wherein the first conductivity type is a p-type and the second conductivity type is an n-type.