DE102011087132A1

DE102011087132A1 - Semiconductor component for use in light run-time camera, has monitoring decoders attached to address decoders, and comparison logics for connecting address and monitoring decoders, where monitoring decoders comprise test functionality

Info

Publication number: DE102011087132A1
Application number: DE102011087132A
Authority: DE
Inventors: Nils Remmers; Bernd Schneider
Original assignee: PMDtechnologies AG
Current assignee: PMDtechnologies AG
Priority date: 2011-11-25
Filing date: 2011-11-25
Publication date: 2013-05-29
Anticipated expiration: 2031-11-26
Also published as: DE102011087132B4

Abstract

The component has a control logic (500) for controlling address decoders (100, 300) for addressing of row lines (201) and/or column lines (202) of a pixel array (200). Monitoring decoders (180, 380) are attached to the address decoders. Comparison logics (150, 350) connect the address decoders and the monitoring decoders. The monitoring decoders comprise a test functionality. A test module is connected with the monitoring decoders. The test module is designed such that the test functionality of the monitoring decoders is addressed. An independent claim is also included for a method for operating a semiconductor component.

Description

Die Erfindung geht aus von einem Halbleiterbauelement mit einem Pixelarray zur Erfassung von Lichtsignalen sowie ein Verfahren zum Betreiben eines solchen Pixelarrays nach Gattung der unabhängigen Ansprüche. The invention is based on a semiconductor component having a pixel array for detecting light signals and a method for operating such a pixel array as generically defined by the independent claims.

Derartige Pixelarrays sind beispielsweise aus der DE 602 04 968 T2 bereits bekannt. Das Auslesen bzw. Adressieren der einzelnen Pixel eines solchen Arrays erfolgt durch Schalten von Zeilen- und Spaltenleitungen. Ein solches Auslesen erfolgt grundsätzlich auch bei Lichtlaufzeitkameras wie sie beispielsweise aus der DE 197 04 496 bekannt sind. Somit ist die Erfindung insbesondere auch geeignet für Lichtlaufzeitkameras, die beispielsweise ein Photosensor bzw. Pixelarray nach dem PMD-Prinzip verwenden. Such pixel arrays are for example from DE 602 04 968 T2 already known. The reading out or addressing of the individual pixels of such an array takes place by switching row and column lines. Such a reading is basically also in light time cameras such as those from the DE 197 04 496 are known. Thus, the invention is also particularly suitable for light cycle time cameras that use, for example, a photosensor or pixel array according to the PMD principle.

Das Adressieren der Pixel kann unter bestimmten Umständen gestört sein und zu einem fehlerhaftem Auslesen der Bildinformationen führen, wobei der mögliche Bildfehler ggf. durch die nachfolgende Bildverarbeitung nicht notwendigerweise sicher erkannt wird. The addressing of the pixels may be disturbed under certain circumstances and lead to an erroneous reading of the image information, the possible image error may not necessarily be reliably detected by the subsequent image processing.

Aufgabe der Erfindung ist es, fehlerhafte Adressierung des Pixelarrays sicher zu erkennen. The object of the invention is to reliably detect incorrect addressing of the pixel array.

Die Aufgabe wird vorteilhaft durch die unabhängigen Ansprüche gelöst. The object is advantageously achieved by the independent claims.

Vorteilhaft ist ein Halbleiterbauelement mit einem Pixelarray vorgesehen, mit mindestens einem Adressendekoder und einer Ansteuerlogik zur Ansteuerung des mindestens einen Adressendekoders zur Adressierung einer Zeilen- und/oder Spaltenleitung des Pixelarrays, wobei dem Adressendekoder ein Überwachungsdekoder zugeordnet ist, und dass das Halbleiterbauelement eine Vergleichslogik aufweist, die mit Adressendekoder und dem Überwachungsdekoder verbunden ist. Durch diese Anordnung ist es vorteilhaft möglich, über die Ansteuerlogik die Adressen- und Überwachungsdekoder mit derselben Adresse anzusteuern, so dass beide Dekoder im ungestörten Fall an ihren Ausgängen die gleiche Auswahladresse aufweisen. Sind die Auswahladressen ungleich kann über die Vergleichslogik ein Fehlersignal ausgegeben werden. Advantageously, a semiconductor device is provided with a pixel array, with at least one address decoder and a control logic for controlling the at least one address decoder for addressing a row and / or column line of the pixel array, the address decoder is assigned a monitoring decoder, and that the semiconductor device has a comparison logic, which is connected to the address decoder and the monitoring decoder. With this arrangement, it is advantageously possible to control the address and monitoring decoder with the same address via the drive logic, so that both decoders have the same selection address at their outputs in the undisturbed case. If the selection addresses are not equal, an error signal can be output via the comparison logic.

Bevorzugt sind zwei Überwachungsdekoder vorgesehen, wobei einem ersten und zweiten Adressendekoder ein erster und zweiter Überwachungsdekoder zugeordnet sind. Preferably, two monitoring decoders are provided, wherein a first and second address decoder are assigned a first and second monitoring decoder.

In einer weiteren vorteilhaften Ausgestaltung weisen die Überwachungsdekoder eine Testfunktionalität auf, die vorzugsweise über ein Testmodul angesprochen werden kann. So ist es insbesondere möglich in Messpausen das Verifikationssystem auf einwandfreie Funktion zu überprüfen. In a further advantageous embodiment, the monitoring decoder has a test functionality, which can preferably be addressed via a test module. In particular, it is possible to check the verification system for correct function during measurement breaks.

Besonders vorteilhaft ist auch ein Verfahren zum Betreiben des oben genannten Halbleiterbauelements vorgesehen, mit den Schritten: Ansteuerung des Adress- und des zugeordneten Überwachungsdekoders derart, dass beide Dekoder die gleiche Zeile bzw. Spalte des Pixelfeldes adressieren; Überwachung der Auswahlsignale der beiden Dekoder; Erfassung eines Fehlers, wenn die Auswahlsignale der beiden Dekoder unterschiedliche Adressen aufweisen. A method for operating the abovementioned semiconductor component is also particularly advantageously provided, with the steps of: driving the address and the associated monitoring decoder such that both decoders address the same row or column of the pixel field; Monitoring the selection signals of the two decoders; Detecting an error if the selection signals of the two decoders have different addresses.

Ebenso vorteilhaft ist ein Verfahren mit einem Testmodus vorgesehen mit den Schritten: Stimulierung eines fehlerhaften Signals an einem Eingang mindestens einer Vergleichslogik; Erfassung der Ausgangssignale der Vergleichslogiken und Einleitung einer Fehlerreaktion, wenn ein Ausgangssignal mindestens einer Vergleichslogik vom erwarteten Ausgangssignal abweicht. Equally advantageous is a method with a test mode provided with the steps of: stimulating a faulty signal at an input of at least one comparison logic; Acquire the output signals of the comparison logics and initiate an error response if an output signal of at least one comparison logic deviates from the expected output signal.

Nachfolgend wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert. The invention will be explained in more detail by means of embodiments with reference to the drawings.

Es zeigen schematisch: They show schematically:

1 ein aus dem Stand der Technik bekanntes Pixelarray, 1 a pixel array known in the art,

2 ein erfindungsgemäßes Halbleiterbauelement mit Überwachungsdekoder, 2 a semiconductor device according to the invention with monitoring decoder,

3 ein Beispiel für eine Spaltenadressierung und Überwachung, 3 an example of column addressing and monitoring,

4 ein Beispiel für eine Zeilenadressierung und Überwachung, 4 an example of row addressing and monitoring,

5 ein Ausführungsbeispiel mit einem Testmodul. 5 an embodiment with a test module.

Bei der nachfolgenden Beschreibung der bevorzugten Ausführungsformen bezeichnen gleiche Bezugszeichen gleiche oder vergleichbare Komponenten. In the following description of the preferred embodiments, like reference characters designate like or similar components.

1 zeigt eine beispielsweise aus der DE 602 04 968 T2 bekannte Anordnung zur Adressierung eines Pixelarrays. Zum Auslesen der einzelnen Pixel sind die Zeilenleitungen 201 des Pixelarrays 200 mit einem ersten Adressendekoder 100 und die Spaltenleitungen 202 mit einem Verstärker 310 verbunden, der wiederum von einem zweiten Adressendekoder 300 spaltenweise ansteuerbar ist. Der erste und zweite Adressendekoder 100, 300 sind mit einer Ansteuerlogik 500 verbunden. 1 shows an example of the DE 602 04 968 T2 Known arrangement for addressing a pixel array. To read out the individual pixels are the row lines 201 of the pixel array 200 with a first address decoder 100 and the column lines 202 with an amplifier 310 connected, in turn, by a second address decoder 300 can be controlled in columns. The first and second address decoder 100 . 300 are with a drive logic 500 connected.

Während des Auslesens übermittelt die Ansteuerungslogik 500 den beiden Adressendekodern 100, 300 Signale oder Codes, um bestimmte Zeilen und Spalten anzusprechen. In einer typischen Ausführungsform sind die Adressendekoder 100, 300 als Schieberegister ausgebildet, wobei zum Auslesen des Pixelarrays 200 beispielsweise eine logische 1 als Schaltsignal durch die Schieberegister 100, 300 mit einem vorgegebenen Takt bzw. Frequenz getrieben wird. Im vorliegenden Fall könnte die Spaltenfrequenz fünfmal höher als die Zeilenfrequenz gewählt werden, so dass das Pixelarray 200 zeilenweise ausgelesen wird. During readout, the drive logic communicates 500 the two address decoders 100 . 300 Signals or codes to address specific rows and columns. In a typical embodiment, the address decoders are 100 . 300 designed as a shift register, wherein for reading the pixel array 200 For example, a logical 1 as a switching signal through the shift registers 100 . 300 is driven with a given clock or frequency. In the present case, the column frequency could be selected to be five times higher than the line frequency, so that the pixel array 200 read line by line.

Bei einer fehlerhaften Dekodierung der von der Ansteuerungslogik 500 vorgegebenen Adresse, beispielsweise durch Störungen im Adressendekoder 100, 300, stimmen die ausgelesenen Daten nicht mit den angewählten Adressen überein, so dass die nachfolgende Signalauswertung erheblich gestört wird. In case of a faulty decoding of the drive logic 500 predetermined address, for example by disturbances in the address decoder 100 . 300 , the read-out data does not match the selected addresses, so that the subsequent signal evaluation is significantly disturbed.

Zur Erfassung derartiger Fehler ist es erfindungsgemäß vorgesehen, die Adressierung mittels einer unabhängigen Dekodereinheit zu überprüfen. To detect such errors, it is provided according to the invention to check the addressing by means of an independent decoder unit.

2 zeigt eine mögliche erfindungsgemäße Vorrichtung, die zusätzlich zu den ersten und zweiten Adressendekodern 100, 300 einen ersten und zweiten Überwachungsdekoder 180, 380 aufweist. Der erste Adressendekoder 100 ist auf einer ersten Seite des Pixelarrays 200 angeordnet und adressiert die Zeilen bzw. Zeilenleitungen 201 des Pixelarrays 200. Auf der gegenüberliegenden Seite des Pixelarrays 200 ist eine erste Vergleichslogik 150 angeordnet, die sowohl mit den Ausgängen der Spaltenleitungen als auch mit den Ausgängen des ersten Überwachungsdekoders 180 verbunden ist. Der erste Überwachungsdekoder 180 und der erste Adressendekoder 100 sind gemeinsam mit der Ansteuerlogik 500 verbunden. 2 shows a possible device according to the invention, in addition to the first and second address decoders 100 . 300 a first and second monitoring decoder 180 . 380 having. The first address decoder 100 is on a first page of the pixel array 200 arranges and addresses the lines or row lines 201 of the pixel array 200 , On the opposite side of the pixel array 200 is a first comparison logic 150 arranged with both the outputs of the column lines and with the outputs of the first monitoring decoder 180 connected is. The first monitoring decoder 180 and the first address decoder 100 are together with the drive logic 500 connected.

Auf einer zweiten Seite des Pixelarrays 200 sind in bekannter Weise die Spaltenleitungen 202 mit einem Verstärker 310 verbunden, der spaltenweise durch einen zweiten Adressendekoder 300 angesprochen werden kann. Zur Überwachung des zweiten Adressendekoders 300 ist ein zweiter Überwachungsdekoder 380 vorgesehen, wobei beide Dekoder mit der Ansteuerungslogik 500 verbunden sind, so dass beide gemeinsam angesteuert werden können. Der zweite Adressendekoder 300 ist mit dem Verstärker 310 verbunden, wobei zur Überwachung der Auswahlsignale des Adressendekoders 300 die Auswahlsignale nicht nur auf den Verstärker 310, sondern auch auf eine zweite Vergleichslogik 350 geführt sind, die die Auswahlsignale des Adressendekoder 300 mit den Auswahlsignalen des zweiten Überwachungsdekoders 380 vergleicht und bei Abweichungen ein Fehlersignal ausgibt. On a second side of the pixel array 200 are in a known manner the column lines 202 with an amplifier 310 connected in columns by a second address decoder 300 can be addressed. For monitoring the second address decoder 300 is a second monitoring decoder 380 provided, both decoders with the control logic 500 are connected so that both can be controlled together. The second address decoder 300 is with the amplifier 310 connected, wherein for monitoring the selection signals of the address decoder 300 the selection signals not only on the amplifier 310 , but also on a second comparison logic 350 are guided, which are the selection signals of the address decoder 300 with the selection signals of the second monitoring decoder 380 compares and outputs an error signal in case of deviations.

Die Ergebnisse der ersten und zweiten Vergleichslogik 150, 350 werden von einer Fehlerlogik 400 erfasst. The results of the first and second comparison logic 150 . 350 be from an error logic 400 detected.

Erfindungsgemäß ist es vorgesehen, die Adressierung der ersten und zweiten Adressendekoder 100, 300 durch Vergleich mit ihren zugeordneten ersten und zweiten Überwachungsdekodern 180, 380 zu kontrollieren. Weichen die Adressierungen der Adressendekoder 100, 300 von den Adressierungen der Überwachungsdekoder 180, 380 ab, generieren die jeweiligen Vergleichslogiken 150, 350 ein entsprechendes Fehlersignal. Dieses Fehlersignal wird vorzugsweise an eine Fehlerlogik 400 übermittelt, die ggf. weitere Fehlerreaktionen einleitet. According to the invention, the addressing of the first and second address decoder is provided 100 . 300 by comparison with their associated first and second monitoring decoders 180 . 380 to control. The addressing addresses of the address decoder deviate 100 . 300 from the addressing of the monitor decoder 180 . 380 from, generate the respective comparison logics 150 . 350 a corresponding error signal. This error signal is preferably sent to an error logic 400 transmitted, which may initiate further error reactions.

Im Einzelnen kann die Fehlererfassung beispielsweise wie folgt durchgeführt werden. Specifically, the error detection can be performed, for example, as follows.

Das Pixelarray 200 bzw. das Bildfeld wird zeilenweise ausgelesen. Die jeweils auszulesende Zeile wird über ein Signal, das für alle Pixel einer Zeile verwendet wird, adressiert, wobei das Auswahlsignal auf einer Seite des Pixelarrays 200 eingetrieben wird. Typischerweise wird für eine Zeile das Signal von der Seite eingetrieben, auf der der Adressendekoder 100 oder das Schieberegister platziert ist. The pixel array 200 or the image field is read line by line. The respective line to be read is addressed via a signal used for all the pixels of a line, the selection signal being on one side of the pixel array 200 is driven. Typically, for one line, the signal is driven from the side on which the address decoder is located 100 or the shift register is placed.

Zur Überprüfung der erfolgreichen Adressierung des für die Zeileauswahl des Pixelarray 200 zuständigen ersten Adressendekoders 100 ist ein erster Überwachungsdekoder 150 gleicher Größe vorgesehen, dessen Ausgangssignal mit dem Auswahlsignal, das physikalisch hinter dem letzten zu adressierenden Pixel abgegriffen wird, verglichen wird. Vorzugsweise werden die Vergleichssignale aller Zeilen verknüpft und es wird ein Fehler ausgegeben, sobald bei mindestens einer Zeile eine Abweichung festgestellt wird. To check the successful addressing of the line selection of the pixel array 200 competent first address decoder 100 is a first monitoring decoder 150 provided the same size, the output signal with the selection signal, which is physically tapped behind the last pixel to be addressed, is compared. The comparison signals of all lines are preferably linked and an error is output as soon as at least one line detects a deviation.

Die Überwachungsdekoder 180, 380 sind im einfachsten Fall im Aufbau identisch mit den ihnen zugeordneten Adressendekodern 100, 300, so dass der Überwachungsdekoder 180, 380 mit den gleichen Signalen angesteuert werden kann. Es ist jedoch auch denkbar, die Adressen- und Überwachungsdekoder schaltungstechnisch unterschiedlich aufzubauen, um so beispielsweise die Adressen- und Überwachungsdekoder mit unterschiedlichem Code zu beaufschlagen, wobei die Dekoder den unterschiedlichen Code im Ergebnis in das gleiche Auswahl bzw. Ansteuerungssignal umsetzen. In einer möglichen Ausführungsform könnte der erste Adressendekoder 100 mit einem Gray-Code und der erste Überwachungsdekoder 180 mit einem Zähler angesteuert werden. Die Dekoder gleichen sich schaltungstechnisch nicht, dekodieren aber die gleiche Zeile bzw. Spalte, sodass durch das System nicht nur die Funktion der Zeilen- bzw. Spaltenauswahl kontrolliert wird, sondern auch die Umsetzung des Ausgangssignals des Zählers in Gray-Code. The monitoring decoder 180 . 380 are in the simplest case identical in structure with their assigned address decoders 100 . 300 so the monitoring decoder 180 . 380 can be controlled with the same signals. However, it is also conceivable to construct the address and monitoring decoder circuitry differently, so as to apply, for example, the address and monitoring decoder with different code, the decoder implement the different code as a result in the same selection or control signal. In one possible embodiment, the first address decoder could 100 with a Gray code and the first monitoring decoder 180 be controlled with a counter. The decoders do not resemble each other in circuitry, but decode the same row or column, so that not only the function of the row or column selection is controlled by the system, but also the implementation of the output of the counter in Gray code.

Optional kann der Fehler durch die Fehlerlogik 400 gespeichert werden, bis ein Rücksetzsignal den Fehler löscht. Dadurch reicht es, den Fehlerspeicher nur einmal nach dem Auslesen der letzten Zeile auszulesen. Das Rücksetzsignal des Fehlerspeichers kann mit dem Rücksetzsignal des Schieberegisters oder der Dekoder gekoppelt sein. Optionally, the error may be due to the error logic 400 are stored until a reset signal clears the error. As a result, it is sufficient to read out the fault memory only once after the last line has been read out. The reset signal of the fault memory may be coupled to the reset signal of the shift register or the decoder.

In einer weiteren Ausgestaltung können die Überwachungsdekoder 180, 380 über ein Testfunktionalität verfügen, über die eine Abweichung stimuliert werden kann und sich die Funktionalität des Verifikationssystems, also insbesondere der beiden Vergleichslogiken 150, 350 und der Fehlerlogik 400, überprüfen lässt. Die Fehlerstimulierung durch einen Überwachungsdekoder 180, 380 ist einer Stimulierung in die Adressendekoder 100, 300 vorzuziehen, da so durch eine Fehlerstimulierung über die Überwachungsdekoder 180, 380 keine funktionalen Einschränkungen auf die Bildauslese zu erwarten sind. In a further embodiment, the monitoring decoder 180 . 380 Have a test functionality that can be stimulated by a deviation and the functionality of the verification system, in particular the two comparison logics 150 . 350 and the error logic 400 , lets check. The error stimulation by a monitoring decoder 180 . 380 is a stimulus in the address decoder 100 . 300 preferable, because so by an error stimulation on the monitoring decoder 180 . 380 No functional restrictions on image selection are to be expected.

3 zeigt ein mögliches Ausführungsbeispiel bei der Adressen- und Überwachungsdekoder 300, 380 als Schieberegister ausgeführt sind. Die Schieberegister werden in bekannter Weise über einen Initialeingang INIT auf einen definierten Anfangszustand gesetzt und das am Dateneingang D des Schieberegister anstehende Signal entsprechend des am Takteingang CLK anliegenden Taktsignals durch das Schieberegister geschoben. Die Schieberegister sind im dargestellten Beispiel als Reihenschaltung mehrerer D-Flip-Flops realisiert. Selbstverständlich sind hier andere Realisierungsformen denkbar. 3 shows a possible embodiment in the address and monitoring decoder 300 . 380 are designed as shift registers. The shift registers are set in known manner via an initial input INIT to a defined initial state, and the signal present at the data input D of the shift register is shifted through the shift register in accordance with the clock signal applied to the clock input CLK. The shift registers are realized in the example shown as a series connection of several D flip-flops. Of course, other forms of realization are conceivable here.

Zur Ansteuerung der als Schieberegister ausgeführten zweiten Adressen- und Überwachungsdekoder 300, 380 weist die Ansteuerungslogik 500 entsprechende Ansteuerungsschaltungen 530, 538 auf. Jeder Datenausgang Q der D-Flip-Flops des zweiten Adressendekoders 300 ist sowohl mit dem Verstärker 310 als auch mit einem Eingang eines dem jeweiligen Datenausgang Q zugeordneten XOR-Gatters der zweiten Vergleichslogik 350 verbunden. For controlling the second address and monitoring decoder designed as a shift register 300 . 380 has the activation logic 500 corresponding drive circuits 530 . 538 on. Each data output Q of the D flip-flops of the second address decoder 300 is both with the amplifier 310 as well as with an input of an XOR gate of the second comparison logic assigned to the respective data output Q 350 connected.

Der zweite Eingang des XOR-Gatters ist mit dem korrespondierenden Datenausgang Q des Überwachungsdekoders 380 verbunden. Am Ausgang des XOR-Gatters liegt immer dann ein Signal an, wenn die XOR-Eingänge ein ungleiches Signal aufweisen. The second input of the XOR gate is connected to the corresponding data output Q of the monitor decoder 380 connected. At the output of the XOR gate is always a signal when the XOR inputs have an unequal signal.

Die Ausgänge der XOR-Gatter sind wiederum auf ein ODER-Gatter geführt, sodass bei Auftreten eines Fehlersignals an mindestens einem der XOR-Gatter ein Fehlersignal 355 weitergeleitet wird. The outputs of the XOR gates are in turn fed to an OR gate, so that when an error signal occurs at least one of the XOR gates an error signal 355 is forwarded.

4 zeigt ein Ausführungsbeispiel mit Schieberegister für die Überwachung der Zeilenauswahl. Das Pixelarray 200 ist schematisch nur als Block ohne Darstellung einzelner Pixel gezeichnet. Der erste Adressendekoder 100 an der linken Bildfeldkante des Pixelarrays 200 stellt über die Datenausgänge Q des Schieberegisters Auswahlsignale zur Verfügung, die von links in das Pixelarray 200 getrieben werden. An der rechten Seite des Pixelarrays 200 befindet sich der als Schieberegister ausgebildete erste Überwachungsdekoder 180. Die erste Vergleichslogik 150 ist aus mehreren XOR-Gattern aufgebaut. Mittels der XOR-Gatter wird das Auswahlsignal der Zeile mit dem Ausgangssignal des Überwachungsdekoders 180 verglichen und auf ein die Abweichung signalisierendes Fehlersignal 155 reduziert. Ist ein Fehlerspeicher vorgesehen, ist es möglich das Ausgangssignal der Vergleichslogik 150 entweder sofort oder beispielsweise auch mit einem Takt Verzögerung auszugeben. Der Fehlerspeicher bei Bedarf mit dem Schieberegister oder auch mit einem anderen Signal zurückgesetzt werden. 4 shows an embodiment with shift register for monitoring the line selection. The pixel array 200 is drawn schematically only as a block without representation of individual pixels. The first address decoder 100 at the left edge of the pixel array 200 Provides selection signals via the data outputs Q of the shift register, which from the left into the pixel array 200 to be driven. At the right side of the pixel array 200 is the trained as a shift register first monitoring decoder 180 , The first comparison logic 150 is made up of several XOR gates. By means of the XOR gates, the selection signal of the line with the output signal of the monitoring decoder 180 and an error signal indicating the deviation 155 reduced. If an error memory is provided, it is possible the output signal of the comparison logic 150 either immediately or for example with a clock delay spend. The fault memory can be reset if necessary with the shift register or with another signal.

Selbstverständlich können die Logikgatter in allen Beispielen auch mit invertierenden Gattern realisiert, auch sind andere logische Verknüpfungen und Verschaltungen denkbar, die geeignet sind ein fehlerhaftes Verhalten zu signalisieren. Of course, the logic gates realized in all examples with inverting gates, also other logical operations and interconnections are conceivable, which are suitable to signal a faulty behavior.

5 zeigt einen Aufbau gemäß 2 jedoch mit einem zusätzlichen Testmodul 600. Das Testmodul 600 ist mit den beiden Überwachungsdekoder 180, 380 verbunden. Beispielsweise kann das Testmodul 600 so ausgebildet sein, dass eine Testfunktionalität einer der beiden oder beider Überwachungsdekoder 180, 380 angesprochen wird. Der stimulierte Fehler wird ein bei funktionierenden Vergleichslogik 150, 350 an die Fehlerlogik 400 weiter geleitet. Das Testmodul 600 kann nun überwachen, ob bei einem stimulierten Fehler an der Fehlerlogik 400 ein erwartetes Fehlersignal anliegt. Weichen die Signale an der Fehlerlogik 400 von den erwarteten Signalen ab, können weitere Prüfschritte oder Fehlerreaktionen vom Testmodul 600 oder ggf. von einem weiteren insbesondere auch einem externen System eingeleitet werden. 5 shows a structure according to 2 however with an additional test module 600 , The test module 600 is with the two monitoring decoders 180 . 380 connected. For example, the test module 600 be designed so that a test functionality of one of the two or both monitoring decoder 180 . 380 is addressed. The stimulated error becomes a functioning comparison logic 150 . 350 to the error logic 400 passed on. The test module 600 can now monitor whether in case of a stimulated error in the error logic 400 an expected error signal is present. Diverge the signals on the error logic 400 from the expected signals, further test steps or error responses from the test module 600 or possibly initiated by another, in particular an external system.

Das Testmodul 600 kann in nicht gezeigten Varianten auch direkt mit den Vergleichslogiken 150, 350 verbunden sein und dort direkt Testsignale einprägen. The test module 600 can in variants not shown directly with the comparison logic 150 . 350 be connected and memorize there directly test signals.

Auch ist es denkbar, die Signale der Adressendekoder 100, 300 und/oder der Überwachungsdekoder 180, 380 zu überschreiben, ggf. durch Zwischenschaltung von Multiplexern oder ähnlichem. It is also conceivable, the signals of the address decoder 100 . 300 and / or the monitoring decoder 180 . 380 to be overwritten, possibly by interposing multiplexers or the like.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

DE 60204968 T2 [0002, 0019]
DE 19704496 [0002]

Claims

Semiconductor device having a pixel array ( 200 ), at least one address decoder ( 100 . 300 ) and a control logic ( 500 ) for controlling the at least one address decoder ( 100 . 300 ) for addressing a row and / or column line ( 201 . 202 ) of the pixel array ( 200 ) characterized in that the address decoder ( 100 . 300 ) a monitoring decoder ( 180 . 380 ), and that the semiconductor device has a comparison logic ( 150 . 350 ) equipped with address decoder ( 100 . 300 ) and the monitoring decoder ( 180 . 380 ) connected is.

Semiconductor component according to Claim 1, having first and second address decoders ( 100 . 300 ), which are a first and second monitoring decoder ( 180 . 380 ) assigned.

Semiconductor component according to one of the preceding claims, in which the monitoring decoder ( 180 . 380 ) have a test functionality.

Semiconductor component according to one of the preceding claims, having a test module ( 600 )

Method for operating a semiconductor component according to one of the preceding claims, comprising the steps of: - controlling the address ( 100 . 300 ) and the associated monitoring decoder ( 180 . 380 ) such that both decoders ( 100 . 300 ; 180 . 380 ) the same row or column of the pixel field ( 200 ), - monitoring of the selection signals of the two decoders ( 100 . 300 ; 180 . 380 ), - detecting an error when the selection signals of the two decoders ( 100 . 300 ; 180 . 380 ) have different addresses.

A method of operating a semiconductor device according to claim 5, comprising a test mode comprising the steps of: - stimulating a faulty signal at an input of at least one comparison logic ( 150 . 350 ), - acquisition of the output signals of the comparison logics ( 150 . 350 ) - initiation of an error reaction when an output signal of at least one comparison logic ( 150 . 350 ) deviates from the expected output signal.