DE102011076662A1 - Semiconductor component and corresponding manufacturing method - Google Patents

Semiconductor component and corresponding manufacturing method Download PDF

Info

Publication number
DE102011076662A1
DE102011076662A1 DE102011076662A DE102011076662A DE102011076662A1 DE 102011076662 A1 DE102011076662 A1 DE 102011076662A1 DE 102011076662 A DE102011076662 A DE 102011076662A DE 102011076662 A DE102011076662 A DE 102011076662A DE 102011076662 A1 DE102011076662 A1 DE 102011076662A1
Authority
DE
Germany
Prior art keywords
region
metallization layer
semiconductor chip
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102011076662A
Other languages
German (de)
Inventor
Thomas Suenner
Thomas Kaden
Michael Guenther
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Priority to DE102011076662A priority Critical patent/DE102011076662A1/en
Priority to PCT/EP2012/057370 priority patent/WO2012163599A1/en
Publication of DE102011076662A1 publication Critical patent/DE102011076662A1/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05017—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05555—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Die Erfindung schafft ein Halbleiterbauelement und ein entsprechendes Herstellungsverfahren. Das Halbleiterbauelement umfasst einen Halbleiterchip (1) mit einer ersten Hauptseite (RS) und einer zweiten Hauptseite (VS) und einem Rand (R). Mindestens eine der ersten Hauptseite (RS) und der zweiten Hauptseite (VS) weist eine Metallisierungsschicht (MR; MR'; MV; MV') zur flächigen Montage des Halbleiterchip (1) auf, wobei die Metallisierungsschicht (MR; MR'; MV; MV') in einem umlaufenden Bereich (B) entlang des Randes (R) des Halbleiterchips (1) entfernt oder abgedünnt ist.The invention creates a semiconductor component and a corresponding production method. The semiconductor component comprises a semiconductor chip (1) with a first main side (RS) and a second main side (VS) and an edge (R). At least one of the first main side (RS) and the second main side (VS) has a metallization layer (MR; MR '; MV; MV') for surface mounting of the semiconductor chip (1), the metallization layer (MR; MR '; MV; MV ') is removed or thinned in a circumferential area (B) along the edge (R) of the semiconductor chip (1).

Description

Die Erfindung betrifft ein Halbleiterbauelement und ein entsprechendes Herstellungsverfahren.The invention relates to a semiconductor device and a corresponding manufacturing method.

Obwohl auch beliebige Halbleiterbauelemente anwendbar, werden die vorliegende Erfindung und die ihr zugrundeliegende Problematik anhand von vertikalen Leistungshalbleiterbauelementen, wie z.B. IGBTs, erläutert.Although any semiconductor device may be applicable, the present invention and the problem underlying it will be described in terms of vertical power semiconductor devices, such as, e.g. IGBTs, explained.

Stand der TechnikState of the art

Aus der WO 2001/015235 A1 ist ein vertikales Leistungshalbleiterbauelement bekannt, welches eine ganzflächige Rückseitenmetallisierung aufweist, die bis zum Chiprand reicht.From the WO 2001/015235 A1 a vertical power semiconductor device is known, which has a full-area backside metallization, which extends to the chip edge.

Derartige vertikale Leistungshalbleiterbauelemente werden beispielsweise durch Bonden, Löten oder Sintern bzw. Kleben auf ein Substrat, beispielsweise ein DCB-Substrat oder ein IMS-Substrat oder ein AMB-Substrat oder ein Stanzgitter, aufgebracht. Unter Belastung, z. B. durch thermomechanische Wechselbelastung, dieser Verbindung bilden sich oft Risse ausgehend vom Rand des Halbleiterchips. Diese Risse weiten sich aus, was zur Ablösung oder zur Zerstörung des Halbleiterchips führen kann. Dabei wirken sich Unregelmäßigkeiten an der Chipkante, wie z. B. Sägeschäden durch das Vereinzeln, besonders negativ aus.Such vertical power semiconductor components are applied, for example, by bonding, soldering or sintering or gluing to a substrate, for example a DCB substrate or an IMS substrate or an AMB substrate or a stamped grid. Under load, z. B. by thermo-mechanical cycling, this compound often form cracks from the edge of the semiconductor chip. These cracks widen, which can lead to detachment or destruction of the semiconductor chip. This irregularities affect the chip edge, such. B. Sägeschäden by separating, especially negative.

Offenbarung der ErfindungDisclosure of the invention

Die Erfindung schafft ein Halbleiterbauelement nach Anspruch 1 und entsprechende Herstellungsverfahren nach Anspruch 10, 11 und 12.The invention provides a semiconductor device according to claim 1 and corresponding manufacturing method according to claim 10, 11 and 12.

Bevorzugte Weiterbildungen sind Gegenstand der jeweiligen Unteransprüche.Preferred developments are the subject of the respective subclaims.

Vorteile der ErfindungAdvantages of the invention

Die der vorliegenden Erfindung zugrunde liegende Idee liegt darin, dass die Metallisierungsschicht zur flächigen Montage des Halbleiterchips in einem besipielsweise ringförmigen oder eckigen umlaufenden Bereich entlang des Randes des Halbleiterchips entweder vollständig entfernt oder abgedünnt wird.The idea on which the present invention is based is that the metallization layer is either completely removed or thinned out for laminar mounting of the semiconductor chip in a preferably annular or angular circumferential region along the edge of the semiconductor chip.

Damit lässt sich ereichen, dass es in dem ringförmigen Bereich keine Ankopplung des Halbleiterchips bei der Montage an ein Substrat mittels einer Verbindungsschicht gibt. Somit gelingt es, die defektbehaftete Kante des Halbleiterchips, an der üblicherweise die Rissbildung beginnt, kräftemäßig zu entkoppeln. Somit ist die Zuverlässigkeit des montierten Halbleiterbauelements wesentlich erhöht.It can thus be achieved that there is no coupling of the semiconductor chip during assembly to a substrate by means of a connection layer in the annular region. Thus, it is possible to decouple the defective edge of the semiconductor chip, at which usually the cracking begins, in terms of power. Thus, the reliability of the mounted semiconductor device is significantly increased.

In einer ersten Variante wird die Metallisierungsschicht in dem umlaufenden Bereich vollständig entfernt, beispielsweise mittels eines Ätzprozesses.In a first variant, the metallization layer is completely removed in the circumferential region, for example by means of an etching process.

In einer zweiten Variante wird die Metallisierungsschicht am Rand nur abgedünnt, und zwar vorzugsweise stufenförmig, so dass der dicke Metallisierungsbereich als Abstandshalter fungiert.In a second variant, the metallization layer is only thinned at the edge, preferably in steps, so that the thick metallization region acts as a spacer.

In einer Weiterbildung wird der entfernte oder abgedünnte umlaufende Bereich mit einer umlaufenden Isolierschicht derart ausgeglichen, dass er mit der übrigen Metallisierungsschicht im Wesentlichen planar verläuft. Zweckmäßigerweise ist das Material der Isolierschicht vom Material der Verbindungsschicht schlecht oder gar nicht benetzbar, wodurch die Verbindungsschicht bei der Verarbeitung schlecht oder gar nicht an der Isolierschicht haftet und somit auch bei dieser Variante keine Kräfte auf die Kante des Halbleiterchips ausgeübt werden.In a further development, the removed or thinned circumferential region is compensated with a circumferential insulating layer in such a way that it runs substantially planar with the remaining metallization layer. Conveniently, the material of the insulating layer of the material of the connecting layer is poorly or not wettable, whereby the bonding layer in the processing poor or not at the insulating layer adheres and thus no forces are exerted on the edge of the semiconductor chip in this variant.

Es kann auch eine Abfolge von Schichten vorgesehen werden, bei der eine fehlende Benetzung bzw. Anhaftung des Verbindungsmaterials am Rand mindestens der letzten den Halbleiterchip zugewandten Schicht eingebracht ist.A sequence of layers may also be provided in which a lack of wetting or adhesion of the bonding material is introduced at the edge of at least the last layer facing the semiconductor chip.

Der Halbleiter kann auch beidseitig mit derartigen Metallisierungsschichten versehen werden, falls beispielsweise ein Sandwichaufbau zwischen zwei Substraten gewünscht ist. The semiconductor can also be provided on both sides with such metallization layers, if, for example, a sandwich construction between two substrates is desired.

Ein weiterer Vorteil liegt darin, dass durch die kontrollierte Benetzung ein Herausquetschen des Materials der Verbindungsschicht vermieden wird, was das Risiko eines Kurzschlusses von ober- und Unterseite des Halbleiterchips bei der Fertigung minimiert.A further advantage is that controlled wetting avoids squeezing out of the material of the connecting layer, which minimizes the risk of a short circuit of the top and bottom sides of the semiconductor chip during manufacture.

Kurze Beschreibung der ZeichnungenBrief description of the drawings

Weitere Merkmale und Vorteile der vorliegenden Erfindung werden nachfolgend anhand von Ausführungsformen mit Bezug auf die Figuren erläutert. Es zeigen:Further features and advantages of the present invention will be explained below with reference to embodiments with reference to the figures. Show it:

1a eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung; 1a a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention;

1b einen Schnitt entlang der Linie A-A' in 1a; 1b a section along the line AA 'in 1a ;

2 eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung; 2 a schematic cross-sectional view of a semiconductor device according to a second embodiment of the present invention;

3 eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer dritten Ausführungsform der vorliegenden Erfindung; 3 a schematic cross-sectional view of a semiconductor device according to a third embodiment of the present invention;

4 eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer vierten Ausführungsform der vorliegenden Erfindung; 4 a schematic cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention;

5 eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer fünften Ausführungsform der vorliegenden Erfindung; 5 a schematic cross-sectional view of a semiconductor device according to a fifth embodiment of the present invention;

6a–c schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß der ersten Ausführungsform der vorliegenden Erfindung; 6a C is schematic cross-sectional views for explaining a manufacturing method of a semiconductor device according to the first embodiment of the present invention;

7a–c schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß der zweiten Ausführungsform der vorliegenden Erfindung; und 7a C is schematic cross-sectional views for explaining a manufacturing method of a semiconductor device according to the second embodiment of the present invention; and

8a–c schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß der dritten Ausführungsform der vorliegenden Erfindung. 8a C is schematic cross-sectional views for explaining a manufacturing method of a semiconductor device according to the third embodiment of the present invention.

Ausführungsformen der ErfindungEmbodiments of the invention

1a zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung und 1b einen Schnitt entlang der Linie A-A' in 1a. 1a shows a schematic cross-sectional view of a semiconductor device according to a first embodiment of the present invention and 1b a section along the line AA 'in 1a ,

In 1 bezeichnet Bezugszeichen 1 einen Halbleiterchip in Form eines vertikalen Leistungshalbleiterbauelements, beispielsweise eines IGBTs, welcher eine Vorderseite VS, eine Rückseite RS und einen Rand R aufweist. Bezugszeichen AR bezeichnet einen im Halbleiterchip 1 vorgesehenen rückseitigen Kontaktbereich, beispielsweise einen entsprechenden Diffusionsbereich. Weitere Details des Halbleiterchips sind aus Gründen der Klarheit nicht dargestellt.In 1 denotes reference numeral 1 a semiconductor chip in the form of a vertical power semiconductor device, for example an IGBT, which has a front side VS, a back side RS and an edge R. Reference symbol AR denotes a semiconductor chip 1 provided back contact area, for example, a corresponding diffusion region. Further details of the semiconductor chip are not shown for reasons of clarity.

Auf der Rückseite RS vorgesehen ist eine Metallisierungsschicht MR, welche über eine Verbindungsschicht VR flächig mit einem Substrat S, beispielsweise einem DCB-Substrat, verbunden ist.Provided on the rear side RS is a metallization layer MR which is connected in a planar manner to a substrate S, for example a DCB substrate, via a connection layer VR.

Die rückseitige Metallisierungsschicht MR ist einem umlaufenden ringförmigen Bereich B entlang des Randes R vollständig entfernt, so dass bei der Montage im Bereich B ein Spalt SP zwischen der Verbindungsschicht VR und der Rückseite RS des Halbleiterchips 1 entsteht.The rear metallization layer MR is completely removed from a circumferential annular region B along the edge R, so that when mounted in the region B, a gap SP between the connection layer VR and the back side RS of the semiconductor chip 1 arises.

Folglich gibt es keine Krafteinkopplung auf die sägefehlerbehaftete Kante R des Halbleiterchips 1, was dessen Zuverlässigkeit erheblich steigert.Consequently, there is no force coupling to the sawtooth edge R of the semiconductor chip 1 , which significantly increases its reliability.

Die Breite d des umlaufenden ringförmigen Bereichs B lässt sich anwendungsspezifisch ermitteln und beträgt üblicherweise einige Prozent des Durchmessers des Halbleiterchips 1.The width d of the circumferential annular region B can be determined application-specific and is usually a few percent of the diameter of the semiconductor chip 1 ,

2 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. 2 shows a schematic cross-sectional view of a semiconductor device according to a second embodiment of the present invention.

Bei der Ausführungsform gemäß 2 ist der Aufbau identisch wie bei der ersten Ausführungsform gemäß 1 mit Ausnahme der Tatsache, dass zwischen der Verbindungsschicht VR und der Rückseite RS des Halbleiterchips 1 kein Spalt, sondern eine Isolierschicht I vorgesehen ist, welche vom Material der Verbindungsschicht VR, beispielsweise Lot, nicht benetzbar ist, sodass es auch bei dieser zweitenIn the embodiment according to 2 the construction is identical to that of the first embodiment according to FIG 1 with the exception of the fact that between the connection layer VR and the back side RS of the semiconductor chip 1 no gap, but an insulating layer I is provided which is not wettable by the material of the bonding layer VR, for example solder, so that it is also in this second

Ausführungsform keine Krafteinkopplung auf den sägedefektbehafteten Rand R des Halbleiterchips 1 gibt. Die Isolierschicht ist dabei oberflächig bündig mit der rückseitigen Metallisierungsschicht MR.Embodiment no force coupling on the saw-defective edge R of the semiconductor chip 1 gives. The insulating layer is superficially flush with the rear metallization MR.

3 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 3 shows a schematic cross-sectional view of a semiconductor device according to a third embodiment of the present invention.

Bei der dritten Ausführungsform gemäß 3 ist die rückseitige Metallisierungsschicht MR' im ringförmigen Bereich B nicht vollständig entfernt, sondern lediglich stufenförmig abgedünnt, sodass auch hier ein Spalt SP' zwischen der Verbindungsschicht VR und der Rückseite RS des Halbleiterchips 1 bei der Montage entsteht. Obwohl dieser Spalt SP' kleiner als der Spalt der oben beschriebenen ersten Ausführungsform ist, lässt er sich dennoch so dimensionieren, dass er eine Krafteinkopplung auf den Rand R des Halbleiterchips 1 vermeiden kann. Zusätzlich wird die elektrische Einkopplung verbessert, wenn die rückseitige Metallisierungsschicht MR flächig auf der Waferrückseite RS liegt. Der Kontaktwiderstand und die Strombelastung pro Fläche sinken.In the third embodiment according to 3 the back metallization layer MR 'in the annular region B is not completely removed, but only thinned stepwise, so that here too a gap SP' between the connection layer VR and the back side RS of the semiconductor chip 1 arises during assembly. Although this gap SP 'is smaller than the gap of the first embodiment described above, it can still be dimensioned so that it receives a force input to the edge R of the semiconductor chip 1 can avoid. In addition, the electrical coupling is improved if the backside metallization layer MR lies flat on the wafer back side RS. The contact resistance and the current load per area decrease.

4 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer vierten Ausführungsform der vorliegenden Erfindung. 4 shows a schematic cross-sectional view of a semiconductor device according to a fourth embodiment of the present invention.

Bei der vierten Ausführungsform gemäß 4 weist der Halbleiterchip 1 zusätzlich einen vorderseitigen Kontaktbereich AV auf, welcher über eine vorderseitige Metallisierungsschicht MV und eine Verbindungsschicht W mit einem weiteren Substrat S' verbunden ist, sodass ein Sandwichaufbau zwischen den Substraten S, S\ erreicht wird.In the fourth embodiment according to 4 has the semiconductor chip 1 additionally a front-side contact area AV, which is connected via a front-side metallization layer MV and a connecting layer W to a further substrate S ', so that a sandwich structure between the substrates S, S \ is achieved.

Bei dieser Ausführungsform ist der ringförmige Bereich B auf der Rückseite R des Halbleiterchips 1 wie bei der zweiten Ausführungsform mit einer Isolierschicht I aufgefüllt, wohingegen der ringförmige Bereich B auf der Vorderseite VS des Halbleiterchips einen Spalt SP wie bei der ersten Ausführungsform aufweist. In this embodiment, the annular region B is on the back side R of the semiconductor chip 1 as in the second embodiment filled with an insulating layer I, whereas the annular region B on the front side VS of the semiconductor chip has a gap SP as in the first embodiment.

Selbstverständlich kann der Sandwichaufbau in dieser Hinsicht auch symmetrisch erfolgen, also entweder vorderseitig und rückseitig ein Spalt SP vorgesehen werden oder vorderseitig und rückseitig eine Isolierschicht I vorgesehen werden.Of course, the sandwich structure in this regard can also be symmetrical, ie either front side and rear side, a gap SP can be provided or front and back an insulating layer I can be provided.

5 zeigt eine schematische Querschnittsansicht eines Halbleiterbauelements gemäß einer fünften Ausführungsform der vorliegenden Erfindung. 5 shows a schematic cross-sectional view of a semiconductor device according to a fifth embodiment of the present invention.

Bei der in 5 gezeigten fünften Ausführungsform ist auf der Rückseite RS des Halbleiterchips 1 die im Zusammenhang mit 3 beschriebene gestufte Metallisierungsschicht MR' vorgesehen, wohingegen auf der Vorderseite VS des Halbleiterchips 1 eine entsprechende gestufte vorderseitige Metallisierungsschicht MV' vorgesehen ist und wobei vorderseitig und rückseitig ein entsprechender Spalt SP' zwischen der Verbindungsschicht VR bzw. VS und der Rückseite RS bzw. der Vorderseite VS des Halbleiterchips zur Kraftentkopplung vorgesehen ist.At the in 5 shown fifth embodiment is on the back side RS of the semiconductor chip 1 related to 3 described stepped metallization MR ', whereas on the front VS of the semiconductor chip 1 a corresponding stepped front side metallization layer MV 'is provided and wherein on the front side and on the back side a corresponding gap SP' is provided between the connection layer VR or VS and the rear side RS or the front side VS of the semiconductor chip for force decoupling.

6a–c sind schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß der ersten Ausführungsform der vorliegenden Erfindung. 6a -C are schematic cross-sectional views for explaining a manufacturing method of a semiconductor device according to the first embodiment of the present invention.

Gemäß 6a wird auf der Rückseite RS des Halbleiterchips 1 zunächst ganzflächig die rückseitige Metallisierungsschicht MR aufgebracht. Dies kann beispielsweise durch Sputtern oder Aufdampfen und mit oder ohne zusätzliche galvanische Verstärkung geschehen.According to 6a is on the back RS of the semiconductor chip 1 initially the entire surface of the back metallization MR applied. This can be done for example by sputtering or vapor deposition and with or without additional galvanic reinforcement.

Weiter mit Bezug auf 6b erfolgt dann das Aufbringen und Strukturieren einer Lackmaske LM auf der rückseitigen Metallisierungsschicht MR, wobei die strukturierte Lackmaske LM nur im zum Bereich B komplementären Bereich AB der Rückseite RS des Halbleiterchips 1 vorliegt.Continue with reference to 6b Then takes place the application and patterning of a resist mask LM on the back side metallization MR, wherein the patterned resist mask LM only in the region B complementary to the region AB of the back side RS of the semiconductor chip 1 is present.

Mittels eines üblichen Ätzprozesses lässt sich dann die Metallisierungsschicht MR aus dem ringförmigen Bereich B unter Verwendung der strukturierten Lackmaske LM entfernen.By means of a conventional etching process, the metallization layer MR can then be removed from the annular region B using the structured resist mask LM.

Im Anschluss an den Ätzschritt zum Entfernen der Metallisierungsschicht MR aus dem ringförmigen Bereich B erfolgt schließlich das Entfernen bzw. Strippen der Lackmaske LM, was zum Prozesszustand gemäß 6c führt.Subsequent to the etching step for removing the metallization layer MR from the annular region B, the removal or stripping of the resist mask LM takes place, which corresponds to the process state according to FIG 6c leads.

7a–c sind schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß der zweiten Ausführungsform der vorliegenden Erfindung. 7a -C are schematic cross-sectional views for explaining a manufacturing method of a semiconductor device according to the second embodiment of the present invention.

Gemäß 7a wird zunächst die Isolierschicht I ganzflächig auf der Rückseite RS des Halbleiterchips 1 vorgesehen, beispielsweise durch Abscheiden eines entsprechenden Siliziumoxyds. Im Bereich B wird anschließend eine ringförmige Lackmaske LM' auf der Isolierschicht I vorgesehen Das Abscheiden kann auch schon vorher in einem anderen Prozess geschehen sein.According to 7a First, the insulating layer I over the entire surface on the back RS of the semiconductor chip 1 provided, for example by deposition of a corresponding silicon oxide. In area B, an annular resist mask LM 'is then provided on the insulating layer I. The deposition can also be done beforehand in another process.

Durch einen üblichen Ätzprozess wird dann mit Bezug auf 7b die Isolierschicht I hin zum Bereich B komplementären Bereich AB entfernt, sodass eine Aussparung in der Isolierschicht I gebildet wird, welche die Rückseite RS des Halbleiterchips 1 freilegt. Anschließend wird die Lackmaske LM' entfernt bzw. gestrippt.By a conventional etching process is then with reference to 7b the insulating layer I to the area B complementary region AB removed, so that a recess in the insulating layer I is formed, which is the back side RS of the semiconductor chip 1 exposes. Subsequently, the resist mask LM 'is removed or stripped.

Schließlich mit Bezug auf 7c wird die rückseitige Metallisierungsschicht MR innerhalb der Aussparung V aufgebracht, sodass sie im Wesentlichen planar mit der Isolierschicht I verläuft.Finally, with reference to 7c the back metallization layer MR is applied within the recess V, so that it runs substantially planar with the insulating layer I.

8a–c sind schematische Querschnittsansichten zur Erläuterung eines Herstellungsverfahrens für ein Halbleiterbauelement gemäß der dritten Ausführungsform der vorliegenden Erfindung. 8a -C are schematic cross-sectional views for explaining a manufacturing method of a semiconductor device according to the third embodiment of the present invention.

Gemäß dem Prozesszustand von 8a wird eine dünne rückseitige Metallisierungsschicht MR' auf die Rückseite RS des Halbleiterchips 1 aufgebracht.According to the process state of 8a is a thin back metallization MR 'on the back side RS of the semiconductor chip 1 applied.

Anschließend erfolgt das Bilden einer Maske LG aus Galvanik-resistenten Material im Bereich B, was zum Prozesszustand gemäß 8b führt.Subsequently, the formation of a mask LG of electroplating-resistant material in the region B, which is the process state according to 8b leads.

Schließlich mit Bezug auf 8c, erfolgt dann ein selektives galvanisches Verstärken der rückseitigen Metallisierungsschicht MR' im zum Bereich B komplementären Bereich AB.Finally, with reference to 8c , then takes place a selective galvanic amplification of the back metallization MR 'in the area B to the complementary region AB.

Die Maske LG kann dann entweder als Isolierschicht I analog zur Ausführungsform gemäß 2 belassen werden, wobei sie dann im Wesentlichen planar mit der übrigen rückseitigen Metallisierungsschicht MR' verläuft, oder sie kann, wie in 8c durch eine gestrichelte Linie angedeutet, entfernt werden was zur Ausführungsform gemäß 2 führt.The mask LG can then be used either as an insulating layer I analogous to the embodiment according to FIG 2 it may then be substantially planar with the remainder of the back metallization layer MR ', or may be as shown in FIG 8c indicated by a dashed line, which are removed according to the embodiment according to 2 leads.

Obwohl die vorliegende Erfindung vorstehend anhand von zwei Ausführungsbeispielen erläutert wurde, ist sie nicht darauf beschränkt, sondern in vielfältiger Weise variierbar.Although the present invention has been explained above with reference to two embodiments, it is not limited thereto, but varied in many ways.

Obwohl die vorliegende Erfindung anhand von einem Leistungshalbleiterbauelement erläutert wurde, ist sie darauf nicht beschränkt, sondern für alle Halbleiterbauelemente anwendbar, die flächig auf ein Substrat geklebt, gebondet, gelötet, gesintert usw. werden.Although the present invention has been explained with reference to a power semiconductor device, it is not limited thereto, but applicable to all semiconductor devices, the surface glued, bonded, soldered, sintered, etc. onto a substrate.

Die vorstehend verwendete Bezeichnung Halbleiterchip kann sich sowohl auf Chips beziehen, die aus einem Wafer gesägt wurden, als auch auf ganze Wafer, wobei das Halbleiterbauelement durch den gesamten Wafer gebildet ist.The term semiconductor chip as used above can refer both to chips which have been sawn from a wafer and to entire wafers, wherein the semiconductor component is formed by the entire wafer.

Obwohl die Halbleiterchips der oben beschriebenen Ausführungsformen eine eckige Form aufwiesen, ist die Erfindung nicht auf die eckige Chipform beschränkt, sondern prinzipiell für beliebige Chipgeometrien anwendbar.Although the semiconductor chips of the above-described embodiments have a polygonal shape, the invention is not limited to the angular chip shape, but is basically applicable to any chip geometries.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of the documents listed by the applicant has been generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA assumes no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • WO 2001/015235 A1 [0003] WO 2001/015235 A1 [0003]

Claims (15)

Halbleiterbauelement mit: einem Halbleiterchip (1) mit einer ersten Hauptseite (RS) und einer zweiten Hauptseite (VS) und einem Rand (R); wobei mindestens eine der ersten Hauptseite (RS) und der zweiten Hauptseite (VS) eine Metallisierungsschicht (MR; MR'; MV; MV') zur flächigen Montage des Halbleiterchip (1) aufweist; wobei die Metallisierungsschicht (MR; MR'; MV; MV') in einem umlaufenden Bereich (B) entlang des Randes (R) des Halbleiterchips (1) entfernt oder abgedünnt ist.Semiconductor device comprising: a semiconductor chip ( 1 ) having a first main page (RS) and a second main page (VS) and an edge (R); wherein at least one of the first main side (RS) and the second main side (VS) has a metallization layer (MR; MR ';MV;MV') for laminar mounting of the semiconductor chip (FIG. 1 ) having; wherein the metallization layer (MR; MR ';MV;MV') in a circumferential region (B) along the edge (R) of the semiconductor chip (FIG. 1 ) is removed or thinned. Halbleiterbauelement nach Anspruch 1, wobei der entfernte bzw. abgedünnte Bereich (B) mit einer Isolierschicht (I) derart ausgeglichen ist, dass er mit der übrigen Metallisierungsschicht (MR; MR'; MV; MV') im wesentlichen planar verläuft.A semiconductor device according to claim 1, wherein the thinned region (B) is balanced with an insulating layer (I) so as to be substantially planar with the remaining metallization layer (MR; MR '; MV; MV'). Halbleiterbauelement nach Anspruch 1, wobei die Metallisierungsschicht (MR; MR'; MV; MV') in dem Bereich (B) entlang der gesamten Randes (R) des Halbleiterchips (1) stufenförmig abgedünnt ist.Semiconductor component according to Claim 1, in which the metallization layer (MR; MR ';MV' MV ') in the region (B) extends along the entire edge (R) of the semiconductor chip (FIG. 1 ) is thinned stepwise. Halbleiterbauelement nach Anspruch 1, wobei die Metallisierungsschicht (MR; MR'; MV; MV') über eine Verbindungsschicht (VR; W) mit einem Substrat (S; S') verbunden ist.A semiconductor device according to claim 1, wherein the metallization layer (MR; MR '; MV; MV') is connected to a substrate (S; S ') via a connection layer (VR; W). Halbleiterbauelement nach Anspruch 4, wobei in dem Bereich (B) zwischen der Halbleiterchip (1) und der Verbindungsschicht (VR; W) ein Spalt (SP; SP') vorgesehen ist.A semiconductor device according to claim 4, wherein in the region (B) between the semiconductor chip ( 1 ) and the connecting layer (VR; W) a gap (SP; SP ') is provided. Halbleiterbauelement nach Anspruch 4, wobei in dem umlaufenden Bereich (B) zwischen dem Halbleiterchip (1) und der Verbindungsschicht (VR; VV) eine Isolationsschicht (I) vorgesehen ist, welche vom Material der Verbindungsschicht (VR; W) nicht benetzt ist. Semiconductor component according to claim 4, wherein in the peripheral region (B) between the semiconductor chip ( 1 ) and the connecting layer (VR; VV) an insulating layer (I) is provided, which is not wetted by the material of the connecting layer (VR; W). Halbleiterbauelement nach Anspruch 6, wobei die Isolationsschicht (I) aus Oxid besteht.A semiconductor device according to claim 6, wherein the insulating layer (I) consists of oxide. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (1) ein vertikales Leistungshalbleiterbauelement aufweist.Semiconductor component according to one of the preceding claims, wherein the semiconductor chip ( 1 ) has a vertical power semiconductor device. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei beide der ersten Hauptseite (RS) und der zweiten Hauptseite (VS) eine jeweilige Metallisierungsschicht (MR; MR'; MV; MV') zur flächigen Montage des Halbleiterchip (1) aufweisen und wobei die beiden Metallisierungsschichten (MR; MR'; MV; MV') in einem Bereich (B) entlang der gesamten Randes (R) des Halbleiterchips (1) entfernt oder abgedünnt sind.Semiconductor component according to one of the preceding claims, wherein both of the first main side (RS) and the second main side (VS) have a respective metallization layer (MR; MR ';MV' MV ') for planar mounting of the semiconductor chip (FIG. 1 ) and wherein the two metallization layers (MR; MR ';MV;MV') in a region (B) along the entire edge (R) of the semiconductor chip (FIG. 1 ) are removed or thinned. Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 1 mit den Schritten: ganzflächiges Aufbringen der Metallisierungsschicht (MR; MR'; MV; MV') auf die Hauptseite (RS; VS); Bilden einer Maske (LM) auf der Metallisierungsschicht (MR; MR'; MV; MV') in einem zum Bereich (B) komplementären Bereich (AB); Entfernen der Metallisierungsschicht (MR; MR'; MV; MV') aus dem Bereich (B) unter Verwendung der Maske (LM); und Entfernen der Maske (LM).A method of manufacturing a semiconductor device according to claim 1, comprising the steps of: full-surface application of the metallization layer (MR; MR '; MV; MV') to the main side (RS; VS); Forming a mask (LM) on the metallization layer (MR; MR '; MV; MV') in a region (AB) complementary to the region (B); Removing the metallization layer (MR; MR '; MV; MV') from region (B) using the mask (LM); and Remove the mask (LM). Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 2 mit den Schritten: ganzflächiges Aufbringen der Isolierschicht (I) auf die Hauptseite (RS; VS); Bilden einer Maske (LM1) auf der Isolierschicht im Bereich (B); Entfernen der Isolierschicht (I) in einem zum Bereich (B) komplementären Bereich (AB) unter Verwendung der Maske (LM1) zum Bilden einer entsprechenden Aussparung (V), innerhalb der die Hauptseite (RS; VS) freiliegt; Aufbringen der Metallisierungsschicht (MR; MR'; MV; MV') in der Aussparung (V); und Entfernen der Maske (LM').A method of manufacturing a semiconductor device according to claim 2, comprising the steps of: applying the insulating layer (I) to the main side (RS, VS) over the full area; Forming a mask (LM 1 ) on the insulating layer in the region (B); Removing the insulating layer (I) in a region (AB) complementary to the region (B) using the mask (LM 1 ) to form a corresponding recess (V) within which the main side (RS, VS) is exposed; Depositing the metallization layer (MR; MR ';MV;MV') in the recess (V); and removing the mask (LM '). Verfahren zur Herstellung eines Halbleiterbauelements nach Anspruch 2 oder 3 mit den Schritten: ganzflächiges Aufbringen der Metallisierungsschicht (MR; MR'; MV; MV') auf die Hauptseite (RS; VS); Bilden einer Maske (LG) auf der Metallisierungsschicht (MR; MR'; MV; MV') im Bereich (B), welche einen zum Bereich (B) komplementären Bereich (AB) der Metallisierungsschicht (MR; MR"; MV; MV') freilegt; und Erhöhen der Metallisierungsschicht (MR; MR'; MV; MV') im komplementären Bereich (AB).A method of manufacturing a semiconductor device according to claim 2 or 3, comprising the steps of: full-surface application of the metallization layer (MR; MR '; MV; MV') to the main side (RS; VS); Forming a mask (LG) on the metallization layer (MR; MR '; MV; MV') in the region (B) which has a region (AB) of the metallization layer (MR) complementary to the region (B); ); and Increasing the metallization layer (MR; MR '; MV; MV') in the complementary region (AB). Verfahren nach Anspruch 12, wobei das Erhöhen galvanisch durchgeführt wird und die Maske (LG) Galvanik-resistent ist.The method of claim 12, wherein the elevation is performed galvanically and the mask (LG) is electroplated. Verfahren nach Anspruch 12 oder 13, wobei die Maske (LG) entfernt wird.The method of claim 12 or 13, wherein the mask (LG) is removed. Verfahren nach Anspruch 12 oder 13, wobei die Maske (LG) belassen wird und mit der erhöhten Metallisierungsschicht (MR; MR'; MV; MV') im wesentlichen planar verläuft.The method of claim 12 or 13, wherein the mask (LG) is left and extends substantially planar with the raised metallization layer (MR; MR '; MV; MV').
DE102011076662A 2011-05-30 2011-05-30 Semiconductor component and corresponding manufacturing method Withdrawn DE102011076662A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102011076662A DE102011076662A1 (en) 2011-05-30 2011-05-30 Semiconductor component and corresponding manufacturing method
PCT/EP2012/057370 WO2012163599A1 (en) 2011-05-30 2012-04-23 Semiconductor component and corresponding production method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102011076662A DE102011076662A1 (en) 2011-05-30 2011-05-30 Semiconductor component and corresponding manufacturing method

Publications (1)

Publication Number Publication Date
DE102011076662A1 true DE102011076662A1 (en) 2012-12-06

Family

ID=46044655

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102011076662A Withdrawn DE102011076662A1 (en) 2011-05-30 2011-05-30 Semiconductor component and corresponding manufacturing method

Country Status (2)

Country Link
DE (1) DE102011076662A1 (en)
WO (1) WO2012163599A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022100969A1 (en) 2022-01-17 2023-07-20 Infineon Technologies Ag SEMICONDUCTOR CHIP, CHIP SYSTEM, METHOD OF MAKING A SEMICONDUCTOR CHIP AND METHOD OF MAKING A CHIP SYSTEM

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3826736A1 (en) * 1988-08-05 1990-02-08 Siemens Ag METHOD FOR SEPARATING LED CHIP ARRANGEMENTS MONOLITHICALLY PRODUCED ON A SEMICONDUCTOR SUB Wafer
US4914045A (en) * 1985-12-19 1990-04-03 Teccor Electronics, Inc. Method of fabricating packaged TRIAC and trigger switch
WO2001015235A1 (en) 1999-08-19 2001-03-01 Infineon Technologies Ag Vertically structured semiconductor power module
DE10048859A1 (en) * 2000-10-02 2002-04-18 Infineon Technologies Ag Pressure contact arrangement, is designed for uniform pressure distribution when holding electronic component between contact surfaces
DE10330571A1 (en) * 2003-07-07 2005-02-17 Infineon Technologies Ag Vertical power semiconductor device
US20080296611A1 (en) * 2006-10-13 2008-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2160759B1 (en) * 1971-11-26 1974-05-31 Thomson Csf
JPS5816538A (en) * 1981-07-23 1983-01-31 Nec Corp Semiconductor device
USH434H (en) * 1985-02-15 1988-02-02 American Telephone And Telegraph Company, At&T Bell Laboratories Contacts to III-V semiconductors
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
TW200828535A (en) * 2006-12-25 2008-07-01 Siliconware Precision Industries Co Ltd Heat-dissipating-type chip and fabrication method thereof and package structure
US8211752B2 (en) * 2007-11-26 2012-07-03 Infineon Technologies Ag Device and method including a soldering process
DE102007063308A1 (en) * 2007-12-28 2009-07-02 Robert Bosch Gmbh diode

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4914045A (en) * 1985-12-19 1990-04-03 Teccor Electronics, Inc. Method of fabricating packaged TRIAC and trigger switch
DE3826736A1 (en) * 1988-08-05 1990-02-08 Siemens Ag METHOD FOR SEPARATING LED CHIP ARRANGEMENTS MONOLITHICALLY PRODUCED ON A SEMICONDUCTOR SUB Wafer
WO2001015235A1 (en) 1999-08-19 2001-03-01 Infineon Technologies Ag Vertically structured semiconductor power module
DE10048859A1 (en) * 2000-10-02 2002-04-18 Infineon Technologies Ag Pressure contact arrangement, is designed for uniform pressure distribution when holding electronic component between contact surfaces
DE10330571A1 (en) * 2003-07-07 2005-02-17 Infineon Technologies Ag Vertical power semiconductor device
US20080296611A1 (en) * 2006-10-13 2008-12-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022100969A1 (en) 2022-01-17 2023-07-20 Infineon Technologies Ag SEMICONDUCTOR CHIP, CHIP SYSTEM, METHOD OF MAKING A SEMICONDUCTOR CHIP AND METHOD OF MAKING A CHIP SYSTEM

Also Published As

Publication number Publication date
WO2012163599A1 (en) 2012-12-06

Similar Documents

Publication Publication Date Title
DE60011702T2 (en) Method and structure for connecting layers in a semiconductor device
DE10315780B4 (en) Production process for semiconductor devices
DE2810054A1 (en) ELECTRONIC CIRCUIT DEVICE AND METHOD OF MANUFACTURING IT
EP1547162A2 (en) Radiation-emitting semiconductor component and production method
DE69500388T2 (en) Film circuit metal system for use in IC components with bumps
DE102009044641A1 (en) Device with a semiconductor chip and metal foil
WO2005101928A1 (en) Hybrid printed circuit board assembly system for the compact assembly of electric components
DE102013112797B4 (en) ARRANGEMENT WITH SEMICONDUCTOR DEVICE INCLUDING CHIP CARRIER, SEMICONDUCTOR WAFER AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE
DE112013006790B4 (en) Semiconductor devices and method of manufacturing a semiconductor device
DE102012213566A1 (en) Method for producing a bonding pad for thermocompression bonding and bonding pad
DE112019005011T5 (en) SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING A SEMICONDUCTOR COMPONENT
DE102016212506A1 (en) Semiconductor device and method of manufacturing a semiconductor device
DE102012213548A1 (en) Bond pad for thermocompression bonding, method of making a bond pad and device
DE102012111520B4 (en) Leadframe-free and die-mounting process-material-free chip packages and methods of forming a leadframe-free and die-mounting process-material-free chip package
DE102005009358B4 (en) Solderable Contact and Method of Manufacture
DE102004027176B4 (en) Method for producing semiconductor components
DE102004047522B3 (en) Semiconductor chip having a metal coating structure and method of making the same
DE112012001078B4 (en) Carrier for an optoelectronic structure and optoelectronic semiconductor chip with such a carrier
EP0056472B1 (en) Thin-film electronic circuit
DE102011076662A1 (en) Semiconductor component and corresponding manufacturing method
WO2019158416A1 (en) Method for producing a semiconductor component, and semiconductor component
DE102019209065B4 (en) Semiconductor device and method for producing the semiconductor device
DE102012213555B4 (en) Process for the production of a power semiconductor module
DE102013111748A1 (en) Solar module and solar module manufacturing process
DE102004030800B4 (en) Process for producing a ceramic printed circuit board

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131203