DE102011054372A1 - Method for manufacturing e.g. MOSFET structure utilized in various devices for e.g. driving electric motor in motor vehicle, involves removing dielectric layers from vertical trench upper portion, where conductive region is remains covered - Google Patents
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Abstract
Description
ERFINDUNGSGEBIET FIELD OF THE INVENTION
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitertransistorstruktur, insbesondere ein Verfahren zur Herstellung einer Feldeffekttransistorstruktur mit einer vergrabenen isolierten Feldplatte. The present invention relates to a method for producing a semiconductor transistor structure, in particular to a method for producing a field effect transistor structure having a buried insulated field plate.
HINTERGRUND BACKGROUND
Viele Funktionen von modernen Vorrichtungen in Kraftfahrzeug-, Verbraucher- und Industrieanwendungen wie etwa das Umwandeln elektrischer Energie, das Ansteuern eines Elektromotors oder einer elektrischen Maschine und das Modulieren bzw. Verstärken von Signalen, zum Beispiel in HiFi-Audioverstärkerschaltungen, basieren auf Halbleitertransistoren, insbesondere Feldeffekttransistoren (FET) wie MOSFETs (Metal-Oxide Semiconductor Field-Effect Transistor) und IGBTs (Insulated Gate Bipolar Transistoren). Als Steuerelektrode des Transistors dient bei diesen Bauelementen eine gegenüber dem Halbleiterkörper isolierte Gatterelektrode, die im Folgenden auch als Gateelektrode bezeichnet wird. Many functions of modem devices in automotive, consumer, and industrial applications, such as converting electrical energy, driving an electric motor or electric machine, and modulating signals, for example in hi-fi audio amplifier circuits, are based on semiconductor transistors, particularly field effect transistors (FET) such as MOSFETs (Metal-Oxide Semiconductor Field-Effect Transistor) and IGBTs (Insulated Gate Bipolar Transistors). As a control electrode of the transistor used in these components, a respect to the semiconductor body insulated gate electrode, which is also referred to below as the gate electrode.
Neben den Kapazitäten zwischen der Gateelektrode und den beiden anderen Anschlüssen des Transistors, Sourceelektrode und Drainelektrode für einen MOSFET bzw. Emitterelektrode und Kollektorelektrode für einen IGBT, ist die Sperrfähigkeit des Transistors ein wichtiger Betriebsparameter. Zur Erhöhung der Sperrfähigkeit bei gleichem Einschaltwiderstand Ron können vergrabene isolierte Feldplatten verwendet werden. Durch vergrabene isolierte Feldplatten kann zudem auch die Gate-Drain-Kapazität des Transistors verringert werden. Andererseits entsteht zwischen der Gateelektrode und Feldplatte eine zusätzliche Kapazität, die einen Teil der Kapazität zwischen Gate- und Sourceanschluss bildet, da die Feldplatte typischerweise auch mit dem Sourcepotential beaufschlagt wird. Die Dielektrizitätskonstante und die integrierte Dicke der Isolationsschicht zwischen der Gateelektrode und der Feldplatte beeinflussen diese zusätzliche Kapazität und damit die Kapazität zwischen Gate- und Sourceanschluss. In addition to the capacitances between the gate electrode and the other two terminals of the transistor, source electrode and drain electrode for a MOSFET or emitter electrode and collector electrode for an IGBT, the blocking capability of the transistor is an important operating parameter. Buried isolated field plates can be used to increase the blocking capability with the same on-resistance Ron. By buried insulated field plates also the gate-drain capacitance of the transistor can be reduced. On the other hand, an additional capacitance forms between the gate electrode and field plate, which forms part of the capacitance between gate and source terminal, since the field plate is typically also supplied with the source potential. The dielectric constant and the integrated thickness of the insulating layer between the gate electrode and the field plate influence this additional capacitance and thus the capacitance between the gate and source terminals.
Das Schaltverhalten des Transistors wird wesentlich durch die Gate-Drain-Kapazität und die Gate-Source-Kapazität bestimmt. Die Gate-Drain-Kapazität beeinflusst insbesondere die Schaltgeschwindigkeit des Bauelements, und damit die Steilheit von Schaltflanken eines das Bauelement durchfließenden Stromes bzw. einer über dem Bauelement abfallenden Spannung. Die Gate-Drain-Kapazität des Transistorbauelements ist beispielsweise abhängig von der Fläche, mit der die Gateelektrode und ein Driftgebiet bzw. ein Draingebiet des Bauelements einander überlappen sowie von der Dielektrizitätskonstanten und der Dicke des Gateoxids zwischen der Gateelektrode und dem Driftgebiet. The switching behavior of the transistor is essentially determined by the gate-drain capacitance and the gate-source capacitance. In particular, the gate-drain capacitance influences the switching speed of the component, and thus the steepness of switching edges of a current flowing through the component or a voltage drop across the component. The gate-drain capacitance of the transistor device depends, for example, on the area at which the gate electrode and a drain region of the device overlap one another, and on the dielectric constant and the thickness of the gate oxide between the gate electrode and the drift region.
Typischerweise wird das Gateoxid und das Oxid zwischen der Gateelektrode und der Feldplatte in einem gemeinsamen Oxidationsprozess erzeugt. Insbesondere bei dünnen Gateoxiden kann dabei die zusätzliche Kapazität zwischen der isolierten Gateelektrode und der Feldplatte relativ groß werden. Bei schnellen Schaltvorgängen kann diese zusätzliche Kapazität zu einem unerwünschten Wiedereinschalten des MOSFETs führen, indem die Feldplatte über das Drainpotential positiv geladen wird und dann über die zusätzliche Kapazität die Gateelektrode ebenfalls positiv auflädt. Das damit verbundene Wiedereinschalten führt zu Leistungsverlusten und reduziert die Effizienz der Gate-Source-Kapazität. Typically, the gate oxide and the oxide are generated between the gate electrode and the field plate in a common oxidation process. In particular, in the case of thin gate oxides, the additional capacitance between the insulated gate electrode and the field plate can become relatively large. For fast switching operations, this additional capacitance may result in undesirable turn-on of the MOSFET by positively charging the field plate through the drain potential and then positively charging the gate electrode through the additional capacitance. The reconnection associated with this leads to power losses and reduces the efficiency of the gate-source capacitance.
Im Hinblick auf das oben Gesagte, schlägt die vorliegende Erfindung ein Verfahren zur Herstellung einer Halbleitertransistorstruktur nach Anspruch 1 sowie ein Verfahren zur Herstellung einer Halbleitertransistorstruktur nach Anspruch 18 vor. In view of the above, the present invention proposes a method of manufacturing a semiconductor transistor structure according to
KURZE DARSTELLUNG DER ERFINDUNG BRIEF SUMMARY OF THE INVENTION
Gemäß einer Ausführungsform wird ein Verfahren zur Herstellung einer Halbleitertransistorstruktur bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Halbleiterkörpers mit einer horizontalen Hauptoberfläche. Ein vertikaler Graben, der sich von der horizontalen Hauptoberfläche in den Halbleiterkörper erstreckt, wird gebildet. Eine erste Dielektrikumsschicht wird in dem vertikalen Graben ausgebildet. Auf der ersten Dielektrikumsschicht in dem vertikalen Graben wird ein erstes leitfähiges Gebiets derart ausgebildet, dass das erste leitfähige Gebiet von der horizontalen Hauptoberfläche zurückgezogen ist. Der vertikale Graben wird mit einer zweiten Dielektrikumsschicht aufgefüllt, die das erste leitfähige Gebiet bedeckt. Die erste Dielektrikumsschicht und die zweiten Dielektrikumsschicht werden aus einem oberen Abschnitt des vertikalen Grabens entfernt, um den Halbleiterkörper an einer Seitenwand des vertikalen Grabens freizulegen, wobei das erste leitfähige Gebiet von der zweiten Dielektrikumsschicht bedeckt bleibt. According to one embodiment, a method of manufacturing a semiconductor transistor structure is provided. The method includes providing a semiconductor body having a horizontal major surface. A vertical trench extending from the horizontal main surface into the semiconductor body is formed. A first dielectric layer is formed in the vertical trench. On the first dielectric layer in the vertical trench, a first conductive region is formed such that the first conductive region is withdrawn from the horizontal main surface. The vertical trench is filled with a second dielectric layer covering the first conductive region. The first dielectric layer and the second dielectric layer are removed from an upper portion of the vertical trench to expose the semiconductor body at a sidewall of the vertical trench, leaving the first conductive region covered by the second dielectric layer.
Gemäß einer weiteren Ausführungsform wird ein Verfahren zur Herstellung einer Halbleitertransistorstruktur bereitgestellt. Das Verfahren beinhaltet das Bereitstellen eines Halbleiterkörpers mit einer horizontalen Hauptoberfläche. Es wird ein vertikaler Graben gebildet, der sich von der horizontalen Hauptoberfläche in den Halbleiterkörper erstreckt. In einem unteren Abschnitt des vertikalen Grabens wird ein Feldoxids und eine Feldplatte ausgebildet. Der vertikale Graben wird mit einem HDP-Oxid aufgefüllt. Durch Plasmaätzen wird das HDP-Oxid aus einem oberen Abschnitt des vertikalen Grabens entfernt. Eine isolierte Gateelektrode wird in dem oberen Abschnitt des vertikalen Grabens ausgebildet. Vor dem Plasmaätzen werden typischerweise das Feldoxid und das HDP-Oxid durch Planarisieren von der horizontalen Hauptoberfläche entfernt. Außerdem wird durch das Plasmaätzen typischerweise auch das Feldoxid aus dem oberen Abschnitt des vertikalen Grabens wieder entfernt, um den Halbleiterkörper an einer Seitenwand des vertikalen Grabens in dem oberen Abschnitt für die Ausbildung eines Gateoxids freizulegen. In accordance with another embodiment, a method of fabricating a semiconductor transistor structure is provided. The method includes providing a semiconductor body having a horizontal major surface. A vertical trench is formed which extends from the horizontal main surface into the semiconductor body. In a lower portion of the vertical trench, a field oxide and a field plate are formed. The vertical trench is filled with a HDP oxide. Plasma etching removes the HDP oxide from an upper portion of the vertical trench. An insulated gate electrode is formed in the upper portion of the vertical trench. Prior to plasma etching, typically the field oxide and the HDP oxide are removed from the horizontal major surface by planarization. Additionally, plasma etching typically also removes the field oxide from the upper portion of the vertical trench to expose the semiconductor body to a sidewall of the vertical trench in the upper portion for gate oxide formation.
Weitere vorteilhafte Ausgestaltungen, Einzelheiten, Aspekte und Merkmale der vorliegenden Erfindung ergeben sich aus den Unteransprüchen, der Beschreibung sowie den beigefügten Zeichnungen. Further advantageous embodiments, details, aspects and features of the present invention will become apparent from the dependent claims, the description and the accompanying drawings.
KURZE BESCHREIBUNG DER ZEICHNUNGEN BRIEF DESCRIPTION OF THE DRAWINGS
Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Die Zeichnungen sind nicht skaliert und dienen zu Veranschaulichungszwecken. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Der Übersichtlichkeit halber wurden die gleichen Elemente oder Herstellungsschritte in den verschiedenen Zeichnungen mit den gleichen Bezugszeichen bezeichnet, sofern nicht etwas anderes angegeben ist. The drawings illustrate embodiments and together with the description serve to explain principles of embodiments. The drawings are not scaled and are for illustrative purposes. The elements of the drawings are not necessarily to scale relative to one another. For the sake of clarity, the same elements or manufacturing steps in the various drawings have been given the same reference numerals, unless otherwise specified.
Die
AUSFÜHRLICHE BESCHREIBUNG DETAILED DESCRIPTION
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht werden Begriffe aus der Richtungsterminologie wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen. In the following detailed description, reference is made to the accompanying drawings, which form a part hereof, and in which is shown by way of illustration specific embodiments in which the invention may be practiced. In this regard, terms from the directional terminology such as "top", "bottom", "front", "back", "front", "back", etc. are used with reference to the orientation of the described figure (s). Because components of embodiments may be positioned in a number of different orientations, the directional terminology is used for purposes of illustration and is in no way limiting. It is understood that other embodiments may be utilized and structural or logical changes may be made without departing from the scope of the present invention. The following detailed description is therefore not to be understood in a limiting sense.
Es wird nun ausführlich auf verschiedene Ausführungsformen Bezug genommen, von denen ein oder mehrere Beispiele in den Figuren dargestellt sind. Jedes Beispiel dient zur Erläuterung und soll keine Beschränkung der Erfindung darstellen. Beispielsweise können als Teil einer Ausführungsform dargestellte oder beschriebene Merkmale mit oder in Verbindung mit anderen Ausführungsformen verwendet werden, um noch eine weitere Ausführungsform zu ergeben. Es ist beabsichtigt, dass die vorliegende Erfindung solche Modifikationen und Variationen beinhaltet. Die Beispiele werden unter Verwendung einer spezifischen Sprache beschrieben, die nicht so ausgelegt sein sollte, als wenn sie den Schutzbereich der beigefügten Ansprüche beschränkt. Reference will now be made in detail to various embodiments, one or more examples of which are illustrated in the figures. Each example is illustrative and is not intended to be limiting of the invention. For example, features illustrated or described as part of one embodiment can be used with or in conjunction with other embodiments to yield yet a further embodiment. It is intended that the present invention include such modifications and variations. The examples are described using a specific language which should not be construed as limiting the scope of the appended claims.
Der Ausdruck „horizontal“, wie er vorliegend verwendet wird, soll eine Orientierung im Wesentlichen parallel zu einer ersten oder horizontalen Hauptoberfläche eines Halbleitersubstrats oder -körpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafer oder eines Chips sein. The term "horizontal" as used herein is intended to describe an orientation substantially parallel to a first or horizontal major surface of a semiconductor substrate or body. This may be, for example, the surface of a wafer or a chip.
Der Ausdruck „vertikal“, wie er vorliegend verwendet wird, soll eine Orientierung beschreiben, die im Wesentlichen senkrecht zu der horizontalen Hauptoberfläche angeordnet ist, d.h. parallel zu der normalen Richtung der horizontalen Hauptoberfläche des Halbleitersubstrats oder -körpers. The term "vertical" as used herein is intended to describe an orientation that is substantially perpendicular to the horizontal major surface, i. parallel to the normal direction of the horizontal main surface of the semiconductor substrate or body.
Im Folgenden wird n-dotiert als ein erster Leitfähigkeitstyp bezeichnet, während p-dotiert als ein zweiter Leitfähigkeitstyp bezeichnet wird. Die Majoritätsladungsträger eines n-dotierten Gebiets und eines p-dotierten Gebiets sind Elektronen bzw. Löcher. In dieser Spezifikation wird ein negativer Ladungstyp als ein erster Ladungstyp bezeichnet, während ein positiver Ladungstyp als ein zweiter Ladungstyp bezeichnet wird. Natürlich können die Halbleiterbauelemente auch mit entgegengesetzten Dotierungen ausgebildet werden, so dass der erste Leitfähigkeitstyp p-dotiert und der zweite Leitfähigkeitstyp n-dotiert sein kann. Dementsprechend kann der erste Ladungstyp auch den Ladungstyp von Löchern bezeichnen. Weiterhin veranschaulichen einige Figuren relative Dotierkonzentrationen durch an den Dotiertyp angefügte Symbole „–“ oder „+“. Beispielsweise bedeutet „n–“ eine Dotierkonzentration, die kleiner ist als die Dotierkonzentration eines „n“-Dotierungsgebiets, während ein „n+“-Dotierungsgebiet eine größere Dotierkonzentration als das „n“-Dotierungsgebiet aufweist. Das Angeben der relativen Dotierkonzentration bedeutet jedoch nicht, dass Dotierungsgebiete mit der gleichen relativen Dotierkonzentration die gleiche absolute Dotierkonzentration aufweisen müssen, sofern nicht etwas anderes angegeben ist. Beispielsweise können zwei verschiedene n+-Gebiete verschiedene absolute Dotierkonzentrationen besitzen. Das Gleiche gilt beispielsweise für ein n+- und ein p+-Gebiet. In the following, n-doped is referred to as a first conductivity type, while p-doped is referred to as a second conductivity type. The majority carriers of an n-type doped region and a p-type doped region are electrons and holes, respectively. In this specification, a negative charge type is referred to as a first charge type, while a positive charge type is referred to as a second charge type. Of course, the semiconductor devices may also be formed with opposite dopants so that the first conductivity type may be p-doped and the second conductivity type may be n-doped. Accordingly, the first charge type may also designate the charge type of holes. Further, some figures illustrate relative doping concentrations by symbols "-" or "+" attached to the doping type. For example, "n - " means a doping concentration that is smaller than the doping concentration of an "n" -doping region, while an "n + " -doping region has a larger doping concentration than the "n" -doping region. However, indicating the relative doping concentration does not mean that doping regions having the same relative doping concentration must have the same absolute doping concentration, unless otherwise specified. For example, two different n + regions may have different absolute doping concentrations. The same applies, for example, to an n + and a p + region .
Die hierin beschriebenen Ausführungsformen betreffen Feldeffekttransistoren mit vergrabenen isolierten Feldplatten, insbesondere Feldeffekttransistoren mit einer in einem vertikalen Graben angeordneten Feldplatte und einer davon isolierten darüber angeordneten Gateelektrode. Der Ausdruck „Feldeffekt“, wie er vorliegend verwendet wird, soll das durch ein elektrisches Feld vermittelte Ausbilden eines leitenden „Kanals“ von einem ersten Leitfähigkeitstyp und/oder eine Steuerung der Leitfähigkeit und/oder einer Form des Kanals in einem Halbleitergebiet von einem zweiten Leitfähigkeitstyp, typischerweise einem Bodygebiet vom zweiten Leitfähigkeitstyp, beschreiben. Auf Grund des Feldeffekts wird durch das elektrische Feld bei einem MOSFET ein unipolarer Strompfad durch das Kanalgebiet zwischen einem Sourcegebiet vom ersten Leitfähigkeitstyp in ohmschem Kontakt mit einer Sourceelektrode und einem Driftgebiet vom ersten Leitfähigkeitstyp ausgebildet und/oder gesteuert. Das Driftgebiet ist in ohmschen Kontakt mit einem Draingebiet vom ersten Leitfähigkeitstyp, das mit einer Drainelektrode in ohmschem Kontakt steht. Ohne Anlegen einer externen Spannung zwischen der Gateelektrode und der Sourceelektrode ist der Strompfad zwischen der Sourceelektrode und der Drainelektrode durch das Halbleiterbauelement bei normalerweise ausgeschalteten Feldeffektbauelementen unterbrochen oder weist zumindest einen hohen Widerstand auf. Bei einem IGBT entspricht ein Emittergebiet dem Sourcegebiet des MOSFETs. Außerdem ist bei einem IGBT zwischen dem Driftgebiet und einer Kollektorelektrode anstelle der Drainelektrode ein weiterer pn-Übergang angeordnet, der zwischen einem Kollektorgebiet vom zweiten Leitfähigkeitstyp anstelle des Draingebiets und dem Driftgebiet gebildet sein kann. The embodiments described herein relate to buried insulated field plate field effect transistors, in particular field effect transistors having a field plate arranged in a vertical trench and a gate electrode disposed above it. The term "field effect" as used herein is intended to mean the electrically-field forming of a conductive "channel" of a first conductivity type and / or a control of the conductivity and / or a shape of the channel in a semiconductor region of a second conductivity type , typically a body region of the second conductivity type. Due to the field effect, by the electric field in a MOSFET, a unipolar current path is formed and / or controlled by the channel region between a first conductivity type source region in ohmic contact with a source electrode and a first conductivity type drift region. The drift region is in ohmic contact with a drain region of the first conductivity type which is in ohmic contact with a drain electrode. Without application of an external voltage between the gate electrode and the source electrode, the current path between the source electrode and the drain electrode is interrupted by the semiconductor device with normally-off field-effect devices or has at least a high resistance. In an IGBT, an emitter region corresponds to the source region of the MOSFET. In addition, in an IGBT, between the drift region and a collector electrode, instead of the drain electrode, there is another pn junction which may be formed between a collector region of the second conductivity type instead of the drain region and the drift region.
Der Begriff „Feldeffektstruktur“, wie er vorliegend verwendet wird, soll eine in einem Halbleitersubstrat oder einem Halbleiterbauelement mit einer Gateelektrode ausgebildete Struktur zum Ausbilden und/oder Formen eines leitenden Inversionskanals, im Folgenden auch als Kanal bezeichnet, in dem Kanalgebiet beschreiben. Die Gateelektrode ist durch ein Dielektrikumsgebiet oder eine Dielektrikumsschicht zumindest von dem Kanalgebiet isoliert. Vorliegend wird dieses Dielektrikumsgebiet vereinfachend auch als Gateoxid bezeichnet, auch wenn es sich dabei nicht um ein Oxid wie Siliziumoxid (Si02) sondern ein anderes Dielektrikum wie etwa Siliziumnitrid (Si3N4) handelt. The term "field effect structure" as used herein is intended to describe a structure formed in a semiconductor substrate or a semiconductor device with a gate electrode for forming and / or forming a conductive inversion channel, hereinafter also referred to as a channel, in the channel region. The gate electrode is isolated by a dielectric region or a dielectric layer at least from the channel region. In the present case, this dielectric region is also referred to as gate oxide for simplification, even if it is not an oxide such as silicon oxide (Si0 2 ) but another dielectric such as silicon nitride (Si 3 N 4 ).
Der Begriff „Feldplatte“, wie er vorliegend verwendet wird, soll eine Elektrode beschreiben, die benachbart zu einem Halbleitergebiet, typischerweise einem Driftgebiet, angeordnet ist, von dem Halbleitergebiet isoliert ist, und eingerichtet ist, ein Raumladungsgebiet in dem Halbleitergebiet, d.h. einen ausgeräumten Abschnitt in dem Halbleitergebiet, durch Anlegen einer entsprechenden Spannung, in der Regel einer positiven Spannung für ein Driftgebiet vom n-Typ, zu erweitern. Die Ausdrücke „ausgeräumt“ und „vollständig ausgeräumt“ sollen beschreiben, dass ein Halbleitergebiet im Wesentlichen keine freien Ladungsträger umfasst. Typischerweise sind isolierte Feldplatten nahe zu pn-Übergängen angeordnet, die z.B. zwischen einem Driftgebiet und einem Bodygebiet ausgebildet sind. Dementsprechend kann die Sperrspannung des pn-Übergangs bzw. des Halbleiterbauelements erhöht werden. Die Dielektrikumsschicht oder das Dielektrikumsgebiet, die oder das die Feldplatte von dem Driftgebiet isoliert, wird nachfolgend auch als eine Felddielektrikumsschicht, ein Felddielektrikumsgebiet bzw. vereinfachend als Feldoxid bezeichnet, auch wenn es sich dabei nicht um ein Oxid sondern ein anderes Dielektrikum handelt. Zu Beispielen für Dielektrikumsmaterialien zum Ausbilden eines Dielektrikumsgebiets oder einer Dielektrikumsschicht zwischen der Gateelektrode oder einer Feldplatte und dem Halbleiterkörper bzw. zwischen der Gateelektrode und der Feldplatte zählen unter anderem SiO2, Si3N4, SiOxNy, Al2O3, ZrO2, Ta2O5, TiO2 und HfO2. Die Gateelektrode und die Feldplatte können während des Betriebs des Bauelements mit dem gleichen elektrischen Potential beaufschlagt werden. Typsicherweise wird die Feldplatte im Betrieb jedoch mit dem gleichen Potential wie das Sourcegebiet bzw. das Emittergebiet beaufschlagt, um die Gate-Drain-Kapazität möglichst klein zu halten. The term "field plate" as used herein is intended to describe an electrode disposed adjacent to a semiconductor region, typically a drift region, that is isolated from the semiconductor region, and configured to have a space charge region in the semiconductor region, ie, an evacuated portion in the semiconductor region, by applying a corresponding voltage, typically a positive voltage for an n-type drift region. The terms "cleared" and "completely cleared" are intended to describe that a semiconductor region does not substantially comprise any free charge carriers. Typically, isolated field plates are located near to pn junctions formed, for example, between a drift region and a body region. Accordingly, the reverse voltage of the pn junction and the semiconductor device can be increased. The dielectric layer or the dielectric region which isolates the field plate from the drift region is also referred to below as a field dielectric layer, a field dielectric field or, more simply, as a field oxide, even if it is not an oxide but another dielectric. Examples of dielectric materials for forming a dielectric region or a dielectric layer between the gate electrode or a field plate and the semiconductor body and between the gate electrode and the field plate include SiO 2 , Si 3 N 4 , SiO x N y , Al 2 O 3 , ZrO, among others 2 , Ta 2 O 5 , TiO 2 and HfO 2 . The gate electrode and the field plate may be subjected to the same electrical potential during operation of the device. However, during operation, the field plate is typically supplied with the same potential as the source region or the emitter region, in order to keep the gate-drain capacitance as small as possible.
Der Ausdruck „Leistungsfeldeffekttransistor“, wie er vorliegend verwendet wird, soll einen Feldeffekttransistor auf einem einzelnen Chip mit Hochspannungs- und/oder Hochstromschaltfähigkeiten beschreiben. Mit anderen Worten sind Leistungsfeldeffekttransistoren für einen starken Strom typischerweise im Amperebereich und/oder hohe Spannungen von typischerweise über 20 V, besonders über 400 V, bestimmt. The term "power field effect transistor" as used herein is intended to describe a field effect transistor on a single chip with high voltage and / or high current switching capabilities. In other words, high power power field effect transistors are typically in the ampere range and / or high voltages typically above 20V, especially over 400V.
Mit Bezug zu den
Nachfolgend werden Ausführungsformen des Herstellungsverfahrens hauptsächlich unter Bezugnahme auf Halbleiterbauelemente
Der Halbleiterkörper
Nachfolgend werden durch die Maske
Anschließend wird auf der ersten Dielektrikumsschicht
Die erste vertikale Tiefe d1 wird etwas größer als die Kanallänge, d.h. die Länge des Kanals im später gebildeten Bodygebiet entlang des ebenfalls später gebildeten Gateoxids, gewählt. Die erste vertikale Tiefe d1 kann je nach Bauelementcharakteristik über die Parameter des Plasmaätzprozesses genau festgelegt werden. Beispielsweise beträgt die erste vertikale Tiefe d1 für ein Bauelement mit einer Nennspannung von 100 V typischerweise etwa 1 µm. The first vertical depth d 1 is selected to be somewhat larger than the channel length, ie the length of the channel in the later formed body region along the gate oxide also formed later. Depending on the component characteristic, the first vertical depth d 1 can be precisely determined via the parameters of the plasma etching process. For example, for a device having a nominal voltage of 100 V, the first vertical depth d 1 is typically about 1 μm.
In dem in
In dem in
Die in
Die Maske
Typischerweise wird die erste Dielektrikumsschicht
Anschließend werden die vertikalen Gräben
Typischerweise werden die vertikalen Gräben
Gemäß einer Weiterbildung erfolgt die nichtkonforme Abscheidung der Dielektrikumsschicht
In einem nachfolgenden Schritt wird durch Planarisieren die zweite Dielektrikumsschicht
Falls die Maske
Gemäß einer Weiterbildung wird nach dem Planarisieren eine erste Opferschicht auf dem Halbleiterkörper
Anschließend werden die erste Dielektrikumsschicht
Typischerweise erfolgt danach das Entfernen der ersten Dielektrikumsschicht
Das Entfernen der ersten Dielektrikumsschicht
Da die erste und die zweite Dielektrikumsschicht
Um etwaige Plasmaschäden von den Seitenwänden der vertikalen Gräben
Anschließend kann eine dünne Dielektrikumsschicht
Nun werden typischerweise jeweilige zweite leitfähigen Gebiete
Anschließend können durch Ausbilden von weiteren Halbleitergebieten
Anschließend können ein isolierendes Zwischenoxid, eine Gatemetallisierung G und eine davon isolierte Sourcemetallisierung S sowie entsprechend Kontaktstrukturen auf der horizontalen Hauptoberfläche
Das Schaltverhalten der MOSFET-Struktur
Durch das erläuterte Herstellungsverfahren wird die Bildung des Gateoxids
Damit unterscheidet sich das hier vorgestellte Verfahren von herkömmlichen Herstellungsverfahren, bei denen das Gateoxid und die Isolation zwischen Gateelektrode und Feldplatte gemeinsam erzeugt werden. Thus, the method presented here differs from conventional manufacturing methods in which the gate oxide and the insulation between gate electrode and field plate are generated together.
Durch die bisherige Kopplung des Oxidationsprozesses für das Gateoxid mit dem Oxidationsprozess der Feldplatte konnten die Dicken der Oxide zwischen der Gateelektrode und der Feldplatte einerseits und der Gateelektrode und dem Sourcegebiet und Bodygebiet andererseits nicht unabhängig voneinander eingestellt werden. Mit dem neuen Verfahren ist die Gateoxiddicke unabhängig und flexibel einstellbar, womit das Schaltverhalten des Bauelements genau eingestellt und das Bauelement einfach für verschiedene Einsatzspannungsklassen, die sich üblicherweise in der Gateoxiddicke unterscheiden, angepasst werden kann. Due to the previous coupling of the oxidation process for the gate oxide with the oxidation process of the field plate, the thicknesses of the oxides between the gate electrode and the field plate on the one hand and the gate electrode and the source region and body region could not be set independently. With the new method, the gate oxide thickness can be set independently and flexibly, which precisely adjusts the switching behavior of the component and makes it easy to adapt the component for different threshold voltage classes, which usually differ in gate oxide thickness.
Außerdem resultieren aus dem üblichen Verfahren relative hohe kumulierte Prozessschwankungen für den sogenannten Fußpunkt der Gateelektroden
Bei dem hier vorgestellten Verfahren ist dies anders. Die Lage des Fußpunkts der Gateelektroden
Zudem lässt sich der minimale Abstand zwischen den Gateelektroden
Außerdem kann die Variation der Kapazitäten CGD, Cgs und Cgf verschiedener vertikaler Gräben
Das oben mit Bezug zu den
Dazu wird typischerweise das Feldoxid nach dem Auffüllen aus dem oberen Abschnitt des vertikalen Grabens wieder entfernt, um den Halbleiterkörper an einer Seitenwand des vertikalen Grabens in dem oberen Abschnitt freizulegen. Dies erfolgt typischerweise in einem gemeinsamen Plasmaätzprozess, der auch zum Entfernen des HDP-Oxids aus dem oberen Abschnitt verwendet wird. Danach kann das Gateoxid auf der Seitenwand des vertikalen Grabens erzeugt werden. Anschließend kann der obere Abschnitt des vertikalen Grabens mit einem leitfähigen Material, z.B. poly-Si, gefüllt werden, um die Gateelektrode zu erzeugen. Diese Prozessführung gewährleistet wieder eine einfach Entkoppelung der Erzeugung von Gateoxid und HDP-Oxid zwischen der Feldplatte und der Gateelektrode. To do this, typically the field oxide is removed after filling from the upper portion of the vertical trench to expose the semiconductor body to a sidewall of the vertical trench in the upper portion. This is typically done in a common plasma etching process, which is also used to remove the HDP oxide from the upper section. Thereafter, the gate oxide may be formed on the sidewall of the vertical trench. Subsequently, the upper portion of the vertical trench may be covered with a conductive material, e.g. poly-Si, to be filled to produce the gate electrode. This process control again ensures easy decoupling of the generation of gate oxide and HDP oxide between the field plate and the gate electrode.
Zudem wird das HDP-Oxid und das gegebenenfalls auf der horizontalen Hauptoberfläche vorhandene Feldoxid vor dem Plasmaätzen durch Planarisieren, z.B. durch einen Oxid-CMP-Prozess, typischerweise entfernt. Dies ermöglicht zusammen mit dem Plasmaätzen, dass der Fußpunkt der Gateelektrode sogar über einem ganzen Wafer als Halbleiterkörper genau eingestellt werden kann. Damit kann die Zieltiefe des Gate-Fußpunkts reduziert werden, da nun nur noch wesentlich geringere Schwankung vorzuhalten sind. Daher kann auch der Absolutwert der Gate-Drain-Kapazität und somit die Schaltverluste des Bauelements im Betrieb reduziert werden. In addition, the HDP oxide and the field oxide, if present on the horizontal major surface, are prepared by planarization prior to plasma etching, e.g. by an oxide CMP process, typically removed. This, together with the plasma etching, makes it possible to precisely set the base point of the gate electrode even over a whole wafer as a semiconductor body. Thus, the target depth of the gate foot point can be reduced, since now only much less fluctuation are to be maintained. Therefore, the absolute value of the gate-drain capacitance and thus the switching losses of the device during operation can also be reduced.
Die vorliegende Erfindung wurde anhand von Ausführungsbeispielen erläutert. Diese Ausführungsbeispiele sollten keinesfalls als einschränkend für die vorliegende Erfindung verstanden werden. The present invention has been explained with reference to exemplary embodiments. These embodiments should by no means be construed as limiting the present invention.
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Legal Events
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Effective date: 20140222 |