DE102010053097A1

DE102010053097A1 - Memory-Controller-Funktionalitäten zur Unterstützung von Daten-Swizzling

Info

Publication number: DE102010053097A1
Application number: DE102010053097A
Authority: DE
Inventors: Kuljit S. Wash. Bains; Joseph H. Calif. Salmon
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2009-12-22
Filing date: 2010-12-01
Publication date: 2011-07-07
Anticipated expiration: 2030-12-02
Also published as: GB2476571A; CN102103557B; TWI484487B; US20110153925A1; DE102010053097B4; US8595428B2; GB2476571B; CN102103557A; GB201021586D0; TW201137874A

Abstract

Ein Memory-Controller, der ein Swizzling-Muster zwischen dem Memory-Controller und den Speichergeräten bestimmen kann. Der Memory-Controller generiert eine Swizzling-Karte aufgrund des bestimmten Swizzling-Musters. Der Memory-Controller kann intern Daten unter Verwendung der Swizzling-Karte vor dem Schreiben der Daten zum Speicher swizzeln, sodass die Daten in der korrekten Reihenfolge an den Pins der Speicherchips erscheinen. Bei Lesevorgängen kann der Controller intern die Daten vor dem Ausführen der Fehlerberichtigungsoperationen unter Verwendung der Swizzling-Karte entswizzeln.

Description

TECHNISCHES GEBIET
Ausführungsformen der Erfindung beziehen sich auf Speicherarchitekturen in der Elektronik. Insbesondere beziehen sich Ausführungsformen der Erfindung auf Techniken zur Unterstützung von Daten-Swizzling und Entswizzling.
HINTERGRUND
Wenn ein Speicher-Datenbus einer Elektronik dafür konzipiert und von einem Memory-Controller zu den Speicherbausteinen geroutet ist, dann ist es üblich, die Spuren zu „swizzeln”, um das Routing innerhalb eines Bytes oder Halbbytes von Daten zu optimieren. Daten-Swizzling bezieht sich auf das Routing von Datenleitungen auf einer Leiterplatte (printed circuit board; PCB), wo die Datenbitsortierung auf der Memory-Controller-Seite und der Speicherbaustein-Seite unterschiedlich ist.
1 zeigt ein Beispiel des Daten-Swizzlings zwischen einem Memory-Controller und einem Speicherbaustein. 1 bietet ein 4-Bit-Beispiel mit nur zwei Bits geswizzelt. Bei einer tatsächlichen Implementierung kann irgendeine Anzahl von Bits mit irgendeiner Menge von Swizzling unterstützt werden. Die Leitungen für zwei Datenbits (D1 und D3) sind direkt zwischen den entsprechenden Pins von Memory-Controller 120 und Speichergerät 140 verbunden. D. h. Datenbit D1 und Datenbit D3 gesendet vom Memory-Controller 120 werden als Datenbit D1 und Datenbit D3 durch das Speichergerät 140 empfangen. Die Übertragung vom Speichergerät 140 zum Memory-Controller 120 funktioniert in derselben Weise.
Die anderen zwei Datenbits (D0 und D2) sind geswizzelt. Im Beispiel von 1 ist die Leitung für den Pin, der dem Datenbit D0 von Memory-Controller 120 entspricht, mit dem Pin gekoppelt, der dem Datenbit D2 von Speichergerät 140 entspricht. Ähnlich ist die Leitung für den Pin, der dem Datenbit D2 von Memory-Controller 120 entspricht, mit dem Pin gekoppelt, der dem Datenbit D0 von Speichergerät 140 entspricht.
Daher werden Daten, während sie sich vom Memory-Controller 120 zum Speichergerät 140 bewegen, durch die Datenleitungen geswizzelt. Während die Daten sich vom Speichergerät 140 zum Memory-Controller 120 zurückbewegen, werden sie entswizzelt und die Daten, die vom Memory-Controller 120 empfangen werden, sind richtig geordnet und verwendungsbereit.
Diese Herangehensweise an das Daten-Swizzling ist in zahlreichen Situationen wirksam gewesen. Während Systeme jedoch an Komplexität und Robustheit zunehmen, könnten einfache Swizzling-Techniken nicht ausreichend sein.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Ausführungsformen der Erfindung werden exemplarisch und in keiner Weise einschränkend in den Figuren der begleitenden Zeichnungen dargestellt, wobei gleiche Bezugsnummern zum Verweis auf ähnliche Elemente verwendet werden.
1 zeigt ein Beispiel des Daten-Swizzlings zwischen einem Memory-Controller und einem Speicherbaustein.
2 ist ein Blockdiagramm einer Ausführungsform einer Elektronik.
3 ist ein Flussdiagramm der Ausführungsform einer Technik zur Generierung einer Swizzling-Karte.
4 ist ein Flussdiagramm von einer Ausführungsform einer Technik des Schreibens von Daten zum Speicher unter Verwendung einer Swizzling-Karte und eines Fehlerkorrekturcodes (error correcting code; ECC).
5 ist ein Flussdiagramm von einer Ausführungsform einer Technik des Lesens von Daten vom Speicher unter Verwendung einer Swizzling-Karte und eines Fehlerkorrekturcodes.
AUSFÜHRLICHE BESCHREIBUNG
Bei der folgenden Beschreibung werden zahlreiche spezifische Details gegeben. Verschiedene erfindungsgemäße Ausführungsformen können jedoch ohne diese spezifischen Details umgesetzt werden. In anderen Fällen wurden wohlbekannte Schaltungen, Strukturen und Techniken nicht im Detail gezeigt, um das Verständnis dieser Beschreibung nicht in den Hintergrund rücken zu lassen.
In Systemen, die Fehlerkontrolle und/oder Fehlerberichtigungsfunktionalität unterstützen, ist die im Beispiel von 1 gezeigte Swizzling-Technik wirkungslos. Fehlerberichtigungsmechanismen erfordern eine Datensortierung, um in wirksamer Weise zu funktionieren. Hier werden Trainingstechniken beschrieben, die von einem Memory-Controller verwendet werden können, um eine Swizzling-Karte zu generieren, die für Fehlerberichtigungsoperationen verwendet werden kann.
Bei einer Ausführungsform kann der Memory-Controller intern Daten unter Verwendung der Swizzling-Karte vor dem Schreiben der Daten zum Speicher swizzeln, sodass die Daten in der korrekten Reihenfolge an den Pins der Speicherchips erscheinen. Bei Lesevorgängen kann der Controller intern die Daten vor dem Ausführen der Fehlerberichtigungsoperationen unter Verwendung der Swizzling-Karte entswizzeln.
2 ist ein Blockdiagramm einer Ausführungsform einer Elektronik. Die in 2 gezeigte Elektronik ist dazu beabsichtigt, einen Bereich an Elektronik (entweder verdrahtet oder drahtlos) zu repräsentieren, wie zum Beispiel Desktop-Computersysteme, Laptop-Computersysteme, Mobilfunktelefone, Personal Digital Assistants (PDAs) einschließlich mobilfunkaktivierten PDAs und Set-Top-Boxen. Alternative Elektronik kann mehr, weniger und/oder unterschiedliche Komponenten einschließen.
Elektronik 200 umfasst Bus 205 oder ein anderes Kommunikationsgerät, um Information zu kommunizieren, und Prozessor 210 gekoppelt mit Bus 205, welcher Information verarbeiten kann. Während Elektronik 200 mit einem einzelnen Prozessor gezeigt wird, kann Elektronik 200 mehrere Prozessoren und/oder Koprozessoren enthalten. Elektronik 200 kann weiter Random Access Memory (RAM) oder ein anderes dynamisches Speichergerät 225 (als Speicher bezeichnet) umfassen, das mit Memory-Controller 220 gekoppelt ist, welcher mit Bus 205 gekoppelt ist, und sie kann Information und Anweisungen speichern, die durch Prozessor 210 ausgeführt werden können. Der Speicher 225 kann auch zum Speichern von temporären Variablen oder anderen Zwischeninformationen während der Ausführung von Anweisungen durch Prozessor 210 verwendet werden.
Die Speichergeräte 225 können irgendwelche von einer Vielzahl von Speichergeräten sein, die zum Beispiel als Single Inline Memory Modules (SIMMs), Dual Inline Memory Modules (DIMMs) usw. konfiguriert sind. Die Speichermodule umfassen einen oder mehrere Dynamic Random Access Memory-(DRAM)-Chips, die gekoppelt sind, um die Datenbits zu empfangen, die im Speicher 225 zu speichern sind. Die DRAM-Chips können zum Beispiel 4 Bit breite Speicherchips, 8 Bit breite Speicherchips, 16 Bit breite Speicherchips usw. sein.
Elektronik 200 kann ebenfalls Read Only Memory (ROM) und/oder ein anderes statisches Speichergerät 230 gekoppelt mit dem Bus 205 umfassen, das statische Information und Anweisungen für den Prozessor 210 speichern kann. Das Datenspeichergerät 240 kann mit Bus 205 gekoppelt sein, um Information und Anweisungen zu speichern. Das Datenspeichergerät 240 (beispielsweise eine Magnetdiskette oder optische Disk und ein entsprechendes Laufwerk) kann mit der Elektronik 200 gekoppelt sein.
Elektronik 200 kann ebenfalls über den Bus 205 mit Anzeigegerät 250 gekoppelt sein, wie beispielsweise eine Kathodenstrahlröhre (CRT) oder Flüssigkristallanzeige (LCD), um einem Anwender Information anzuzeigen. Das alphanumerische Eingabegerät 260, einschließlich alphanumerischer und anderer Tasten, kann mit Bus 205 gekoppelt sein, um Information und Befehlsauswahlen zu Prozessor 210 zu kommunizieren. Eine andere Art von Benutzereingabegerät ist Cursorsteuerung 270, wie z. B. eine Maus, ein Trackball oder Cursorpfeiltasten für die Kommunikation von Richtungsanweisungsdaten und Befehlsauswahlen an Prozessor 210 sowie für die Steuerung der Cursorbewegung an Anzeige 250.
Elektronik 200 kann weiter Netzwerkschnittstellen 280 umfassen, um Zugriff zu einem Netzwerk, wie beispielsweise einem lokalen Netzwerk zu ermöglichen. Die Netzwerkschnittstellen 280 können zum Beispiel eine drahtlose Netzwerkschnittstelle einschließen, die Antenne 285 aufweist, welche eine oder mehrere Antennen repräsentieren kann. Die Netzwerkschnittstellen 280 können ebenfalls beispielsweise eine verdrahtete Netzwerkschnittstelle einschließen, um mit entfernten Geräten über das Netzwerkkabel 287 zu kommunizieren, das beispielsweise ein Ethernetkabel, ein Koaxialkabel, ein Lichtwellenleiter, ein serielles Kabel oder ein paralleles Kabel sein kann.
Bei einer Ausführungsform können die Netzwerkschnittstellen 280 Zugriff zu einem lokalen Netzwerk ermöglichen, indem sie beispielsweise dem IEEE 802.11b und/oder IEEE 802.11g Standard entsprechen, und/oder die drahtlose Netzwerkschnittstelle kann Zugriff auf ein Personal Area Network ermöglichen, indem sie beispielsweise Bluetooth-Standards entspricht. Andere drahtlose Netzwerkschnittstellen und/oder Protokolle können ebenfalls unterstützt werden.
IEEE 802.11b entspricht IEEE Std. 802.11b-1999 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Lager (PHY) Spezifikationen: Erweiterung der physikalischen Schicht mit höherer Geschwindigkeit im 2,4-GHz-Band", zugelassen am 16. September 1999, sowie zugehörige Dokumente. IEEE 802.11g entspricht IEEE Std. 802.11 g-2003 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Lager (PHY) Spezifikationen, Zusatz 4: Weitere Erweiterung mit höherer Geschwindigkeit im 2,4-GHz-Band", zugelassen am 27. Juni 2003, sowie zugehörige Dokumente. Bluetooth-Protokolle sind beschriebenen in „Spezifikation des Bluetooth-Systems: Kern, Version 1.1", veröffentlicht am 22. Februar 2001 von der Bluetooth Special Interest Group, Inc. Associated, und vorherige oder nachfolgende Versionen des Bluetooth-Standards können ebenfalls unterstützt werden.
Bei einer Ausführungsform wird eine Swizzling-Karte durch einen Memory-Controller, der mit den Speichergeräten gekoppelt ist, generiert und von diesem verwendet. Der Memory-Controller kann fest verdrahtet sein, um diese Funktionen auszuführen, oder der Memory-Controller kann Anweisungen ausführen, die in Speicher, Firmware oder Mikrocode gespeichert sind. Weiter kann jede Kombination des oben genannten unterstützt werden.
3 ist ein Flussdiagramm der Ausführungsform einer Technik zur Generierung einer Swizzling-Karte. Das Beispiel von 3 gilt für ein 8 Bit breites Speichergerät; es können jedoch andere Speicherbreiten (z. B. 4 Bits, 16 Bits) unterstützt werden. Wie nachfolgend ausführlicher beschrieben, ermöglicht die Swizzling-Karte dem Memory-Controller die Daten intern vor dem Schreiben der Daten zum Speicher zu swizzeln, sodass die Datenbits in der korrekten Reihenfolge an den Speichergeräte-Pins erscheinen.
Der Trainingsprozess wird ausgeführt, indem ein Datenmuster in ein Mehrzweckregister (multi-purpose register; MPR) im Speichergerät 300 geschrieben wird. Bei einer Ausführungsform wird ein „Walking 0”-Muster verwendet. Bei einer alternativen Ausführungsform kann ein „Walking 1”-Muster verwendet werden. Unter Verwendung des Walking 0-Musterbeispiels ist das erste Datenmuster, das in das MPR geschrieben wird „1111 1110” für ein 8 Bit breites Gerät. Das Datenmuster wird in das MPR unter Verwendung des Adressbus geschrieben, der nicht geswizzelt ist.
Das Datenmuster wird vom MPR im Speichergerät 310 gelesen. Die Datenleitung, die „0” zurückgibt, wird zum entsprechenden Memory-Controller-Bit zugeordnet, 320. Wenn zum Beispiel das Muster, das in das MPR geschrieben wird „1111 1110” ist und das vom MPR gelesene Muster „1110 1111”, dann wird das Bit Null (DQ0) des Memory-Controllers zum Bit Vier (D4) des Speichergeräts zugeordnet.
Der Prozess 300, 310 und 320 wird für alle Iterationen des Datenmusters abgeschlossen. Wenn nicht alle Muster abgeschlossen sind, 330, dann wird ein nachfolgendes Muster in das MPR geschrieben, 300. Unter Fortführung des Walking 0-Beispiels von oben kann das zweite Muster, das in das MPR geschrieben wird „1111 1101” sein. Das Muster wird vom MPR gelesen, 310. Die Datenleitung, die „0” zurückgibt, wird zum entsprechenden Memory-Controller-Bit zugeordnet, 320. Wenn zum Beispiel das Muster, das in das MPR geschrieben wird „1111 1101” ist und das vom MPR gelesene Muster „1111 0111”, dann wird das Bit Eins (DQ1) des Memory-Controllers zum Bit Drei (D3) des Speichergeräts zugeordnet.
Wenn alle Muster vollständig sind, 330, kann das Swizzling-Training abgeschlossen werden, 340. Die Durchführung des Swizzling-Trainings kann zum Beispiel das Speichern von Mapping-Daten in einer Tabelle im Memory-Controller, das Senden eines Hinweises, dass das Training abgeschlossen wurde und dass Datenoperationen beginnen können, umfassen.
4 ist ein Flussdiagramm von einer Ausführungsform einer Technik des Schreibens von Daten zum Speicher unter Verwendung einer Swizzling-Karte und eines Fehlerkorrekturcodes (error correcting code; ECC). Der Memory-Controller empfängt Daten, die in den Speicher zu schreiben sind, 400. Fehlerkorrekturcode-Operationen werden an den Daten ausgeführt, 410. Jeder ECC kann polynomisch verwendet werden.
Die Datenbits werden unter Verwendung der Swizzling-Karte neu umgeordnet, 420. Die Bits werden umgeordnet, sodass die Datenbits die Pins des Speichergeräts in der korrekten Reihenfolge erreichen. Das ermöglicht dem Speichergerät, ECC-Operationen anzuwenden, um Datenfehler zu erkennen und/oder zu korrigieren. Die durch das Speichergerät empfangenen Daten werden gespeichert, 430.
5 ist ein Flussdiagramm von einer Ausführungsform einer Technik des Lesens von Daten vom Speicher unter Verwendung einer Swizzling-Karte und eines Fehlerkorrekturcodes. Die Daten werden vom Speichergerät gelesen, 500. Die Datenbits werden unter Verwendung der Swizzling-Karte umgeordnet, 510. ECC-Operationen werden an den umgeordneten Datenbits ausgeführt, 520. Die Daten werden (z. B. an einen Prozessor) zur Verwendung zurückgegeben, 530.
Verweise in der Beschreibung auf „eine Ausführungsform” bedeuten, dass ein bestimmtes Merkmal, eine Struktur oder Charakteristikum, das in Verbindung mit der Ausführungsform beschrieben wird, in zumindest einer erfindungsgemäßen Ausführungsform enthalten ist. Die Verwendung des Ausdrucks „bei einer Ausführungsform” an verschiedenen Stellen in der Beschreibung bezieht sich nicht notwendigerweise immer auf die gleiche Ausführungsform.
Während die Erfindung bezogen auf verschiedene Ausführungsformen der Erfindung beschrieben wurde, wird der Fachmann erkennen, dass die Erfindung nicht auf die beschriebenen Ausführungsformen der Erfindung beschränkt ist, sondern auch mit Abwandlungen und Änderungen im Sinne und innerhalb des Schutzbereichs der angefügten Ansprüche genutzt werden kann. Die Beschreibung ist daher als eine nicht einschränkende Veranschaulichung zu verstehen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Nicht-Patentliteratur

IEEE 802.11b [0022]
IEEE 802.11g [0022]
IEEE Std. 802.11b-1999 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Lager (PHY) Spezifikationen: Erweiterung der physikalischen Schicht mit höherer Geschwindigkeit im 2,4-GHz-Band”, zugelassen am 16. September 1999, sowie zugehörige Dokumente [0023]
IEEE Std. 802.11 g-2003 „Netzwerke in lokalen und Großstadtgebieten, Teil 11: Wireless LAN Medium Access Control (MAC) und Physical Lager (PHY) Spezifikationen, Zusatz 4: Weitere Erweiterung mit höherer Geschwindigkeit im 2,4-GHz-Band”, zugelassen am 27. Juni 2003, sowie zugehörige Dokumente [0023]
„Spezifikation des Bluetooth-Systems: Kern, Version 1.1”, veröffentlicht am 22. Februar 2001 von der Bluetooth Special Interest Group, Inc. Associated [0023]

Claims

System, umfassend: ein Speichergerät, das ein n-Bit-Mehrzweckregister (MPR) aufweist; und ein Memory-Controller gekoppelt mit dem Speichergerät, wobei der Memory-Controller für mindestens N Kombinationen von N Bits ein Bitmuster zum MPR über einen nicht geswizzelten Bus schreibt und das Bitmuster vom MPR über einen geswizzelten Bus liest und eine Zuordnung der Bit-Sortierung zwischen dem Speichergerät und dem Memory-Controller generiert, die dem geswizzelten Bus entspricht, und wobei der Memory-Controller Daten in eine Speicherstelle im Speichergerät unter Verwendung der Zuordnung und der Anwendung eines Fehlerkorrekturcodes auf die Daten schreibt.
System nach Anspruch 1, wobei das Speichergerät einen Dynamic Random Access Memory-(DRAM)-IC auf einem Dual Inline Memory Module (DIMM) umfasst.
System nach Anspruch 1, wobei der Memory-Controller für mindestens N Kombinationen von N Bits ein Bitmuster zum MPR schreibt, was das sequenzielle Schreiben eines Walking „0”-Musters zum MPR für ein 8-Bit-Speichergerät umfasst.
System nach Anspruch 1, wobei der Memory-Controller für mindestens N Kombinationen von N Bits ein Bitmuster zum MPR schreibt, was das sequenzielle Schreiben eines Walking „1”-Musters zum MPR für ein 8-Bit-Speichergerät umfasst.
System nach Anspruch 1, das weiter eine Vielzahl von Speichergeräten umfasst, wobei der Memory-Controller eine Zuordnung von Bits zwischen dem Memory-Controller und der Mehrheit von Speichergeräten für jede Ebene des Speichers generiert.
System nach Anspruch 1, wobei die zum Speicher geschriebenen Daten einen 72-Bit-Block umfassen, der ein 64-Bit-Datenteil aufweist, das vom Memory-Controller gemäß der Zuordnung und einer 8-Bit-ECC-Checksumme umgeordnet ist.
System nach Anspruch 1, wobei der Memory-Controller weiter einen Datenblock vom Speichergerät liest und die Zuordnung und den Fehlerkorrekturcode auf die vom Speichergerät gelesenen Daten anwendet.
Verfahren, umfassend: das Schreiben eines Bitmusters für mindestens N Kombinationen von N Bits zu einem Mehrzweckregister (MPR) in einem Speichergerät über einen nicht geswizzelten Bus; das Lesen des Bitmusters vom MPR über einen geswizzelten Bus; das Generieren einer Zuordnung der Bit-Sortierung des geswizzelten Busses zwischen dem Speichergerät und einem Memory-Controller basierend auf einem Vergleich der Bitmuster, die zum MPR geschrieben werden, und den entsprechenden Bitmustern, die vom MPR gelesen werden; und das Schreiben von Daten in eine Speicherstelle im Speichergerät unter Verwendung der Zuordnung und das Anwenden eines Fehlerkorrekturcodes auf die Daten.
Verfahren nach Anspruch 8, wobei das Speichergerät einen Dynamic Random Access Memory-(DRAM)-IC auf einem Dual Inline Memory Module (DIMM) umfasst.
Verfahren nach Anspruch 8, wobei mindestens N Kombinationen von N Bits ein Bitmuster zum MPR schreiben, was das sequenzielle Schreiben eines Walking „0”-Musters zum MPR für ein 8-Bit-Speichergerät umfasst, wobei die Bitmuster mindestens umfassen: 1111 1110, 1111 1101, 1111 1011, 1111 0111, 1110 1111, 1101 1111, 1011 1111 und 0111 1111.
Verfahren nach Anspruch 8, wobei mindestens N Kombinationen von N Bits ein Bitmuster zum MPR schreiben, was das sequenzielle Schreiben eines Walking „1”-Musters zum MPR für ein 8-Bit-Speichergerät umfasst, wobei die Bitmuster mindestens umfassen: 0000 0001, 0000 0010, 0000 0100, 0000 1000, 0001 0000, 0010 0000, 0100 0000, 1000 0000.
Verfahren nach Anspruch 8, in einem System mit vielfachen Speichergeräten, weiter umfassend das Generieren einer Zuordnung für jedes Speichergerät.
Verfahren nach Anspruch 8, wobei die zum Speicher geschriebenen Daten einen 72-Bit-Block umfassen, der ein 64-Bit-Datenteil aufweist, das vom Memory-Controller gemäß der Zuordnung und einer 8-Bit-ECC-Checksumme umgeordnet wird.
Verfahren nach Anspruch 8, weiter umfassend das Lesen eines Datenblocks vom Speichergerät mit dem Memory-Controller und die Anwendung der Zuordnung und des Fehlerkorrekturcodes auf die vom Speichergerät gelesenen Daten.
Ein Produkt, das ein computerlesbares Medium mit darauf gespeicherten Anweisungen umfasst, die, wenn sie ausgeführt werden, einen Memory-Controller veranlassen: ein Bitmusters für mindestens N Kombinationen von N Bits zu einem Mehrzweckregister (MPR) in einem Speichergerät über einen nicht geswizzelten Bus zu schreiben; das Bitmuster vom MPR über einen geswizzelten Bus zu lesen; eine Zuordnung der Bit-Sortierung des geswizzelten Busses zwischen dem Speichergerät und einem Memory-Controller basierend auf einem Vergleich der Bitmuster, die zum MPR geschrieben werden, und den entsprechenden Bitmustern, die vom MPR gelesen werden zu generieren; und Daten in eine Speicherstelle im Speichergerät unter Verwendung der Zuordnung und des Anwendens eines Fehlerkorrekturcodes auf die Daten zu schreiben.
Produkt nach Anspruch 15, wobei das Speichergerät einen Dynamic Random Access Memory-(DRAM)-IC auf einem Dual Inline Memory Module (DIMM) umfasst.
Produkt nach Anspruch 15, wobei mindestens N Kombinationen von N Bits ein Bitmuster zum MPR schreiben, was das sequenzielle Schreiben eines Walking „0”-Musters zum MPR für ein 8-Bit-Speichergerät umfasst, wobei die Bitmuster mindestens umfassen: 1111 1110, 1111 1101, 1111 1011, 1111 0111, 1110 1111, 1101 1111, 1011 1111 und 0111 1111.
Produkt nach Anspruch 15, wobei mindestens N Kombinationen von N Bits ein Bitmuster zum MPR schreiben, was das sequenzielle Schreiben eines Walking „1” zum MPR für ein 8-Bit-Speichergerät umfasst, wobei die Bitmuster mindestens umfassen: 0000 0001, 0000 0010, 0000 0100, 0000 1000, 0001 0000, 0010 0000, 0100 0000, 1000 0000.
Produkt nach Anspruch 15, wobei die zum Speicher geschriebenen Daten einen 72-Bit-Block umfassen, der ein 64-Bit-Datenteil aufweist, das vom Memory-Controller gemäß der Zuordnung und einer 8-Bit-ECC-Checksumme umgeordnet wird.
Produkt nach Anspruch 15, weiter umfassend das Lesen eines Datenblocks vom Speichergerät mit dem Memory-Controller und die Anwendung der Zuordnung und des Fehlerkorrekturcodes auf die vom Speichergerät gelesenen Daten.