DE102009056562A1 - Integrated circuit part, has metallic regions provided above gate region resting on covering layers, partially arranged between strip conductors and not connected with drain-contact, source-contact or gate-contact - Google Patents

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Abstract

The part has a covering layer (A1) formed on a source region, drain and gate regions (D, G) and a strip conductor plane (M1). Another covering layer rests above the plane and has another strip conductor plane (M2). Two strip conductors (MS1, MD1) are respectively connected with source and drain contacts (KS1, KD1). Metallic regions (ZM1L, ZM2L, ZM1R, ZM2R) are provided above the gate region resting on the covering layers and partially arranged between the strip conductors. The metallic regions are not connected with the drain-contact, the source-contact or the gate-contact.

Description

Die vorliegende Erfindung betrifft einen integrierten Schaltungsteil, gemäß dem Oberbegriff des Patentanspruchs 1.The present invention relates to an integrated circuit part according to the preamble of patent claim 1.

Innerhalb der Herstellung von integrierten Schaltungen werden integrierte Schaltungsteile als Bausteine verwendet. Integrierte Schaltungsteile bestehen aus vorzugsweise einem Bauelement, insbesondere einem Halbleiterbauelement und im Allgemeinen mehreren aufliegenden Leiterbahnebenen zum Anschluss der Schaltungsteile untereinander. Typische Halbleiterbauelemente sind beispielsweise MOS Transistoren, die mittels einer wenigstens Zweiebenenmetallisierung mit anderen Bauelementen verschaltet werden. Wird eine hohe Spannungsfestigkeit von den Schaltungsteilen erwartet, werden als hochsperrende Halbleiterbauelemente vorzugsweise DMOS Transistoren eingesetzt. Derartige Transistoren weisen zwischen den Source- und Drain Bereichen ein Driftgebiet mit einer über Teilen des Driftgebietes ausgebildeten Feldplatte auf, welche gleichzeitig als Gate ausgebildet ist. Des Weiteren lassen sich die DMOS Transistoren vorzugsweise als großflächige Treiberstrukturen ausbilden. Zusätzlich zu den hohen zwischen Drain und Source anliegenden Sperrspannungen, die vorzugsweise im Bereich oberhalb 10 V, höchst vorzugsweise oberhalb 50 V liegen, fließen Drainströme im Bereich bis zu einigen Ampere.Within the manufacture of integrated circuits, integrated circuit parts are used as building blocks. Integrated circuit parts consist preferably of a component, in particular a semiconductor component and in general a plurality of superposed conductor track planes for connecting the circuit components to one another. Typical semiconductor components are, for example, MOS transistors, which are connected to other components by means of at least two-level metallization. If a high dielectric strength of the circuit parts is expected, preferably high-blocking semiconductor devices DMOS transistors are used. Such transistors have between the source and drain regions a drift region with a trained over parts of the drift region field plate, which is also formed as a gate. Furthermore, the DMOS transistors can preferably be designed as large-area driver structures. In addition to the high blocking voltages applied between drain and source, which are preferably in the range above 10 V, most preferably above 50 V, drain currents flow in the range of up to a few amperes.

Untersuchungen der Anmelderin haben gezeigt, dass insbesondere bei integrierten Schaltungsteilen, welche flächig ausgebildete DMOS basierte Treiberstrukturen aufweisen, Defekte im Leitbahnsystem zu Ausfällen der integrierten Schaltungen führen können. Hierbei zeigte sich, dass eine wichtige Ausfallsursache ein Auftreten von Kurzschlüssen im Leiterbahnsystem ist. Besonders häufig sind Kurzschlüsse zwischen den Leiterbahnen, welche mit den Source Kontakten verbunden sind und den Leiterbahnen, welche mit den Drain Kontakten verbunden sind. Begünstigt wird das Auftreten von Kurzschlüssen bei den Treiberstrukturen unter anderem durch Defekte, wie Spalten und Risse, in den oberhalb den Halbleiterschichten liegenden Abdeckschichten des Leiterbahnensystems und der Duktilität des für die Leiterbahnen verwendeten Metalls, sowie den hohen Spannungen und hohen Strömen.Investigations by the applicant have shown that, in particular in the case of integrated circuit parts which have areally formed DMOS-based driver structures, defects in the interconnect system can lead to failures of the integrated circuits. It was found that an important cause of failure is the occurrence of short circuits in the printed conductor system. Particularly common are short circuits between the tracks, which are connected to the source contacts and the tracks, which are connected to the drain contacts. The occurrence of short circuits in the driver structures is favored, inter alia, by defects such as gaps and cracks in the cover layers of the interconnect system lying above the semiconductor layers and the ductility of the metal used for the interconnects, as well as the high voltages and high currents.

Der Erfindung liegt die Aufgabe zu Grunde einen integrierten Schaltungsteil möglichst zu verbessern.The invention is based on the object to improve an integrated circuit part as possible.

Die Aufgabe wird durch einen integrierten Schaltungsteil mit den Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand von Unteransprüchen und in der Beschreibung enthalten.The object is achieved by an integrated circuit part having the features of patent claim 1. Advantageous embodiments of the invention are the subject of dependent claims and included in the description.

Gemäß dem Gegenstand der Erfindung wird ein integrierter Schaltungsteil bereitgestellt, enthaltend wenigstens einen MOS-Transistor, vorzugsweise einen DMOS Transistor, mit einem Leiterbahnsystem, mit einem Source-Bereich aufweisend einen Source Kontakt, und mit einem Drain-Bereich aufweisend einen Drain Kontakt, und mit einem Gate-Bereich aufweisend einen Gate Kontakt, und mit einer auf den Gate-, Source- und Drain Bereichen aufliegenden ersten Abdeckschicht und einer darauf ausgebildeten ersten Leiterbahnebene, und mit einer oberhalb der ersten Leiterbahnebene aufliegenden zweiten Abdeckschicht mit einer darauf aufliegenden zweiten Leiterbahnebene, und mit einer mit dem Source Kontakt ausgebildeten verbundenen Leiterbahn, und mit einer mit dem Drain Kontakt ausgebildeten verbundenen Leiterbahn, wobei oberhalb des Gate Bereichs aufliegend auf der ersten Abdeckschicht und/oder der zweiten Abdeckschicht ein erster wenigstens teilweise zwischen der mit dem Source Kontakt verbundenen Leiterbahn und der mit dem Drain Kontakt verbundenen Leiterbahn angeordneter Metallbereich vorgesehen ist und der Metallbereich weder mit dem Drain Kontakt noch mit dem Source Kontakt oder mit dem Gate Kontakt verbunden ist.According to the subject invention, there is provided an integrated circuit part comprising at least one MOS transistor, preferably a DMOS transistor, having a wiring system having a source region having a source contact, and a drain region having a drain contact, and a gate region having a gate contact, and having a first cover layer resting on the gate, source and drain regions and a first interconnect plane formed thereon, and having a second cover layer resting above the first interconnect plane with a second interconnect plane resting thereon, and with a connected conductor track formed with the source contact, and with a connected conductor track formed with the drain contact, wherein above the gate region lying on the first cover layer and / or the second cover layer, a first at least partially between the connected to the source contact Lei track and provided with the drain contact connected to the conductor track metal region is provided and the metal region is connected neither to the drain contact nor to the source contact or to the gate contact.

Ein Vorteil der vorliegenden Erfindung ist es, dass durch die Einfügung von einem oder mehreren nicht mit den Anschlüssen eines Transistors verbundenen Metallbereichs die Zuverlässigkeit des integrierten Schaltungsteils erhöht wird. Hierdurch lässt sich insbesondere die Lebensdauer der gesamten integrierten Schaltung wesentlich erhöhen. Ganz offensichtlich stellt ein wenigstens teilweise zwischen Source und Drain Leiterbahnen liegender Metallbereich eine Barriere für eine Ausbildung von Kurzschlüssen zwischen dem Drain und der Source Anschluss dar. Untersuchungen der Anmelderin haben gezeigt, dass die Ausbildung von zwischenliegenden Metallbereichen auf der ersten Abdeckschicht, d. h. in der ersten Leiterbahnebene, oder oberhalb der ersten Abdeckschicht, d. h. in einer weiteren Leiterbahnebene, die elektrischen Transistoreigenschaften nicht beeinflusst. Ferner lassen sich die Metallbereiche auch innerhalb den auf der ersten Abdeckschicht aufliegenden weiteren Abdeckschichten ausbilden. Indem der Anschluss des Gates bei einem MOS oder DMOS Transistors de facto stromlos und nur mit einer geringen Spannung, vorzugsweise unterhalb von unterhalb von 10 V, höchst vorzugsweise unterhalb von 6 V, beaufschlagt wird, ist es hinreichend den Gateanschluss als Minimalkontakt auszubilden und ihn gegenüber den Drain und Sourcekontakten seitlich, bevorzugt in der ersten Leiterbahnebene, zu versetzen.An advantage of the present invention is that the insertion of one or more metal regions not connected to the terminals of a transistor increases the reliability of the integrated circuit device. As a result, in particular the life of the entire integrated circuit can be substantially increased. Obviously, a metal region located at least partially between the source and drain tracks constitutes a barrier to the formation of short circuits between the drain and the source terminal. Applicant's research has shown that the formation of intervening metal areas on the first capping layer, i. H. in the first circuit trace, or above the first cap layer, d. H. in another interconnect level that does not affect the transistor's electrical properties. Furthermore, the metal regions can also be formed within the further covering layers resting on the first covering layer. By the gate of a MOS or DMOS transistor de facto currentless and only with a low voltage, preferably below below 10 V, most preferably below 6 V, is applied, it is sufficient to form the gate terminal as a minimum contact and opposite him the side of the drain and source contacts, preferably in the first track plane, to move.

In einer Weiterbildung ist auf jeder Abdeckschicht, die eine Leiterbahn aufweist, welche mit dem Source Kontakt verbunden ist und die eine Leiterbahn aufweist, welche mit dem Drain Kontakt verbunden ist, ein zwischenliegender Metallbereich vorgesehen. Gemäß einer anderen Weiterbildung ist auf der obersten Abdeckschicht, die eine Leiterbahn, welche mit dem Source Kontakt verbunden ist und die eine Leiterbahn, welche mit dem Drain Kontakt verbunden ist, aufweist, kein zwischenliegender Metallbereich ausgebildet. Insbesondere bei integrierten Schaltungsteilen, die eine Vielzahl von Leiterbahnebenen aufweisen wird die Zuverlässigkeit besonders stark erhöht, wenn ab der ersten Ebene in allen weiteren Ebenen ein zwischenliegender Metallbereich ausgebildet wird.In a development, on each cover layer, which has a conductor track which is connected to the source contact and which has a conductor track, which is in contact with the drain is connected, an intermediate metal area provided. According to another embodiment, no intermediate metal region is formed on the uppermost covering layer, which has a conductor track which is connected to the source contact and which has a conductor track which is connected to the drain contact. Particularly in the case of integrated circuit parts which have a multiplicity of interconnect levels, the reliability is particularly greatly increased if an intermediate metal region is formed from the first level in all further levels.

Gemäß einer bevorzugten Ausführungsform sind die in unterschiedlichen Leiterbahnebenen dem gleichen Source Bereich eines MOS Transistors oder eines DMOS Transistors zugeordnete Leiterbahn und die dem gleichen Drain Bereich eines MOS Transistors oder eines DMOS Transistors zugeordnete Leiterbahn und die in der jeweiligen Leiterbahnebene zwischenliegenden Metallbereiche vorzugsweise teilweise, höchst vorzugsweise vollständig in vertikaler Hinsicht übereinander, d. h. stapelförmig angeordnet.According to a preferred embodiment, the conductor track assigned in different conductor track planes to the same source region of a MOS transistor or a DMOS transistor and the track assigned to the same drain region of a MOS transistor or a DMOS transistor and the metal regions lying in the respective conductor track plane are preferably partially, most preferably completely one above the other vertically, d. H. stacked arranged.

Gemäß einer bevorzugten Weiterbildung werden die in unterschiedlichen Leiterbahnebenen ausgebildeten Metallbereiche mittels eines oder mehreren Vias elektrisch miteinander verbunden. Untersuchungen der Anmelderin haben gezeigt, dass die einzelnen Metallbereiche nicht an ein Referenzpotential angeschlossen werden müssen, also floaten können oder an ein Referenzpotential geklemmt werden können.According to a preferred development, the metal regions formed in different conductor track planes are electrically connected to one another by means of one or more vias. Investigations by the applicant have shown that the individual metal regions do not have to be connected to a reference potential, ie can float or can be clamped to a reference potential.

In einer anderen Ausführungsform werden innerhalb einer Leiterbahnebene zwischen einer Leiterbahn, welche mit dem Source Kontakt verbunden ist und einer Leiterbahn, welche mit dem Drain Kontakt verbunden ist, mehrere zwischenliegender nebeneinander liegende Metallbereiche angeordnet. Die Metallbereiche lassen sich in vertikaler Richtung mit darüberliegenden zwischenliegenden Metallbereichen mittels Vias verbinden. Hierbei lassen sich nebeneinander und vorzugsweise räumlich getrennt angeordneten Metallbereiche elektrisch unterschiedlich anschließen und können ein unterschiedliches Potential aufweisen, d. h. während ein Metallbereich an ein vorgegebenes Potential geklemmt wird, floatet der benachbarte Metallbereich.In another embodiment, a plurality of intermediate juxtaposed metal regions are arranged within a conductor track plane between a conductor track, which is connected to the source contact and a conductor track, which is connected to the drain contact. The metal areas can be connected in the vertical direction with overlying metal areas by means of vias. In this case, adjacent to one another and preferably spatially separated metal regions can be electrically connected differently and can have a different potential, ie. H. while a metal region is clamped to a predetermined potential, the adjacent metal region floats.

In einer bevorzugten Weiterbildung werden die Metallbereiche streifenförmig als auf einer Abdeckschicht aufliegende Leiterbahnen ausgebildet. Hierdurch wird der Platzbedarf durch die Metallflächen besonderes gering.In a preferred embodiment, the metal regions are formed in strip form as conductor tracks resting on a covering layer. As a result, the space required by the metal surfaces is particularly low.

Gemäß einer alternativen Ausführungsform lässt sich der oder die Metallbereiche wenigstens teilweise mittels einzelnen zylinderförmigen Säulen ausbilden, wobei die Säulen mit Ausnahme der ersten Abdeckschicht wenigstens eine weitere Abdeckschicht durchtrennen. Hierbei ist es bevorzugt, die metallischen Säulen durch eine Viaätzung herzustellen und vorzugsweise die Vias mit der Unterseite auf einer Metallfläche enden zu lassen. Des Weiteren ist es bevorzugt, als Metall für die Metallfläche in den einzelnen Leiterbahnebene n die Metallverbindung der Leiterbahnen der jeweiligen Leiterbahn zu verwenden, während zur Ausbildung der Vias Hartmetalle, insbesondere Wolfram verwendet wird.According to an alternative embodiment, the metal region (s) can be formed at least partially by means of individual cylindrical columns, wherein the columns, with the exception of the first covering layer, cut through at least one further covering layer. In this case, it is preferable to produce the metallic pillars by means of a via etching and preferably to let the vias terminate with the underside on a metal surface. Furthermore, it is preferable to use as the metal for the metal surface in the individual interconnect plane n the metal interconnect of the interconnects of the respective interconnect, while tungsten carbide, in particular tungsten, is used to form the vias.

Gemäß einer bevorzugten Ausführungsform lässt sich der Metallbereich oder die Metallbereiche auch mittels einer Grabenätzung, die nach dem Ausbilden des Leiterbahnensystem erfolgt, und hiernach eine Füllung mittels eines Wolframabscheidungsprozesses erfolgt, herstellen. Die Tiefe der Grabenätzung wird bevorzugt derart eingestellt, dass diese oberhalb oder auf der ersten Abdeckschicht endet. Hierbei ist zu beachten, dass das Aspektverhältnis des Grabens derart eingestellt wird, dass eine voidfreie Füllung mit vorzugsweise einem Hartmetall erfolgen kann.According to a preferred embodiment, the metal region or regions can also be produced by means of a trench etching, which takes place after the formation of the printed conductor system and, subsequently, filling takes place by means of a tungsten deposition process. The depth of the trench etch is preferably set to terminate above or on top of the first cladding layer. It should be noted that the aspect ratio of the trench is set such that a void-free filling can be carried out with preferably a hard metal.

Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnungen näher erläutert. Hierbei sind funktionsgleiche Schaltungsteile mit denselben Bezugszeichen versehen. Darin zeigen, dieThe invention will be explained in more detail with reference to the drawings. Here, functionally identical circuit parts are provided with the same reference numerals. Show in it, the

1 einen schematisierten Querschnittsansicht eines integrierten Schaltungsteils mit einer Mehrebenenmetallisierung mit in Leiterbahnebenen zwischenliegenden Metallflächen, 1 12 is a schematic cross-sectional view of an integrated circuit part with a multi-level metallization with metal surfaces lying in interconnect planes,

2 einen schematisierten Querschnittsansicht eines integrierten Schaltungsteils mit einer Mehrebenenmetallisierung mit zwischenliegenden Metallflächen, 2 12 is a schematic cross-sectional view of an integrated circuit part having a multi-level metallization with intermediate metal surfaces;

3 einen schematisierten Querschnittsansicht eines integrierten Schaltungsteils mit einer Mehrebenenmetallisierung mit zwischenliegenden Metallflächen, 3 12 is a schematic cross-sectional view of an integrated circuit part having a multi-level metallization with intermediate metal surfaces;

4 einen schematisierten Querschnittsansicht eines integrierten Schaltungsteils gemäß dem Stand der Technik mit einer Mehrebenenmetallisierung ohne zwischenliegenden Metallflächen. 4 a schematic cross-sectional view of a integrated circuit part according to the prior art with a multi-level metallization without intermediate metal surfaces.

In der Abbildung der 4 wird ein integrierter Schaltungsteil gemäß dem Stand der Technik dargestellt, aufweisend eine schematisierten Querschnittsdarstellung einer DMOS-Treiberstruktur mit mehreren ersten Wannenbereichen W1, mit mehreren Drain Bereichen D, mit mehreren zweiten Wannenbereichen W2, mit mehreren Source Bereichen S und mehreren Body Bereichen B, sowie mehreren Feldgebieten FOX und mehreren Gate Bereichen G. Die Drain-, Source- Body- und Gate Bereiche D, S, B und G sind mit einer ersten Abdeckschicht A1 bedeckt. Durch die erste Abdeckschicht A1 hindurch werden die Drain Bereiche D jeweils mittels eines Drain Kontakts KD1, die Source Bereiche jeweils mittels eines Source Kontakts KS1 und die Gate Bereiche jeweils mittels eines Kontakts (nicht abgebildet) angeschlossen. Die jeweiligen Kontakte sind dabei säulenförmig ausgeführt. Auf der ersten Abdeckschicht A1 ist eine erste Leiterbahnebene M1 ausgebildet, aufweisend mehrere mit den Drain Kontakten KD1 verbundenen einzelnen Leiterbahnen MD1 und mehrere mit den Source und Body Kontakten KD1 bzw. KS1 verbundenen einzelnen Leiterbahnen MS1. Die Leiterbahnebene M1 bzw. die erste Abdeckschicht A1 ist mit einer zweiten Abdeckschicht A2 abgedeckt. Durch die zweite Abdeckschicht A2 hindurch werden die einzelnen Leiterbahnen MD1 jeweils mittels mehreren Vias VD1, die einzelnen Leiterbahnen MS1 jeweils mit mehreren Vias MS1 mit den innerhalb der zweiten Leiterbahnebenen M2 ausgebildeten Leiterbahnen MD2, welche den Drain Bereichen D zugeordnet sind bzw. mit den Leiterbahnen MS2, welche den Source Bereichen S zugeordnet sind, verbunden.In the picture of the 4 In the prior art, there is shown a schematic cross-sectional representation of a DMOS driver structure having a plurality of first well regions W1, multiple drain regions D, multiple second well regions W2, multiple source regions S and multiple body regions B, and multiple Field regions FOX and a plurality of gate regions G. The drain, source body and gate regions D, S, B and G are provided with a first cladding layer A1 covered. Through the first cover layer A1, the drain regions D are each connected by means of a drain contact KD1, the source regions each by means of a source contact KS1 and the gate regions each by means of a contact (not shown). The respective contacts are designed columnar. On the first cover layer A1, a first interconnect level M1 is formed, comprising a plurality of individual interconnects MD1 connected to the drain contacts KD1 and a plurality of individual interconnects MS1 connected to the source and body contacts KD1 and KS1. The conductor track level M1 or the first cover layer A1 is covered with a second cover layer A2. Through the second cover layer A2, the individual interconnects MD1 are respectively connected by means of a plurality of vias VD1, the individual interconnects MS1 each with a plurality of vias MS1 to the interconnects MD2 formed within the second interconnect levels M2, which are assigned to the drain regions D and to the interconnects MS2 , which are associated with the source areas S, connected.

Auf der zweiten Abdeckschicht A2 bzw. auf den Leiterbahnen MD2 bzw. MS2 ist eine dritte Abdeckschicht A3 ausgebildet. Durch die dritte Abdeckschicht A3 hindurch wird eine in einer dritten Leiterbahnebene M3 ausgebildete flächige ausgebildete den Source Bereichen zugeordneten Leiterbahnen MS3 jeweils mittels mehreren Vias VD2 mit den darunterliegenden ebenfalls den Source Bereichen zugeordneten Leiterbahnen MS2 verbunden. Zwar ist in der vorliegenden Abbildung der 4 eine flächige Metallabdeckschicht MS3 in der dritten Leiterbahnebene M3 dargestellt, jedoch lässt sich diese auch in einzelne Teilbereiche auftrennen. In der vorliegenden Ausführungsform sind die Source Bereiche und die Body Bereiche des DMOS Transistors mittels der ersten Leitbahnebene miteinander verbunden.On the second covering layer A2 or on the conductor tracks MD2 or MS2, a third covering layer A3 is formed. Through the third covering layer A3, a planar formed conductor tracks MS3 formed in a third conductor track plane M3 are respectively connected by means of a plurality of vias VD2 to the underlying tracks MS2 likewise associated with the source regions. Although in the present illustration the 4 a flat Metallabdeckschicht MS3 shown in the third interconnect level M3, but these can also be separated into individual subregions. In the present embodiment, the source regions and the body regions of the DMOS transistor are connected to one another by means of the first interconnect plane.

In der 1 ist eine erfindungsgemäße Ausführungsform eines integrierten Schaltungsteils dargestellt. Nachfolgend werden nur die Unterschiede zu den in Zusammenhang mit der 4 gemachten Erläuterungen angeführt. In der ersten Leiterbahnebene M1 ist zwischen den Leiterbahnen MS1, die den Source Bereichen S zugeordnet sind und den Leiterbahnen MD1, die den Drain Bereichen D zugeordnet sind, jeweils ein erster Metallbereich ZM1L und stellenweise eine zweiter Metallbereich ZM1R angeordnet. Des Weiteren sind die ersten Metallbereiche ZM1L und die zweiten Metallbereiche – sofern vorhanden – jeweils auf der ersten Abdeckschicht A1 über den Gate Bereichen G der Treiberstruktur angeordnet. Auf der zweiten Abdeckschicht A2 d. h. in der zweiten Leiterbahnebene M2 sind dritte Metallbereiche ZM2L und vierte Metallbereiche ZM2R ausgebildet, welche jeweils zwischen den mit den Source Bereichen S verbundenen Leiterbahnen MS2 und den mit den Drain Bereichen D verbundenen Leiterbahnen MD2 angeordnet sind. Die dritten Metallbereiche ZM2L und die vierten Metallbereiche ZM2R sind mittels Vias VZ1 bzw. VZ2 mit den ersten Metallbereichen ZM1L und zweiten Metallbereichen ZM1R verschaltet. Auf der zweiten Abdeckschicht A2 d. h. in der Leiterbahnebene M3 im Unterschied zu dem Stand der Technik offenbart in der 4 einzelne von einander räumlich getrennte Leiterbahnen MS3 ausgebildet, welche jeweils mittels Vias VS2 mit den unterliegenden Leiterbahnen MS2 verbunden sind. Ferner sind auf der zweiten Abdeckschicht A2 Leiterbahnen MD3 ausgebildet, welche den Drain Gebieten zugeordnet sind bzw. mit den jeweiligen Drain Bereichen elektrisch verschaltet sind, angeordnet. Im Unterschied zu der Leiterbahnebene M2 sind in der Leiterbahnebene M3 keine zwischenliegenden Metallflächen ausbildet. Entsprechend sind die Zwischenräume zwischen den Leiterbahnen MS3 und den Leiterbahnen MD3 nicht ausgefüllt. Zwar sind in der Ausführungsform der 1 die Leiterbahnen und die Metallflächen in den jeweiligen Leiterbahnebenen M1, M2 und M3 jeweils gleich breit gezeichnet, jedoch lassen sich die Maße der Leiterbahnen auch unterschiedlich ausführen.In the 1 an embodiment of an integrated circuit part according to the invention is shown. The following are just the differences to those related to the 4 explanations given. In the first interconnect level M1, a first metal region ZM1L and in places a second metal region ZM1R are arranged between the interconnects MS1, which are assigned to the source regions S and the interconnects MD1, which are assigned to the drain regions D. Furthermore, the first metal regions ZM1L and the second metal regions-if present-are respectively arranged on the first covering layer A1 over the gate regions G of the driver structure. Third metal regions ZM2L and fourth metal regions ZM2R are formed on the second cover layer A2, ie, in the second interconnect plane M2, which are each arranged between the interconnects MS2 connected to the source regions S and the interconnects MD2 connected to the drain regions D. The third metal regions ZM2L and the fourth metal regions ZM2R are connected by means of vias VZ1 and VZ2 to the first metal regions ZM1L and second metal regions ZM1R. On the second cover layer A2, ie in the conductor track M3 in contrast to the prior art disclosed in the 4 individual interconnects MS3 spatially separate from one another are formed, which are each connected to the underlying interconnects MS2 by means of vias VS2. Furthermore, conductor tracks MD3, which are assigned to the drain regions or are electrically connected to the respective drain regions, are formed on the second cover layer A2. In contrast to the interconnect level M2, no intermediate metal surfaces are formed in the interconnect level M3. Accordingly, the spaces between the tracks MS3 and the tracks MD3 are not filled. Although in the embodiment of 1 the interconnects and the metal surfaces in the respective interconnect levels M1, M2 and M3 each drawn the same width, however, the dimensions of the interconnects can also run differently.

In der 2 ist eine weitere erfindungsgemäße Ausführungsform eines integrierten Schaltungsteils dargestellt. Nachfolgend werden nur die Unterschiede zu den in Zusammenhang mit der 2 und 4 gemachten Erläuterungen angeführt. In der dritten Leiterbahnebene M3, d. h. aufliegend auf der zweiten Abdeckschicht A2, sind zwischen den Leiterbahnen MS3, die den Source Bereichen S zugeordnet sind und den Leiterbahnen MD3, die den Drain Bereichen D zugeordnet sind, jeweils ein fünfter Metallbereich ZM3L und eine sechster Metallbereich ZM1R angeordnet.In the 2 a further embodiment of an integrated circuit part according to the invention is shown. The following are just the differences to those related to the 2 and 4 explanations given. In the third interconnect level M3, ie lying on the second cover layer A2, between the interconnects MS3, which are assigned to the source regions S and the interconnects MD3, which are assigned to the drain regions D, respectively a fifth metal region ZM3L and a sixth metal region ZM1R arranged.

In der 3 ist eine weitere erfindungsgemäße Ausführungsform eines integrierten Schaltungsteils dargestellt. Nachfolgend werden nur die Unterschiede zu den in Zusammenhang vorangegangenen Figuren gemachten Erläuterungen angeführt. In den einzelnen Leiterbahnebenen M1, M2 und M3 sind keine zwischenliegenden Metallflächen ausgebildet. Des Weiteren sind die Abdeckschichten A2 und A3 zwischen den Leiterbahnen, welche den Source Bereichen S zugeordnet sind und den Leiterbahnen die den Drain Bereichen zugeordnet sind, vorzugsweise im Rahmen einer Viaätzung, durchbohrt oder spaltenförmig aufgetrennt und vorzugsweise mittels eines Viafüllprozesses, entweder säulenförmige oder vertikal stehende plattenförmige siebente Metallbereiche VSAL und stellenweise achte Metallbereiche VSAR ausgebildet.In the 3 a further embodiment of an integrated circuit part according to the invention is shown. In the following, only the differences to the explanations made in connection with previous figures will be given. In the individual interconnect levels M1, M2 and M3 no intermediate metal surfaces are formed. Furthermore, the cover layers A2 and A3 between the conductor tracks, which are assigned to the source regions S and the conductor tracks which are assigned to the drain regions, preferably in the context of a Viaätzung, pierced or slit-shaped and preferably by means of a Viafüllprozesses, either columnar or vertically standing plate-shaped seventh metal areas VSAL and locally formed eighth metal areas VSAR.

Untersuchungen der Anmelderin haben gezeigt, dass die in den jeweiligen Leiterbahnebenen angeordneten zwischenliegenden Metallflächen vorzugsweise an ein Referenzpotential, insbesondere Massepotential, anzuschließen sind. Durch die erfindungsgemäßen integrierten Schaltungsteile werden insbesondere bei DMOS Treiberstrukturen die Ausfälle bedingt durch Fehler im Metallsystem weitestgehend unterdrückt. Ferner ist es hinreichend wenigstens einen Metallbereich zwischen den jeweiligen Source und Drain Leiterbahnen vorzusehen und den Metallbereich gegebenenfalls säulenförmig und oder auch als vertikal stehende Platte auszuführen. Auch lassen sich die dargestellten Ausführungsformen der zwischenliegenden Metallbereiche untereinander in einer einzigen MOS Struktur kombinieren und auf Metallsysteme mit wesentlich größerer Anzahl von Leiterbahnebenen übertragen. Vorzugsweise sind die Metallbereiche der einzelnen Leiterbahnebenen stapelförmig unmittelbar übereinander anzuordnen.Investigations by the applicant have shown that the metal surfaces arranged in the respective interconnect planes are preferably to be connected to a reference potential, in particular ground potential. As a result of the integrated circuit parts according to the invention, the failures due to faults in the metal system are largely suppressed, particularly in the case of DMOS driver structures. Furthermore, it is sufficient to provide at least one metal region between the respective source and drain conductor tracks and, if appropriate, to carry out the metal region in the form of a column and / or as a vertical plate. Also, the illustrated embodiments of the intermediate metal regions can be combined with each other in a single MOS structure and transferred to metal systems with significantly greater numbers of interconnect levels. Preferably, the metal regions of the individual interconnect levels are stacked directly above each other to arrange.

Claims (11)

Integrierter Schaltungsteil enthaltend wenigstens einen MOS-Transistor mit einem Leiterbahnsystem, – mit einem Source-Bereich (S) aufweisend einen Source Kontakt (KS1), – mit einem Drain-Bereich (D) aufweisend einen Drain Kontakt (KD1), – mit einem Gate-Bereich (G) aufweisend einen Gate Kontakt, – mit einer auf den Gate-, Source- und Drain Bereichen (G, S, D) aufliegenden ersten Abdeckschicht (A1) und einer darauf ausgebildeten ersten Leiterbahnebene, – mit einer oberhalb der ersten Leiterbahnebene (M1) aufliegenden zweiten Abdeckschicht (A2) mit einer darauf aufliegenden zweiten Leiterbahnebene (M2), – mit einer mit dem Source Kontakt (KS1) ausgebildeten verbundenen Leiterbahn (MS1), und – mit einer mit dem Drain Kontakt KD1) ausgebildeten verbundenen Leiterbahn (KD1), dadurch gekennzeichnet, dass oberhalb des Gate Bereichs (G) aufliegend auf der ersten Abdeckschicht A1) und/oder der zweiten Abdeckschicht (A2) ein erster wenigstens teilweise zwischen der mit dem Source Kontakt (S) verbundenen Leiterbahn (KS1, MS2) und der mit dem Drain Kontakt (KD1) verbundenen Leiterbahn (MD1, MD2) angeordneter Metallbereich (ZM1L, ZM2L, ZM1R, ZM2R) vorgesehen ist und der Metallbereich (ZM1L, ZM2l, ZM1R, ZM2R) weder mit dem Drain Kontakt (KD1) noch mit dem Source Kontakt (KS1) oder mit dem Gate Kontakt (KG1) verbunden ist.Integrated circuit part comprising at least one MOS transistor with a printed conductor system, - having a source region (S) having a source contact (KS1), - having a drain region (D) having a drain contact (KD1), - having a gate Region (G) having a gate contact, - with a on the gate, source and drain regions (G, S, D) resting first cover layer (A1) and a first conductor track plane formed thereon, - with one above the first interconnect level (M1) lying on the second cover layer (A2) having a second conductor track plane lying thereon (M2), - with a connected to the source contact (KS1) connected conductor track (MS1), and - with a connected to the drain contact KD1) connected conductor track ( KD1), characterized in that above the gate region (G) resting on the first covering layer A1) and / or the second covering layer (A2), a first at least partially between that with the source Contact (S) connected conductor track (KS1, MS2) and arranged with the drain contact (KD1) interconnect (MD1, MD2) arranged metal region (ZM1L, ZM2L, ZM1R, ZM2R) is provided and the metal region (ZM1L, ZM2l, ZM1R, ZM2R) is connected neither to the drain contact (KD1) nor to the source contact (KS1) or to the gate contact (KG1). Integrierter Schaltungsteil nach Anspruch 1, dadurch gekennzeichnet, dass auf jeder Abdeckschicht (A1, A2, A3), die eine Leiterbahn (MS1, MS2, MS3), welche mit dem Source Kontakt (KS1) verbunden ist und die eine Leiterbahn (MD1, MD2, MD3), welche mit dem Drain Kontakt (KD1) verbunden ist, aufweist, ein zwischenliegender Metallbereich (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) vorgesehen ist.Integrated circuit part according to Claim 1, characterized in that on each covering layer (A1, A2, A3) which has a conductor track (MS1, MS2, MS3) which is connected to the source contact (KS1) and which has a conductor track (MD1, MD2 , MD3) connected to the drain contact (KD1), an intermediate metal region (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) is provided. Integrierter Schaltungsteil nach Anspruch 1, dadurch gekennzeichnet, dass auf der obersten Abdeckschicht, die eine Leiterbahn, welche mit dem Source Kontakt (KS1) verbunden ist und die eine Leiterbahn, welche mit dem Drain Kontakt (KD1) verbunden ist, aufweist, kein zwischenliegender Metallbereich (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) ausgebildet ist.Integrated circuit part according to claim 1, characterized in that on the uppermost cover layer, which has a conductor track which is connected to the source contact (KS1) and which has a conductor track, which is connected to the drain contact (KD1), no intermediate metal region (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) is formed. Integrierter Schaltungsteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die in unterschiedlichen Leiterbahnebenen (M1, M2, M3) dem gleichen Source Bereich (S) zugeordneten Leiterbahnen (MS1, MS2, MS3) und die dem gleichen Drain Bereich (D) zugeordneten Leiterbahnen (MD1, MD2, MD3) und die zwischenliegenden Metallbereiche (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) wenigstens teilweise übereinander angeordnet sind.Integrated circuit part according to one of Claims 1 to 3, characterized in that the interconnects (MS1, MS2, MS3) assigned to the same source region (S) in different interconnect levels (M1, M2, M3) and the same drain region (D) associated conductor tracks (MD1, MD2, MD3) and the intermediate metal regions (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) are at least partially stacked. Integrierter Schaltungsteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass in unterschiedlichen Leiterbahnebenen (M1, M2 M3) ausgebildeten Metallbereiche (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) vorzugsweise mittels eines oder mehreren Vias (VD1, VD2, VS1, VS2) elektrisch miteinander verbunden sind.Integrated circuit part according to one of Claims 1 to 3, characterized in that metal regions (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) formed in different conductor track planes (M1, M2 M3) are preferably connected by means of one or more vias (VD1, VD2, VS1 , VS2) are electrically connected to each other. Integrierter Schaltungsteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Metallbereiche (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) floaten oder an ein Referenzpotential geklemmt sind.Integrated circuit part according to one of Claims 1 to 3, characterized in that the metal regions (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) are floated or clamped to a reference potential. Integrierter Schaltungsteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass zwischen einer Leiterbahn (MS1, MS2), welche mit dem Source Kontakt (S) verbunden ist und einer Leiterbahn (MD1, MD2), welche mit dem Drain Kontakt (D) verbunden ist, mehrere zwischenliegender Metallbereiche (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) vorgesehen sind.Integrated circuit part according to one of Claims 1 to 3, characterized in that between a conductor track (MS1, MS2) which is connected to the source contact (S) and a conductor track (MD1, MD2) which is connected to the drain contact (D). a plurality of intermediate metal regions (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) are provided. Integrierter Schaltungsteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass bei mehreren in einer Leiterbahnebene (M1, M2, M3) zwischenliegenden Metallbereiche (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR), die benachbart sind, ein unterschiedliches Potential aufweisen.Integrated circuit part according to one of Claims 1 to 3, characterized in that, in the case of a plurality of metal regions (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) which are adjacent in a conductor track plane (M1, M2, M3), they have a different potential , Integrierter Schaltungsteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Metallbereich (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) streifenförmig als auf einer Abdeckschicht (A1, A2, A3) aufliegende Leiterbahn ausgebildet ist.Integrated circuit part according to one of claims 1 to 3, characterized in that the metal region (ZM1L, ZM2L, ZM1R, ZM2R, VSAL, VSAR) is strip-shaped as on a cover layer (A1, A2, A3) resting conductor track formed. Integrierter Schaltungsteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Metallbereich (VSAL, VSAR) aus einzelnen zylinderförmigen Säulen ausgebildet ist und die Säulen mit Ausnahme der ersten Abdeckschicht (A1) wenigstens eine weitere Abdeckschicht (A2) durchtrennen.Integrated circuit part according to one of claims 1 to 3, characterized in that the Metal region (VSAL, VSAR) is formed of individual cylindrical columns and the columns with the exception of the first cover layer (A1) cut through at least one further covering layer (A2). Integrierter Schaltungsteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der Metallbereich (VSAL, VSAR) als metallische Wand, welche mit Ausnahme der ersten Abdeckschicht (A1) wenigstens eine weitere Abdeckschicht (A2) durchtrennt, ausgebildet ist.Integrated circuit part according to one of Claims 1 to 3, characterized in that the metal region (VSAL, VSAR) is designed as a metallic wall which, with the exception of the first covering layer (A1), cuts through at least one further covering layer (A2).
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