DE102008063982A1 - Semiconductor component and method for its production - Google Patents

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Abstract

Ein Halbleiterbauelement enthält eine Zwischenschicht-Dielektrikum-Schicht auf einem Substrat, einen Kontaktzapfen in der Zwischenschicht-Dielektrikum-Schicht, eine Metallschicht auf dem Kontaktzapfen und eine nicht reine Antireflexions-Beschichtungs(ARC)-Schicht auf der Metallschicht.A semiconductor device includes an interlayer dielectric layer on a substrate, a contact plug in the interlayer dielectric layer, a metal layer on the contact plug, and a non-pure antireflection coating (ARC) layer on the metal layer.

Description

HINTERGRUNDBACKGROUND

Ausführungen der vorliegenden Erfindung beziehen sich auf ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung. In einem Halbleiterbauelement wird ein Metallisierungs-Prozess durch einen Durchkontaktierungs-Kontaktzapfen-Prozess und einen Metallleitungs-Prozess ausgeführt. Zusätzlich dazu kann auf der Metallleitung eine Antireflexions-Beschichtung (ARC) ausgebildet werden.versions of the present invention relate to a semiconductor device and a method for its production. In a semiconductor device becomes a metallization process through a via contact process and a Metal pipe process performed. additionally For this purpose, on the metal line an anti-reflection coating (ARC) are formed.

Nachdem der Metallisierungs-Prozess ausgeführt wurde, kann ein Sinter-Prozess auf der Basis einer Wärmebehandlung durchgeführt werden, um die Leistungsdaten des Halbleiterbauelementes zu verbessern.After this The metallization process has been run, a sintering process based on a heat treatment carried out to improve the performance of the semiconductor device.

Bei herkömmlichen Herstellungsprozessen können thermische Belastungen die Folge des Sinter-Prozesses sein, und der Unterschied zwischen den thermischen Ausdehnungskoeffizienten der Metallleitung und einer Zwischenschicht-Dielektrikum-Schicht kann zu Defekten oder Problemen führen. Zum Beispiel kann es sein, dass Metall-Anhebungen und Risse im Zwischenmetall-Dielektrikum (IMD) durch eine Reaktion an der Grenzfläche der Metallleitung und der Antireflexions-Beschichtungs-Schicht stärker werden. Folglich kann das Phänomen von Kontaktflächen-Löchern auftreten, bei dem die Metallschicht von einem vorher festgelegten Bereich einer Metall-Kontaktfläche (oder einem Bereich einer Durchkontaktierungs-Anordnung) getrennt wird. Dies kann zu Defekten an einem äußeren Teil des Bauelementes führen und die Zuverlässigkeit des Bauelementes verschlechtern.at usual Manufacturing processes can thermal stresses will be the result of the sintering process, and the difference between the thermal expansion coefficients the metal line and an interlayer dielectric layer can lead to defects or problems. For example it can be metal elevations and cracks in intermetal dielectric (IMD) by a reaction at the interface of the metal conduit and the Antireflection coating layer become stronger. Consequently, can the phenomenon of contact surface holes occur at the metal layer from a predetermined area of a Metal pad (or a region of a via arrangement) separately becomes. This can lead to defects on an outer part of the component to lead and the reliability of the component deteriorate.

Zusätzlich dazu können bei herkömmlichen Prozessen durch thermische Belastung Metall-Fehlstellen zwischen der Metallleitung und der Antireflexions-Beschichtungs-Schicht erzeugt werden.Additionally can in conventional processes due to thermal stress metal defects between the metal line and the antireflection coating layer.

ZUSAMMENFASSUNGSUMMARY

Ausführungen der vorliegenden Erfindung liefern ein Halbleiterbauelement, und Verfahren zu dessen Herstellung. Die hier beschriebenen Bauelemente und Verfahren sind in der Lage, Probleme, die mit thermischen Belastungen verbunden sind, zu minimieren oder zu vermeiden, indem die Eigenschaften einer Grenzflächen-Oberfläche zwischen einer Zwischenschicht-Dielektrikum-Schicht und einer Metallleitung verbessert werden.versions of the present invention provide a semiconductor device, and Process for its preparation. The components described here and methods are capable of problems with thermal loads are connected, minimize or avoid by the properties an interface surface between an interlayer dielectric layer and a metal line can be improved.

Ausführungen der vorliegenden Erfindung liefern auch ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung, das in der Lage ist, zu verhindern, dass Metall-Fehlstellen durch thermische Belastungen erzeugt werden, wenn ein Sinter-Prozess durchgeführt wird, indem die Eigenschaft(en) einer Grenzflächen-Oberfläche zwischen einer Zwischenschicht-Dielektrikum-Schicht und einer Metallleitung verbessert werden. Gemäß Ausführungen der vorliegenden Erfindung enthält ein Halbleiterbauelement eine Zwischenschicht-Dielektrikum-Schicht auf einem Substrat, einen Kontaktzapfen in der Zwischenschicht-Dielektrikum-Schicht, eine Metallschicht auf dem Kontaktzapfen und eine nicht reine Antireflexions-Beschichtungs-(ARC)-Schicht auf der Metallschicht.versions The present invention also provides a semiconductor device and a method of manufacturing the same which is capable of preventing that metal defects are generated by thermal stresses, if a sintering process carried out is determined by the property (s) of an interface surface between an interlayer dielectric layer and a metal line can be improved. According to embodiments of the present invention contains a semiconductor device an interlayer dielectric layer on a Substrate, a contact plug in the interlayer dielectric layer, a metal layer on the contact plug and a non-pure antireflection coating (ARC) layer on the metal layer.

Gemäß anderen Ausführungen der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung eines Halbleiterbauelementes die Schritte eines Ausbildens einer Zwischenschicht- Dielektrikum-Schicht auf einem Substrat, eines Ausbildens eines Kontaktzapfens in der Zwischenschicht-Dielektrikum-Schicht, eines Ausbildens einer Metallschicht auf dem Kontaktzapfen, eines Ausbildens einer nicht reinen Antireflexions-Beschichtungs-(ARC)-Schicht auf der Metallschicht, eines Ausbildens einer Metallleitung durch selektives Ätzen der Metallschicht und der nicht reinen ARC-Schicht und eines Sinterns der Metallleitung.According to others versions The present invention comprises a process for the preparation a semiconductor device, the steps of forming a Interlayer dielectric layer on a substrate, forming a contact pin in the Interlayer dielectric layer, forming a metal layer on the contact plug, a Forming a non-pure antireflection coating (ARC) layer the metal layer, forming a metal line by selectively etching the metal line Metal layer and the non-pure ARC layer and a sintering the metal line.

Im vorliegenden Halbleiterbauelement und im Verfahren zu dessen Herstellung können die Eigenschaften einer Grenzflächen-Oberfläche zwischen der Zwischenschicht-Dielektrikum-Schicht und der Metallleitung verbessert werden, indem ein plasmaunterstützter Prozess mit undotiertem Silikatglas (PE USG) verwendet wird, der die Eigenschaften einer Schnittstelle zwischen einer dielektrischen Schicht und einer Metallschicht bezüglich Zugbelastungen verbessert. Folglich kann die Belastungsschwankung vor/nach dem Sinter-Prozess minimiert werden, und ein Kontaktflächen-Loch-Effekt eines Halbleiterbauelementes (z. B. eines CMOS-Bildsensors (CIS)), der durch Abheben von Metall und IMD-Risse verursacht wird, kann effektiv verringert oder verhindert werden. Zusätzlich dazu können gemäß der Ausführungen der vorliegenden Erfindung Defekte in einem äußeren Teil eines Produktes, die durch den Kontaktflächen-Loch-Effekt verursacht werden, verhindert werden, so dass die Zuverlässigkeit des Produktes verbessert werden kann.in the present semiconductor device and in the process for its preparation can the properties of an interface surface between the interlayer dielectric layer and the metal line is improved be by a plasma enhanced Process is used with undoped silicate glass (PE USG), the the properties of an interface between a dielectric layer and a metal layer with respect to Tensile loads improved. Consequently, the load fluctuation be minimized before / after the sintering process, and a contact surface hole effect a semiconductor device (eg, a CMOS image sensor (CIS)), which is caused by lifting of metal and IMD cracks can be effectively reduced or prevented. In addition, according to the explanations the present invention defects in an outer part of a product, caused by the contact surface hole effect, be prevented, so that the reliability of the product improves can be.

Zusätzlich dazu wird, wenn die Metallleitung ausgebildet wird, die nicht reine ARC-Schicht durch einen In-Situ-Prozess ausgebildet, so dass thermische Belastungsänderungen durch den Sinter-Prozess minimiert werden können. Folglich können Metall-Fehlstellen eines Bildsensors effektiv verhindert werden. Zusätzlich dazu können die Belastungs-Migrations- Eigenschaften (SM) verbessert werden. Somit können die Toleranzen des Metallisierungs-Prozesses sichergestellt und die Zuverlässigkeit des Halbleiterbauelementes (z. B. eines CMOS-Bildsensors) verbessert werden.In addition, when the metal line is formed, the non-pure ARC layer is formed by an in-situ process, so that thermal load changes by the sintering process can be minimized. Consequently, metal defects of an image sensor can be effectively prevented. In addition, the stress migration properties (SM) can be improved. Thus, the tolerances of the metallization process can be ensured and the reliability of the semiconductor device (eg, a CMOS image sors).

KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS

1 ist eine Querschnittsansicht, die eine beispielhafte Metallleitung eines Halbleiterbauelementes gemäß Ausführungen der vorliegenden Erfindung zeigt; und 1 FIG. 10 is a cross-sectional view showing an exemplary metal line of a semiconductor device according to embodiments of the present invention; FIG. and

die 2 und 3 sind Diagramme, die für eine beispielhafte Metallleitung eines Halbleiterbauelementes gemäß einer Ausführung der vorliegenden Erfindung die Belastungsänderung zeigen, die sich aus der Wärmebehandlung bei verschiedenen Temperaturen ergibt.the 2 and 3 FIG. 15 are diagrams showing, for an exemplary metal line of a semiconductor device according to an embodiment of the present invention, the load change resulting from the heat treatment at different temperatures.

DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGENDETAILED DESCRIPTION OF THE VERSIONS

Im Folgenden werden ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung gemäß Ausführungen der vorliegenden Erfindung im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben.in the Next, a semiconductor device and a method of the same Production according to specifications the present invention in detail with reference to the accompanying Drawings described.

In der folgenden Beschreibung der verschiedenen Ausführungen versteht sich von selbst, dass wenn eine Schicht (oder ein Film) als "auf" oder "unter" einer anderen Schicht bezeichnet wird, sie direkt auf oder unter der anderen Schicht liegen kann, oder eine oder mehrere dazwischen liegende Schichten vorhanden sein können.In the following description of the different versions It goes without saying that if a layer (or a film) as "on" or "under" another layer is called, they are directly on or below the other layer can, or one or more intervening layers exist could be.

Ferner ist die vorliegende Erfindung nicht auf einen Bildsensor beschränkt, sondern auf alle Halbleiterbauelemente an wendbar, bei denen eine Antireflexions-Beschichtungs-(ARC)-Schicht und ein Sinter-Prozess verwendet werden.Further For example, the present invention is not limited to an image sensor, but Applicable to all semiconductor devices including an antireflection coating (ARC) layer and a sintering process be used.

Ausführungenversions

1 ist eine Querschnittsansicht, die eine beispielhafte Metallleitung eines Halbleiterbauelementes gemäß Ausführungen der vorliegenden Erfindung zeigt. 1 FIG. 12 is a cross-sectional view showing an exemplary metal line of a semiconductor device according to embodiments of the present invention. FIG.

Im Allgemeinen kann das Halbleiterbauelement eine Zwischenschicht-Dielektrikum-Schicht 110, die auf einem Substrat (nicht gezeigt) ausgebildet ist, einen Kontaktzapfen 123, der in der Zwischenschicht-Dielektrikum-Schicht 110 ausgebildet ist, eine Metallschicht 240, die auf dem Kontaktzapfen 123 ausgebildet ist, und eine nicht reine Antireflexions-Beschichtungs-(ARC)-Schicht 250, die auf der Metallschicht 240 ausgebildet ist, enthalten.In general, the semiconductor device may include an interlayer dielectric layer 110 , which is formed on a substrate (not shown), a contact pin 123 in the interlayer dielectric layer 110 is formed, a metal layer 240 on the contact pin 123 is formed, and a non-pure antireflection coating (ARC) layer 250 on the metal layer 240 is formed.

In bevorzugten Ausführungen kann die Zwischenschicht-Dielektrikum-Schicht 110 ausgebildet werden, indem plasmaunterstütztes undotiertes Silikatglas (PE USG) verwendet wird, ist aber nicht darauf beschränkt. In anderen Ausführungen kann die Zwischenschicht-Dielektrikum-Schicht Siliziumnitrid, siliziumreiches Oxid (SRO), TEOS (z. B. ein durch CVD (CVD: Gasphasenabscheidung) aus Tetraethylorthosilicat und Sauerstoff ausgebildetes Silizium-Oxid), ein Substrat-Dielektrikum (z. B. eine oder mehrere mit Fluor oder Bor und/oder Phosphor dotierte Siliziumoxid-Schichten [FSG, BSG, PSG und/oder BPSG]), Siliziumdioxid oder eine Kombination daraus umfassen. In anderen Variationen kann die Zwischenschicht-Dielektrikum-Schicht eine Vor-Metall-Dielektrikum-Schicht (PMD) oder ein Zwischenmetall-Dielektrikum (IMD) enthalten.In preferred embodiments, the interlayer dielectric layer 110 can be formed by using plasma assisted undoped silicate glass (PE USG), but is not limited thereto. In other embodiments, the interlayer dielectric layer may include silicon nitride, silicon rich oxide (SRO), TEOS (eg, a silicon oxide formed by CVD (CVD) of tetraethyl orthosilicate and oxygen), a substrate dielectric (e.g. one or more fluorine or boron and / or phosphorus doped silicon oxide layers [FSG, BSG, PSG and / or BPSG]), silica or a combination thereof. In other variations, the interlayer dielectric layer may include a pre-metal dielectric (PMD) layer or an intermetal dielectric (IMD).

Ferner kann in manchen Ausführungen eine Diffusions-Barrieren-Schicht 121 in dem Durchkontaktierungsloch auf Oberflächen davon und auf der Zwischenschicht-Dielektrikum-Schicht 110 und dem darunter liegenden Metall ausgebildet werden, bevor der Kontaktzapfen 123 ausgebildet wird. In manchen Ausführungen kann die Diffusions-Barrieren-Schicht 121 Ti, TiN, WN, eine TiW-Legierung oder einer Kombination daraus umfassen, wie z. B. eine TiN-auf-Ti-Doppelschicht oder eine TiW-auf-Ti-Doppelschicht.Further, in some embodiments, a diffusion barrier layer 121 in the via hole on surfaces thereof and on the interlayer dielectric layer 110 and the underlying metal are formed before the contact pin 123 is trained. In some embodiments, the diffusion barrier layer 121 Ti, TiN, WN, a TiW alloy or a combination thereof, such as. A TiN on Ti double layer or a TiW on Ti double layer.

Die nicht reine ARC-Schicht 250 kann eine nicht reine TiNx-Schicht sein, wobei in bevorzugten Ausführungen x < 1 ist. In anderen Ausführungen kann die nicht reine ARC-Schicht 250 eine Schicht sein, die Ti und TiN enthält. In manchen Variationen kann die nicht reine ARC-Schicht Ti-reiches TiN oder nicht stöchiometrisches TiN enthalten (z. B. TixNy, wobei x:y im Bereich von 1,1:1 bis 1,5:1 oder von 1,1:1 bis 2:1 oder in einem beliebigen Bereich von Werten dazwischen liegt). Die nicht reine ARC-Schicht 250 kann eine Dicke im Bereich von 300 Å bis 375 Å haben, ist aber nicht darauf begrenzt.The non-pure ARC layer 250 may be a non-pure TiNx layer, in preferred embodiments x <1. In other embodiments, the non-pure ARC layer 250 a layer containing Ti and TiN. In some variations, the non-pure ARC layer may include Ti-rich TiN or non-stoichiometric TiN (eg, Ti x N y , where x: y is in the range of 1.1: 1 to 1.5: 1, or 1 , 1: 1 to 2: 1 or in any range of values between them). The non-pure ARC layer 250 may have a thickness in the range of 300 Å to 375 Å, but is not limited thereto.

Noch mit Bezug auf 1 kann in manchen Ausführungen die Metallleitung 200 ferner eine Trägerschicht 230 enthalten, die unter der Metallschicht 240 ausgebildet ist. Die Metallschicht 240 kann Aluminium oder eine Legierung davon mit Kupfer, Titan, Silizium, usw. oder jedes andere geeignete in der Technik bekannte Material enthalten. In einer alternativen Ausführung kann die Metallschicht 240 ein Kupfer-Damaszener- oder ein Doppel-Damaszener-Metall enthalten. Ferner kann die Trägerschicht 230 eine erste Trägerschicht 231 und eine zweite Trägerschicht 232 umfassen. In manchen Ausführungen kann die erste Trägerschicht 231 Ti oder Ta umfassen, und die zweite Trägerschicht 232 kann TiN, TaN oder TiW umfassen.Still referring to 1 may in some embodiments, the metal line 200 Further, a carrier layer 230 included under the metal layer 240 is trained. The metal layer 240 may contain aluminum or an alloy thereof with copper, titanium, silicon, etc., or any other suitable material known in the art. In an alternative embodiment, the metal layer 240 a copper damascene or a double damascene metal included. Furthermore, the carrier layer 230 a first carrier layer 231 and a second carrier layer 232 include. In some embodiments, the first carrier layer 231 Ti or Ta, and the second carrier layer 232 may include TiN, TaN or TiW.

2 und 3 sind Diagramme, die für die vorliegende Metallleitung die Belastungsänderung gemäß verschiedener Wärme-/Temperatur-Behandlungen zeigen. 2 and 3 are diagrams showing the load change for the present metal line according to various heat / temperature treatments.

Insbesondere ist 2 ein Diagramm, der die Änderung der thermischen Belastung zeigt, die sich aus einer Erwärmung des Bauelementes ergibt, auf dem sich die Metallleitung(en) bei verschiedenen Temperaturen befinden. Nach der verwandten Technik (das Diagramm "POR") variiert die thermische Belastung schnell und stark mit der Temperatur.In particular 2 a diagram showing the change in the thermal load resulting from a heating of the component on which the metal line (s) are at different temperatures. According to the related technique (the diagram "POR") the thermal load varies rapidly and strongly with the temperature.

Im Gegensatz dazu hat das Halbleiterbauelement gemäß Ausführungen der vorliegenden Erfindung ("PE-USG/in-situ ARC") eine Zugbelastungs-Charakteristik zwischen der Zwischenschicht-Dielektrikum-Schicht 110 und der Metallleitung 200, wie in 2 gezeigt. Zusätzlich dazu ist die Belastungsänderung vor/nach der Wärmebehandlung (z. B. bei einem Sinter-Prozess mit 450°C) kleiner als die eines herkömmlichen IMD/Metalls, so dass ein durch die Wärmemenge verursachter Einfluss minimiert werden kann. Es wird angenommen, dass diese Verringerung der Grenzflächen-Belastung durch den PE USG/In-Situ-ARC-Prozess verursacht wird, der zur Herstellung der Metallleitung benutzt wird.In contrast, the semiconductor device according to embodiments of the present invention ("PE-USG / in situ ARC") has a tensile stress characteristic between the interlayer dielectric layer 110 and the metal line 200 , as in 2 shown. In addition, the load change before / after the heat treatment (eg, in a 450 ° C sintering process) is smaller than that of a conventional IMD / metal, so that an influence caused by the amount of heat can be minimized. It is believed that this reduction in interfacial stress is caused by the PE USG / In Situ ARC process used to make the metal line.

Gemäß Ausführungen der vorliegenden Erfindung liefert der PE USG/In-Situ-ARC-Prozess (I) ausreichende und/oder zusätzliche Toleranzen gegen thermische Belastung, so dass es möglich ist, einen Kontaktflächen-Loch-Effekt, der durch das Abheben von Metall und IMD-Risse durch den Sinter-Prozess mit 450°C verursacht wird, effektiv zu verringern oder zu verhindern.According to comments In accordance with the present invention, the PE provides USG / In Situ ARC process (I) sufficient and / or additional Tolerances against thermal stress, so that it is possible a contact surface hole effect, by lifting off metal and IMD cracks through the sintering process with 450 ° C caused to reduce or prevent effectively.

Wie in 3 gezeigt, tritt nach der verwandten Technik durch den Sinter-Prozess eine sehr schnelle Belastungsänderung von ungefähr 106 MPa auf. Im Gegensatz dazu zeigt sich in der vorliegenden Erfindung durch den PE USG/In-Situ-ARC-Prozess (I) eine Zugbelastungs-Charakteristik von ungefähr 8,7 MPa.As in 3 As shown in the related art, by the sintering process, a very rapid load change of about 106 MPa occurs. In contrast, in the present invention, a tensile load characteristic of about 8.7 MPa is exhibited by the PE USG / In Situ ARC process (I).

Mit anderen Worten wird in dem Halbleiterbauelement gemäß Ausführungen der vorliegenden Erfindung die Zwischenschicht-Dielektrikum-Schicht 110 unter Verwendung von PE USG ausgebildet, und die nicht reine ARC-Schicht 250 wird auf der Metallschicht 240 durch den In-Situ-Prozess abgeschieden, so dass die durch den Sinter-Prozess verursachte Änderung der thermischen Belastung minimiert werden kann. Folglich können der Kontaktflächen-Loch-Effekt oder Metall-Fehlstellen eines Bildsensors oder eines anderen Halbleiterproduktes effektiv begrenzt werden.In other words, in the semiconductor device according to embodiments of the present invention, the interlayer dielectric layer 110 formed using PE USG, and the non-pure ARC layer 250 gets on the metal layer 240 deposited by the in-situ process, so that the change in the thermal load caused by the sintering process can be minimized. Consequently, the contact surface hole effect or metal defects of an image sensor or other semiconductor product can be effectively limited.

Im Folgenden wird das Verfahren zur Herstellung des Halbleiterbauelementes gemäß der vorliegenden Erfindung mit Bezug auf 1 beschrieben.Hereinafter, the method of manufacturing the semiconductor device according to the present invention will be described with reference to FIG 1 described.

Eine Zwischenschicht-Dielektrikum-Schicht 110 wird auf dem Substrat (nicht gezeigt) ausgebildet. In verschiedenen Ausführungen kann die Zwischenschicht-Dielektrikum-Schicht 110 ein Vor-Metall-Dielektrikum (PMD) oder ein Zwischenmetall-Dielektrikum (IMD) umfassen.An interlayer dielectric layer 110 is formed on the substrate (not shown). In various embodiments, the interlayer dielectric layer 110 a pre-metal dielectric (PMD) or an intermetal dielectric (IMD).

Die Zwischenschicht-Dielektrikum-Schicht 110 kann PE USG (z. B. als oberste oder vorletzte Schicht) enthalten, ist aber nicht darauf beschränkt. In manchen Ausführungen kann der PE-USG-Prozess bei einer Temperatur von ungefähr 400 ± 40°C ausgeführt werden, ist aber nicht darauf beschränkt.The interlayer dielectric layer 110 may include PE USG (eg, as the top or penultimate layer), but is not limited thereto. In some embodiments, the PE-USG process may be carried out at a temperature of about 400 ± 40 ° C, but is not limited thereto.

Im Folgenden werden die Eigenschaften der Zwischenschicht-Dielektrikum-Schicht 110, die PE USG enthält, beschrieben. Wie man es bei der herkömmlichen Verarbeitung sieht, liegt, wenn die Zwischenschicht-Dielektrikum-Schicht 110 mehr druckbelastet wird oder wenn die Temperatur steigt, zum Metall ein größerer Unterschied des thermischen Ausdehnungskoeffizienten vor. Ferner kann sich eine Druckkraft von der Metallschicht 240 erhöhen, so dass Metall-Fehlstellen leicht erzeugt werden können.The following are the properties of the interlayer dielectric layer 110 containing PE USG. As seen in conventional processing, when the interlayer dielectric layer 110 more pressure is applied or when the temperature rises, to the metal a larger difference of the thermal expansion coefficient. Furthermore, a compressive force from the metal layer 240 increase, so that metal defects can be easily generated.

Indessen führt im Vergleich zu IMD-Prozessen, bei denen PE CVD benutzt wird, ein IMD-Prozess, bei dem HDP CVD benutzt wird, im Allgemeinen zu größeren Temperaturänderungen des Substrats. Somit können durch thermische Belastungen ein Abheben des Metalls, Metall-Fehlstellen und Änderungen des Widerstands (RS) des Metalls auftreten. Um die Probleme zu beseitigen, wird gemäß Ausführungen der vorliegenden Erfindung PE USG anstelle des mehr zusammendrückenden HDP USG abgeschieden, so dass Metall-Fehlstellen verhindert werden können.However, in comparison to IMD processes using PE CVD, an IMD process using HDP CVD generally results in larger temperature changes of the substrate. Thus, thermal stresses can cause metal lifting, metal defects, and changes in metal resistance (R S ). In order to eliminate the problems, according to embodiments of the present invention, PE USG is deposited instead of the more compressive HDP USG so that metal defects can be prevented.

Nach dem Abscheiden der Schicht 110 und vor dem Abscheiden der Schicht(en) 200 wird ein Durchkontaktierungsloch ausgebildet, indem die Zwischenschicht-Dielektrikum-Schicht 110 mit einem Muster versehen und geätzt wird (z. B. unter Verwendung eines Fotolacks), und der Kontaktzapfen 123 kann im Durchkontaktierungsloch ausgebildet werden. Der Kontaktzapfen 123 kann ein Kontaktierungszapfen oder ein Durchkontaktierungs-Zapfen sein.After depositing the layer 110 and before the deposition of the layer (s) 200 For example, a via hole is formed by forming the interlayer dielectric layer 110 is patterned and etched (eg, using a photoresist) and the contact plug 123 can be formed in the via hole. The contact pin 123 may be a contacting pin or a via pin.

In manchen Ausführungen kann ferner zwischen dem Kontaktzapfen 123 und der Zwischenschicht-Dielektrikum-Schicht 110 eine Diffusions-Barriere 121 durch CVD oder Sputtern ausgebildet werden.In some embodiments, further between the contact pin 123 and the interlayer dielectric layer 110 a diffusion barrier 121 be formed by CVD or sputtering.

Vor dem Ausbilden des Durchkontaktierungslochs kann ferner eine Deckschicht auf der Zwischenschicht-Dielektrikum-Schicht 110 durch plasmaunterstützte CVD unter Verwendung von Silan (SiH4) und einer Sauerstoffquelle (z. B. O2) ausgebildet werden.Further, prior to forming the via hole, a capping layer may be formed on the inter-layer dielectric layer 110 by plasma assisted CVD using silane (SiH 4 ) and an oxygen source (e.g., O 2 ) be.

In verschiedenen Ausführungen kann ferner eine Trägerschicht 230 auf der Zwischenschicht-Dielektrikum-Schicht 110 und dem Kontaktzapfen 123 ausgebildet werden. Die Trägerschicht 230 kann eine erste Trägerschicht 231 und eine zweite Trägerschicht 232 umfassen, die auf der ersten Trägerschicht 231 ausgebildet ist. Zum Beispiel kann die Trägerschicht 230 eine Ti-Trägerschicht 231 und eine TiN-Trägerschicht 232 umfassen, ist aber nicht darauf beschränkt.In various embodiments, furthermore, a carrier layer 230 on the interlayer dielectric layer 110 and the contact pin 123 be formed. The carrier layer 230 may be a first carrier layer 231 and a second carrier layer 232 include, on the first carrier layer 231 is trained. For example, the carrier layer 230 a Ti support layer 231 and a TiN support layer 232 include, but are not limited to.

Danach wird die Metallschicht 240 auf der Trägerschicht 230 ausgebildet. Zum Beispiel kann die Metallschicht 240 AlCu umfassen, ist aber nicht darauf beschränkt.After that, the metal layer 240 on the carrier layer 230 educated. For example, the metal layer 240 AlCu includes, but is not limited to.

Dann wird die nicht reine ARC-Schicht 250 auf der Metallschicht 240 ausgebildet. Der Schritt des Ausbildens der nicht reinen ARC-Schicht 250 kann das Ausbilden einer ersten ARC-Schicht (nicht gezeigt) und das Ausbilden einer zweiten ARC-Schicht (nicht gezeigt) auf der ersten ARC-Schicht durch einen In-Situ–Prozess umfassen.Then the non-pure ARC layer becomes 250 on the metal layer 240 educated. The step of forming the non-pure ARC layer 250 may include forming a first ARC layer (not shown) and forming a second ARC layer (not shown) on the first ARC layer by an in-situ process.

Zum Beispiel kann die erste ARC-Schicht eine Ti-Schicht umfassen. Die zweite ARC-Schicht kann eine TiN-Schicht umfassen und kann durch den In-Situ-Prozess ausgebildet werden. Die Erfindung ist jedoch nicht darauf beschränkt.To the For example, the first ARC layer may comprise a Ti layer. The second ARC layer may comprise a TiN layer and may by be formed the in-situ process. However, the invention is not limited to this.

Alternativ dazu kann die nicht reine ARC-Schicht 250 eine nicht reine TiNx-Schicht umfassen, die ausgebildet wird, indem die TiN-Schicht durch einen In-Situ-Prozess ausgebildet wird, nachdem die Ti-Schicht ausgebildet wurde, so dass TiAl3 (das durch eine Grenzflächen-Reaktion zwischen der Ti-Schicht und dem Aluminium aus der AlCu-Schicht 240 erzeugt werden kann) minimiert wird. Folglich können Metall-Fehlstellen, die durch den Sinter-Prozess verursacht werden, effektiv verhindert werden.Alternatively, the non-pure ARC layer 250 comprise a non-pure TiNx layer which is formed by forming the TiN layer by an in-situ process after the Ti layer is formed, so that TiAl 3 (formed by an interfacial reaction between the Ti Layer and the aluminum from the AlCu layer 240 can be generated) is minimized. Consequently, metal defects caused by the sintering process can be effectively prevented.

Im Folgenden wird der Prozess des Ausbildens der nicht reinen ARC-Schicht 250 detaillierter beschrieben.In the following, the process of forming the non-pure ARC layer will be described 250 described in more detail.

Gemäß beispielhaften Ausführungen kann, wenn die nicht reine ARC-Schicht 250 ausgebildet wird, die erste ARC-Schicht eine Dicke von 20% bis 50% der Dicke der zweiten ARC-Schicht haben.According to exemplary embodiments, if the non-pure ARC layer 250 is formed, the first ARC layer have a thickness of 20% to 50% of the thickness of the second ARC layer.

Zum Beispiel kann die Gesamtdicke beider Schichten der nicht reinen ARC-Schicht 250 im Bereich von 300 Å bis 375 Å liegen. Wenn die Dicke der nicht reinen ARC-Schicht 250 größer wird, wird eine durch TiAl3 verursachte Volumen-Schrumpfung der Metallleitung effektiv verhindert, so dass die Oberflächen-Morphologie und die Charakteristik der Rs-Drift verbessert werden können. Mit anderen Worten können die Charakteristiken der Elektromigration (EM) und/oder der Belastungs-Migration (SM) des Metalls verbessert werden.For example, the total thickness of both layers of the non-pure ARC layer 250 in the range of 300 Å to 375 Å. If the thickness of the non-pure ARC layer 250 becomes larger, a volume shrinkage of the metal line caused by TiAl 3 is effectively prevented, so that the surface morphology and the characteristic of Rs drift can be improved. In other words, the characteristics of electromigration (EM) and / or stress migration (SM) of the metal can be improved.

Da Wasserstoff-(H)-Fangstellen durch Ti erhöht werden, kann es jedoch sein, dass die Dunkel-Charakteristik der Metallschicht 240 und/oder der nicht reinen ARC-Schicht 250 verschlechtert wird. Folglich kann die erste ARC-Schicht (z. B. die Ti-Schicht) eine Dicke von 50 Å bis 125 Å haben. Zusätzlich dazu können, wenn die Dicke der TiN-Schicht ungefähr 200 Å beträgt, in einem Fotolithografie-Prozess die Toleranzen ausreichend sichergestellt werden.However, since hydrogen (H) sites are increased by Ti, it may be that the dark characteristics of the metal layer 240 and / or the non-pure ARC layer 250 is worsened. Thus, the first ARC layer (eg, the Ti layer) may have a thickness of 50 Å to 125 Å. In addition, when the thickness of the TiN layer is about 200 Å, in a photolithography process, the tolerances can be sufficiently ensured.

In beispielhaften Ausführungen kann die nicht reine ARC-Schicht 250 unter Verwendung einer Leistung im Bereich von ungefähr 5 kW bis ungefähr 10 kW ausgebildet werden.In exemplary embodiments, the non-pure ARC layer 250 be formed using a power in the range of about 5 kW to about 10 kW.

Ferner kann eine Abscheidungs-Rate (D/R) der ersten ARC-Schicht größer als die D/R der zweiten ARC-Schicht sein. Zum Beispiel kann die D/R der ARC-Ti-Schicht erhöht werden (z. B. auf mindestens 1000 Å/min oder jeden größeren Mindestwert, wie z. B. mindestens 2000, 4000 oder 6000 Å/min), um TiAl3 zu minimieren. Im Gegensatz dazu kann die D/R der TiN-Schicht verringert werden (z. B. auf höchstens 2000 Å/min oder jeden kleineren Maximalwert, wie z. B. höchstens 1500, 1000 oder 500 Å/min), um eine dichte Schicht auszubilden. Dies kann verhindern, dass das Aluminium (Al) durch einen Entwickler angegriffen wird, der beim Fotolithografie-Prozess benutzt wird.Further, a deposition rate (D / R) of the first ARC layer may be greater than the D / R of the second ARC layer. For example, the D / R of the ARC-Ti layer may be increased (eg, to at least 1000 Å / min or any greater minimum value, such as at least 2000, 4000, or 6000 Å / min) to form TiAl 3 to minimize. In contrast, the D / R of the TiN layer can be reduced (eg, at most 2000 Å / min or any smaller maximum value, such as at most 1500, 1000 or 500 Å / min) to a dense layer train. This can prevent the aluminum (Al) from being attacked by a developer used in the photolithography process.

Der Prozess des Ausbildens der nicht reinen ARC-Schicht 250 kann bei einer Temperatur von ungefähr 0°C oder weniger ausgeführt werden. Mit anderen Worten können die Ti-Schicht und die TiN-Schicht mit einer Temperatur von 50°C oder weniger abgeschieden werden.The process of forming the non-pure ARC layer 250 can be carried out at a temperature of about 0 ° C or less. In other words, the Ti layer and the TiN layer may be deposited at a temperature of 50 ° C or less.

In manchen Fällen kann die Metallleitung durch Cu-Segregation (Bildung einer Θ-Phase) verkürzt werden, die durch einen Langzeit-Aufenthalt in einer Kammer (z. B. bei 200°C) verursacht wird, wenn ein Problem auftritt. Folglich kann eine Verringerung der Ausbeute auftreten. Somit ist es, um das oben erwähnte Problem zu verhindern, vorzuziehen, den In-Situ- ARC-Prozess zum Ausbilden der nicht reinen ARC-Schicht bei einer niedrigen Temperatur von 50°C oder weniger auszuführen.In some cases Can the metal line by Cu segregation (formation of a Θ-phase) shortened which are caused by a long-term stay in a room (eg. At 200 ° C) is caused when a problem occurs. Consequently, a reduction the yield occur. Thus, it is the problem mentioned above to prevent, prefer the in-situ ARC process to form the not pure ARC layer at a low temperature of 50 ° C or less perform.

In manchen Ausführungen kann die erste ARC-Schicht in einer Atmosphäre von Argon-Gas (Ar) mit einer Flussrate von 60 sccm bis 100 sccm ausgebildet werden, und die zweite ARC-Schicht kann in einer Atmosphäre von Ar-Gas mit einer Flussrate von 40 sccm bis 60 sccm und Stickstoff-Gas (N2) mit einer Flussrate von 80 sccm bis 120 sccm ausgebildet werden.In some embodiments, the first ARC layer may be formed in an atmosphere of argon gas (Ar) at a flow rate of 60 sccm to 100 sccm, and the second ARC layer may be operated in an atmosphere of Ar gas at a flow rate of 40 sccm up to 60 sccm and nitrogen gas (N 2 ) with a flow rate of 80 sccm up 120 sccm be formed.

Zum Beispiel kann in einer beispielhaften Ausführung, um eine dichte nicht reine TiNx-Schicht-Struktur auszubilden, der In-Situ-ARC-Prozess ein Prozessgas mit 80 sccm Ar (z. B. während der Abscheidung von Ti), bzw. 50/100 sccm von Ar/N2 (z. B. während der Abscheidung von TiN) benutzen. Dies ist gewünscht, um zu verhindern, dass Al durch einen Entwickler in dem folgenden Fotolithografie-Prozess angegriffen wird.For example, in an exemplary embodiment, to form a dense non-pure TiN x layer structure, the in-situ ARC process may include a process gas having 80 sccm Ar (eg, during deposition of Ti), or 50 / 100 sccm of Ar / N 2 (eg during the deposition of TiN). This is desired to prevent Al from being attacked by a developer in the following photolithography process.

Danach werden die Metallschicht 240 und die nicht reine ARC-Schicht 250 selektiv geätzt, um die Metallleitung 200 auszubilden. Anschließend wird ein Sinter-Prozess bezüglich des Substrats der Metallleitung 200 durchgeführt.After that, the metal layer 240 and the non-pure ARC layer 250 selectively etched to the metal line 200 train. Subsequently, a sintering process with respect to the substrate of the metal line 200 carried out.

In dem Halbleiterbauelement und im Verfahren zu dessen Herstellung gemäß der verschiedenen hier beschriebenen Ausführungen kann die Charakteristik einer Grenzflächen-Oberfläche zwischen der Zwischenschicht-Dielektrikum-Schicht und der Metallleitung durch den PE-USG-Prozess verbessert werden. da die Eigenschaften einer IMD-/Metall-Schicht im Hinblick auf Zugbelastungen verbessert werden. Folglich können Belastungsänderungen vor/nach dem Sinter-Prozess minimiert werden, und ein Kontaktflächen-Loch-Effekt eines Halbleiterbauelementes (z. B. eines CMOS-Bildsensors (CIS)), der durch Abheben von Metall und IMD-Risse verursacht wird, kann effektiv begrenzt werden. Zusätzlich dazu können gemäß der Ausführungen der vorliegenden Erfindung Defekte in und Beschädigungen eines äußeren Teils eines Produktes, die durch den Kontaktflächen-Loch-Effekt verursacht werden, verhindert werden, so dass die Zuverlässigkeit des Produktes verbessert werden kann.In the semiconductor device and in the method for its production according to the different ones here described embodiments For example, the characteristic of an interface surface between the interlayer dielectric layer and the metal line can be improved by the PE-USG process. because the properties of an IMD / metal layer in terms of tensile loads be improved. Consequently, you can Load changes before / after minimized by the sintering process, and a contact surface hole effect a semiconductor device (eg, a CMOS image sensor (CIS)), which is caused by lifting of metal and IMD cracks can be effectively limited. additionally can do this according to the statements the present invention defects in and damage of an outer part of a product caused by the contact surface hole effect can be prevented so the reliability of the product can be improved.

Zusätzlich dazu kann gemäß beispielhafter hier beschriebener Ausführungen, wenn die Metallleitung ausgebildet wird, die nicht reine ARC-Schicht durch einen In-situ-Prozess ausgebildet werden, so dass die thermischen Belastungsänderungen durch den Sinter-Prozess minimiert werden können. Folglich können Metall-Fehlstellen eines Bildsensors effektiv verhindert werden. Zusätzlich dazu können, da die SM-Eigenschaften verbessert werden, die Toleranzen des Metallisierungs-Prozesses sichergestellt und die Zuverlässigkeit des Halbleiterbauelementes verbessert werden.Additionally may be as exemplified here described embodiments, when the metal line is formed, the non-pure ARC layer through be formed in situ process, so that the thermal load changes can be minimized by the sintering process. Consequently, metal defects can an image sensor can be effectively prevented. Additionally can, As the SM properties are improved, the tolerances of the metallization process are ensured and the reliability of the semiconductor device can be improved.

Die vorliegende Erfindung sollte nicht auf diese beispielhaften Ausführungen begrenzt werden, sondern ein Fachmann kann verschiedene Änderungen und Abwandlungen vornehmen, die im Geist und im Umfang der vorliegenden Erfindung liegen, wie im Folgenden beansprucht.The The present invention should not be limited to these exemplary embodiments be limited, but a professional can make various changes and make modifications in the spirit and scope of the present Invention as claimed below.

In der vorliegenden Beschreibung bedeutet jeder Verweis auf "eine Ausführung", "Ausführung", "beispielhafte Ausführung", usw., dass ein spezielles Merkmal, eine Struktur oder eine Eigenschaft, welches bzw. welche in Verbindung mit der Ausführung beschrieben wird, in mindestens einer Ausführung der Erfindung enthalten ist. Das Auftreten derartiger Ausdrucksweisen an verschiedenen Stellen in der Beschreibung verweist nicht notwendig sämtlich auf die gleiche Ausführung. Ferner sei bemerkt, dass, wenn ein besonderes Merkmal, eine Struktur oder eine Eigenschaft beschrieben wird, es sich innerhalb des Bereichs der Möglichkeiten eines Fachmanns befindet, ein derartiges Merkmal, eine Struktur oder ein Kennmerkmal in Verbindung mit anderen der Ausführungen zu bewirken.In In the present specification, any reference to "an embodiment", "execution", "exemplary embodiment", etc. means that a special feature, structure or property which or which is described in connection with the embodiment, in at least one execution of the Invention is included. The occurrence of such expressions in different places in the description does not necessarily refer all on the same design. It should also be noted that, if a particular feature, a structure or a property is described, it is within range the possibilities a person skilled in the art, such a feature, a structure or an identifier in conjunction with other of the embodiments to effect.

Obwohl Ausführungen mit Bezug auf eine Anzahl erläuternder Ausführungsbeispiele beschrieben wurden, sei bemerkt, dass zahlreiche weitere Abwandlungen und Ausführungen durch Fachleute entworfen werden können, welche unter Prinzip und Umfang der vorliegenden Offenbarung fallen. Insbesondere sind viele Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen der fraglichen Kombinationsanordnung innerhalb des Umfangs der Offenbarung, der Zeichnungen und der beigefügten Ansprüche möglich. Zusätzlich zu Änderungen und Abwandlungen der Bauteile und/oder der Anordnungen sind alternative Verwendungen gleichfalls für Fachleute ersichtlich.Even though versions with reference to a number of illustrative embodiments It should be noted that numerous other modifications and designs can be designed by professionals, which in principle and scope of the present disclosure. In particular are many changes and modifications of the components and / or the arrangements of the in question Combination arrangement within the scope of the disclosure, the Drawings and the attached claims possible. additionally to changes and modifications of the components and / or the arrangements are alternative Uses also for Skilled in the art.

Claims (20)

Halbleiterbauelement, umfassend: eine dielektrische Schicht auf einem Substrat; einen Kontaktzapfen in der dielektrischen Schicht; eine Metallschicht auf dem Kontaktzapfen; und eine nicht reine Antireflexions-Beschichtung-(ACR)-Schicht auf der Metallschicht.Semiconductor device comprising: a dielectric Layer on a substrate; a contact plug in the dielectric Layer; a metal layer on the contact plug; and a non-pure anti-reflective coating (ACR) layer on the metal layer. Halbleiterbauelement nach Anspruch 1, wobei die dielektrische Schicht ein plasmaunterstütztes undotiertes Silikatglas (PE USG) umfasst.A semiconductor device according to claim 1, wherein the dielectric Layer a plasma assisted undoped silicate glass (PE USG). Halbleiterbauelement nach Anspruch 1 oder 2, wobei die nicht reine Antireflexions-Beschichtungs-(ARC)-Schicht eine nicht reine TiNx-Schicht umfasst.A semiconductor device according to claim 1 or 2, wherein the non-pure antireflection coating (ARC) layer not pure TiNx layer comprises. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, das ferner eine Diffusions-Barriere zwischen dem Kontaktzapfen und der dielektrischen Schicht umfasst.Semiconductor component according to one of Claims 1 to 3, further comprising a diffusion barrier between the contact pin and the dielectric layer. Halbleiterbauelement nach Anspruch 1, wobei die nicht reine Antireflexions-Beschichtungs-(ARC)-Schicht TiNx umfasst, wobei x kleiner als 1 ist.Semiconductor device according to claim 1, wherein the not pure antireflection coating (ARC) layer comprises TiNx, wherein x is less than 1. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei die nicht reine Antireflexions-Beschichtungs-(ARC)-Schicht eine Dicke von 300 Å bis 375 Å aufweist.Semiconductor component according to one of Ansprü 1 to 5, wherein the non-pure antireflection coating (ARC) layer has a thickness of 300 Å to 375 Å. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, wobei die nicht reine Antireflexions-Beschichtungs-(ARC)-Schicht eine erste Ti-Antireflexions-Beschichtungs-(ARC)- Schicht und eine zweite TiN-Antireflexions-Beschichtungs-(ARC)-Schicht umfasst.Semiconductor component according to one of Claims 1 to 6, wherein the non-pure antireflection coating (ARC) layer is a first Ti antireflection coating (ARC) layer and a second TiN antireflection coating (ARC) layer. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, das ferner eine Trägerschicht unter der Metallschicht umfasst.Semiconductor component according to one of Claims 1 to 7, further comprising a carrier layer under the metal layer. Halbleiterbauelement nach Anspruch 8, wobei die Trägerschicht eine erste Ti-Trägerschicht und eine zweite TiN-Trägerschicht umfasst.Semiconductor component according to claim 8, wherein the carrier layer a first Ti support layer and a second TiN support layer includes. Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren folgende Schritte umfasst: Ausbilden einer dielektrischen Schicht auf einem Substrat; Ausbilden eines Kontaktzapfens in der dielektrischen Schicht; Ausbilden einer Metallschicht auf dem Kontaktzapfen; Ausbilden einer nicht reinen Antireflexions-Beschichtungs-(ARC)-Schicht auf der Metallschicht; Ausbilden einer Metallleitung durch selektives Ätzen der Metallschicht und der nicht reinen Antireflexions-Beschichtungs-(ARC)-Schicht; und Sintern der Metallleitung.Method of manufacturing a semiconductor device, the method comprising the steps of: Forming a dielectric layer on a substrate; Forming a Contact pin in the dielectric layer; Forming a Metal layer on the contact pin; Not forming one pure antireflective coating (ARC) layer on the metal layer; Form a metal line by selective etching of the metal layer and the non-pure antireflection coating (ARC) layer; and Sintering the metal line. Verfahren nach Anspruch 10, wobei das Ausbilden der dielektrischen Schicht eine Plasmagasphasenabscheidung umfasst.The method of claim 10, wherein forming the dielectric layer comprises a plasma gas phase deposition. Verfahren nach Anspruch 10 oder 11, wobei die dielektrische Schicht eine undotierten Silikatglas (PE USG) umfasst.The method of claim 10 or 11, wherein the dielectric Layer comprises an undoped silicate glass (PE USG). Verfahren nach einem der Ansprüche 10 bis 12, wobei der Schritt des Ausbildens der nicht reinen Antireflexions-Beschichtungs-(ARC)-Schicht folgende Schritte umfasst: Ausbilden einer ersten Antireflexions-Beschichtungs-(ARC)-Schicht; und In-Situ-Ausbilden einer zweiten Antireflexions-Beschichtungs-(ARC)-Schicht auf der ersten Antireflexions-Beschichtungs-(ARC)-Schicht.A method according to any one of claims 10 to 12, wherein the step following the formation of the non-pure antireflection coating (ARC) layer Steps includes: Forming a first anti-reflection coating (ARC) layer; and In-situ forming a second antireflection coating (ARC) layer on the first antireflection coating (ARC) layer. Verfahren nach Anspruch 13, wobei die erste Antireflexions-Beschichtungs-(ARC)-Schicht Ti umfasst, und die zweite Antireflexions-Beschichtungs-(ARC)-Schicht TiN umfasst.The method of claim 13, wherein the first antireflection coating (ARC) layer Ti, and the second antireflection coating (ARC) layer TiN includes. Verfahren nach einem der Ansprüche 10 bis 14, wobei die nicht reine ARC-Schicht nicht reines TiNx umfasst.Method according to one of claims 10 to 14, wherein the not pure ARC layer does not comprise pure TiNx. Verfahren nach Anspruch 13, wobei die erste ARC-Schicht eine Dicke hat, die 20% bis 50% der Dicke der zweiten ARC-Schicht beträgt.The method of claim 13, wherein the first ARC layer has a thickness that is 20% to 50% of the thickness of the second ARC layer. Verfahren nach Anspruch 13 oder 16, wobei eine Abscheidungs-Rate der ersten ARC-Schicht größer ist als eine Abscheidungs-Rate der zweiten ARC-Schicht.The method of claim 13 or 16, wherein a deposition rate the first ARC layer is larger as a deposition rate of the second ARC layer. Verfahren nach einem der Ansprüche 10 bis 17, wobei die nicht reine ARC-Schicht bei einer Temperatur von 50°C oder weniger ausgebildet wird.Method according to one of claims 10 to 17, wherein the not pure ARC layer is formed at a temperature of 50 ° C or less. Verfahren nach einem der Ansprüche 10 bis 18, ferner umfassend ein Ausbilden einer Diffusions-Barriere zwischen dem Kontaktzapfen und der dielektrischen Schicht.The method of any one of claims 10 to 18, further comprising forming a diffusion barrier between the contact plug and the dielectric layer. Verfahren nach einem der Ansprüche 10 bis 19, ferner umfassend ein Ausbilden einer Trägerschicht auf der dielektrischen Schicht.The method of any of claims 10 to 19, further comprising forming a carrier layer on the dielectric layer.
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