DE102008030032A1

DE102008030032A1 - Integrated semiconductor circuit, smart card and hacking detection method

Info

Publication number: DE102008030032A1
Application number: DE102008030032A
Authority: DE
Inventors: Seung-Won Seongnam Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-06-14
Filing date: 2008-06-12
Publication date: 2009-01-08
Anticipated expiration: 2028-06-13
Also published as: KR100911379B1; KR20080110089A; DE102008030032B4; US20080309396A1; US7932725B2

Abstract

Eine integrierte Halbleiterschaltung umfasst einen Vorladekondensator (C1), der mit einem vorgeladenen Überprüfungsknoten (CHK) verbunden ist, einen Sensorkondensator (C3), der dazu ausgebildet ist, den Vorladekondensator (C1) zu entladen, wenn der Sensorkondensator (C3) freigelegt ist, und einen Detektor, der dazu ausgebildet ist, periodisch basierend auf einer Spannung des Überprüfungsknotens (CHK) zu detektieren, ob der Sensorkondensator (C3) freigelegt ist.A semiconductor integrated circuit includes a precharge capacitor (C1) connected to a precharged verify node (CHK), a sensor capacitor (C3) configured to discharge the precharge capacitor (C1) when the sensor capacitor (C3) is exposed, and a detector configured to periodically detect, based on a voltage of the check node (CHK), whether the sensor capacitor (C3) is exposed.

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung, eine Smartcard und ein Hacking-Detektionsverfahren für eine integrierte Halbleiterschaltung.The The present invention relates to a semiconductor integrated circuit, a smart card and a hacking detection method for a semiconductor integrated circuit.

Seit dem Erscheinen der Kreditkarte in den 1920er-Jahren kamen eine Reihe von elektronischen Informationskarten hinzu, wie Bankkarten (oder Geldkarten), Kreditkarten, Identifikationskarten, Kundenkarten und dergleichen. Unlängst erreichten Chipkarten, auch IC(Integrated Circuit)-Karten, die so genannt werden, weil sie einen in der Karte integrierten Mikrochip aufweisen, wegen ihrer Bequemlichkeit, Stabilität und vielfältigen Anwendungen Beliebtheit.since the appearance of the credit card in the 1920s came a number of electronic information cards, such as bank cards (or cash cards), Credit cards, identification cards, loyalty cards and the like. Recently, smart cards, including IC (Integrated Circuit) cards, which are called so because they have a built-in card Microchip, because of their convenience, stability and diverse applications popularity.

Allgemein beinhalten IC-Karten ein dünnes Halbleiterbauelement, das auf einer Kunststoffkarte von etwa der gleichen Größe wie eine Kreditkarte angeordnet ist. Im Vergleich zu einer herkömmlichen Kreditkarte, die einen Magnetstreifen beinhaltet, zeigen die IC-Karten verschiedene Vorteile wie hohe Stabilität, Schreibschutz der Daten und hohe Sicherheit. Aus diesem Grund wurden IC-Karten als Multimediainformationsmedien der nächsten Generation verbreitet angenommen.Generally IC cards include a thin semiconductor device that on a plastic card of about the same size how a credit card is arranged. Compared to a conventional credit card, which contains a magnetic strip, the IC cards show different Advantages like high stability, write protection of the data and high security. For this reason, IC cards have been used as multimedia information media the next generation is widely accepted.

IC-Karten können grob in kontaktbehaftete Chipkarten, kontaktlose Chipkarten (CICC) und RCCC(Remote Coupling Communication Card)-Karten klassifiziert werden. CICCs, wie sie von AT&T Inc. entwickelt wurden, erreichen eine Abtastdistanz von 1/2 Zoll. Die RCCCs können in einem Abstand von ungefähr 700 cm gelesen werden und sind als ISO DIS 10536 standardisiert.IC cards can be broadly classified into contact smart cards, contactless smart cards (CICC), and RCCC (Remote Coupling Communication Card) cards. CICCs, as developed by AT & T Inc., achieve a scan distance of 1/2 inch. The RCCCs can be read at a distance of about 700 cm and are called ISO DIS 10536 standardized.

Es ist möglich, IC-Karten entweder als Smartcard oder als Speicherkarte zu klassifizieren. Die Smartcard ist eine IC-Karte mit einem eingesetzten Mikroprozessor und die Speicherkarte ist eine IC-Karte ohne Mikroprozessor. Die Smartcard kann eine Zentraleinheit (CPU), EEPROM zum Speichern von Anwendungsprogrammen, ROM, RAM und dergleichen beinhalten. Die Smartcard kann eine hohe Zuverlässigkeit/Sicherheit, Großvolumendatenspeicherung, Funktionen einer elektronischen Geldbörse (E-Purse) oder elektronischen Brieftasche, die Fähigkeit zur Speicherung verschiedener Anwendungen und dergleichen aufweisen. Die Smartcard wird auch in der bidirektionalen Kommunikation, dezentralen Verarbeitung, Finanzen und dergleichen angewendet. Solche Dienste sind in einer Karte integriert.It is possible to use IC cards either as a smart card or as a To classify memory card. The smartcard is an IC card with an inserted microprocessor and the memory card is an IC card without a microprocessor. The smart card can be a central unit (CPU), EEPROM for storing application programs, ROM, RAM and the like. The smart card can be a high reliability / security, Large volume data storage, features an electronic Purse (e-purse) or electronic wallet that Ability to store various applications and have the like. The smartcard will also be bidirectional Communication, decentralized processing, finance and the like applied. Such services are integrated in a map.

Der Erfindung liegt die technische Aufgabe zugrunde, eine integrierte Halbleiterschaltung, eine Smartcard und ein Hacking-Detektionsverfahren für eine integrierte Halbleiterschaltung zur Verfügung zu stellen, die detektieren können, ob integrierte Schaltungsbauteile gehackt worden sind.Of the Invention is the technical object of an integrated Semiconductor circuit, a smart card and a hacking detection method for a semiconductor integrated circuit available to provide that can detect whether integrated circuit components have been hacked.

Die Erfindung löst diese Aufgabe durch eine integrierte Halbleiterschaltung mit den Merkmalen des Anspruchs 1, eine Smartcard mit den Merkmalen des Anspruchs 19 und ein Hacking-Detektionsverfahren mit den Merkmalen des Anspruchs 20.The Invention solves this problem by a semiconductor integrated circuit with the features of claim 1, a smart card with the features of Claim 19 and a hacking detection method with the features of claim 20.

Beispielhafte Ausführungsformen der vorliegenden Erfindung sind darauf gerichtet, ein System zur Verfügung zu stellen, das dazu ausgebildet ist, zu detektieren, ob Bauelemente der integrierten Schaltung gehackt worden sind. Hierbei wird der Ausdruck "gehackt" in der Bedeutung verwendet, dass die Unversehrtheit (Integrität) des IC verletzt ist, zum Beispiel durch vorsätzlichen Angriff.exemplary Embodiments of the present invention are thereon directed to provide a system that is designed to detect whether components of the integrated Circuit have been hacked. Here, the term "hacked" used in the meaning that the integrity (integrity) of the IC is injured, for example by deliberate attack.

Ein Aspekt der vorliegenden Erfindung ist darauf gerichtet, eine integrierte Halbleiterschaltung zur Verfügung zu stellen, die einen Vorladekondensator, der mit einem vorgeladenen Überprüfungsknoten verbunden ist, einen Sensorkondensator, der dazu ausgebildet ist, den Vorladekondensator zu entladen, und einen Detektor umfasst, der dazu ausgebildet ist, basierend auf einer Spannung des Überprüfungsknotens nachdem eine vorgegebene Zeit vergangen ist zu detektieren, ob der Sensorkondensator freigelegt ist.One Aspect of the present invention is directed to an integrated To provide a semiconductor circuit, the one Precharge capacitor connected to a preloaded check node connected, a sensor capacitor, which is adapted to to discharge the precharge capacitor, and includes a detector, which is adapted based on a voltage of the verification node after a predetermined time has passed to detect if the Sensor capacitor is exposed.

Ein Aspekt der vorliegenden Erfindung ist darauf gerichtet, ein Hacking-Detektionsverfahren für eine integrierte Halbleiterschaltung zur Verfügung zu stellen, das die Schritte umfasst: Vorladen eines Vorladekondensators und eines Referenzvorladekondensators, Entladen des Vorladekondensators mittels eines Sensorkondensators, Entladen des Referenzvorladekondensators mittels eines Referenzkondensators und Bestimmen, dass die integrierte Halbleiterschaltung gehackt ist, wenn Mengen von verbleibender Ladung auf dem Referenzkondensator und dem Vorladekondensator größer sind als eine vorgegebene Menge.One Aspect of the present invention is directed to a hacking detection method for a semiconductor integrated circuit available comprising the steps of: precharging a precharge capacitor and a reference precharge capacitor, discharging the precharge capacitor by means of a sensor capacitor, discharging the reference pre-charge capacitor by means of a reference capacitor and determining that the integrated Semiconductor circuit is chopped when quantities of remaining charge larger on the reference capacitor and precharge capacitor are as a predetermined amount.

Vorteilhafte Ausführungsformen der Erfindung, die unten ausführlicher beschrieben werden, sind in den Zeichnungen gezeigt. Es zeigt:advantageous Embodiments of the invention, described in more detail below are shown in the drawings. It shows:

1 ein Diagramm einer Hacking-Detektorschaltung in einer integrierten Halbleiterschaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung, 1 3 is a diagram of a hacking detector circuit in a semiconductor integrated circuit according to an exemplary embodiment of the present invention;

2A ein Diagramm einer in 1 dargestellten Hacking-Detektorschaltung, 2A a diagram of an in 1 illustrated hacking detector circuit,

2B ein Diagramm einer Layout-Struktur eines in 1 dargestellten Sensorkondensators und eines Referenzkondensators, 2 B a diagram of a layout structure of an in 1 shown sensor capacitor and a reference capacitor,

3 ein Zeitdiagramm zur Beschreibung eines Betriebs einer in 1 dargestellten Hacking-Detektorschaltung, 3 a timing diagram for description an establishment of an in 1 illustrated hacking detector circuit,

4 ein Flussdiagramm zur Beschreibung eines Betriebs einer in 1 dargestellten Hacking-Detektorschaltung, 4 a flowchart for describing an operation of an in 1 illustrated hacking detector circuit,

5 ein Schaltbild einer Hacking-Detektorschaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung und 5 a circuit diagram of a hacking detector circuit according to an exemplary embodiment of the present invention and

6 ein Blockdiagramm einer Smartcard mit einer Hacking-Detektorschaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. 6 a block diagram of a smart card with a hacking detector circuit according to an exemplary embodiment of the present invention.

Beispielhafte Ausführungsformen der vorliegenden Erfindung werden unten ausführlicher mit Bezug zu den begleitenden Zeichnungen beschrieben, die eine Flash-Speichereinrichtung als ein Beispiel zur Erläuterung der Struktur- und Funktionsmerkmale zeigt.exemplary Embodiments of the present invention will be below in more detail with reference to the accompanying drawings described a flash memory device as an example to explain the structural and functional features shows.

1 ist ein Diagramm, das eine Hacking-Detektorschaltung in einer integrierten Halbleiterschaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. 1 FIG. 10 is a diagram showing a hacking detector circuit in a semiconductor integrated circuit according to an exemplary embodiment of the present invention. FIG.

Mit Bezug zu 1 kann eine Hacking-Detektorschaltung 100 einen Detektionssignalgenerator 110, eine Entladeschaltung 130, einen Sensorkondensator C3 und einen Inverter 150 beinhalten. Der Detektionssignalgenerator 110 kann ein UND-Gatter 111, einen Inverter 121, einen Puffer 112, einen PMOS-Transistor 113, einen Vorladekondensator C1, eine Vorladeschaltung 115 und einen Referenzsignalgenerator 120 aufweisen. Der PMOS-Transistor 113 ist zwischen eine Versorgungsspannung VDD und einen Überprüfungsknoten CHK eingeschleift und wird durch ein Signal S1 vom Referenzsignalgenerator 120 angesteuert. Der Vorladekondensator C1 ist zwischen den Überprüfungsknoten CHK und eine Massespannung eingeschleift. Der Puffer 112 ist mit dem Überprüfungsknoten CHK verbunden und gibt in Abhängigkeit von einer Spannung des Überprüfungsknotens CHK ein Prüfsignal CHK_DET aus. Die Entladeschaltung 130 ist zwischen den Detektionssignalgenerator 110 und den Sensorkondensator C3 eingeschleift und weist NMOS-Transistoren 131 und 132 auf. Der NMOS-Transistor 131 ist zwischen den Überprüfungsknoten CHK und einen Knoten N11 eingeschleift und wird durch ein erstes Taktsignal CLK1 angesteuert. Der Sensorkondensator C3 ist zwischen Knoten N11 und N12 eingeschleift. Der NMOS-Transistor 132 ist zwischen den Knoten N11 und eine Massespannung eingeschleift und wird durch ein zweites Taktsignal CLK2 angesteuert. Der Inverter 150 invertiert das erste Taktsignal CLK1 und der Knoten N12 ist mit einem Ausgang des Inverters 150 verbunden.In reference to 1 can be a hacking detector circuit 100 a detection signal generator 110 , a discharge circuit 130 , a sensor capacitor C3 and an inverter 150 include. The detection signal generator 110 can be an AND gate 111 , an inverter 121 , a buffer 112 , a PMOS transistor 113 , a precharge capacitor C1, a precharge circuit 115 and a reference signal generator 120 exhibit. The PMOS transistor 113 is connected between a supply voltage VDD and a check node CHK and is supplied by a signal S1 from the reference signal generator 120 driven. The precharge capacitor C1 is connected between the check node CHK and a ground voltage. The buffer 112 is connected to the check node CHK and outputs a check signal CHK_DET in response to a voltage of the check node CHK. The discharge circuit 130 is between the detection signal generator 110 and the sensor capacitor C3 looped and has NMOS transistors 131 and 132 on. The NMOS transistor 131 is connected between the check node CHK and a node N11 and is driven by a first clock signal CLK1. The sensor capacitor C3 is connected between nodes N11 and N12. The NMOS transistor 132 is connected between the node N11 and a ground voltage and is driven by a second clock signal CLK2. The inverter 150 inverts the first clock signal CLK1 and the node N12 is connected to an output of the inverter 150 connected.

Der Referenzsignalgenerator 120 beinhaltet einen Puffer 122, einen PMOS-Transistor 123, einen Referenzvorladekondensator C2, NMOS-Transistoren 124 und 125 und einen Referenzkondensator C4. Der PMOS-Transistor 123 ist zwischen eine Versorgungsspannung VDD und einen Referenzknoten REF eingeschleift und wird durch ein Signal S1 angesteuert. Der Referenzvorladekondensator C2 ist zwischen den Referenzknoten REF und einen Masseknoten eingeschleift. Der Puffer 122 spricht auf eine Spannung des Referenzknotens REF an und gibt das Signal S1 aus. Der Inverter 121 invertiert das Signal S1 vom Puffer 122 und gibt das invertierte Signal als Referenzsignal REF_DET aus. Der NMOS-Transistor 124 ist zwischen den Referenzknoten REF und einen Knoten N21 eingeschleift und wird durch das erste Taktsignal CLK1 angesteuert. Der NMOS-Transistor 125 ist zwischen den Knoten N21 und eine Massespannung eingeschleift und wird durch das zweite Taktsignal CLK2 angesteuert. Ein Ausgang eines Inverters 150 ist sowohl mit dem Knoten N12 wie dem Knoten N22 verbunden.The reference signal generator 120 includes a buffer 122 , a PMOS transistor 123 , a reference precharge capacitor C2, NMOS transistors 124 and 125 and a reference capacitor C4. The PMOS transistor 123 is connected between a supply voltage VDD and a reference node REF and is driven by a signal S1. The Referenzvorladekondensator C2 is looped between the reference node REF and a ground node. The buffer 122 responds to a voltage of the reference node REF and outputs the signal S1. The inverter 121 inverts the signal S1 from the buffer 122 and outputs the inverted signal as the reference signal REF_DET. The NMOS transistor 124 is connected between the reference node REF and a node N21 and is driven by the first clock signal CLK1. The NMOS transistor 125 is connected between the node N21 and a ground voltage and is driven by the second clock signal CLK2. An output of an inverter 150 is connected to both node N12 and node N22.

Der Vorladekondensator C1 und der Referenzvorladekondensator C2 können so ausgelegt sein, dass sie die gleiche Kapazität aufweisen. Ferner können die Kondensatoren C1 und C2 so ausgebildet sein, dass sie ausreichend mehr Kapazität aufweisen, als die Kapazität des Sensorkondensators C3 und des Referenzkondensators C4.Of the Precharge capacitor C1 and the reference precharge capacitor C2 can be designed so that they have the same capacity. Further, the capacitors C1 and C2 may be formed be that they have sufficiently more capacity than the capacitance of the sensor capacitor C3 and the reference capacitor C4.

Die Vorladeschaltung 115 ist dazu ausgebildet, den Überprüfungsknoten CHK und den Referenzknoten REF in einem Anfangszustand vorzuladen. Das UND-Gatter 111 empfängt das Überprüfungssignal CHK und das Referenzsignal REF_DET und gibt ein Detektionssignal DET aus.The precharge circuit 115 is configured to pre-charge the check node CHK and the reference node REF in an initial state. The AND gate 111 receives the check signal CHK and the reference signal REF_DET and outputs a detection signal DET.

2A ist ein Diagramm, das eine Ausbildung einer in 1 dargestellten Hacking-Detektorschaltung zeigt, und 2B ist ein Diagramm, das eine Layout-Struktur eines in 1 dargestellten Sensorkondensators und eines Referenzkondensators zeigt. 2A is a diagram that is an education of an in 1 shows hacking detector circuit shown, and 2 B is a diagram showing a layout structure of a 1 shown sensor capacitor and a reference capacitor shows.

Wie in den 2A und 2B dargestellt ist, ist eine Hacking-Detektorschaltung 100 in einer integrierten Halbleiterschaltung 200 angeordnet. Die integrierte Halbleiterschaltung 200 kann eine Mehrzahl von Hacking-Detektorschaltungen 100 beinhalten, um eine Detektion von Hacking zu erleichtern.As in the 2A and 2 B is a hacking detector circuit 100 in a semiconductor integrated circuit 200. arranged. The semiconductor integrated circuit 200. may include a plurality of hacking detector circuits 100 to facilitate detection of hacking.

Die integrierte Halbleiterschaltung 200, zum Beispiel eine Smartcard, soll Daten sicher speichern. Die Datenintegrität kann beeinträchtigt werden, wenn Versuche unternommen werden, in unerlaubter Weise auf die Daten in der integrierten Halbleiterschaltung 200 Zugriff zu nehmen. Dementsprechend suchen beispielhafte Ausführungsformen der vorliegenden Erfindung die Unversehrtheit (Integrität) der integrierten Schaltung zu überwachen. Ein Ansatz zum Zugreifen auf Daten von einer integrierten Schaltung in unzulässiger Weise beinhaltet ein Entfernen eines Siliciumoxidfilms, der einer Chipoberfläche bedeckt, und ein Freilegen einer metallischen Leitung auf einer Chipoberfläche. Die metallische Leitung kann dann zum Beispiel unter Verwendung eines Oszilloskops überwacht werden. Dieser Vorgang wird als "Decapsulation" bezeichnet. Um zu verhindern, dass interne Chipsignale überwacht werden, kann die Hacking-Detektorschaltung 100 gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung ein Detektionssignal DET aktivieren, das angibt, ob ein Chip decapsuliert ist. Wenn die Anzahl an Hacking-Detektorschaltungen 100 erhöht ist, ist es möglich, genau zu detektieren, ob die integrierte Halbleiterschaltung 200 von unerlaubten Benutzern gehackt ist.The semiconductor integrated circuit 200. , for example a smartcard, should store data securely. Data integrity may be compromised when attempts are made in an unauthorized manner to the data in the semiconductor integrated circuit 200. Access. Accordingly, exemplary embodiments of the present invention seek the integrity of the inte supervised circuit. One approach to accessing data from an integrated circuit improperly involves removing a silicon oxide film covering a chip surface and exposing a metallic line to a chip surface. The metallic line can then be monitored using, for example, an oscilloscope. This process is called "decapsulation". To prevent internal chip signals from being monitored, the hacking detector circuit can 100 According to an exemplary embodiment of the present invention, activate a detection signal DET indicating whether a chip is being decapsulated. When the number of hacking detector circuits 100 is increased, it is possible to accurately detect whether the semiconductor integrated circuit 200. hacked by unauthorized users.

Eine Layout-Struktur 210 eines Sensorkondensators C3 und eines Referenzkondensators C4 ist in 2B dargestellt. Der Sensorkondensator C3 weist eine erste Elektrode 211 auf, die mit dem Knoten Nil verbunden ist, und eine zweite Elektrode 212 auf, die mit dem Knoten N12 verbunden ist. Der Referenzkondensator C4 weist eine erste Elektrode 213 auf, die mit dem Knoten N21 verbunden ist und eine zweite Elektrode 214 auf, die mit dem Knoten N22 verbunden ist. Die Elektroden 211–214 können aus einer metallischen Leitung, wie Aluminium, Kupfer oder dergleichen, gebildet sein. Lücken zwischen den Elektroden 211–214 sind mit einem Isoliermaterial gefüllt, das ein Material wie einen Siliciumoxidfilm beinhaltet. Der Vorlade- und der Referenzvorladekondensator C1 und C2 können in einem unteren Bereich des Sensor- und Referenz kondensators C3 und C4 ausgebildet sein. Die Kapazität CC3 zwischen den Elektroden 211 und 212 des Sensorkondensators C3 ist so ausgelegt, dass sie größer ist, als die Kapazität CC4 zwischen den Elektroden 213 und 214 des Referenzkondensators C4 im Normalzustand, in dem die integrierte Halbleiterschaltung 200 nicht gehackt ist (CC3 > CC4). In einem Fall, in dem die integrierte Halbleiterschaltung 200 gehackt ist, ist die Kapazität CC3 zwischen den Elektroden 211 und 212 des Sensorkondensators C3 so ausgelegt, dass sie kleiner ist als die Kapazität CC4 zwischen den Elektroden 213 und 214 des Referenzkondensators C4 (CC3 < CC4).A layout structure 210 a sensor capacitor C3 and a reference capacitor C4 is in 2 B shown. The sensor capacitor C3 has a first electrode 211 which is connected to the node Nil and a second electrode 212 which is connected to the node N12. The reference capacitor C4 has a first electrode 213 which is connected to the node N21 and a second electrode 214 which is connected to the node N22. The electrodes 211 - 214 may be formed of a metallic conduit such as aluminum, copper or the like. Gaps between the electrodes 211 - 214 are filled with an insulating material that includes a material such as a silicon oxide film. The precharge and reference precharge capacitors C1 and C2 may be formed in a lower portion of the sensor and reference capacitors C3 and C4. The capacitance CC3 between the electrodes 211 and 212 of the sensor capacitor C3 is designed to be larger than the capacitance CC4 between the electrodes 213 and 214 of the reference capacitor C4 in the normal state in which the semiconductor integrated circuit 200. not hacked (CC3> CC4). In a case where the semiconductor integrated circuit 200. is chopped, the capacitance is CC3 between the electrodes 211 and 212 of the sensor capacitor C3 is designed to be smaller than the capacitance CC4 between the electrodes 213 and 214 of the reference capacitor C4 (CC3 <CC4).

Wenn daher eine Spannung eines Überprüfungsknotens CHK geringer ist als die eines Referenzknotens REF, kann ein dielektrischer Film zwischen den Elektroden 211 und 212 als nicht geschädigt bestimmt werden. Wenn eine Spannung des Überprüfungsknotens CHK höher ist als die des Referenzknotens REF, kann ein dielektrischer Film zwischen den Elektroden 211 und 212 als geschädigt bestimmt werden.Therefore, when a voltage of a check node CHK is lower than that of a reference node REF, a dielectric film may be interposed between the electrodes 211 and 212 be determined as undamaged. When a voltage of the check node CHK is higher than that of the reference node REF, a dielectric film may be interposed between the electrodes 211 and 212 be determined as damaged.

Die Kapazität eines Kondensators ist proportional zur Elektrodenfläche und -länge. Dementsprechend kann die Kapazität eines Kondensators dadurch erhöht werden, dass eine Elektrodenfläche und -länge vergrößert wird. Ferner kann eine Größe des Sensorkondensators C3 so ausgebildet sein, dass sie, unter Berücksichtigung einer Kapazitätsverzerrung des Sensorkondensators C3 aufgrund von parasitären Kapazitäten der integrierten Halbleiterschaltung 200, ausreichend groß ist. Eine Erhöhung der Größe des Sensorkondensators C3 kann jedoch zu einer Erhöhung der Größe der integrierten Halbleiterschaltung 200 führen. Ferner kann eine erhöhte Größe eine Freilegung der Sensorkondensatoren C3 erleichtern. Aus diesen Gründen kann die Größe des Sensorkondensators C3 minimiert sein.The capacitance of a capacitor is proportional to the electrode area and length. Accordingly, the capacitance of a capacitor can be increased by increasing an electrode area and length. Further, a size of the sensor capacitor C3 may be designed to be in consideration of a capacitance distortion of the sensor capacitor C3 due to parasitic capacitances of the semiconductor integrated circuit 200. , is big enough. However, increasing the size of the sensor capacitor C3 may increase the size of the semiconductor integrated circuit 200. to lead. Furthermore, increased size may facilitate exposure of the sensor capacitors C3. For these reasons, the size of the sensor capacitor C3 can be minimized.

3 ist ein Zeitdiagramm zur Beschreibung eines Betriebs einer in 1 dargestellten Hacking-Detektorschaltung und 4 ist ein Flussdiagramm, das einen Betrieb der in 1 dargestellten Hacking-Detektorschaltung zeigt. Ein Betrieb einer Hacking-Detektorschaltung 100 von 1 wird mit Bezug zu 3 genauer beschrieben. 3 is a timing chart for describing an operation of an in 1 illustrated hacking detector circuit and 4 is a flowchart illustrating an operation of the in 1 shown hacking detector circuit shows. An operation of a hacking detector circuit 100 from 1 is related to 3 described in more detail.

In Schritt 410 lädt eine Vorladeschaltung 115 einen Überprüfungsknoten CHK und einen Referenzknoten REF auf eine vorgegebene Spannung vor (zum Beispiel eine Versorgungsspannung). Der Überprüfungsknoten CHK kann an einem Ende eines Vorladekondensators C1 liegen und der Referenzknoten REF kann an einem Ende eines Referenzvorladekondensators C2 liegen. Wenn der Referenzknoten REF mit der gegebenen Spannung vorgeladen ist, weist ein Ausgabesignal S1 eines Puffers 122 einen hohen Pegel auf. Dies schaltet PMOS-Transistoren 113 und 123 aus.In step 410 loads a precharge circuit 115 a check node CHK and a reference node REF to a predetermined voltage (for example, a power supply voltage). The check node CHK may be located at one end of a precharge capacitor C1 and the reference node REF may be at one end of a reference precharge capacitor C2. When the reference node REF is pre-charged with the given voltage, an output signal S1 has a buffer 122 a high level. This turns on PMOS transistors 113 and 123 out.

Wenn ein erstes Taktsignal CLK1 und ein zweites Taktsignal CLK2 jeweils auf einen hohen/niedrigen Pegel überwechselt, werden NMOS-Transistoren 131 und 124 an-/ausgeschaltet und NMOS-Transistoren 132 und 125 werden entsprechend aus-/angeschaltet. Dies ermöglicht, dass Ladungen im Vorladekondensator C1 und dem Referenzvorladekondensator C2 über den Sensorkondensator C3 und den Referenzkondensator C4 in den Schritten 420 bzw. 430 entladen werden. Ein Entladevorgang der Kondensatoren C1 und C2 wird unten genauer beschrieben.When a first clock signal CLK1 and a second clock signal CLK2 respectively change to a high / low level, become NMOS transistors 131 and 124 on / off and NMOS transistors 132 and 125 are switched off / on accordingly. This allows charges in the precharge capacitor C1 and the reference precharge capacitor C2 via the sensor capacitor C3 and the reference capacitor C4 in steps 420 respectively. 430 be discharged. A discharging operation of the capacitors C1 and C2 will be described below in more detail.

Das erste und das zweite Taktsignal CLK1 und CLK2 sind komplementäre Signale und ein Tastverhältnis des ersten Taktsignals CLK1 ist größer als das Tastverhältnis des zweiten Taktsignals CLK2. Wenn das erste Taktsignal CLK1 auf einen hohen Pegel steigt, werden die NMOS-Transistoren 131 und 124 angeschaltet. Da hierbei über einen Inverter 150 eine invertierte Version des ersten Taktsignals CLK1 an den Knoten N12 angelegt wird, werden Ladungen, die einer Kapazität CC3 entsprechen, am Sensorkondensator C3 geladen. Wenn das erste Taktsignal CLK1 auf einen niedrigen Pegel fällt und das zweite Taktsignal CLK2 auf einen hohen Pegel steigt, wird der NMOS-Transistor 131 ausgeschaltet und der NMOS-Transistor 132 wird angeschaltet. Auf diese Weise werden Ladungen am Kondensator C3 über den NMOS-Transistor 132 entladen. Hierbei wird eine Spannung des Knotens N12 über den Inverter 150 auf eine Versorgungsspannung VDD erhöht.The first and second clock signals CLK1 and CLK2 are complementary signals, and a duty ratio of the first clock signal CLK1 is greater than the duty ratio of the second clock signal CLK2. When the first clock signal CLK1 rises to a high level, the NMOS transistors become 131 and 124 turned on. Because of an inverter 150 an inverted version of the first clock signal CLK1 is applied to the node N12, charges, which correspond to a capacitance CC3, charged at the sensor capacitor C3. When the first clock signal CLK1 falls to a low level and the second clock signal CLK2 rises to a high level, the NMOS transistor becomes 131 turned off and the NMOS transistor 132 is turned on. In this way, charges on the capacitor C3 through the NMOS transistor 132 discharged. In this case, a voltage of the node N12 via the inverter 150 increased to a supply voltage VDD.

In einem nächsten Durchgang, in dem das erste Taktsignal CLK1 auf einen hohen Pegel zurückkehrt, wird eine Ladungsmenge im Sensorkondensator C3 als Q = C·V = C·(2·VDD – ΔV) ausgedrückt.In a next pass in which the first clock signal CLK1 returns to a high level becomes an amount of charge in the sensor capacitor C3 as Q = C * V = C * (2 * VDD -ΔV) expressed.

Hierbei ist C die Kapazität des Sensorkondensators C3, V eine Spannung des Knotens N11 und ΔV eine in einem vorhergehenden Durchgang reduzierte Spannung. Da eine Spannung des Knotens N12 eine Versorgungsspannung in einem vorhergehenden Durchgang des ersten und zweiten Taktsignals CLK1 und CLK2 ist, wird eine Spannung des Überprüfungsknotens CHK über den Sensorkondensator C3 und den NMOS-Transistor 132 proportional zu 2VDD reduziert.Here, C is the capacitance of the sensor capacitor C3, V is a voltage of the node N11, and ΔV is a voltage reduced in a previous pass. Since a voltage of the node N12 is a supply voltage in a previous pass of the first and second clock signals CLK1 and CLK2, a voltage of the check node CHK is applied via the sensor capacitor C3 and the NMOS transistor 132 reduced proportionally to 2VDD.

Da das erste und zweite Taktsignal CLK1 und CLK2 periodisch auf einen hohen Pegel und einen niedrigen Pegel überwechseln, wird der Kondensator C3 geladen und entladen. Dies ermöglicht, dass eine Spannung des Überprüfungsknotens CHK stufenweise erhöht wird. Gleichermaßen wird der Referenzkondensator C4 geladen und entladen, wenn die NMOS-Transistoren 124 und 125 abwechselnd an- und ausgeschaltet werden. Dies reduziert eine Spannung des Referenzknotens REF stufenweise.Since the first and second clock signals CLK1 and CLK2 periodically change to a high level and a low level, the capacitor C3 is charged and discharged. This allows a voltage of the check node CHK to be gradually increased. Similarly, the reference capacitor C4 is charged and discharged when the NMOS transistors 124 and 125 alternately switched on and off. This gradually reduces a voltage of the reference node REF.

Wenn ein dielektrischer Film nicht beschädigt ist, ist die Kapazität CC3 des Sensorkondensators C3 größer als die Kapazität CC4 des Refe renzkondensators C4. Dementsprechend wird eine Spannung des Überprüfungsknotens CHK schneller gesenkt als die des Referenzknotens REF. Wenn in Schritt 440 nach vorgegebenen Durchgängen des ersten und zweiten Taktsignals CLK1 und CLK2 eine Spannung des Referenzknotens REF ausreichend gesenkt ist, kann der Puffer 122 das Signal S1 mit einem niedrigen Pegel ausgeben. Der Inverter 121 invertiert das Signal S1 und gibt ein Referenzsignal REF_DET mit einem hohen Pegel aus. Wenn hierbei in Schritt 450 eine Spannung des Überprüfungsknotens CHK ausreichend gesenkt ist, gibt der Puffer 112 ein Überprüfungssignal CHK_DET mit einem niedrigen Pegel aus. Dementsprechend wird das Detektionssignal DET auf einem niedrigen Pegel gehalten. Wenn in Schritt 410 das Signal S1 auf einen niedrigen Pegel fällt, werden die PMOS-Transistoren 113 und 123 angeschaltet. Dies ermöglicht, dass die Überprüfungs- und Referenzknoten CHK und REF mit einer Vorsorgungsspannung vorgeladen werden.When a dielectric film is not damaged, the capacitance CC3 of the sensor capacitor C3 is larger than the capacitance CC4 of the reference capacitor C4. Accordingly, a voltage of the check node CHK is lowered faster than that of the reference node REF. When in step 440 after predetermined passes of the first and second clock signals CLK1 and CLK2 a voltage of the reference node REF is sufficiently lowered, the buffer 122 output the signal S1 at a low level. The inverter 121 inverts the signal S1 and outputs a reference signal REF_DET of a high level. If in step 450 a voltage of the check node CHK is sufficiently lowered, gives the buffer 112 a check signal CHK_DET of a low level. Accordingly, the detection signal DET is kept at a low level. When in step 410 the signal S1 falls to a low level, the PMOS transistors 113 and 123 turned on. This allows the check and reference nodes CHK and REF to be pre-charged with a supply voltage.

Wenn ein dielektrischer Film zwischen den Elektroden 211 und 212 des Sensorkondensators C3 entfernt ist, ist seine Kapazität CC3 reduziert. Dies führt langsam zu einer Senkung der Spannung des Überprüfungsknotens CHK, wie es in 3 gezeigt ist. Nach Ablauf einer Zeit wird das Überprüfungssignal CHK_DET auf einem hohen Pegel gehalten, wenn das Referenzsignal REF_DET ansteigt. Dementsprechend gibt in Schritt 460 das UND-Gatter 111 das Detektionssignal DET mit einem hohen Pegel aus, was anzeigt, dass eine integrierte Halbleiterschaltung gehackt ist.If a dielectric film between the electrodes 211 and 212 of the sensor capacitor C3 is removed, its capacitance CC3 is reduced. This leads slowly to a lowering of the voltage of the check node CHK, as it is in 3 is shown. After a lapse of time, the check signal CHK_DET is maintained at a high level when the reference signal REF_DET rises. Accordingly, in step 460 the AND gate 111 the detection signal DET of a high level, indicating that a semiconductor integrated circuit is hacked.

Bei der oben beschriebenen Konfiguration kann die Hacking-Detektorschaltung 100 der vorliegenden Erfindung basierend auf einer Menge an verbleibender Ladung am Vorladekondensator C1, nachdem die Ladungen des Vorladekondensators, der mit einer Versorgungsspannung vorgeladen wurde, schrittweise entladen wurden und nachdem eine vorgegebene Zeit vergangen ist, bestimmen, ob ein dielektrischer Film, der den Sensorkondensator C3 umgibt, entfernt wurde. Die vorliegende Hacking-Detektorschaltung 100 ist dazu ausgebildet, ein Hacking bei einer integrierten Halbleiterschaltung zu detektieren, indem eine Menge an entladenen Ladungen des Vorladekondensators C1 während einer gegebenen Zeitdauer akkumuliert wird, obwohl der Sensorkondensator C3, der auf einer Oberfläche der integrierten Halbleiterschaltung angeordnet ist, so ausgebildet ist, dass er im Vergleich zum Vorladekondensator C1 klein ist. Dementsprechend kann die Hacking-Detektorschaltung gemäß beispielhaften Ausführungsformen der vorliegenden Erfindung verhindern, dass ein Hacking der integrierten Halbleiterschaltung aufgrund von parasitären Kapazitäten fehlerhaft detektiert wird, obwohl eine Größe des Sensorkondensators C3 so ausgelegt ist, dass sie relativ klein ist.In the configuration described above, the hacking detector circuit 100 of the present invention based on an amount of remaining charge on the precharge capacitor C1 after the charges of the precharge capacitor precharged with a supply voltage have been discharged stepwise, and after a predetermined time has elapsed, determine whether a dielectric film surrounding the sensor capacitor C3 , was removed. The present hacking detector circuit 100 is configured to detect hacking in a semiconductor integrated circuit by accumulating an amount of discharged charges of the precharge capacitor C1 for a given period of time, although the sensor capacitor C3 disposed on a surface of the semiconductor integrated circuit is configured to be is small compared to the precharge capacitor C1. Accordingly, according to exemplary embodiments of the present invention, the hacking detector circuit can prevent hacking of the semiconductor integrated circuit from being erroneously detected due to parasitic capacitances, although a size of the sensor capacitor C3 is designed to be relatively small.

Wenn eine Größe des Sensorkondensators C3 klein wird, kann die Größe der Hacking-Detektorschaltung 100 reduziert werden. Dementsprechend erhöht sich die Anzahl an Hacking-Detektorschaltungen 100 in der integrierten Halbleiterschaltung 200. Wenn die Anzahl an Hacking-Detektorschaltungen 100 in der integrierten Halbleiterschaltung 200 erhöht ist, kann eine präzise Hacking-Detektion dennoch erreicht werden, obwohl ein auf einer Oberfläche der integrierten Halbleiterschaltung 200 ausgebildeter Isolierfilm (nicht gezeigt) teilweise entfernt ist.When a size of the sensor capacitor C3 becomes small, the size of the hacking detector circuit can be reduced 100 be reduced. Accordingly, the number of hacking detector circuits increases 100 in the semiconductor integrated circuit 200. , When the number of hacking detector circuits 100 in the semiconductor integrated circuit 200. is increased, however, a precise hacking detection can be achieved even though on a surface of the semiconductor integrated circuit 200. formed insulating film (not shown) is partially removed.

5 ist ein Schaltbild, das eine Hacking-Detektorschaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. 5 Fig. 10 is a circuit diagram showing a hacking detector circuit according to an exemplary embodiment of the present invention.

Wie bei der in 1 dargestellten Hacking-Detektorschaltung 100 wird ein erstes Taktsignal CLK1 an ein Ende N12 eines Sensorkondensators C3 und ein Ende N22 eines Referenzkondensators C4 über einen Inverter 150 angelegt. Im Gegensatz zur Hacking-Detektorschaltung von 1 ist eine in 5 dargestellte Hacking-Detektorschaltung 500 derart ausgebildet, dass die Enden N14 und N24 des Sensor- und Refe renzkondensators C13 und C14 mit Masse verbunden sind. Die Hacking-Detektorschaltung 500 von 5 ist ansonsten gleich der von 1.As with the in 1 illustrated hacking detector circuit 100 a first clock signal CLK1 is applied to one end N12 of a sensor capacitor a gate C3 and one end N22 of a reference capacitor C4 via an inverter 150 created. In contrast to the hacking detector circuit of 1 is an in 5 illustrated hacking detector circuit 500 formed such that the ends N14 and N24 of the sensor and Refe rence capacitor C13 and C14 are connected to ground. The hacking detector circuit 500 from 5 is otherwise equal to that of 1 ,

Wenn das erste und zweite Taktsignal CLK1 und CLK2 von hohem/niedrigem zu niedrigem/hohem Pegel wechseln, wird eine Ladungsmenge im Sensorkondensator C13 durch Q = C·V = C·(VDD – ΔV) ausgedrückt.If the first and second clock signals CLK1 and CLK2 of high / low change to low / high level, becomes an amount of charge in the sensor capacitor C13 by Q = C * V = C * (VDD -ΔV) expressed.

Hierbei ist C die Kapazität des Sensorkondensators C13, V eine Spannung des Knotens N13 und ΔV eine in einem vorhergehenden Durchgang des ersten und zweiten Taktsignals CLK1 und CLK2 reduzierte Spannung.in this connection C is the capacitance of the sensor capacitor C13, V is one Voltage of node N13 and ΔV one in a previous one Passage of the first and second clock signals CLK1 and CLK2 reduced Tension.

Da der Knoten N12 in einem vorhergehenden Durchgang des ersten und zweiten Taktsignals CLK1 und CLK2 eine Versorgungsspannung VDD aufweist, kann eine Spannung des Überprüfungsknoten CHK über den Sensorkondensator C3 und einen NMOS-Transistor 132 proportional zu VDD gesenkt werden.Since the node N12 has a supply voltage VDD in a previous pass of the first and second clock signals CLK1 and CLK2, a voltage of the check node CHK may be applied through the sensor capacitor C3 and an NMOS transistor 132 be reduced in proportion to VDD.

Wie aus den oben beschriebenen Gleichungen hervorgeht, sind, wenn jeweils ein Ende des Sensorkondensators und des Referenzkondensators, zum Beispiel an den Knoten N12 und N22, mit Masse verbunden ist, Entladungsgeschwindigkeiten von Überprüfungs- und Referenzknoten CHK und REF im Vergleich zum Fall, bei dem sie mit dem ersten Taktsignal CLK1 verbunden sind, verdoppelt. Im Vergleich zu der in 1 dargestellten Hacking-Detektorschaltung kann es jedoch doppelt so lang dauern, bis ein Hacking detektiert werden kann, nachdem die Knoten CHK und REF mit einer Versorgungsspannung vorgeladen sind. Die vorliegende Hacking-Detektorschaltung 500 ist so ausgebildet, dass sie mithilfe des Sensorkondensators C13, der eine geringe Größe aufweist, detektiert, ob ein Hacking in einer integrierten Halbleiterschaltung aufgetreten ist oder nicht.As is apparent from the equations described above, when one end of each of the sensor capacitor and the reference capacitor, for example at nodes N12 and N22, is connected to ground, discharge speeds of check and reference nodes CHK and REF are compared to the case where they are connected to the first clock signal CLK1, doubled. Compared to the in 1 however, it may take twice as long until a hacking can be detected after the nodes CHK and REF are pre-charged with a supply voltage. The present hacking detector circuit 500 is formed to detect whether hacking has occurred in a semiconductor integrated circuit or not by means of the sensor capacitor C13 having a small size.

6 ist ein Blockdiagramm, das eine Smartcard mit einer Hacking-Detektorschaltung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung zeigt. 6 FIG. 10 is a block diagram showing a smart card with a hacking detector circuit according to an exemplary embodiment of the present invention. FIG.

Mit Bezug zu 6 kann ein Smartcardchip 600 einen RAM 610, einen nichtflüchtigen Speicher 620, einen Prozessor 630, eine Eingabe/Ausgabe-Schnittstelle 640, einen Taktgenerator 650 und eine Hacking-Detektorschaltung 660 beinhalten, die über einen Bus 602 miteinander verbunden sind. Die Eingabe/Ausgabe-Schnittstelle 640 ist mit der Außenwelt (z. B. einem Host) über Terminals zur Aufnahme externer Energie und mit Terminals 604 zur Datenkommunikation verbunden. Die Eingabe/Ausgabe-Schnittstelle 640 kann dem USB-Protokoll, International-Standardization-Organization(ISO) 7816 und dergleichen entsprechen.In reference to 6 can be a smartcard chip 600 a RAM 610 , a non-volatile memory 620 , a processor 630 , an input / output interface 640 , a clock generator 650 and a hacking detector circuit 660 involve, over a bus 602 connected to each other. The input / output interface 640 is connected to the outside world (eg a host) via terminals for receiving external energy and terminals 604 connected to data communication. The input / output interface 640 can the USB protocol, International Standardization Organization (ISO) 7816 and the like.

Der Taktgenerator 650 kann in Abhängigkeit von Steuersignalen der Eingabe/Ausgabe-Schnittstelle 640 Taktsignale für den Smartcardchip 600 erzeugen. Ferner kann der Taktgenerator 650 erste und zweite Taktsignale für die Hacking-Detektorschaltung 660 erzeugen. Die Hacking-Detektorschaltung 660 spricht auf das erste und zweite Taktsignal CLK1 und CLK2 an, um zu detektieren, ob ein auf einer Oberfläche des Smartcardchips 600 ausgebildeter Isolierfilm entfernt wurde. Die Hacking-Detektorschaltung 660 gibt basierend auf dem Detektionsergebnis ein Detektionssignal DET an den Prozessor 630. Die Hacking-Detektorschaltung 660 kann so wie die in 1 oder 5 Dargestellte ausgebildet sein.The clock generator 650 can depending on control signals of the input / output interface 640 Clock signals for the smart card chip 600 produce. Furthermore, the clock generator 650 first and second clock signals for the hacking detector circuit 660 produce. The hacking detector circuit 660 is responsive to the first and second clock signals CLK1 and CLK2 for detecting whether one is on a surface of the smart card chip 600 formed insulating film was removed. The hacking detector circuit 660 Gives a detection signal DET to the processor based on the detection result 630 , The hacking detector circuit 660 can be like the ones in 1 or 5 Be represented.

Der Prozessor 630 setzt den Smartcardchip 600 in Abhängigkeit von einer Aktivierung des Detektionssignals DET von der Hacking-Detekt orschaltung 660 so zurück, dass verhindert wird, dass in den Speichern 610 und 620 gespeicherte Daten oder über den Bus 602 übertragene Daten durch Hacking belauscht oder beschädigt werden.The processor 630 sets the smart card chip 600 in response to activation of the detection signal DET from the hacking detector 660 so back that prevents being in the stores 610 and 620 stored data or over the bus 602 transmitted data is hacked or damaged by hacking.

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Zitierte Nicht-PatentliteraturCited non-patent literature

- ISO DIS 10536 [0004]
International Standardization Organization (ISO) 7816 [0049]

Claims

Integrated semiconductor circuit, comprising: - one Precharge capacitor (C1) connected to a preloaded check node (CHK) is connected, A sensor capacitor (C3), configured to discharge the precharge capacitor (C1) when the sensor capacitor (C3) is exposed, and - one Detector, which is designed to periodically based on a To detect the voltage of the check node (CHK), whether the sensor capacitor (C3) is exposed.

Integrated semiconductor circuit according to claim 1, wherein a capacitance of the sensor capacitor is smaller as a capacity of the precharge capacitor.

A semiconductor integrated circuit according to claim 1 or 2, wherein the sensor capacitor during a detection interval gradually discharges.

Semiconductor integrated circuit according to one of claims 1 to 3, further comprising: - a discharge circuit ( 130 ) connected between the verify node and one end of the sensor capacitor and configured to discharge the sensor capacitor in response to a first and a second clock signal.

A semiconductor integrated circuit according to claim 4, wherein the discharge circuit comprises: - a first transistor ( 131 ) driven by the first clock signal and connected between the check node and the one end of the sensor capacitor, and - a second transistor ( 132 ) driven by the second clock signal and connected between the one end of the sensor capacitor and a ground voltage.

A semiconductor integrated circuit according to any one of claims 1 to 5, wherein the detector comprises: - a buffer ( 112 ) configured to output a verification signal in response to a voltage of the verification node, - a reference signal generation circuit ( 120 ) which is adapted to generate a reference signal, and - a logic circuit ( 111 ) configured to compare the verification signal and the reference signal and output a detection signal indicating whether the sensor capacitor is exposed.

A semiconductor integrated circuit according to claim 6, wherein said reference signal generating circuit comprises: - a reference precharge capacitor (C2) connected between a reference node and a ground voltage, - a reference capacitor (C4) connected to a second node, - a third transistor (C4) 124 ), which is looped between the reference node and a first node and which is driven by a first clock signal, and - a fourth transistor ( 125 ) which is connected between the first node and a ground voltage and which is driven by a second clock signal.

Integrated semiconductor circuit according to one of the claims 1 to 7, wherein in a normal mode, a voltage of the check node discharged faster than a voltage of the reference node.

Integrated semiconductor circuit according to one of the claims 1 to 8, wherein in the event that the sensor capacitor is exposed, a tension of the verification node discharged more slowly than a voltage of the reference node.

Integrated semiconductor circuit according to one of the claims 7-9, wherein the precharge capacitor and the reference precharge capacitor the same size.

Integrated semiconductor circuit according to one of the claims 7 to 10, wherein the reference capacitor is smaller than the Referenzvorladekondensator.

Integrated semiconductor circuit according to one of the claims 7 to 11, wherein in a normal mode, a capacity of the sensor capacitor is greater than a capacity of the reference capacitor.

Integrated semiconductor circuit according to one of the claims 7 to 12, wherein in the event that the sensor capacitor is exposed, the capacitance of the sensor capacitor smaller is the capacity of the reference capacitor.

A semiconductor integrated circuit according to any one of claims 1 to 13, wherein the detector further comprises a precharge circuit ( 115 ) configured to pre-charge the verify node and the reference node at a given voltage.

A semiconductor integrated circuit according to any one of claims 6 to 14, wherein the reference signal generating circuit further comprises: - a buffer ( 122 ), which is designed to output a first signal as a function of a voltage of the reference node, - an inverter ( 121 ) configured to invert the first signal to the reference signal output, and - a first precharge transistor ( 123 ), which is looped between a supply voltage and the reference node and which is driven by the first signal.

The semiconductor integrated circuit of claim 15, wherein the detector further comprises a second precharge transistor (15). 113 ) connected between a supply voltage and the check node and driven by the first clock signal.

Integrated semiconductor circuit according to one of the claims 4 to 16, wherein the one end of the sensor capacitor with the discharge circuit is connected and the other end of the sensor capacitor to ground connected is.

A semiconductor integrated circuit according to any one of claims 4 to 16, further comprising: - an inverter ( 150 ) configured to invert the first clock signal, wherein the one end of the sensor capacitor is connected to the discharge circuit and the other end of the sensor capacitor is connected to an output of the inverter.

Smart card comprising: - a hacking detector with a semiconductor integrated circuit according to one of the claims 1 to 18 and - a processor that uses the smart card resets in response to the detection signal.

Hacking detection method for an integrated Semiconductor circuit with the steps: - Pre-charge a precharge capacitor (C1) and a reference precharge capacitor (C2), - Discharging the precharge capacitor (C1) by means a sensor capacitor (C3), - Discharge of the reference pre-charge capacitor (C2) by means of a reference capacitor (C4) and Determine that the semiconductor integrated circuit is hacked when a Amount of remaining charge on the reference capacitor (C4) and the precharge capacitor (C1) is greater than one given amount of charge is.

A hacking detection method according to claim 20, wherein discharging the precharge capacitor comprises: - Connect one end of the precharge capacitor with one end of the sensor capacitor in response to a first clock signal, - Disconnect one end of the precharge capacitor from the one end of the sensor capacitor in response to the first clock signal and - unloading of the one end of the sensor capacitor in dependence from a second clock signal.

Hacking detection method according to claim 20 or 21, wherein discharging the reference precharge capacitor comprises: - Connect one end of the reference precharge capacitor with one end of the reference capacitor in response to a first clock signal, - Disconnect one end of the reference precharge capacitor from the one end of the reference capacitor in dependence on the first Clock signal and - discharging the one end of the reference capacitor in response to a second clock signal.

Hacking detection method according to claim 21 or 22, wherein a capacitance of the sensor capacitor is smaller is the first one as a capacity of the precharge capacitor and the second clock signal are complementary signals and the first clock signal has a larger duty cycle as the second clock signal.