DE102007057097A1 - Semiconductor memory integrated circuit (IC) has selecting circuit to selectively connect bit lines to first output bit line and source lines to source voltage, and sense amplifier to sense data based on voltage on first output bit line - Google Patents

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Ki-Whan Yongin Song
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Abstract

The memory IC has word lines, source lines, and bit lines intersecting the word lines. Memory cells are formed at intersections of the word lines and bit lines. Each memory cell has a floating body cell which has a gate connected to word line, a drain connected to one bit line, and a source connected to one source line. A bit line and source line selecting circuit selectively connects each of the bit lines to first output bit line, and selectively connects the source lines to source voltage. A sense amplifier (208) is configured to sense data based on a voltage on the first output bit line. Independent claims are also included for the following: (1) Operation method of the semiconductor memory IC; and (2) Sense amplification method in the semiconductor memory IC.

Description

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung, ein Verfahren zum Betreiben einer integrierten Halbleiterspeicherschaltung und ein Verfahren zur Leseverstärkung in einer integrierten Halbleiterspeicherschaltung.The The present invention relates to a semiconductor integrated circuit, a method of operating an integrated semiconductor memory circuit and a method for reading amplification in an integrated semiconductor memory circuit.

1 zeigt eine vorbekannte integrierte Halbleiterspeicherschaltung. Wie gezeigt, umfasst die Speicherschaltung eine Speicherfeld- und Lesestruktur 100, die weiter unten unter Bezugnahme auf die 2-4 detaillierter beschrieben wird. Ein Befehlsdecodierer 102 empfängt einen Befehl CMD (z. B. Lesen, Schreiben usw.) und decodiert den Befehl in Steuersignale zum Steuern eines Zeilendecodierers 104 und eines Spaltendecodierers 106. Der Zeilendecodierer 104 und der Spaltendecodierer 106 empfangen die Steuersignale und Adressinformationen und erzeugen Treibesignale basierend auf den Steuersignalen und den Adressinformationen. Beispielsweise erzeugt der Zeilendecodierer 104 Wortleitungstreibesignale zum Treiben von Wortleitungen WL der Speicherfeld- und Lesestruktur 100. Der Spaltendecodierer 106 erzeugt Bitleitungsauswahlsignale BLS zum Treiben von Bitleitungsaus wählern der Speicherfeld- und Lesestruktur 100. Daten, welche von der Speicherfeld- und Lesestruktur 100 ausgegeben werden, werden auf Eingangs-/Ausgangs(I/O)-Leitungen ausgegeben und diese Ausgabedaten werden durch einen I/O-Leseverstärker 108 gelesen. 1 shows a prior art integrated semiconductor memory circuit. As shown, the memory circuit includes a memory array and read structure 100 , which are further below with reference to the 2 - 4 will be described in more detail. An instruction decoder 102 receives a command CMD (eg, read, write, etc.) and decodes the command into control signals for controlling a row decoder 104 and a column decoder 106 , The row decoder 104 and the column decoder 106 receive the control signals and address information and generate drive signals based on the control signals and the address information. For example, the row decoder generates 104 Word line drive signals for driving word lines WL of the memory array and read structure 100 , The column decoder 106 generates bit line select signals BLS for driving bit line selectors of the memory array and read structure 100 , Data derived from the memory array and read structure 100 are output on input / output (I / O) lines and these output data are sent through an I / O sense amplifier 108 read.

2 zeigt den Aufbau eines Zellenfelds 1 und von Datenleseschaltungen 3, die mit ersterem in der Speicherfeld- und Lesestruktur 100 verbunden sind. Eine DRAM-Zelle MC ist aus einem MISFET gebildet, der einen Kanalkörper (channel body) in einem Floating-Zustand aufweist. Dieser Typ von Speicherzelle wird allgemein auch als eine Floating-Body-Zelle bezeichnet. Die Struktur einer DRAM-Zelle MC unter Verwendung eines n-Kanal-MISFET ist in 3 dargestellt. Wie in 3 gezeigt, weist die DRAM-Zelle MC ein Siliziumsubstrat 10, eine p-Typ-Siliziumschicht 12, die gegenüber dem Siliziumsubstrat 10 durch eine Isolationsschicht 11, wie eine Siliziumoxidschicht, isoliert ist, eine Gate-Elektrode 14, die mit einer dazwischen liegenden Gate-Isolationsschicht 13 gebildet ist, und n-Typ-Diffusionsbereiche 15 und 16 auf, bei denen es sich um Source bzw. Drain handelt. Die p-Typ-Siliziumschicht 12 zwischen den n-Typ-Diffusionsbereichen 15 und 16 dient als ein Kanalkörper. 2 shows the structure of a cell field 1 and data read circuits 3 that with the former in the memory array and reading structure 100 are connected. A DRAM cell MC is formed of a MISFET having a channel body in a floating state. This type of memory cell is also commonly referred to as a floating body cell. The structure of a DRAM cell MC using an n-channel MISFET is shown in FIG 3 shown. As in 3 As shown, the DRAM cell MC has a silicon substrate 10 , a p-type silicon layer 12 facing the silicon substrate 10 through an insulation layer 11 , like a silicon oxide layer, is insulated, a gate electrode 14 with an intervening gate insulation layer 13 is formed, and n-type diffusion regions 15 and 16 on which it is source or drain. The p-type silicon layer 12 between the n-type diffusion regions 15 and 16 serves as a channel body.

Das Speicherzellenfeld 1 ist strukturiert, wie in 4 gezeigt. Insbesondere besitzt jede der DRAM-Zellen MC einen Floating-Kanalkörper, welche voneinander isoliert sind, wobei Source-Anschlüsse der DRAM-Zellen MC auf einer Referenzspannung (Massepotential) fixiert sind, wobei Gate-Anschlüsse der DRAM-Zellen, die in einer Richtung ausgerichtet sind, mit Wortleitungen WL verbunden sind und wobei Drain-Anschlüsse der DRAM-Zellen, die in einer Richtung ausgerichtet sind, welche die Wortleitungen WL schneidet, mit Bitleitungen BL verbunden sind.The memory cell array 1 is structured as in 4 shown. More specifically, each of the DRAM cells MC has a floating channel body which are insulated from each other, with source terminals of the DRAM cells MC fixed to a reference voltage (ground potential), and gate terminals of the DRAM cells aligned in one direction are connected to word lines WL and wherein drain terminals of the DRAM cells aligned in a direction intersecting the word lines WL are connected to bit lines BL.

Die DRAM-Zelle MC speichert dynamisch einen ersten Datenzustand, in welchem die p-Typ-Siliziumschicht 12, welche den Kanalkörper bildet, auf ein erstes Potential gesetzt ist, und einen zweiten Datenzustand, in welchem die p-Typ-Siliziumschicht 12 auf ein zweites Potential gesetzt ist. Genauer gesagt, wird der erste Datenzustand in einer Weise geschrieben, dass Spannungen mit hohem positiven Pegel an eine ausgewählte Wortleitung WL und eine ausgewählte Bitleitung BL angelegt werden, um zu bewirken, dass eine ausgewählte DRAM-Zelle eine Pentodenoperation durchführt und dass Majoritätsladungsträger (Löcher im Falle des n-Kanals), die durch Stoßionisation erzeugt werden, welche in der Nähe des Drain-Übergangs auftritt, in dem Kanalkörper gehalten werden. Hierbei handelt es sich beispielsweise um Daten bzw. um ein Datum „1". Der zweite Datenzustand wird in einer Weise geschrieben, dass eine Spannung mit hohem Pegel an die ausgewählte Wortleitung WL angelegt wird, um das Kanalkörperpotential durch kapazitive Kopplung anzuheben, während ein Potential der ausgewählten Bitleitung BL auf einen niedrigen Pegel gesetzt wird, und ein Strom in Durchlassrichtung (forward biss current) wird zu dem Übergangsbereich des Kanalkörpers und des Drain-Anschlusses der ausgewählten DRAM-Zelle geleitet, um die Majoritätsladungsträger in dem Kanalkörper in den Drain-Anschluss zu emittieren. Hierbei handelt es sich beispielsweise um Daten bzw. um ein Datum „0". Die DRAM-Zelle MC kann auch durch gateinduzierten Drain-Leckstrom (gate induced drain leakage – GIDL) in dem ersten Datenzustand geschrieben werden. Hierbei wird ein negatives Potential an die Wortleitung angelegt, während ein positives Potential an die Bitleitung angelegt wird. Der Source-Anschluss verbleibt wiederum bei der festen Referenz- bzw. Massespannung. Dies bewirkt ein Überlappen eines starken elektrischen Feldes in dem Gate-/Drain-Bereich und ein Tunneln von Elektronen aus dem Valenzband in das Leitungsband tritt auf. Die tunnelnden Elektronen erzeugen Elektron-Loch-Paare und Elektronen bewegen sich zu dem Drain-Anschluss, während sich Löcher zu dem Körper oder Body bewegen. Somit steigt das Körper- oder Bodypotential des Transistors wie im Falle der Stoßionisation; allerdings ist der Strom, welcher durch GIDL erzeugt wird, viel kleiner als bei der Stoßionisation.The DRAM cell MC dynamically stores a first data state in which the p-type silicon layer 12 , which forms the channel body, is set at a first potential, and a second data state, in which the p-type silicon layer 12 is set to a second potential. More specifically, the first data state is written in a manner that high positive level voltages are applied to a selected word line WL and a selected bit line BL to cause a selected DRAM cell to perform a pentode operation and that majority carriers (holes in the Trap of the n-channel) generated by impact ionization, which occurs near the drain junction, are held in the channel body. This is, for example, data or a data "1." The second data state is written in such a manner that a high level voltage is applied to the selected word line WL to boost the channel body potential by capacitive coupling while a potential the selected bit line BL is set to a low level, and a forward-to-current current is conducted to the transition area of the channel body and the drain terminal of the selected DRAM cell to drain the majority carriers in the channel body into the drain terminal This is, for example, data or a date "0". The DRAM cell MC may also be written by gate-induced drain leakage (GIDL) in the first data state. In this case, a negative potential is applied to the word line, while a positive potential is applied to the bit line. The source terminal in turn remains at the fixed reference or ground voltage. This causes overlap of a strong electric field in the gate / drain region and tunneling of electrons from the valence band into the conduction band occurs. The tunneling electrons create electron-hole pairs and electrons move to the drain port as holes move to the body or body. Thus, the body or body potential of the transistor increases as in the case of impact ionization; however, the current generated by GIDL is much smaller than impact ionization.

Als ein Ergebnis des Vorspannens des Substrats durch das Kanalkörperpotential ist eine Schwellspannung Vth1 im Falle der Daten „1" niedriger als eine Schwellspannung Vth0 im Falle der Daten „0". Folglich können zum Zeitpunkt einer Datenleseoperation die Daten bewertet werden, indem eine Zellstromdifferenz detektiert wird, die durch eine Schwellspannungsdifferenz hervorgerufen wird.When a result of biasing the substrate through the channel body potential For example, in the case of the data "1", a threshold voltage Vth1 is lower than one Threshold voltage Vth0 in the case of data "0." Consequently, at the time of a data read operation the data is evaluated by detecting a cell current difference which is caused by a threshold voltage difference.

Es sei darauf hingewiesen, dass die DRAM-Zelle der genannten Art den Bedarf an einem Kondensator zum Speichern von Daten eliminiert und zu einer weiteren Reduzierung der Größe von integrierten Halbleiterspeicherschaltungen beiträgt.It It should be noted that the DRAM cell of the type mentioned the Need for a capacitor for storing data is eliminated and to further reduce the size of integrated semiconductor memory circuits contributes.

Der Datenspeicherzustand wird bewertet, indem ein Zellstrom mit einem Referenzstrom verglichen wird. Als eine Quelle für den Referenzstrom wird eine Dummyzelle DMC präpariert, wie in 2 gezeigt. Die Dummyzelle DMC kann allgemein derart ausgebildet sein, dass der erzeugte Referenzstrom einen Zwischenwert zwischen einem Zellstrom Icell1, wenn die DRAM-Zelle den „1"-Daten entspricht, und einem Zellstrom Icell0, wenn die DRAM-Zelle der „0" entspricht, aufweist. Allerdings ist in 2 die Dummyzelle DMC aus zwei MISFETs gebildet, welche dieselbe Struktur wie die DRAM-Zelle MC aufweisen und deren Drain-Anschlüsse parallel zu einer Dummybitleitung DBL verbunden sind, die für jede Mehrzahl von Bitleitungen vorgesehen ist.The data storage state is evaluated by comparing a cell stream with a reference stream. As a source for the reference current, a dummy cell DMC is prepared as in 2 shown. The dummy cell DMC may be generally configured such that the generated reference current has an intermediate value between a cell current Icell1 when the DRAM cell corresponds to the "1" data and a cell current Icell0 when the DRAM cell corresponds to "0" , However, in 2 the dummy cell DMC is formed of two MISFETs having the same structure as the DRAM cell MC and having their drain terminals connected in parallel with a dummy bit line DBL provided for each plurality of bit lines.

Die „0"-Daten werden in einen MISFET MC0 geschrieben und die „1"-Daten werden in den anderen MISFET-MC1 geschrieben. Gate-Anschlüsse der MISFETs-MC0 bzw. MC1 sind mit Dummywortleitungen DWL1 bzw. DWL2 verbunden. Die Dummywortleitungen DWL1 und DWL2 werden gleichzeitig mit einer ausgewählten Wortleitung WL zum Zeitpunkt einer Datenleseoperation selektiv getrieben. Folglich ergibt sich ein Referenzstrom Iref gemäß Iref = Icell0 + Icell1, welcher durch die Dummybitleitung DBL geleitet wird. Entsprechend wird in den Datenleseschaltungen 3 ein Zellstrom 2·Icell erzeugt, welcher doppelt so groß ist wie ein detektierter Zellstrom Icell, um mit dem oben erwähnten Referenzstrom Iref verglichen zu werden.The "0" data is written in one MISFET MC0 and the "1" data is written in the other MISFET-MC1. Gate terminals of MISFETs MC0 and MC1 are connected to dummy word lines DWL1 and DWL2, respectively. The dummy word lines DWL1 and DWL2 are selectively driven simultaneously with a selected word line WL at the time of a data read operation. Consequently, a reference current Iref results according to Iref = Icell0 + Icell1, which is passed through the dummy bit line DBL. Accordingly, in the data read circuits 3 a cell current 2 × Icell is generated which is twice as large as a detected cell current Icell in order to be compared with the above-mentioned reference current Iref.

Wie in 2 gezeigt, sind die Datenleseschaltungen 3 mit den Bitleitungen BL des Zellenfelds 1 über Bitleitungsauswahlschaltungen 2a verbunden. Die Bitleitungsauswahlschaltungen 2a sind Multiplexer, von denen jeder eine Leitung aus einer Mehrzahl der Bitleitungen auswählt. In dem Beispiel gemäß 1 wählt jede der Bitleitungsauswahlschaltungen 2a eine Leitung aus vier Bitleitungen BL0 bis BL3 in Abhängigkeit von Auswahlsignalen BSL0 bis BSL3 für den Spaltendecodierer 106 aus. Die Mehrzahl von Datenleseschaltungen 3 teilt sich eine Referenzspannungserzeugungsschaltung 6, die mit der Dummybitleitung DBL verbunden ist, welche für jede Mehrzahl von Bitleitungen vorgesehen ist. Die Referenzspannungserzeugungsschaltung 6 erzeugt in einem Referenzknoten RSN eine Referenzspannung entsprechend dem oben genannten Referenzstrom Iref, welcher durch die Dummybitleitung DBL und die Dummybitleitungsauswahlschaltung 2b geleitet wird. Jeder von ersten Stromleseverstärkern 4a umfasst Stromspiegelschaltkreise, welche den oben genannten doppelten Zellstrom 2·Icell erzeugen, vergleicht diesen mit dem Referenzstrom Iref und erzeugt im Leseknoten SN ein Potential entsprechend den Daten. Anschließend sind zweite Leseverstärker 4b vorgesehen, von denen jeder die Differenz in dem Potential zwischen den Leseknoten SN und dem Referenzknoten RSN detektiert.As in 2 shown are the data read circuits 3 with the bit lines BL of the cell array 1 via bit line selection circuits 2a connected. The bit line selection circuits 2a are multiplexers, each of which selects one of a plurality of the bit lines. In the example according to 1 selects each of the bit line selection circuits 2a a line of four bit lines BL0 to BL3 in response to selection signals BSL0 to BSL3 for the column decoder 106 out. The majority of data read circuits 3 shares a reference voltage generation circuit 6 which is connected to the dummy bit line DBL provided for each plurality of bit lines. The reference voltage generation circuit 6 generates in a reference node RSN a reference voltage corresponding to the above-mentioned reference current Iref, which is supplied by the dummy bit line DBL and the dummy bit line selection circuit 2 B is directed. Each of first current sense amplifiers 4a comprises current mirror circuits which generate the above-mentioned double cell current 2 · Icell, compares this with the reference current Iref and generates in the read node SN a potential corresponding to the data. Then there are second sense amplifiers 4b each of which detects the difference in potential between the read node SN and the reference node RSN.

Zusätzlich sind zwischen den Leseverstärkern 4a und Datenleitungen DL (welche mit den Bitleitungen BL über die Bitleitungsauswahl schaltungen 2a verbunden sind) und zwischen der Referenzspannungserzeugungsschaltung 6 und einer Referenzdatenleitung RDL (welche mit der Dummybitleitung DBL über eine Dummybitleitungsauswahlschaltung 2b durch Steuern eines Signals DBSL verbunden ist) Klemmschaltungen 5 vorgesehen, um das Ansteigen der Spannungen der Bitleitungen BL bzw. der Dummybitleitung DBL zum Zeitpunkt der Datenleseoperation zu unterdrücken. Die Klemmschaltungen 5 verhindern ein fehlerhaftes Schreiben in der DRAM-Zelle MC und in der Dummyzelle DMC zum Zeitpunkt der Datenleseoperation und insbesondere unterdrücken die Klemmschaltungen 5 die Spannungen der Bitleitungen BL und der Dummybitleitung DBL auf einem niedrigen Pegel, so dass die ausgewählte Speicherzelle und die Dummyzelle zum Zeitpunkt der Datenleseoperation eine Triodenoperation durchführen.In addition, there are between the sense amplifiers 4a and data lines DL (which are connected to the bit lines BL via the bit line selection circuits 2a connected) and between the reference voltage generating circuit 6 and a reference data line RDL (which is connected to the dummy bit line DBL via a dummy bit line selection circuit 2 B connected by controlling a signal DBSL) clamping circuits 5 provided to suppress the increase of the voltages of the bit lines BL and the dummy bit line DBL at the time of the data read operation. The clamping circuits 5 prevent erroneous writing in the DRAM cell MC and in the dummy cell DMC at the time of the data read operation, and in particular suppress the clamp circuits 5 the voltages of the bit lines BL and the dummy bit line DBL are at a low level, so that the selected memory cell and the dummy cell perform a triode operation at the time of the data read operation.

Der Erfindung liegt das technische Problem zugrunde, eine integrierte Halbleiterschaltung, ein Verfahren zum Betreiben einer integrierten Halbleiterspeicherschaltung und ein Verfahren zur Leseverstärkung in einer integrierten Halbleiterspeicherschaltung anzugeben, die verglichen mit dem Stand der Technik verbesserte Eigenschaften aufweisen.Of the Invention is based on the technical problem, an integrated Semiconductor circuit, a method of operating an integrated Semiconductor memory circuit and a method for reading amplification in an integrated semiconductor memory circuit indicate that compared have improved properties with the prior art.

Die Erfindung löst das Problem mittels einer integrierten Halbleiterschaltung gemäß dem Patentanspruch 1, dem Patentanspruch 25, dem Patentanspruch 28, dem Patentanspruch 29 oder dem Patentanspruch 37, mittels eines Verfahrens zum Betreiben einer integrierten Halbleiterspeicherschaltung gemäß dem Patentanspruch 30 und mittels eines Verfahrens zur Leseverstärkung in einer integrierten Halbleiterspeicherschaltung gemäß dem Patentanspruch 35.The invention solves the problem by means of a semiconductor integrated circuit according to claim 1, claim 25, claim 28, claim 29 or claim 37, by means of a method for operating an integrated semiconductor memory circuit according to claim 30 and by means of a method for reading amplification in one integrated semiconductor memory Circuit according to claim 35.

Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben, deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen wird, um unnötige Textwiederholungen zu vermeiden.advantageous Embodiments of the invention are specified in the subclaims, the text of which is hereby incorporated by reference into the description will be unnecessary To avoid repeated text.

Vorteilhafte Ausgestaltungen der Erfindung, die weiter unten detailliert beschrieben sind, sowie zur Erleichterung des Verständnisses der Erfindung erörterte Ausgestaltungen des Standes der Technik sind in den Zeichnungen dargestellt. Es zeigt/zeigen:advantageous Embodiments of the invention, described in detail below As well as to facilitate the understanding of the invention discussed embodiments The prior art are shown in the drawings. It shows / show:

1 eine vorbekannte integrierte Halbleiterspeicherschaltung; 1 a prior art integrated semiconductor memory circuit;

2 die Ausgestaltung eines Zellenfelds und damit verbundener Datenleseschaltungen in der Speicherfeld- und Lesestruktur gemäß 1; 2 the embodiment of a cell array and associated data read circuits in the memory array and read structure according to 1 ;

3 die Struktur einer DRAM-Zelle MC in 2 unter Verwendung eines n-Kanal-MISFET; 3 the structure of a DRAM cell MC in 2 using an n-channel MISFET;

4 die Struktur des in 2 gezeigten Speicherzellenfelds; 4 the structure of in 2 shown memory cell array;

5 ein integriertes Halbleiterspeicherelement gemäß einer Ausgestaltung der vorliegenden Erfindung; 5 an integrated semiconductor memory device according to an embodiment of the present invention;

6 einen Teil eines Zellenfelds und damit verbundener Datenleseschaltungen in der Speicherfeld- und Lesestruktur gemäß 5; 6 a portion of a cell array and associated data read circuits in the memory array and read structure according to 5 ;

7 die Datenleseschaltung gemäß 6 in näheren Einzelheiten; 7 the data read circuit according to 6 in more detail;

8 in grafischer und in Zeitablaufform das Anlegen von Spannungen zum Schreiben einer „1" und anschließend einer „0" gemäß der unten angegebenen Tabelle 1; 8th in graphical and in time form, applying voltages to write a "1" and then a "0" according to Table 1 below;

9 in grafischer und in Zeitablaufform das Anlegen von Spannungen zum Schreiben einer „1" und anschließend einer „0" gemäß der unten angegebenen Tabelle 3; 9 in graphical and time-phased form, applying voltages to write a "1" and then a "0" according to Table 3 below;

10 in grafischer und in Zeitablaufform die Anwendung von Spannungen zum Schreiben einer „1" und anschließend einer „0" gemäß der unten angegebenen Tabelle 5; 10 graphically and in time, the application of voltages to write a "1" and then a "0" according to Table 5 below;

11 einen Teil eines Zellenfelds und damit verbundener Datenleseschaltungen in der Speicherfeld- und Lesestruktur 200 in 5 gemäß einer anderen Ausgestaltung; 11 a portion of a cell array and associated data read circuits in the memory array and read structure 200 in 5 according to another embodiment;

12 die Datenleseschaltung in 11 in näheren Einzelheiten; 12 the data reading circuit in 11 in more detail;

13 einen Teil eines Zellenfelds und damit verbundener Datenleseschaltungen in der Speicherfeld- und Lesestruktur 200 in 5 gemäß einer weiteren Ausgestaltung; 13 a portion of a cell array and associated data read circuits in the memory array and read structure 200 in 5 according to a further embodiment;

14 eine beispielhafte Ausgestaltung der Sourceleitungs-Leistungsversorgung in 5; und 14 an exemplary embodiment of the source line power supply in 5 ; and

15 eine weitere beispielhafte Ausgestaltung, die einen Halbleiterspeicher verwendet. 15 another exemplary embodiment that uses a semiconductor memory.

Es sei darauf hingewiesen, dass ein Element oder eine Schicht, das bzw. die als „auf" oder „an" einem anderen Element oder einer anderen Schicht angeordnet oder als damit „verbunden" oder „gekoppelt" beschrieben ist, direkt auf oder an dem anderen Element oder der anderen Schicht angeordnet oder direkt damit verbunden oder gekoppelt sein kann oder dass Zwischenelemente oder Zwischenschichten vorhanden sein können. Wenn dagegen ein Element als „direkt auf/an" einem anderen Element oder einer anderen Schicht angeordnet, als damit „direkt verbunden" oder als damit „direkt gekoppelt" beschrieben ist, sind keine Zwischenelemente oder Zwischenschichten vorhanden. Vorliegend umfasst der Ausdruck „und/oder" beliebige und alle Kombinationen von einem oder mehreren der entsprechend aufgelisteten Elemente.It It should be noted that an element or a layer, the or as "on" or "on" another element or another layer or described as being "connected" or "coupled", directly on or on the other element or the other layer can be arranged or directly connected or coupled or that intermediate elements or intermediate layers may be present. If on the other hand an element as "direct on / at "another Element or another layer arranged, as with "direct connected "or as so "direct coupled "described is, there are no intermediate elements or intermediate layers. As used herein, the term "and / or" includes any and all combinations of one or more of the correspondingly listed elements.

Räumlich relative Begriffe, wie „unterhalb", „darunter", „untere/r/s", „darüber", „obere/r/s" und dergleichen können vorliegend zur Erleichterung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem anderen Element oder anderen Elementen oder mit einem anderen Merkmal oder anderen Merkmalen zu beschreiben, wie in den Figuren dargestellt. Es sei darauf hingewiesen, dass die räumlich relativen Begriffe dazu bestimmt sein können, zusätzlich zu der Orientierung oder Ausrichtung, die in den Figuren gezeigt ist, unterschiedliche Ausrichtungen oder Orientierungen des Elements während dessen Verwendung oder Betriebs zu umfassen. Wenn beispielsweise das Element in den Figuren umgedreht wird, wären Elemente, die als „unter" oder „unterhalb" anderen Elementen oder Merkmalen beschrieben sind, dann „über" den anderen Elementen oder Merkmalen angeordnet. Somit kann der beispielhafte Begriff „unter" sowohl eine Anordnung oberhalb als auch eine Anordnung unterhalb beinhalten. Das Element kann in anderer Weise orientiert sein (um 90° gedreht oder in anderen Orientierungen) und die räumlich relativen Beschreibungen, die vorliegend verwendet werden, können entsprechend interpretiert werden.Spatially relative terms, such as "below,""below,""lower,""above,""upper," and the like, may be used herein to facilitate the description of the relationship of an element or feature with another element or elements or with another feature or other features as shown in the figures. It should be understood that the spatially relative terms may be determined to include, in addition to the orientation or orientation shown in the figures, different orientations or orientations of the element during its use or operation. For example, if the element in the figures is turned over, elements described as being "below" or "below" other elements or features would then be located "above" the other elements or features Arrangement above and include an arrangement below. The element may be oriented in other ways (rotated 90 ° or in other orientations) and the spatially relative descriptions used herein may be interpreted accordingly.

5 zeigt ein integriertes Halbleiterspeicherelement gemäß einer Ausgestaltung der vorliegenden Erfindung. Wie gezeigt, umfasst das Speicherelement eine Speicherfeld- und Lesestruktur 200, die weiter unten unter Bezugnahme auf die 6 und 7 genauer beschrie ben wird. Ein Befehlsdecodierer 202 empfängt einen Befehl CMD (z. B. Lesen, Schreiben usw.) und decodiert den Befehl in Steuersignale zum Steuern eines Zeilendecodierers 204, eines Spaltendecodierers 206 und einer Sourceleitungs-Leistungsversorgung 210. Der Zeilendecodierer 204 und der Spaltendecodierer 206 empfangen die Steuersignale und Adressinformationen und erzeugen Treibesignale basierend auf den Steuersignalen und den Adressinformationen. Beispielsweise erzeugt der Zeilendecodierer 204 Wortleitungstreibesignale zum Treiben von Wortleitungen WL der Speicherfeld- und Lesestruktur 200. Wie weiter unten in näheren Einzelheiten beschrieben, kann in wenigstens einer Ausgestaltung der Zeilendecodierer 204 auch Treibesignale für Dummywortleitungen, Isolationssteuerleitungen und/oder Ausgleichssteuerleitungen erzeugen (vgl. 11 und 13). 5 shows an integrated semiconductor memory device according to an embodiment of the present invention. As shown, the memory element comprises a memory array and read structure 200 , which are further below with reference to the 6 and 7 is described in more detail ben. An instruction decoder 202 receives a command CMD (eg, read, write, etc.) and decodes the command into control signals for controlling a row decoder 204 , a column decoder 206 and a source line power supply 210 , The row decoder 204 and the column decoder 206 receive the control signals and address information and generate drive signals based on the control signals and the address information. For example, the row decoder generates 204 Word line drive signals for driving word lines WL of the memory array and read structure 200 , As described in more detail below, in at least one embodiment, the row decoder 204 also generate drive signals for dummy word lines, isolation control lines and / or equalization control lines (cf. 11 and 13 ).

Der Spaltendecodierer 206 erzeugt Bitleitungsauswahlsignale BLS zum Steuern von Bitleitungs- und Sourceleitungsauswählern der Speicherfeld- und Lesestruktur 200. Wie weiter unten in näheren Einzelheiten erläutert, kann in wenigstens einer Ausgestaltung der Spaltendecodierer 206 auch Isolationsauswahlsignale und Spaltenauswahlsignale in Abhängigkeit von Steuersignalen erzeugen, welche durch den Befehlsdecodierer erzeugt werden.The column decoder 206 generates bit line selection signals BLS for controlling bit line and source line selectors of the memory array and read structure 200 , As explained in more detail below, in at least one embodiment, the column decoder 206 also generate isolation select signals and column select signals in response to control signals generated by the command decoder.

Die Sourceleitungs-Leistungsversorgung 210 liefert unterschiedliche Leistungspegel zu den Sourceleitungen des Speicherfelds in der Speicherfeld- und Lesestruktur 200 basierend auf den Steuersignalen. Genauer gesagt, kann die Sourceleitungs-Leistungsversorgung 210 unterschiedliche Spannungen liefern, was davon abhängt, ob eine Leseoperation, eine Schreiboperation oder eine Vorladeoperation durchgeführt wird.The source line power supply 210 provides different power levels to the source lines of the memory array in the memory array and read structure 200 based on the control signals. More specifically, the source line power supply 210 provide different voltages depending on whether a read operation, a write operation, or a precharge operation is performed.

Daten, die von der Speicherfeld- und Lesestruktur 200 ausgegeben werden, werden auf Eingangs-/Ausgangs(I/O)-Leitungen ausge geben und diese Ausgangsdaten werden durch einen I/O-Leseverstärker 208 gelesen.Data taken from the memory array and read structure 200 are output on input / output (I / O) lines and this output data is passed through an I / O sense amplifier 208 read.

6 zeigt einen Teil eines Zellenfelds und damit verbundenen Datenleseschaltungen in der Speicherfeld- und Lesestruktur in 6 gemäß einer Ausgestaltung. Es sei darauf hingewiesen, dass die Struktur in 6 mehrfach wiederholt werden kann, um die Speicherfeld- und Lesestruktur 200 zu bilden. Wie gezeigt, umfasst die Speicherfeld- und Lesestruktur Speicherfeldbereiche 600. Ein Bitleitungs(BL)- und Sourceleitungs(SL)-Auswähler 602 ist auf beiden Seiten jedes Speicherfeldbereichs 600 angeordnet und ein Spannungsleseverstärker 604 ist zwischen benachbarten BL- und SL-Auswählern 602 angeordnet. Äußerste BL- und SL-Auswähler 602 weisen einen Spannungsleseverstärker 604 auf, der benachbart zu ihnen angeordnet ist. Wie weiterhin gezeigt, verbindet ein Paar von Isolationstransistoren 606 selektiv jeden BL- und SL-Auswähler 602 mit einem zugehörigen Spannungsleseverstärker 604. Die BL- und SL-Auswähler 602, die Spannungsleseverstärker 604 und die Isolationstransistoren 606 werden weiter unten unter Bezugnahme auf 7 in näheren Einzelheiten beschrieben. 6 shows a portion of a cell array and associated data read circuits in the memory array and read structure in FIG 6 according to an embodiment. It should be noted that the structure in 6 can be repeated several times to the memory field and reading structure 200 to build. As shown, the memory array and read structure includes memory array areas 600 , A bit line (BL) and source line (SL) selector 602 is on both sides of each memory array area 600 arranged and a voltage sense amplifier 604 is between adjacent BL and SL selectors 602 arranged. Extreme BL and SL selector 602 have a voltage sense amplifier 604 on, which is arranged adjacent to them. As further shown, a pair of isolation transistors connects 606 selectively each BL and SL selector 602 with an associated voltage sense amplifier 604 , The BL and SL selector 602 , the voltage sense amplifier 604 and the isolation transistors 606 will be discussed below with reference to 7 described in more detail.

Weiterhin bezugnehmend auf 6 umfassen die Speicherfeldbereiche 600 eine Mehrzahl von Wortleitungen WL, die sich mit einer Mehrzahl von Bitleitungen BL, komplementären Bitleitungen BLB und Sourceleitungen SL schneiden bzw. kreuzen. Die Mehrzahl von Bitleitungen BL, komplementären Bitleitungen BLB und Sourceleitungen SL sind parallel angeordnet. Speicherzellen sind an Kreuzungs- bzw. Schnittpunkten der Wortleitungen WL und der Bitleitungen BL sowie an Schnittpunkten der Wortleitungen WL und komplementärer Bitleitungen BLB ausgebildet. Die Speicherfeldbereiche 600 verwenden kondensatorlose Speicherzellen FN, FNB, welche dieselbe Struktur aufweisen können, wie weiter oben unter Bezugnahme auf 3 beschrieben; insbesondere können Floating-Body-Zellen oder MISFETs verwendet werden. Insbesondere verwenden die Speicherfeldbereiche 600 eine Zwillingszellen(twin cell – TC)-Struktur zum Speichern von Daten. Jede Zwillingszelle TC umfasst eine wahre oder echte Zelle FN und eine komplementäre Zelle FNB. Die wahre Zelle FN ist eine Floating-Body-Zelle mit einem Gate-Anschluss, der mit einer Wortleitung WL verbunden ist, mit einem Source-Anschluss, der mit einer Sourceleitung SL verbunden ist, und mit einem Drain-Anschluss, der mit einer Bitleitung BL verbunden ist. Die komplementäre Zelle FNB ist eine Floating-Body-Zelle mit einem Gate-Anschluss, der mit derselben Wortleitung WL verbunden ist wie die wahre Zelle FN, mit einem Source-Anschluss, der mit einer Sourceleitung SL verbunden ist, und mit einem Drain-Anschluss, der mit einer komplementären Bitleitung BLB verbunden ist. Der Speicherfeldbereich 600 umfasst Zwillingszellen TC, die in Spalten und Zeilen angeordnet sind, wobei deren jeweilige Anzahl eine Frage des Designs ist. Jede Zeile von Zwillingszellen TC ist einer Wortleitung WL0, WL1 usw. zugeordnet. Jede Spalte von Zwillingszellen TC ist einer Bitleitung BL, einer komplementären Bitleitung BLB und einer Sourceleitung SL zugeordnet. Geradzahlige Bitleitungen BL0, BL2 usw. und geradzahlige komplementäre Bitleitungen BL0B, BL2B usw. führen zu dem BL- und SL-Auswähler_R 602 rechts von dem Speicherfeldbereich 600. Ungeradzahlige Bitleitungen BL1, BL3 usw. und ungeradzahlige komplementäre Bitleitungen BL1B, BL3B usw. führen zu dem BLB- und SL-Auswähler_L 602 links von dem Speicherfeldbereich 600. In gleicher Weise führen geradzahlige Sourceleitungen SL0, SL2 usw. zu dem BL- und SL-Auswähler_R 602 rechts von dem Speicherfeldbereich 600. Ungeradzahlige Sourceleitungen SL1, SL3 usw. führen zu dem BL- und SL-Auswähler_L 602 links von dem Speicherfeldbereich 600. Demgemäß führt die Hälfte der Bitleitungen, der komplementären Bitleitungen und der Sourceleitungen zu dem BL- und SL-Auswähler 602 rechts von dem Speicherfeldbereich 600 und die andere Hälfte führt zu dem BL- und SL-Auswähler 602 links von dem Speicherfeldbereich 600.Further referring to 6 include the memory array areas 600 a plurality of word lines WL intersecting with a plurality of bit lines BL, complementary bit lines BLB and source lines SL. The plurality of bit lines BL, complementary bit lines BLB and source lines SL are arranged in parallel. Memory cells are formed at intersections of the word lines WL and the bit lines BL and at intersections of the word lines WL and complementary bit lines BLB. The memory area areas 600 use capacitorless memory cells FN, FNB, which may have the same structure as described above with reference to 3 described; In particular, floating body cells or MISFETs can be used. In particular, the memory area areas use 600 a twin cell (TC) structure for storing data. Each twin cell TC comprises a true cell FN and a complementary cell FNB. The true cell FN is a floating body cell having a gate connected to a word line WL with a gate Source terminal connected to a source line SL and having a drain terminal connected to a bit line BL. The complementary cell FNB is a floating body cell having a gate terminal connected to the same word line WL as the true cell FN, a source terminal connected to a source line SL, and a drain terminal which is connected to a complementary bit line BLB. The storage area 600 includes twin cells TC arranged in columns and rows, the number of which is a matter of design. Each row of twin cells TC is associated with a word line WL0, WL1 and so on. Each column of twin cells TC is associated with a bit line BL, a complementary bit line BLB and a source line SL. Even-numbered bit lines BL0, BL2, etc., and even-numbered complementary bit lines BL0B, BL2B, etc. lead to the BL and SL selector_R 602 to the right of the memory area 600 , Odd bit lines BL1, BL3, etc. and odd complementary bit lines BL1B, BL3B, etc. lead to the BLB and SL selector_L 602 to the left of the memory area 600 , In the same way, even-numbered source lines SL0, SL2, etc. lead to the BL and SL selector_R 602 to the right of the memory area 600 , Odd-numbered source lines SL1, SL3, etc. lead to the BL and SL selector_L 602 to the left of the memory area 600 , Accordingly, half of the bit lines, the complementary bit lines, and the source lines lead to the BL and SL selectors 602 to the right of the memory area 600 and the other half leads to the BL and SL selector 602 to the left of the memory area 600 ,

7 zeigt die Datenleseschaltung in 6 in näheren Einzelheiten. Insbesondere zeigt 7 die Schaltungen, welche dem BL- und SL-Auswähler 602 zugeordnet sind, und einen einzelnen Spannungsleseverstärker 604. Es sei darauf hingewiesen, dass die anderen Spannungsleseverstärker und zugehörige Schaltungen dieselbe Struktur und dasselbe Operationsverhalten aufweisen können, wie unter Bezugnahme auf 7 beschrieben. Genauer gesagt, zeigt 7 die detaillierte Struktur eines Spannungsleseverstärkers 604, des Paares von BL- und SL-Auswählern 602, die dem Spannungsleseverstärker 604 zugeordnet sind, und der beiden Paare von Isolationstransistoren 606, die den Spannungsleseverstärker 604 zugeordnet sind. 7 shows the data read circuit in 6 in more detail. In particular shows 7 the circuits which the BL and SL selector 602 and a single voltage sense amplifier 604 , It should be noted that the other voltage sense amplifiers and associated circuits may have the same structure and operational behavior as described with reference to FIG 7 described. More precisely, shows 7 the detailed structure of a voltage sense amplifier 604 , the pair of BL and SL selectors 602 that the voltage sense amplifier 604 are assigned, and the two pairs of isolation transistors 606 that the voltage sense amplifier 604 assigned.

Wie gezeigt, umfasst jeder BL- und SL-Auswähler 602 eine Steuerstruktur 622, die jeder Bitleitung BL, komplementären Bitleitung BLB und Sourceleitungen SL zugeordnet ist. Die Steuerstruktur umfasst ein Übertragungsgatter TT0, welches mit der Leitung (z. B. Bitleitung, Sourceleitung usw.) verbunden ist. Das Übertragungsgatter TT0 empfängt das Bitleitungsauswahlsignal BLS für die zugehörige Spalte von Zwillingszellen TC als ein Steuersignal von dem Spaltendecodierer 206. Ein NMOS-Transistor T0 ist in Reihe mit dem Übertragungsgatter TT0 geschaltet und empfängt ebenfalls das Bitleitungsauswahlsignal BLS an seinem Gate-Anschluss. Ein PMOS-Transistor PT0 ist zwischen eine Vorladespannungsversorgung PCV und einen Knoten zwischen dem Übertragungsgatter TT0 und dem NMOS-Transistor T0 geschaltet. Der PMOS-Transistor PT0 empfängt das Bitleitungsauswahlsignal BLS an seinem Gate-Anschluss.As shown, each includes BL and SL selector 602 a tax structure 622 which is associated with each bit line BL, complementary bit line BLB and source lines SL. The control structure comprises a transmission gate TT0 which is connected to the line (eg bit line, source line, etc.). The transmission gate TT0 receives the bit line selection signal BLS for the associated column of twin cells TC as a control signal from the column decoder 206 , An NMOS transistor T0 is connected in series with the transmission gate TT0 and also receives the bit line selection signal BLS at its gate terminal. A PMOS transistor PT0 is connected between a precharge voltage supply PCV and a node between the transfer gate TT0 and the NMOS transistor T0. The PMOS transistor PT0 receives the bit line selection signal BLS at its gate terminal.

Wie in 7 gezeigt, ist der NMOS-Transistor T0 in der Steuerstruktur 622 für eine Bitleitung BL mit einer Zwischenbitleitung IBL verbunden, der NMOS-Transistor T0 in der Steuerstruktur 622 für eine komplementäre Bitleitung BLB ist mit einer komplementären Zwischenbitleitung IBLB verbunden, der NMOS-Transistor T0 in der Steuerstruk tur 622 für eine Sourceleitung SL ist mit der Sourceleistungsleitung SLP von der Sourceleitungs-Leistungsversorgung 210 für die zugehörige Spalte von Zwillingszellen TC verbunden.As in 7 As shown, the NMOS transistor T0 is in the control structure 622 for a bit line BL connected to an intermediate bit line IBL, the NMOS transistor T0 in the control structure 622 for a complementary bit line BLB is connected to a complementary intermediate bit line IBLB, the NMOS transistor T0 in the Steuerstruk tur 622 for a source line SL is connected to the source power line SLP from the source line power supply 210 for the associated column of twin cells TC connected.

Während des Betriebs deaktiviert eine niedrige Spannung (z. B. Massespannung) des Bitleitungsauswahlsignals BLS die Steuerstrukturen 622, die mit diesem Bitleitungsauswahlsignal BLS verknüpft sind, so dass die Steuerstrukturen 622 die Bitleitungen BL, die komplementäre Bitleitung BLB und die Sourceleitung SL von der Zwischenbitleitung IBL, der komplementären Zwischenbitleitung IBLB bzw. der Sourceleistungsleitung SLP trennen. Jedoch schaltet sich der PMOS-Transistor PT0 in jeder Steuerstruktur 622, welche das Bitleitungsauswahlsignal BLS mit niedriger Spannung empfängt, ein. Als ein Ergebnis hiervon wird die Vorladespannung PCV zu der Bitleitung BL, der komplementären Bitleitung BLB und den Sourceleitungen SL geliefert.During operation, a low voltage (eg, ground voltage) of the bitline select signal BLS deactivates the control structures 622 associated with this bit line selection signal BLS, such that the control structures 622 the bit lines BL, the complementary bit line BLB and the source line SL from the intermediate bit line IBL, the complementary intermediate bit line IBLB and the source power line SLP. However, the PMOS transistor PT0 turns on in each control structure 622 inputting the low voltage bit line selection signal BLS. As a result, the precharge voltage PCV is supplied to the bit line BL, the complementary bit line BLB, and the source lines SL.

Während des Betriebs schaltet eine hohe Spannung des Bitleitungsauswahlsignals BLS den PMOS-Transistor PT0 aus, so dass die Vorladespannung PCV nicht zu der Bitleitung BL, der komplementären Bitleitung BLB und den Sourceleitungen SL geliefert wird. Stattdessen schaltet sich der NMOS-Transistor T0 ein. Im Ergebnis wird die Bitleitung BL mit der Zwischenbitleitung IBL verbunden, die komplementäre Bitleitung BLB wird mit der Zwischenbitleitung IBLB verbunden und die Sourceleitungen SL werden mit der Sourceleistungsleitung SLP verbunden. Wie durch die Pfeile in 7 gezeigt, wird die Sourcespannung von der Sourceleitungs-Leistungsversorgung 210 an die Sourceleitungen SL angelegt.During operation, a high voltage of the bit line selection signal BLS turns off the PMOS transistor PT0, so that the precharge voltage PCV is not supplied to the bit line BL, the complementary bit line BLB, and the source lines SL. Instead, the NMOS transistor T0 turns on. As a result, the bit line BL is connected to the intermediate bit line IBL, the complementary bit line BLB is connected to the intermediate bit line IBLB, and the source lines SL are connected to the source power line SLP. As indicated by the arrows in 7 is shown, the source voltage from the source line power supply 210 created to the source lines SL.

Der Spaltendecodierer 206 erzeugt die Isolationsauswahlsignale ISO, von denen jedes den Betrieb und die Operation eines zugeordneten Paares von Isolationstransistoren 606 steuert. Wenn das Isolationsauswahlsignal ISO eine hohe Spannung aufweist, schalten sich die Isolationstransistoren 606 ein und verbinden die zugeordnete Zwischenbitleitung IBL und die komplementäre Zwischenbitleitung IBLB mit dem Spannungsleseverstärker 604. Wenn das Isolationsauswahlsignal eine niedrige Spannung (z. B. Masse) aufweist, schalten sich die Isolationstransistoren 606 aus und trennen die Zwischenbitleitung IBL und die komplementäre Zwischenbitleitung IBLB von dem Spannungsleseverstärker 604. Mit anderen Worten, die Isolationstransistoren 606 verbinden selektiv den zugeordneten BL- und SL-Auswähler 602 mit dem Spannungsleseverstärker 604. Der Spannungsleseverstärker 604 ist ein herkömmlicher Spannungsleseverstärker, der aus dem Stand der Technik hinreichend bekannt ist. Dementsprechend werden die Struktur und der Betrieb des Spannungsleseverstärkers 604 nicht detailliert beschrieben. Wie gezeigt, verbinden die Isolationstransistoren 606 die Zwischenbitleitung IBL und die komplementäre Zwischenbitleitung IBLB selektiv mit einer Lesebitleitung SBL bzw. einer komplementären Lesebitleitung SBLB des Spannungsleseverstärkers 604. Wie hinreichend bekannt ist, empfängt der Spannungsleseverstärker 604 Steuervorspannsignale LA und LAB, die Vorladespannung PCV und das Ausgleichssignal PEQ sowie ein Spaltenauswahlsignal CSL von dem Spaltendecodierer 206. Wenn das Spaltenauswahlsignal CSL eine niedrige Spannung (z. B. Masse) aufweist, sendet der Spannungsleseverstärker 604 keine Ausgabe zu der Ausgangsleitung 10 und zu der komplementären Ausgangsleitung IOB. Wenn der Leseverstärker 604 deaktiviert ist, kann das Ausgleichssignal PEQ aktiviert sein. Dieses Signal gleicht die Spannungen auf der Lesebitleitung SBL und der komplementären Lesebitleitung SBLB zu der Vorladespannung PCV aus. Wenn der Spannungsleseverstärker 604 aktiviert ist, ist der Ausgleich durch das Ausgleichssignal PEQ deaktiviert, und dann kann das Spaltenauswahlsignal CSL als eine hohe Spannung aktiviert werden. Der Spannungsleseverstärker 604 liest und verstärkt eine Spannungsdifferenz zwischen der Lesebitleitung SBL und der Zwischenlesebitleitung SBLB und die verstärkte Differenz wird auf einer Ausgangsleitung 10 und auf einer komplementären Ausgangs leitung IOB ausgegeben. Wie in 5 gezeigt, liest und verstärkt ein IO-Leseverstärker 208 die Daten weiter, welche durch die Spannungsdifferenz auf der Ausgangsleitung 10 und der komplementären Ausgangsleitung IOB repräsentiert sind, um eine Datenausgabe zu erzeugen. Zusammenfassend wird der Spannungsleseverstärker 604 aktiviert, wenn das Steuervorspannsignal LA eine hohe Spannung aufweist und wenn das Steuervorspannsignal LAB eine niedrige Spannung aufweist, der Spannungsleseverstärker 604 wird deaktiviert, wenn das Steuervorspannsignal LA eine niedrige Spannung aufweist und wenn das Steuervorspannsignal LAB eine hohe Spannung aufweist, und das Ausgleichssignal PEQ wird als ein Hochspannungssignal aktiviert, um die Leseleitung SBL und die komplementäre Leseleitung SBLB auf die Vorladespannung PCV vorzuladen.The column decoder 206 generates the isolation selection signals ISO, each of which controls the operation and operation of an associated pair of isolation transistors 606 controls. When the insulation off If the selection signal ISO has a high voltage, the isolation transistors switch 606 and connect the associated intermediate bit line IBL and the complementary intermediate bit line IBLB to the voltage sense amplifier 604 , When the isolation selection signal has a low voltage (eg, ground), the isolation transistors turn on 606 and separate the intermediate bit line IBL and the complementary bit bit line IBLB from the voltage sense amplifier 604 , In other words, the isolation transistors 606 selectively connect the associated BL and SL selector 602 with the voltage sense amplifier 604 , The voltage sense amplifier 604 is a conventional voltage sense amplifier well known in the art. Accordingly, the structure and operation of the voltage sense amplifier become 604 not described in detail. As shown, the isolation transistors connect 606 the intermediate bit line IBL and the complementary intermediate bit line IBLB selectively with a read bit line SBL and a complementary read bit line SBLB of the voltage sense amplifier 604 , As is well known, the voltage sense amplifier receives 604 Control bias signals LA and LAB, the precharge voltage PCV and the compensation signal PEQ, and a column select signal CSL from the column decoder 206 , When the column select signal CSL has a low voltage (eg, ground), the voltage sense amplifier sends 604 no output to the output line 10 and to the complementary output line IOB. If the sense amplifier 604 is deactivated, the compensation signal PEQ can be activated. This signal offsets the voltages on the read bit line SBL and the complementary read bit line SBLB to the precharge voltage PCV. If the voltage sense amplifier 604 is activated, the compensation by the compensation signal PEQ is deactivated, and then the column selection signal CSL can be activated as a high voltage. The voltage sense amplifier 604 reads and amplifies a voltage difference between the read bit line SBL and the intermediate read bit line SBLB, and the amplified difference is on an output line 10 and output on a complementary output line IOB. As in 5 is shown, reads and amplifies an IO sense amplifier 208 the data continues, which is due to the voltage difference on the output line 10 and the complementary output line IOB are represented to produce a data output. In summary, the voltage sense amplifier 604 is activated when the control bias signal LA has a high voltage and when the control bias signal LAB has a low voltage, the voltage sense amplifier 604 is deactivated when the control bias signal LA has a low voltage and when the control bias signal LAB has a high voltage, and the compensation signal PEQ is activated as a high voltage signal to precharge the read line SBL and the complementary read line SBLB to the precharge voltage PCV.

Wie sich aus der weiter unten stehenden Diskussion ergibt, erlaubt die Speicherfeld- und Lesestruktur 200 dieser Ausgestaltungen ein Steuern der Sourceleitungsspannung, so dass eine größere Spannungsdifferenz zwischen den Ladungen erzeugt wird, die durch die wahre Zelle FN und die komplementäre Zelle FNB gespeichert werden. Als ein Ergebnis hiervon existiert eine größere Spannungsdifferenz zwischen Spannungen auf der Bitleitung BL und der komplementären Bitleitung BLB, so dass ein Stromleseverstärker nicht länger erforderlich ist und ein Spannungsleseverstärker allein verwendet werden kann, um die Spannungsdifferenz zu lesen und zu verstärken.As can be seen from the discussion below, the memory array and read structure allows 200 of these embodiments, controlling the source line voltage to produce a larger voltage difference between the charges stored by the true cell FN and the complementary cell FNB. As a result, a larger voltage difference exists between voltages on the bit line BL and the complementary bit line BLB so that a current sense amplifier is no longer required and a voltage sense amplifier alone can be used to read and amplify the voltage difference.

8 zeigt in grafischer und in Zeitablaufform das Anlegen von Spannungen zum Schreiben einer „1" in eine wahre Zelle FN und anschließend einer „0" in eine komplementäre Zelle FNB. Es ist jedoch selbstverständlich, dass eine „0" in eine wahre Zelle FN geschrieben werden kann, bevor eine „1" in eine komplementäre Zelle FNB geschrieben wird. Gemäß der Darstellung werden in einem Vorladezustand die Sourceleitung SL und Bitleitungen BL und BLB auf 0,75 V vorgeladen. 8th shows graphically and in time-wise the application of voltages to write a "1" into a true cell FN and then a "0" into a complementary cell FNB. However, it is understood that a "0" can be written to a true cell FN before a "1" is written to a complementary cell FNB. As shown, in a precharge state, the source line SL and bit lines BL and BLB are precharged to 0.75V.

Während des Schreibens einer „1" in eine wahre Zelle FN werden die Sourceleitungen SL und eine ausgewählte Wortleitung WL mit 0 V bzw. mit -1,5 V vorgespannt und eine ausgewählte Bitleitung BL und eine komplementäre Bitleitung BLB werden mit 1,5 V und 0 V durch die IO-Leitung und die IOB-Leitung in Abhängigkeit von dem Spaltenauswahlsignal CSL vorgespannt, so dass die wahre Zelle FN, die mit der Bitleitung verbunden ist, mit Daten „1" durch GIDL beschrieben wird, während die komplementäre Zelle FNB nicht beeinflusst wird. Nach dem Schreiben von Daten „1" werden die komplementären Daten „0" in die komplementäre Zelle FNB geschrieben. Somit werden zum Schreiben komplementärer Daten „0" die Sourceleitungen SL und die ausgewählte Wortleitung WL mit 1,5 V bzw. 0 V vorgespannt, so dass die komplementäre Zelle FNB durch den Kopplungseffekt beschrieben wird, während die wahre Zelle FN nicht beeinflusst wird. Die unten angegebene Tabelle 1 zeigt ein Beispiel für Wortleitungs-(Gate-), Bitleitungs-(Drain-) und Sourceleitungs-(Source-)Spannungen, die durch den Zeilendecodierer 204, den Spaltendecodierer 206 und die Sourceleitungs-Leistungsversorgung 210 angelegt werden, um die Speicherfeld- und Lesestruktur 200 für die Ausgestaltung gemäß 8 vorzuladen und darin zu schreiben. Es sei im Hinblick auf die Tabelle 1 und die weiteren Tabellen in dieser Offenbarung angemerkt, dass X → Y bedeutet, dass die Spannung sich von X nach Y ändert. TABELLE 1 Bedingung S(SL) G(WL) D(BL) W „1" 0 → 1,5 -1,5 → 0 1,5 Vorspannbedingung zum Schreiben von Daten "1" unter Verwendung von GIDL W "0" 1,5 → 0 -1,5 → 0 0 Vorspannbedingung zum Schreiben von Daten "0" unter Verwendung von Kopplungseffekten U "1" 0 → 1,5 -0,5 1,5 Vorspannung für teilweise ausgewählte Zelle durch BL-Daten "1" U "0" 0 → 1,5 -0,5 0 Vorspannung für teilweise ausgewählte Zelle durch BL-Daten "0" SW 0,75 -1,5 → 0 0,75 Vorspannung für teilweise ausgewählte Zelle durch WL NO 0,75 -0,5 0,75 nicht ausgewählte Zelle During writing of a "1" into a true cell FN, the source lines SL and a selected word line WL are biased at 0V and -1.5V, respectively, and a selected bit line BL and a complementary bit line BLB are set at 1.5V and 0V is biased by the IO line and the IOB line in response to the column select signal CSL so that the true cell FN connected to the bit line is written to data "1" by GIDL while the complementary cell FNB is not being affected. After writing data "1", the complementary data "0" is written in the complementary cell FNB. Thus, to write complementary data "0", the source lines SL and the selected word line WL are biased at 1.5V and 0V, respectively, so that the complementary cell FNB is described by the coupling effect while the true cell FN is not affected Table 1 below shows an example of word line (gate), bit line (drain), and source line (source) voltages generated by the row decoder 204 , the column decoder 206 and the source line power supply 210 be created to the memory field and reading structure 200 for the embodiment according to 8th to summon and to write in it. It should be noted in view of Table 1 and the other tables in this disclosure that X → Y means that the voltage changes from X to Y. TABLE 1 condition S (SL) G (WL) D (BL) W "1" 0 → 1.5 -1.5 → 0 1.5 Preload condition for writing data "1" using GIDL W "0" 1.5 → 0 -1.5 → 0 0 Preload condition for Write data "0" using coupling effects U "1" 0 → 1.5 -0.5 1.5 Bias for partially selected cell by BL data "1" U "0" 0 → 1.5 -0.5 0 Bias for partially selected cell by BL data "0" SW 0.75 -1.5 → 0 0.75 Bias for partially selected cell by WL NO 0.75 -0.5 0.75 unselected cell

Tabelle 1 zeigt außerdem die Spannungen, die an teilweise ausgewählte Zellen angelegt werden. Der U „1"-Eintrag und der U „0"-Eintrag repräsentieren Zellen in derselben Zeile wie eine ausgewählte Zelle während des Schreibens einer „1" bzw. einer „0". Der SW-Eintrag repräsentiert Zellen in derselben Spalte wie eine ausgewählte Zelle. Tabelle 1 zeigt weiterhin die Spannungen, die an nicht ausgewählte Zellen angelegt werden, durch den Eintrag NO.table 1 also shows the voltages applied to partially selected cells. The U "1" entry and the U "0" entry represents cells in it Line as a selected one Cell during writing a "1" or a "0". The SW entry represents Cells in the same column as a selected cell. Table 1 shows continue to apply the voltages applied to non-selected cells through the entry NO.

Die weiter unten stehende Tabelle 2 zeigt ein Beispiel für Wortleitungs-(Gate-), Bitleitungs-(Drain-) und Sourceleitungs-(Source-)Spannungen, die durch den Zeilendecodierer 204, den Spaltendecodierer 206 und die Sourceleitungs-Leistungsversorgung 210 angelegt werden, um aus der Speicherfeld- und Lesestruktur 200 zu lesen. TABELLE 2 Lesebedingung S(SL) G(WL) D(BL) Lesen und Verstärken von ΔVbl zwischen SBL und SBLB. ΔVbl = Vth0-Vth1 5 1,5 Floating nach Vbl-Vorladen Table 2 below shows an example of word line (gate), bit line (drain), and source line (source) voltages generated by the row decoder 204 , the column decoder 206 and the source line power supply 210 be created to get out of the memory field and reading structure 200 to read. TABLE 2 read condition S (SL) G (WL) D (BL) Reading and amplifying ΔVbl between SBL and SBLB. ΔVbl = Vth0-Vth1 5 1.5 Floating to Vbl pre-charge

Bezugnehmend auf Tabelle 2 werden zum Lesen von Daten aus einer Speicherzelle eine Sourceleitungsspannung von 1,5 V und eine Wortleitungsspannung von 1,5 V angelegt. Die Bitleitung floatet nach dem Vorladen in die Vorladespannung PCV durch die Steuerschaltung 622. Insbesondere erreicht das Bitleitungspaar die Spannung gemäß den Daten, die in der gelesenen Speicherzelle gespeichert sind, und anschließend entspricht die Spannungsdifferenz (ΔVbl) zwischen der Bitleitung BL und der komplementären Bitleitung BLB im Wesentlichen der Differenz von Vth0-Vth1. Der Spannungsleseverstärker liest und verstärkt diese Spannungsdifferenz ΔVbl.Referring to Table 2, to read data from a memory cell, a source line voltage of 1.5V and a word line voltage of 1.5V are applied. The bit line floats after the pre-charge in the precharge voltage PCV by the control circuit 622 , More specifically, the bit line pair reaches the voltage according to the data stored in the read memory cell, and then the voltage difference (ΔVbl) between the bit line BL and the complementary bit line BLB substantially equals the difference of Vth0-Vth1. The voltage sense amplifier reads and amplifies this voltage difference ΔVbl.

9 zeigt in grafischer und in Zeitablaufform die Anwendung von Spannungen zum Schreiben einer „1" in eine wahre Zelle und anschließend einer „0" in eine komplementäre Zelle gemäß einer anderen Ausgestaltung. Es sei jedoch darauf hingewiesen, dass eine „0" vor einer „1" geschrieben werden kann. Um die Geschwindigkeit beim Schreiben einer „0" zu erhöhen, wird eine ausgewählte Wortleitung bei 1,5 V vorgespannt, was einen Kanalstrom der Floating-Body-Zelle bewirkt. 9 shows in graphical and in time form the application of voltages to write a "1" into a true cell and then a "0" into a complementary cell according to another embodiment. It should be noted, however, that a "0" may be written before a "1". To increase the speed of writing a "0", a selected wordline is biased at 1.5V, causing a floating body cell channel current.

Die unten angegebenen Tabellen 3 und 4 zeigen Beispiele von Wortleitungs-(Gate-), Bitleitungs-(Drain-) und Sourceleitungs-(Source-)Spannungen, die durch den Zeilendecodierer 204, den Spaltendecodierer 206 und die Sourceleitungs-Leistungsversorgung 210 angelegt werden, um die Speicherfeld- und Lesestruktur 200 für die Ausgestaltung in 9 vorzuladen, in diese zu schreiben und aus dieser zu lesen. TABELLLE 3 Bedingung S(SL) G(WL) D(BL) W "1" 0 → 1,5 -1,5 → 1.5 1,5 Vorspannbedingung zum Schreiben von Daten "1" W "0" 0 → 1,5 1,5 → 1,5 0 Vorspannbedingung zum Schreiben von Daten "0" U "1" 0 → 1,5 -0,5 1,5 Vorspannung für halb ausgewählte Zelle durch BL-Daten "1" U "0" 0 → 1,5 -0,5 0 Vorspannung für halb ausgewählte Zelle durch BL-Daten "0" SW 0,75 -1,5 → 1,5 0,75 Vorspannung für teilweise ausgewählte Zelle durch WL NO 0,75 -0,5 0,75 nicht ausgewählte Zelle TABELLE 4 Lesebedingung S(SL) G(WL) D(BL) Lesen und Verstärken von ΔVbl zwischen SBL und SBLB. ΔVbl = Vth0-Vth1 1,5 1,5 Floating nach Vbl-Vorladen Tables 3 and 4 below show examples of word line (gate), bit line (drain), and source line (source) voltages generated by the row decoder 204 , the column decoder 206 and the source line power supply 210 be created to the memory field and reading structure 200 for the design in 9 to summon, to write in this and to read from this. TABLE 3 condition S (SL) G (WL) D (BL) W "1" 0 → 1.5 -1.5 → 1.5 1.5 Pretension condition for writing data "1" W "0" 0 → 1.5 1.5 → 1.5 0 Pretension condition for writing data "0" U "1" 0 → 1.5 -0.5 1.5 Bias for half selected cell by BL data "1" U "0" 0 → 1.5 -0.5 0 Bias for half selected cell by BL data "0" SW 0.75 -1.5 → 1.5 0.75 Bias for partially selected cell by WL NO 0.75 -0.5 0.75 unselected cell TABLE 4 read condition S (SL) G (WL) D (BL) Reading and amplifying ΔVbl between SBL and SBLB. ΔVbl = Vth0-Vth1 1.5 1.5 Floating to Vbl pre-charge

10 zeigt in grafischer und in Zeitablaufform die Anwendung von Spannungen zum Schreiben einer „1" in eine wahre Zelle und anschließend einer „0" in eine komplementäre Zelle gemäß einer weiteren Ausgestaltung. Es sei jedoch darauf hingewiesen, dass eine „0" vor einer „1" geschrieben werden kann. Wie gezeigt, unterscheidet sich die Ausgestaltung in 10 von den Ausgestaltungen in 8 und 9 dadurch, dass die Sourceleitungsspannung konstant gehalten wird. Außerdem können die Wortleitungsspannung und die Bitleitungsspannungen größer sein. 10 shows in graphical and time-phased form the application of voltages to write a "1" into a true cell and then a "0" into a complementary cell according to another embodiment. It should be noted, however, that a "0" may be written before a "1". As shown, the embodiment differs in 10 from the embodiments in 8th and 9 in that the source line voltage is kept constant. In addition, the word line voltage and the bit line voltages may be larger.

Die unten stehenden Tabellen 5 und 6 zeigen Beispiele für Wortleitungs-(Gate-), Bitleitungs-(Drain-) und Sourceleitungs-(Source-)Spannungen, die durch den Spaltendecodierer 204, den Zeilendecodierer 206 und die Sourceleitungs-Leistungsversorgung 210 angelegt wer den, um die Speicherfeld- und Lesestruktur 200 für die Ausgestaltung in 10 vorzuladen, darin zu schreiben und daraus zu lesen. TABELLE 5 Bedingung S(SL) G(WL) D(BL) W "1" 1 -1 → 1 2 Vorspannbedingung zum Schreiben von Daten "1" W "0" 1 -1 → 1 0 Vorspannbedingung zum Schreiben von Daten "0" U "1" 1 0 2 Vorspannung für halb ausgewählte Zelle durch BL-Daten "1" U "0" 1 0 0 Vorspannung für halb ausgewählte Zelle durch BL-Daten "0" SW 1 -1 → 1 1 Vorspannung für teilweise ausgewählte Zelle durch WL NO 1 0 1 nicht ausgewählte Zelle TABELLE 6 Lesebedingung S(SL) G(WL) D(BL) Lesen und Verstärken von ΔVbl zwischen SBL und SBLB. ΔVbl = Vth0-Vth1 2 2 Floating nach Vorladen mit Vbl(=1) Tables 5 and 6 below show examples of word line (gate), bit line (drain), and source line (source) voltages generated by the column decoder 204 , the row decoder 206 and the source line power supply 210 who created the, to the memory field and reading structure 200 for the design in 10 to prelude, to write in and read from it. TABLE 5 condition S (SL) G (WL) D (BL) W "1" 1 -1 → 1 2 Pretension condition for writing data "1" W "0" 1 -1 → 1 0 Pretension condition for writing data "0" U "1" 1 0 2 Bias for half selected cell by BL data "1" U "0" 1 0 0 Bias for half selected cell by BL data "0" SW 1 -1 → 1 1 Bias for partially selected cell by WL NO 1 0 1 unselected cell TABLE 6 read condition S (SL) G (WL) D (BL) Reading and amplifying ΔVbl between SBL and SBLB. ΔVbl = Vth0-Vth1 2 2 Floating after pre-loading with Vbl (= 1)

11 zeigt einen Teil eines Zellenfelds und von damit verbundenen Datenleseschaltungen in der Speicherfeld- und Lesestruktur 200 in 5 gemäß einer anderen Ausgestaltung. Es sei darauf hingewiesen, dass die Struktur in 6 mehrfach wiederholt werden kann, um die Speicherfeld- und Lesestruktur 200 zu bilden. In dieser Ausgestaltung weist das Speicherfeld eine offene Bitleitungsstruktur auf, wodurch es sich von der Zwillingszellenstruktur in 6 unterscheidet. 11 shows a portion of a cell array and associated data read circuits in the memory array and read structure 200 in 5 according to another embodiment. It should be noted that the structure in 6 can be repeated several times to the memory field and reading structure 200 to build. In this embodiment, the memory array has an open bit-line structure, resulting in it from the twin cell structure in FIG 6 different.

Wie gezeigt, umfasst die Speicherfeld- und Lesestruktur Speicherfeldbereiche 700. Ein Bitleitungs-(BL) und Sourceleitungs(SL)-Auswähler 702 ist beiderseits jedes Speicherfeldbereichs 700 angeordnet und ein Spannungsleseverstarker 704 ist zwischen benachbarten BL- und SL-Auswählern 702 angeordnet. Äußerste BL- und SL-Auswähler 702 weisen einen Spannungsleseverstärker 704 auf, der zu diesen benachbart angeordnet ist. Die BL- und SL-Auswähler 702 und die Spannungsleseverstärker 704 werden weiter unten unter Bezugnahme auf 12 genauer beschrieben.As shown, the memory array and read structure includes memory array areas 700 , A bit line (BL) and source line (SL) selector 702 is on each side of each memory array area 700 arranged and a Spannungsleseverstarker 704 is between adjacent BL and SL selectors 702 arranged. Extreme BL and SL selector 702 have a voltage sense amplifier 704 on, which is arranged adjacent to these. The BL and SL selector 702 and the voltage sense amplifiers 704 will be discussed below with reference to 12 described in more detail.

Weiter bezugnehmend auf 11 umfassen die Speicherfeldbereiche 700 eine Mehrzahl von Wortleitungen WL, die sich mit einer Mehrzahl von Bitleitungen BL und Sourceleitungen SL schneiden. Die Mehrzahl von Bitleitungen BL und Sourceleitungen SL sind parallel angeordnet. Speicherzellen sind an Schnittpunkten der Wortleitungen WL und der Bitleitungen BL gebildet. Die Speicherfeldbereiche 700 verwenden kondensatorfreie oder kondensatorlose Speicherzellen MC, welche dieselbe Struktur aufweisen können, wie weiter oben unter Bezugnahme auf 3 beschrieben wurde; speziell können Floating-Body-Zellen verwendet werden. Insbesondere verwenden die Speicherfeldbereiche 700 eine offene Bitleitungsstruktur zum Speichern von Daten. Speziell gibt es anders als bei der Ausgestaltung in 6 keine komplementären Zellen FNB oder komplementären Bitleitungen. Jede Speicherzelle MC kann eine Floating-Body-Zelle oder ein MISFET sein, wobei ein Gate-Anschluss mit einer Wortleitung WL, ein Source-Anschluss mit einer Sourceleitung SL und ein Drain-Anschluss mit einer Bitleitung BL verbunden ist.Further referring to 11 include the memory array areas 700 a plurality of word lines WL intersecting with a plurality of bit lines BL and source lines SL. The plurality of bit lines BL and source lines SL are arranged in parallel. Memory cells are formed at intersections of the word lines WL and the bit lines BL. The memory area areas 700 use capacitor-free or capacitor-less memory cells MC, which may have the same structure, as described above with reference to 3 has been described; specifically floating body cells can be used. In particular, the memory area areas use 700 an open bit line structure for storing data. Specifically, there are different from the embodiment in 6 no complementary cells FNB or complementary bitlines. Each memory cell MC may be a floating body cell or a MISFET, wherein a gate terminal is connected to a word line WL, a source terminal to a source line SL, and a drain terminal to a bit line BL.

Der Speicherfeldbereich 700 umfasst Speicherzellen MC, die in Spalten und Zeilen angeordnet sind, deren jeweilige Anzahl eine Frage des Designs ist. Jede Zeile von Speicherzellen ist einer Wortleitung WL0, WL1 usw. zugeordnet. Jede Spalte von Speicherzellen MC ist einer Bitleitung BL und einer Sourceleitung SL zugeordnet. Geradzahlige Bitleitungen BL0, BL2 usw. führen zu dem BL- und SL-Auswähler_R 702 rechts des Speicherfeldbereichs 700. Ungeradzahlige Bitleitungen BL1, BL3 usw. führen zu dem BL- und SL-Auswähler_L 702 links des Speicherfeldbereichs 700. In gleicher Weise führen geradzahlige Sourceleitungen SL0, SL2 usw. zu dem BL- und SL-Auswähler_R 702 rechts des Speicherfeldbereichs 700. Ungeradzahlige Sourceleitungen SL1, SL3 usw. führen zu dem BL- und SL-Auswähler_L 702 links des Speicherfeldbereichs 700. Somit führt die Hälfte der Bitleitungen und Sourceleitungen zu dem BL- und SL-Auswähler 702 rechts des Speicherfeldbereichs 700 und die andere Hälfte führt zu dem BL- und SL-Auswähler 702 links des Speicherfeldbereichs 700.The storage area 700 includes memory cells MC arranged in columns and rows, the respective number of which is a matter of design. Each row of memory cells is associated with a word line WL0, WL1 and so on. Each column of memory cells MC is associated with a bit line BL and a source line SL. Even bit lines BL0, BL2, etc. lead to the BL and SL selector_R 702 to the right of the memory area 700 , Odd bit lines BL1, BL3, etc. lead to the BL and SL selector_L 702 to the left of the memory area 700 , In the same way, even-numbered source lines SL0, SL2, etc. lead to the BL and SL selector_R 702 to the right of the memory area 700 , Odd-numbered source lines SL1, SL3, etc. lead to the BL and SL selector_L 702 to the left of the memory area 700 , Thus, half of the bit lines and source lines lead to the BL and SL selector 702 to the right of the memory area 700 and the other half leads to the BL and SL selector 702 to the left of the memory area 700 ,

Weiterhin umfasst jeder Speicherfeldbereich 700 eine Zeile von Dummyzellen DMC, die mit einer Dummywortleitung DWL verbunden sind. Die Dummwortleitungen DWL können durch den Zeilendecodierer 204 gesteuert sein. Die Dummyspeicherzellen DMC, die mit geradzahligen Bitleitungen BL0, BL2 usw. verbunden sind, speichern eine „1", und die Dummyspeicherzellen DMC, die mit ungeradzahligen Bitleitungen BL1, BL3 usw. verbunden sind, speichern eine „0". Es sei darauf hingewiesen, dass auch die umgekehrte Anordnung verwendet werden kann. Darüber hinaus verbindet ein Ausgleichstransistor EQ jede ungeradzahlige Bitleitung (z. B. BL1) mit der ihr vorangehenden geradzahligen Bitleitung (z. B. BL0) und jeder Ausgleichstransistor EQ in einer Zeile von Ausgleichstransistoren EQs ist mit einer gleichen oder gemeinsamen Ausgleichssteuersignalleitung PVEQ verbunden. Der Zeilendecodierer 204 kann die Ausgleichssteuersignalleitungen PVEQs steuern.Furthermore, each memory area comprises area 700 a row of dummy cells DMC connected to a dummy word line DWL. The dummy word lines DWL can be used by the row decoder 204 be controlled. The dummy memory cells DMC connected to even-numbered bit lines BL0, BL2, etc., store a "1", and the dummy memory cells DMC connected to odd-numbered bit lines BL1, BL3, etc., store a "0". It should be noted that the reverse arrangement can be used. Moreover, a balancing transistor EQ connects each odd-numbered bit line (eg, BL1) to the even-numbered bit line (eg, BL0) preceding it, and each equalizing transistor EQ in one row of equalizing transistors EQs is connected to a same or common equalization control signal line PVEQ. The row decoder 204 may control the equalization control signal lines PVEQs.

Während einer Schreiboperation sind die Dummywortleitungen DWL und die Ausgleichssteuersignalleitungen PVEQ deaktiviert; beispielsweise wird eine logisch niedrige Spannung (z. B. Masse) an diese Leitungen angelegt. Während einer Leseoperation beispielsweise eines ersten Speicherfeldbereichs 700-1 sind die Dummywortleitung DWL und die Ausgleichssteuersignalleitung PVEQ des ersten Speicherfeldbereichs 700-1 deaktiviert, während die Dummywortleitung DWL und die Ausgleichssteuersignalleitung PVEQ der benachbarten zweiten bzw. dritten Speicherfeldbereiche 700-2 und 700-3 aktiviert sein können. Als ein Ergebnis hiervon werden die „1" und die „0", die in den Dummyspeicherzellen DMC gespeichert sind, derart gemittelt, dass die gemittelten Spannungsausgaben auf den Bitleitungen BL0, BL1 usw. der zweiten bzw. dritten Speicherfeldbereiche 700-2 und 700-3 eine Referenzspannung für den Spannungsleseverstärker darstellen. Wie weiter unten detailliert beschrieben wird, werden die Lesedaten oder gelesenen Daten des ausgewählten Speicherfeldbereichs durch den zugeordneten BL- und SL-Auswähler 702 für eine Ausgabe zu dem Spannungsleseverstärker 704 ausgewählt und die Referenzspannung wird durch den anderen BL- und SL-Auswähler 702 ausgewählt, welcher dem Spannungs leseverstärker 704 zugeordnet ist, und wird zu dem Spannungsleseverstärker 704 ausgegeben. Der Spannungsleseverstärker 704 liest und verstärkt basierend auf der empfangenen Lesespannung und der Referenzspannung.During a write operation, the dummy word lines DWL and the balance control signal lines PVEQ are deactivated; For example, a logic low voltage (eg, ground) is applied to these lines. For example, during a read operation of a first memory array area 700-1 are the dummy word line DWL and the equalization control signal line PVEQ of the first memory array area 700-1 while the dummy word line DWL and the equalization control signal line PVEQ of the adjacent second and third memory array areas, respectively 700-2 and 700-3 can be activated. As a result, the "1" and the "0" stored in the dummy memory cells DMC are averaged such that the averaged voltage outputs on the bit lines BL0, BL1, etc. of the second and third memory array areas, respectively 700-2 and 700-3 represent a reference voltage for the voltage sense amplifier. As will be described in detail below, the read data or read data of the selected memory array area is read by the associated BL and SL selector 702 for an output to the voltage sense amplifier 704 and the reference voltage is selected by the other BL and SL selector 702 selected which the voltage sense amplifier 704 and becomes the voltage sense amplifier 704 output. The voltage sense amplifier 704 reads and amplifies based on the received read voltage and the reference voltage.

12 zeigt die Datenleseschaltung in 11 in näheren Einzelheiten. Insbesondere zeigt 12 die Schaltungen, die einem einzelnen Spannungsleseverstärker zugeordnet sind. Es sei darauf hingewiesen, dass die anderen Spannungsleseverstärker und die zugeordneten Schaltungen dieselbe Struktur und dasselbe Betriebsverhalten aufweisen können wie unter Bezugnahme auf 12 beschrieben. Weiterhin zeigt 12 insbesondere die detaillierte Struktur eines Spannungsleseverstärkers 704 und des Paares von BL- und SL-Auswählern 702, die dem Spannungsleseverstärker 704 zugeordnet sind. 12 shows the data read circuit in 11 in more detail. In particular shows 12 the circuits associated with a single voltage sense amplifier. It should be appreciated that the other voltage sense amplifiers and associated circuitry may have the same structure and performance as described with reference to FIG 12 described. Further shows 12 in particular the detailed structure of a voltage sense amplifier 704 and the pair of BL and SL selectors 702 that the voltage sense amplifier 704 assigned.

Wie gezeigt, umfasst jeder BL- und SL-Auswähler 702 eine Steuerstruktur 622, die jeder Bitleitung BL und der zugehörigen Sourceleitung SL zugeordnet ist. Die Steuerungsstruktur 622 ist dieselbe wie sie weiter oben unter Bezugnahme auf 7 beschrieben wurde. Weiterhin ist der NMOS-Transistor T0 in der Steuerstruktur 622 für eine Bitleitung BL, wie in 12 gezeigt, mit einer Zwischenbitleitung IBL verbunden und der NMOS-Transistor T0 in der Steuerstruktur 622 für eine Sourceleitung SL ist mit der Sourceleistungsleitung SLP von der Sourceleitungs-Leistungsversorgung 210 für die zugehörige Spalte von Speicherzellen MC verbunden.As shown, each includes BL and SL selector 702 a tax structure 622 assigned to each bit line BL and the associated source line SL. The control structure 622 is the same as described above with reference to 7 has been described. Furthermore, the NMOS transistor T0 is in the control structure 622 for a bit line BL, as in 12 shown connected to an intermediate bit line IBL and the NMOS transistor T0 in the control structure 622 for a source line SL is connected to the source power line SLP from the source line power supply 210 connected for the associated column of memory cells MC.

Während des Betriebs deaktiviert eine niedrige Spannung (z. B. Massespannung) für das Bitleitungsauswahlsignal BLS die Steuerstrukturen 622, welche diesem Bitleitungsauswahlsignal BLS zugeordnet sind, so dass die Steuerstrukturen 622 die Bitleitung BL und die Sourceleitung SL von der Zwischenbitleitung IBL bzw. der Sourceleistungsleitung SLP trennen. Jedoch schaltet sich der PMOS-Transistor PT0 in jeder Steuerstruktur 622, welche das Bitleitungsauswahlsignal BLS mit niedriger Spannung empfängt, ein. Als ein Ergebnis hiervon wird die Vorladespannung PCV zu der Bitleitung BL und der Sourceleitung SL geliefert.During operation, a low voltage (eg, ground voltage) for the bitline select signal BLS deactivates the control structures 622 which are assigned to this bit line selection signal BLS, so that the control structures 622 separate the bit line BL and the source line SL from the intermediate bit line IBL and the source power line SLP, respectively. However, the PMOS transistor PT0 turns on in each control structure 622 inputting the low voltage bit line selection signal BLS. As a result, the precharge voltage PCV is supplied to the bit line BL and the source line SL.

Während des Betriebs schaltet eine hohe Spannung des Bitleitungsauswahlsignals BLS den PMOS-Transistor PT0 aus, so dass die Vorladespannung PCV weder zu der Bitleitung BL noch zu der Sourceleitung SLB geliefert wird. Stattdessen schaltet sich der NMOS-Transistor T0 ein. Als ein Ergebnis hiervon wird die Bitleitung BL mit der Zwischenbitleitung IBL verbunden und die Sourceleitung SL wird mit der Sourceleistungsleitung SLP verbunden.During the Operation switches a high voltage of the bit line selection signal BLS the PMOS transistor PT0 off, so that the precharge voltage PCV delivered neither to the bit line BL nor to the source line SLB becomes. Instead, the NMOS transistor T0 turns on. As a result from this, the bit line BL is connected to the intermediate bit line IBL and the source line SL is connected to the source power line SLP connected.

Der Spannungsleseverstärker 704 ist ein herkömmlicher Spannungsleseverstärker, der aus dem Stand der Technik hinreichend bekannt ist, und es handelt sich um denselben Spannungsleseverstärker 604, der in 7 dargestellt ist. Dementsprechend wird auf die Struktur und den Betrieb des Spannungsleseverstärkers 704 aus Gründen der Knappheit nicht erneut eingegangen.The voltage sense amplifier 704 is a conventional voltage sense amplifier well known in the art, and is the same voltage sense amplifier 604 who in 7 is shown. Accordingly, attention is paid to the structure and operation of the voltage sense amplifier 704 not recurred for reasons of scarcity.

Während einer Leseoperation werden die Speicherfeldbereiche 700 in der oben beschriebenen Art und Weise gesteuert, so dass Lesedaten aus einem Speicherfeldbereich 700 zu der Lesebitleitung SBL oder der komplementären Lesebitleitung SBLB des Spannungsleseverstärkers 704 geliefert werden, und die Referenzspannung wird zu der jeweils anderen Leitung, das heißt der Lesebitleitung SBL oder der komplementären Lesebitleitung SBLB aus einem anderen der Speicherfeldbereiche 700 geliefert.During a read operation, the memory array areas become 700 controlled in the manner described above, so that read data from a memory array area 700 to the read bit line SBL or the complementary read bit line SBLB of the voltage sense amplifier 704 and the reference voltage becomes the other line, that is, the read bit line SBL or the complementary read bit line SBLB, from another of the memory array areas 700 delivered.

Wie sich aus der weiter unten stehenden Diskussion ergeben wird, erlaubt die Speicherfeld- und Lesestruktur dieser Ausgestaltung eine Steuerung der Sourceleitungsspannung, so dass eine größere Spannungsdifferenz zwischen einer Referenzspannung und der Ladung erzeugt wird, welche durch einen Speicher gespeichert ist. Im Ergebnis existiert eine größere Spannungsdifferenz zwischen einer Spannung auf der Bitleitung BL und der Referenzspannung, so dass ein Stromleseverstärker nicht länger erforderlich ist und ein Spannungsleseverstärker allein eingesetzt werden kann, um die Spannungsdifferenz zu lesen und zu verstärken.As will emerge from the discussion below the memory array and read structure of this embodiment, a controller the source line voltage, allowing a greater voltage difference between a reference voltage and the charge is generated by a memory is stored. As a result, there is a larger voltage difference between a voltage on the bit line BL and the reference voltage, so that a current sense amplifier no longer is required and a voltage sense amplifier can be used alone can read and amplify the voltage difference.

Die unten angegebene Tabellen 7 und 8 zeigen ein Beispiel von Wortleitungs-(Gate-), Bitleitungs-(Drain-) und Sourceleitungs(Source-)Spannungen, die durch den Zeilendecodierer 204, den Spaltendecodierer 206 und die Sourceleitungs-Leistungsversorgung 210 angelegt werden, um die Speicherfeld- und Lesestruktur in den 11 und 12 vorzuladen, darin zu schreiben und daraus zu lesen. TABELLE 7 Bedingung S(SL) G(WL) D(BL) W "1" 1 -1 → 1 2 Vorspannbedingung zum Schreiben von Daten "1" unter Verwendung von GIDL W "0" 1 -1 → 1 0 Vorspannbedingung zum Schreiben von Daten "0" unter Verwendung von Kopplungseffekten U "1" 1 0 2 Vorspannung für halb ausgewählte Zelle durch BL-Daten "1" U "0" 1 0 0 Vorspannung für halb ausgewählte Zelle durch BL-Daten "0" SW 1 -1 → 1 1 Vorspannung für halb ausgewählte Zelle durch WL NO 1 0 1 nicht ausgewählte Zelle TABELLE 8 Lese-Bedingung S(SL) G(WL) D(BL) Lesen und Verstärken von ΔVbl zwischen SBL und SBLB. ΔVbl = (Vth0-Vth1)/2 2 2 Floating nach Vbl(=1)-Vorladen Tables 7 and 8 below show an example of wordline (gate), bitlei voltage (drain) and source (source) voltages generated by the row decoder 204 , the column decoder 206 and the source line power supply 210 be created to the memory field and reading structure in the 11 and 12 to prelude, to write in and read from it. TABLE 7 condition S (SL) G (WL) D (BL) W "1" 1 -1 → 1 2 Preload condition for writing data "1" using GIDL W "0" 1 -1 → 1 0 Preload condition for writing data "0" using coupling effects U "1" 1 0 2 Bias for half selected cell by BL data "1" U "0" 1 0 0 Bias for half selected cell by BL data "0" SW 1 -1 → 1 1 Bias for half selected cell by WL NO 1 0 1 unselected cell TABLE 8 Reading condition S (SL) G (WL) D (BL) Reading and amplifying ΔVbl between SBL and SBLB. ΔVbl = (Vth0-Vth1) / 2 2 2 Floating to Vbl (= 1) pre-load

13 zeigt einen Teil eines Zellenfelds und von damit verbundenen Datenleseschaltungen in der Speicherfeld- und Lesestruktur 200 in 5 gemäß einer weiteren Ausgestaltung. Es sei darauf hingewiesen, dass die Struktur in 6 mehrfach wiederholt werden kann, um die Speicherfeld- und Lesestruktur 200 zu bilden. In dieser Ausgestaltung weist das Speicherfeld eine offene Bitleitungsstruktur auf. Wie gezeigt, umfasst die Speicherfeld- und Lesestruktur Speicherfeldbereiche 800. Ein Bitleitungs-(BL) und Sourceleitungs(SL)-Auswähler 802 ist beiderseits jedes Speicherfeldbereichs 800 angeordnet und ein Spannungsleseverstärker 804 ist zu den BL- und SL-Auswählern 802 be nachbart angeordnet. Äußerste BL- und SL-Auswähler 802 weisen einen Spannungsleseverstärker 804 auf, der benachbart zu diesen angeordnet ist. 13 shows a portion of a cell array and associated data read circuits in the memory array and read structure 200 in 5 according to a further embodiment. It should be noted that the structure in 6 can be repeated several times to the memory field and reading structure 200 to build. In this embodiment, the memory array has an open bit line structure. As shown, the memory array and read structure includes memory array areas 800 , A bit line (BL) and source line (SL) selector 802 is on each side of each memory array area 800 arranged and a voltage sense amplifier 804 is to the BL and SL selectors 802 be arranged adjacently. Extreme BL and SL selector 802 have a voltage sense amplifier 804 on, which is arranged adjacent to these.

Die Speicherfeldbereiche 800 umfassen eine Mehrzahl von Wortleitungen WL, die sich mit einer Mehrzahl von Bitleitungen BL und Sourceleitungen SL schneiden. Die Mehrzahl von Bitleitungen BL und Sourceleitungen SL sind parallel angeordnet. Speicherzellen sind an Schnittpunkten der Wortleitungen WL und der Bitleitungen BL gebildet. Die Speicherfeldbereiche 800 können kondensatorfreie oder kondensatorlose Speicherzellen MC verwenden, welche dieselbe Struktur aufweisen, wie zuvor unter Bezugnahme auf 3 beschrieben; speziell können Floating-Body-Zellen verwendet werden. Insbesondere verwenden die Speicherfeldbereiche 800 eine offene Bitleitungsstruktur zum Speichern von Daten. Anders als bei der Ausgestaltung in 6 existieren insbesondere keine komplementären Zellen FNB, komplementären Bitleitungen und komplementären Sourceleitungen. Jede Speicherzelle MC kann eine Floating-Body-Zelle oder ein MISFET sein, wobei ein Gate-Anschluss mit einer Wortleitung WL, ein Source-Anschluss mit einer Sourceleitung SL und ein Drain-Anschluss mit einer Bitleitung BL verbunden ist.The memory area areas 800 comprise a plurality of word lines WL intersecting with a plurality of bit lines BL and source lines SL. The plurality of bit lines BL and source lines SL are arranged in parallel. Memory cells are formed at intersections of the word lines WL and the bit lines BL. The memory area areas 800 For example, capacitor-free or capacitor-less memory cells MC having the same structure as previously described with reference to FIG 3 described; specifically floating body cells can be used. In particular, the memory area areas use 800 an open bit line structure for storing data. Unlike the design in 6 In particular, there are no complementary cells FNB, complementary bit lines and complementary source lines. Each memory cell MC may be a floating body cell or a MISFET, wherein a gate terminal is connected to a word line WL, a source terminal to a source line SL, and a drain terminal to a bit line BL.

Der Speicherfeldbereich 800 umfasst Speicherzellen MC, die in Spalten und Zeilen angeordnet sind, deren jeweilige Anzahl eine Frage des Designs ist. Jede Zeile von Speicherzellen ist einer Wortleitung WL0, WL1 usw. zugeordnet. Jede Spalte von Speicherzellen MC ist einer Bitleitung BL und einer Sourceleitung SL zugeordnet. Geradzahlige Bitleitungen BL0, BL2 usw. führen zu dem BL- und SL-Auswähler_R 802 rechts des Speicherfeldbereichs 800. Ungeradzahlige Bitleitungen BL1, BL3 usw. führen zu dem BL- und SL-Auswähler_L 802 links des Speicherfeldbereichs 800. In gleicher Weise führen geradzahlige Sourceleitungen SL0, SL2 usw. zu dem BL- und dem SL-Auswähler_R 802 rechts des Speicherfeldbereichs 800. Ungeradzahlige Sourceleitungen SL1, SL3 usw. führen zu dem BL- und dem SL-Auswähler_L 802 links des Speicherfeldbereichs 800. Auf diese Weise führen die Hälfte der Bitleitungen und der Sourceleitungen zu dem BL- und SL-Auswähler 802 rechts des Speicherfeldbereichs 800 und die andere Hälfte führt zu dem BL- und SL-Auswähler 802 links des Speicherfeldbereichs 800.The storage area 800 includes memory cells MC arranged in columns and rows, the respective number of which is a matter of design. Each row of memory cells is associated with a word line WL0, WL1 and so on. Each column of memory cells MC is associated with a bit line BL and a source line SL. Even bit lines BL0, BL2, etc. lead to the BL and SL selector_R 802 to the right of the memory area 800 , Odd bit lines BL1, BL3, etc. lead to the BL and SL selector_L 802 to the left of the memory area 800 , In the same way, even-numbered source lines SL0, SL2, etc. lead to the BL and SL selector_R 802 to the right of the memory area 800 , odd Numerous source lines SL1, SL3, etc. lead to the BL and SL selector_L 802 to the left of the memory area 800 , In this way, half of the bit lines and the source lines lead to the BL and SL selector 802 to the right of the memory area 800 and the other half leads to the BL and SL selector 802 to the left of the memory area 800 ,

Darüber hinaus umfasst jeder Speicherfeldbereich 800 zwei Spalten mit Dummyzellen DMC, die mit Dummybitleitungen DBL0 bzw. DBL1 und mit Dummysourceleitungen DSL0 bzw. DSL1 verbunden sind. Die Dummyspeicherzellen DMC, die mit der geradzahligen Dummybitleitung DBL0 usw. verbunden sind, speichern eine „1" und die Dummyspeicherzellen DMC, die mit der ungeradzahligen Bitleitung DBL1 verbunden sind, speichern eine „0". Es sei darauf hingewiesen, dass die entgegengesetzte Anordnung auch verwendet werden kann. Weiterhin verbindet ein Ausgleichstransistor EQ die ungeradzahlige Dummybitleitung DBL1 mit der geradzahligen Dummybitleitung DBL0 und der Ausgleichstransistor EQ' ist mit einer jeweiligen Ausgleichssteuersignalleitung PVEQ' verbunden. Der Zeilendecodierer 204 oder der Spaltendecodierer 206 kann die Ausgleichssteuersignalleitungen PVEQ's steuern.In addition, each includes memory area 800 two columns of dummy cells DMC connected to dummy bit lines DBL0 and DBL1 and dummy signal lines DSL0 and DSL1, respectively. The dummy memory cells DMC connected to the even-numbered dummy bit line DBL0, etc. store a "1", and the dummy memory cells DMC connected to the odd-numbered bit line DBL1 store a "0". It should be noted that the opposite arrangement can also be used. Further, a equalizing transistor EQ connects the odd-numbered dummy bit line DBL1 to the even-numbered dummy bit line DBL0, and the equalizing transistor EQ 'is connected to a respective equalizing-control signal line PVEQ'. The row decoder 204 or the column decoder 206 may control the equalization control signal lines PVEQ's.

Während einer Schreiboperation sind die Ausgleichssteuersignalleitungen PVEQ' deaktiviert; beispielsweise wird eine logisch niedrige Spannung (z. B. Masse) an diese Leitungen angelegt. Während einer Leseoperation aus beispielsweise einem ersten Speicherfeldbereich 800-1 wird die Wortleitung WL aktiviert, welche die gerade gelesene Speicherzelle MC enthält. Als ein Ergebnis hiervon werden auch diejenigen Daten gelesen, die in den Dummyspeicherzellen DMC gespeichert sind, welche dieser Wortleitung WL zugeordnet sind. Weiterhin wird auch der Ausgleichstransistor EQ', welcher dem ersten Speicherfeldbereich 800-1 zugeordnet ist, aktiviert. Als ein Ergebnis hiervon, werden die „1" und die „0", welche in den Dummyspeicherzellen DMC gespei chert sind, gemittelt und auf den Dummybitleitungen DBL0 und DBL1 des ersten Speicherfeldbereichs 800-1 als eine Referenzspannung VREF für die Datenleseschaltung ausgegeben.During a write operation, the equalization control signal lines PVEQ 'are deactivated; For example, a logic low voltage (eg, ground) is applied to these lines. During a read operation from, for example, a first memory array area 800-1 the word line WL is activated, which contains the just read memory cell MC. As a result, the data stored in the dummy memory cells DMC associated with this word line WL are also read. Furthermore, the compensation transistor EQ ', which is the first memory field region 800-1 is assigned, activated. As a result, the "1" and the "0" stored in the dummy memory cells DMC are averaged and on the dummy bit lines DBL0 and DBL1 of the first memory array area 800-1 is output as a reference voltage VREF for the data read circuit.

13 stellt außerdem die Datenleseschaltung in näheren Einzelheiten dar. Insbesondere zeigt 13 die mit einem Spannungsleseverstäker 804 im Zusammenhang stehenden Schaltungen. Es sei darauf hingewiesen, dass die anderen Spannungsleseverstärker und die zugeordneten Schaltungen dieselbe Struktur und dieselbe Funktionsweise besitzen können, wie unter Bezugnahme auf 13 beschrieben. Insbesondere zeigt 13 die detaillierte Struktur eines Spannungsleseverstärkers 804 und eines Paares von BL- und SL-Auswählern 802, welche dem Spannungsleseverstärker 804 zugeordnet sind. 13 also illustrates the data read circuit in more detail. In particular, FIG 13 those with a voltage sense amplifier 804 related circuits. It should be understood that the other voltage sense amplifiers and associated circuitry may have the same structure and functionality as described with reference to FIG 13 described. In particular shows 13 the detailed structure of a voltage sense amplifier 804 and a pair of BL and SL selectors 802 which the voltage sense amplifier 804 assigned.

Wie gezeigt, umfasst jeder BL- und SL-Auswähler 802 eine Steuerstruktur 622, die jeder Bitleitung BL und einer zugeordneten Sourceleitung SL zugeordnet ist, sowie die Dummybitleitungen DBL0 und DBL1 und Dummysourceleitungen DSL0 und DSL1. Die Steuerstruktur 622 ist dieselbe wie weiter oben unter Bezugnahme auf 7 geschrieben. Wie in 13 gezeigt, ist der NMOS-Transistor T0 in der Steuerstruktur 622 für eine Sourceleitung SL mit der Sourceleistungsleitung SLP von der Sourceleitungs-Leistungsversorgung 210 für die zugeordnete Spalte von Speicherzellen MC verbunden. Der NMOS-Transistor T0 in der Steuerstruktur 622 für eine Bitleitung BL ist mit einem zugeordneten Isolationstransistor IT in einer Zeile von Isolationstransistoren 822 verbunden. Jeder Isolationstransistor IT in einer Zeile von Isolationstransistoren 822 verbindet selektiv eine entsprechende Bitleitung entweder mit der Lesebitleitung SBL oder der komplementären Lesebitleitung SBLB des Spannungsleseverstärkers 804. Jedoch verbinden die Isolationstransistoren IT für die Dummybitleitungen DBL0 und DBL1 selektiv die Dummybitleitungen DBL0 und DBL1 mit der jeweils anderen Leitung, nämlich der Lesebitleitung SBL und der komplementä ren Lesebitleitung SBLB der Bitleitungen Bis. Weiterhin ist bei jedem der Isolationstransistoren IT in einer Reihe 822 der Gate-Anschluss mit jeweils derselben Isolationssteuerleitung PISO verbunden. Der Zeilendecodierer 204 oder der Spaltendecodierer 206 kann die Isolationssteuerleitungen PISOs steuern. Dementsprechend steuert der Zeilendecodierer 204 die Isolationssteuerleitungen PISO, so dass nur einer der Speicherfeldbereiche 800 mit einem jeweiligen Spannungsleseverstärker 804 verbunden ist.As shown, each includes BL and SL selector 802 a tax structure 622 assigned to each bit line BL and an associated source line SL, and the dummy bit lines DBL0 and DBL1 and dummy signal lines DSL0 and DSL1. The tax structure 622 is the same as above with reference to 7 written. As in 13 As shown, the NMOS transistor T0 is in the control structure 622 for a source line SL with the source power line SLP from the source line power supply 210 for the associated column of memory cells MC connected. The NMOS transistor T0 in the control structure 622 for a bit line BL is connected to an associated isolation transistor IT in a row of isolation transistors 822 connected. Each isolation transistor IT in a row of isolation transistors 822 selectively connects a corresponding bit line to either the read bit line SBL or the complementary read bit line SBLB of the voltage sense amplifier 804 , However, the isolation transistors IT for the dummy bit lines DBL0 and DBL1 selectively connect the dummy bit lines DBL0 and DBL1 to the other line, namely, the read bit line SBL and the complementary read bit line SBLB of the bit lines Bis. Furthermore, in each of the isolation transistors IT is in a row 822 the gate terminal connected to the same isolation control line PISO. The row decoder 204 or the column decoder 206 The isolation control lines can control PISOs. Accordingly, the row decoder controls 204 the isolation control lines PISO, leaving only one of the memory array areas 800 with a respective voltage sense amplifier 804 connected is.

Während des Betriebs deaktiviert eine niedrige Spannung (z. B. Massespannung) des Bitleitungsauswahlsignals BLS die Steuerstrukturen 622, welche diesem Bitleitungsauswahlsignal zugeordnet sind, so dass die Steuerstrukturen 622 die Bitleitung BL und die Sourceleitung SL von der Zwischenbitleitung IBL bzw. der Sourceleistungsleitung SLP trennen. Jedoch schaltet sich der PMOS-Transistor PT0 in jeder Steuerstruktur 622 ein, welche das Bitleitungsauswahlsignal BLS mit der niedrigen Spannung empfängt. Als ein Ergebnis hiervon wird die Vorladespannung PCV zu der Bitleitung BL und der Sourceleitung SL geliefert.During operation, a low voltage (eg, ground voltage) of the bitline select signal BLS deactivates the control structures 622 which are associated with this bit line selection signal, so that the control structures 622 separate the bit line BL and the source line SL from the intermediate bit line IBL and the source power line SLP, respectively. However, the PMOS transistor PT0 turns on in each control structure 622 input, which receives the bit line selection signal BLS with the low voltage. As a result, the precharge voltage PCV is supplied to the bit line BL and the source line SL.

Während des Betriebs schaltet eine hohe Spannung des Bitleitungsauswahlsignals BLS den PMOS-Transistor PT0 aus, so dass die Vorladespannung PCV nicht zu der Bitleitung BL und der Sourceleitung SLB geliefert wird. Stattdessen schaltet sich der NMOS-Transistor T0 ein. Als ein Ergebnis hiervon wird die Bitleitung BL mit der Zwischenbitleitung IBL und die Sourceleitung SL mit der Sourceleistungsleitung SLP verbunden.During operation, a high voltage of the bit line selection signal BLS turns off the PMOS transistor PT0, so that the precharge voltage PCV is not supplied to the bit line BL and the source line SLB. Instead, the NMOS transistor T0 turns on. As a result, the Bit line BL connected to the intermediate bit line IBL and the source line SL to the source power line SLP.

Der Spannungsleseverstärker 804 ist ein herkömmlicher Spannungsleseverstärker, der aus dem Stand der Technik hinreichend bekannt ist, und entspricht dem Spannungsleseverstärker 604 gemäß 7. Dementsprechend wird aus Gründen der Knappheit auf die Struktur und den Betrieb des Spannungsleseverstärkers 804 nicht erneut eingegangen.The voltage sense amplifier 804 is a conventional voltage sense amplifier well known in the art and corresponds to the voltage sense amplifier 604 according to 7 , Accordingly, for the sake of brevity, the structure and operation of the voltage sense amplifier will become 804 not received again.

Während einer Leseoperation werden die Speicherfeldbereiche 800 in der oben diskutierten Art und Weise gesteuert, so dass gelesene Daten aus einem Speicherfeldbereich 800 entweder zu der Lesebitleitung SBL oder der komplementären Lesebitleitung SBLB des Spannungsleseverstärkers 804 geliefert werden, und die Referenzspannung wird zu der jeweils anderen Leitung, nämlich der Lesebitleitung SBL oder der komplementären Lesebitleitung SBLB von demselben Speicherfeldbereich 800 geliefert.During a read operation, the memory array areas become 800 controlled in the manner discussed above, so that read data from a memory array area 800 either to the read bit line SBL or the complementary read bit line SBLB of the voltage sense amplifier 804 and the reference voltage is supplied to the other line, namely the read bit line SBL or the complementary read bit line SBLB, from the same memory array area 800 delivered.

Für die Ausgestaltung in 13 können die beispielhaften Wortleitungs-(Gate-), Bitleitungs-(Drain-) und Sourceleitungs-(Source-)Spannungen verwendet werden, die weiter oben in den Tabellen 7 und 8 angegeben wurden, um die Speicherfeld- und Lesestruktur in 13 vorzuladen, darin zu schreiben und daraus zu lesen.For the design in 13 For example, the exemplary word line (gate), bit line (drain), and source line (source) voltages noted above in Tables 7 and 8 may be used to construct the memory array and read structure in FIG 13 to prelude, to write in and read from it.

14 zeigt eine beispielhafte Ausgestaltung der Sourceleitungs-Leistungsversorgung 210. Wie gezeigt, umfasst die Sourceleitungs-Leistungsversorgung 210 ein Speicherfeld aus Auswählern 211. Jeder Auswähler 211 ist einer entsprechenden Sourceleistungsleitung SLP zugeordnet. Jeder Auswähler 211 empfängt eine Anzahl von Spannungen V1 usw. Die empfangenen Spannungen können den Ausgestaltungen entsprechen, welche in den Tabellen 1-2, 3-4, 5-6, 7-8 gezeigt sind und/oder können eine Frage der Designauswahl sein. Jeder Auswähler 211 gibt selektiv eine der Spannungen V1 usw. basierend auf Steuersignalen einschließlich der Speicherfeldinformationen von dem Befehlsdecodierer 202 aus, um eine Lese-, eine Schreib- oder eine andere Operation vorzunehmen, wie bei den anderen Ausgestaltungen beschrieben. 14 shows an exemplary embodiment of the source line power supply 210 , As shown, the source line power supply includes 210 a memory field of selectors 211 , Every selector 211 is assigned to a corresponding source power line SLP. Every selector 211 receives a number of voltages V1 and so forth. The received voltages may correspond to the configurations shown in Tables 1-2, 3-4, 5-6, 7-8 and / or may be a matter of design choice. Every selector 211 selectively outputs one of the voltages V1, etc. based on control signals including the memory field information from the command decoder 202 to perform a read, write, or other operation as described in the other embodiments.

15 zeigt eine andere Ausgestaltung. Wie gezeigt, umfasst diese Ausgestaltung einen Speicher 1510, der mit einer Speichersteuereinheit 1520 verbunden ist. Der Speicher 1510 kann ein beliebiges der Halbleiterspeicherelemente sein, die weiter oben erläutert wurden. Die Speichersteuereinheit 1520 liefert die Eingangssignale zum Steuern des Betriebs des Speichers 1510. Beispielsweise liefert im Falle des Halbleiterspeicherelements in 5 die Speichersteuereinheit 1520 den Befehl CMD und die Adresssignale. Es sei darauf hingewiesen, dass die Speichersteuereinheit 1520 den Speicher 1510 basierend auf empfangenen Steuersignalen (nicht gezeigt) steuern kann. 15 shows another embodiment. As shown, this embodiment includes a memory 1510 that with a storage controller 1520 connected is. The memory 1510 may be any of the semiconductor memory elements discussed above. The memory controller 1520 provides the input signals to control the operation of the memory 1510 , For example, in the case of the semiconductor memory element in FIG 5 the memory controller 1520 the command CMD and the address signals. It should be noted that the memory controller 1520 the memory 1510 can control based on received control signals (not shown).

Claims (37)

Integrierte Halbleiterschaltung, aufweisend: – eine Mehrzahl von Wortleitungen; – eine Mehrzahl von Sourceleitungen; – eine Mehrzahl von Bitleitungen, welche sich mit der Mehrzahl von Wortleitungen kreuzen; – eine Mehrzahl von Speicherzellen, die an Kreuzungspunkten der Mehrzahl von Wortleitungen und der Mehrzahl von Bitleitungen gebildet sind, wobei jede der Mehrzahl von Speicherzellen eine Floating-Body-Zelle ist, wobei ein Gate-Anschluss jeder Floating-Body-Zelle mit einer der Wortleitungen verbunden ist, wobei ein Drain-Anschluss jeder Floating-Body-Zelle mit einer der Bitleitungen verbunden ist und wobei ein Source-Anschluss jeder Floating-Body-Zelle mit einer der Sourceleitungen verbunden ist; – wenigstens eine Bitleitungs- und Sourceleitungsauswahlschaltung (602), die dazu ausgebildet ist, jede der Mehrzahl von Bitleitungen selektiv mit einer ersten Ausgangsbitleitung zu verbinden und die Sourceleitungen selektiv mit einer Sourcespannung zu verbinden; und – wenigstens einen Leseverstärker (208), der dazu ausgebildet ist, Daten basierend auf einer Spannung auf der ersten Ausgangsbitleitung zu lesen.A semiconductor integrated circuit comprising: - a plurality of word lines; A plurality of source lines; A plurality of bit lines crossing with the plurality of word lines; A plurality of memory cells formed at intersections of the plurality of word lines and the plurality of bit lines, each of the plurality of memory cells being a floating body cell, wherein a gate terminal of each floating body cell is connected to one of the word lines wherein a drain terminal of each floating body cell is connected to one of the bit lines, and wherein a source terminal of each floating body cell is connected to one of the source lines; At least one bit line and source line selection circuit ( 602 ) configured to selectively connect each of the plurality of bit lines to a first output bit line and to selectively connect the source lines to a source voltage; and - at least one sense amplifier ( 208 ) configured to read data based on a voltage on the first output bit line. Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Bitleitungs- und Sourceleitungsauswahlschaltung zu jeder Bitleitung eine zugeordnete Schaltstruktur aufweist, wobei jede Schaltstruktur dazu ausgebildet ist, die zugeordnete Bitleitung mit der ersten Ausgangsbitleitung selektiv zu verbinden.Circuit according to Claim 1, characterized that the bit line and source line selection circuit to each Bit line has an associated switching structure, each Switching structure is adapted to the associated bit line to selectively connect to the first output bit line. Schaltung nach Anspruch 2, dadurch gekennzeichnet, dass jede Schaltstruktur dazu ausgebildet ist, selektiv eine Vorladespannung zu der zugeordneten Bitleitung zu liefern.Circuit according to Claim 2, characterized each switching structure is adapted to selectively provide a precharge voltage to deliver to the associated bit line. Schaltung nach Anspruch 3, dadurch gekennzeichnet, dass jede Schaltstruktur basierend auf einem Auswahlsignal arbeitet, so dass dann, wenn das Auswahlsignal in einem ersten Zustand ist, die Schaltstruktur die zugeordnete Bitleitung mit der ersten Ausgangsbitleitung verbindet, und dass dann, wenn das Auswahlsignal in einem zweiten Zustand ist, die Schaltstruktur die Vorladespannung zu der zugehörigen Bitleitung liefert.Circuit according to Claim 3, characterized that each switching structure operates on the basis of a selection signal, such that when the selection signal is in a first state, the switching structure the associated bit line with the first output bit line connects, and that if the selection signal in a second State, the switching structure is the precharge voltage to the associated bit line supplies. Schaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Bitleitungs- und Sourceleitungsauswahlschaltung für jede Sourceleitung eine zugeordnete Schaltstruktur aufweist, wobei jede Schaltstruktur dazu ausgebildet ist, selektiv die zugeordnete Sourceleitung mit der Sourcespannung zu verbinden.Circuit according to one of Claims 1 to 4, characterized the bit line and source line selection circuit for each source line having an associated switching structure, each switching structure is adapted to selectively the associated source line with to connect the source voltage. Schaltung nach Anspruch 5, dadurch gekennzeichnet, dass jede Schaltstruktur dazu ausgebildet ist, selektiv eine Vorladespannung zu der zugeordneten Sourceleitung zu liefern.Circuit according to Claim 5, characterized each switching structure is adapted to selectively provide a precharge voltage to deliver to the associated source line. Schaltung nach Anspruch 6, dadurch gekennzeichnet, dass jede Schaltstruktur basierend auf einem Auswahlsignal arbeitet, so dass dann, wenn das Auswahlsignal in einem ersten Zustand ist, die Schaltstruktur die zugeordnete Sourceleitung mit der Sourcespannung verbindet, und dass dann, wenn das Auswahlsignal in einem zweiten Zustand ist, die Schaltstruktur die Vorladespannung zu der zugeordneten Sourceleitung liefert.Circuit according to Claim 6, characterized that each switching structure operates on the basis of a selection signal, such that when the selection signal is in a first state, the switching structure the associated source line with the source voltage connects, and that if the selection signal in a second State is, the switching structure, the pre-charge voltage to the assigned Source line delivers. Schaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Bitleitungs- und Sourceleitungsauswahlschaltung für jede Bitleitung eine zugeordnete erste Schaltstruktur und für jede Sourceleitung eine zugeordnete zweite Schaltstruktur aufweist, wobei jede erste Schaltstruktur dazu ausgebildet ist, selektiv die zugeordnete Bitleitung mit der ersten Ausgangsbitleitung zu verbinden und wobei jede zweite Schaltstruktur dazu ausgebildet ist, selektiv die zugeordnete Sourceleitung mit der Sourcespannung zu verbinden.Circuit according to one of Claims 1 to 7, characterized in that the bit line and source line selection circuit for each bit line an associated first switching structure and an associated one for each source line second switching structure, wherein each first switching structure adapted to selectively connect the associated bit line to the to connect the first output bit line and wherein each second switching structure is adapted to selectively the associated source line with to connect the source voltage. Schaltung nach Anspruch 8, dadurch gekennzeichnet, dass jede erste Schaltstruktur dazu ausgebildet ist, selektiv eine Vorladespannung zu der zugeordneten Bitleitung zu liefern und dass jede zweite Schaltstruktur dazu ausgebildet ist, selektiv eine Vorladespannung zu der zugeordneten Sourceleitung zu liefern.Circuit according to Claim 8, characterized that each first switching structure is designed to selectively one To provide precharge voltage to the associated bit line and that each second switching structure is configured to selectively a precharge voltage to deliver to the associated source line. Schaltung nach Anspruch 8 oder 9, dadurch gekennzeichnet, – dass jede erste Schaltstruktur basierend auf einem Auswahlsignal arbeitet, so dass dann, wenn das Auswahlsignal einen ersten Zustand aufweist, die erste Schaltstruktur die zugeordnete Bitleitung mit der ersten Ausgangsbitleitung verbindet, und dass dann, wenn das Auswahlsignal in einem zweiten Zustand ist, die erste Schaltstruktur die Vorladespannung zu der zugeordneten Bitleitung liefert; und – dass jede zweite Schaltstruktur basierend auf dem Auswahlsignal arbeitet, so dass dann, wenn das Auswahlsignal in dem ersten Zustand ist, die zweite Schaltstruktur die zugeordnete Sourceleitung mit der Sourcespannung verbindet, und dass dann, wenn das Auswahlsignal in dem zweiten Zustand ist, die zweite Schaltstruktur die Vorladespannung zu der zugeordneten Sourceleitung liefert.Circuit according to Claim 8 or 9, characterized - that each first switching structure based on a selection signal works, such that when the selection signal has a first state, the first switching structure the associated bit line with the first output bit line connects, and that if the selection signal in a second State, the first switching structure is the precharge voltage to the associated bit line supplies; and - that every second switching structure based on the selection signal works, so if that Selection signal in the first state, the second switching structure connects the assigned source line to the source voltage, and that when the selection signal is in the second state, the second switching structure, the pre-charge voltage to the associated Source line delivers. Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass die Bitleitungs- und Sourceleitungsauswahlschaltung selektiv jede der Mehrzahl von Sourceleitungen mit einer Sourceversorgungsleitung verbindet.Circuit according to one of Claims 1 to 10, characterized that the bit line and source line selection circuit is selective each of the plurality of source lines having a source supply line combines. Schaltung nach einem der Ansprüche 1 bis 11, weiterhin aufweisend: – eine Schaltstruktur, die dazu ausgebildet ist, selektiv den Leseverstärker mit der ersten Ausgangsbitleitung zu verbinden.The circuit of any one of claims 1 to 11, further comprising: A switching structure, adapted to selectively connect the sense amplifier to the first output bit line connect. Schaltung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass der Leseverstärker ein Spannungsleseverstärker ist.Circuit according to one of Claims 1 to 12, characterized that the sense amplifier a voltage sense amplifier is. Schaltung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Mehrzahl von Bitleitungen, die Mehrzahl von Wortleitungen und die Mehrzahl von Speicherzellen eine Zwillingszellenspeicherstruktur bilden.Circuit according to one of Claims 1 to 13, characterized that the plurality of bit lines, the plurality of word lines and the plurality of memory cells have a twin cell memory structure form. Schaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die Mehrzahl von Bitleitungen, die Mehrzahl von Wortleitungen und die Mehrzahl von Speicherzellen eine offene Bitleitungsstruktur bilden.Circuit according to one of Claims 1 to 14, characterized that the plurality of bit lines, the plurality of word lines and the plurality of memory cells form an open bitline structure. Schaltung nach einem der Ansprüche 1 bis 15, weiterhin aufweisend: – eine erste Steuerschaltung, die dazu ausgebildet ist, den Betrieb der Bitleitungs- und Sourceleitungsauswahlschaltung zu steuern.The circuit of any one of claims 1 to 15, further comprising: A first control circuit configured to control the operation of the bit line and source line selection circuit. Schaltung nach Anspruch 16, weiterhin aufweisend: – eine zweite Steuerschaltung, die dazu ausgebildet ist, Spannungen an die Mehrzahl von Sourceleitungen anzulegen.The circuit of claim 16, further comprising: - a second Control circuit, which is adapted to voltages to the majority of source lines. Schaltung nach Anspruch 17, dadurch gekennzeichnet, dass die zweite Steuerschaltung dazu ausgebildet ist, unterschiedliche Spannungen an die Mehrzahl von Sourceleitungen in Abhängigkeit von einem Speicherzellenbetrieb anzulegen.Circuit according to Claim 17, characterized that the second control circuit is designed to different Voltages depending on the majority of source lines from a memory cell operation. Schaltung nach Anspruch 18, dadurch gekennzeichnet, dass die Steuerschaltung dazu ausgebildet ist, eine erste Spannung an die Sourceleitung der Floating-Body-Zellen anzulegen, wenn Daten mit einem Wert von eins in die Floating-Body-Zelle geschrieben werden, und dass sie dazu ausgebildet ist, eine zweite Spannung an die Sourceleitung der Floating-Body-Zelle anzulegen, wenn Daten mit einem Wert von null in die Floating-Body-Zelle geschrieben werden, wobei die zweite Spannung von der ersten Spannung verschieden ist.Circuit according to Claim 18, characterized that the control circuit is adapted to a first voltage to attach to the source line of floating body cells when data written to the floating body cell with a value of one, and that it is adapted to apply a second voltage to the source line create the floating body cell when data with a value of zero are written to the floating body cell, with the second Voltage is different from the first voltage. Schaltung nach Anspruch 19, dadurch gekennzeichnet, dass die erste Spannung kleiner ist als die zweite Spannung.Circuit according to Claim 19, characterized that the first voltage is less than the second voltage. Schaltung nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass die Steuerschaltung dazu ausgebildet ist, eine andere Spannung an die Sourceleitung der Floating-Body-Zelle während einer Leseoperation als während wenigstens einer der Schreiboperationen anzulegen.Circuit according to one of Claims 18 to 20, characterized that the control circuit is adapted to a different voltage to the source line of the floating body cell during a read operation as while at least one of the write operations. Schaltung nach Anspruch 21, dadurch gekennzeichnet, dass die Steuerschaltung dazu ausgebildet ist, eine höhere Spannung an die Sourceleitung der Floating-Body-Zelle während der Leseoperation als während wenigstens einer der Schreiboperationen anzulegen.Circuit according to Claim 21, characterized that the control circuit is adapted to a higher voltage to the source line of the floating body cell during the read operation as while at least create one of the write operations. Schaltung nach einem der Ansprüche 1 bis 22, weiterhin aufweisend: – wenigstens eine Dummywortleitung; – wenigstens eine Zeile von Dummyspeicherzellen, die an Kreuzungspunkten der Dummywortleitung und der Mehrzahl von Bitleitungen gebildet sind, wobei jede der Mehrzahl von Dummyspeicherzellen eine Floating-Body-Zelle ist, wobei ein Gate-Anschluss jeder Dummy-Floating-Body-Zelle mit der Dummywortleitung verbunden ist, wobei ein Drain-Anschluss jeder Dummy-Floating-Body-Zelle mit einer der Bitleitungen verbunden ist und wobei ein Source-Anschluss jeder Dummy-Floating-Body-Zelle mit einer der Sourceleitungen verbunden ist, wobei die Dummyspeicherzellen, die geradzahligen Bitleitungen zugeordnet sind, zum Speichern eines ersten Logikzustands ausgebildet sind, und wobei die Dummyspeicherzellen, die ungeradzahligen Bitleitungen zugeordnet sind, zum Speichern eines zweiten Logikzustands ausgebildet sind, wobei der zweite Logikzustand das Gegenteil des ersten Logikzustands ist; und – eine Ausgleichsschaltung, die dazu ausgebildet ist, selektiv jede ungeradzahlige Bitleitung mit einer vorhergehenden geradzahligen Bitleitung zu verbinden.The circuit of any one of claims 1 to 22, further comprising: - at least a dummy word line; - at least a row of dummy memory cells located at junctions of the Dummy word line and the plurality of bit lines are formed, wherein each of the plurality of dummy memory cells is a floating body cell is, wherein a gate terminal of each dummy floating body cell with the dummy word line is connected, wherein a drain terminal of each Dummy floating body cell is connected to one of the bit lines and wherein a source terminal each dummy floating body cell is connected to one of the source lines, wherein the dummy memory cells are assigned to the even-numbered bit lines are designed to store a first logic state, and wherein the dummy memory cells are assigned to the odd-numbered bit lines are configured to store a second logic state, wherein the second logic state is the opposite of the first logic state is; and - one Compensating circuit, which is adapted to selectively each odd-numbered Bit line with a preceding even-numbered bit line too connect. Schaltung nach einem der Ansprüche 1 bis 23, weiterhin aufweisend: – erste und zweite Dummybitleitungen; – erste und zweite Dummysourceleitungen; – erste und zweite Spalten von Dummyspeicherzellen, wobei die erste Spalte von Dummyspeicherzellen an Kreuzungspunkten der Mehrzahl von Wortlinien und der ersten Dummybitleitung gebildet ist, wobei die zweite Spalte von Dummyspeicherzellen an Kreuzungspunkten der Mehrzahl von Wortleitungen und der zweiten Dummybitleitung gebildet ist, wobei jede der ersten und zweiten Spalten von Speicherzellen eine Floating-Body-Zelle ist, wobei ein Gate-Anschluss jeder ersten Dummy-Floating-Body-Zelle mit einer der Wortleitungen verbunden ist, wobei ein Drain-Anschluss jeder ersten Dummy-Floating-Body-Zelle mit der ersten Dummybitleitung verbunden ist und wobei ein Source-Anschluss jeder ersten Dummy-Floating-Body-Zelle mit der zweiten Dummysourceleitung verbunden ist, wobei ein Gate-Anschluss jeder zweiten Dummy-Floating-Body-Zelle mit einer der Wortleitungen verbunden ist, wobei ein Drain-Anschluss jeder zweiten Dummy-Floating-Body-Zelle mit der zweiten Dummy-Bitleitung verbunden ist und wobei ein Source-Anschluss jeder zweiten Dummy-Floating-Body-Zelle mit der zweiten Dummysourceleitung verbunden ist; – eine Ausgleichsschaltung, die dazu ausgebildet ist, selektiv die erste Dummybitleitung mit der zweiten Dummybitleitung zu verbinden; und – wobei die Bitleitungs- und Sourceleitungsauswahlschaltung dazu ausgebildet ist, selektiv jede der ersten und zweiten Dummybitleitungen mit einer zweiten Ausgangsbitleitung zu verbinden und selektiv die ersten und zweiten Dummysourceleitungen mit einer Sourcespannung zu verbinden; und – wobei der Leseverstärker dazu ausgebildet ist, Daten basierend auf Spannungen auf der ersten Ausgangsbitleitung und der zweiten Ausgangsbitleitung zu lesen.The circuit of any of claims 1 to 23, further comprising: first and second dummy bit lines; - first and second dummiesource lines; First and second columns of dummy memory cells, wherein the first column of dummy memory cells is formed at intersection points of the plurality of word lines and the first dummy bit line, the second column of dummy memory cells being formed at intersections of the plurality of word lines and the second dummy bit line, each of the first and second columns of memory cells is a floating body cell, wherein a gate terminal of each first dummy floating body cell is connected to one of the word lines, wherein a drain terminal of each first dummy floating body cell is connected to the one wherein a source terminal of each first dummy floating body cell is connected to the second dummy dummy line, wherein a gate terminal of each second dummy floating body cell is connected to one of the word lines, wherein a drain Terminal of each second dummy floating body cell is connected to the second dummy bit line, and wherein ei n source terminal of each second dummy floating body cell is connected to the second dummy signal line; A compensation circuit configured to selectively connect the first dummy bit line to the second dummy bit line; and wherein the bit line and source line selection circuits are configured to selectively connect each of the first and second dummy bit lines to a second output bit line and selectively connect the first and second dummy bit lines connecting second dummy signal lines to a source voltage; and wherein the sense amplifier is configured to read data based on voltages on the first output bit line and the second output bit line. Integrierte Halbleiterschaltung, aufweisend: – eine Mehrzahl von Wortleitungen; – eine Mehrzahl von Sourceleitungen; – eine Mehrzahl von Bitleitungen, welche die Mehrzahl von Wortleitungen kreuzen; – eine Mehrzahl von Speicherzellen, die an Kreuzungspunkten der Mehrzahl von Wortleitungen und der Mehrzahl von Bitleitungen gebildet sind, wobei jede der Mehrzahl von Speicherzellen eine Floating-Body-Zelle ist, wobei ein Gate-Anschluss jeder Floating-Body-Zelle mit einer der Wortleitungen verbunden ist, wobei ein Drain-Anschluss jeder Floating-Body-Zelle mit einer der Bitleitungen verbunden ist und wobei ein Source-Anschluss jeder Floating-Body-Zelle mit einer der Sourceleitungen verbunden ist; – eine Bitleitungs- und Sourceleitungsauswahlschaltung (602), die dazu ausgebildet ist, selektiv jede der Mehrzahl von Bitleitungen mit einer Ausgangsbitleitung zu verbinden und selektiv die Sourceleitungen mit einer Sourcespannung zu verbinden; – einen Leseverstärker (208), der dazu ausgebildet ist, Daten auf der Ausgangsbitleitung zu lesen; und – eine Steuerschaltung (622), die dazu ausgebildet ist, einen Betrieb der Bitleitungs- und Sourceleitungsauswahlschaltung zu steuern sowie Spannungen zu steuern, die an die Mehrzahl von Sourceleitungen angelegt werden, so dass der Leseverstärker ein Spannungsleseverstärker ist.A semiconductor integrated circuit comprising: - a plurality of word lines; A plurality of source lines; A plurality of bit lines crossing the plurality of word lines; A plurality of memory cells formed at intersections of the plurality of word lines and the plurality of bit lines, each of the plurality of memory cells being a floating body cell, wherein a gate terminal of each floating body cell is connected to one of the word lines wherein a drain terminal of each floating body cell is connected to one of the bit lines, and wherein a source terminal of each floating body cell is connected to one of the source lines; A bit line and source line selection circuit ( 602 ) configured to selectively connect each of the plurality of bit lines to an output bit line and to selectively connect the source lines to a source voltage; A sense amplifier ( 208 ) adapted to read data on the output bit line; and - a control circuit ( 622 ) configured to control operation of the bit line and source line selection circuits and to control voltages applied to the plurality of source lines such that the sense amplifier is a voltage sense amplifier. Schaltung nach Anspruch 25, dadurch gekennzeichnet, dass der Leseverstärker keinen Stromleseverstärker aufweist.Circuit according to Claim 25, characterized that the sense amplifier no current sense amplifier having. Schaltung nach Anspruch 25, dadurch gekennzeichnet, dass die Steuerschaltung keinen Stromleseverstärker aufweist.Circuit according to Claim 25, characterized the control circuit has no current sense amplifier. Integrierte Halbleiterschaltung, aufweisend: – eine Mehrzahl von Wortleitungen; – eine Mehrzahl von Sourceleitungen; – eine Mehrzahl von Bitleitungen, welche die Mehrzahl von Wortleitungen kreuzen; – eine Mehrzahl von Speicherzellen, die an Kreuzungspunkten der Mehrzahl von Wortleitungen und der Mehrzahl von Bitleitungen gebildet sind, wobei jede der Mehrzahl von Speicherzellen eine Floating-Body-Zelle ist, wobei ein Gate-Anschluss jeder Floating- Body-Zelle mit einer der Wortleitungen verbunden ist, wobei ein Drain-Anschluss jeder Floating-Body-Zelle mit einer der Bitleitungen verbunden ist und wobei ein Source-Anschluss jeder Floating-Body-Zelle mit einer der Sourceleitungen verbunden ist; – eine Auswahlschaltung (602), die dazu ausgebildet ist, selektiv Daten auf der Mehrzahl von Bitleitungen auszugeben und selektiv Spannungen an die Mehrzahl von Sourceleitungen anzulegen; und – einen Leseverstärker (208), der dazu ausgebildet ist, Daten auf der Ausgangsbitleitung zu lesen.A semiconductor integrated circuit comprising: - a plurality of word lines; A plurality of source lines; A plurality of bit lines crossing the plurality of word lines; A plurality of memory cells formed at crossing points of the plurality of word lines and the plurality of bit lines, each of the plurality of memory cells being a floating body cell, wherein a gate terminal of each floating body cell is connected to one of the word lines wherein a drain terminal of each floating body cell is connected to one of the bit lines, and wherein a source terminal of each floating body cell is connected to one of the source lines; - a selection circuit ( 602 ) configured to selectively output data on the plurality of bit lines and to selectively apply voltages to the plurality of source lines; and a sense amplifier ( 208 ) adapted to read data on the output bit line. Integrierte Halbleiterschaltung, aufweisend: – eine Mehrzahl von Speicherzellenbereichen, wobei jeder Speicherzellenbereich aufweist, – eine Mehrzahl von Wortleitungen; – eine Mehrzahl von Sourceleitungen; – eine Mehrzahl von Bitleitungen, welche die Mehrzahl von Wortleitungen kreuzen, und – eine Mehrzahl von Speicherzellen, die an Kreuzungspunkten der Mehrzahl von Wortleitungen und der Mehrzahl von Bitleitungen gebildet sind, wobei jede der Mehrzahl von Speicherzellen eine Floating-Body-Zelle ist, wobei ein Gate-Anschluss jeder Floating-Body-Zelle mit einer der Wortleitungen verbunden ist, wobei ein Drain-Anschluss jeder Floating-Body-Zelle mit einer der Bitleitungen verbunden ist und wobei ein Source-Anschluss jeder Floating-Body-Zelle mit einer der Sourceleitungen verbunden ist; und – wenigstens eine Bitleitungs- und Sourceleitungsauswahlschaltung (602), die jedem Speicherzellenbereich zugeordnet ist, wobei jede Bitleitungs- und Sourceleitungsauswahlschaltung dazu ausgebildet ist, selektiv jede der Mehrzahl von Bitleitungen in dem zugeordneten Speicherzellenbereich mit einer Ausgangsbitleitung für den Speicherzellenbereich zu verbinden und selektiv die Mehrzahl von Sourceleitungen für den Speicherzellenbereich mit einer Sourcespannung zu verbinden; und – wenigstens einen Leseverstärker (208), der jedem Speicherzellenbereich zugeordnet ist, wobei jeder Leseverstärker (208) dazu ausgebildet ist, Daten auf der Ausgangsbitleitung des zugeordneten Speicherzellenbereichs zu lesen.A semiconductor integrated circuit comprising: a plurality of memory cell areas, each memory cell area, a plurality of word lines; A plurality of source lines; A plurality of bit lines crossing the plurality of word lines, and a plurality of memory cells formed at crossing points of the plurality of word lines and the plurality of bit lines, each of the plurality of memory cells being a floating body cell a gate terminal of each floating body cell is connected to one of the word lines, wherein a drain terminal of each floating body cell is connected to one of the bit lines, and wherein a source terminal of each floating body cell is connected to one of the source lines connected is; and at least one bit line and source line selection circuit ( 602 Each bit line and source line selection circuit is configured to selectively connect each of the plurality of bit lines in the associated memory cell area to an output bit line for the memory cell area and to selectively connect the plurality of source lines for the memory cell area to a source voltage ; and - at least one sense amplifier ( 208 ) associated with each memory cell area, each sense amplifier ( 208 ) is adapted to read data on the output bit line of the associated memory cell area. Verfahren zum Betreiben einer integrierten Halbleiterspeicherschaltung, die eine Mehrzahl von Speicherzellen umfasst, die an Kreuzungspunkten einer Mehrzahl von Wortleitungen und einer Mehrzahl von Bitleitungen gebildet sind, wobei jede der Mehrzahl von Speicherzellen eine Floating-Body-Zelle ist, wobei ein Gate-Anschluss jeder Floating-Body-Zelle mit einer der Wortleitungen verbunden ist, wobei ein Drain-Anschluss jeder Floating-Body-Zelle mit einer der Bitleitungen verbunden ist und wobei ein Source-Anschluss jeder Floating-Body-Zelle mit einer der Sourceleitungen verbunden ist, mit den Schritten: – Anlegen unterschiedlicher Spannungen an die Mehrzahl von Sourceleitungen in Abhängigkeit von einem Speicherzellenbetrieb.A method of operating an integrated semiconductor memory circuit having a plurality of Spei each of the plurality of memory cells is a floating body cell, wherein a gate terminal of each floating body cell is connected to one of the word lines, wherein a drain terminal of each floating body cell is connected to one of the bit lines, and wherein a source terminal of each floating body cell is connected to one of the source lines, comprising the steps of: applying different voltages to the plurality of source lines in Dependence on a memory cell operation. Verfahren nach Anspruch 30, dadurch gekennzeichnet, dass bei dem Schritt des Anlegens eine erste Spannung an die Sourceleitung der Floating-Body-Zellen angelegt wird, wenn Daten mit einem Wert von eins in die Floating-Body-Zelle geschrieben werden, und dass eine zweite Spannung an die Sourceleitung der Floating-Body-Zelle angelegt wird, wenn Daten mit einem Wert von null in die Floating-Body-Zelle geschrieben werden, wobei die zweite Spannung von der ersten Spannung verschieden ist.Method according to claim 30, characterized in that at the step of applying, a first voltage to the source line Floating body cells are created when data with a value written by one in the floating body cell, and that a second voltage to the source line of the floating body cell is created when data with a value of zero in the floating body cell be written, the second voltage from the first voltage is different. Verfahren nach Anspruch 31, dadurch gekennzeichnet, dass die erste Spannung kleiner ist als die zweite Spannung.Method according to claim 31, characterized in that that the first voltage is less than the second voltage. Verfahren nach einem der Ansprüche 30 bis 32, dadurch gekennzeichnet, dass bei dem Schritt des Anlegens während einer Leseoperation eine andere Spannung an die Sourceleitung der Floating-Body-Zelle angelegt wird als während wenigstens einer Schreiboperation.Method according to one of claims 30 to 32, characterized in the step of applying during a read operation, a another voltage applied to the source line of the floating body cell is considered as during at least one write operation. Verfahren nach Anspruch 33, dadurch gekennzeichnet, dass bei dem Schritt des Anlegens während der Leseoperation eine höhere Spannung an die Sourceleitung der Floating-Body-Zelle angelegt wird als während wenigstens einer Schreiboperation.Method according to claim 33, characterized that at the step of applying during the reading operation a higher Voltage is applied to the source line of the floating body cell as while at least one write operation. Verfahren zur Leseverstärkung in einer integrierten Halbleiterspeicherschaltung, die eine Mehrzahl von Speicherzellen umfasst, die an Kreuzungspunkten einer Mehrzahl von Wortleitungen und einer Mehrzahl von Bitleitungen gebildet sind, wobei jede der Mehrzahl von Speicherzellen eine Floating-Body-Zelle ist, wobei ein Gate-Anschluss jeder Floating-Body-Zelle mit einer der Wortleitungen verbunden ist, wobei ein Drain-Anschluss jeder Floating-Body-Zelle mit einer der Bitleitungen verbunden ist und wobei ein Source-Anschluss jeder Floating-Body-Zelle mit einer der Sourceleitungen verbunden ist, mit den Schritten: – selektives Verbinden einer der Mehrzahl von Bitleitungen mit einer Ausgangsbitleitung; – Anlegen einer Spannung an die Sourceleitung der Floating-Body-Zelle während einer Leseoperation, die sich von einer Spannung unterscheidet, die während wenigstens einer Schreiboperation angelegt wird; und – Leseverstärken von Daten auf der Ausgangsbitleitung unter Verwendung eines Spannungsleseverstärkers.Method for reading amplification in an integrated Semiconductor memory circuit comprising a plurality of memory cells includes at points of intersection of a plurality of word lines and a plurality of bit lines, each of the The plurality of memory cells is a floating body cell, wherein a gate connection each floating body cell is connected to one of the word lines wherein a drain of each floating body cell is one of the Bit lines is connected and where a source connection each Floating body cell connected to one of the source lines, with the steps: - selective Connecting one of the plurality of bit lines to an output bit line; - Invest a voltage to the source line of the floating body cell during a Read operation, which differs from a voltage that during at least a write operation is applied; and - Read amplification of data on the output bit line using a voltage sense amplifier. Verfahren nach Anspruch 35, dadurch gekennzeichnet, dass der Leseschritt die Daten auf der Ausgangsbitleitung liest, indem nur ein Spannungsleseverstärker verwendet wird.Process according to claim 35, characterized in that that the reading step reads the data on the output bit line, by just a voltage sense amplifier is used. Integrierte Halbleiterschaltung, aufweisend: – Wortleitungen, die mit jeder Gate-Elektrode einer Mehrzahl von Floating-Body-Speicherzellen verbunden sind; – Bitleitungen, die jede Wortleitung kreuzen und die mit jeder Drain-Elektrode der Mehrzahl von Floating-Body-Speicherzellen verbunden sind; – Sourceleitungen, die mit jeder Source-Elektrode der Mehrzahl von Floating-Body-Speicherzellen verbunden sind; – ein Wortleitungsspannungssteuerteil, der dazu ausgebildet ist, eine Spannung einer ausgewählten Wortleitung in Abhängigkeit von einem Schreibbefehl oder einem Lesebefehl zu treiben; und – ein Sourceleitungsleistungssteuerteil (602), der dazu ausgebildet ist, eine Spannung wenigstens einer Sourceleitung in Abhängigkeit von dem Schreibbefehl oder dem Lesebefehl zu treiben.A semiconductor integrated circuit comprising: - word lines connected to each gate electrode of a plurality of floating body memory cells; Bit lines crossing each word line and connected to each drain of the plurality of floating body memory cells; Source lines connected to each source of the plurality of floating body memory cells; - A word line voltage control part, which is adapted to drive a voltage of a selected word line in response to a write command or a read command; and - a source line power control part ( 602 ) configured to drive a voltage of at least one source line in response to the write command or the read command.
DE200710057097 2006-11-24 2007-11-19 Semiconductor memory integrated circuit (IC) has selecting circuit to selectively connect bit lines to first output bit line and source lines to source voltage, and sense amplifier to sense data based on voltage on first output bit line Withdrawn DE102007057097A1 (en)

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* Cited by examiner, † Cited by third party
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US8023337B2 (en) 2008-11-11 2011-09-20 Samsung Electronics Co., Ltd. Semiconductor memory device
CN109903795A (en) * 2017-12-08 2019-06-18 三星电子株式会社 Dynamic random access memory means
CN109903795B (en) * 2017-12-08 2024-04-26 三星电子株式会社 Dynamic random access memory device

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