DE102007050049B4

DE102007050049B4 - Circuit arrangement with a level shifter

Info

Publication number: DE102007050049B4
Application number: DE200710050049
Authority: DE
Inventors: Jürgen Kessel; Thomas Kauter
Original assignee: TDK Micronas GmbH
Current assignee: TDK Micronas GmbH
Priority date: 2007-10-17
Filing date: 2007-10-17
Publication date: 2009-10-01
Anticipated expiration: 2027-10-18
Also published as: DE102007050049A1

Abstract

Schaltungsanordnung mit einer Pegelschiebereinrichtung (PSE) zum Umsetzen eines Eingangssignals (in) aus einem ersten Betriebsspannungsbereich mit einer ersten Grundspannung (VSS1) und einer ersten Versorgungsspannung (VDD1) in ein Ausgangssignal (out) in einem zweiten Betriebsspannungsbereich mit einer zweiten Grundspannung (VSS2) und einer zweiten Versorgungsspannung (VDD2), wobei die Pegelschiebereinrichtung (PSE) eingangseitig eine erste Pegelschieberstufe (PSS1) aufweist, wobei der ersten Pegelschieberstufe (PSS1) eine Speichereinrichtung nachgeschaltet ist und ausgangsseitig eine zweite Pegelschieberstufe (PSS2) zur Umsetzung des Ausgangssignals (out) in ein Retoursignal (r) in dem ersten Betriebsspannungsbereich vorgesehen ist, und wobei zwischen der ersten Pegelschieberstufe (PSS1) und der ersten Grundspannung (VSS1) eine Bereitschaftsschaltung (B) angeordnet ist, der das Retoursignal (r) zuführbar ist, dadurch gekennzeichnet, dass die Bereitschaftsschaltung (B) als ein siebter n-Kanal-Transistor (N7), der zwischen die erste Grundspannung (VSS1) und einen ersten n-Kanal-Transistor (N1) der ersten Pegelschieberstufe (PSS1) geschaltet ist, und ein achter n-Kanal-Transistor (N8), der zwischen die erste Grundspannung (VSS1) und einen zweiten n-Kanal-Transistor (N2) der...Circuit arrangement with a level shifter (PSE) for converting an input signal (in) from a first operating voltage range with a first base voltage (VSS1) and a first supply voltage (VDD1) into an output signal (out) in a second operating voltage range with a second base voltage (VSS2) and a second supply voltage (VDD2), wherein the level shifter (PSE) on the input side a first level shifter stage (PSS1), wherein the first level shifter stage (PSS1) is followed by a memory device and the output side, a second level shifter stage (PSS2) for converting the output signal (out) in a Return signal (r) is provided in the first operating voltage range, and wherein between the first level shifter stage (PSS1) and the first base voltage (VSS1) a standby circuit (B) is arranged to which the return signal (r) can be fed, characterized in that the standby circuit (B) as a seventh n-channel transistor (N7) connected between the first ground voltage (VSS1) and a first n-channel transistor (N1) of the first level shifter stage (PSS1), and an eighth n-channel transistor (N8), between the first fundamental voltage (VSS1) and a second n-channel transistor (N2) of the ...

Description

Die Erfindung betrifft eine Schaltungsanordnung mit einer Pegelschiebereinrichtung.The The invention relates to a circuit arrangement with a level shifter device.

Derartige Schaltungsanordnungen mit einer Pegelschiebereinrichtung oder Pegelschieber sind aus dem Stand der Technik beispielsweise aus der DE 10 2004 052 092 A1 , zum Umsetzen eines Eingangssignals aus einem ersten Betriebsspannungsbereich mit einer ersten Grundspannung und einer ersten Versorgungsspannung in ein Ausgangssignal in einem zweiten Betriebsspannungsbereich mit einer zweiten Grundspannung und einer zweiten Versorgungsspannung bekannt.Such circuit arrangements with a level shifter or level shifter are known from the prior art, for example from the DE 10 2004 052 092 A1 for converting an input signal from a first operating voltage range having a first base voltage and a first supply voltage into an output signal in a second operating voltage range having a second base voltage and a second supply voltage.

Ein aus dem Stand der Technik bekannter Pegelschieber ist beispielhaft in 10a dargestellt. Der Pegelschieber ist als eine Parallelschaltung einer Reihenschaltung eines ersten Transistors T1 und eines dritten Transistors T3 mit einer Reihenschaltung eines zweiten Transistors T2 und eines vierten Transistors T4 aufgebaut und zur Versorgung zwischen die erste Grundspannung VSS1 und die zweite Versorgungsspannung VDD2 geschaltet. Der dritte Transistor T3 und der vierte Transistor T4 sind miteinander kreuzverkoppelt, d. h. ein Steuereingang des dritten Transistors T3 ist mit einem Verbindungspunkt zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 verbunden und ein Steuereingang des vierten Transistors T4 ist mit einem Verbindungspunkt zwischen dem ersten Transistor T1 und dem dritten Transistor T3 verbunden. Einem Steuereingang des ersten Transistors T1 ist das Eingangssignal in direkt zuführbar, während es einem Steuereingang des zweiten Transistors T2 als invertiertes Eingangssignal inq zuführbar ist. An dem Verbindungspunkt zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 ist ein Ausgangssignal out abgreifbar, während an dem Verbindungspunkt zwischen dem ersten Transistor T1 und dem dritten Transistor T3 ein invertiertes Ausgangssignal outq abgreifbar ist.A known from the prior art level shifter is exemplified in 10a shown. The level shifter is constructed as a parallel circuit of a series circuit of a first transistor T1 and a third transistor T3 with a series circuit of a second transistor T2 and a fourth transistor T4 and connected to supply between the first base voltage VSS1 and the second supply voltage VDD2. The third transistor T3 and the fourth transistor T4 are cross-coupled with each other, ie, a control input of the third transistor T3 is connected to a connection point between the second transistor T2 and the fourth transistor T4, and a control input of the fourth transistor T4 is connected to a connection point between the first transistor T1 and the third transistor T3. A control input of the first transistor T1, the input signal is fed directly into, while it is fed to a control input of the second transistor T2 as an inverted input signal inq. An output signal out can be tapped off at the connection point between the second transistor T2 and the fourth transistor T4, while an inverted output signal outq can be tapped off at the connection point between the first transistor T1 and the third transistor T3.

Wird eingangsseitig beispielsweise ein high-Signal angelegt, so schaltet der erste Transistor T1 in einen leitenden Zustand und zieht den nachfolgenden Verbindungspunkt auf das Potential der ersten Grundspannung VSS1. Der zweite Transistor T2, dem das invertierte high-Signal, also ein low-Signal, zugeführt wird, sperrt. Das an dem Verbindungspunkt zwischen dem ersten Transistor T1 und dem dritten Transistor T3 anliegende Potential der ersten Grundspannung VSS1 schaltet den vierten Transistor T4, der als p-Kanal-Transistor ausgebildet ist, in einen leitenden Zustand, so dass der Verbindungspunkt zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 auf das Potential der zweiten Versorgungsspannung VDD2 angehoben wird. Durch das an dem Verbindungspunkt anliegende Potential wird der dritte Transistor T3, der als p-Kanal-Transistor ausgebildet ist, in einen sperrenden Zustand gebracht. Ausgangsseitig ist somit an dem Verbindungspunkt zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 ein high-Signal, nämlich das Potential der zweiten Versorgungsspannung VDD2, als Ausgangssignal out abgreifbar. An dem Verbindungspunkt zwischen dem ersten Transistor T1 und dem dritten Transistor T3 ist ausgangsseitig ein low-Signal, nämlich das Potential der ersten Grundspannung VSS1, als invertiertes Ausgangssignal outq abgreifbar.Becomes On the input side, for example, a high signal applied, so switches the first transistor T1 in a conductive state and pulls the subsequent connection point to the potential of the first fundamental voltage VSS1. The second transistor T2, which receives the inverted high signal, So a low signal, fed becomes, locks. That at the connection point between the first transistor T1 and the third transistor T3 applied potential of the first Ground voltage VSS1 switches the fourth transistor T4, acting as a p-channel transistor is formed, in a conductive state, so that the connection point between the second transistor T2 and the fourth transistor T4 on the Potential of the second supply voltage VDD2 is raised. By the potential applied to the connection point becomes the third Transistor T3, which is formed as a p-channel transistor, in a locked state. The output side is thus at the connection point between the second transistor T2 and the fourth transistor T4 a high signal, namely the Potential of the second supply voltage VDD2, as an output signal out tapped. At the connection point between the first transistor T1 and the third transistor T3 is the output side, a low signal, namely the potential of the first fundamental voltage VSS1, as an inverted output signal outq can be tapped.

Liegt der erste Betriebsspannungsbereich beispielsweise in einem Bereich von 0 bis 3 Volt und der zweite Betriebsspannungsbereich in einem Bereich von 7 bis 12 Volt, so ist es außerdem notwendig zwischen dem ersten Transistor T1 und dem dritten Transistor T3 einen fünften Transistor T5 sowie zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 einen sechsten Transistor T6 als Überspannungsschutz vorzusehen. Die Steuereingänge des fünften Transistors T5 und des sechsten Transistors T6 sind mit der zweiten Grundspannung VSS2 verbunden, so dass die beiden als p-Kanal-Transistor ausgebildeten Überspannungsschutz-Transistoren T5, T6 dauerhaft in einem leitenden Zustand sind. Für den Fall der oben angenommenen Betriebsspannungsbereiche ist der Pegelschieber zwischen eine Potentialdifferenz von VDD2 – VSS1 = 12 Volt geschaltet. Die beiden Eingangstransistoren T1, T2 sowie die kreuzverkoppelten Lasttransistoren T3, T4 sind technologisch so beschaffen, dass sie diese hohe Potentialdifferenz nicht unbeschadet überstehen. Durch die Überspannungsschutz-Transistoren T5, T6 wird dieser Nachteil behoben.Lies the first operating voltage range, for example in one area from 0 to 3 volts and the second operating voltage range in one Range from 7 to 12 volts, so it is also necessary between the first transistor T1 and the third transistor T3 a fifth transistor T5 and between the second transistor T2 and the fourth transistor T4 to provide a sixth transistor T6 as overvoltage protection. The control inputs of the fifth Transistor T5 and the sixth transistor T6 are connected to the second Base voltage VSS2 connected so that the two formed as a p-channel transistor overvoltage protection transistors T5, T6 are permanently in a conductive state. In the case of the above accepted Operating voltage ranges is the level shifter between a potential difference from VDD2 - VSS1 = 12 volts switched. The two input transistors T1, T2 and the cross-coupled load transistors T3, T4 are technological so that they do not survive this high potential difference unscathed. By the surge protection transistors T5, T6 fixes this disadvantage.

10a zeigt eine Pegelschieberschaltung nach dem Stand der Technik, wobei eine Spannungsdifferenz zwischen der ersten Grundspannung VSS1 und der zweiten Versorgungsspannung VDD2 geeignet klein ist, dass in Kaskode geschaltete Überspannungsschutztransistoren, wie in 10b gezeigt, nicht notwendig sind. Eine derartige Pegelschieberschaltung kann allerdings nicht für Hochvoltanwendungen verwendet werden. 10a shows a level shifter circuit according to the prior art, wherein a voltage difference between the first base voltage VSS1 and the second supply voltage VDD2 is suitably small, that cascaded overvoltage protection transistors, as in 10b shown are not necessary. However, such a level shifter circuit can not be used for high-voltage applications.

Nachteilig an einer solchen Schaltungsanordnung mit Kaskoden ist, dass bei der Umsetzung des Eingangssignals in in das Ausgangssignal out verhältnismäßig lange Verzögerungszeiten auftreten. Diese Verzögerungszeiten rühren daher, dass je nach Aufbau des Pegelschiebers entweder eine steigende Flanke, also ein Signalwechsel von low nach high, oder eine fallende Flanke, also ein Signalwechsel von high nach low, schneller übertragen wird. Der Grund hierfür liegt darin, dass die kreuzver koppelten Transistoren T3, T4 schwächer dimensioniert sind als die Eingangstransistoren T3, T4. Durch die Überspannungsschutz-Transistoren T5, T6 liegt außerdem an den Steuereingängen der kreuzverkoppelten Lasttransistoren T3, T4 eine geringere Steuerspannung an, die bewirkt, dass die Lasttransistoren T3, T4 weniger leitend werden und daher eine längere Zeit zum Umladen ausgangsseitiger Kapazitäten, z. B. nachgeschalteter Transistoren benötigt wird. Im vorliegenden Beispiel aus 10b findet ein Signalwechsel von high nach low wesentlich schneller als ein Signalwechsel von low nach high statt.A disadvantage of such a circuit arrangement with cascodes is that in the conversion of the input signal into the output signal out relatively long delay times occur. These delay times are due to the fact that, depending on the structure of the level shifter, either a rising edge, ie a signal change from low to high, or a falling edge, ie a signal change from high to low, is transmitted more quickly. The reason for this is that the kreuzver coupled transistors T3, T4 are dimensioned smaller than the input transistors T3, T4. Due to the overvoltage protection transistors T5, T6 is out of the question at the control inputs of the cross-coupled load transistors T3, T4 to a lower control voltage, which causes the load transistors T3, T4 are less conductive and therefore a longer time for reloading output side capacitances, for. B. downstream transistors is needed. In the present example off 10b A signal change from high to low takes place much faster than a signal change from low to high.

Ausgangsseitig muss zur logischen Weiterverarbeitung auch die langsamere Flanke der beiden zueinander inversen Ausgangssignale abgewartet werden. Erst dann kann der logische Zustand des Ausganges eindeutig einem logischen Zustand des Einganges zugeordnet werden, so dass die Ausgangssignale erst zu diesem Zeitpunkt in dem zweiten Betriebsspannungsbereich weiter verarbeitet werden können.On the output side must also have the slower edge for logical processing the two mutually inverse output signals are awaited. Only then can the logical state of the output clearly a logical state of the input are assigned, so that the output signals only at this time in the second operating voltage range can be processed further.

Ein weiterer Nachteil des Standes der Technik ist, dass solange die langsamere Flanke andauert, ein erhöhter Querstrom in dem Pegelschieber und insbesondere auch in nachgeschalteten Treibern und Speicherelementen fließt.One Another disadvantage of the prior art is that as long as the slower edge persists, an increased cross-flow in the level shifter and especially in downstream drivers and memory elements flows.

Als weiterer Stand der Technik werden die US 6,507,226 B2 und die DE 10 2006 014 355 B3 genannt.As a further prior art, the US 6,507,226 B2 and the DE 10 2006 014 355 B3 called.

Es ist die Aufgabe der Erfindung, einen aus dem Stand der Technik bekannten Pegelschieber derart weiterzubilden, dass die Schaltzeiten verkürzt und der Querstrom verringert wird.It It is the object of the invention to provide a known from the prior art Further develop level shifter such that the switching times shortened and the cross flow is reduced.

Diese Aufgabe wird gelöst durch einen Pegelschieber mit den Merkmalen des Patentanspruchs 1.These Task is solved by a level shifter with the features of patent claim 1.

Erfindungsgemäß beansprucht wird demnach eine Schaltungsanordnung mit einer Pegelschiebereinrichtung zum Umsetzen eines Eingangssignals aus einem ersten Betriebsspannungsbereich mit einer ersten Grundspannung und einer ersten Versorgungsspannung in ein Ausgangssignal in einem zweiten Betriebsspannungsbereich mit einer zweiten Grundspannung und einer zweiten Versorgungsspannung, wobei die Pegelschiebereinrichtung eingangsseitig eine erste Pegelschieberstufe aufweist und der ersten Pegelschieberstufe eine Speichereinrichtung nachgeschaltet ist. Konkret kann die Speichereinrichtung beispielsweise als Latch ausgebildet sein. Ausgangsseitig ist eine zweite Pegelschieberstufe zur Umsetzung des Ausgangssignals in ein Retour-Signal im ersten Betriebsspannungsbereich vorgesehen, wobei zwischen der ersten Pegelschieberstufe und der ersten Grundspannung eine Bereitschaftsschaltung vorgesehen, der das Retour-Signal zuführbar ist. Die Bereitschaftsschaltung ist dazu als ein siebter n-Kanal-Transistor, der zwischen die erste Grundspannung und den ersten n-Kanal-Transistor geschaltet ist, und ein achter n-Kanal-Transistor, der zwischen die erste Grundspannung und den zweiten n-Kanal-Transistor geschaltet ist, ausgebildet, wobei einem Steuereingang des siebten n-Kanal-Transistors das invertierte Retour-Signal und einem Steuereingang des achten n-Kanal-Transistors das Retour-Signal direkt zuführbar ist.Claimed according to the invention Accordingly, a circuit arrangement with a level shifter for converting an input signal from a first operating voltage range with a first base voltage and a first supply voltage in an output signal in a second operating voltage range with a second base voltage and a second supply voltage, wherein the level shifter on the input side, a first level shifter stage and the first level shifter stage a memory device is downstream. Concretely, the storage device, for example be designed as a latch. On the output side is a second level shifter stage for converting the output signal into a return signal in the first operating voltage range provided, wherein between the first level shifter stage and the first ground voltage provided a standby circuit, the the return signal can be fed is. The standby circuit is for this purpose as a seventh n-channel transistor, between the first base voltage and the first n-channel transistor is switched, and an eighth n-channel transistor between the first base voltage and the second n-channel transistor switched is formed, wherein a control input of the seventh n-channel transistor the inverted return signal and a control input of the eighth n-channel transistor the return signal can be fed directly is.

Durch die ausgangsseitige Anordnung einer zweiten Pegelschieberstufe zur Umsetzung des Ausgangssignals in ein Retour-Signal in dem ersten Betriebsspannungsbereich kann eine Rückkopplung des aktuellen Zustands des Latches in den ersten Betriebsspannungsbereich realisiert werden. Durch eine derartige Bereitschaftsschaltung ist es möglich, gesteuert durch das Retour-Signal, das den aktuellen Ausgangszustand des Latches wi derspiegelt, eine Steuerung der ersten Pegelschieberstufe zu realisieren. Beispielsweise kann durch die Bereitschaftsschaltung der nächste Wechsel des Eingangssignals vorbereitet werden. Durch eine derartige Ausgestaltung der Bereitschaftsschaltung wird in der ersten Pegelschieberstufe, gesteuert durch das Retour-Signal, der aktuell aktive Eingangstransistor abgeschaltet und der nachfolgende Signalwechsel vorbereitet. Es ist dadurch möglich, die Schaltzeiten der Pegelschiebereinrichtung weiter zu verkürzen und die Querströme in der Pegelschiebereinrichtung zu verringern.By the output side arrangement of a second level shifter stage for Converting the output signal into a return signal in the first operating voltage range can be a feedback of the current state of the latch in the first operating voltage range will be realized. By such a standby circuit is it possible, controlled by the return signal, which is the current output state of the latch wi mirrored to realize a control of the first level shifter stage. For example, by the standby circuit of the next change be prepared for the input signal. By such a configuration the standby circuit is in the first level shifter stage, controlled by the return signal, the currently active input transistor switched off and prepared the subsequent signal change. It is thereby possible to further shorten the switching times of the level shifter and the cross currents in the level shifter.

In einer Weiterbildung ist zwischen dem Speicher und der zweiten Pegelschieberstufe eine Inverterstufe angeordnet.In a development is between the memory and the second level shifter stage arranged an inverter stage.

Durch die Inverterstufe wird das Ausgangssignal im zweiten Betriebsspannungsbereich verstärkt, bevor es durch die zweite Pegelschieberstufe in den ersten Betriebsspannungsbereich rückgeführt wird.By the inverter stage becomes the output signal in the second operating voltage range strengthened before through the second level shifter stage into the first operating voltage range is returned.

Weiterhin ist es vorteilhaft, wenn ausgangsseitig wenigstens eine Inverterstufe zur Verstärkung des Ausgangssignals vorgesehen ist.Farther it is advantageous if at least one inverter stage on the output side to reinforce the Output signal is provided.

Durch eine ausgangsseitige Anordnung einer Inverterstufe bzw. eines invertierten Verstärkers wird sichergestellt, dass das Ausgangssignal den größtmöglichen Signalhub im zweiten Betriebsspannungsbereich aufweist und somit als eindeutiger logischer Zustand weiterverarbeitet werden kann. Es ist dadurch außerdem möglich, größere Lasten am Ausgang der Schaltungsanordnung zu treiben.By an output-side arrangement of an inverter stage or an inverted Amplifier becomes Ensures that the output signal has the largest possible signal swing in the second Operating voltage range and thus as a unique logical Condition can be further processed. It also makes it possible to handle larger loads to drive at the output of the circuit.

Zur Vermeidung von Überspannungen sind der erste Knoten und der zweite Knoten über Klemmdioden auf die zweite Grundspan nung geklemmt und die Pegelschieberstufen weisen weitere Überspannungsschutzvorrichtungen auf. Die Überspannungsschutzvorrichtungen können beispielsweise Transistoren sein, die als Überspannungsschutztransistoren ausgelegt sind. Somit können die Eingangstransistoren, also der erste n-Kanal-Transistor und der zweite n-Kanal-Transistor der ersten Pegelschieberstufe so ausgelegt werden, dass sie schnell einschalten können, was aber bedingt, dass sie gegenüber hohen Spannungen entsprechend empfindlicher reagieren. Die Klemmdioden am ersten und zweiten Knotenpunkt gewährleisten außerdem, dass die Ausgangsspannung der ersten Pegelschieberstufe auf einen Wert begrenzt wird, so dass die maximale, an den Eingängen des Latches zulässige Spannung nicht überschritten wird.To avoid overvoltages, the first node and the second node are clamped via clamping diodes to the second ground voltage and the level shifter stages have further overvoltage protection devices. The overvoltage protection devices can, for example Transis be gates, which are designed as overvoltage protection transistors. Thus, the input transistors, that is, the first n-channel transistor and the second n-channel transistor of the first level shifter stage can be designed so that they can turn on quickly, but this requires that they react more sensitive to high voltages. The clamp diodes at the first and second nodes also ensure that the output voltage of the first level shifter stage is limited to a value such that the maximum voltage allowed at the latches' inputs is not exceeded.

Weiterbildungen sowie vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen wiedergegeben.further developments as well as advantageous embodiments of the invention are given in the dependent claims.

Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels und der Bezugnahme auf die beigefügten Figuren ausführlich erläutert.The Invention will be described below with reference to an embodiment and the reference on the attached Figures in detail explained.

Es zeigen:It demonstrate:

1 ein Blockschaltbild eines ersten Ausführungsbeispiels einer erfindungsgemäßen Pegelschiebereinrichtung, 1 a block diagram of a first embodiment of a level shifter according to the invention,

2 ein Blockschaltbild einer Weiterbildung der Pegelschiebereinrichtung aus 1, 2 a block diagram of a development of the level shifter from 1 .

3 ein Blockschaltbild einer Weiterbildung der Pegelschiebereinrichtung aus 2, 3 a block diagram of a development of the level shifter from 2 .

4 eine Schaltskizze der ersten Pegelschieberstufe aus den 1 bis 3, 4 a circuit diagram of the first level shifter stage from the 1 to 3 .

5 eine Schaltskizze des Latches aus den 1 bis 3, 5 a circuit sketch of the latches from the 1 to 3 .

6 eine Schaltskizze der zweiten Pegelschieberstufe aus den 2 und 3, 6 a circuit diagram of the second level shifter stage from the 2 and 3 .

7 die Verschaltung der Komponenten aus den 4 bis 6 mit einer Bereitschaftsschaltung und 7 the interconnection of the components from the 4 to 6 with a standby circuit and

8a bis 8c eine vergleichende Darstellung der Signalverläufe bei einem Pegelschieber nach dem Stand der Technik und einer erfindungsgemäßen Pegelschiebereinrichtung, 8a to 8c a comparative representation of the waveforms in a level shifter according to the prior art and a level shifter according to the invention,

9a bis 9c die Darstellung aus 8 für zwei Signalwechsel, 9a to 9c the presentation 8th for two signal changes,

10a eine Pegelschieberschaltung nach dem Stand der Technik (schon behandelt) und 10a a level shifter circuit according to the prior art (already treated) and

10b eine Pegelschieberschaltung nach dem Stand der Technik mit Kaskodentransistoren (schon behandelt). 10b a level shifter circuit according to the prior art with cascode transistors (already treated).

1 zeigt ein Blockschaltbild einer erfindungsgemäßen Pegelschiebereinrichtung PSE, die aus einer Reihenschaltung einer ersten Pegelschieberstufe PSS1 mit einem nachgeschalteten Latch L besteht. Der ersten Pegelschieberstufe PSS1 sind eingangsseitig ein Eingangssignal in sowie ein invertiertes Eingangssignal inq zuführbar. Das Eingangssignal in sowie das invertierte Eingangssignal inq entstammen dabei einem ersten Betriebsspannungsbereich, der beispielsweise 0 bis 3 Volt beträgt, und werden durch die erste Pegelschieberstufe PSS1 in ein Zwischensignal z sowie ein invertiertes Zwischensignal zq in einem zweiten Betriebsspannungsbereich, der beispielsweise 7 bis 12 Volt beträgt, überführt. Das Zwischensignal z sowie das invertierte Zwischensignal zq werden einem Latch L zuge führt, das ausgangsseitig ein Ausgangssignal out sowie ein invertiertes Ausgangssignal outq zur Verfügung stellt. Das Latch L arbeitet dabei im zweiten Betriebsspannungsbereich und stellt auch ausgangsseitig Signale für diesen zur Verfügung. 1 shows a block diagram of a level shifter according to the invention PSE, which consists of a series circuit of a first level shifter stage PSS1 with a downstream latch L. The input of the first level shifter stage PSS1 can be supplied with an input signal as well as an inverted input signal inq. The input signal in as well as the inverted input signal inq come from a first operating voltage range, which is for example 0 to 3 volts, and are converted by the first level shifter stage PSS1 into an intermediate signal z and an inverted intermediate signal zq in a second operating voltage range, which is for example 7 to 12 volts , convicted. The intermediate signal z and the inverted intermediate signal zq are fed to a latch L, which provides an output signal on the output side and an inverted output signal outq. The Latch L operates in the second operating voltage range and also provides signals for this on the output side.

In einer Weiterbildung der Pegelschiebereinrichtung PSE, wie sie in der 2 dargestellt ist, werden das Ausgangssignal out sowie das invertierte Ausgangssignal outq durch eine zweite Pegelschieberstufe PSS2 wieder in den ersten Betriebsspannungsbereich zurückgeführt und als Retour-Signal r bzw. als invertiertes Retour-Signal rq zur Verfügung gestellt. Das Retour-Signal r und das invertierte Retour-Signal rq sind einer Bereitschaftsschaltung B zuführbar, die im ersten Betriebsspannungsbereich zwischen die erste Grundspannung VSS1 und die erste Pegelschieberstufe PSS1 geschaltet ist. Durch die Rückführung des Ausgangssignals out sowie des invertierten Ausgangssignals outq in dem ersten Betriebsspannungsbereich durch die zweite Pegelschieberstufe PSS2 ist es möglich über eine Rückkopplung die Bereitschaftsschaltung B zu steuern und dadurch einen erwarteten folgenden Signalwechsel an der ersten Pegelschieberstufe PSS1 vorzubereiten.In a further development of the level shifter PSE, as described in the 2 is shown, the output signal out and the inverted output signal outq are returned by a second level shifter PSS2 back into the first operating voltage range and provided as a return signal r and as an inverted return signal rq available. The return signal r and the inverted return signal rq can be fed to a standby circuit B, which is connected in the first operating voltage range between the first base voltage VSS1 and the first level shifter stage PSS1. By the feedback of the output signal out as well as the inverted output signal outq in the first operating voltage range by the second level shifter stage PSS2, it is possible to feedback control the standby circuit B and thereby prepare an expected following signal change at the first level shifter stage PSS1.

3 zeigt das Blockschaltbild einer Erweiterung der Pegelschiebereinrichtung PSE aus den 1 und 2. Die von dem Latch L zur Verfügung gestellten Ausgangssignale, nämlich das Ausgangssignal out und das invertierte Ausgangssignal outq werden in dieser Ausführungsform vor der Weiterverarbeitung durch die zweite Pegelschieberstufe PSS2 jeweils durch einen Inverter I invertiert und verstärkt. Ebenso sind ausgangsseitig zwei hintereinander geschaltete Inverter I angeordnet, die das Ausgangssignal out und das invertierte Ausgangssignal outq je zweimal invertieren und verstärken, so dass diese an den Ausgängen der Inverter I abgegriffen werden können. Eine der artige Anordnung der Inverter I dient dazu, dass der Signalhub im zweiten Betriebsspannungsbereich voll ausgenutzt wird, ausgangsseitig eindeutig zuordenbare logische Pegel zur Verfügung stehen und größere Lasten getrieben werden können. In 3 ist durch die gestrichelte Linie außerdem die Grenze zwischen dem ersten Betriebsspannungsbereich und dem zweiten Betriebsspannungsbereich eingezeichnet. Bei beispielhaften Betriebsspannungen von 0 bis 3 Volt und 7 bis 12 Volt wird der erste Betriebsspannungsbereich als Niedervoltbereich NV und der zweite Betriebsspannungsbereich als Hochvoltbereich HV bezeichnet. 3 shows the block diagram of an extension of the level shifter PSE from the 1 and 2 , The output signals provided by the latch L, namely the output signal out and the inverted output signal outq are in this embodiment inverted and amplified by an inverter I prior to further processing by the second level shifter stage PSS2. Likewise, on the output side, two inverters I connected in series are arranged, which invert and amplify the output signal out and the inverted output signal outq twice, so that they can be tapped off at the outputs of the inverters I. One of the type arrangement of the inverter I is used so that the signal swing in the second Betriebsspan fully exploited, the output side can be assigned clearly assignable logic levels and larger loads can be driven. In 3 is also drawn by the dashed line, the boundary between the first operating voltage range and the second operating voltage range. For exemplary operating voltages of 0 to 3 volts and 7 to 12 volts, the first operating voltage range is referred to as low-voltage range NV and the second operating voltage range as high-voltage range HV.

4 zeigt ein Schaltbild des Aufbaus der ersten Pegelschieberstufe PSS1. Die erste Pegelschieberstufe PSS1 ist als eine Parallelschaltung einer ersten Reihenschaltung aus einem ersten n-Kanal-Transistor N1 und einem ersten Widerstand R1 sowie einer zweiten Reihenschaltung aus einem zweiten n-Kanal-Transistor N2 und einem zweiten Widerstand R2 aufgebaut. Diese Parallelschaltung ist zwischen die erste Grundspannung VSS1 und die zweite Versorgungsspannung VDD2 geschaltet. Das Eingangssignal in ist einem Steuereingang des ersten n-Kanal-Transistors N1 direkt und einem Steuereingang des zweiten n-Kanal-Transistors N2 durch einen Inverter I invertiert als invertiertes Eingangssignal inq zuführbar. An einem ersten Knotenpunkt K1 zwischen dem ersten n-Kanal-Transistor N1 und dem ersten Widerstand R1 ist ein Zwischensignal z abgreifbar. Ein invertiertes Zwischensignal zq ist an einem zweiten Knotenpunkt K2 zwischen dem zweiten n-Kanal-Transistor N2 und dem zweiten Widerstand R2 abgreifbar. 4 shows a circuit diagram of the structure of the first level shifter stage PSS1. The first level shifter stage PSS1 is constructed as a parallel connection of a first series circuit of a first n-channel transistor N1 and a first resistor R1 and a second series circuit of a second n-channel transistor N2 and a second resistor R2. This parallel connection is connected between the first base voltage VSS1 and the second supply voltage VDD2. The input signal in can be fed to a control input of the first n-channel transistor N1 directly and to a control input of the second n-channel transistor N2 inverted by an inverter I as an inverted input signal inq. An intermediate signal z can be tapped off at a first node K1 between the first n-channel transistor N1 and the first resistor R1. An inverted intermediate signal zq can be tapped off at a second node K2 between the second n-channel transistor N2 and the second resistor R2.

Wird eingangsseitig ein high-Signal angelegt, so liegt an dem Steuereingang des ersten n-Kanal-Transistors N1 ein hoher Pegel an, so dass dieser in einen leitenden Zustand schaltet und den ersten Knotenpunkt K1 auf das Potential in etwa der zweiten Grundspannung VSS2 zieht. Am Steuereingang des zweiten n-Kanal-Transistors N2 liegt das invertierte Eingangssignal inq, also ein niedriges Potential, an, so dass der zweite n-Kanal-Transistor N2 sperrt. Ausgangsseitig ist also ein niedriger Pegel als Zwischensignal z und ein hoher Pegel als invertiertes Zwischensignal zq abgreifbar.Becomes On the input side, a high signal is applied, so it is at the control input of the first n-channel transistor N1 to a high level, so that this in a conductive state switches and the first node K1 on the potential in about the second base voltage VSS2 pulls. At the control entrance of the second n-channel transistor N2 is the inverted input signal inq, ie a low one Potential, so that the second n-channel transistor N2 blocks. On the output side is therefore a low level as an intermediate signal z and a higher one Level can be tapped off as an inverted intermediate signal zq.

5 zeigt ein detailliertes Schaltungsbild des Latches L. Das Latch L ist zwischen die zweite Grundspannung VSS2 und die zweite Versorgungsspannung VDD2 geschaltet und als eine Parallelschaltung aus einer dritten Reihenschaltung aus einem dritten n-Kanal-Transistor N3 und einem dritten p-Kanal-Transistor P3 sowie einer vierten Reihenschaltung aus einem vierten n-Kanal-Transistor N4 und einem vierten p-Kanal-Transistor P4 aufgebaut. Der dritte p-Kanal-Transistor P3 und der vierte p-Kanal-Transistor P4 sind kreuzverkoppelt, d. h. ein Steuereingang des dritten p-Kanal-Transistors P3 ist mit einem vierten Knotenpunkt K4 zwischen dem vierten n-Kanal-Transistor N4 und dem vierten p-Kanal-Transistor P4 verbunden und ein Steuereingang des vierten p-Kanal-Transistors P4 ist mit einem dritten Knotenpunkt K3 zwischen dem dritten n-Kanal-Transistor N3 und dem dritten p-Kanal-Transistor P3 verbunden. Ebenso sind der dritte n-Kanal-Transistor N3 und der vierte n-Kanal-Transistor N4 kreuzverkoppelt. Eingangsseitig ist ein erster p-Kanal-Transistor P1 zwischen dem dritten Knotenpunkt K3 und der zweiten Versorgungsspannung VDD2 und ein zweiter p-Kanal-Transistor P2 zwischen dem vierten Knotenpunkt K4 und der zweiten Versorgungsspannung VDD2 angeordnet. An dem Steuereingang des ersten p-Kanal-Transistors P1 ist das invertierte Zwischensignal zq zuführbar, während einem Steuereingang des zweiten p-Kanal-Transistors P2 das nicht invertierte Zwischensignal z zuführbar ist. Ausgangsseitig ist an dem dritten Kno tenpunkt K3 das Ausgangssignal out und an dem vierten Knotenpunkt K4 das invertierte Ausgangssignal outq abgreifbar. Das Zwischensignal z und das invertierte Zwischensignal zq sind dabei nicht im eigentlichen Sinne invers zueinander. Es ist vielmehr so, dass die Signale z, zq meist auf dem Potential der zweiten Versorgungsspannung VDD2 sind und zur Vorbereitung eines Signalwechsels eines der Signale z, zq pulsartig kurzzeitig in Richtung des Potentials der zweiten Grundspannung VSS2 absinkt. 5 shows a detailed circuit diagram of the latch L. The latch L is connected between the second base voltage VSS2 and the second supply voltage VDD2 and as a parallel circuit of a third series circuit of a third n-channel transistor N3 and a third p-channel transistor P3 and a fourth series circuit of a fourth n-channel transistor N4 and a fourth p-channel transistor P4 constructed. The third p-channel transistor P3 and the fourth p-channel transistor P4 are cross-coupled, ie a control input of the third p-channel transistor P3 is connected to a fourth node K4 between the fourth n-channel transistor N4 and the fourth p Channel transistor P4 is connected and a control input of the fourth p-channel transistor P4 is connected to a third node K3 between the third n-channel transistor N3 and the third p-channel transistor P3. Likewise, the third n-channel transistor N3 and the fourth n-channel transistor N4 are cross-coupled. On the input side, a first p-channel transistor P1 is arranged between the third node K3 and the second supply voltage VDD2 and a second p-channel transistor P2 is arranged between the fourth node K4 and the second supply voltage VDD2. The inverted intermediate signal zq can be fed to the control input of the first p-channel transistor P1, while the non-inverted intermediate signal z can be supplied to a control input of the second p-channel transistor P2. On the output side, the output signal out can be tapped off at the third node point K3 and the inverted output signal outq can be tapped off at the fourth node K4. The intermediate signal z and the inverted intermediate signal zq are not in the true sense inverse to each other. Rather, it is the case that the signals z, zq are mostly at the potential of the second supply voltage VDD2 and, in preparation for a signal change, one of the signals z, zq decreases in a pulse-like manner briefly in the direction of the potential of the second basic voltage VSS2.

Durch einen Zustandswechsel der eingangsseitigen Signale des Latches L, also des Zwischensignals z und des invertierten Zwischensignals zq wird das Latch L von einem ersten in einen zweiten stabilen Zustand überführt. Liegt beispielsweise eingangsseitig ein Zwischensignal z ein low-Pegel an, so liegt am Steuereingang des ersten p-Kanal-Transistors P1 das invertierte Zwischensignal zq, also ein high-Pegel, so dass der erste p-Kanal-Transistor P1 sperrt. Durch das am Steuereingang des zweiten p-Kanal-Transistors P2 anliegende niedrige Potential wird der zweite p-Kanal-Transistor P2 leitend und zieht den vierten Knotenpunkt K4 auf das Potential der zweiten Versorgungsspannung VDD2. Durch die Kreuzverkopplung des dritten p-Kanal-Transistors P3 und des vierten p-Kanal-Transistors P4 liegt der Steuereingang des dritten p-Kanal-Transistors P3 auf einem hohen Potential, so dass der dritte p-Kanal-Transistor P3 sperrt. Durch die Kreuzverkopplung des dritten n-Kanal-Transistors N3 und des vierten n-Kanal-Transistors N4 liegt der Steuereingang des dritten n-Kanal-Transistors N3 ebenfalls auf hohem Potential, der dritte n-Kanal-Transistor N3 wird leitend, so dass der dritte Knotenpunkt K3 auf das Potential der zweiten Grundspannung VSS2 gezogen wird. Der Steuereingang des vierten p-Kanal-Transistors P4 liegt damit auf einem tiefen Potential, so dass der vierte p-Kanal-Transistor P4 lei tend wird und der vierte Knotenpunkt K4 weiterhin auf dem Potential der zweiten Versorgungsspannung VDD2 liegt. Der Steuereingang des vierten n-Kanal-Transistors N4 liegt mit dem vierten Knotenpunkt K3 auf dem Potential der zweiten Grundspannung VSS2 der vierte n-Kanal-Transistor N4 sperrt damit. Es ist ein stabiler Zustand erreicht, der auch erhalten bleibt, wenn das Zwischensignal z wieder auf den high-Pegel ansteigt. Ausgangsseitig stehen damit als Ausgangssignale out ein low-Signal und als invertiertes Ausgangssignal outq ein high-Signal zur Verfügung.By a state change of the input-side signals of the latch L, so the intermediate signal z and the inverted intermediate signal zq, the latch L is transferred from a first to a second stable state. If, for example, an intermediate signal z is at a low level on the input side, then the inverted intermediate signal zq, ie a high level, is applied to the control input of the first p-channel transistor P1, so that the first p-channel transistor P1 blocks. By the voltage applied to the control input of the second p-channel transistor P2 low potential of the second p-channel transistor P2 becomes conductive and pulls the fourth node K4 to the potential of the second supply voltage VDD2. Due to the cross-coupling of the third p-channel transistor P3 and the fourth p-channel transistor P4, the control input of the third p-channel transistor P3 is at a high potential, so that the third p-channel transistor P3 blocks. Due to the cross coupling of the third n-channel transistor N3 and the fourth n-channel transistor N4, the control input of the third n-channel transistor N3 is also at a high potential, the third n-channel transistor N3 is conductive, so that the third node K3 is pulled to the potential of the second base voltage VSS2. The control input of the fourth p-channel transistor P4 is thus at a low potential, so that the fourth p-channel transistor P4 is lei tend and the fourth node K4 continues to be at the potential of the second supply voltage VDD2. The control input of the fourth n-channel transistor N4 is at the fourth node K3 at the potential of the second base voltage VSS2, the fourth n-channel transistor N4 blocks it. It is achieved a stable state, which is also maintained when the intermediate signal z rises again to the high level. On the output side there are therefore a low signal as output signals out and a high signal as inverted output signal outq.

6 zeigt ein Schaltbild des Aufbaus der zweiten Pegelschieberstufe PSS2, wie sie in den 2 und 3 zum Einsatz kommt. Die zweite Pegelschieberstufe PSS2 ist zwischen die zweite Versorgungsspannung VDD2 und die erste Grundspannung VSS1 geschaltet und als eine Parallelschaltung aus einer fünften Reihenschaltung eines fünften p-Kanal-Transistors P5 und eines fünften n-Kanal-Transistors N5 sowie einer sechsten Reihenschaltung eines sechsten p-Kanal-Transistors P6 und eines sechsten n-Kanal-Transistors N6 aufgebaut. Der fünfte n-Kanal-Transistor N5 und der sechste n-Kanal-Transistor N6 sind kreuzverkoppelt, d. h. dass ein Steuereingang des fünften n-Kanal-Transistors N5 mit einem sechsten Knotenpunkt K6 zwischen dem sechsten n-Kanal-Transistor N6 und dem sechsten p-Kanal-Transistor P6 verbunden ist und dass ein Steuereingang des sechsten n-Kanal-Transistors N6 mit einem fünften Knotenpunkt K5 zwischen dem fünften n-Kanal-Transistor N5 und dem fünften p-Kanal-Transistor P5 verbunden ist. Wird die Pegelschiebereinrichtung PSE bei den eingangs beispielhaft genannten Betriebsspannungsbereichen NV, HV verwendet, so ist es notwendig, dass die Transistoren P5, P6, N5, N6 der zweiten Pegelschieberstufe PSS2 durch Überspannungsschutztransistoren T5, T6, wie sie aus dem Stand der Technik bekannt sind, ge schützt werden. Ausgangsseitig sind an der zweiten Pegelschieberstufe PSS2 das Retour-Signal r sowie das invertierte Retour-Signal rq abgreifbar. Eine Verzögerte Bereitstellung der Retour-Signale r, rq ist in diesem Fall nicht schädlich, da die Rückkopplung in den Niedervoltbereich NV bzw. den ersten Betriebsspannungsbereich nicht zeitkritisch ist. Durch die zweite Pegelschieberstufe PSS2 werden das Ausgangssignal out und das invertierte Ausgangssignal outq aus dem zweiten Betriebsspannungsbereich in das Retour-Signal r und das invertierte Retour-Signal rq im ersten Betriebsspannungsbereich überführt. 6 FIG. 12 is a circuit diagram showing the structure of the second level shifter stage PSS2 as shown in FIGS 2 and 3 is used. The second level shifter stage PSS2 is connected between the second supply voltage VDD2 and the first base voltage VSS1 and as a parallel circuit of a fifth series circuit of a fifth p-channel transistor P5 and a fifth n-channel transistor N5 and a sixth series connection of a sixth p-channel Transistor P6 and a sixth n-channel transistor N6 constructed. The fifth n-channel transistor N5 and the sixth n-channel transistor N6 are cross-coupled, ie that a control input of the fifth n-channel transistor N5 with a sixth node K6 between the sixth n-channel transistor N6 and the sixth p Channel transistor P6 is connected and that a control input of the sixth n-channel transistor N6 is connected to a fifth node K5 between the fifth n-channel transistor N5 and the fifth p-channel transistor P5. If the level shifter PSE is used in the operating voltage ranges NV, HV mentioned by way of example at the outset, it is necessary for the transistors P5, P6, N5, N6 of the second level shifter stage PSS2 to be protected by overvoltage protection transistors T5, T6, as known from the prior art, to be protected. On the output side, the return signal r and the inverted return signal rq can be tapped off at the second level shifter stage PSS2. Delayed provision of the return signals r, rq is not harmful in this case, since the feedback in the low-voltage region NV or the first operating voltage range is not time-critical. The second level shifter stage PSS2 converts the output signal out and the inverted output signal outq from the second operating voltage range into the return signal r and the inverted return signal rq in the first operating voltage range.

Liegt beispielsweise eingangsseitig an dem Steuereingang des sechsten p-Kanal-Transistors P6 ein high-Signal und damit an dem Steuereingang des fünften p-Kanal-Transistors P5 ein low-Signal, so wird der sechste p-Kanal-Transistor P6 in einen sperrenden Zustand und der fünfte p-Kanal-Transistor P5 in einen leitenden Zustand überführt. Durch den leitenden fünften p-Kanal-Transistor P5 wird der fünfte Knotenpunkt K5 auf das Potential der zweiten Versorgungsspannung VDD2 gezogen. Durch das an dem fünften Knotenpunkt K5 anliegende hohe Potential der zweiten Versorgungsspannung VDD2 wird der sechste n-Kanal-Transistor N6 in einen leitenden Zustand überführt und der sechste Knotenpunkt K6 auf das niedrige Potential der ersten Grundspannung VSS1 gezogen. Durch die Kreuzverkopplung liegt der Steuereingang des fünften n-Kanal-Transistors N5 auf niedrigem Potential, so dass er sperrt. Ausgangsseitig ist also als Retour-Signal r ein high-Signal und als invertiertes Retour-Signal rq ein low-Signal abgreifbar.Lies for example, on the input side to the control input of the sixth P-channel transistor P6 a high signal and thus at the control input of the fifth p-channel transistor P5 a low signal, so the sixth p-channel transistor P6 becomes in a blocking state and the fifth P-channel transistor P5 is brought into a conductive state. By the leading fifth P-channel transistor P5 becomes the fifth node K5 pulled to the potential of the second supply voltage VDD2. By that on the fifth Node K5 applied high potential of the second supply voltage VDD2 becomes the sixth n-channel transistor N6 transferred to a conducting state and the sixth node K6 to the low potential of the first Basic voltage VSS1 pulled. Due to the Kreuzverkopplung is the Control input of the fifth n-channel transistor N5 at low potential, so that it locks. On the output side, therefore, the return signal r is a high signal and As inverted return signal rq a low signal can be tapped.

7 zeigt die Verschaltung der einzelnen in den 4 bis 6 dargestellten Komponenten. Zwischen das Latch L und den zweiten Pegelschieber PSS2 sind zwei Inverter I geschaltet, so dass am Steuereingang des sechsten p-Kanal-Transistors P6 das Ausgangssignal out und am Steuereingang des fünften p-Kanal-Transistors P5 das invertierte Ausgangssignal outq anliegen. Auf die in 3 ausgangsseitig angeordneten Inverter zur Verstärkung der Signale wurde aufgrund einer besseren Übersichtlichkeit in dieser Darstellung verzichtet. Das Retour-Signal r sowie das invertierte Retour-Signal rq werden einer Bereitschaftsschaltung B zugeführt, die eine Schaltung aus einem siebten n-Kanal-Transistor N7 und einem achten n-Kanal-Transistor N8 ist und zwischen die erste Grundspannung VSS1 und die erste Pegelschieberstufe PSS1 geschaltet ist. Das Retour-Signal r und das invertierte Retour-Signal rq werden dem siebten n-Kanal-Transistor N7 und dem achten n-Kanal-Transistor N8 derart zugeführt, dass der nach einem Datenwechsel eingeschaltete Eingangstransistor, also der im leitenden Zustand befindliche Transistor N1, N2 der ersten Pegelschieberstufe PSS1 stromlos geschaltet wird und dass im stationären Zustand nur derjenige Eingangstransistor Strom führen kann, der ein Kippen des Latches L in den anderen Zustand bewirken kann. Durch eine derartige Rückführung des Ausgangssignals und die ausgangsseitige Speicherung des aktuellen Zustands wird die langsamere Flanke der beiden zueinander inversen Pegelschieber-Ausgangssignale, also der Zwischensignale z, zq, vorverlegt und vor einem erneuten Zustandswechsel der Eingangssignale in, inq durch den Abschluss des Datenwechsels am Ausgang ausgelöst. Durch das Umladen des Latches L und die Rückführung der Ausgangssignale out, outq wird der aktive Transistor N1, N2 der ersten Pegelschieberstufe PSS1 abgeschaltet und die langsamere Flanke für den nächsten Signalwechsel der Eingangssignale in, inq wird ausgelöst. 7 shows the interconnection of the individual in the 4 to 6 illustrated components. Between the latch L and the second level shifter PSS2, two inverters I are connected, so that the control output of the sixth p-channel transistor P6, the output signal out and the control input of the fifth p-channel transistor P5, the inverted output signal outq. On the in 3 On the output side arranged inverter to amplify the signals was omitted due to a better clarity in this illustration. The return signal r and the inverted return signal rq are supplied to a standby circuit B, which is a circuit of a seventh n-channel transistor N7 and an eighth n-channel transistor N8 and between the first ground voltage VSS1 and the first level shifter stage PSS1 is switched. The return signal r and the inverted return signal rq are supplied to the seventh n-channel transistor N7 and the eighth n-channel transistor N8 in such a way that the input transistor which is switched after a data change, that is to say the transistor N1 in the conducting state, N2 of the first level shifter stage PSS1 is de-energized and that in the steady state, only one input transistor can conduct current, which can cause a tilting of the latch L in the other state. By such a feedback of the output signal and the output side storage of the current state, the slower edge of the two mutually inverse level shifter output signals, ie the intermediate signals z, zq, advanced and before a new state change of the input signals in, inq by the completion of the data change at the output triggered. By reloading the latch L and the feedback of the output signals out, outq the active transistor N1, N2 of the first level shifter stage PSS1 is turned off and the slower edge for the next signal change of the input signals in, inq is triggered.

Es ist anzumerken, dass durch inverse Verschaltung der Einzelkomponenten und gegebenenfalls inversen Aufbau der Einzelkom ponenten, also Austauschen von n- und p-Kanal-Transistoren, das gleiche Ergebnis erzielt werden kann. Ausschlaggebend für die vorliegende Erfindung ist die grundlegende Schaltungsanordnung.It It should be noted that by inverse interconnection of the individual components and optionally inverse construction of Einzelkom components, so replace of n- and p-channel transistors, the same result can be achieved can. Crucial for The present invention is the basic circuitry.

Die 8a bis 8c zeigen eine Darstellung der Signalverläufe bei einem Pegelschieber nach dem Stand der Technik und einer erfindungsgemäßen Pegelschiebereinrichtung PSE im Vergleich. Dargestellt ist der zeitliche Spannungsverlauf der Signale in einem Bereich um den Signalwechsel der Eingangssignale in, inq.The 8a to 8c show a representation of the waveforms in a level shifter according to the prior art and a level shifter PSE according to the invention in comparison. Shown is the temporal voltage waveform of the signals in a range around the signal change of the input signals in, inq.

8a zeigt dabei die Eingangssignale in, inq, wobei das Eingangssignal in bei 0 ns einen Zustandswechsel von low nach high, in diesem Fall von 0 auf 3 Volt vorgibt. Dementsprechend wechselt das invertierte Eingangssignal inq ebenfalls bei 0 ns jedoch in entgegengesetzte Richtung von high nach low. 8a shows the input signals in, inq, wherein the input signal in at 0 ns a state change from low to high, in this case from 0 to 3 volts. Accordingly, the inverted input signal inq also changes from high to low in the opposite direction at 0 ns.

In 8b sind die Ausgangssignale out, outq eines Pegelschiebers nach dem Stand der Technik, wie er in 10b dargestellt ist, angegeben. Während das Eingangssignal in bei 0 ns einen annähernd digitalen Spannungssprung von 0 auf 3 Volt vollzieht, steigt das Ausgangssignal out im Bereich von 0,4 bis 1,2 ns um etwa 1 Volt von 8 auf 9 Volt an. Im Bereich von 1,2 bis 2,0 ns bleibt das Ausgangssignal out annähernd konstant bei 9 Volt und beginnt danach langsam auf den maximalen Signalhub von 12 Volt zu steigen. Das Ausgangssignal out nähert sich dem maximalen Signalhub asymptotisch an, erreicht einen Spannungswert von 12 Volt nach etwa 5,2 ns. Das inverse Ausgangssignal outq beginnt unmittelbar nach dem Spannungssprung des Eingangssignals in zu sinken und erreicht bei etwa 1,2 ns ebenfalls ca. 9 Volt. Das inverse Ausgangssignal outq hat in diesem Zeitabschnitt also eine Spannungsdifferenz von 3 Volt überwunden. In dem Bereich von 1,2 bis etwa 2,0 ns bleibt das inverse Ausgangssignal outq ebenfalls annähernd konstant, worauf es langsam auf den Spannungswert eines low-Pegels absinkt. Nach etwa 5,2 ns unterschreitet das inverse Ausgangssignal outq einen Spannungswert von 8 Volt, wird aber einen Wert von 7,6 Volt nicht unterschreiten. Aufgrund der eben beschriebenen Signalverläufe ist es bei einem Pegelschieber nach dem Stand der Technik nach etwa 2,6 ns, nämlich wenn sich das Ausgangssignal out und das inverse Ausgangssignal outq voneinander unterscheiden, möglich, eine Logikentscheidung am Ausgang zu treffen.In 8b are the output signals out, outq of a level shifter according to the prior art, as in 10b is shown. While the input signal makes an approximately digital voltage jump from 0 to 3 volts at 0 ns, the output signal out rises in the range of 0.4 to 1.2 ns by about 1 volt from 8 to 9 volts. In the range of 1.2 to 2.0 ns, the output signal out remains approximately constant at 9 volts and then slowly begins to rise to the maximum signal swing of 12 volts. The output signal out approaches the maximum signal swing asymptotically, reaching a voltage value of 12 volts after about 5.2 ns. The inverse output signal outq begins to decrease immediately after the voltage jump of the input signal and reaches approximately 9 volts at approximately 1.2 ns. The inverse output signal outq has thus overcome a voltage difference of 3 volts in this period. In the range of 1.2 to about 2.0 ns, the inverse output signal outq also remains approximately constant, whereupon it slowly drops to the voltage level of a low level. After about 5.2 ns, the inverse output signal outq falls below a voltage value of 8 volts, but will not fall below a value of 7.6 volts. Because of the waveforms just described, in a prior art level shifter, after about 2.6 ns, that is, when the output signal out and the inverse output signal outq are different from each other, it is possible to make a logic decision at the output.

In 8c sind die Signalverläufe der Ausgangssignale out, outq sowie der Zwischensignale z, zq bei einer erfindungsgemäßen Pegelschiebereinrichtung PSE dargestellt. Das Ausgangssignal out beginnt etwa nach 0,2 ns anzusteigen und hat bereits nach 0,7 ns den vollen Signalhub von 7 nach 12 Volt durchlaufen. Das etwas langsamer reagierende inverse Ausgangssignal outq beginnt nach etwa 0,4 ns zu sinken und hat bei einem Wert von 0,8 ns ebenfalls den vollen Signalhub von 12 nach 7 Volt durchlaufen. Es kann also bereits nach etwa 0,7 ns eine Logikentscheidung am Ausgang der Pegelschiebereinrichtung PSE getroffen werden. Wie in 8c deutlich zu erkennen ist, steigt das Zwischensignal z, also das Ausgangssignal der ersten Pegelschieberstufe PSS1, bereits nach den vorhergehenden dem Signalwechsel des Eingangssignals in auf das high-Level des zweiten Betriebsspannungsbereichs und verbleibt auf diesem Wert. Unmittelbar nach dem Spannungssprung des Eingangssignals in beginnt das inverse Zwischensignal zq zu fallen und erreicht nach etwa 0,7 ns einen Wert von ca. 7,5 Volt, von dem ausgehend es nach etwa 5 ns wieder auf 12 Volt ansteigt. Dieser Zustandswechsel des inversen Zwischensignals zq ist durch das Retour-Signal r getriggert und erfolgt vor einem nächsten erwarteten Signalwechsel der Eingangssignale in, inq.In 8c the signal curves of the output signals out, outq and the intermediate signals z, zq are shown in a level shifter PSE according to the invention. The output signal out begins to increase to about 0.2 ns and has already passed the full signal swing from 7 to 12 volts after 0.7 ns. The somewhat slower-reacting inverse output signal outq begins to decrease after about 0.4 ns and has also passed through the full signal swing from 12 to 7 volts at a value of 0.8 ns. Thus, after about 0.7 ns, a logic decision can be made at the output of the level shifter PSE. As in 8c can be clearly seen, increases the intermediate signal z, so the output of the first level shifter stage PSS1, already after the previous signal change of the input signal in to the high level of the second operating voltage range and remains at this value. Immediately after the voltage jump of the input signal in the inverse intermediate signal zq begins to fall and reaches after about 0.7 ns a value of about 7.5 volts, from which it rises after about 5 ns back to 12 volts. This state change of the inverse intermediate signal zq is triggered by the return signal r and takes place before a next expected signal change of the input signals in, inq.

Die 9a bis 9c zeigen die Signalverläufe aus den 8a bis 8c für zwei Signalwechsel der Eingangssignale in, inq. Die Signalwechsel des Eingangssignals in finden bei einem Wert von 0 ns von high nach low und bei einem Wert von 10 ns von low nach high statt.The 9a to 9c show the waveforms from the 8a to 8c for two signal changes of the input signals in, inq. The signal changes of the input signal in take place at a value of 0 ns from high to low and at a value of 10 ns from low to high.

9b zeigt im Wesentlichen zwei aneinander gereihte Signalwechsel, wie sie in 8b dargestellt und daher oben beschrieben sind. 9b shows essentially two stringed signal changes, as in 8b represented and therefore described above.

In 9c ist besonders deutlich zu erkennen, dass das Zwischensignal z etwa 4 ns nach dem ersten Signalwechsel getriggert durch das Retour-Signal r wieder ansteigt und dadurch den nachfolgenden Signalwechsel vorbereitet. Ebenso steigt das inverse Zwischensignal zq etwa 4 ns nach dem zweiten Signalwechsel auf 12 Volt an und bereitet dadurch wiederum den folgenden Signalwechsel vor.In 9c It can be seen particularly clearly that the intermediate signal z rises again approximately 4 ns after the first signal change triggered by the return signal r and thereby prepares the subsequent signal change. Likewise, the inverse intermediate signal zq increases to 12 volts approximately 4 ns after the second signal change, thereby again preparing the following signal change.

PSS1PSS1: erste Pegelschieberstufefirst Level shifter stage
PSS2PSS2: zweite Pegelschieberstufesecond Level shifter stage
LL: Latchlatch
BB: Bereitschaftsschaltungmaintained mode
II: Inverterinverter
R1R1: erster Widerstandfirst resistance
R2R2: zweiter Widerstandsecond resistance
N1N1: erster n-Kanal-Transistorfirst n-channel transistor
N2N2: zweiter n-Kanal-Transistorsecond n-channel transistor
N3N3: dritter n-Kanal-Transistorthird n-channel transistor
N4N4: vierter n-Kanal-Transistorfourth n-channel transistor
N5N5: fünfter n-Kanal-Transistorfifth n-channel transistor
N6N6: sechster n-Kanal-Transistorsixth n-channel transistor
N7N7: siebter n-Kanal-Transistorseventh n-channel transistor
N8N8: achter n-Kanal-Transistoreight n-channel transistor
P1P1: erster p-Kanal-Transistorfirst p-channel transistor
P2P2: zweiter p-Kanal-Transistorsecond p-channel transistor
P3P3: dritter p-Kanal-Transistorthird p-channel transistor
P4P4: vierter p-Kanal-Transistorfourth p-channel transistor
P5P5: fünfter p-Kanal-Transistorfifth p-channel transistor
P6P6: sechster p-Kanal-Transistorsixth p-channel transistor
VSS1VSS1: erste Grundspannungfirst basic tension
VDD1VDD1: erste Versorgungsspannungfirst supply voltage
VSS2SS2: zweite Grundspannungsecond basic tension
VDD2VDD2: zweite Versorgungsspannungsecond supply voltage
HVHV: HochvoltbereichtHochvoltbereicht
NVNV: NiedervoltbereichLow-voltage range
inin: Eingangssignalinput
inqinq: invertiertes Eingangssignalinverted input
outout: Ausgangssignaloutput
outqoutq: invertiertes Ausgangssignalinverted output
zz: Zwischensignalintermediate signal
zqzq: invertiertes Zwischensignalinverted intermediate signal
rr: Retour-SignalBack signal
rqrq: invertiertes Retour-Signalinverted Back signal
K1K1: erster Knotenpunktfirst junction
K2K2: zweiter Knotenpunktsecond junction
K3K3: dritter Knotenpunktthird junction
K4K4: vierter Knotenpunktfourth junction
K5K5: fünfter Knotenpunktfifth node
K6K6: sechster Knotenpunktsixth junction
T1T1: erster Transistorfirst transistor
T2T2: zweiter Transistorsecond transistor
T3T3: dritter Transistorthird transistor
T4T4: vierter Transistorfourth transistor
T5T5: fünfter Transistorfifth transistor
T6T6: sechster Transistorsixth transistor

Claims

Circuit arrangement with a level shifter (PSE) for converting an input signal (in) from a first operating voltage range with a first base voltage (VSS1) and a first supply voltage (VDD1) into an output signal (out) in a second operating voltage range with a second base voltage (VSS2) and a second supply voltage (VDD2), wherein the level shifter (PSE) on the input side a first level shifter stage (PSS1), wherein the first level shifter stage (PSS1) is followed by a memory device and the output side, a second level shifter stage (PSS2) for converting the output signal (out) in a Return signal (r) is provided in the first operating voltage range, and wherein between the first level shifter stage (PSS1) and the first base voltage (VSS1) a standby circuit (B) is arranged to which the return signal (r) can be fed, characterized in that the standby circuit (B) as a seventh n-channel transistor (N7) connected between the first ground voltage (VSS1) and a first n-channel transistor (N1) of the first level shifter stage (PSS1), and an eighth n-channel transistor (N8), is formed between the first base voltage (VSS1) and a second n-channel transistor (N2) of the first level shifter stage (PSS1), wherein a control input of the seventh n-channel transistor (N7) has an inverted return signal (rq) and the return signal (r) can be fed to a control input of the eighth n-channel transistor (N8).

Circuit arrangement according to Claim 1, characterized the memory device is designed as a latch (L).

Circuit arrangement according to one of the preceding Claims, characterized in that the first level shifter stage (PSS1) between the first base voltage (VSS1) and the second supply voltage (VDD2) and as a parallel connection of a first Series connection of the first n-channel transistor (N1) and a first resistor (R1) with a second series circuit of the second n-channel transistor (N2) and a second resistor (R2) is constructed, wherein a control input of the first n-channel transistor (N1) the input signal (in) and a control input of the second n-channel transistor (N2) an inverted input signal (inq) can be fed and wherein at a first node (K1) between the first n-channel transistor (N1) and the first resistor (R1) an intermediate signal (z) and a second node (K2) between the second n-channel transistor (N2) and the second resistor (R2) an inverted intermediate signal (zq) can be tapped.

Circuit arrangement according to one of claims 2 or 3, characterized in that the latch (L) between the second Basic voltage (VSS2) and the second supply voltage (VSS2) switched is and as a parallel connection of a third series circuit a third n-channel transistor (N3) and a third p-channel transistor (P3) and a fourth series connection of a fourth n-channel transistor (N4) and a fourth p-channel transistor (P4) is formed the third p-channel transistor (P3) and the fourth p-channel transistor (P4) are cross-coupled and that the third n-channel transistor (N3) and the fourth n-channel transistor (N3) are cross-coupled, that between the second supply voltage (VDD2) and a fourth node (K4) between the fourth p-channel transistor (P4) and the fourth n-channel transistor (N4), a second p-channel transistor (P2) is connected, at whose control input the intermediate signal (z) can be applied and that between the second supply voltage and a third node (K3) between the third p-channel transistor (P3) and the third n-channel transistor (N3), a first p-channel transistor (P1) is connected, at whose control input the inverted intermediate signal (zq) can be applied, wherein at the third node (K3) the output signal (out) and at the fourth node (K4) an inverted output signal (outq) can be tapped.

Circuit arrangement according to one of the preceding claims, characterized in that the second level shifter stage (PSS2) between the second supply voltage (VDD2) and the first ground voltage (VSS1) and connected as a parallel circuit of a fifth series circuit of a fifth p-channel transistor (P5) and a fifth n-channel transistor (N5) with a sixth series circuit of a sixth p-channel transistor (P6 ) and a sixth n-channel transistor (N6), wherein the fifth n-channel transistor (N5) and the sixth n-channel transistor (N6) are cross-coupled and wherein a control input of the sixth p-channel transistor (P6) the output signal (out) and a control input of the fifth p-channel transistor (P5), the inverted output signal (outq) can be fed and wherein at a fifth node (K5) between the fifth p-channel transistor (P5) and the fifth n-channel transistor (N5), the return signal (r) and at a sixth node (K6) between the sixth p-channel transistor (P6) and the sixth n-channel transistor (N6), the inverted return signal (rq ) can be tapped.

Circuit arrangement according to one of the preceding Claims, characterized in that between the memory device and the second level shifter stage (PSS2) an inverter stage (I) arranged is.

Circuit arrangement according to one of the preceding Claims, characterized in that for amplifying the output signal (out) at least one inverter stage (I) is arranged.

Circuit arrangement according to one of claims 3 to 7, characterized in that the first node (K1) and the second node (K2) via Clamp diodes are clamped to the second basic voltage (VSS2).

Circuit arrangement according to one of the preceding Claims, characterized in that the level shifter stages (PSS1, PSS2) are overvoltage protection devices exhibit.