DE102007050049A1 - Switching arrangement, has level valve device including input-sided level valve stage, and storage device arranged downstream to level valve stage, where level valve device converts input signal in operating voltage range - Google Patents
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Abstract
Description
Die Erfindung betrifft eine Schaltungsanordnung mit einer Pegelschiebereinrichtung gemäß dem oberbegrifflichen Merkmal des Patentanspruchs 1.The The invention relates to a circuit arrangement with a level shifter device according to the preamble feature of the claim 1.
Derartige
Schaltungsanordnungen mit einer Pegelschiebereinrichtung oder Pegelschieber
sind aus dem Stand der Technik beispielsweise aus der
Ein
aus dem Stand der Technik bekannter Pegelschieber ist beispielhaft
in
Wird eingangsseitig beispielsweise ein high-Signal angelegt, so schaltet der erste Transistor T1 in einen leitenden Zustand und zieht den nachfolgenden Verbindungspunkt auf das Potential der ersten Grundspannung VSS1. Der zweite Transistor T2, dem das invertierte high-Signal, also ein low-Signal, zugeführt wird, sperrt. Das an dem Verbindungspunkt zwischen dem ersten Transistor T1 und dem dritten Transistor T3 anliegende Potential der ersten Grundspannung VSS1 schaltet den vierten Transistor T4, der als p-Kanal-Transistor ausgebildet ist, in einen leitenden Zustand, so dass der Verbindungspunkt zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 auf das Potential der zweiten Versorgungsspannung VDD2 angehoben wird. Durch das an dem Verbindungspunkt anliegende Potential wird der dritte Transistor T3, der als p-Kanal-Transistor ausgebildet ist, in einen sperrenden Zustand gebracht. Ausgangsseitig ist somit an dem Verbindungspunkt zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 ein high-Signal, nämlich das Potential der zweiten Versorgungsspannung VDD2, als Ausgangssignal out abgreifbar. An dem Verbindungspunkt zwischen dem ersten Transistor T1 und dem dritten Transistor T3 ist ausgangsseitig ein low-Signal, nämlich das Potential der ersten Grundspannung VSS1, als invertiertes Ausgangssignal outq abgreifbar.Becomes On the input side, for example, a high signal applied, so switches the first transistor T1 in a conductive state and pulls the subsequent connection point to the potential of the first fundamental voltage VSS1. The second transistor T2, which receives the inverted high signal, So a low signal is supplied locks. That at the Connection point between the first transistor T1 and the third transistor T3 applied potential of the first base voltage VSS1 switches the fourth transistor T4, which is formed as a p-channel transistor, in a conductive state, leaving the connection point between the second transistor T2 and the fourth transistor T4 on the Potential of the second supply voltage VDD2 is raised. By the potential applied to the connection point becomes the third Transistor T3, which is formed as a p-channel transistor, in a locked state. The output side is thus at the connection point between the second transistor T2 and the fourth transistor T4 a high signal, namely the potential of the second supply voltage VDD2, can be tapped off as the output signal. At the connection point between the first transistor T1 and the third transistor T3 is on the output side low signal, namely the potential of the first fundamental voltage VSS1, as inverted output signal outq tapable.
Liegt der erste Betriebsspannungsbereich beispielsweise in einem Bereich von 0 bis 3 Volt und der zweite Betriebsspannungsbereich in einem Bereich von 7 bis 12 Volt, so ist es außerdem notwendig zwischen dem ersten Transistor T1 und dem dritten Transistor T3 einen fünften Transistor T5 sowie zwischen dem zweiten Transistor T2 und dem vierten Transistor T4 einen sechsten Transistor T6 als Überspannungsschutz vorzusehen. Die Steuereingänge des fünften Transistors T5 und des sechsten Transistors T6 sind mit der zweiten Grundspannung VSS2 verbunden, so dass die beiden als p-Kanal-Transistor ausgebildeten Überspannungsschutz-Transistoren T5, T6 dauerhaft in einem leitenden Zustand sind. Für den Fall der oben angenommenen Betriebsspannungsbereiche ist der Pegelschieber zwischen eine Potentialdifferenz von VDD2 – VSS1 = 12 Volt geschaltet. Die beiden Eingangstransistoren T1, T2 sowie die kreuzverkoppelten Lasttransistoren T3, T4 sind technologisch so beschaffen, dass sie diese hohe Potentialdifferenz nicht unbeschadet überstehen. Durch die Überspannungsschutz-Transistoren T5, T6 wird dieser Nachteil behoben.Lies the first operating voltage range, for example in one area from 0 to 3 volts and the second operating voltage range in one Range from 7 to 12 volts, so it is also necessary between the first transistor T1 and the third transistor T3 a fifth Transistor T5 and between the second transistor T2 and the fourth transistor T4 a sixth transistor T6 as overvoltage protection provided. The control inputs of the fifth transistor T5 and the sixth transistor T6 are at the second base voltage VSS2 so that the two formed as a p-channel transistor overvoltage protection transistors T5, T6 are permanently in a conductive state. In the case of the above-assumed operating voltage ranges is the level shifter between a potential difference of VDD2 - VSS1 = 12 volts connected. The two input transistors T1, T2 and the cross-coupled Load transistors T3, T4 are technologically designed to be not survive this high potential difference unscathed. By the surge protection transistors T5, T6 is fixed this disadvantage.
Nachteilig
an einer solchen Schaltungsanordnung mit Kaskoden ist, dass bei
der Umsetzung des Eingangssignals in in das Ausgangssignal out verhältnismäßig
lange Verzögerungszeiten auftreten. Diese Verzögerungszeiten
rühren daher, dass je nach Aufbau des Pegelschiebers entweder
eine steigende Flanke, also ein Signalwechsel von low nach high,
oder eine fallende Flanke, also ein Signalwechsel von high nach
low, schneller übertragen wird. Der Grund hierfür
liegt darin, dass die kreuzver koppelten Transistoren T3, T4 schwächer
dimensioniert sind als die Eingangstransistoren T3, T4. Durch die Überspannungsschutz-Transistoren
T5, T6 liegt außerdem an den Steuereingängen der
kreuzverkoppelten Lasttransistoren T3, T4 eine geringere Steuerspannung
an, die bewirkt, dass die Lasttransistoren T3, T4 weniger leitend
werden und daher eine längere Zeit zum Umladen ausgangsseitiger
Kapazitäten, z. B. nachgeschalteter Transistoren benötigt
wird. Im vorliegenden Beispiel aus
Ausgangsseitig muss zur logischen Weiterverarbeitung auch die langsamere Flanke der beiden zueinander inversen Ausgangssignale abgewartet werden. Erst dann kann der logische Zustand des Ausganges eindeutig einem logischen Zustand des Einganges zugeordnet werden, so dass die Ausgangssignale erst zu diesem Zeitpunkt in dem zweiten Betriebsspannungsbereich weiter verarbeitet werden können.On the output side must also have the slower edge for logical processing the two mutually inverse output signals are awaited. Only then can the logical state of the output clearly a logical state of the input are assigned, so that the output signals only at this time in the second operating voltage range can be processed further.
Ein weiterer Nachteil des Standes der Technik ist, dass solange die langsamere Flanke andauert, ein erhöhter Querstrom in dem Pegelschieber und insbesondere auch in nachgeschalteten Treibern und Speicherelementen fließt.One Another disadvantage of the prior art is that as long as the slower flank persists, an increased cross-flow in the Level shifter and in particular in downstream drivers and Memory elements flows.
Es ist die Aufgabe der Erfindung, einen aus dem Stand der Technik bekannten Pegelschieber derart weiterzubilden, dass die Schaltzeiten verkürzt und der Querstrom verringert wird.It It is the object of the invention to provide a known from the prior art Further develop level shifter such that the switching times shortened and the cross flow is reduced.
Diese Aufgabe wird gelöst durch einen Pegelschieber mit den Merkmalen des Patentanspruchs 1.These Task is solved by a level shifter with the features of claim 1
Erfindungsgemäß beansprucht wird demnach eine Schaltungsanordnung mit einer Pegelschiebereinrichtung zum Umsetzen eines Eingangssignals aus einem ersten Betriebsspannungsbereich mit einer ersten Grundspannung und einer ersten Versorgungsspannung in ein Ausgangssignal in einem zweiten Betriebsspannungsbereich mit einer zweiten Grundspannung und einer zweiten Versorgungsspannung, wobei die Pegelschiebereinrichtung eingangsseitig eine erste Pegelschieberstufe aufweist und der ersten Pegelschieberstufe eine Speichereinrichtung nachgeschaltet ist. Konkret kann die Speichereinrichtung beispielsweise als Latch ausgebildet sein.Claimed according to the invention Accordingly, a circuit arrangement with a level shifter for converting an input signal from a first operating voltage range with a first base voltage and a first supply voltage in an output signal in a second operating voltage range with a second base voltage and a second supply voltage, wherein the level shifter on the input side, a first level shifter stage and the first level shifter stage a memory device is downstream. Concretely, the storage device, for example be designed as a latch.
In einer Weiterbildung der Erfindung ist die erste Pegelschieberstufe zwischen die erste Grundspannung und die zweite Versorgungsspannung geschaltet und als eine Parallelschaltung einer ersten Reihenschaltung aus einem ersten n-Kanal-Transistor und einem ersten Widerstand sowie einer zweiten Reihenschaltung aus einem zweiten n-Kanal-Transistor und einem zweiten Widerstand aufgebaut, wobei einem Steuereingang des ersten n-Kanal-Transistors das Eingangssignal und einem Steuereingang des zweiten n-Kanal-Transistors ein invertiertes Eingangssignal zuführbar ist, und wobei an einem ersten Knotenpunkt zwischen dem ersten n-Kanal-Transistor und dem ersten Widerstand ein Zwischensignal und einem zweiten Knotenpunkt zwischen dem zweiten n-Kanal-Transistor und dem zweiten Widerstand ein invertiertes Zwischensignal abgreifbar ist.In a development of the invention is the first level shifter stage between the first base voltage and the second supply voltage connected and as a parallel connection of a first series circuit a first n-channel transistor and a first resistor and a second series circuit of a second n-channel transistor and a second resistor, wherein a control input of the first n-channel transistor, the input signal and a control input of second n-channel transistor an inverted input signal can be supplied is, and wherein at a first node between the first n-channel transistor and the first resistor, an intermediate signal and a second node between the second n-channel transistor and the second resistor inverted intermediate signal can be tapped.
Eine derartige Ausgestaltung hat den Vorteil, dass die erste Pegelschieberstufe auf diese Weise ohne speichernde Schaltungen, z. B. eine Kreuzverkopplung der Transistoren, auskommt. Eine Speicherung der Ausgangssignale erfolgt erst im nachgeschalteten Latch mit einem niedrigeren Spannungshub.A Such a configuration has the advantage that the first level shifter stage in this way without storing circuits, z. B. a Kreuzverkopplung the transistors, get along. A storage of the output signals occurs only in the downstream latch with a lower voltage swing.
Vorteilhafterweise ist ausgangsseitig eine zweite Pegelschieberstufe zur Umsetzung des Ausgangssignals in ein Retour-Signal im ersten Betriebsspannungsbereich vorgesehen.advantageously, On the output side, a second level shifter stage for implementation of the output signal in a return signal in the first operating voltage range intended.
Durch die ausgangsseitige Anordnung einer zweiten Pegelschieberstufe zur Umsetzung des Ausgangssignals in ein Retour-Signal in dem ersten Betriebsspannungsbereich kann eine Rückkopplung des aktuellen Zustands des Latches in den ersten Betriebsspannungsbereich realisiert werden.By the output side arrangement of a second level shifter stage for Conversion of the output signal into a return signal in the first Operating voltage range can be a feedback of the current State of the latch realized in the first operating voltage range become.
In einer Weiterbildung der Erfindung ist zwischen der ersten Pegelschieberstufe und der ersten Grundspannung eine Bereitschaftsschaltung vorgesehen, der das Retour-Signal zuführbar ist.In a development of the invention is between the first level shifter stage and the first base voltage a standby circuit provided to which the return signal can be fed.
Durch eine derartige Bereitschaftsschaltung ist es möglich, gesteuert durch das Retour-Signal, das den aktuellen Ausgangszustand des Latches widerspiegelt, eine Steuerung der ersten Pegelschieberstufe zu realisieren. Beispielsweise kann durch die Bereitschaftsschaltung der nächste Wechsel des Eingangssignals vorbereitet werden.By such a standby circuit, it is possible controlled by the return signal, which is the current output state of the latch reflects to realize a control of the first level shifter stage. For example, by the standby circuit of the next Changing the input signal to be prepared.
Die Bereitschaftsschaltung ist dazu als ein siebter n-Kanal-Transistor, der zwischen die erste Grundspannung und den ersten n-Kanal-Transistor geschaltet ist, und ein achter n-Kanal-Transistor, der zwischen die erste Grundspannung und den zweiten n-Kanal-Transistor geschaltet ist, ausgebildet, wobei einem Steuereingang des siebten n-Kanal-Transistors das invertierte Retour-Signal und einem Steuereingang des achten n-Kanal-Transistors das Retour-Signal direkt zuführbar ist.The Standby circuit is for this purpose as a seventh n-channel transistor, which is connected between the first base voltage and the first n-channel transistor is, and an eighth n-channel transistor between the first ground voltage and the second n-channel transistor is connected, formed, wherein a control input of the seventh n-channel transistor, the inverted Return signal and a control input of the eighth n-channel transistor the return signal can be fed directly.
Durch eine derartige Ausgestaltung der Bereitschaftsschaltung wird in der ersten Pegelschieberstufe, gesteuert durch das Re tour-Signal, der aktuell aktive Eingangstransistor abgeschaltet und der nachfolgende Signalwechsel vorbereitet. Es ist dadurch möglich, die Schaltzeiten der Pegelschiebereinrichtung weiter zu verkürzen und die Querströme in der Pegelschiebereinrichtung zu verringern.Such a configuration of the standby circuit is in the first level shifter stage, controlled by the Re tour signal, the currently active input transistor turned off and prepared the subsequent signal change. It is thereby possible to further shorten the switching times of the level shift device and the cross currents in the level shifter.
In einer Weiterbildung ist zwischen dem Speicher und der zweiten Pegelschieberstufe eine Inverterstufe angeordnet.In a development is between the memory and the second level shifter stage arranged an inverter stage.
Durch die Inverterstufe wird das Ausgangssignal im zweiten Betriebsspannungsbereich verstärkt, bevor es durch die zweite Pegelschieberstufe in den ersten Betriebsspannungsbereich rückgeführt wird.By the inverter stage becomes the output signal in the second operating voltage range amplified before passing through the second level shifter stage returned to the first operating voltage range becomes.
Weiterhin ist es vorteilhaft, wenn ausgangsseitig wenigstens eine Inverterstufe zur Verstärkung des Ausgangssignals vorgesehen ist.Farther it is advantageous if at least one inverter stage on the output side is provided for amplifying the output signal.
Durch eine ausgangsseitige Anordnung einer Inverterstufe bzw. eines invertierten Verstärkers wird sichergestellt, dass das Ausgangssignal den größtmöglichen Signalhub im zweiten Betriebsspannungsbereich aufweist und somit als eindeutiger logischer Zustand weiterverarbeitet werden kann. Es ist dadurch außerdem möglich, größere Lasten am Ausgang der Schaltungsanordnung zu treiben.By an output-side arrangement of an inverter stage or an inverted Amplifier ensures that the output signal the maximum signal swing in the second Operating voltage range and thus as a unique logical Condition can be further processed. It is by this as well possible, larger loads at the output of Circuitry to drive.
Zur Vermeidung von Überspannungen sind der erste Knoten und der zweite Knoten über Klemmdioden auf die zweite Grundspannung geklemmt und die Pegelschieberstufen weisen weitere Überspannungsschutzvorrichtungen auf. Die Überspannungsschutzvorrichtungen können beispielsweise Transistoren sein, die als Überspannungsschutztransistoren ausgelegt sind. Somit können die Eingangstransistoren, also der erste n-Kanal-Transistor und der zweite n-Kanal-Transistor der ersten Pegelschieberstufe so ausgelegt werden, dass sie schnell einschalten können, was aber bedingt, dass sie gegenüber hohen Spannungen entsprechend empfindlicher reagieren. Die Klemmdioden am ersten und zweiten Knotenpunkt gewährleisten außerdem, dass die Ausgangsspannung der ersten Pegelschieberstufe auf einen Wert begrenzt wird, so dass die maximale, an den Eingängen des Latches zulässige Spannung nicht überschritten wird.to Overvoltages are the first node and the second node via clamping diodes to the second base voltage clamped and the level shifter stages have more overvoltage protection devices on. The overvoltage protection devices can For example, be transistors designed as overvoltage protection transistors are. Thus, the input transistors, so the first n-channel transistor and the second n-channel transistor of the first Level shifter stage designed so that they turn on quickly can, but what causes them to high voltages react more sensitively. The clamping diodes on the first and second node also ensure that the output voltage of the first level shifter stage to a value is limited, so the maximum, at the entrances of the Latches allowable voltage not exceeded becomes.
Weiterbildungen sowie vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen wiedergegeben.further developments as well as advantageous embodiments of the invention are in the subclaims played.
Die Erfindung wird nachfolgend anhand eines Ausführungsbeispiels und der Bezugnahme auf die beigefügten Figuren ausführlich erläutert.The Invention will be described below with reference to an embodiment and the reference to the attached figures in detail explained.
Es zeigen:It demonstrate:
In
einer Weiterbildung der Pegelschiebereinrichtung PSE, wie sie in
der
Wird eingangsseitig ein high-Signal angelegt, so liegt an dem Steuereingang des ersten n-Kanal-Transistors N1 ein hoher Pegel an, so dass dieser in einen leitenden Zustand schaltet und den ersten Knotenpunkt K1 auf das Potential in etwa der zweiten Grundspannung VSS2 zieht. Am Steuereingang des zweiten n-Kanal-Transistors N2 liegt das invertierte Eingangssignal inq, also ein niedriges Potential, an, so dass der zweite n-Kanal-Transistor N2 sperrt. Ausgangsseitig ist also ein niedriger Pegel als Zwischensignal z und ein hoher Pegel als invertiertes Zwischensignal zq abgreifbar.Becomes On the input side, a high signal is applied, so it is at the control input of the first n-channel transistor N1 to a high level, so that this in a conductive state switches and the first node K1 on the potential in about the second base voltage VSS2 pulls. At the control entrance of the second n-channel transistor N2 is the inverted input signal inq, ie a low potential, at, so that the second n-channel transistor N2 locks. The output side is therefore a low level as an intermediate signal z and a high level can be tapped off as inverted intermediate signal zq.
Durch einen Zustandswechsel der eingangsseitigen Signale des Latches L, also des Zwischensignals z und des invertierten Zwischensignals zq wird das Latch L von einem ersten in einen zweiten stabilen Zustand überführt. Liegt beispielsweise eingangsseitig ein Zwischensignal z ein low-Pegel an, so liegt am Steuereingang des ersten p-Kanal-Transistors P1 das invertierte Zwischensignal zq, also ein high-Pegel, so dass der erste p-Kanal-Transistor P1 sperrt. Durch das am Steuereingang des zweiten p-Kanal-Transistors P2 anliegende niedrige Potential wird der zweite p-Kanal-Transistor P2 leitend und zieht den vierten Knotenpunkt K4 auf das Potential der zweiten Versorgungsspannung VDD2. Durch die Kreuzverkopplung des dritten p-Kanal-Transistors P3 und des vierten p-Kanal-Transistors P4 liegt der Steuereingang des dritten p-Kanal-Transistors P3 auf einem hohen Potential, so dass der dritte p-Kanal-Transistor P3 sperrt. Durch die Kreuzverkopplung des dritten n-Kanal-Transistors N3 und des vierten n-Kanal-Transistors N4 liegt der Steuereingang des dritten n-Kanal-Transistors N3 ebenfalls auf hohem Potential, der dritte n-Kanal-Transistor N3 wird leitend, so dass der dritte Knotenpunkt K3 auf das Potential der zweiten Grundspannung VSS2 gezogen wird. Der Steuereingang des vierten p-Kanal-Transistors P4 liegt damit auf einem tiefen Potential, so dass der vierte p-Kanal-Transistor P4 lei tend wird und der vierte Knotenpunkt K4 weiterhin auf dem Potential der zweiten Versorgungsspannung VDD2 liegt. Der Steuereingang des vierten n-Kanal-Transistors N4 liegt mit dem vierten Knotenpunkt K3 auf dem Potential der zweiten Grundspannung VSS2 der vierte n-Kanal-Transistor N4 sperrt damit. Es ist ein stabiler Zustand erreicht, der auch erhalten bleibt, wenn das Zwischensignal z wieder auf den high-Pegel ansteigt. Ausgangsseitig stehen damit als Ausgangssignale out ein low-Signal und als invertiertes Ausgangssignal outq ein high-Signal zur Verfügung.By a state change of the input-side signals of the latch L, so the intermediate signals z and the inverted intermediate signal zq, the latch L is transferred from a first to a second stable state. If, for example, an intermediate signal z is at a low level on the input side, then the inverted intermediate signal zq, ie a high level, is applied to the control input of the first p-channel transistor P1, so that the first p-channel transistor P1 blocks. By the voltage applied to the control input of the second p-channel transistor P2 low potential of the second p-channel transistor P2 becomes conductive and pulls the fourth node K4 to the potential of the second supply voltage VDD2. Due to the cross-coupling of the third p-channel transistor P3 and the fourth p-channel transistor P4, the control input of the third p-channel transistor P3 is at a high potential, so that the third p-channel transistor P3 blocks. Due to the cross coupling of the third n-channel transistor N3 and the fourth n-channel transistor N4, the control input of the third n-channel transistor N3 is also at a high potential, the third n-channel transistor N3 is conductive, so that the third node K3 is pulled to the potential of the second base voltage VSS2. The control input of the fourth p-channel transistor P4 is thus at a low potential, so that the fourth p-channel transistor P4 is lei tend and the fourth node K4 continues to be at the potential of the second supply voltage VDD2. The control input of the fourth n-channel transistor N4 is connected to the fourth node K3 at the potential of the second base voltage VSS2 of the fourth n-channel transistor N4 blocks it. It is achieved a stable state, which is also maintained when the intermediate signal z rises again to the high level. On the output side there are therefore a low signal as output signals out and a high signal as inverted output signal outq.
Liegt beispielsweise eingangsseitig an dem Steuereingang des sechsten p-Kanal-Transistors P6 ein high-Signal und damit an dem Steuereingang des fünften p-Kanal-Transistors P5 ein low-Signal, so wird der sechste p-Kanal-Transistor P6 in einen sperrenden Zustand und der fünfte p-Kanal-Transistor P5 in einen leitenden Zustand überführt. Durch den leitenden fünften p-Kanal-Transistor P5 wird der fünfte Knotenpunkt K5 auf das Potential der zweiten Versorgungsspannung VDD2 gezogen. Durch das an dem fünften Knotenpunkt K5 anliegende hohe Potential der zweiten Versorgungsspannung VDD2 wird der sechste n-Kanal-Transistor N6 in einen leitenden Zustand überführt und der sechste Knotenpunkt K6 auf das niedrige Potential der ersten Grundspannung VSS1 gezogen. Durch die Kreuzverkopplung liegt der Steuereingang des fünften n-Kanal-Transistors N5 auf niedrigem Potential, so dass er sperrt. Ausgangsseitig ist also als Retour-Signal r ein high-Signal und als invertiertes Retour-Signal rq ein low-Signal abgreifbar.Lies for example, on the input side to the control input of the sixth P-channel transistor P6 a high signal and thus at the control input of the fifth p-channel transistor P5, a low signal is the sixth p-channel transistor P6 in a blocking state and the fifth p-channel transistor P5 is brought into a conductive state. By the conductive fifth p-channel transistor P5 is the fifth node K5 to the potential of the second Supply voltage VDD2 pulled. By that on the fifth Node K5 applied high potential of the second supply voltage VDD2, the sixth n-channel transistor N6 is brought into a conducting state and the sixth node K6 to the low potential of the first Basic voltage VSS1 pulled. Due to the Kreuzverkopplung is the Control input of the fifth n-channel transistor N5 to low Potential so he locks up. The output side is therefore as a return signal r a high signal and inverted return signal rq a low signal tapped.
Es ist anzumerken, dass durch inverse Verschaltung der Einzelkomponenten und gegebenenfalls inversen Aufbau der Einzelkom ponenten, also Austauschen von n- und p-Kanal-Transistoren, das gleiche Ergebnis erzielt werden kann. Ausschlaggebend für die vorliegende Erfindung ist die grundlegende Schaltungsanordnung.It It should be noted that by inverse interconnection of the individual components and optionally inverse construction of Einzelkom components, so replace of n- and p-channel transistors, the same result can be achieved can. The decisive factor for the present invention is the basic circuitry.
Die
In
In
Die
In
- PSS1PSS1
- erste Pegelschieberstufefirst Level shifter stage
- PSS2PSS2
- zweite Pegelschieberstufesecond Level shifter stage
- LL
- Latchlatch
- BB
- Bereitschaftsschaltungmaintained mode
- II
- Inverterinverter
- R1R1
- erster Widerstandfirst resistance
- R2R2
- zweiter Widerstandsecond resistance
- N1N1
- erster n-Kanal-Transistorfirst n-channel transistor
- N2N2
- zweiter n-Kanal-Transistorsecond n-channel transistor
- N3N3
- dritter n-Kanal-Transistorthird n-channel transistor
- N4N4
- vierter n-Kanal-Transistorfourth n-channel transistor
- N5N5
- fünfter n-Kanal-Transistorfifth n-channel transistor
- N6N6
- sechster n-Kanal-Transistorsixth n-channel transistor
- N7N7
- siebter n-Kanal-Transistorseventh n-channel transistor
- N8N8
- achter n-Kanal-Transistoreight n-channel transistor
- P1P1
- erster p-Kanal-Transistorfirst p-channel transistor
- P2P2
- zweiter p-Kanal-Transistorsecond p-channel transistor
- P3P3
- dritter p-Kanal-Transistorthird p-channel transistor
- P4P4
- vierter p-Kanal-Transistorfourth p-channel transistor
- P5P5
- fünfter p-Kanal-Transistorfifth p-channel transistor
- P6P6
- sechster p-Kanal-Transistorsixth p-channel transistor
- VSS1VSS1
- erste Grundspannungfirst basic tension
- VDD1VDD1
- erste Versorgungsspannungfirst supply voltage
- VSS2SS2
- zweite Grundspannungsecond basic tension
- VDD2VDD2
- zweite Versorgungsspannungsecond supply voltage
- HVHV
- HochvoltbereichtHochvoltbereicht
- NVNV
- NiedervoltbereichLow-voltage range
- inin
- Eingangssignalinput
- inqinq
- invertiertes Eingangssignalinverted input
- outout
- Ausgangssignaloutput
- outqoutq
- invertiertes Ausgangssignalinverted output
- zz
- Zwischensignalintermediate signal
- zqzq
- invertiertes Zwischensignalinverted intermediate signal
- rr
- Retour-SignalBack signal
- rqrq
- invertiertes Retour-Signalinverted Back signal
- K1K1
- erster Knotenpunktfirst junction
- K2K2
- zweiter Knotenpunktsecond junction
- K3K3
- dritter Knotenpunktthird junction
- K4K4
- vierter Knotenpunktfourth junction
- K5K5
- fünfter Knotenpunktfifth junction
- K6K6
- sechster Knotenpunktsixth junction
- T1T1
- erster Transistorfirst transistor
- T2T2
- zweiter Transistorsecond transistor
- T3T3
- dritter Transistorthird transistor
- T4T4
- vierter Transistorfourth transistor
- T5T5
- fünfter Transistorfifth transistor
- T6T6
- sechster Transistorsixth transistor
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Zitierte PatentliteraturCited patent literature
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DE (1) | DE102007050049B4 (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009037486B3 (en) * | 2009-08-13 | 2011-07-28 | Texas Instruments Deutschland GmbH, 85356 | Electronic device and method for efficient level shifting |
IT201700096772A1 (en) * | 2017-08-29 | 2019-03-01 | St Microelectronics Srl | CORRESPONDENT TRANSLATOR LEVEL, DEVICE AND PROCEDURE |
WO2021257724A1 (en) * | 2020-06-19 | 2021-12-23 | Efficient Power Conversion Corporation | DIFFERENTIAL ACTIVATED LATCH FOR GaN BASED LEVEL SHIFTER |
DE102020214195A1 (en) | 2020-11-11 | 2022-05-12 | Dialog Semiconductor (Uk) Limited | HIGH VOLTAGE LEVEL CONVERTER |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507226B2 (en) * | 2000-07-31 | 2003-01-14 | Intersil Americas Inc. | Power device driving circuit and associated methods |
JP2003179482A (en) * | 2001-12-10 | 2003-06-27 | Sanken Electric Co Ltd | Level-shift circuit |
US20040056682A1 (en) * | 2002-09-20 | 2004-03-25 | Osamu Wada | Semiconductor integrated circuit |
JP2005020392A (en) * | 2003-06-26 | 2005-01-20 | Toshiba Lsi System Support Kk | Signal transmission circuit and drive device |
DE102004052092A1 (en) | 2004-10-26 | 2006-05-04 | Micronas Gmbh | Circuit arrangement for level shifting |
DE102006014355B3 (en) * | 2006-03-28 | 2007-06-06 | Infineon Technologies Ag | Power-controlled gauge converter, has converter stage providing feedback signals depending on output signal, and input stage comparing input signal with feedback signals and adjusting amplitudes of control current depending on comparison |
DE102006016356A1 (en) * | 2006-04-05 | 2007-10-11 | Micronas Gmbh | Circuit arrangement for glitch-free or glitch-reduced signal transmission between voltage ranges |
-
2007
- 2007-10-17 DE DE200710050049 patent/DE102007050049B4/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6507226B2 (en) * | 2000-07-31 | 2003-01-14 | Intersil Americas Inc. | Power device driving circuit and associated methods |
JP2003179482A (en) * | 2001-12-10 | 2003-06-27 | Sanken Electric Co Ltd | Level-shift circuit |
US20040056682A1 (en) * | 2002-09-20 | 2004-03-25 | Osamu Wada | Semiconductor integrated circuit |
JP2005020392A (en) * | 2003-06-26 | 2005-01-20 | Toshiba Lsi System Support Kk | Signal transmission circuit and drive device |
DE102004052092A1 (en) | 2004-10-26 | 2006-05-04 | Micronas Gmbh | Circuit arrangement for level shifting |
DE102006014355B3 (en) * | 2006-03-28 | 2007-06-06 | Infineon Technologies Ag | Power-controlled gauge converter, has converter stage providing feedback signals depending on output signal, and input stage comparing input signal with feedback signals and adjusting amplitudes of control current depending on comparison |
DE102006016356A1 (en) * | 2006-04-05 | 2007-10-11 | Micronas Gmbh | Circuit arrangement for glitch-free or glitch-reduced signal transmission between voltage ranges |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102009037486B3 (en) * | 2009-08-13 | 2011-07-28 | Texas Instruments Deutschland GmbH, 85356 | Electronic device and method for efficient level shifting |
US8013655B2 (en) | 2009-08-13 | 2011-09-06 | Texas Instruments Deutschland Gmbh | Apparatus and method for efficient level shift |
US8203373B2 (en) | 2009-08-13 | 2012-06-19 | Texas Instrumentsdeutschland Gmbh | Apparatus and method for efficient level shift |
IT201700096772A1 (en) * | 2017-08-29 | 2019-03-01 | St Microelectronics Srl | CORRESPONDENT TRANSLATOR LEVEL, DEVICE AND PROCEDURE |
US10447268B2 (en) | 2017-08-29 | 2019-10-15 | Stmicroelectronics S.R.L. | Level shifter circuit, corresponding device and method |
WO2021257724A1 (en) * | 2020-06-19 | 2021-12-23 | Efficient Power Conversion Corporation | DIFFERENTIAL ACTIVATED LATCH FOR GaN BASED LEVEL SHIFTER |
US11496134B2 (en) | 2020-06-19 | 2022-11-08 | Efficient Power Conversion Corporation | Differential activated latch for GaN based level shifter |
CN115917969A (en) * | 2020-06-19 | 2023-04-04 | 宜普电源转换公司 | Differentially activated latch for GaN-based level shifter |
CN115917969B (en) * | 2020-06-19 | 2024-01-30 | 宜普电源转换公司 | Differential activated latch for GaN-based level shifter |
DE102020214195A1 (en) | 2020-11-11 | 2022-05-12 | Dialog Semiconductor (Uk) Limited | HIGH VOLTAGE LEVEL CONVERTER |
US11356095B2 (en) | 2020-11-11 | 2022-06-07 | Dialog Semiconductor (Uk) Limited | High voltage shifters |
Also Published As
Publication number | Publication date |
---|---|
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