DE102007033465A1 - Dehnschlitze zur thermomechanischen Entlastung einer elektrischen Kontaktierung - Google Patents

Dehnschlitze zur thermomechanischen Entlastung einer elektrischen Kontaktierung Download PDF

Info

Publication number
DE102007033465A1
DE102007033465A1 DE102007033465A DE102007033465A DE102007033465A1 DE 102007033465 A1 DE102007033465 A1 DE 102007033465A1 DE 102007033465 A DE102007033465 A DE 102007033465A DE 102007033465 A DE102007033465 A DE 102007033465A DE 102007033465 A1 DE102007033465 A1 DE 102007033465A1
Authority
DE
Germany
Prior art keywords
contact surface
substrate
insulating layer
conductor track
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE102007033465A
Other languages
English (en)
Inventor
Herbert Dr. Schwarzbauer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE102007033465A priority Critical patent/DE102007033465A1/de
Priority to PCT/EP2008/059058 priority patent/WO2009010457A2/de
Publication of DE102007033465A1 publication Critical patent/DE102007033465A1/de
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • H01L23/49844Geometry or layout for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405Shape
    • H01L2224/24051Conformal with the semiconductor or solid-state device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0102Calcium [Ca]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01074Tungsten [W]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structure Of Printed Boards (AREA)
  • Multi-Conductor Connections (AREA)

Abstract

Zur thermomechanischen Entlastung eines Schichtstapels aus einer Isolationsfolie und einer flächigen Leiterbahn sind in der Leiterbahn in der Umgebung von Durchkontaktierungen durch die Isolationsfolie längliche Dehnschlitze vorgesehen.

Description

  • Die Erfindung betrifft eine Anordnung und ein Verfahren zur Kontaktierung wenigstens einer elektrischen Kontaktfläche.
  • Aus der WO 2003030247 A1 ist ein Verfahren zum Kontaktieren von elektrischen Kontaktflächen auf der Oberfläche eines Substrats bekannt, bei dem eine Isolationsfolie aus elektrisch isolierendem Kunststoffmaterial auf die Oberfläche des Substrats auflaminiert wird, die Kontaktflächen auf der Oberfläche des Substrats durch Öffnen von Fenstern in der Isolationsfolie freigelegt werden, und die somit freigelegten Kontaktflächen mit einer flächigen Leiterbahn kontaktiert werden.
  • Eine Schaltung für hohe elektrische Leistung kann samt ihrer Komponenten und elektrischen Verbindungen im Betrieb eine Temperatur von 100°C oder mehr erreichen. Die Wärmeausdehnung der einzelnen Komponenten und insbesondere verschiedene Wärmeausdehnungskoeffizienten der Komponenten können dann zu hohen mechanischen Spannungen, d. h. einer großen thermomechanischen Belastung, führen. So kann es beispielsweise bei dem oben genannten Verfahren speziell bei Durchkontaktierungen durch die Fenster in der Isolationsfolie bedingt durch die hohe Wärmeausdehnung der Isolationsfolie zu Brüchen in der darüberliegenden Leiterbahn oder – falls die Leiterbahn sehr dick ist – durch Ausgleichs- und Verschiebungsbewegungen in der Isolationsfolie zu Rissen oder Delamination der Isolationsfolie kommen.
  • Die der Erfindung zugrundeliegende Aufgabe ist es, ein Verfahren und eine Anordnung zur Kontaktierung wenigstens einer elektrischen Kontaktfläche anzugeben, bei denen die thermomechanische Belastung einer Leiterbahn und einer unter der Lei terbahn liegenden Isolationsschicht und die damit verbundene Gefahr eines Versagens der Isolationsschicht vermindert ist.
  • Diese Aufgabe wird bezüglich der Anordnung durch eine Anordnung mit den Merkmalen von Anspruch 1 gelöst. Die Aufgabe wird weiterhin bzgl. des Verfahrens durch ein Verfahren mit den Merkmalen von Anspruch 8 gelöst. Die abhängigen Ansprüche betreffen vorteilhafte Weiterbildungen der Erfindung.
  • Die erfindungsgemäße Anordnung zur Kontaktierung wenigstens einer elektrischen Kontaktfläche auf einer Oberfläche eines Substrats weist eine Isolationsschicht auf, die auf die Oberfläche des Substrats aufgebracht ist. Die Isolationsschicht lässt die Kontaktfläche frei. Die Kontaktfläche ist mit einer flächigen Leiterbahn kontaktiert. Die Leiterbahn weist wenigstens einen Dehnschlitz auf.
  • Bei dem Verfahren zum Kontaktieren wenigstens einer elektrischen Kontaktfläche auf einer Oberfläche eines Substrats wird eine Isolationsschicht auf die Oberfläche des Substrats derartig aufgebracht, dass die zu kontaktierende Kontaktfläche frei bleibt. Die Kontaktfläche wird sodann mit einer flächigen Leiterbahn kontaktiert. Die flächige Leiterbahn weist wenigstens einen Dehnschlitz auf.
  • Bei dem Dehnschlitz handelt es sich um eine Aussparung in der Leiterbahn. Mittels des Dehnschlitzes wird dafür gesorgt, dass die darunterliegende Isolationsschicht eine Wärmeausdehnung durch eine geringere mechanische Verschiebung und/oder mechanische Verformung in Richtung des Dehnschlitzes ausgleicht. Dadurch reduziert sich die thermomechanische Belastung sowohl in der Isolationsschicht als auch in der darüberliegenden Leiterbahn. Hierdurch werden vorteilhaft Rissbildungen und Delamination vermieden.
  • Bei dem Substrat handelt es sich beispielsweise um ein Keramiksubstrat. Das Substrat kann auch eine leitfähige Oberflächenschicht aufweisen wie beispielsweise ein DCB (= Direct Copper Bond). Die Kontaktfläche kann dabei eine Teilfläche des Substrats selbst sein, beispielsweise ein Teil der leitfähigen Oberflächenschicht oder eine vom Substrat abgewandte Kontaktfläche eines Bauteils, das auf das Substrat aufgebracht ist, beispielsweise eines leistungselektronischen Bauteils. Die Leiterbahn ist eine Schicht aus leitfähigem Material. Sie kann beispielsweise auf Kupfer bestehen, aber andere Metalle, Legierungen oder Nichtmetalle sind ebenfalls möglich.
  • Bevorzugt wird als Isolationsschicht wenigstens eine auf das Substrat auflaminierte Isolationsfolie aus einem isolierenden Kunststoffmaterial verwendet. Wenigstens ein Fenster, das in der Isolationsfolie geöffnet wird, legt die Kontaktfläche frei.
  • Bevorzugt wird der Dehnschlitz in der unmittelbaren Umgebung der Kontaktfläche oder des Fensters vorgesehen. Dadurch wird die thermomechanische Belastung, die gerade bei Fenstern oder Durchkontaktierungen am höchsten ist, genau dort vermindert.
  • In einer weiteren vorteilhaften Ausgestaltung der Erfindung wird der Dehnschlitz parallel zur Richtung des Stromflusses ausgebildet. Insbesondere beträgt die Abweichung der Richtung des Dehnschlitzes von der des Stromflusses weniger als 30° oder in einer besonderen Ausgestaltung weniger als 5°. Hierdurch wird erreicht, dass der Leitungsquerschnitt der flächigen Leiterbahn nicht unnötig eingeschränkt wird, d. h. dass der elektrische Widerstand des Dehnschlitzes möglichst gering bleibt.
  • Bevorzugt wird als Breite des Dehnschlitzes die Dicke der Isolationsschicht verwendet. In einer Ausgestaltung weicht die Breite des Dehnschlitzes um nicht mehr als 20% von der Dicke der Isolationsschicht ab.
  • Werden zwei oder mehr Dehnschlitze parallel zueinander verwendet, so wird als Breite der daraus resultierenden Leiter bahnstege, d. h. als Abstand von nebeneinander liegenden Dehnschlitzen, bevorzugt das Vier- bis Sechsfache der Foliendicke verwendet.
  • In einer vorteilhaften Weiterbildung der Erfindung beträgt die Breite von Stegen der Leiterbahn, die neben dem Dehnschlitz verbleiben, zwischen dem Vier- und Sechsfachen der Dicke der Isolationsschicht. Alternativ kann die Breite auch weniger als das Vierfache der Dicke der Isolationsschicht betragen.
  • Der Dehnschlitz verringert die Breite der Leiterbahn, reduziert also die Stromleitfähigkeit der Leiterbahn. Eine möglichst geringe Einschränkung der Stromleitfähigkeit ist wünschenswert, d. h. eine möglichst große Breite von Stegen der Leiterbahn. Andererseits wird durch die Breite der Stege bestimmt, wie weit die Isolationsschicht sich unter dem Einfluss der thermischen Ausdehnung verformen muss, d. h. unter welcher thermomechanischen Belastung die Folie steht. Je schmaler die Stege, desto geringer ist die thermomechanische Belastung. Gemäß den obigen Ausgestaltungen wird ein möglichst optimaler Kompromiss erreicht, wenn die Stege grob fünfmal so breit sind wie die Dicke der Isolationsschicht.
  • Das Verfahren und die Anordnung zum Kontaktieren der Kontaktfläche können in kleinen Aufbauten zum Einsatz kommen, bei denen wie beschrieben ein Dehnschlitz in einer Leiterbahn verwendet wird. Es ist aber auch problemlos möglich, die erfindungsgemäße Vorgehensweise in einer komplexeren elektronischen Schaltung, beispielsweise auch mit leistungselektronischen Bauteilen einzusetzen. Eine solche Schaltung weist dann mehrere auf das Substrat aufgebrachte Bauteile mit mehreren Kontaktflächen – auch pro Bauteil mehreren Kontaktflächen – auf. Die Isolationsschicht ist an mehreren Stellen offen, um eine Kontaktierung der Kontaktflächen zu erlauben. Es können in so einem Fall mehrere flächige Leiterbahnen verwendet werden, die nicht in direktem elektrischen Kontakt stehen und von denen ein Teil auch mehrere Dehnschlitze aufweisen kann.
  • Weitere Vorteile und Einzelheiten der Erfindung werden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels erläutert. Dabei zeigen:
  • 1 einen elektronischen Aufbau in Seitenansicht;
  • 2 den elektronischen Aufbau in Aufsicht.
  • Das in der Zeichnung gezeigte Ausführungsbeispiel für die Erfindung basiert auf einem Keramiksubstrat 7, das mit einer unteren Leiterbahn 6, bestehend aus Kupfer, bedeckt ist. Auf der unteren Leiterbahn 6 ist ein Chip 1 aufgebracht. Der Chip 1 kann ein beliebiges elektronisches oder leistungselektronisches Bauelement sein. In diesem Ausführungsbeispiel soll davon ausgegangen werden, dass es sich bei dem Chip 1 um ein leistungselektronisches Bauteil handelt, d. h. ein Bauteil, das elektrische Leistungen von mehr als 10 W verarbeitet.
  • Der beispielhafte Aufbau weist weiterhin eine Isolationsfolie 2 auf, die auf die untere Leiterbahn 6 und den Chip 1 auflaminiert ist. Die Isolationsfolie 2 dient der elektrischen Isolation der unteren Leiterbahn 6 von weiteren Aufbauten und ist etwa einen halben Millimeter dick. Um eine elektrische Ankontaktierung des Chips 1 von oben zu erlauben, ist in der Isolationsfolie 2 auf dem Chip 1 ein Fenster geöffnet.
  • Eine Kupferleiterbahn 3 läuft über den Chip 1 hinweg von einer Seite des Chips 1 auf seine andere Seite. Die Kupferleiterbahn 3 bedeckt somit einen Teil der Isolationsfolie 2. Sie bedeckt in diesem Ausführungsbeispiel das in der Isolationsfolie 2 auf dem Chip 1 geöffnete Fenster vollständig. Da die Kupferleiterbahn 3 durch das Fenster den Chip 1 berührt, wird im Bereich des Fensters eine Durchkontaktierung 5 gebildet.
  • In der Kupferleiterbahn 3 sind Dehnschlitze 4 vorgesehen. Die Dehnschlitze 4 stellen dabei eine Aussparung in der Kupferleiterbahn 3 dar. In diesem Ausführungsbeispiel der Erfindung sind auf jeder Seite der Durchkontaktierung 5 zwei Dehnschlitze 4 vorgesehen. Die Dehnschlitze 4 überschneiden die Kanten des Chips 1. Die Dehnschlitze 4 sind in diesem Beispiel rechteckig, wobei ihre Breite 500 μm und ihre Länge 4 mm beträgt. Sie sind entsprechend ihrer länglichen Form parallel zur Stromflussrichtung in der Kupferleiterbahn 3 ausgerichtet. Der Abstand der zwei Dehnschlitze 4, die auf jeder der Seiten der Durchkontaktierung 5 vorhanden sind, beträgt ca. 2 mm. Da die Dicke der Isolationsfolie 4 in diesem Ausführungsbeispiel etwa 500 μm ausmacht, entspricht die Breite der Dehnschlitze 4 in etwa der Dicke der Isolationsfolie 2, während der Abstand der Dehnschlitze 4 etwa das Vierfache dieser Dicke ist.
  • Im gegebenen Beispiel verbleibt von der gesamten Breite der Kupferleiterbahn 3 von ca. 7 mm durch die beiden Dehnschlitze eine Breite von etwa 6 mm. Die Stromleitfähigkeit der Kupferleiterbahn 3 an den Dehnschlitzen 4 vorbei ist also um etwa 15% verringert. Demgegenüber ist die maximale Breite der Kupferleiterbahn 3 im Bereich der Dehnschlitze 4 von 7 mm, also der gesamten Breite, auf 2 mm reduziert, da die Dehnschlitze 4 die verbleibenden 6 mm Breite in drei etwa gleiche Teile aufteilen. Die Verformung der Isolationsfolie 2 und damit die thermomechanische Belastung ist aber nun durch die Dehnschlitze 4 nicht mehr auf eine Breite der Kupferleiterbahn 3 von 7 mm, sondern nur noch von 2 mm gegeben. Die thermomechanische Belastung wird also durch die beispielhafte Anordnung erheblich reduziert, während die Stromleitfähigkeit der Kupferleiterbahn nur in geringerer Weise eingeschränkt wird.
  • Beim Betrieb einer elektrischen Schaltung, die gemäß dem Ausführungsbeispiel aufgebaut ist, werden die Komponenten der Schaltung wie der Chip 1, die Kupferleiterbahn 3 etc. durch die im Chip 1 umgesetzte oder geführte elektrische Leistung erwärmt. Die Erwärmung sorgt für eine thermische Ausdehnung der einzelnen Komponenten. Die in diesem Ausführungsbeispiel gewählte Isolationsfolie 2 weist einen hohen Wärmeausdehnungskoeffizienten auf, d. h. sie dehnt sich bei Erwärmung be sonders stark aus. Durch den Unterschied der thermischen Ausdehnung zwischen der Isolationsfolie 2 und der Kupferleiterbahn 3 wird zwischen diesen eine hohe mechanische Spannung erzeugt. Diese im Bereich der Durchkontaktierung 5 auftretende besondere thermomechanische Belastung wird nun vorteilhaft durch die Dehnschlitze 4, die in der unmittelbaren Umgebung der Durchkontaktierung 5 vorgesehen sind, abgemildert. Risse in der Isolationsfolie 2 werden hierdurch vermieden. Dadurch wiederum wird die Lebensdauer der Schaltung erhöht.
  • Das gegebene Ausführungsbeispiel weist nur einen Chip 1 mit einer Kontaktfläche auf. Es ist klar, dass reale Ausführungsbeispiele mehrere Chips 1 aufweisen können, von denen jeder – neben untenliegenden Kontaktflächen, die mit der unteren Leiterbahn 6 kontaktiert werden – keine, eine oder auch mehrere Kontaktflächen aufweisen kann, die auf die beschriebene Weise von oben kontaktiert werden. Hierbei können mehrere Fenster in der Isolationsfolie 2 und auch mehrere, getrennte Kupferleiterbahnen 3 notwendig sein. Die Kupferleiterbahnen können dabei die Fenster ganz oder nur teilweise überdecken. Ebenfalls möglich ist es, beispielsweise bei einer schmalen Kupferleiterbahn 3 nur einen einzelnen Dehnschlitz 4 zu verwenden. Die Dehnschlitze müssen auch nicht notwendigerweise alle in direkter Umgebung der Durchkontaktierungen 5 vorgesehen sein.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - WO 2003030247 A1 [0002]

Claims (10)

  1. Anordnung zur Kontaktierung wenigstens einer elektrischen Kontaktfläche auf einer Oberfläche eines Substrats (7) mit: – einer Isolationsschicht (2), die auf das Substrat (7) aufgebracht ist und die Kontaktfläche freilässt; und – wenigstens einer über der Isolationsschicht (2) liegenden flächigen Leiterbahn (3) zur Kontaktierung der Kontaktfläche; dadurch gekennzeichnet, dass die Leiterbahn (3) wenigstens einen Dehnschlitz (4) aufweist.
  2. Anordnung gemäß Anspruch 1, bei der die Isolationsschicht (2) wenigstens eine auf das Substrat (7) auflaminierte Isolationsfolie (2) aus elektrisch isolierendem Kunststoffmaterial umfasst, wobei in der Isolationsfolie (2) zum Freilegen der Kontaktfläche wenigstens ein Fenster geöffnet ist.
  3. Anordnung gemäß Anspruch 1 oder 2, bei der der Dehnschlitz (4) in der unmittelbaren Umgebung der Kontaktfläche angeordnet ist.
  4. Anordnung gemäß einem der vorangehenden Ansprüche, bei der der Dehnschlitz (4) parallel zur Stromflussrichtung in der Leiterbahn (3) angeordnet ist, insbesondere seine Richtung eine Abweichung von weniger als 5° von der Stromflussrichtung aufweist.
  5. Anordnung gemäß einem der vorangehenden Ansprüche, bei der die Breite des Dehnschlitzes (4) der Dicke der Isolationsschicht (2) entspricht, insbesondere zwischen 80% und 120% der Dicke der Isolationsschicht (2) liegt.
  6. Anordnung gemäß einem der vorangehenden Ansprüche, bei der die Breite von Stegen der Leiterbahn (3), die neben dem Dehnschlitz (4) verbleiben, zwischen dem Vier- und Sechsfachen der Dicke der Isolationsschicht (2) beträgt oder weniger als das Vierfache der Dicke der Isolationsschicht (2) beträgt.
  7. Elektronische Schaltung mit einem Substrat (7), auf dem wenigstens ein elektronisches Bauteil (1) mit wenigstens einer elektrischen Kontaktfläche angeordnet ist, insbesondere ein Bauteil (1) der Leistungselektronik, und wobei wenigstens eine Isolationsschicht (2) und wenigstens eine flächige Leiterbahn (3) zur Kontaktierung der Kontaktfläche gemäß einem der vorangehenden Ansprüche vorgesehen sind.
  8. Verfahren zum Kontaktieren wenigstens einer elektrischen Kontaktfläche auf einer Oberfläche eines Substrats (7) mit den Schritten: – Aufbringen einer Isolationsschicht (2) auf die Oberfläche des Substrats (7), derartig, dass die Kontaktfläche frei bleibt; und – flächiges Kontaktieren der Kontaktfläche mit einer flächigen Leiterbahn (3); dadurch gekennzeichnet, dass bei der Leiterbahn (3) wenigstens ein Dehnschlitz (4) verwendet wird.
  9. Verfahren gemäß Anspruch 8, wobei als Isolationsschicht (2) eine Isolationsfolie (2) verwendet wird und das Aufbringen der Isolationsschicht (2) die folgenden Schritte umfasst: – Auflaminieren einer Isolationsfolie (2) aus elektrisch isolierendem Kunststoffmaterial auf die Oberfläche des Substrats (7); und – Freilegen der zu kontaktierenden Kontaktfläche auf der Oberfläche durch Öffnen wenigstens eines Fensters in der Isolationsfolie (2).
  10. Verfahren gemäß einem der Ansprüche 8 und 9 und einem der Ansprüche 3 bis 6.
DE102007033465A 2007-07-18 2007-07-18 Dehnschlitze zur thermomechanischen Entlastung einer elektrischen Kontaktierung Ceased DE102007033465A1 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102007033465A DE102007033465A1 (de) 2007-07-18 2007-07-18 Dehnschlitze zur thermomechanischen Entlastung einer elektrischen Kontaktierung
PCT/EP2008/059058 WO2009010457A2 (de) 2007-07-18 2008-07-11 Dehnschlitze zur thermomechanischen entlastung einer elektrischen kontaktierung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102007033465A DE102007033465A1 (de) 2007-07-18 2007-07-18 Dehnschlitze zur thermomechanischen Entlastung einer elektrischen Kontaktierung

Publications (1)

Publication Number Publication Date
DE102007033465A1 true DE102007033465A1 (de) 2009-01-22

Family

ID=40101316

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102007033465A Ceased DE102007033465A1 (de) 2007-07-18 2007-07-18 Dehnschlitze zur thermomechanischen Entlastung einer elektrischen Kontaktierung

Country Status (2)

Country Link
DE (1) DE102007033465A1 (de)
WO (1) WO2009010457A2 (de)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127727A (en) * 1998-04-06 2000-10-03 Delco Electronics Corp. Semiconductor substrate subassembly with alignment and stress relief features
WO2003030247A2 (de) 2001-09-28 2003-04-10 Siemens Aktiengesellschaft Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
US6593527B1 (en) * 2002-04-17 2003-07-15 Delphi Technologies, Inc. Integrated circuit assembly with bar bond attachment
US20060038265A1 (en) * 2004-08-17 2006-02-23 Oberlin Gary E Multi-path bar bond connector for an integrated circuit assembly

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216280A (en) * 1989-12-02 1993-06-01 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device having pads at periphery of semiconductor chip
DE4228274C2 (de) * 1992-08-26 1996-02-29 Siemens Ag Verfahren zur Kontaktierung von auf einem Träger angeordneten elektronischen oder optoelektronischen Bauelementen
US6106923A (en) * 1997-05-20 2000-08-22 Fujitsu Limited Venting hole designs for multilayer conductor-dielectric structures
US6483714B1 (en) * 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6127727A (en) * 1998-04-06 2000-10-03 Delco Electronics Corp. Semiconductor substrate subassembly with alignment and stress relief features
WO2003030247A2 (de) 2001-09-28 2003-04-10 Siemens Aktiengesellschaft Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
US6593527B1 (en) * 2002-04-17 2003-07-15 Delphi Technologies, Inc. Integrated circuit assembly with bar bond attachment
US20060038265A1 (en) * 2004-08-17 2006-02-23 Oberlin Gary E Multi-path bar bond connector for an integrated circuit assembly

Also Published As

Publication number Publication date
WO2009010457A2 (de) 2009-01-22
WO2009010457A3 (de) 2009-04-30

Similar Documents

Publication Publication Date Title
DE10121970B4 (de) Leistungshalbleitermodul in Druckkontaktierung
DE2536316C2 (de) Schaltungskarte für integrierte Halbleiterschaltungen
EP1450404B1 (de) Anordnung in Druckkontaktierung mit einem Leistungshalbleitermodul
EP2038624B1 (de) Elektrisches bauelement mit einem sensorelement und verfahren zur verkapselung eines sensorelements
DE102010060855A1 (de) Elektronisches Bauteil, Verfahren zu dessen Herstellung und Leiterplatte mit elektronischem Bauteil
DE102010039824B4 (de) Leistungsbaugruppe mit einer flexiblen Verbindungseinrichtung
EP3273473B1 (de) Leistungselektronische schalteinrichtung, anordnung hiermit und verfahren zur herstellung der schalteinrichtung
EP2107604A2 (de) Leistungshalbleitermodul mit hermetisch dichter Schaltungsanordnung und Herstellungsverfahren hierzu
EP1841299A2 (de) Verbindungseinrichtung für elektronishche Bauelemente
DE102011077206A1 (de) Leiterplatte und Steuergerät für ein Getriebe eines Fahrzeugs mit der Leiterplatte
DE102014118462A1 (de) Semiflexible Leiterplatte mit eingebetteter Komponente
EP3273474A1 (de) Leistungselektronische schalteinrichtung, anordnung hiermit und verfahren zur herstellung der schalteinrichtung
DE102011080153A1 (de) Flexible verbindung von substraten in leistungshalbleitermodulen
WO2009068010A1 (de) Laminierte leistungselektronikbaugruppe
DE102008012256A1 (de) Elektronik-Komponenten-Montageplatte
DE102007024160B4 (de) Leistungshalbleitermodul
DE102011078806B4 (de) Herstellungsverfahren für ein leistungselektronisches System mit einer Kühleinrichtung
DE102012202562A1 (de) Mehrschichtige leiterplatte
DE102019115573B4 (de) Leistungselektronische Schalteinrichtung und Verfahren zur Herstellung
DE102007036566A1 (de) Federkontaktierung von elektrischen Kontaktflächen eines elektronischen Bauteils
DE102007033465A1 (de) Dehnschlitze zur thermomechanischen Entlastung einer elektrischen Kontaktierung
DE102015006456A1 (de) Leiterplattenintegrierte Leistungselektronik
DE102008026347A1 (de) Leistungselektronische Anordnung mit einem Substrat und einem Grundkörper
DE102010015942A1 (de) Solarmodul und Verfahren zu dessen Herstellung
DE102016115373B4 (de) Schaltungsanordnung mit einer Verbindungseinrichtung und mit einer Leiterplatte

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection